JP2013222944A - インターポーザおよびこれを用いた半導体装置 - Google Patents

Abstract

【課題】半導体チップの半導体装置への実装における端子接続の狭ピッチ化、多ピン化に対応したインターポーザと、これを用いた半導体装置を提供する。
【解決手段】インターポーザ１を、電気絶縁性のコア基材１１と、このコア基材１１を貫通する複数の表裏導通部材１３と、コア基材の両主面１１ａ，１１ｂに位置し、所定の表裏導通部材１３に接続している導電体層パターン１５ａ，１５ｂと、少なくとも一方の主面に位置する導電体層パターン上に位置する多層配線層２１と、を備えたものとし、表裏導通部材１３の太さを、５〜８０μｍの範囲にあり、かつ、コア基材１１の深さ方向で一定とし、また、表裏導通部材１３の太さＤと表裏導通部材１３の配列のピッチＰを、２Ｄ≦Ｐ＜４Ｄの関係が成立するように設定する。
【選択図】 図１

Description

本発明はインターポーザ、特に半導体装置用のインターポーザと、これを用いた半導体装置に関する。

近年、電子機器、特にコンピュータや通信機器等に使用される半導体装置においては、小型で大規模な集積回路を有する半導体チップが用いられている。例えば、多層の配線基板（パッケージ基板とも言う）上に複数の半導体チップをはんだバンプを介して搭載するフリップチップ実装したＳＩＰ（System In Package）等が提案されている。このようなフリップチップ実装では、半導体装置の機械的強度を上げ、耐水性を高めるため、配線基板と半導体チップとの間を、例えば、エポキシ樹脂のような絶縁性の樹脂で封止している。しかし、フリップチップ実装で高密度に配線を形成した半導体装置では、配線基板、半導体チップ、封止樹脂が、それぞれ線膨張率を異にしているので、線膨張率の相違による反りの発生、半導体チップの破損や脱落、異常動作の発生が問題となっている。この問題を解決するために、配線基板と半導体チップの間にインターポーザを介在させて半導体装置を構成することが行われている。また、半導体チップの端子ピッチが狭いことから、このインターポーザは、半導体装置をマザーボードに実装するに際しての実装ピッチ変換の手段としての機能も発現することができる。

このようなインターポーザは、樹脂基板、セラミック基板、ガラス基板、シリコン基板等の基板に、厚さ方向に貫通する貫通電極を形成して表裏導通をとったものが知られている。表裏導通のためのビアホール形成の手段としては、例えば、レーザー加工（主に、樹脂基板やガラス基板等）やサンドブラスト加工（主にガラス基板に対して）、パンチング（主にセラミック基板に対して）等の機械的穴あけ手段、ウエットエッチング（主にガラス基板やシリコン基板に対して）やドライエッチング（主にシリコン基板に対して）等の化学的腐食による穴あけ手段が用いられてきた。しかし、上記のような従来のビアホール形成手段により形成されるビアホールは、基板の厚み方向でビアホール径寸法が一定とならず、このためアスペクト比が低く、ビアホール径の微細化、狭ピッチ化に限界があった。また、例えば、基板の厚み方向でビアホール径寸法がほぼ一定でアスペクト比の高いビアホールの形成が可能なシリコン基板の深堀りでは、微細化は可能であるが製造に長時間を要し、コストの大幅な増大を伴うという問題もあった。

一方、放射線検出部と信号処理素子とを、ガラス基板に形成された貫通孔の内壁に表裏を導通する導電性部材を設けた配線基板を介して接続した放射線検出器が提案されている（特許文献１）。ここでの配線基板はインターポーザとして機能し、貫通孔の個数、配置等を放射線検出器の構成に応じて設定すること、複数の貫通孔のうち、表裏導通が必要な位置にある貫通孔に、マスク等によって選択して導電性部材を形成することが記載されている。また、両端が開口した中空状のガラス部材を相互に融着し一体形成してマルチチャンネル部材とし、このマルチチャンネル部材を２次元状に配置された状態で互いに融着して一体形成されてなるキャピラリ基板と、この貫通孔を充填し、キャピラリ基板の両主面間を電気的に導通するための導電性部材と、を有する電極基板が提案されている（特許文献２）。

特許第４３６５１０８号公報 特開２００４−３６３１８６号公報

上記の特許文献１に記載の放射線検出器は、貫通孔の内壁に導電性部材を設けており、貫通孔の内部は中空のままの構造となっている。しかし、放射線検出器は、特殊な環境で使用されるため、温度変化の履歴が少なく、これに対して、一般的に使用される半導体装置では、温度変化における信頼性が必要となる。そして、特許文献１に記載されているような中空構造の表裏導通は、半導体チップ等を実装した場合に、内部の空気がボイドとなって半導体チップとの接続部を破壊し、半導体チップの固定不良、接続不良を生じるという問題があった。また、一般的な半導体装置に利用するためには、貫通孔の個数、配置等を、実装される半導体チップに合わせて設定しなければならないという問題もあった。

また、上記の特許文献２に記載の電極基板では、貫通孔内部の空気がボイドとなることによる問題は生じない。しかし、中空状のガラス部材が相互に融着されて一体形成されたマルチチャンネル部材を使用しているので、一般的な半導体装置に利用するために、貫通孔の個数、配置等を、実装される半導体チップに合わせて設定することが極めて困難であるという問題があった。すなわち、放射線検出の用途では、使用される半導体チップがほぼ同じものであり、半導体チップの電極位置および貫通孔の配置はある程度一定にできるので、配線基板はあまり多くの種類を必要としないが、一般的な半導体装置では、半導体チップのサイズ、ピン数、電極位置等が様々であるため、多くの種類のインターポーザをそれぞれ設計、製造しなければならないという問題があった。さらに、多品種化により、インターポーザの製品管理がより複雑となり、製品そのものが高コストになってしまうという問題があった。
本発明は、上記のような実情に鑑みてなされたものであり、半導体チップの半導体装置への実装における端子接続の狭ピッチ化、多ピン化に対応したインターポーザとこれを用いた半導体装置を提供することを目的とする。

このような目的を達成するために、本発明のインターポーザは、電気絶縁性のコア基材と、該コア基材を貫通する複数の表裏導通部材と、前記コア基材の両主面に位置し、所定の前記表裏導通部材に接続している導電体層パターンと、少なくとも一方の主面に位置する前記導電体層パターン上に位置する多層配線層と、を備え、前記表裏導通部材の太さは５〜８０μｍの範囲にあり、かつ、前記コア基材の深さ方向で一定であり、前記表裏導通部材の太さＤと前記表裏導通部材の配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立するような構成とした。

本発明の他の態様として、前記コア基材は、前記導電体層パターンに接続していない前記表裏導通部材を被覆する絶縁層を主面に備えるような構成とした。
本発明の他の態様として、前記コア基材の一方の主面に位置する前記導電体層パターン上に前記多層配線層を備え、前記コア基材の他方の主面に位置する前記導電体層パターンのうち、表裏導通が不要である前記表裏導通部材に接続している導電体層パターンが絶縁性保護層で被覆されているような構成とした。
本発明の他の態様として、前記コア基材の一方の主面に位置する前記導電体層パターン上に前記多層配線層を備え、前記コア基材の他方の主面に位置する前記導電体層パターンは、複数の前記表裏導通部材に接続したパターンを含むものであり、当該導電体層パターン間には絶縁性保護層が位置するような構成とした。

また、本発明のインターポーザは、電気絶縁性のコア基材と、該コア基材を貫通する複数の表裏導通部材と、前記コア基材の一方の主面に位置し、所定の前記表裏導通部材に接続している導電体層パターンと、前記導電体層パターン上に位置する多層配線層と、を備え、前記表裏導通部材の太さは５〜８０μｍの範囲にあり、かつ、前記コア基材の深さ方向で一定であり、前記表裏導通部材の太さＤと前記表裏導通部材の配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立し、前記導電体層パターンが位置しない前記コア基材の他方の主面では、前記表裏導通部材の端部が当該主面から突出しているような構成とした。
本発明の他の態様として、前記コア基材は、前記導電体層パターンに接続していない前記表裏導通部材を被覆する絶縁層を前記一方の主面に備えるような構成とした。

さらに、本発明のインターポーザは、電気絶縁性のコア基材と、該コア基材を貫通する複数の表裏導通部材と、該コア基材を貫通するとともに前記コア基材とは材質が異なる複数の貫通絶縁部材と、前記コア基材の両主面に位置し、所定の前記表裏導通部材に接続している導電体層パターンと、前記コア基材の両主面に位置し、前記貫通絶縁部材の端部を被覆している絶縁体層パターンと、少なくとも一方の主面に位置する前記導電体層パターン上に位置する多層配線層と、を備え、前記表裏導通部材および前記貫通絶縁部材は同じ太さであり、当該太さは５〜８０μｍの範囲にあり、かつ、前記コア基材の深さ方向で一定であり、前記表裏導通部材および前記貫通絶縁部材の太さＤと前記表裏導通部材および前記貫通絶縁部材の配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立するような構成とした。

本発明の半導体装置は、多層配線層を備えるインターポーザと、該多層配線層上に実装された半導体チップとを少なくとも備え、前記インターポーザは上述のインターポーザであるような構成とした。

本発明のインターポーザは、表裏導通部材の太さが、５〜８０μｍの範囲であり、かつ、深さ方向で一定であり、また、この表裏導通部材の太さと配設ピッチとが所定の関係を満足しており、これにより、微細で高アスペクト比の表裏導通部材を狭ピッチで備えたものとなり、半導体チップの実装における端子接続の狭ピッチ化、多ピン化に対応で、かつ、接続不良、固定不良が防止されたインターポーザであり、さらに、導電体層パターンに設ける多層配線層を適宜設計することにより、多種の半導体チップ、多種の半導体装置サイズに対応することが可能である。
また、本発明の半導体装置は、本発明のインターポーザを使用しているので、信頼性が高く、また、多種の設計仕様に対応することができる。

図１は、本発明のインターポーザの一実施形態を示す概略断面図である。 図２は、表裏導通部材の配列を説明するための図である。 図３は、コア基材の所望の領域に表裏導通部材が位置する例を説明する図である。 図４は、導電体層パターンの一例としてのランドの形成を説明するための図である。 図５は、本発明のインターポーザの他の実施形態を示す概略断面図である。 図６は、本発明のインターポーザの他の実施形態を示す概略断面図である。 図７は、絶縁性保護層の一例を示す平面図である。 図８は、本発明のインターポーザの他の実施形態を示す概略断面図である。 図９は、本発明のインターポーザの他の実施形態を示す概略断面図である。 図１０は、本発明のインターポーザの他の実施形態を示す概略断面図である。 図１１は、本発明のインターポーザのコア基材の製造例を説明するための図である。 図１２は、本発明のインターポーザのコア基材の製造例を説明するための図である。 図１３は、本発明のインターポーザのコア基材の製造例を説明するための図である。 図１４は、本発明のインターポーザのコア基材の製造例を説明するための図である。 図１５は、本発明のインターポーザのコア基材の製造例を説明するための図である。 図１６は、本発明のインターポーザのコア基材の製造例を説明するための図である。 図１７は、本発明の半導体装置の一実施形態を示す概略断面図である。 図１８は、本発明のインターポーザを使用した半導体装置の製造例を説明するための図である。

以下、本発明の実施の形態について図面を参照して説明する。
[インターポーザ]
＜第１の実施形態＞
図１は、本発明のインターポーザの一実施形態を示す概略断面図である。図１において、インターポーザ１は、電気絶縁性のコア基材１１と、このコア基材１１を貫通し、ピッチＰで配列されている複数の表裏導通部材１３と、コア基材１１の主面１１ａおよび主面１１ｂに位置し、所定の表裏導通部材１３に接続している導電体層パターン１５ａおよび導電体層パターン１５ｂと、一方の主面１１ａに位置する導電体層パターン１５ａ上に位置する多層配線層２１と、を備えている。
インターポーザ１を構成する電気絶縁性のコア基材１１は、例えば、珪酸系ガラスのような無アルカリガラス、液晶ポリマーやポリアミドのような熱可塑性樹脂等の絶縁材料からなるものであってよい。このようなコア基材１１の厚みは、例えば、２００〜６００μｍ、好ましくは２００〜３００μｍの範囲で適宜設定することができる。コア基材１１の厚みが２００μｍ未満であると、インターポーザ１のハンドリング性が低下することがあり、また、６００μｍを超えると、半導体装置の薄型化に支障を来すことがあり好ましくない。

インターポーザ１を構成する表裏導通部材１３は、その太さが５〜８０μｍ、好ましくは５〜５０μｍの範囲にあり、かつ、コア基材１１の深さ方向で一定である。表裏導通部材１３の太さが５μｍ未満であると、表裏導通の断線が生じるおそれがあり、また、８０μｍを超えると、狭ピッチ化、多ピン化に支障を来すことがあり好ましくない。表裏導通部材１３は、上記のように、コア基材１１の深さ方向で一定であるが、この「一定」とは、［（最大太さ−最小太さ）／平均太さ］×１００（％）を太さの変動率としたときに、深さ方向で変動率が１０％以下であることを意味する。以下の実施形態においても同様である。

また、表裏導通部材１３の太さＤと表裏導通部材１３の配列のピッチＰとの間には、２Ｄ≦Ｐ＜４Ｄの関係が成立する。表裏導通部材１３の配列のピッチＰが２Ｄ未満であると、コア基材１１の主面１１ａ，１１ｂに占める表裏導通部材１３の面積率が大きくなりすぎ、表裏導通部材の熱膨張係数と、コア基材１１に使用する絶縁材料の熱膨張係数との相違による応力が大きくなり、インターポーザにヒビ、割れ、あるいは、歪み等の不具合を生じることがあり好ましくない。また、表裏導通部材１３の配列のピッチＰが２Ｄ未満であると、導電性層パターン１５ａ，１５ｂとして接続ランド、あるいは、表裏導通ビアランドを形成することが難しくなる場合があり、さらに、インターポーザとしてマザーボードに実装する際に、隣接する電極間でのショートを生じることがあり好ましくない。一方、表裏導通部材１３の配列のピッチＰが４Ｄ以上であると、表裏導通部材１３が狭ピッチであるインターポーザを必要とする製品に対応できないこととなり好ましくない。すなわち、例えば、配列のピッチＰが２Ｄの場合、配列のピッチが表裏導通部材１３の太さＤの２倍である多数の表裏導通部材を必要とする製品に対応可能であるとともに、表裏導通部材の配列のピッチが表裏導通部材１３の太さの４倍であることを必要とする製品にも対応できる。しかし、表裏導通部材１３の配列のピッチＰが４Ｄの場合には、表裏導通部材の配列のピッチが表裏導通部材１３の太さの２倍であることを必要とする製品には対応できず、表裏導通部材の配置ピッチが表裏導通部材１３の太さの４倍であってもよい新たな製品を必要とするので、その分、製造コストが上昇し、また、生産性も低下する。また、表裏導通部材１３の配列のピッチＰが４Ｄ以上であると、表裏導通部材１３がコア基材１１の主面１１ａ，１１ｂに占める面積率が小さくなりすぎ、熱伝導性が良好な表裏導通部材による放熱機能が低下し、半導体装置におけるインターポーザの良好な放熱パスを形成できないことがあり好ましくない。

表裏導通部材１３の配列は、例えば、図２（Ａ）に示すように、表裏導通部材１３の中心が正三角形をなす最密配置をとるようにピッチＰで配列することができ、また、図２（Ｂ）に示すように、表裏導通部材１３の中心が格子点をなすＸＹ配置をとるようにピッチＰで配列してもよい。表裏導通部材１３の断面形状は、図２に示す例では円形であるが、これに限定されるものではなく、四角形、六角形、八角形等の多角形状であってもよい。尚、表裏導通部材１３の太さＤは、断面形状が円形の場合は、その直径であり、断面形状が多角形である場合には、任意の２つの頂点を結ぶ線分のうち最も長い線分の長さとする。
このような表裏導通部材１３の材質は、銅、ニッケル、アルミニウム、スズ、銀、タングステン、チタン等の金属の１種または２種以上の組み合わせ、あるいは、これらの金属の１種または２種以上の微粒子を含有した導電性ペースト、カーボン等を分散させた導電性樹脂等であってよい。
尚、本発明のインターポーザ１は、コア基材１１の全域に表裏導通部材１３を備えるものであってもよく、また、コア基材１１の所望の領域に表裏導通部材１３を備えるものであってよい。例えば、図３に示すように、コア基材１１に４個の領域１２が画定されており、各領域１２に複数の表裏導通部材１３を備えるものであってもよい。この場合、個々の領域１２内では、表裏導通部材１３の太さＤと表裏導通部材１３の配列のピッチＰとの間には、２Ｄ≦Ｐ＜４Ｄの関係が成立する。画定する領域１２の形状、個数等には特に制限はない。

インターポーザ１を構成する導電体層パターン１５ａおよび導電体層パターン１５ｂは、上述のように、コア基材１１の主面１１ａおよび主面１１ｂに位置し、所定の表裏導通部材１３に接続している。このような導電体層パターン１５ａ，１５ｂは、例えば、銅、ニッケル等の金属の１種、あるいは、２種以上の材料からなるものであってよく、また、コア基材１１側にクロム、チタン、タングステン等の高融点金属層を備える積層構造であってもよい。導電体層パターン１５ａ，１５ｂの厚みは、例えば、１〜５μｍ程度とすることができる。
このような導電体層パターン１５ａ，１５ｂの形成は、例えば、表裏導通部材１３を備えたコア基材１１の両主面１１ａ，１１ｂに導電体層を形成し、これをパターニングして形成することができる。導電体層のパターニングは、従来技術を利用して行うことができ、例えば、フォトリソグラフィー法により、導電体層上にレジストマスクを形成し、導電体層の不要な部位をエッチングで除去し、その後、レジストマスクを除去することにより導電体層パターン１５ａ，１５ｂを形成することができる。

所定の表裏導通部材１３に接続された導電体層パターン１５ａ，１５ｂにおいて、例えば、ランドの形状は、図４に示されるように、コア基材１１の両主面１１ａ，１１ｂに露出している表裏導通部材１３よりも大きいことが好ましい。これは、パターン形成時のレジストマスクの位置ズレ等により、表裏導通部材１３までエッチングされて、導電体層パターン１５ａ，１５ｂに段部や穴が形成されることを防止するためである。より具体的には、例えば、太さ５０μｍの表裏導通部材１３がピッチ１００μｍで配列されている場合、位置ズレ精度等を考慮してランド径を８０μｍとすることができる。この場合、隣接するランド間の距離は２０μｍであり、十分に絶縁性が保たれる。尚、図４では、コア基材１１の主面１１ａ側における導電体層パターン１５ａを示しており、この導電体層パターン１５ａ上に位置する多層配線層２１は省略している。

インターポーザ１を構成する多層配線層２１は、絶縁層と導体層の積層からなり、図１に示される例では、導電体層パターン１５ａ上に絶縁層と導体層をそれぞれ２回形成し、絶縁層２２，２４と導体層２３，２５からなるものである。多層配線層２１を構成する絶縁層２２，２４は、例えば、スピンコーティング等の塗布方法により、ポリイミド等の絶縁材料を所望の厚み（例えば、１０μｍ）で塗布して熱硬化し、その後、層間接続ビアを設ける部位をエッチングで除去して形成することができる。また、例えば、絶縁材料としてネガ型の感光性ポリイミドワニス等を使用して、フォトマスクにより層間接続ビアを設ける部位を遮光して露光、現像し、熱硬化して絶縁層を形成してもよい。また、多層配線層２１を構成する導体層２３，２５の形成は、例えば、導電性の多層膜（Ｔｉ／ＣｕやＣｒ／Ｃｕ／Ｃｒ等）や単層膜（Ａｌ等）をスパッタリング法等の真空成膜法で成膜（例えば、厚み１μｍ）し、フォトリソグラフィー法によりパターン形成（例えば、最小の配線幅１０μｍ／スペース１０μｍ）することにより行うことができる。また、電気めっき等によって導体層の厚みを大きく（例えば、５μｍ程度）してもよい。このような多層配線層２１は、インターポーザ１上に半導体チップを搭載する際に、半導体チップ間の相互配線接続にも使用されるものである。

図１に示す例では、導電体層パターン１５ａ上に多層配線層２１が位置しているが、導電体層パターン１５ｂ上に多層配線層２１が位置するものでもよい。また、導電体層パターン１５ａ，１５ｂの両方に多層配線層２１が位置してもよく、この場合、表裏の多層配線層は異なる設計であってもよい。

＜第２の実施形態＞
図５は、本発明のインターポーザの他の実施形態を示す概略断面図である。図５において、インターポーザ２は、電気絶縁性のコア基材１１と、このコア基材１１を貫通し、ピッチＰで配列されている複数の表裏導通部材１３と、コア基材１１の主面１１ａおよび主面１１ｂに位置し、所定の表裏導通部材１３に接続している導電体層パターン１５ａおよび導電体層パターン１５ｂと、コア基材１１の主面１１ａに位置する絶縁層１７と、コア基材１１の主面１１ａに位置する導電体層パターン１５ａ上に位置する多層配線層２１と、を備えている。

図５に示されるように、インターポーザ２では、一方の主面１１ａでは、所定の表裏導通部材１３が導電体層パターン１５ａに接続されており、導電体層パターン１５ａに接続されていない表裏導通部材１３は、絶縁層１７で被覆されている。尚、このインターポーザ２は、コア基材１１の主面１１ａに絶縁層１７を備える他は、上述のインターポーザ１と同様であり、同じ部材は同じ部材番号を付し、説明を省略する。また、導電体層パターン１５ａ上に位置する多層配線層２１は、上述のインターポーザ１を構成する多層配線層２１と同様に、絶縁層と導体層の積層からなり、図５では、導電体層パターン１５ａ上に絶縁層２２と導体層２３を形成した状態が示されている。

インターポーザ２を構成する絶縁層１７は、表裏導通が不要な表裏導通部材１３と多層配線層２１との接続を確実に遮断するために配設されたものであり、例えば、ポリイミド等の絶縁材料を使用して形成することができる。絶縁層１７の厚みは、表裏導通が不要な表裏導通部材１３と多層配線層２１との接触を阻止できればよいので、数μｍ程度、例えば、２μｍ程度とすることができる。
尚、表裏導通が不要な表裏導通部材１３は、インターポーザが使用される半導体装置に応じた仕様等により適宜設定することができ、このことは、上述の表裏導通部材１３の太さＤと表裏導通部材１３の配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立することを否定するものではない。すなわち、２Ｄ≦Ｐ＜４Ｄの関係が成立するからこそ、半導体装置に応じた種々の仕様に対応したインターポーザが可能となる。

＜第３の実施形態＞
図６は、本発明のインターポーザの他の実施形態を示す概略断面図である。図６において、インターポーザ３は、電気絶縁性のコア基材１１と、このコア基材１１を貫通し、ピッチＰで配列されている複数の表裏導通部材１３と、コア基材１１の主面１１ａおよび主面１１ｂに位置し、所定の表裏導通部材１３に接続している導電体層パターン１５ａおよび導電体層パターン１５ｂと、一方の主面１１ａに位置する導電体層パターン１５ａ上に位置する多層配線層２１と、他方の主面１１ｂに位置する導電体層パターン１５ｂのうち、一部の導電体層パターン１５ｂを被覆する絶縁性保護層１８を備えている。
図６に示されるように、インターポーザ３では、他方の主面１１ｂに位置する導電体層パターン１５ｂのうち、表裏導通が不要である表裏導通部材１３に接続している導電体層パターン１５ｂが絶縁性保護層１８で被覆されている。図７は、このような絶縁性保護層１８の一例を示す平面図であり、絶縁性保護層１８には斜線を付して示している。尚、このインターポーザ３は、絶縁性保護層１８を備える他は、上述のインターポーザ１と同様であり、同じ部材は同じ部材番号を付し、説明を省略する。

インターポーザ３を構成する絶縁性保護層１８は、例えば、ポリイミド等の絶縁材料を使用して形成することができ、その厚みは、不要な導電体層パターン１５ｂと外部端子等との接触を阻止できればよいので、数μｍ程度、例えば、２μｍ程度とすることができる。
この実施形態においても、表裏導通が不要な表裏導通部材１３は、インターポーザが使用される半導体装置に応じた仕様等により適宜設定することができ、このことは、上述の表裏導通部材１３の太さＤと表裏導通部材１３の配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立することを否定するものではない。

＜第４の実施形態＞
図８は、本発明のインターポーザの他の実施形態を示す概略断面図である。図８において、インターポーザ４は、電気絶縁性のコア基材１１と、このコア基材１１を貫通し、ピッチＰで配列されている複数の表裏導通部材１３と、コア基材１１の主面１１ａおよび主面１１ｂに位置し、所定の表裏導通部材１３に接続している導電体層パターン１５ａおよび導電体層パターン１５ｂと、コア基材１１の主面１１ａに位置する絶縁層１７と、主面１１ａに位置する導電体層パターン１５ａ上に位置する多層配線層２１と、を備えている。
図８に示されるように、インターポーザ４では、コア基材１１の主面１１ｂに位置する導電体層パターン１５ｂが複数の表裏導通部材１３に接続した大きなパターンであり、導電体層パターン１５ｂ間には絶縁性保護層１９が位置している。図示例では、表裏導通に供されている表裏導通部材１３に接続されている導電体層パターン１５ｂを、当該表裏導通部材１３の近傍にあって表裏導通が不要な表裏導通部材１３が位置する領域まで拡大して大きなパターンとし、また、表裏導通が不要な隣接する表裏導通部材１３に跨るように大きなパターンとしている。さらに、インターポーザ４では、コア基材１１の主面１１ａに位置する導電体層パターン１５ａは、所定の表裏導通部材１３に接続されており、表裏導通が不要な表裏導通部材１３は、絶縁層１７で被覆されている。このように導電体層パターン１５ｂを大きなパターンとしたインターポーザ４は、別途マザーボードにインターポーザ４を実装する際の接続部位の寸法を大きくすることができる。

尚、このインターポーザ４は、導電体層パターン１５ｂが複数の表裏導通部材１３に接続した大きなパターンであり、また、絶縁層１７をコア基材１１の主面１１ａに備える他は、上述のインターポーザ１と同様であり、同じ部材は同じ部材番号を付し、説明を省略する。また、導電体層パターン１５ａ上に位置する多層配線層２１は、上述のインターポーザ１を構成する多層配線層２１と同様に、絶縁層と導体層の積層からなり、図８では、導電体層パターン１５ａ上に絶縁層２２と導体層２３を形成した状態が示されている。
インターポーザ４を構成する絶縁性保護層１９、および、絶縁層１７は、例えば、ポリイミド等の絶縁材料を使用して形成することができ、その厚みは、数μｍ程度、例えば、２μｍ程度とすることができる。
この実施形態においても、表裏導通が不要な表裏導通部材１３は、インターポーザが使用される半導体装置に応じた仕様等により適宜設定することができ、このことは、上述の表裏導通部材１３の太さＤと表裏導通部材１３の配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立することを否定するものではない。

＜第５の実施形態＞
図９は、本発明のインターポーザの他の実施形態を示す概略断面図である。図９において、インターポーザ５は、電気絶縁性のコア基材１１と、このコア基材１１を貫通し、ピッチＰで配列されている複数の表裏導通部材１３と、コア基材１１の主面１１ａに位置し、所定の表裏導通部材１３に接続している導電体層パターン１５ａと、主面１１ａに位置する導電体層パターン１５ａ上に位置する多層配線層２１と、を備えている。
図９に示されるように、インターポーザ５は、コア基材１１の主面１１ｂにおいて、表裏導通部材１３の端部が主面１１ｂから突出しており、この点を除いて、上述のインターポーザ１と同様であり、同じ部材は同じ部材番号を付し、説明を省略する。
コア基材１１の主面１１ｂから突出する表裏導通部材１３の端部は、高さが均一な突起電極であり、別途マザーボードにインターポーザ５を実装する際の接続信頼性が高いものとなる。裏導通部材１３の端部の突出高さは適宜設定することができ、例えば、１０〜１００μｍ程度の範囲で設定することができる。尚、このような突起電極である表裏導通部材１３の端部に、必要に応じて、はんだ処理等の表面処理を施してもよい。
このインターポーザ５においても、インターポーザ５が使用される半導体装置の仕様に応じて、コア基材１１の主面１１ａに位置する導電体層パターン１５ａが所定の表裏導通部材１３に接続され、表裏導通が不要な表裏導通部材１３が絶縁層１７で被覆されている構成（図５を参照）であってもよい。

＜第６の実施形態＞
図１０は、本発明のインターポーザの他の実施形態を示す概略断面図である。図１０において、インターポーザ６は、電気絶縁性のコア基材３１と、このコア基材３１を貫通する複数の表裏導通部材３３および複数の貫通絶縁部材３４と、コア基材３１の主面３１ａおよび主面３１ｂに位置し、所定の表裏導通部材３３に接続している導電体層パターン３５ａおよび導電体層パターン３５ｂと、コア基材３１の主面３１ａおよび主面３１ｂに位置し、貫通絶縁部材３４の端部を被覆している絶縁体層パターン３６ａおよび絶縁体層パターン３６ｂと、コア基材３１の主面３１ａに位置する導電体層パターン３５ａ上に位置する多層配線層４１と、を備えている。このインターポーザ６では、半導体装置に応じた種々の仕様に対応して、表裏導通が不要な箇所に貫通絶縁部材３４を備えており、表裏の絶縁をより容易に行える構造となっている。すなわち、コア基材３１が貫通絶縁部材３４を備えず、表裏導通部材３３のみを備える場合、表裏導通が不要な箇所の表裏導通部材３３の端部を絶縁体層パターンで被覆して表裏の絶縁が行われるが、表裏導通が不要な箇所に予め貫通絶縁部材３４を備えるインターポーザ６では、表裏の絶縁の容易性が向上したものとなる。
インターポーザ６を構成する電気絶縁性のコア基材３１の材質は、上述のインターポーザ１を構成するコア基材１１と同様とすることができる。

インターポーザ６を構成する表裏導通部材３３および貫通絶縁部材３４は同じ太さであり、その太さは５〜８０μｍ、好ましくは５〜５０μｍの範囲にあり、かつ、コア基材３１の深さ方向で一定である。また、隣接する表裏導通部材３３はピッチＰで配列され、隣接する貫通絶縁部材３４もピッチＰで配列され、さらに、隣接する表裏導通部材３３と貫通絶縁部材３４もピッチＰで配列されており、表裏導通部材３３および貫通絶縁部材３４の太さＤと配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立する。
表裏導通部材３３の材質は、上述のインターポーザ１を構成する表裏導通部材１３の材質と同様とすることができる。また、貫通絶縁部材３４の材質は、コア基材３１と異なるものであり、例えば、ホウ酸−酸化ランタン−炭酸バリウム系ガラス等のガラス材料であってよい。

インターポーザ６を構成する導電体層パターン３５ａおよび導電体層パターン３５ｂは、上述のように、コア基材３１の主面３１ａおよび主面３１ｂに位置し、所定の表裏導通部材３３に接続している。このような導電体層パターン３５ａ，３５ｂの材質は、上述のインターポーザ１を構成する導電体層パターン１５ａ，１５ｂと同様とすることができる。
また、インターポーザ６を構成する絶縁体層パターン３６ａおよび絶縁体層パターン３６ｂは、上述のように、コア基材３１の主面３１ａおよび主面３１ｂに位置し、貫通絶縁部材３４の端部を被覆している。このような絶縁体層パターン３６ａ，３６ｂは、例えば、例えば、ポリイミド等の絶縁材料を使用して形成することができ、その厚みは、数μｍ程度、例えば、２μｍ程度とすることができる。
尚、インターポーザ６を構成する多層配線層４１は、上述のインターポーザ１を構成する多層配線層２１と同様に、絶縁層と導体層の積層からなる。図１０では、導電体層パターン３５ａ上に絶縁層４２と導体層４３を形成した状態が示されている。

本実施形態では、個々の表裏導通部材３３に着目したときに、貫通絶縁部材３４の存在によって、表裏導通部材３３間のピッチが２Ｐ、３Ｐ等となる場合がある。しかし、これは、コア基材３１における表裏導通部材３３が存在する部位と、貫通絶縁部材３４が存在する部位が、インターポーザが使用される半導体装置に応じた仕様等により適宜設定されたことによるものであり、上述の隣接する表裏導通部材３３の配列ピッチＰ、隣接する貫通絶縁部材３４の配列ピッチＰ、隣接する表裏導通部材３３と貫通絶縁部材３４の配列ピッチＰと、表裏導通部材３３や貫通絶縁部材３４の太さＤとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立することを否定するものではない。すなわち、２Ｄ≦Ｐ＜４Ｄの関係が成立するからこそ、半導体装置に応じた種々の仕様に対応したインターポーザが可能となる。

上述のような本発明のインターポーザは、表裏導通部材の太さが、５〜８０μｍの範囲であり、かつ、コア基材１１の深さ方向で一定であり、また、この表裏導通部材の太さＤと配設ピッチＰとが２Ｄ≦Ｐ＜４Ｄの関係を満足しており、これにより、微細で高アスペクト比の表裏導通部材を狭ピッチで備えたものとなる。そして、本発明のインターポーザは、半導体チップの実装における端子接続の狭ピッチ化、多ピン化に対応で、かつ、接続不良、固定不良が防止されたインターポーザであり、さらに、導電体層パターンに設ける多層配線層を適宜設計することにより、多種の半導体チップ、多種の半導体装置サイズに対応することが可能である。
上述のインターポーザの実施形態は例示であり、本発明はこれに限定されるものではない。

＜コア基材の製造例＞
ここで、太さが５〜８０μｍの範囲にあり、かつ、コア基材の深さ方向で太さが一定である表裏導通部材１３を、太さＤと配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立するように備えたコア基材１１の製造例について説明する。
まず、中空構造のファイバー部材を用いた製造例について図１１〜図１４を参照して説明する。この製造例では、図１１（Ａ）に示されるように、中空構造の複数のファイバー部材１０１を所定のピッチＰで配列する。各ファイバー部材１０１は、図１１（Ｂ）に示されるように、周壁部１０１ｂのほぼ中心に位置する中空部１０１ａを備えている。このようなファイバー部材１０１の中空部１０１ａの内径ｄは５〜８０μｍの範囲にあり、ファイバー部材１０１の配列におけるピッチＰは、ファイバー部材１０１の中空部１０１ａの内径ｄに対して２ｄ≦Ｐ＜４ｄの関係を満足するように設定する。中空構造のファイバー部材１０１は、例えば、珪酸系ガラスのような無アルカリガラス、液晶ポリマーやポリアミドのような熱可塑性樹脂等の絶縁材料からなるものであってよく、特に加熱延性を有するホウ珪酸ガラス、液晶ポリマー等の絶縁材料が好ましい。尚、この図１１では、説明が容易となるように煩雑な記載を避け、例えば、ファイバー部材１０１の数、長さ等は便宜的に記載している。

次に、上記のように配列されたファイバー部材１０１間を絶縁材料で埋めて、図１２（Ａ）に示されるように、ファイバー部材１０１が絶縁体５２で保持されたブロック体５１を作製する。このようなブロック体５１は、絶縁体５２で保持されたファイバー部材１０１の数が非常に多いので、作製目標であるブロック体５１におけるファイバー部材１０１の配列ピッチＰ、中空部１０１ａの内径ｄ（これらは、２ｄ≦Ｐ＜４ｄの関係を満足している）と比例関係となるように、中空部の内径ｄ′のファイバー部材をピッチＰ′で配列（これらは、２ｄ′≦Ｐ′＜４ｄ′の関係を満足し、ｄ＜ｄ′、Ｐ＜Ｐ′である）したサブブロック体をまず作製し、これを加熱延伸することにより、ブロック体５１を作製してもよい。

次いで、ファイバー部材１０１が長手方向で分断されるようにブロック体５１を所望の厚みで切断して、中空構造のファイバー部材１０１の中空部１０１ａからなる複数の貫通孔５３を有するコア基材１１を作製する（図１２（Ｂ））。ブロック体５１の切断方法は、例えば、グラインダー等を使用することができるが、機械的な切断方法では、コア基材１１の主面１１ａ，１１ｂに凹凸が存在するので、平坦性が不十分な場合には、表面研磨することが好ましい。
次に、図１３に示すように、コア基材１１の貫通孔５３に導電性材料を充填して表裏導通部材１３とするとともに、これらの表裏導通部材１３に接続するようにコア基材１１の両主面１１ａ，１１ｂに導電体層１５′ａ，１５′ｂを形成する。このように形成された表裏導通部材１３は、その太さＤと配設ピッチＰとが２Ｄ≦Ｐ＜４Ｄの関係を満足するものである。そして、図１４に示すように、導電体層１５′ａ，１５′ｂをパターニングして、コア基材１１の両主面１１ａ，１１ｂに導電体層パターン１５ａ，１５ｂを形成することができる。
また、上記の中空構造のファイバー部材１０１の代わりに、エッチング除去可能なファイバー部材を用いることもでき、この製造例について図１５〜図１６を参照して説明する。

この製造例では、太さＤが５〜８０μｍの範囲にあるエッチング除去可能なファイバー部材１１１を、その太さＤと配設ピッチＰとが２Ｄ≦Ｐ＜４Ｄの関係を満たすように配列し、ファイバー部材１１１が絶縁体５２で保持されたブロック体５１を作製する（図１５（Ａ）参照）。エッチング除去可能なファイバー部材１１１としては、例えば、フッ酸、硝酸、酢酸等の酸系エッチング液で腐食エッチング可能な酸可溶性のガラスとすることができ、例えば、ホウ酸−酸化ランタン−炭酸バリウム系ガラス等のガラス材料を使用することができる。また、ブロック体５１を構成する絶縁体５２は、例えば、無アルカリガラス、ホウ珪酸ガラス等の耐酸性を具備した電気絶縁性の材料を使用することができる。
次いで、ファイバー部材１１１が長手方向で分断されるようにブロック体５１を所望の厚みで切断して、複数のファイバー部材１１１を有するコア基材１１を作製する（図１５（Ｂ））。

次いで、コア基材１１の両主面１１ａ，１１ｂに露出しているファイバー部材１１１をエッチング除去して、貫通孔５３を形成する（図１５（Ｃ）参照）。ファイバー部材１１１のエッチング除去は、例えば、フッ酸、硝酸、酢酸等の酸系エッチング液を用いて行うことができる。
その後、上述の図１３および図１４に示したように、コア基材１１の貫通孔５３に導電性材料を充填して表裏導通部材１３とするとともに、これらの表裏導通部材１３に接続するようにコア基材１１の両主面１１ａ，１１ｂに導電体層１５′ａ，１５′ｂを形成する。このように形成された表裏導通部材１３は、その太さＤと配設ピッチＰとが２Ｄ≦Ｐ＜４Ｄの関係を満足するものである。そして、導電体層１５′ａ，１５′ｂをパターニングして、コア基材１１の両主面１１ａ，１１ｂに導電体層パターン１５ａ，１５ｂを形成することができる。
また、上記のファイバー部材１１１の代わりに、導電性線状体を使用することもできる。例えば、導電性線状体として、導電性ワイヤーを使用することにより、上記のファイバー部材１１１のエッチング除去を行わずに、コア基材１１を作製することができる。また、導電性ペーストからなる導電性線状体も使用することができる。

次に、太さが５〜８０μｍの範囲にあり、かつ、コア基材の深さ方向で太さが一定である表裏導通部材３３と貫通絶縁部材３４を、太さＤと配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立するように備えたコア基材３１の製造例について説明する。
まず、上述の図１５（Ｂ）に示したコア基材１１と同様に、複数のファイバー部材１１１を有するコア基材３１（図示せず）を作製する。次に、図１６（Ａ）に示すように、貫通孔の形成が不要である部位に位置するファイバー部材１１１を被覆する絶縁体層パターン３６ａ，３６ｂを、主面３１ａ，３１ｂに設ける。この状態で、露出しているファイバー部材１１１をエッチング除去し、貫通孔５３を形成した後、絶縁体層パターン３６ａ，３６ｂをそのまま利用して、コア基材３１の貫通孔５３に導電性材料を充填して表裏導通部材３３とするとともに、エッチング除去されずに残っているファイバー部材１１１を貫通絶縁部材３４とし、表裏導通部材３３に接続するようにコア基材３１の両主面３１ａ，３１ｂに導電体層３５′ａ，３５′ｂを形成する（図１６（Ｂ））。そして、導電体層３５′ａ，３５′ｂをパターニングして、コア基材３１の両主面３１ａ，３１ｂに導電体層パターン３５ａ，３５ｂを形成することができる。
上述のコア基材１１およびコア基材３１の製造例は、例示であり、このような製造例に限定されるものではない。

［半導体装置］
図１７は、本発明の半導体装置の一実施形態を示す概略断面図である。ここでは、上述の本発明のインターポーザ３を用いた半導体装置を例として説明する。
本発明の半導体装置２１０は、インターポーザ３の多層配線層２１上に半導体チップ２００を実装したものである。（図１７参照）。
多層配線層２１は、微細なパターンで構成されており、半導体チップ２００間の相互配線接続にも使用される。実装する半導体チップ２００は特に制限はなく、例えば、端子が再配列された半導体チップ等を使用することができ、また、近年開発が活発化している三次元に積層された半導体チップも使用できる。
半導体チップ２００とインターポーザ３との接続は、各種のフリップチップ実装技術を利用することができ、例えば、はんだボールを介して行うことができ、また、突起電極としてＡｕスタッドバンプ、あるいは、銅ピラーが形成された半導体チップの突起電極とインターポーザのパッドをはんだで接続してもよい。

上記のようにインターポーザ３の多層配線層２１に半導体チップ２００を実装した半導体装置２１０を所望のサイズに個片化する場合、１個以上の半導体チップが実装され回路が形成された所望の領域２１１で切断して、所望のサイズの半導体装置に個片化する（図１８参照）。図１８では、表裏導通部材１３と半導体チップ２００、領域２１１との位置関係を示すために、導電体層パターン、多層配線層を構成する絶縁層、導体層を省略し、また、半導体チップ２００を鎖線で示し、領域２１１を囲む切断ラインを二点鎖線で示している。これにより半導体装置が得られる。個片化される領域２１１内に２個以上の半導体チップ２００が実装されている場合、これらの半導体チップ２００は同種、異種いずれであってもよい。

尚、インターポーザ３に実装した半導体チップ２００を保護するために、半導体チップ２００とインターポーザ３との間を樹脂部材で封止してもよく、また、実装した半導体チップ２００を樹脂部材で封止してもよい。
上記の例では、本発明のインターポーザ３を使用しているが、上述のインターポーザ１，２，４，５，６等、本発明のインターポーザは、いずれも本発明の半導体装置に供することができる。

次に、具体的な実施例を示して本発明を更に詳細に説明する。
［実施例］
中空部の内径ｄが５０μｍ、周壁部の外形寸法Ｄが８０μｍであり、材質がホウ珪酸ガラスである中空構造のファイバー部材を準備した。このファイバー部材をピッチＰが１００μｍ（内径ｄの２倍）となるようにＸＹ配置（図２（Ｂ）参照）で７８万本配列した。
次に、上記と同様の材質のガラスを絶縁材料として準備した。各ファイバー部材の両端部を加熱溶融して封止し、溶融状態の絶縁材料でファイバー部材間を埋め、その後冷却して、直径１００ｍｍ、長さ１００ｍｍの円柱形状のブロック体を作製した。
上記のブロック体を、ファイバー部材が長手方向で分断されるようにグラインダーで切断して、厚み５００μｍのコア基材を得た。このコア基材をバフ研磨を用いて厚み３００μｍとなるまで表面研磨し、その後、アルカリ洗浄、水洗浄を行った。作製したコア基材は、開口径が５０μｍの貫通孔を７８万本有し、各貫通孔はピッチ１００μｍでＸＹ配置されたものであった。

上記のコア基材に無電解めっきにより銅薄膜（厚み約５００ｎｍ）を形成してシード層とし、その後、銅電気めっきによりコア基材の貫通孔に表裏導通部材を形成するとともに、コア基材の両主面に導電体層（厚み５μｍ）を形成した。これにより、コア基材は、太さ５０μｍの表裏導通部材がピッチ１００μｍでＸＹ配置されたものとなった。
上記の導電体層上に感光性レジスト（東京応化工業（株）製 ＯＦＰＲ８００）をスピンコート法で塗布し、所望のフォトマスクを介して露光・現像して、レジストマスクを形成した。このレジストマスクは、コア基材の各貫通孔内に位置する表裏導通部材（直径５０μｍ）が露出する部位上に位置する直径８０μｍの円形状マスクであった。次に、このレジストマスクを介して導電体層を塩化第二鉄系エッチャントでエッチング除去し、導電体層パターンとして、直径８０μｍのランドを形成した。

このコア基材の一方の主面のランド上に、絶縁層と導体層を交互に２層形成して多層配線層とした。すなわち、絶縁材料（東レ（株）製 フォトニース）をスピンコート法で塗布し、熱硬化して成膜（厚み７μｍ）し、その後、所定部位をエッチングで除去して層間接続ビアを設けて絶縁層を形成した。また、導電性の多層膜（Ｔｉ／Ｃｕ）をスパッタリング法で成膜（厚み５μｍ）し、フォトリソグラフィー法によりパターン形成して導体層を形成した。これにより、本発明のインターポーザを作製した。

＜温度サイクルテスト＞
作製したインターポーザに対して、下記の温度サイクル試験を行い、その後、表面状態を観察した。その結果、コア基材の割れ等の欠陥はみられなかった。
（温度サイクル試験条件）
−２５℃に３０分間保持し、その後、１２５℃で３０分間保持する温度サイクルを
１０００回実施する。
［比較例］

ファイバー部材のピッチＰを９０μｍ（内径ｄの１．８倍）とした他は、実施例と同様にインターポーザを作製した。このインターポーザに対して、実施例と同じ温度サイクル試験を行い、その後、表面状態を観察した。その結果、コア基材の割れの発生が確認された。

本発明は、インターポーザを使用する種々の半導体装置の製造に適用することができる。

１，２，３，４，５，６…インターポーザ
１１，３１…コア基材
１１ａ，１１ｂ，３１ａ，３１ｂ…主面
１３，３３…表裏導通部材
１５ａ，１５ｂ，３５ａ，３５ｂ…導電体層パターン
１７…絶縁層
１８，１９…絶縁性保護層
２１，４１…多層配線層
３４…貫通絶縁部材
３６ａ，３６ｂ…絶縁体層パターン
２１０…半導体装置

Claims (8)

1. 電気絶縁性のコア基材と、
   該コア基材を貫通する複数の表裏導通部材と、
   前記コア基材の両主面に位置し、所定の前記表裏導通部材に接続している導電体層パターンと、
   少なくとも一方の主面に位置する前記導電体層パターン上に位置する多層配線層と、を備え、
   前記表裏導通部材の太さは５〜８０μｍの範囲にあり、かつ、前記コア基材の深さ方向で一定であり、前記表裏導通部材の太さＤと前記表裏導通部材の配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立することを特徴とするインターポーザ。
2. 前記コア基材は、前記導電体層パターンに接続していない前記表裏導通部材を被覆する絶縁層を主面に備えることを特徴とする請求項１に記載のインターポーザ。
3. 前記コア基材の一方の主面に位置する前記導電体層パターン上に前記多層配線層を備え、前記コア基材の他方の主面に位置する前記導電体層パターンのうち、表裏導通が不要である前記表裏導通部材に接続している導電体層パターンが絶縁性保護層で被覆されていることを特徴とする請求項１または請求項２に記載のインターポーザ。
4. 前記コア基材の一方の主面に位置する前記導電体層パターン上に前記多層配線層を備え、前記コア基材の他方の主面に位置する前記導電体層パターンは、複数の前記表裏導通部材に接続したパターンを含むものであり、当該導電体層パターン間には絶縁性保護層が位置することを特徴とする請求項１または請求項２に記載のインターポーザ。
5. 電気絶縁性のコア基材と、
   該コア基材を貫通する複数の表裏導通部材と、
   前記コア基材の一方の主面に位置し、所定の前記表裏導通部材に接続している導電体層パターンと、
   前記導電体層パターン上に位置する多層配線層と、を備え、
   前記表裏導通部材の太さは５〜８０μｍの範囲にあり、かつ、前記コア基材の深さ方向で一定であり、前記表裏導通部材の太さＤと前記表裏導通部材の配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立し、前記導電体層パターンが位置しない前記コア基材の他方の主面では、前記表裏導通部材の端部が当該主面から突出していることを特徴とするインターポーザ。
6. 前記コア基材は、前記導電体層パターンに接続していない前記表裏導通部材を被覆する絶縁層を前記一方の主面に備えることを特徴とする請求項５に記載のインターポーザ。
7. 電気絶縁性のコア基材と、
   該コア基材を貫通する複数の表裏導通部材と、
   該コア基材を貫通するとともに前記コア基材とは材質が異なる複数の貫通絶縁部材と、
   前記コア基材の両主面に位置し、所定の前記表裏導通部材に接続している導電体層パターンと、
   前記コア基材の両主面に位置し、前記貫通絶縁部材の端部を被覆している絶縁体層パターンと、
   少なくとも一方の主面に位置する前記導電体層パターン上に位置する多層配線層と、を備え、
   前記表裏導通部材および前記貫通絶縁部材は同じ太さであり、当該太さは５〜８０μｍの範囲にあり、かつ、前記コア基材の深さ方向で一定であり、前記表裏導通部材および前記貫通絶縁部材の太さＤと前記表裏導通部材および前記貫通絶縁部材の配列のピッチＰとの間に２Ｄ≦Ｐ＜４Ｄの関係が成立することを特徴とするインターポーザ。
8. 多層配線層を備えるインターポーザと、該多層配線層上に実装された半導体チップとを少なくとも備え、前記インターポーザは、請求項１乃至請求項７のいずれかに記載のインターポーザであることを特徴とする半導体装置。

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