WO2015162760A1 - Ｐｌｃユニット及びプログラマブルロジックコントローラ - Google Patents

Ｐｌｃユニット及びプログラマブルロジックコントローラ Download PDF

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WO2015162760A1
WO2015162760A1 PCT/JP2014/061582 JP2014061582W WO2015162760A1 WO 2015162760 A1 WO2015162760 A1 WO 2015162760A1 JP 2014061582 W JP2014061582 W JP 2014061582W WO 2015162760 A1 WO2015162760 A1 WO 2015162760A1
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unit
output
input
plc
system bus
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PCT/JP2014/061582
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Inventor
緑 杉山
正弘 内越
孝一 新開
Original Assignee
三菱電機株式会社
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Priority to US15/102,762 priority patent/US10073431B2/en
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    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/052—Linking several PLC's
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/058—Safety, monitoring
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/14—Plc safety
    • G05B2219/14006—Safety, monitoring in general

Definitions

  • the present invention relates to a PLC unit and a programmable logic controller corresponding to a functional safety standard.
  • a unit corresponding to the safety integrity level (hereinafter referred to as SIL, Safety Integrity Level) 2 in the functional safety standard of IEC61508 has a system tolerance against failure (hereinafter referred to as HFT, Hardware Fault Tolerance).
  • HFT Hardware Fault Tolerance
  • SFF Safe Failure Fraction
  • the unit corresponding to SIL2 needs to have an SFF of 60% or more.
  • the HFT of 0 means that the system function is lost due to a failure of one system function.
  • HFT of 1 means that the system function is lost due to two system functions failing.
  • a unit corresponding to SIL3 that requires higher safety than SIL2 needs to have an SFF of 99% or more when HFT is 0. Further, a unit corresponding to SIL3 needs to have an SFF of 90% or more when HFT is 1, and needs an SFF of 60% or more when HFT is 2. HFT of 2 means that the system function is lost when three system functions fail.
  • units of SFF 90% or more and less than 99% are not compliant with SIL3 by themselves, but can be compliant with SIL3 by using two units in duplicate.
  • units of SFF 90% or more and less than 99% cannot support SIL3 in HFT0, but can support SIL3 by using HFT1.
  • Patent Document 1 discloses that an input / output device corresponding to SIL2 is made independent to make it compatible with SIL3.
  • a programmable logic controller configured by combining a CPU unit, an input unit and an output unit
  • the input unit and the output unit do not have a master function for exchanging information with units other than the CPU unit.
  • a programmable logic controller is configured by duplication
  • all operations for collating input signals and output signals of each unit must be performed by the CPU unit, resulting in poor response performance. If the response performance is lowered, the safety distance becomes longer and the safety cannot be maintained. Therefore, when a programmable logic controller corresponding to SIL3 is constructed by duplicating a unit corresponding to SIL2, applicable applications are limited.
  • a CPU unit, an input unit, an output unit, and the like are collectively referred to as a PLC unit.
  • Patent Document 1 increases the safety level of a system by duplicating an input / output device, but based on the same idea as the input / output device of Patent Document 1, a unit corresponding to SIL2 is simply duplexed to be a programmable logic controller. If only the above is constructed, there is a problem that the use is limited as described above.
  • the present invention has been made in view of the above, and it is possible to cope with SIL2 and SIL3 without increasing the load of the CPU unit or increasing the reliability and redundancy of each unit.
  • An object is to obtain a unit and a programmable logic controller.
  • the present invention is a PLC unit that is mounted on a base having a system bus and forms a programmable logic controller together with other PLC units, and is mounted on the base.
  • a system bus interface function unit that directly transmits / receives data to / from another PLC unit via a system bus
  • a duplex setting holding unit that retains settings for use alone or in combination with another PLC unit
  • a system bus interface function A setting that includes an information collation unit that collates processed information acquired from another PLC unit that is a duplexing partner through the unit and processed information acquired by internal processing, and is used by duplicating with another PLC unit.
  • the processed information is sent to another PLC unit or safety output device that is different from the duplexing partner that processes the processed information. If the verification results do not match, the process proceeds to a safe state and the output is stopped. It is characterized by that.
  • the PLC unit and the programmable logic controller according to the present invention have the effect of being able to cope with SIL2 and SIL3 without increasing the load on the CPU unit or increasing the reliability and redundancy of each unit. .
  • FIG. 1 is a diagram showing a configuration of an embodiment of a programmable logic controller using a PLC unit according to the present invention.
  • FIG. 2 is a diagram showing the configuration of the base.
  • FIG. 3 is a diagram showing the configuration of the CPU unit.
  • FIG. 4 is a diagram illustrating the configuration of the input unit.
  • FIG. 5 is a diagram illustrating a configuration of the output unit.
  • FIG. 6 is a diagram illustrating an example of a system configuration display screen in the engineering tool.
  • FIG. 7 is a diagram illustrating an example of the SIL setting screen.
  • FIG. 8 is a diagram illustrating another configuration of the programmable logic controller using the PLC unit according to the embodiment.
  • FIG. 9 is a diagram showing a flow of operation of the input unit.
  • FIG. 1 is a diagram showing a configuration of an embodiment of a programmable logic controller using a PLC unit according to the present invention.
  • FIG. 2 is a diagram showing the configuration of the base.
  • FIG. 10 is a diagram showing a flow of operation of the CPU unit.
  • FIG. 11 is a diagram illustrating a flow of operation of the output unit.
  • FIG. 12 is a diagram illustrating a configuration of a programmable logic controller in which an input unit and an output unit that do not have a master function are duplexed to correspond to SIL3.
  • FIG. 13 is a diagram illustrating a configuration of a programmable logic controller that is compliant with SIL3 using a unit that is compliant with SIL3 alone.
  • FIG. 14 is a diagram illustrating an example of a configuration of a programmable logic controller using an extension base.
  • FIG. 1 is a diagram showing a configuration of an embodiment of a programmable logic controller using a PLC unit according to the present invention.
  • the programmable logic controller 10 includes a base 1, a CPU unit 2, an input unit 3, and an output unit 4.
  • the CPU unit 2 executes the sequence program based on the input value input from the input unit 3 to generate an output value, and outputs the generated output value to the output unit 4.
  • the input unit 3 receives an input signal from the safety input device 5 and outputs an input value that is a value indicated by the input signal to the CPU unit 2.
  • the output unit 4 receives the output value from the CPU unit 2 and outputs it as an output signal to the safety output device 6.
  • the safety input device 5 is an external device that can be connected to the input unit 3 and transmits an input signal to the input unit 3.
  • the safety input device 5 is an emergency stop button or a light curtain.
  • the safety output device 6 is an external device that can be connected to the output unit 4 and receives an output signal from the output unit 4.
  • the safety output device 6 is a safety relay, a connector, a safety function-equipped drive device, or the like.
  • Each of the CPU unit 2, the input unit 3, and the output unit 4 has an SFF of 90% or more. Therefore, the programmable logic controller 10 corresponds to SIL2.
  • FIG. 2 is a diagram showing the structure of the base.
  • the base 1 includes a logic circuit 11, a plurality of slots 12, and a system bus 13 that connects the plurality of slots 12.
  • FIG. 3 is a diagram showing the configuration of the CPU unit.
  • the CPU unit 2 includes an SIL setting holding unit 21, an input value receiving unit 22, a program executing unit 23, an operation result checking unit 24, an output value transmitting unit 25, and a system bus interface function unit (hereinafter referred to as a system bus I / F function unit). 26).
  • the system bus I / F function unit 26 includes a bus master 261.
  • the SIL setting holding unit 21 is a duplex setting holding unit that holds a setting as to which of SIL2 and SIL3 is to be used, that is, a setting of whether to use alone or to be used redundantly with another CPU unit.
  • the input value receiving unit 22 receives the input value transmitted from the input unit 3.
  • the program execution unit 23 executes a sequence program based on the input value received by the input value reception unit 22 and generates an output value.
  • the calculation result checking unit 24 checks the calculation result with the other CPU units 2 that are multiplexed.
  • the output value transmission unit 25 transmits the calculation result as an output value to the output unit 4.
  • the system bus I / F function unit 26 is an interface for transmitting and receiving information through the system bus 13.
  • the bus master 261 has a function of exchanging information with any other unit connected to the system bus 13.
  • FIG. 4 is a diagram showing the configuration of the input unit.
  • the input unit 3 includes a SIL setting holding unit 31, an input signal receiving unit 32, an input value collating unit 33, an input value transmitting unit 34, and a system bus I / F function unit 35.
  • the system bus I / F function unit 35 includes a bus master 351.
  • the SIL setting holding unit 31 is a duplex setting holding unit that holds a setting as to which of SIL2 and SIL3 is to be used, that is, a setting of whether to use alone or to be used in combination with another input unit.
  • the input signal receiving unit 32 receives an input signal from the safety input device 5.
  • the input value collating unit 33 collates the input value with another multiplexed input unit 3.
  • the input value transmission unit 34 transmits an input signal as an input value to the CPU unit 2.
  • the system bus I / F function unit 35 is an interface for transmitting and receiving information through the system bus 13.
  • the bus master 351 has a function of exchanging information with any other unit connected to the system bus 13.
  • FIG. 5 is a diagram showing the configuration of the output unit.
  • the output unit 4 includes a SIL setting holding unit 41, an output value receiving unit 42, an output value collating unit 43, an output signal transmitting unit 44, and a system bus I / F function unit 45.
  • the system bus I / F function unit 45 includes a bus master 451.
  • the SIL setting holding unit 41 is a duplex setting holding unit that holds a setting as to which of SIL2 and SIL3 is to be used, that is, a setting of whether to use alone or to be used in combination with another output unit.
  • the output value receiving unit 42 receives an output value from the CPU unit 2.
  • the output value collation unit 43 collates output values with the other output units 4 that are multiplexed.
  • the output signal transmission unit 44 transmits the output value as an output signal to the safety output device 6.
  • the system bus I / F function unit 45 is an interface for transmitting and receiving information through the system bus 13.
  • the bus master 451 has a function of exchanging information with any other unit connected to the system bus 13.
  • a CPU unit 2 and an input unit 3 and an output unit 4 which are controlled units are mounted on the base 1.
  • the bus masters 261, 351, 451 of the CPU unit 2, the input unit 3, and the output unit 4 have a master function capable of transmitting an access request command to all units on the base 1.
  • the logic circuit 11 reads the access request command and sends a select signal to the output unit 4 that is the access destination. Send.
  • the output unit 4 that has received the select signal returns a response to the input unit 3 through the system bus 13.
  • the CPU unit 2, the input unit 3, and the output unit 4 constituting the programmable logic controller 10 store information indicating that the setting is SIL 2, in other words, information indicating that the setting is used alone, in the SIL setting holding units 21, 31, and 41. keeping.
  • a method of switching between a setting corresponding to SIL2 and a setting corresponding to SIL3 in other words, a method of switching between a setting used alone and a setting used redundantly, an engineering tool is connected to the programmable logic controller 10 and changed. It is possible to apply a method and a method of providing a setting switching switch or an external pin in each unit.
  • FIG. 6 is a diagram showing an example of a system configuration display screen in the engineering tool.
  • a system indicating which PLC unit is connected to each of the plurality of slots 12 provided in the base 1 on the system configuration screen 71 of the engineering tool Configuration information is created by a user input operation.
  • FIG. 7 is a diagram showing an example of the SIL setting screen, and shows a state in which the PLC unit connected to the slot 12 with the slot number 0 surrounded by a broken line is selected.
  • a selection dialog 81 provided with a radio button 82 corresponding to SIL2 and a radio button 83 corresponding to SIL3 is displayed on the system configuration screen 71 as an SIL setting screen.
  • the SIL setting of each PLC unit held in the engineering tool is transferred from the engineering tool to the programmable logic controller 10 when a write operation to the programmable logic controller 10 is performed on the engineering tool. Thereby, the SIL setting set on the engineering tool is reflected in each PLC unit.
  • the programmable logic controller 10 is configured by connecting its own system configuration information to a device memory (not shown) of the programmable logic controller 10, that is, what PLC unit is connected to each of the plurality of slots 12 of the base 1.
  • the engineering tool stores a device memory (not shown) of the programmable logic controller 10.
  • the system configuration information may be read out from the above and the system configuration of the programmable logic controller 10 may be displayed on the system configuration screen.
  • FIG. 8 is a diagram illustrating another configuration of the programmable logic controller using the PLC unit according to the embodiment.
  • the programmable logic controller has a base 1, a CPU unit 2 (2 1 , 2 2 ), an input unit 3 (3 1 , 3 2 ), and an output unit 4 (4 1 , 4 2 ).
  • the two CPU units 2 have the same configuration, they are described by adding a suffix to the reference numerals like the CPU unit 2 1 and the CPU unit 2 2 so that they can be distinguished from each other. .
  • each configuration is the same as that of the CPU unit 2 shown in FIG.
  • the CPU units 2 1 and 2 2 , the input units 3 1 and 3 2, and the output units 4 1 and 4 2 are duplexed.
  • Each of the CPU units 2 1 and 2 2 , the input units 3 1 and 3 2, and the output units 4 1 and 4 2 has an SFF of 90% or more. Since each of the CPU units 2 1 and 2 2 , the input units 3 1 and 3 2 and the output units 4 1 and 4 2 are duplicated and the HFT is 1, the programmable logic controller 10 corresponds to the SIL 3. Yes.
  • the CPU units 2 1 , 2 2 , the input units 3 1 , 3 2 and the output units 4 1 , 4 2 constituting the programmable logic controller 10 are used to indicate that the setting is SIL3, in other words, to be used in duplicate.
  • the information shown is held in the SIL setting holding units 21, 31, 41.
  • FIG. 9 is a diagram showing an operation flow of the input unit.
  • the input signal receiving unit 32 receives an input signal from the safety input device 5 (step S100).
  • the input value transmission unit 34 checks whether the information held in the SIL setting holding unit 31 indicates SIL2 or SIL3 (step S101). When the information held in the SIL setting holding unit 31 indicates SIL2 (step S101 / SIL2), the input value transmitting unit 34 sends an input value to one CPU unit 2 through the system bus I / F function unit 35. Transmit (step S102).
  • the input value matching unit 33 passes through the system bus I / F function unit 35 and the other input unit that is the other party of duplexing.
  • the input value is exchanged by acquiring the input value from 3 and transmitting the input value received from the input signal receiving unit 32 to the other input unit 3 (step S103).
  • the system bus I / F function unit 35 includes a bus master 351 having a master function, it is possible to acquire an input value by directly sending an access request to another input unit 3 without going through the CPU unit 2.
  • an arrow A indicates that the input value matching unit 33 acquires an input value from another input unit 3 through the system bus I / F function unit 35.
  • the input value collating unit 33 collates the input value received from the input signal receiving unit 32 with the input value acquired from the other input unit 3 (step S104). That is, in the input unit 3, the processed information is an input value, and the input value matching unit 33 functions as an information matching unit. If the two match as a result of the collation (step S104 / OK), the input value transmission unit 34 outputs the input value to the two CPU units 2 through the system bus I / F function unit 35 (step S105). On the other hand, if the result of collation does not match (step S104 / NG), an error process is performed to shift to a safe state and turn off the output (step S106).
  • the input unit 3 notifies the CPU unit 2 of the verification mismatch, and the CPU unit 2 that has received the notification from the input unit 3 transmits a stop signal to the output unit 4. By stopping the output, it is possible to shift to a safe state and turn off the output.
  • the input unit 3 When the information held in the SIL setting holding unit 31 indicates SIL3, the input unit 3 is duplicated with the other input units 3, so that the two input units 3 mutually input values to the other input unit. 3, collation is performed, and when the collation results of both input units 3 match, the input value transmission unit 34 transmits the input value to the CPU unit 2.
  • acquisition and collation of the input value from the other input unit 3 are performed by both of the two input units 3, transmission of the input value to the CPU unit 2 may be performed by only one of them.
  • FIG. 10 is a diagram showing an operation flow of the CPU unit.
  • the input value receiving unit 22 receives an input value from the input unit 3 (step S200). Thereafter, the program execution unit 23 executes the sequence program and generates an output value (step S201).
  • the output value transmitting unit 25 confirms whether the information held in the SIL setting holding unit 21 indicates SIL2 or SIL3 (step S202). When the information held in the SIL setting holding unit 21 indicates SIL2 (step S202 / SIL2), the output value transmission unit 25 outputs the output value to one output unit 4 through the system bus I / F function unit 26. Transmit (step S203).
  • the operation result checking unit 24 passes the system bus I / F function unit 26 to the other CPU unit that is the other party of the duplexing.
  • the calculation result is exchanged by acquiring the calculation result from 2 and transmitting the calculation result received from the program execution unit 23 to the other CPU unit 2 (step S204). Since the system bus I / F function unit 26 includes a bus master 261 having a master function, it is possible to directly send an access request to another CPU unit 2 to obtain a calculation result.
  • an arrow B indicates that the calculation result checking unit 24 acquires an input value from another CPU unit 2 through the system bus I / F function unit 26.
  • the operation result collation unit 24 collates the operation result received from the program execution unit 23 with the operation result acquired from the other CPU unit 2 (step S205). That is, in the CPU unit 2, the processed information is a calculation result, and the calculation result matching unit 24 serves as an information matching unit. If the two match as a result of the collation (step S205 / OK), the output value transmitting unit 25 transmits the calculation result as an output value to the two output units 4 through the system bus I / F function unit 26 (step S206). ). On the other hand, if they do not match as a result of the collation (step S205 / NG), an error process is performed to shift to a safe state and turn off the output (step S207). In this case, the CPU unit 2 transmits a stop signal to the output unit 4 and stops the output of the output unit 4, thereby shifting to a safe state and turning off the output.
  • the two input units 3 mutually calculate the operation results of the other CPU unit 2. 2, collation is performed, and when the collation results of both CPU units 2 match, the output value transmission unit 25 transmits the output value to the output unit 4. Acquisition and verification of the calculation results from the other CPU units 2 are performed by both of the two CPU units 2, but only one of the output values may be transmitted to the output unit 4.
  • the program may be executed using either input value.
  • the program execution unit 23 is set in advance so as to execute the program using the input value received from the input unit 3 installed in the slot 12 close to the CPU unit 2 out of the two input units 3. Also good.
  • FIG. 11 is a diagram showing an operation flow of the output unit.
  • the output value receiving unit 42 receives an output value from the CPU unit 2 (step S300).
  • the output signal transmission unit 44 confirms whether the information held in the SIL setting holding unit 41 indicates SIL2 or SIL3 (step S301).
  • the output signal transmission unit 44 outputs an output signal to the safety output device 6 through the system bus I / F function unit 45. (Step S302).
  • the output value matching unit 43 passes the system bus I / F function unit 45 to the other output unit that is the duplexing partner.
  • the output value is exchanged by acquiring the output value from 4 and transmitting the output value received from the output value receiving unit 42 to the other output unit 4 (step S303).
  • the system bus I / F function unit 45 includes a bus master 451 having a master function, it is possible to acquire an output value by directly sending an access request to another output unit 4 without going through the CPU unit 2.
  • an arrow C indicates that the output value matching unit 43 acquires an output value from another output unit 4 through the system bus I / F function unit 45.
  • the output value collating unit 43 collates the output value received from the output value receiving unit 42 with the output value acquired from the other output unit 4 (step S304). That is, in the output unit 4, the processed information is an output value, and the output value matching unit 43 serves as an information matching unit. If they match as a result of the collation (step S304 / OK), the output signal transmission unit 44 transmits an output signal to the safety output device 6 through the system bus I / F function unit 45 (step S302). On the other hand, if they do not match as a result of the collation (step S304 / NG), an error process is performed to shift to a safe state and turn off the output (step S305). In this case, the output unit 4 stops transmitting the output signal to the safety output device 6.
  • the output signal transmission unit 44 transmits an output signal to the safety output device 6.
  • acquisition and collation of the output value from the other output unit 4 are performed by both of the two output units 4, transmission of the output value to the safety output device 6 may be performed by only one of them.
  • either output value may be used for collation.
  • the output value collation unit 43 may be set in advance so as to collate using the output value received from the CPU unit 2 installed in the slot close to the output unit 4. good.
  • the input unit 3 and the output unit 4 are mixed with those set in SIL2 and those set in SIL3, the respective units operate as set.
  • the programmable logic controller 10 as the entire system corresponds to SIL2 in terms of safety standards.
  • FIG. 12 is a diagram illustrating a configuration of a programmable logic controller in which an input unit and an output unit that do not have a master function are duplexed to correspond to SIL3.
  • the programmable logic controller 110 includes one CPU unit 102 that executes a program, two input units 103 that receive an input signal from the safety input device 105, and two output units 104 that output an output signal to the safety output device 106. Mounted on the base 101. In the SFF, the CPU unit 102 that is not duplexed is 90% or more, and the input unit 103 and the output unit 104 that are duplexed is 60% or more.
  • each input unit 103 receives an input signal from the safety input device 105 and sends the signal to the CPU unit 102.
  • the CPU unit 102 collates the input values received from the respective input units 103, executes the program if they match, and outputs the output values to the respective output units 104.
  • Each output unit 104 sends the output value received from the CPU unit 102 to the CPU unit 102 and requests collation.
  • the output unit 104 outputs an output value to the safety output device 106 when “match” is notified from the CPU unit 102 as a collation result.
  • the output is turned off by shifting to a safe state in any case.
  • a CPU unit 102 and an input unit 103 and an output unit 104 which are controlled units are mounted on the base 101. Only the CPU unit 102 has a master function capable of transmitting an access request command to all units on the base 101. On the other hand, since the input unit 103 and the output unit 104 which are controlled units are slaves of the CPU unit 102, an access request command cannot be transmitted to the CPU unit 102 or other controlled units.
  • the logic circuit reads the access request command and transmits a select signal to the controlled unit that is the access destination.
  • the controlled unit to be accessed is specifically the input unit 103 or the output unit 104.
  • the controlled unit that has received the select signal returns a response to the CPU unit 102 through the bus.
  • the programmable logic controller 110 that duplexes each of the input unit 103 and the output unit 104 that do not have a master function and the CPU unit 102 that has the master function and supports SIL3 sends an access request command to the controlled unit
  • the CPU unit 102 collates signals and output values.
  • the programmable logic controller 110 in which only the CPU unit 102 has the master function, since the CPU unit 102 collates the input value and the output value every time, the response performance is deteriorated. If the response performance is lowered, the safety distance becomes longer and the safety cannot be maintained. Therefore, even if the programmable logic controller 110 is adapted to SIL3 that requires higher safety than SIL2, applicable applications are limited. .
  • the unit corresponding to SIL3 needs to have 99% or more of SFF when HFT is 0. In other words, when making it correspond to SIL3 alone without duplication, the SFF of the unit needs to be 99% or more. Further, a unit corresponding to SIL3 needs to have an SFF of 90% or more when HFT is 1, and needs an SFF of 60% or more when HFT is 2.
  • FIG. 13 is a diagram showing a configuration of a programmable logic controller that is made compatible with SIL3 by using a unit that supports SIL3 alone.
  • the programmable logic controller 210 includes a CPU unit 202 that executes a program, an input unit 203 that receives an input signal from the safety input device 205, and an output unit 204 that outputs an output signal to the safety output device 206.
  • the input unit 203 and the output unit 204 are duplicated inside.
  • the CPU unit 202 that is not duplexed is 99% or more
  • the input unit 203 and output unit 204 that are duplexed inside is 90% or more.
  • the input unit 203 receives an input signal from the safety input device 205 in each of the duplex receiving units 2031a and 2031b.
  • the input unit 203 collates the input signals received by the receiving units 2031a and 2031b through the internal bus, and outputs an input value to the CPU unit 202 if they match.
  • the CPU unit 202 executes a program and outputs an output value to the output unit 204.
  • the output unit 204 receives the output value in each of the duplexed transmission units 2041a and 2041b, collates the output value received in each transmission unit 2041a and 2041b through the internal bus, and if they match, outputs the output signal to the safety output device 206. Send.
  • the output is turned off by shifting to a safe state in any case.
  • the programmable logic controller 210 is a unit corresponding to SIL3, if a system corresponding to SIL2 is constructed using these units, the reliability and redundancy of each unit becomes excessive, and the cost required for system construction Becomes higher.
  • the programmable logic controller according to the present embodiment since the programmable logic controller according to the present embodiment has a master function for each of the CPU unit, the input unit, and the output unit, data can be exchanged without using the CPU unit. Therefore, even when the input signal and the output value are collated with duplication, the load on the CPU unit does not increase and the response performance can be prevented from deteriorating. For this reason, the unit for the system compatible with SIL2 and the unit for the system compatible with SIL3 can be shared.
  • FIG. 14 is a diagram illustrating an example of a configuration of a programmable logic controller using an extension base.
  • the base 301 0, CPU units 302 0, 302 0, the input unit 303 0, 303 0, output units 304 0, 304 0 is implemented.
  • the base 301 0, m-number of extension base 301 1 ⁇ 301 m (m is an arbitrary natural number) is connected.
  • the expansion bases 301 1 to 301 m include a CPU unit 302 1 , 302 1 to 302 m , 302 m , an input unit 303 1 , 303 1 to 303 m , 303 m , and an output unit 304 1 , 304 1 to 304 m , 304. Each m is implemented.
  • the CPU unit, the input unit, and the output unit according to the present embodiment can also configure a programmable logic controller using an extension base.
  • the unit is used alone corresponds to the safety standard of SIL2 and the unit is used redundantly to correspond to the safety standard of SIL3.
  • the unit is used alone. If it is possible to correspond to two types of safety standards depending on whether it is used or doubled, it is not limited to SIL2 and SIL3.
  • ISO 13849-1 corresponds to safety category 2 when a unit with one input / output channel is used independently, and a safety category when two units with one input / output channel are used in duplicate.
  • the present invention can also be applied to a case corresponding to the standard of ISO 13849-1.
  • the CPU unit, the input unit, the output unit, and the programmable logic controller according to the present invention can be applied to SIL2 and SIL3 without increasing the load on the CPU unit or excessively increasing the reliability and redundancy of each unit. This is useful in that it can be handled.

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Abstract

　ベースに装着された他のユニットとシステムバスを通じてデータを直接送受信するシステムバスＩ／Ｆ機能部（２６）と、単独で用いるか他のＣＰＵユニットと二重化させて用いるかの設定を保持するＳＩＬ設定保持部（２１）と、システムバスＩ／Ｆ機能部２６を通じて二重化の相手である他のＣＰＵユニットから取得した演算結果とプログラム実行部（２３）が生成した演算結果とを照合する演算結果照合部（２４）とを有し、他のＣＰＵユニットと二重化させて用いる設定がなされている場合には、システムバスＩ／Ｆ機能部（２６）を通じて他のＣＰＵユニットから取得した演算結果とプログラム実行部（２３）が生成した演算結果との照合結果が一致である場合に出力値を出力ユニットへ送信し、照合結果が不一致である場合にはエラー処理を行う。

Description

ＰＬＣユニット及びプログラマブルロジックコントローラ
　本発明は、機能安全規格に対応したＰＬＣユニット及びプログラマブルロジックコントローラに関する。
　従来、ＩＥＣ６１５０８の機能安全規格における安全インテグリティレベル（以下、ＳＩＬ，Safety　Integrity　Levelと表記する。）２に対応するユニットは、故障に対するシステムの耐性（以下、ＨＦＴ，Hardware　Fault　Toleranceと表記する。）が０の場合、ＩＥＣ６１５０８の安全規格で定める安全側故障割合（以下、ＳＦＦ，Safe　Failure　Fractionと表記する。）が９０％以上である必要がある。また、ＳＩＬ２に対応するユニットは、ＨＦＴが１の場合、ＳＦＦが６０％以上である必要がある。なお、ＨＦＴが０とは、システム機能が一つ故障することによりシステム機能が喪失してしまうことである。また、ＨＦＴが１とは、システム機能が二つ故障することによりシステム機能が喪失してしまうことを意味する。
　また、ＳＩＬ２よりも高い安全性が要求されるＳＩＬ３に対応するユニットは、ＨＦＴが０の場合ＳＦＦは９９％以上である必要がある。また、ＳＩＬ３に対応するユニットは、ＨＦＴが１の場合にはＳＦＦが９０％以上である必要があり、ＨＦＴが２の場合、ＳＦＦが６０％以上である必要がある。なお、ＨＦＴが２とは、システム機能が三つ故障することによりシステム機能が喪失してしまうことを意味する。
　一般に、ＳＦＦを高くするためには、グレードの高い部品を用いたり、多くの部品を用いる必要があり、ユニットの製造コストの増大に繋がる。このため、ＳＩＬ３に対応するユニットは、内部を二重化してユニット単体でＨＦＴを１とすることにより、ＳＦＦを低く抑えつつＳＩＬの要件を満たすようにする手法がとられることがある。なお、二重化とは、同じ処理を並列して実行させることを意味する。
　システム構築のコストを低減するため、ＳＩＬ２に対応する２台のユニットを二重化して用いる手法が知られている。すなわち、ＳＦＦ９０％以上９９％未満のユニットは、単独では、ＳＩＬ３に対応しないが、二つを二重化して用いることでＳＩＬ３に対応可能となる。換言すると、ＳＦＦ９０％以上９９％未満のユニットは、ＨＦＴ０ではＳＩＬ３に対応できないが、ＨＦＴ１をとすることで、ＳＩＬ３に対応可能となる。
　また、特許文献１には、単独でＳＩＬ２に対応する入出力デバイスを二重化することによってＳＩＬ３に対応させることが開示されている。
特開２０１０－１９１９４３号公報
　二つのユニットを二重化して用いる場合、各ユニットの入力信号や出力信号が一致するか否かを照合して確認する必要がある。しかし、ＣＰＵユニット、入力ユニット及び出力ユニットを組み合わせて構成するプログラマブルロジックコントローラでは、入力ユニットや出力ユニットは、ＣＰＵユニット以外のユニットと情報をやりとりするマスタ機能を備えていない、したがって、二つのユニットを二重化してプログラマブルロジックコントローラを構成する場合には、各ユニットの入力信号や出力信号を照合する動作を全てＣＰＵユニットで行わなければならなくなり、応答性能が劣ってしまう。応答性能が低くなると、安全距離が長くなり、安全性を保てなくなるため、ＳＩＬ２に対応するユニットを二重化してＳＩＬ３に対応するプログラマブルロジックコントローラを構築すると、適用できる用途が限られてしまう。なお、以下の説明において、ＣＰＵユニット、入力ユニット、出力ユニットなどを総称してＰＬＣユニットと言う。
　特許文献１は、入出力デバイスを二重化することによってシステムの安全レベルを高めるものであるが、特許文献１の入出力デバイスと同様の考えで、ＳＩＬ２に対応するユニットを単に二重化してプログラマブルロジックコントローラを構築するだけでは、上記のように用途が限られてしまうという問題が発生してしまう。
　一方、ＳＩＬ３に対応したユニットを使ってＳＩＬ２に対応したプログラマブルロジックコントローラを構築すると、各ユニットの信頼性や冗長性が過剰となり、システム構築に要するコストが高くなってしまう。
　このため、現状では、ＳＩＬ２に対応するプログラマブルロジックコントローラ用のユニットと、ＳＩＬ３に対するプログラマブルロジックコントローラ用のユニットとを別々に用意することが必要となっているが、コスト削減などのためにこれらを共通化することに対する要求が高くなっている。
　本発明は、上記に鑑みてなされたものであって、ＣＰＵユニットの負荷を増大させたり、各ユニットの信頼性や冗長性を過剰とすることなくＳＩＬ２及びＳＩＬ３に対応することが可能であるＰＬＣユニット及びプログラマブルロジックコントローラを得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、システムバスを備えたベースに装着されて、他のＰＬＣユニットとともにプログラマブルロジックコントローラを構成するＰＬＣユニットであって、ベースに装着された他のＰＬＣユニットとシステムバスを通じてデータを直接送受信するシステムバスインタフェース機能部と、単独で用いるか他のＰＬＣユニットと二重化させて用いるかの設定を保持する二重化設定保持部と、システムバスインタフェース機能部を通じて二重化の相手である他のＰＬＣユニットから取得した処理済み情報と内部での処理で取得した処理済み情報とを照合する情報照合部とを有し、他のＰＬＣユニットと二重化させて用いる設定がなされている場合には、情報照合部での照合結果が一致である場合に処理済み情報を、処理済み情報を処理する二重化の相手とは異なる他のＰＬＣユニット又は安全出力機器へ送信し、照合結果が不一致である場合には安全な状態へ移行して出力を停止させることを特徴とする。
　本発明にかかるＰＬＣユニット及びプログラマブルロジックコントローラは、ＣＰＵユニットの負荷を増大させたり、各ユニットの信頼性や冗長性を過剰とすることなくＳＩＬ２及びＳＩＬ３に対応することが可能であるという効果を奏する。
図１は、本発明にかかるＰＬＣユニットを用いたプログラマブルロジックコントローラの実施の形態の構成を示す図である。 図２は、ベースの構成を示す図である。 図３は、ＣＰＵユニットの構成を示す図である。 図４は、入力ユニットの構成を示す図である。 図５は、出力ユニットの構成を示す図である。 図６は、エンジニアリングツールにおけるシステム構成表示画面の一例を示す図である。 図７は、ＳＩＬ設定画面の一例を示す図である。 図８は、実施の形態にかかるＰＬＣユニットを用いたプログラマブルロジックコントローラの別の構成を示す図である。 図９は、入力ユニットの動作の流れを示す図である。 図１０は、ＣＰＵユニットの動作の流れを示す図である。 図１１は、出力ユニットの動作の流れを示す図である。 図１２は、マスタ機能を備えない入力ユニット及び出力ユニットを二重化してＳＩＬ３に対応させたプログラマブルロジックコントローラの構成を示す図である。 図１３は、単独でＳＩＬ３に対応するユニットを用いてＳＩＬ３に対応させたプログラマブルロジックコントローラの構成を示す図である。 図１４は、増設ベースを用いたプログラマブルロジックコントローラの構成の一例を示す図である。
　以下に、本発明にかかるＰＬＣユニット及びプログラマブルロジックコントローラの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態．
　図１は、本発明にかかるＰＬＣユニットを用いたプログラマブルロジックコントローラの実施の形態の構成を示す図である。プログラマブルロジックコントローラ１０は、ベース１、ＣＰＵユニット２、入力ユニット３及び出力ユニット４を有する。
　ＣＰＵユニット２は、入力ユニット３から入力される入力値に基づいてシーケンスプログラムを実行して出力値を生成し、生成した出力値を出力ユニット４へ出力する。入力ユニット３は、安全入力機器５からの入力信号を受信し、入力信号が示す値である入力値をＣＰＵユニット２に出力する。出力ユニット４は、ＣＰＵユニット２から出力値を受け取り、安全出力機器６に出力信号として出力する。なお、安全入力機器５は、入力ユニット３と接続可能な外部機器であって、入力ユニット３に対して入力信号を送信する機器である。一例を挙げると、安全入力機器５は、非常停止ボタンやライトカーテンなどである。安全出力機器６は、出力ユニット４と接続可能な外部機器であって、出力ユニット４から出力信号を受信する機器である。一例を挙げると、安全出力機器６は、安全リレー、コネクタ、安全機能搭載ドライブ機器などである。
　ＣＰＵユニット２、入力ユニット３及び出力ユニット４の各々は、ＳＦＦが９０％以上である。したがって、プログラマブルロジックコントローラ１０は、ＳＩＬ２に対応している。
　図２は、ベースの構成を示す図である。ベース１は、論理回路１１と、複数のスロット１２と、複数のスロット１２を接続するシステムバス１３とを有する。
　図３は、ＣＰＵユニットの構成を示す図である。ＣＰＵユニット２は、ＳＩＬ設定保持部２１、入力値受信部２２、プログラム実行部２３、演算結果照合部２４、出力値送信部２５及びシステムバスインタフェース機能部（以下、システムバスＩ／Ｆ機能部と表記する。）２６を有する。システムバスＩ／Ｆ機能部２６は、バスマスタ２６１を備える。
　ＳＩＬ設定保持部２１は、ＳＩＬ２及びＳＩＬ３のどちらに対応させるかの設定、すなわち、単独で用いるか他のＣＰＵユニットと二重化して用いるかの設定を保持する二重化設定保持部である。入力値受信部２２は、入力ユニット３から送信された入力値を受信する。プログラム実行部２３は、入力値受信部２２が受信した入力値に基づいてシーケンスプログラムを実行し、出力値を生成する。演算結果照合部２４は、多重化されている他のＣＰＵユニット２との間で演算結果を照合する。出力値送信部２５は、演算結果を出力値として出力ユニット４に送信する。システムバスＩ／Ｆ機能部２６は、システムバス１３を通じて情報を送受信するためのインタフェースである。バスマスタ２６１は、システムバス１３に接続されている任意の他のユニットと情報をやりとりする機能を有する。
　図４は、入力ユニットの構成を示す図である。入力ユニット３は、ＳＩＬ設定保持部３１、入力信号受信部３２、入力値照合部３３、入力値送信部３４及びシステムバスＩ／Ｆ機能部３５を有する。システムバスＩ／Ｆ機能部３５は、バスマスタ３５１を備える。
　ＳＩＬ設定保持部３１は、ＳＩＬ２及びＳＩＬ３のどちらに対応させるかの設定、すなわち、単独で用いるか他の入力ユニットと二重化して用いるかの設定を保持する二重化設定保持部である。入力信号受信部３２は、安全入力機器５から入力信号を受信する。入力値照合部３３は、多重化されている他の入力ユニット３との間で入力値を照合する。入力値送信部３４は、入力信号を入力値としてＣＰＵユニット２に送信する。システムバスＩ／Ｆ機能部３５は、システムバス１３を通じて情報を送受信するためのインタフェースである。バスマスタ３５１は、システムバス１３に接続されている任意の他のユニットと情報をやりとりする機能を有する。
　図５は、出力ユニットの構成を示す図である。出力ユニット４は、ＳＩＬ設定保持部４１、出力値受信部４２、出力値照合部４３、出力信号送信部４４及びシステムバスＩ／Ｆ機能部４５を有する。システムバスＩ／Ｆ機能部４５は、バスマスタ４５１を備える。
　ＳＩＬ設定保持部４１は、ＳＩＬ２及びＳＩＬ３のどちらに対応させるかの設定、すなわち、単独で用いるか他の出力ユニットと二重化して用いるかの設定を保持する二重化設定保持部である。出力値受信部４２は、ＣＰＵユニット２から出力値を受信する。出力値照合部４３は、多重化されている他の出力ユニット４との間で出力値を照合する。出力信号送信部４４は、出力値を出力信号として安全出力機器６に送信する。システムバスＩ／Ｆ機能部４５は、システムバス１３を通じて情報を送受信するためのインタフェースである。バスマスタ４５１は、システムバス１３に接続されている任意の他のユニットと情報をやりとりする機能を有する。
　通信方法について説明する。ＣＰＵユニット２と被制御ユニットである入力ユニット３及び出力ユニット４とがベース１上に装着されている。ＣＰＵユニット２、入力ユニット３及び出力ユニット４のバスマスタ２６１，３５１，４５１は、ベース１上の全てのユニットに対してアクセス要求のコマンドを送信できるマスタ機能を備えている。
　通信時の動作の一例として、入力ユニット３がシステムバス１３を通じて出力ユニット４宛にアクセス要求のコマンドを送信すると、論理回路１１がアクセス要求のコマンドを読み、アクセス先である出力ユニット４にセレクト信号を送信する。セレクト信号を受信した出力ユニット４は、入力ユニット３に対してシステムバス１３を通じて応答を返す。
　プログラマブルロジックコントローラ１０を構成するＣＰＵユニット２、入力ユニット３及び出力ユニット４は、設定がＳＩＬ２であることを示す情報、換言すると単独で用いることを示す情報をＳＩＬ設定保持部２１，３１，４１に保持している。なお、ＳＩＬ２に対応させる設定とＳＩＬ３に対応させる設定とを切り替える方法、換言すると単独で用いる設定と二重化して用いる設定とを切り替える方法としては、プログラマブルロジックコントローラ１０にエンジニアリングツールを接続して変更する方法や、各ユニットに設定切り替え用のスイッチや外部ピンを設けるなどの方法を適用可能である。
　図６は、エンジニアリングツールにおけるシステム構成表示画面の一例を示す図である。複数のＰＬＣユニットを組み合わせてプログラマブルロジックコントローラ１０を構築するにあたっては、エンジニアリングツールのシステム構成画面上７１で、ベース１が備える複数のスロット１２の各々にどのようなＰＬＣユニットを接続するかを示すシステム構成情報をユーザの入力操作によって作成する。
　システム構成表示画面７１上で、ＰＬＣユニットを指定する操作を行うことにより、指定したＰＬＣユニットに対するＳＩＬ設定画面を呼び出すことができる。図７は、ＳＩＬ設定画面の一例を示す図であり、破線で囲まれたスロット番号０番のスロット１２に接続されたＰＬＣユニットが選択された状態を示している。ＳＩＬ２に対応するラジオボタン８２及びＳＩＬ３に対応するラジオボタン８３が設けられた選択ダイアログ８１がＳＩＬ設定画面としてシステム構成画面７１に重ねて表示されている。選択ダイアログ８１上でＳＩＬ２に対応するラジオボタン８２又はＳＩＬ３に対応するラジオボタン８３を選択状態にし、ＯＫボタン８４を押下することで、選択ダイアログ８１上で選択された内容がエンジニアリングツール上に保持される。なお、キャンセルボタン８５が押下された場合には、選択ダイアログ８１上で選択された内容は、エンジニアリングツールに保持されず破棄される。エンジニアリングツールに保持された各ＰＬＣユニットのＳＩＬ設定は、エンジニアリングツール上でプログラマブルロジックコントローラ１０への書き込み操作が行われた際にエンジニアリングツールからプログラマブルロジックコントローラ１０に転送される。これにより、各ＰＬＣユニットにはエンジニアリングツール上で設定されたＳＩＬ設定が反映される。
　なお、プログラマブルロジックコントローラ１０の不図示のデバイスメモリに、自機のシステム構成情報、すなわち、ベース１の複数のスロット１２の各々にどのようなＰＬＣユニットが接続されることによってプログラマブルロジックコントローラ１０が構成されているかを示す情報を格納しておき、エンジニアリングツール上でプログラマブルロジックコントローラ１０のシステム構成を表示するための操作が行われた際に、エンジニアリングツールが、プログラマブルロジックコントローラ１０の不図示のデバイスメモリからシステム構成情報を読み出して、システム構成画面上にプログラマブルロジックコントローラ１０のシステム構成を表示するようにしても良い。
　図８は、実施の形態にかかるＰＬＣユニットを用いたプログラマブルロジックコントローラの別の構成を示す図である。プログラマブルロジックコントローラは、ベース１、ＣＰＵユニット２（２１，２２）、入力ユニット３（３１，３２）及び出力ユニット４（４１，４２）を有する。なお、二つのＣＰＵユニット２は、同じ構成であるが、ＣＰＵユニット２１、ＣＰＵユニット２２のように符号に添え字を付して表記することにより、両者を区別して説明できるようにしている。これらは本実施の形態を説明する上の便宜的なものであり、各々の構成は図３に示したＣＰＵユニット２と同じである。入力ユニット３１，３２、出力ユニット４１，４２についても同様である。すなわち、入力ユニット３１，３２の各々の構成は図４に示した入力ユニット３と同じであり、出力ユニット４１，４２の各々の構成は図５に示した出力ユニット４と同じである。
　ＣＰＵユニット２１，２２、入力ユニット３１，３２及び出力ユニット４１，４２は、それぞれ二重化されている。また、ＣＰＵユニット２１，２２、入力ユニット３１，３２及び出力ユニット４１，４２の各々は、ＳＦＦが９０％以上である。ＣＰＵユニット２１，２２、入力ユニット３１，３２及び出力ユニット４１，４２の各々は二重化されており、ＨＦＴが１であることから、プログラマブルロジックコントローラ１０は、ＳＩＬ３に対応している。
　プログラマブルロジックコントローラ１０を構成するＣＰＵユニット２１，２２、入力ユニット３１，３２及び出力ユニット４１，４２は、設定がＳＩＬ３であることを示す情報、換言すると二重化して用いることを示す情報をＳＩＬ設定保持部２１，３１，４１に保持している。
　図９は、入力ユニットの動作の流れを示す図である。入力信号受信部３２は、安全入力機器５から入力信号を受信する（ステップＳ１００）。入力値送信部３４は、ＳＩＬ設定保持部３１に保持されている情報がＳＩＬ２を示すかＳＩＬ３を示すかを確認する（ステップＳ１０１）。ＳＩＬ設定保持部３１に保持されている情報がＳＩＬ２を示す場合は（ステップＳ１０１／ＳＩＬ２）、入力値送信部３４は、システムバスＩ／Ｆ機能部３５を通じて１台のＣＰＵユニット２に入力値を送信する（ステップＳ１０２）。
　ＳＩＬ設定保持部３１に保持されている情報がＳＩＬ３を示す場合は（ステップＳ１０１／ＳＩＬ３）、入力値照合部３３は、システムバスＩ／Ｆ機能部３５を通じ、二重化の相手である他方の入力ユニット３から入力値を取得するとともに、入力信号受信部３２から受信した入力値を他方の入力ユニット３へ送信することによって、入力値を交換する（ステップＳ１０３）。システムバスＩ／Ｆ機能部３５は、マスタ機能を有するバスマスタ３５１を備えているため、ＣＰＵユニット２を経由せずに、他の入力ユニット３に直接アクセス要求を送って入力値を取得できる。なお、図８中では、入力値照合部３３が、システムバスＩ／Ｆ機能部３５を通じ、他の入力ユニット３から入力値を取得することを矢印Ａで示している。
　入力値照合部３３は、入力信号受信部３２から受け取った入力値と、他の入力ユニット３から取得した入力値とを照合する（ステップＳ１０４）。すなわち、入力ユニット３においては、処理済み情報は入力値であり、入力値照合部３３が情報照合部としての働きを担う。照合の結果両者が一致すれば（ステップＳ１０４／ＯＫ）、入力値送信部３４は、システムバスＩ／Ｆ機能部３５を通じて、２台のＣＰＵユニット２に入力値を出力する（ステップＳ１０５）。一方、照合の結果両者が一致しない場合は（ステップＳ１０４／ＮＧ）、安全な状態へ移行して出力をＯＦＦさせるエラー処理を行う（ステップＳ１０６）。この場合には、入力ユニット３は、ＣＰＵユニット２に対して照合不一致を通知し、入力ユニット３からの通知を受けたＣＰＵユニット２が出力ユニット４に対して停止信号を送信し、出力ユニット４の出力を停止させることで安全な状態へ移行して出力をＯＦＦすることができる。
　なお、ＳＩＬ設定保持部３１に保持されている情報がＳＩＬ３を示す場合、入力ユニット３は、他の入力ユニット３と二重化されているため、二つの入力ユニット３が互いに入力値を他方の入力ユニット３から取得して照合を行い、両方の入力ユニット３の照合結果が一致する場合に、入力値送信部３４がＣＰＵユニット２に入力値を送信する。なお、他の入力ユニット３からの入力値の取得及び照合は、二つの入力ユニット３の両方で行うが、ＣＰＵユニット２への入力値の送信は、どちらか一方のみが行ってもよい。
　図１０は、ＣＰＵユニットの動作の流れを示す図である。入力値受信部２２は、入力ユニット３から入力値を受信する（ステップＳ２００）。その後、プログラム実行部２３は、シーケンスプログラムを実行して出力値を生成する（ステップＳ２０１）。出力値送信部２５は、ＳＩＬ設定保持部２１に保持されている情報がＳＩＬ２を示すかＳＩＬ３を示すかを確認する（ステップＳ２０２）。ＳＩＬ設定保持部２１に保持されている情報がＳＩＬ２を示す場合は（ステップＳ２０２／ＳＩＬ２）、出力値送信部２５は、システムバスＩ／Ｆ機能部２６を通じて１台の出力ユニット４に出力値を送信する（ステップＳ２０３）。
　ＳＩＬ設定保持部２１に保持されている情報がＳＩＬ３を示す場合は（ステップＳ２０２／ＳＩＬ３）、演算結果照合部２４は、システムバスＩ／Ｆ機能部２６を通じ、二重化の相手である他方のＣＰＵユニット２から演算結果を取得するとともに、プログラム実行部２３から受信した演算結果を、他方のＣＰＵユニット２へ送信することによって、演算結果を交換する（ステップＳ２０４）。システムバスＩ／Ｆ機能部２６は、マスタ機能を有するバスマスタ２６１を備えているため、他のＣＰＵユニット２に直接アクセス要求を送って演算結果を取得できる。なお、図８中では、演算結果照合部２４が、システムバスＩ／Ｆ機能部２６を通じ、他のＣＰＵユニット２から入力値を取得することを矢印Ｂで示している。
　演算結果照合部２４は、プログラム実行部２３から受け取った演算結果と、他のＣＰＵユニット２から取得した演算結果とを照合する（ステップＳ２０５）。すなわち、ＣＰＵユニット２においては、処理済み情報は演算結果であり、演算結果照合部２４が情報照合部としての働きを担う。照合の結果両者が一致すれば（ステップＳ２０５／ＯＫ）、出力値送信部２５は、システムバスＩ／Ｆ機能部２６を通じて、２台の出力ユニット４に演算結果を出力値として送信する（ステップＳ２０６）。一方、照合の結果両者が一致しない場合は（ステップＳ２０５／ＮＧ）、安全な状態へ移行して出力をＯＦＦさせるエラー処理を行う（ステップＳ２０７）。この場合には、ＣＰＵユニット２が出力ユニット４に対して停止信号を送信し、出力ユニット４の出力を停止させることで安全な状態へ移行して出力をＯＦＦすることができる。
　なお、ＳＩＬ設定保持部２１に保持されている情報がＳＩＬ３を示す場合、ＣＰＵユニット２は、他のＣＰＵユニット２と二重化されているため、二つの入力ユニット３が互いに演算結果を他方のＣＰＵユニット２から取得して照合を行い、両方のＣＰＵユニット２の照合結果が一致する場合に、出力値送信部２５が出力ユニット４に出力値を送信する。他のＣＰＵユニット２からの演算結果の取得及び照合は、二つのＣＰＵユニット２の両方で行うが、出力ユニット４への出力値の送信は、どちらか一方のみが行ってもよい。
　また、二重化されている二つの入力ユニット３の両方から入力値受信部２２に入力値が送られてくる場合、どちらの入力値を用いてプログラムを実行してもよい。例えば、二つの入力ユニット３のうち、ＣＰＵユニット２に近いスロット１２に装着されている入力ユニット３から受信した入力値を用いてプログラム実行部２３がプログラムを実行するように予め設定しておいても良い。
　図１１は、出力ユニットの動作の流れを示す図である。出力値受信部４２は、ＣＰＵユニット２から出力値を受信する（ステップＳ３００）。出力信号送信部４４は、ＳＩＬ設定保持部４１に保持されている情報がＳＩＬ２を示すかＳＩＬ３を示すかを確認する（ステップＳ３０１）。ＳＩＬ設定保持部４１に保持されている情報がＳＩＬ２を示す場合は（ステップＳ３０１／ＳＩＬ２）、出力信号送信部４４は、システムバスＩ／Ｆ機能部４５を通じて安全出力機器６に出力信号を出力信号として送信する（ステップＳ３０２）。
　ＳＩＬ設定保持部４１に保持されている情報がＳＩＬ３を示す場合は（ステップＳ３０１／ＳＩＬ３）、出力値照合部４３は、システムバスＩ／Ｆ機能部４５を通じ、二重化の相手である他方の出力ユニット４から出力値を取得するとともに、出力値受信部４２から受信した出力値を他方の出力ユニット４へ送信することによって、出力値を交換する（ステップＳ３０３）。システムバスＩ／Ｆ機能部４５は、マスタ機能を有するバスマスタ４５１を備えているため、ＣＰＵユニット２を経由せずに、他の出力ユニット４に直接アクセス要求を送って出力値を取得できる。なお、図８中では、出力値照合部４３が、システムバスＩ／Ｆ機能部４５を通じ、他の出力ユニット４から出力値を取得することを矢印Ｃで示している。
　出力値照合部４３は、出力値受信部４２から受け取った出力値と、他の出力ユニット４から取得した出力値とを照合する（ステップＳ３０４）。すなわち、出力ユニット４においては、処理済み情報は出力値であり、出力値照合部４３が情報照合部としての働きを担う。照合の結果両者が一致すれば（ステップＳ３０４／ＯＫ）、出力信号送信部４４は、システムバスＩ／Ｆ機能部４５を通じて、安全出力機器６に出力信号を送信する（ステップＳ３０２）。一方、照合の結果両者が一致しない場合は（ステップＳ３０４／ＮＧ）、安全な状態へ移行して出力をＯＦＦさせるエラー処理を行う（ステップＳ３０５）。この場合には、出力ユニット４は、安全出力機器６への出力信号の送信を停止する。
　なお、ＳＩＬ設定保持部４１に保持されている情報がＳＩＬ３を示す場合、出力ユニット４は、他の出力ユニット４と二重化されているため、二つの出力ユニット４が互いに出力値を他方の出力ユニット４から取得して照合を行い、両方の出力ユニット４の照合結果がともに一致である場合に、出力信号送信部４４が安全出力機器６に出力信号を送信する。なお、他の出力ユニット４からの出力値の取得及び照合は、二つの出力ユニット４の両方で行うが、安全出力機器６への出力値の送信は、どちらか一方のみが行ってもよい。
　また、二重化されている二つのＣＰＵユニット２の両方から出力値受信部４２に出力値が送られてくる場合、どちらの出力値を用いて照合を行ってもよい。例えば、二つのＣＰＵユニット２のうち、出力ユニット４に近いスロットに装着されているＣＰＵユニット２から受信した出力値を用いて出力値照合部４３が照合を行うように予め設定しておいても良い。
　なお、ＣＰＵユニット２、入力ユニット３及び出力ユニット４の中にＳＩＬ２に設定されているものとＳＩＬ３に設定されているものとが混在している場合には、それぞれのユニットが設定通りに動作することにより、システム全体としてのプログラマブルロジックコントローラ１０は、安全規格上ＳＩＬ２に対応する。
　マスタ機能を備える入力ユニット及び出力ユニットを二重化してＳＩＬ３に対応させたプログラマブルロジックコントローラ１０との比較のために、マスタ機能を備えない入力ユニット及び出力ユニットを二重化してＳＩＬ３に対応させたプログラマブルロジックコントローラについて説明する。図１２は、マスタ機能を備えない入力ユニット及び出力ユニットを二重化してＳＩＬ３に対応させたプログラマブルロジックコントローラの構成を示す図である。プログラマブルロジックコントローラ１１０は、プログラムを実行するＣＰＵユニット１０２が１台、安全入力機器１０５から入力信号を受け取る入力ユニット１０３が２台、安全出力機器１０６へ出力信号を出力する出力ユニット１０４が２台同一ベース１０１上に装着されている。ＳＦＦは、二重化されていないＣＰＵユニット１０２は９０％以上、二重化されている入力ユニット１０３及び出力ユニット１０４は６０％以上である。
　このようなプログラマブルロジックコントローラ１１０では、各入力ユニット１０３が安全入力機器１０５から入力信号を受け取り、その信号をＣＰＵユニット１０２に送る。ＣＰＵユニット１０２は、各入力ユニット１０３から受け取った入力値を照合し、一致したらプログラムを実行して、出力値を各出力ユニット１０４に出力する。各出力ユニット１０４は、ＣＰＵユニット１０２から受け取った出力値をＣＰＵユニット１０２へ送り、照合を依頼する。出力ユニット１０４は、照合結果として「一致」をＣＰＵユニット１０２から通知されたならば、安全出力機器１０６に出力値を出力する。
　信号が一致しない場合は、いずれの場合であっても安全な状態に移行して出力をＯＦＦさせる。
　通信方法について説明する。ＣＰＵユニット１０２と被制御ユニットである入力ユニット１０３及び出力ユニット１０４とがベース１０１上に装着されている。ＣＰＵユニット１０２のみがベース１０１上の全てのユニットに対してアクセス要求のコマンドを送信できるマスタ機能を備えている。一方、被制御ユニットである入力ユニット１０３及び出力ユニット１０４は、ＣＰＵユニット１０２のスレーブであるため、ＣＰＵユニット１０２や他の被制御ユニットにアクセス要求のコマンドを送信できない。
　通信時の動作の一例として、ＣＰＵユニット１０２が被制御ユニット宛にアクセス要求のコマンドをバスを通じて送信すると、論理回路がアクセス要求のコマンドを読み、アクセス先である被制御ユニットにセレクト信号を送信する。なお、アクセス先の被制御ユニットとは、具体的には入力ユニット１０３又は出力ユニット１０４である。セレクト信号を受信した被制御ユニットは、ＣＰＵユニット１０２に対してバスを通じて応答を返す。
　マスタ機能を備えない入力ユニット１０３及び出力ユニット１０４とマスタ機能を有するＣＰＵユニット１０２との各々を二重化してＳＩＬ３に対応させたプログラマブルロジックコントローラ１１０は、被制御ユニットにアクセス要求のコマンドを送る場合、マスタ機能を有するＣＰＵユニット１０２からしか被制御ユニットにアクセス要求のコマンドを送ることができない。従って、マスタ機能を備えない入力ユニット及び出力ユニットを二重化してＳＩＬ３に対応させたプログラマブルロジックコントローラは、被制御ユニット間でデータを交換するためには、ＣＰＵユニット１０２を介する必要があるため、入力信号や出力値の照合はＣＰＵユニット１０２で行っている。
　このように、ＣＰＵユニット１０２のみがマスタ機能を有するプログラマブルロジックコントローラ１１０では、入力値や出力値を照合する際に毎回ＣＰＵユニット１０２で照合するため、応答性能が劣ってしまう。応答性能が低くなると、安全距離が長くなり、安全性を保てなくなるため、プログラマブルロジックコントローラ１１０をＳＩＬ２よりも高い安全度が要求されるＳＩＬ３に対応させても、適用できる用途が限られてしまう。
　一方、ＳＩＬ３に対応するユニットは、ＨＦＴが０の場合、ＳＦＦは９９％以上である必要がある。換言すると、二重化しないで単独でＳＩＬ３に対応させる場合、ユニットのＳＦＦは９９％以上である必要がある。また、ＳＩＬ３に対応するユニットは、ＨＦＴが１の場合にはＳＦＦが９０％以上である必要があり、ＨＦＴが２の場合、ＳＦＦが６０％以上である必要がある。
　図１３は、単独でＳＩＬ３に対応するユニットを用いてＳＩＬ３に対応させたプログラマブルロジックコントローラの構成を示す図である。プログラマブルロジックコントローラ２１０は、ＳＩＬ３に対応するシステム構成の一例として、プログラムを実行するＣＰＵユニット２０２、安全入力機器２０５から入力信号を受け取る入力ユニット２０３、安全出力機器２０６に出力信号を出力する出力ユニット２０４が同一ベース２０１上に各１台接続されている。ここで、入力ユニット２０３及び出力ユニット２０４は、内部が二重化されているものとする。ＳＦＦは、二重化されていないＣＰＵユニット２０２は９９％以上、内部が二重化されている入力ユニット２０３及び出力ユニット２０４は９０％以上である。
　プログラマブルロジックコントローラ２１０では、入力ユニット２０３は、二重化されている受信部２０３１ａ，２０３１ｂの各々で安全入力機器２０５から入力信号を受け取る。入力ユニット２０３は、各受信部２０３１ａ，２０３１ｂで受け取った入力信号を内部バスを通じて照合し、一致したらＣＰＵユニット２０２に入力値を出力する。ＣＰＵユニット２０２はプログラムを実行し、出力値を出力ユニット２０４に出力する。出力ユニット２０４は二重化されている送信部２０４１ａ，２０４１ｂの各々で出力値を受け取り、各送信部２０４１ａ，２０４１ｂで受け取った出力値を内部バスを通じて照合し、一致したら、安全出力機器２０６に出力信号を送信する。
　信号が一致しない場合は、いずれの場合であっても安全な状態に移行して出力をＯＦＦさせる。
　プログラマブルロジックコントローラ２１０は、各ユニットがＳＩＬ３に対応したユニットであるため、これらのユニットを使ってＳＩＬ２に対応したシステムを構築すると、各ユニットの信頼性や冗長性が過剰となり、システム構築に要するコストが高くなってしまう。
　以上説明したように、本実施の形態に係るプログラマブルロジックコントローラは、ＣＰＵユニット、入力ユニット及び出力ユニットの各々がマスタ機能を備えているため、ＣＰＵユニットを介さずにデータ交換が可能である。従って、二重化にともなって入力信号や出力値を照合する場合でも、ＣＰＵユニットの負荷が増大することがなく、応答性能が劣化を防止できる。このため、ＳＩＬ２対応のシステム用のユニットとＳＩＬ３対応のシステム用のユニットとを共通化できる。
　なお、上記の実施の形態では、基本のベースにＣＰＵユニット、入力ユニット及び出力ユニットを装着した構成を例としたが、増設ベースを含むいずれかのベース上にＣＰＵユニット、入力ユニット及び出力ユニットを各１台以上装着してプログラマブルロジックコントローラを構成することができる。図１４は、増設ベースを用いたプログラマブルロジックコントローラの構成の一例を示す図である。ベース３０１０には、ＣＰＵユニット３０２０，３０２０、入力ユニット３０３０，３０３０、出力ユニット３０４０，３０４０が実装されている。ベース３０１０には、ｍ個の増設ベース３０１１～３０１ｍ（ｍは任意の自然数）が接続されている。増設ベース３０１１～３０１ｍには、ＣＰＵユニット３０２１，３０２１～３０２ｍ，３０２ｍ、入力ユニット３０３１，３０３１～３０３ｍ，３０３ｍ、出力ユニット３０４１，３０４１～３０４ｍ，３０４ｍがそれぞれ実装されている。本実施の形態にかかるＣＰＵユニット、入力ユニット及び出力ユニットは、増設ベースを用いてプログラマブルロジックコントローラを構成することも可能である。
　また、上記の説明では、ユニットを単独で用いることによりＳＩＬ２の安全基準の規格に対応させ、二重化して用いることによりＳＩＬ３の安全基準の規格に対応させる場合を例としたが、ユニットを単独で用いる場合と二重化して用いる場合とで二種類の安全基準の規格に対応させることができれば、ＳＩＬ２及びＳＩＬ３に限定されることはない。例えば、ＩＳＯ１３８４９－１は、入出力が１チャンネルずつのユニットを単独で用いる場合には安全カテゴリ２に該当し、入出力が１チャンネルずつの２台のユニットを二重化して用いる場合には安全カテゴリ３又は４に該当する規格であるが、本発明はＩＳＯ１３８４９－１の規格に対応させる場合にも適用可能である。
　以上のように、本発明にかかるＣＰＵユニット、入力ユニット、出力ユニット及びプログラマブルロジックコントローラは、ＣＰＵユニットの負荷を増大させたり、各ユニットの信頼性や冗長性を過剰とすることなくＳＩＬ２及びＳＩＬ３に対応することが可能である点で有用である。
　１，１０１，２０１，３０１０　ベース、２，１０２，２０２，３０２０，３０２１，３０２ｍ　ＣＰＵユニット、３，１０３，２０３，３０３０，３０３１，３０３ｍ　入力ユニット、４，１０４，２０４，３０４０，３０４１，３０４ｍ　出力ユニット、５，１０５，２０５　安全入力機器、６，１０６，２０６　安全出力機器、１０，１１０　プログラマブルロジックコントローラ、１１　論理回路、１２　スロット、１３　システムバス、２１，３１，４１　ＳＩＬ設定保持部、２２　入力値受信部、２３　プログラム実行部、２４　演算結果照合部、２５　出力値送信部、２６，３５，４５　システムバスＩ／Ｆ機能部、３２　入力信号受信部、３３　入力値照合部、３４　入力値送信部、４２　出力値受信部、４３　出力値照合部、４４　出力信号送信部、７１　システム構成画面、８１　選択ダイアログ、８２，８３　ラジオボタン、８４　ＯＫボタン、８５　キャンセルボタン、２６１，３５１，４５１　バスマスタ、３０１１，３０１ｍ　増設ベース、２０３１ａ，２０３１ｂ　受信部、２０４１ａ，２０４１ｂ　送信部。

Claims (6)

  1. 　システムバスを備えたベースに装着されて、他のＰＬＣユニットとともにプログラマブルロジックコントローラを構成するＰＬＣユニットであって、
    　前記ベースに装着された他のＰＬＣユニットと前記システムバスを通じてデータを直接送受信するシステムバスインタフェース機能部と、
    　単独で用いるか他のＰＬＣユニットと二重化させて用いるかの設定を保持する二重化設定保持部と、
    　前記システムバスインタフェース機能部を通じて二重化の相手である他のＰＬＣユニットから取得した処理済み情報と内部での処理で取得した処理済み情報とを照合する情報照合部とを有し、
    　前記他のＰＬＣユニットと二重化させて用いる設定がなされている場合には、前記情報照合部での照合結果が一致である場合に前記処理済み情報を、該処理済み情報を処理する二重化の相手とは異なる他のＰＬＣユニット又は安全出力機器へ送信し、前記照合結果が不一致である場合にはエラー処理を行うことを特徴とするＰＬＣユニット。
  2. 　単独で用いることにより機能安全規格の安全インテグリティレベル２に対応し、二重化して用いることにより機能安全規格の安全インテグリティレベル３に対応することを特徴とする請求項１に記載のＰＬＣユニット。
  3. 　入力ユニットから受信した入力値に基づいてプログラムを実行して演算結果を生成し、該演算結果を出力値として出力ユニットへ送信するＣＰＵユニットであり、
    　前記処理済み情報は、前記入力値であることを特徴とする請求項１又は２に記載のＰＬＣユニット。
  4. 　安全入力機器から入力信号を受信して入力値を抽出し、該入力値をＣＰＵユニットへ送信する入力ユニットであり、
    　前記処理済み情報は、前記演算結果であることを特徴とする請求項１又は２に記載のＰＬＣユニット。
  5. 　ＣＰＵユニットから受信した出力値を基に生成した出力信号を安全出力機器へ送信する出力ユニットであり、
    　前記処理済み情報は、前記出力値であることを特徴とする請求項１又は２に記載のＰＬＣユニット。
  6. 　二つの請求項３に記載のＰＬＣユニットと、二つの請求項４に記載のＰＬＣユニットと、二つの請求項５に記載のＰＬＣユニットとを、システムバスを有するベースに実装したことを特徴とするプログラマブルロジックコントローラ。
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