JPH06131017A

JPH06131017A - シーケンスコントローラシステムにおけるソフトウェア処理方法

Info

Publication number: JPH06131017A
Application number: JP4304950A
Authority: JP
Inventors: Takamasa Inoue; 敬誠井上
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 1992-10-15
Filing date: 1992-10-15
Publication date: 1994-05-13
Anticipated expiration: 2017-08-19
Also published as: JP3314885B2

Abstract

(57)【要約】（修正有）【目的】ＣＰＵの多重化、ＣＰＵ間の負荷分散、さら
にシステムの拡張を容易にする方法を提供する。【構成】複数のシーケンスプログラムを内蔵し、論理
演算を行う複数のＣＰＵ装置と、制御対象である機械装
置の信号のインタフェース処理を行う複数のＩ／Ｏ装置
とが通信線を介して結合され、全てのＣＰＵ装置および
Ｉ／Ｏ装置に少なくとも１つ以上内蔵され、前記各Ｉ／
Ｏ装置に属する入力及出力信号メッセージに含まれるデ
ータを格納するデータ用バッファを有するソフトウェア
モジュールと、当モジュールが前記各メッセージの送信
元を判断できる識別コードと、入、出力メッセージに対
応する全てのビットが１になるフラグビットから構成さ
れる入、出力信号メッセージ用同期フラグとを備え、前
記各装置間で定められた順序で各装置がトークンを授受
するトークンリング方式で前記メッセージの送信を行う
ようにしたシーケンスコントローラシステム。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、鉄鋼プラント、自動車
製造工場、等の製造現場に設置されるシーケンスコント
ローラシステムに関し、特にそのシステムの多重化、負
荷分散( 負荷の平準化) 、あるいはシーケンスコントロ
ーラの増設等を容易に実現できる、シーケンスコントロ
ーラシステムの物理構造に依存しないソフトウェアの処
理方式に関する。

【０００２】

【従来の技術】従来、シーケンスコントローラシステム
の構成は、図１０、図１１のようになっている。図１０
において、Ｉ／Ｏ装置６とＩ／Ｏ装置７は機械装置１０
から信号を入力する。ＣＰＵ装置４はその信号を通信線
２を経由して受信し、その信号に対してシーケンス処理
演算を行い、演算結果の信号を通信線２を経由してＩ／
Ｏ装置６とＩ／Ｏ装置７に送信する。Ｉ／Ｏ装置６とＩ
／Ｏ装置７はその信号を機械装置１０に出力する。Ｉ／
Ｏ装置８とＩ／Ｏ装置９は機械装置１０から信号を入力
する。ＣＰＵ装置５はその信号を通信線３を経由して受
信し、その信号に対してシーケンス処理演算を行い、演
算結果の信号を通信線３を経由してＩ／Ｏ装置８とＩ／
Ｏ装置９に送信する。Ｉ／Ｏ装置８とＩ／Ｏ装置９はそ
の信号を機械装置１０に出力する。図１１において、Ｉ
／Ｏ装置１７、Ｉ／Ｏ装置１８、Ｉ／Ｏ装置１９は機械
装置２０から信号を入力する。ＩＯＰ装置１５はその信
号を通信線１６を経由して受信する。ＣＰＵ装置１１、
ＣＰＵ装置１２、ＣＰＵ装置１３はバス信号線１４を経
由してＩＯＰ装置１５からその信号を入力する。ＣＰＵ
装置１１、ＣＰＵ装置１２、ＣＰＵ装置１３は同時に動
作し、その信号に対してシーケンス処理演算を行い、演
算結果の信号をバス信号線１４を経由してＩＯＰ装置１
５に出力する。ＩＯＰ装置１５はその信号を通信線１６
を経由してＩ／Ｏ装置１７、Ｉ／Ｏ装置１８、Ｉ／Ｏ装
置１９に送信する。Ｉ／Ｏ装置１７、Ｉ／Ｏ装置１８、
Ｉ／Ｏ装置１９はその信号を機械装置２０に出力する。

【０００３】

【発明が解決しようとしている課題】ところが、図１０
のような従来のシステムでは、たとえばＣＰＵ装置４が
Ｉ／Ｏ装置８から直接信号を受信するようなことはでき
ない。もし受信しようとすればＣＰＵ装置４とＣＰＵ装
置５の間を別の通信線１で結び、Ｉ／Ｏ装置８−通信線
３−ＣＰＵ装置５−通信線１−ＣＰＵ装置４の経路で受
信することになり、余計な通信線を経由するために通信
効率が悪い。これは階層構成システムの欠点である。ま
た、図１１のような従来のシステムでは、各ＣＰＵ装置
は各Ｉ／Ｏ装置を共用することができ、またバス信号線
１４を介して自由に交信することができる。このためＣ
ＰＵ装置の多重化を行うことが可能であるし、ＣＰＵ装
置の負荷を分散することも可能であるが、ＩＯＰ装置１
５が故障すれば、このシステムは全体が停止してしまう
という重大なウイークポイントがある。そこで、本発明
は、ＣＰＵの多重化、ＣＰＵ間の負荷分散、システムの
拡張を容易にする方法を提供しようとするものである。

【０００４】

【課題を解決するための手段】上記問題を解決するた
め、本発明による第１の手段は、複数のシーケンスプロ
グラムを内蔵し、論理演算を行う複数のＣＰＵ装置と、
制御対象である機械装置の信号のインタフェース処理を
行う複数のＩ／Ｏ装置とが通信線を介して結合され、メ
ッセージの交信は一斉放送通信で行い、前記各装置間で
定められた順序で各装置がトークンを授受するトークン
リング方式で前記メッセージの送信を行うようにしたシ
ーケンスコントローラシステムにおいて、全てのＣＰＵ
装置およびＩ／Ｏ装置が直接接続された１本の伝送ライ
ンと、各Ｉ／Ｏ装置に内蔵されたＣＰＵと、全てのＣＰ
Ｕ装置およびＩ／Ｏ装置に少なくとも１つ以上内蔵さ
れ、前記各Ｉ／Ｏ装置に属する入力信号メッセージおよ
び出力信号メッセージに含まれるデータを格納するデー
タ用バッファを有するソフトウェアモジュールと、前記
入力信号メッセージおよび前記出力信号メッセージに含
まれ、前記ソフトウェアモジュールが前記各メッセージ
の送信元を判断できる識別コードと、前記全てのＣＰＵ
装置およびＩ／Ｏ装置に内蔵され、１つのメッセージが
送信または受信されるとそのメッセージに対応する全て
のビットが１になるフラグビットから構成される入力信
号メッセージ用および出力信号メッセージ用同期フラグ
とを備え、各Ｉ／Ｏ装置は、前記入力信号メッセージ用
同期フラグが全て０になると前記機械装置から信号の入
力を開始し、各ＣＰＵ装置は前記入力信号メッセージ用
同期フラグが全て１になると論理演算を開始し、各Ｉ／
Ｏ装置は、前記出力信号メッセージ用同期フラグが全て
１になると前記機械装置へ信号の出力を開始する。本発
明の第２手段は、第１の手段に、更に同一ソフトウェア
モジュールを複数のＣＰＵに内蔵させ、各ソフトウェア
モジュールに対応する出力信号メッセージ用同期フラグ
が０である時のみ出力信号メッセージを送信する機能を
追加する。

【０００５】

【作用】上記の手段により、Ｉ／Ｏ装置の通信線上の物
理的な位置が変更されても、ＣＰＵ装置の設定変更やＣ
ＰＵ装置内のシーケンス処理プログラムの変更をする必
要がない。シーケンス処理プログラムが他のＣＰＵ装置
に移されたとしても、Ｉ／Ｏ装置の設定変更をする必要
がない。通信線上に新しいＣＰＵ装置やＩ／Ｏ装置が追
加されても、従来から存在するＣＰＵ装置の設定変更
や、ＣＰＵ装置内のシーケンス処理プログラムの変更
や、Ｉ／Ｏ装置の設定変更をする必要がない。ＣＰＵ装
置単位の多重化ではなく、シーケンス処理プログラム単
位の多重化が可能となり、きめ細かい多重化システムが
実現可能である。しかもシステム稼働開始後に必要なシ
ーケンスプログラムを多重化することも容易である。ま
た稼働開始後に負荷の大きい( 処理時間の長い) シーケ
ンス処理プログラムが発見された場合、そのプログラム
を負荷の軽いＣＰＵ装置にうつしても、他のプログラム
やハードウェアの設定を変更する必要がない。

【０００６】

【実施例】以下、本発明の実施例を図に基づいて説明す
る。図１は、各ＣＰＵ装置、各Ｉ／Ｏ装置を通信線に直
接接続した構成を持つ、シーケンスコントローラのシス
テム例で、おもにシステムの物理的な構成を説明する。
図１を参照すると、Ｉ／Ｏ１装置２５は機械装置３４か
らＩ１入力信号２８を入力し、Ｏ１出力信号２９を機械
装置３４に出力する。Ｉ／Ｏ２装置２６は機械装置３４
からＩ２入力信号３０を入力し、Ｏ２出力信号３１を機
械装置３４に出力する。Ｉ／Ｏ３装置２７は機械装置３
４からＩ３入力信号３２を入力し、Ｏ３出力信号３３を
機械装置３４に出力する。Ｉ／Ｏ１装置２５、Ｉ／Ｏ２
装置２６、Ｉ／Ｏ３装置２７は、それぞれＩ１入力信号
２８、Ｉ２入力信号３０、Ｉ３入力信号３２を通信線２
４を経由してＣＰＵ１装置２１、ＣＰＵ２装置２２、Ｃ
ＰＵ３装置２３に送信する。各ＣＰＵ装置はその信号に
論理演算を行い、演算結果であるＯ１出力信号２９、Ｏ
２出力信号３１、Ｏ３出力信号３３を、それぞれＩ／Ｏ
１装置２５、Ｉ／Ｏ２装置２６、Ｉ／Ｏ３装置２７に通
信線２４を経由して送信する。このように全ＣＰＵ装置
と全Ｉ／Ｏ装置が一つの信号線に直接接続されているた
めシステム構成は、ＣＰＵ装置間の交信はもとより、Ｃ
ＰＵ装置とＩ／Ｏ装置間の交信を自由に行うことや、各
ＣＰＵ装置が複数のＩ／Ｏ装置を共用したり、ＣＰＵ装
置を多重化したり、あるいは既存のハードウェアとソフ
トウェアを変更することなく新たなＣＰＵ装置やＩ／Ｏ
装置を増設することができるようにするための前提とな
る。伝送ラインはシリアル通信線あるいはパラレル信号
バスでもよい。図２は、図１で示すシステムの論理的な
構成を説明するための図である。図２で用いられるソフ
トウェアモジュールについては図４で定義する。Ｉ／Ｏ
１装置２５はＩ１入力信号を識別コードＩＭ１とともに
入力信号メッセージ４１の形でＰ１ソフトウェアモジュ
ール３８に送信する。Ｐ１ソフトウェアモジュール３８
はＩ１入力信号に対して論理演算を行い、その演算結果
としてのＯ１出力信号を識別コードＯＭ１とともに出力
メッセージ４２の形でＩ／Ｏ１装置２５に送信する。Ｉ
／Ｏ２装置２６はＩ２入力信号を識別コードＩＭ２とと
もに入力信号メッセージ４３の形でＰ２ソフトウェアモ
ジュール３９に送信する。Ｐ２ソフトウェアモジュール
３９はＩ２入力信号に対して論理演算を行い、その演算
結果としてのＯ２出力信号を識別コードＯＭ２とともに
出力信号メッセージ４４の形でＩ／Ｏ２装置２６に送信
する。Ｉ／Ｏ３装置２７はＩ３入力信号を識別コードＩ
Ｍ３とともに、入力信号メッセージ４５の形でＰ３ソフ
トウェアモジュール４０に送信する。Ｐ３ソフトウェア
モジュール４０はＩ３入力信号に対して論理演算を行
い、その演算結果としてのＯ３出力信号を識別コードＯ
Ｍ３とともに出力メッセージ４６の形でＩ／Ｏ３装置２
７に送信する。Ｐ１ソフトウェアモジュール３８はＣＰ
Ｕ１装置２１内とＣＰＵ２装置２２内に存在する。Ｐ２
ソフトウェアモジュール３９はＣＰＵ１装置２１、ＣＰ
Ｕ２装置２２、およびＣＰＵ３装置２３に存在する。Ｐ
３ソフトウェアモジュール４０はＣＰＵ３装置２３にの
み存在する。このように各ソフトウェアモジュールは複
数のＣＰＵ装置に重複して存在する。Ｐ１ソフトウェア
モジュール３８はＩＭ１入力信号メッセージ４１のみに
応答する。Ｐ２ソフトウェアモジュール３９はＩＭ２入
力信号メッセージ４３のみに応答する。Ｐ３ソフトウェ
アモジュール４０はＩＭ３入力信号メッセージ４５のみ
に応答する。そしてソフトウェアモジュールとメッセー
ジの関係はその物理的容器であるＣＰＵ装置とは無関係
である。またＩ／Ｏ装置とＣＰＵ装置の間で交信される
メッセージは、物理的な通信アドレスを特定しない一斉
放送通信の形で行われる。従って、たとえばＣＰＵ１装
置２１にあるＰ１ソフトウェアモジュール３８をＣＰＵ
３装置２３に移してもハードウェアやシステム構成に関
わるソフトウェアの変更をする必要がない。図３では，
Ｉ／Ｏ１装置２５の機能構成を示す図である。Ｉ／Ｏ２
装置２６と、Ｉ／Ｏ３装置２７の機能構成もＩ／Ｏ１装
置と同様であるので、以下Ｉ／Ｏ１装置２５についての
み説明する。図３において、２５はＩ／Ｏ１装置、５０
は通信インタフェース、５１は制御プログラム、５２は
マイクロプロセッサで制御プログラム５１に従って動作
する。５３はＩ／Ｏ装置からの入力信号および出力信号
の送出しのタイミングを判断するための同期フラグで、
図５で詳述する。５５はソフトウェアモジュールで、Ｉ
Ｂ１入力信号バッファ５６、ＯＢ１出力信号バッファ５
７およびシーケンスプログラム５８とから構成されてい
る。次に動作について説明する。マイクロプロセッサ５
２は制御プログラム５１に従って動作する。制御プログ
ラム５１はＩ／Ｏ１装置２５内の全体を制御するための
基本プログラムで、その詳細は図８の説明でふれる。マ
イクロプロセッサ５２は入出力インターフェース５４に
よって機械装置３４からＩ１入力信号２８を入力し、そ
の信号をＩＢ１入力信号バッファ５６に格納する。次に
ＩＢ１入力信号バッファ５６内のＩ１入力信号を識別コ
ードＩＭ１とともに入力信号メッセージ４１の形で通信
インターフェース５０によって通信線に送出する。逆
に、通信インターフェース５０がＯ１出力信号と識別コ
ードＯＭ１とを含む出力信号メッセージ４２を受信する
と、マイクロプロセッサ５２は出力信号メッセージ４２
の中のＯ１出力信号をＯＢ１出力信号バッファ５７に格
納する。次にマイクロプロセッサはＯＢ１出力信号バッ
ファ５７の中のＯ１出力信号２９を読み出し、入出力イ
ンターフェース５４を介して機械装置３４に出力する。
図４はＣＰＵ１装置２１の機能構成を示す図である。Ｃ
ＰＵ２装置２２、ＣＰＵ３装置２３の構成もＣＰＵ１装
置２１と同じであるので、以下ＣＰＵ１装置２１につい
てのみ説明する。図４において、３８、３９は図２で説
明したように、ＣＰＵ１装置に内蔵されているソフトウ
ェアモジュールで、その構成を、ソフトウェアモジュー
ル３８についていうと、６３はＩ１入力信号を格納する
ＩＢ１入力信号バッファ、６４はＯ１出力信号を格納す
るＯＢ１出力信号バッファ、６５はシーケンスプログラ
ムである。次に動作について説明する。マイクロプロセ
ッサ７０は制御プログラム７１に従って動作する。制御
プログラム７１はＣＰＵ１装置２１内の全体を制御する
ための基本プログラムで、その詳細は図９の説明でふれ
る。通信インターフェース７２が入力信号メッセージ４
１を受信すると、マイクロプロセッサ７０は入力信号メ
ッセージ４１の中のＩ１入力信号をＰ１ソフトウェアモ
ジュール３８の中のＩＢ１入力信号バッファ６３に格納
する。通信インターフェース７２が入力信号メッセージ
４３を受信すると、マイクロプロセッサ７０は入力信号
メッセージ４３の中のＩ２入力信号をＰ２ソフトウェア
モジュール３９の中のＩＢ２入力信号バッファ６６に格
納する。Ｐ１ソフトウェアモジュール３８とＰ２ソフト
ウェアモジュール３９が必要とするＩ１入力信号とＩ２
入力信号が揃うと、マイクロプロセッサ７０はＰ１ソフ
トウェアモジュールのシーケンスプログラム６５を実行
する。シーケンスプログラム６５はＩ１入力信号に対す
る論理演算を行い、その演算結果であるＯ１出力信号を
ＯＢ１出力信号バッファ６４に格納する。次にマイクロ
プロセッサ７０はＯＢ１出力信号バッファからＯ１信号
を読み出し、通信インターフェース７２によって識別コ
ードＯＭ１とともに出力信号メッセージ４２の形で通信
線に送出する。続いてマイクロプロセッサ７０はＰ２ソ
フトウェアモジュールのシーケンスプログラム６８を実
行する。シーケンスプログラム６８はＩ２入力信号に対
する論理演算を行い、その演算結果であるＯ２出力信号
をＯＢ２出力信号バッファ６７に格納する。次にマイク
ロプロセッサ７０はＯＢ２出力信号バッファからＯ２出
力信号を読み出し、通信インターフェース７２によって
識別コードＯＭ２とともに出力信号メッセージ４４の形
で通信線に送出する。図５は図３の同期フラグ５３や図
４の同期フラグ６９の構成を示す図である。この同期フ
ラグは全てのＣＰＵ装置、全てのＩ／Ｏ装置が有し、同
じビット構成をしている。図５において、ＩＦ１フラグ
ビット７７は、Ｉ／Ｏ１装置２５がＩＭ１入力信号メッ
セージ４１を送信した時、および他の全ての装置（ＣＰ
Ｕ装置、Ｉ／Ｏ装置を含む）がＩＭ１入力信号メッセー
ジ４１を受信した時にそれぞれの装置の中で１になる。
ＩＦ２フラグビット７８は、Ｉ／Ｏ２装置２６がＩＭ２
入力信号メッセージ４３を送信した時、および他の全て
の装置がＩＭ２入力信号メッセージ４３を受信した時に
それぞれの装置の中で１になる。ＩＦ３フラグビット７
９は、Ｉ／Ｏ３装置２７がＩＭ３入力信号メッセージ４
５を送信した時、および他の全ての装置がＩＭ３入力信
号メッセージ４５を受信した時にそれぞれの装置の中で
１になる。ＯＦ１フラグビット８０は、Ｐ１ソフトウェ
アモジュール３８がＯＭ１出力信号メッセージ４２を送
信した時、および他の全ての装置がＯＭ１出力信号メッ
セージ４２を受信した時にそれぞれの装置の中で１にな
る。ＯＦ２フラグビット８１は、Ｐ２ソフトウェアモジ
ュール３９がＯＭ２出力信号メッセージ４４を送信した
時、および他の全ての装置がＯＭ２出力信号メッセージ
４４を受信した時にそれぞれの装置の中で１になる。Ｏ
Ｆ３フラグビット８２は、Ｐ３ソフトウェアモジュール
４０がＯＭ３出力信号メッセージ４６を送信した時、お
よび他の全ての装置がＯＭ３出力信号メッセージ４６を
受信した時にそれぞれの装置の中で１になる。同期フラ
グの働きについては図８、図９で詳述する。図６はＩ／
Ｏ装置とＣＰＵ装置がメッセージの送信権を獲得する順
番を示すもので、本発明ではトークンリング方式を用い
る。以下、最初Ｉ／Ｏ１装置が送信権を獲得していたと
して説明する。Ｉ／Ｏ１装置がＩＭ１入力信号メッセー
ジを送信し終わると、続いて送信権をＩ／Ｏ２装置に譲
るためのトークンを送信する。Ｉ／Ｏ２装置はそのトー
クンを受信すると送信権を獲得したことになり、Ｉ／Ｏ
２装置はＩＭ２入力信号メッセージを送信する。その送
信が終わると送信権をＩ／Ｏ３装置に譲るためのトーク
ンを送信する。以下同様にＣＰＵ１装置、ＣＰＵ２装
置、ＣＰＵ３装置と送信権が譲られていき、再びＩ／Ｏ
１装置が送信権を獲得する。このような動作がエンドレ
スで周期的に行われる。図７はシステム全体の動作をタ
イムチャートで表現したものである。図９の左端( 時間
的に古い方) から説明する。最初にＩ／Ｏ１装置２５が
ＩＭ１入力信号メッセージ４１を送信する。このメッセ
ージはＩ／Ｏ１装置以外の全装置が受信する。ＣＰＵ１
装置２１では図４のマイクロプロセッサ７０はＩＭ１入
力信号メッセージに応答するＰ１ソフトウェアモジュー
ル３８が存在するので、受信したＩＭ１入力信号メッセ
ージの中のＩ１入力信号をＩＢ１入力信号バッファ６３
に格納する。図２に示すように、ＣＰＵ２装置２２内に
もＩＭ１入力信号メッセージに応答するＰ１ソフトウェ
アモジュール３８が存在するため、ＣＰＵ１装置２１と
同様のことが起こる。つまりＣＰＵ２装置２２のマイク
ロプロセッサは受信したＩＭ１入力信号メッセージの中
のＩ１入力信号をＰ１ソフトウェアモジュールの入力信
号バッファに格納する。図２に示すようにＣＰＵ３装置
２３内にはＩＭ１入力信号メッセージに応答するＰ１ソ
フトウェアモジュールが存在しない。従ってＣＰＵ３装
置２３内のマイクロプロセッサは受信したＩＭ１入力信
号メッセージの中のＩ１入力信号は格納しない。次にＩ
／Ｏ２装置２６がＩＭ２入力信号メッセージ４３を送信
する。このメッセージもＩ／Ｏ２装置以外の全装置が受
信する。図２に示すように各ＣＰＵ装置の中にはＩＭ２
入力信号メッセージに応答するＰ２ソフトウェアモジュ
ール３９が存在するため、各ＣＰＵ装置内のマイクロプ
ロセッサは受信したＩＭ２入力信号メッセージの中のＩ
２入力信号をＰ２ソフトウェアモジュールの入力信号バ
ッファに格納する。次にＩ／Ｏ３装置がＩＭ３入力信号
メッセージ４５を送信する。このメッセージもＩ／Ｏ３
装置以外の全装置が受信する。図２に示すようにＣＰＵ
３装置２３の中にはＩＭ３入力信号メッセージに応答す
るＰ３ソフトウェアモジュールが存在するため、ＣＰＵ
３装置２３のマイクロプロセッサは受信したＩＭ３入力
信号メッセージの中のＩ３入力信号をＰ３ソフトウェア
モジュールの入力信号バッファに格納する。ＣＰＵ１装
置とＣＰＵ２装置の中にはＩＭ３入力信号メッセージに
応答するプログラムが存在しないため、両ＣＰＵ装置の
マイクロプロセッサは受信したＩＭ３入力信号メッセー
ジの中のＩ３入力信号を格納しない。次に全Ｉ／Ｏ装置
はＩＭ１入力信号メッセージ４１、ＩＭ２入力信号メッ
セージ４３、ＩＭ３入力信号メッセージ４５の全メッセ
ージを送信完了すると一斉に機械装置からＩ１入力信号
８６、Ｉ２入力信号８７、Ｉ３入力信号８８の各信号を
入力し、各Ｉ／Ｏ装置の入力信号バッファに格納する。
このとき入力した信号は次の周期で使用される。次に各
ＣＰＵ装置ではＩＭ１入力信号メッセージ４１、ＩＭ２
入力信号メッセージ４３、ＩＭ３入力信号メッセージ４
５の全メッセージを受信完了すると、各ＣＰＵ装置のマ
イクロプロセッサはシーケンスプログラムの実行を一斉
に開始する。ＣＰＵ１装置とＣＰＵ２装置では同一のシ
ーケンスプログラム６５を同時に実行する（図８９、９
０）。実行の結果ＣＰＵ１装置はＯＭ１出力信号メッセ
ージ４２を送信する。しかし、ＣＰＵ２装置はＯＭ１出
力信号メッセージを送信しない。その理由は図６に示す
ようにＣＰＵ１装置の方が先に送信権を獲得し、ＯＭ１
出力信号メッセージを送信する（図の４２）から、ＣＰ
Ｕ２装置はＯＭ１出力信号メッセージを送信する必要が
ない。このあとＣＰＵ１装置とＣＰＵ２装置は同一のシ
ーケンスプログラム６８の実行を開始する（図９２、９
３）。ここでもしＣＰＵ１装置が故障していた場合はＣ
ＰＵ２装置がＯＭ１メッセージをＣＰＵ１装置のかわり
に送信する、いわゆる多重化が容易に達成される。ＣＰ
Ｕ３装置はＰ３ソフトウェアモジュールの中のシーケン
スプログラムを実行しＯＭ３出力信号メッセージを送信
する（図の４６）。ＣＰＵ３装置が続いてＰ２シーケン
スプログラムを実行する（図の９４）。このＰ２シーケ
ンスプログラムの実行が終わった時、ＯＭ２出力信号メ
ッセージ４４は他のＣＰＵ装置から送信されていないた
め、ＣＰＵ３装置が送信する。この送信が終わった時Ｃ
ＰＵ１装置とＣＰＵ２装置ではまだＰ２シーケンスプロ
グラムを実行中であるが、この両ＣＰＵ装置がＯＭ２出
力信号メッセージ４４を受信すると両ＣＰＵ装置のマイ
クロプロセッサがＰ２シーケンスプログラムの実行を途
中で取りやめる。これが負荷の平準化の例である。最後
に全Ｉ／Ｏ装置はＯＭ１出力信号メッセージ４２、ＯＭ
２出力信号メッセージ４４、ＯＭ３出力信号メッセージ
４６の全メッセージを受信したということで、各Ｉ／Ｏ
装置の出力信号バッファの信号を機械装置に一斉に出力
する。その出力信号はＯ１出力信号９８、Ｏ２出力信号
９９、Ｏ３出力信号１００である。以上で図１に示すシ
ーケンスコントローラシステムの１周期の動作が終わ
る。図８は図３に示すＩ／Ｏ１装置の制御プログラム５
１の処理内容を示す図である。図８において、処理内容
は処理１と処理２に分かれている。処理１は処理２に割
り込む形で実行される。処理１は通信インターフェース
が何かを受信した場合および何かを送信した場合に起動
される。処理２は処理１から起動される。まず、処理１
の内容を処理ステップの番号順に説明する。説明の中の
「ｎ」は１、２、または３である。１０１処理１が起動されると、受信完了か送信完了か
を調べる。ＮＯならば処理１は終わる。１０２トークンを受信したかどうかを調べる。１０３ＹＥＳなら処理２を起動する。処理２はＩＭｎ
入力信号メッセージを送信する（ステップ１１７）。１０４ＩＭｎ入力信号メッセージを受信または送信し
たかを調べる。１０５ＹＥＳならＩＭｎ入力信号メッセージに対応す
るＩＦｎフラグビットを１にする。１０６フラグビットＩＦ１、ＩＦ２、ＩＦ３が全て１
がどうか調べる。１０７ＹＥＳなら処理２を起動する。処理２は機械装
置から信号を入力する（ステップ１２０）。１０８ＯＭｎ出力信号メッセージを受信したかどうか
を調べる。１０９ＹＥＳならＯＦｎフラグビットを１にする。１１０ＯＭｎ出力信号メッセージが自分のＩ／Ｏ装置
で機械装置に出力すべきものであるかどうかを調べる。１１１ＹＥＳならＯＭｎ出力信号メッセージの中のＯ
ｎ出力信号をＯＢｎ出力信号バッファに格納する。１１２フラグビットＯＦ１、ＯＦ２、ＯＦ３の全てが
１かどうか調べる。１１３ＹＥＳなら処理２を起動する。処理２は機械装
置に信号を出力する（ステップ１２３）。次に処理２の
内容を説明する。１１４このＩ／Ｏ装置がスタートしたときに、最初に
機械装置からＩｎ入力信号を入力し、それをＩＢｎ入力
信号バッファに格納する。１１５トークンを受信しているかどうかを調べる。１１６ＮＯであれば処理１の１０３から起動されるま
で待つ。１１７ＹＥＳであればＩＢｎ入力信号バッファからＩ
ｎ入力信号を読み出し、それをＩＭｎ入力信号メッセー
ジの形で送信する。１１９フラグビットＩＦ１、ＩＦ２、ＩＦ３が全て１
がどうか調べる。１１８ＮＯであれば処理１の１０７から起動されるま
で待つ。１２０ＹＥＳであれば１１４と同じ処理を行う。ここ
で入力された信号は次のサイクルで使用される。１１９
の目的は機械装置から信号を入力するタイミングを同期
化するためである。１２１フラグビットＯＦ１、ＯＦ２、ＯＦ３の全てが
１かどうか調べる。１２２ＮＯであれば処理１の１１３から起動されるま
で待つ。１２３ＹＥＳであればＯＢｎ出力信号バッファのＯｎ
信号を読み出し、そのＯｎ信号を機械装置に出力する。
なお、１２１の目的は機械装置に信号を出力するタイミ
ングを同期化するためである。１２４次のサイクルの処理に備えて全ての同期フラグ
ビットを０にする。図９は図４に示すＣＰＵ１装置の制御プログラム７１の
処理内容を示す図である。図９において、処理内容は処
理１と処理２に分かれている。処理１は処理２に割り込
む形で実行される。処理１は通信インターフェースが何
かを受信した場合および何かを送信した場合に起動され
る。処理２は処理１から起動される。まず、処理１の内
容を説明する。以下図８と同様の方法で説明する。１２５処理１が起動されると、受信完了か送信完了か
を調べる。ＮＯならば処理１は終わる。１２６ＩＭｎ入力信号メッセージを受信したかを調べ
る。１２７ＹＥＳならＩＭｎ入力信号メッセージに対応す
るＩＦｎフラグビットを１にする。１２８ＩＭｎ入力信号メッセージに応答すべきＰｎソ
フトウェアモジュールが自分のＣＰＵ装置内にあるかど
うかを調べる。１２９ＹＥＳならＩＭｎ入力信号メッセージの中のＩ
ｎ信号をＰｎソフトウェアモジュールのＩＢｎ入力信号
バッファに格納する。１３０フラグビットＩＦ１、ＩＦ２、ＩＦ３が全て１
がどうか調べる。１３１ＹＥＳなら処理２を起動する。処理２はプログ
ラムの実行を開始する。１３２トークンを受信しているかどうかを調べる。１３３ＹＥＳなら処理２を起動する。処理２はプログ
ラムの実行結果であるＯＭｎ出力信号メッセージを送信
する。１３４ＯＭｎメッセージを受信または送信したかを調
べる。１３５ＹＥＳならＯＦｎ同期フラグビットを１にす
る。１３６ＯＦｎ同期フラグビットに対応するＰｎプログ
ラムが実行中かどうかを調べる。１３７ＹＥＳであればＰｎプログラムを中断する。つ
まり処理２の１４３を強制的に終わらせる。１３８同期フラグビットＯＦ１、ＯＦ２、ＯＦ３の全
てが１かどうか調べる。１３９ＹＥＳなら処理２を起動する。次に処理２の内
容を説明する。１４０同期フラグビットＩＦ１、ＩＦ２、ＩＦ３が全
て１かどうかを調べる。１４１ＮＯなら処理１の１３１から起動されるまで待
つ。１４２いまから実行しようとするＰｎシーケンスプロ
グラムに対応するＯＦｎフラグビットが１かどうかを調
べる。つまりＰｎシーケンスプログラムの処理結果であ
るＯＭｎ出力信号メッセージが他のＣＰＵ装置からすで
に送信されたかどうかを調べる。１４３ＮＯならばＰｎシーケンスプログラムを実行す
る。１４４トークンを受信しているかどうかを調べる。１４５ＮＯなら処理１の１３３から起動されるまで待
つ。１４６いま実行したＰｎシーケンスプログラムに対応
するＯＦｎフラグビットが１かどうかを調べる。つまり
Ｐｎシーケンスプログラムの処理結果であるＯＭｎ出力
信号メッセージが他のＣＰＵ装置からすでに送信された
かどうかを調べる。１４７ＮＯならＯＭｎ出力信号メッセージを送信す
る。１４８このＣＰＵ装置内にある全プログラムを実行し
たかどうかを調べる。残りのプログラムがあれば処理２
の１４２にもどって実行する。１４９全てのプログラムの実行が終われば、同期フラ
グビットＯＦ１、ＯＦ２、ＯＦ３の全てが１かどうか調
べる。１５０ＮＯならば処理１の１３９が起動するまで待
つ。１５１ＹＥＳなら全同期フラグビットを０にして、次
のサイクルに備える。

【０００７】

【発明の効果】以上説明したように、従来のシーケンス
コントローラシステムでは、ソフトウェアがシステムの
物理構造に依存していたため、ＣＰＵ装置の多重化の困
難さ、ＣＰＵ装置間の負荷の平準化の困難さ、システム
の拡張に伴うソフトウェアの変更の困難さ等があった
が、本発明により、ソフトウェアをシステムの物理構造
から独立させることによって、ソフトウェアの柔軟性を
増し、それらの困難さを解消し、今後必要性が高まるフ
レキスブルなシステムを容易に実現することが可能にな
る。すなわち、Ｉ／Ｏ装置の通信線上の物理的な位置が
変更されても、ＣＰＵ装置の設定変更やＣＰＵ装置内の
シーケンス処理プログラムの変更をする必要がない。シ
ーケンス処理プログラムが他のＣＰＵ装置に移されたと
しても、Ｉ／Ｏ装置の設定変更をする必要がない。通信
線上に新しいＣＰＵ装置やＩ／Ｏ装置が追加されても、
従来から存在するＣＰＵ装置の設定変更や、ＣＰＵ装置
内のシーケンス処理プログラムの変更や、Ｉ／Ｏ装置の
設定変更をする必要がない。ＣＰＵ装置単位の多重化で
はなく、シーケンス処理プログラム単位の多重化が可能
となり、きめ細かい多重化システムが実現可能である。
しかもシステム稼働開始後に必要なシーケンスプログラ
ムを多重化することも容易である。また稼働開始後に負
荷の大きい( 処理時間の長い) シーケンス処理プログラ
ムが発見された場合、そのプログラムを負荷の軽いＣＰ
Ｕ装置にうつしても、他のプログラムやハードウェアの
設定を変更する必要がない。

【図面の簡単な説明】

【図１】本発明によるシーケンスコントローラシステム
の実施例で、物理的構成を示す図。

【図２】本発明によるシーケンスコントローラシステム
の実施例で、論理的構成を示す図。

【図３】本発明によるＩ／Ｏ装置の構成図。

【図４】本発明によるＣＰＵ装置の構成図。

【図５】本発明によるＣＰＵ装置、Ｉ／Ｏ装置間の同期
をとるための同期フラグの構成図。

【図６】ＣＰＵ装置、Ｉ／Ｏ装置の送信権の巡回順序を
示す図。

【図７】本発明によるシステム全体の動作を示す図。

【図８】本発明によるＩ／Ｏ装置の制御プログラムの処
理を示す図。

【図９】本発明によるＣＰＵ装置の制御プログラムの処
理を示す図。

【図１０】従来のシーケンスコントローラシステムの構
成例を示す図。

【図１１】従来のシーケンスコントローラシステムの構
成例を示す図。

【符号の説明】

２１ＣＰＵ１装置２２ＣＰＵ２装置２３ＣＰＵ３装置２４通信線２５Ｉ／Ｏ１装置２６Ｉ／Ｏ２装置２７Ｉ／Ｏ３装置３４機械装置３８Ｐ１ソフトウェアモジュール３９Ｐ２ソフトウェアモジュール４０Ｐ３ソフトウェアモジュール４１、４３、４５入力信号メッセージ４２、４４、４６出力信号メッセージ５０、７２通信インタフェース５１、７１制御プログラム５２、７０マイクロプロセッサ５３、６９同期フラグ５４ソフトウェアモジュール

Claims

【特許請求の範囲】

【請求項１】複数のシーケンスプログラムを内蔵し、
論理演算を行う複数のＣＰＵ装置と、制御対象である機
械装置の信号のインタフェース処理を行う複数のＩ／Ｏ
装置とが通信線を介して結合され、メッセージの交信は
一斉放送通信で行い、前記各装置間で定められた順序で
各装置がトークンを授受するトークンリング方式で前記
メッセージの送信を行うようにしたシーケンスコントロ
ーラシステムにおいて、全てのＣＰＵ装置およびＩ／Ｏ装置が直接接続された１
本の伝送ラインと、各Ｉ／Ｏ装置に内蔵されたＣＰＵと、全てのＣＰＵ装置およびＩ／Ｏ装置に少なくとも１つ以
上内蔵され、前記各Ｉ／Ｏ装置に属する入力信号メッセ
ージおよび出力信号メッセージに含まれるデータを格納
するデータ用バッファを有するソフトウェアモジュール
と、前記入力信号メッセージおよび前記出力信号メッセージ
に含まれ、前記ソフトウェアモジュールが前記各メッセ
ージの送信元を判断できる識別コードと、前記全てのＣＰＵ装置およびＩ／Ｏ装置に内蔵され、１
つのメッセージが送信または受信されるとそのメッセー
ジに対応する全てのビットが１になるフラグビットから
構成される入力信号メッセージ用および出力信号メッセ
ージ用同期フラグとを備え、各Ｉ／Ｏ装置は、前記入力信号メッセージ用同期フラグ
が全て０になると前記機械装置から信号の入力を開始
し、各ＣＰＵ装置は前記入力信号メッセージ用同期フラグが
全て１になると論理演算を開始し、各Ｉ／Ｏ装置は、前記出力信号メッセージ用同期フラグ
が全て１になると前記機械装置へ信号の出力を開始する
ようにしたシーケンスコントローラシステムにおけるソ
フトウェア処理方法。
【請求項２】同一ソフトウェアモジュールを複数のＣ
ＰＵに内蔵させ、各ソフトウェアモジュールに対応する
出力信号メッセージ用同期フラグが０である時のみ出力
信号メッセージを送信するようにした請求項１記載のシ
ーケンスコントローラシステムにおけるソフトウェア処
理方法。