KR101883086B1 - Plc 유닛 및 프로그래머블 로직 컨트롤러 - Google Patents

Plc 유닛 및 프로그래머블 로직 컨트롤러 Download PDF

Info

Publication number
KR101883086B1
KR101883086B1 KR1020167015109A KR20167015109A KR101883086B1 KR 101883086 B1 KR101883086 B1 KR 101883086B1 KR 1020167015109 A KR1020167015109 A KR 1020167015109A KR 20167015109 A KR20167015109 A KR 20167015109A KR 101883086 B1 KR101883086 B1 KR 101883086B1
Authority
KR
South Korea
Prior art keywords
unit
output
input
units
cpu
Prior art date
Application number
KR1020167015109A
Other languages
English (en)
Other versions
KR20160081981A (ko
Inventor
미도리 스기야마
마사히로 우치코시
고이치 신카이
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20160081981A publication Critical patent/KR20160081981A/ko
Application granted granted Critical
Publication of KR101883086B1 publication Critical patent/KR101883086B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/052—Linking several PLC's
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/058—Safety, monitoring
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/14—Plc safety
    • G05B2219/14006—Safety, monitoring in general

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)
  • Safety Devices In Control Systems (AREA)

Abstract

프로그래머블 로직 컨트롤러 시스템은, 복수의 입력 유닛을 조합한 입력 유닛 시스템부와, 복수의 CPU 유닛을 조합한 CPU 유닛 시스템부와, 복수의 출력 유닛을 조합한 출력 유닛 시스템부를 구비한다. 각 시스템부는, 상기 복수의 유닛 중 어느 것을 단독으로 이용할지, 상기 복수의 유닛을 다중화하여 이용할지에 대한 설정을 유지하는 설정 유지부와, 상기 복수의 유닛을 다중화하여 이용하는 설정의 경우에는 상기 복수의 유닛끼리 처리 완료 정보를 대조하여, 대조 결과가 일치인 경우에는 상기 처리 완료 정보를 송신하고, 대조 결과가 불일치인 경우에는 에러 처리를 행하는 대조부를 구비한다. 상기 설정 유지부는, 외부로부터의 설정 지시에 기초하여, 단독으로 이용할지 다중화하여 이용할지가 설정된다.

Description

PLC 유닛 및 프로그래머블 로직 컨트롤러{PLC UNIT AND PROGRAMMABLE LOGIC CONTROLLER}
본 발명은 기능 안전 규격에 대응한 PLC 유닛 및 프로그래머블 로직 컨트롤러에 관한 것이다.
종래, IEC61508의 기능 안전 규격에 있어서의 안전 인테그리티(Integrity, 안정성) 레벨(이하, SIL, Safety Integrity Level이라고 표기함.) 2에 대응하는 유닛은, 고장에 대한 시스템의 내성(耐性)(이하, HFT, Hardware Fault Tolerance라고 표기함.)이 0인 경우, IEC61508의 안전 규격으로 정하는 안전측 고장 비율(이하, SFF, Safe Failure Fraction이라고 표기함.)이 90% 이상일 필요가 있다. 또, SIL 2에 대응하는 유닛은, HFT가 1인 경우, SFF가 60% 이상일 필요가 있다. 또한, HFT가 0이란, 시스템 기능이 하나 고장난 것에 의해 시스템 기능이 상실되어 버리는 것이다. 또, HFT가 1이란, 시스템 기능이 두 개 고장난 것에 의해 시스템 기능이 상실되어 버리는 것을 의미한다.
또, SIL 2 보다도 높은 안전성이 요구되는 SIL 3에 대응하는 유닛은, HFT가 0인 경우 SFF는 99% 이상일 필요가 있다. 또, SIL 3에 대응하는 유닛은, HFT가 1인 경우에는 SFF가 90% 이상일 필요가 있고, HFT가 2인 경우, SFF가 60% 이상일 필요가 있다. 또한, HFT가 2란, 시스템 기능이 세 개 고장난 것에 의해 시스템 기능이 상실되어 버리는 것을 의미한다.
일반적으로, SFF를 높게 하기 위해서는, 그레이드가 높은 부품을 이용하거나, 많은 부품을 이용할 필요가 있어, 유닛의 제조 코스트의 증대로 이어진다. 이 때문에, SIL 3에 대응하는 유닛은, 내부를 이중화하여 유닛 개별 구성으로 HFT를 1로 함으로써, SFF를 낮게 억제하면서 SIL의 요건을 만족하도록 하는 수법이 취해지는 경우가 있다. 또한, 이중화란, 같은 처리를 병렬하여 실행시키는 것을 의미한다.
시스템 구축의 코스트를 저감시키기 위해, SIL 2에 대응하는 2대의 유닛을 이중화하여 이용하는 수법이 알려져 있다. 즉, SFF 90% 이상 99% 미만의 유닛은, 단독으로는, SIL 3에 대응하지 않지만, 두 개를 이중화하여 이용함으로써 SIL 3에 대응 가능해진다. 환언하면, SFF 90% 이상 99% 미만의 유닛은, HFT0에서는 SIL 3에 대응할 수 없지만, HFT1을 취함으로써, SIL 3에 대응 가능해진다.
또, 특허 문헌 1에는, 단독으로 SIL 2에 대응하는 입출력 디바이스를 이중화함으로써 SIL 3에 대응시키는 것이 개시되어 있다.
특허 문헌 1: 일본 특개 2010－191943호 공보
두 개의 유닛을 이중화하여 이용하는 경우, 각 유닛의 입력 신호나 출력 신호가 일치하는지 여부를 대조하여 확인할 필요가 있다. 그러나 CPU 유닛, 입력 유닛 및 출력 유닛을 조합하여 구성하는 프로그래머블 로직 컨트롤러에서는, 입력 유닛이나 출력 유닛은, CPU 유닛 이외의 유닛과 정보를 교환하는 마스터 기능을 구비하지 않은, 따라서, 두 개의 유닛을 이중화하여 프로그래머블 로직 컨트롤러를 구성하는 경우에는, 각 유닛의 입력 신호나 출력 신호를 대조하는 동작을 모두 CPU 유닛으로 행하지 않으면 안 되게 되어, 응답 성능이 떨어져 버린다. 응답 성능이 낮아지면, 안전 거리가 길어져, 안전성을 유지할 수 없게 되기 때문에, SIL 2에 대응하는 유닛을 이중화하여 SIL 3에 대응하는 프로그래머블 로직 컨트롤러를 구축하면, 적용할 수 있는 용도가 한정되어 버린다. 또한, 이하의 설명에 있어서, CPU 유닛, 입력 유닛, 출력 유닛 등을 총칭하여 PLC 유닛이라고 말한다.
특허 문헌 1은, 입출력 디바이스를 이중화함으로써 시스템의 안전 레벨을 높이는 것이지만, 특허 문헌 1의 입출력 디바이스와 마찬가지의 아이디어로, SIL 2에 대응하는 유닛을 간단하게 이중화하여 프로그래머블 로직 컨트롤러를 구축하는 것 만으로는, 상기와 같이 용도가 한정되어 버린다고 하는 문제가 발생해 버린다.
한편, SIL 3에 대응한 유닛을 사용하여 SIL 2에 대응한 프로그래머블 로직 컨트롤러를 구축하면, 각 유닛의 신뢰성이나 리던던시(redundancy, 冗長性)가 과잉이 되어, 시스템 구축에 필요로 하는 코스트가 비싸져 버린다.
이 때문에, 현재로서는, SIL 2에 대응하는 프로그래머블 로직 컨트롤러용의 유닛과, SIL 3에 대한 프로그래머블 로직 컨트롤러용의 유닛을 따로 따로 준비하는 것이 필요하게 되어 있지만, 코스트 삭감 등을 위해서 이들을 공통화하는 것에 대한 요구가 높아지고 있다.
본 발명은, 상기를 감안하여 이루어진 것으로서, CPU 유닛의 부하를 증대시키거나, 각 유닛의 신뢰성이나 리던던시를 과잉으로 하는 일 없이 SIL 2 및 SIL 3에 대응하는 것이 가능한 PLC 유닛 및 프로그래머블 로직 컨트롤러를 얻는 것을 목적으로 한다.
상술한 과제를 해결하여 목적을 달성하기 위해서, 본 발명은 시스템 버스를 구비한 베이스에 장착되고, 타 PLC 유닛과 함께 프로그래머블 로직 컨트롤러를 구성하는 PLC 유닛으로서, 베이스에 장착된 타 PLC 유닛과 시스템 버스를 통해서 데이터를 직접 송수신하는 시스템 버스 인터페이스 기능부와, 단독으로 이용할지 타 PLC 유닛과 이중화시켜 이용할지에 대한 설정을 유지하는 이중화 설정 유지부와, 시스템 버스 인터페이스 기능부를 통해서 이중화의 상대인 타 PLC 유닛으로부터 취득한 처리 완료 정보와 내부에서의 처리로 취득한 처리 완료 정보를 대조하는 정보 대조부를 가지고, 타 PLC 유닛과 이중화시켜 이용하는 설정이 이루어져 있는 경우에는, 정보 대조부에서의 대조 결과가 일치인 경우에 처리 완료 정보를, 처리 완료 정보를 처리하는 이중화의 상대와는 다른 타 PLC 유닛 또는 안전 출력 기기로 송신하고, 대조 결과가 불일치인 경우에는 안전한 상태로 이행하고 출력을 정지시키는 것을 특징으로 한다.
본 발명에 따른 PLC 유닛 및 프로그래머블 로직 컨트롤러는, CPU 유닛의 부하를 증대시키거나, 각 유닛의 신뢰성이나 리던던시를 과잉으로 하는 일 없이 SIL 2 및 SIL 3에 대응하는 것이 가능하다고 하는 효과를 달성한다.
도 1은 본 발명에 따른 PLC 유닛을 이용한 프로그래머블 로직 컨트롤러의 실시 형태의 구성을 나타내는 도면이다.
도 2는 베이스의 구성을 나타내는 도면이다.
도 3은 CPU 유닛의 구성을 나타내는 도면이다.
도 4는 입력 유닛의 구성을 나타내는 도면이다.
도 5는 출력 유닛의 구성을 나타내는 도면이다.
도 6은 엔지니어링 툴에 있어서의 시스템 구성 표시 화면의 일례를 나타내는 도면이다.
도 7은 SIL 설정 화면의 일례를 나타내는 도면이다.
도 8은 실시 형태에 따른 PLC 유닛을 이용한 프로그래머블 로직 컨트롤러의 다른 구성을 나타내는 도면이다.
도 9는 입력 유닛의 동작의 흐름을 나타내는 도면이다.
도 10은 CPU 유닛의 동작의 흐름을 나타내는 도면이다.
도 11은 출력 유닛의 동작의 흐름을 나타내는 도면이다.
도 12는 마스터 기능을 구비하지 않은 입력 유닛 및 출력 유닛을 이중화하여 SIL 3에 대응시킨 프로그래머블 로직 컨트롤러의 구성을 나타내는 도면이다.
도 13은 단독으로 SIL 3에 대응하는 유닛을 이용하여 SIL 3에 대응시킨 프로그래머블 로직 컨트롤러의 구성을 나타내는 도면이다.
도 14는 증설 베이스를 이용한 프로그래머블 로직 컨트롤러의 구성의 일례를 나타내는 도면이다.
이하에, 본 발명에 따른 PLC 유닛 및 프로그래머블 로직 컨트롤러의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 이 실시 형태에 의해 이 발명이 한정되는 것은 아니다.
실시 형태.
도 1은 본 발명에 따른 PLC 유닛을 이용한 프로그래머블 로직 컨트롤러의 실시 형태의 구성을 나타내는 도면이다. 프로그래머블 로직 컨트롤러(10)는 베이스(1), CPU 유닛(2), 입력 유닛(3) 및 출력 유닛(4)을 가진다.
CPU 유닛(2)은, 입력 유닛(3)으로부터 입력되는 입력치에 기초하여 시퀀스 프로그램을 실행하여 출력치를 생성하고, 생성한 출력치를 출력 유닛(4)으로 출력한다. 입력 유닛(3)은 안전 입력 기기(5)로부터의 입력 신호를 수신하고, 입력 신호가 나타내는 값인 입력치를 CPU 유닛(2)에 출력한다. 출력 유닛(4)은 CPU 유닛(2)으로부터 출력치를 수취하여, 안전 출력 기기(6)에 출력 신호로서 출력한다. 또한, 안전 입력 기기(5)는, 입력 유닛(3)과 접속 가능한 외부 기기로서, 입력 유닛(3)에 대해서 입력 신호를 송신하는 기기이다. 일례를 들면, 안전 입력 기기(5)는, 비상 정지 버튼이나 라이트 커튼 등이다. 안전 출력 기기(6)는, 출력 유닛(4)과 접속 가능한 외부 기기로서, 출력 유닛(4)으로부터 출력 신호를 수신하는 기기이다. 일례를 들면, 안전 출력 기기(6)는 안전 릴레이, 커넥터, 안전 기능 탑재 드라이브 기기 등이다.
CPU 유닛(2), 입력 유닛(3) 및 출력 유닛(4)의 각각은, SFF가 90% 이상이다. 따라서 프로그래머블 로직 컨트롤러(10)는, SIL 2에 대응하고 있다.
도 2는 베이스의 구성을 나타내는 도면이다. 베이스(1)는 논리 회로(11)와, 복수의 슬롯(12)과, 복수의 슬롯(12)을 접속하는 시스템 버스(13)를 가진다.
도 3은 CPU 유닛의 구성을 나타내는 도면이다. CPU 유닛(2)은 SIL 설정 유지부(21), 입력치 수신부(22), 프로그램 실행부(23), 연산 결과 대조부(24), 출력치 송신부(25) 및 시스템 버스 인터페이스 기능부(이하, 시스템 버스 I/F 기능부라고 표기함.)(26)를 가진다. 시스템 버스 I/F 기능부(26)는 버스 마스터(261)를 구비한다.
SIL 설정 유지부(21)는 SIL 2 및 SIL 3 중 어느 것에 대응시킬지에 대한 설정, 즉, 단독으로 이용할지 타 CPU 유닛과 이중화하여 이용할지에 대한 설정을 유지하는 이중화 설정 유지부이다. 입력치 수신부(22)는 입력 유닛(3)으로부터 송신된 입력치를 수신한다. 프로그램 실행부(23)는 입력치 수신부(22)가 수신한 입력치에 기초하여 시퀀스 프로그램을 실행하여, 출력치를 생성한다. 연산 결과 대조부(24)는 다중화되어 있는 타 CPU 유닛(2)과의 사이에서 연산 결과를 대조한다. 출력치 송신부(25)는, 연산 결과를 출력치로서 출력 유닛(4)에 송신한다. 시스템 버스 I/F 기능부(26)는, 시스템 버스(13)를 통해서 정보를 송수신하기 위한 인터페이스이다. 버스 마스터(261)는, 시스템 버스(13)에 접속되어 있는 임의의 타 유닛과 정보를 교환하는 기능을 가진다.
도 4는 입력 유닛의 구성을 나타내는 도면이다. 입력 유닛(3)은 SIL 설정 유지부(31), 입력 신호 수신부(32), 입력치 대조부(33), 입력치 송신부(34) 및 시스템 버스 I/F 기능부(35)를 가진다. 시스템 버스 I/F 기능부(35)는, 버스 마스터(351)를 구비한다.
SIL 설정 유지부(31)는 SIL 2 및 SIL 3 중 어느 것에 대응시킬지에 대한 설정, 즉, 단독으로 이용할지 다른 입력 유닛과 이중화하여 이용할지에 대한 설정을 유지하는 이중화 설정 유지부이다. 입력 신호 수신부(32)는 안전 입력 기기(5)로부터 입력 신호를 수신한다. 입력치 대조부(33)는 다중화되어 있는 타 입력 유닛(3)과의 사이에서 입력치를 대조한다. 입력치 송신부(34)는, 입력 신호를 입력치로서 CPU 유닛(2)에 송신한다. 시스템 버스 I/F 기능부(35)는 시스템 버스(13)를 통해서 정보를 송수신하기 위한 인터페이스이다. 버스 마스터(351)는 시스템 버스(13)에 접속되어 있는 임의의 타 유닛과 정보를 교환하는 기능을 가진다.
도 5는 출력 유닛의 구성을 나타내는 도면이다. 출력 유닛(4)은 SIL 설정 유지부(41), 출력치 수신부(42), 출력치 대조부(43), 출력 신호 송신부(44) 및 시스템 버스 I/F 기능부(45)를 가진다. 시스템 버스 I/F 기능부(45)는 버스 마스터(451)를 구비한다.
SIL 설정 유지부(41)는 SIL 2 및 SIL 3 중 어느 것에 대응시킬지에 대한 설정, 즉, 단독으로 이용할지 다른 출력 유닛과 이중화하여 이용할지에 대한 설정을 유지하는 이중화 설정 유지부이다. 출력치 수신부(42)는 CPU 유닛(2)으로부터 출력치를 수신한다. 출력치 대조부(43)는 다중화되어 있는 타 출력 유닛(4)과의 사이에서 출력치를 대조한다. 출력 신호 송신부(44)는 출력치를 출력 신호로서 안전 출력 기기(6)에 송신한다. 시스템 버스 I/F 기능부(45)는 시스템 버스(13)를 통해서 정보를 송수신하기 위한 인터페이스이다. 버스 마스터(451)는 시스템 버스(13)에 접속되어 있는 임의의 타 유닛과 정보를 교환하는 기능을 가진다.
통신 방법에 대해서 설명한다. CPU 유닛(2)과 피제어 유닛인 입력 유닛(3) 및 출력 유닛(4)이 베이스(1)상에 장착되어 있다. CPU 유닛(2), 입력 유닛(3) 및 출력 유닛(4)의 버스 마스터(261, 351, 451)는, 베이스(1)상의 모든 유닛에 대해서 액세스 요구에 대한 커멘드를 송신할 수 있는 마스터 기능을 구비하고 있다.
통신시의 동작의 일례로서, 입력 유닛(3)이 시스템 버스(13)를 통해서 출력 유닛(4) 앞으로 액세스 요구에 대한 커멘드를 송신하면, 논리 회로(11)가 액세스 요구에 대한 커멘드를 판독하여, 액세스처인 출력 유닛(4)에 셀렉트 신호를 송신한다. 셀렉트 신호를 수신한 출력 유닛(4)은, 입력 유닛(3)에 대해서 시스템 버스(13)를 통해서 응답을 반환한다.
프로그래머블 로직 컨트롤러(10)를 구성하는 CPU 유닛(2), 입력 유닛(3) 및 출력 유닛(4)은, 설정이 SIL 2인 것을 나타내는 정보, 환언하면 단독으로 이용하는 것을 나타내는 정보를 SIL 설정 유지부(21, 31, 41)에 유지하고 있다. 또한, SIL 2에 대응시키는 설정과 SIL 3에 대응시키는 설정을 전환하는 방법, 환언하면 단독으로 이용하는 설정과 이중화하여 이용하는 설정을 전환하는 방법으로서는, 프로그래머블 로직 컨트롤러(10)에 엔지니어링 툴을 접속하여 변경하는 방법이나, 각 유닛에 설정 변환용의 스위치나 외부 핀을 마련하는 등의 방법을 적용 가능하다.
도 6은 엔지니어링 툴에 있어서의 시스템 구성 표시 화면의 일례를 나타내는 도면이다. 복수의 PLC 유닛을 조합하여 프로그래머블 로직 컨트롤러(10)를 구축함에 있어서, 엔지니어링 툴의 시스템 구성 화면상(71)에서, 베이스(1)가 구비하는 복수의 슬롯(12)의 각각에 어떠한 PLC 유닛을 접속할지를 나타내는 시스템 구성 정보를 유저의 입력 조작에 의해서 작성한다.
시스템 구성 표시 화면(71)상에서, PLC 유닛을 지정하는 조작을 행함으로써, 지정한 PLC 유닛에 대한 SIL 설정 화면을 호출할 수 있다. 도 7은 SIL 설정 화면의 일례를 나타내는 도면이며, 파선으로 둘러싸인 슬롯 번호 0번의 슬롯(12)에 접속된 PLC 유닛이 선택된 상태를 도시하고 있다. SIL 2에 대응하는 라디오 버튼(82) 및 SIL 3에 대응하는 라디오 버튼(83)이 마련된 선택 다이얼로그(81)가 SIL 설정 화면으로서 시스템 구성 화면(71)에 겹쳐서 표시되어 있다. 선택 다이얼로그(81)상에서 SIL 2에 대응하는 라디오 버튼(82) 또는 SIL 3에 대응하는 라디오 버튼(83)을 선택 상태로 하고, OK 버튼(84)을 프레스함으로써, 선택 다이얼로그(81)상에서 선택된 내용이 엔지니어링 툴상에 유지된다. 또한, 캔슬 버튼(85)이 프레스되었을 경우에는, 선택 다이얼로그(81)상에서 선택된 내용은, 엔지니어링 툴에 유지되지 않고 파기된다. 엔지니어링 툴에 유지된 각 PLC 유닛의 SIL 설정은, 엔지니어링 툴상에서 프로그래머블 로직 컨트롤러(10)로의 기입 조작이 행해졌을 때 엔지니어링 툴로부터 프로그래머블 로직 컨트롤러(10)에 전송된다. 이것에 의해, 각 PLC 유닛에는 엔지니어링 툴상에서 설정된 SIL 설정이 반영된다.
또한, 프로그래머블 로직 컨트롤러(10)의 도시하지 않은 디바이스 메모리에, 자기(自機)의 시스템 구성 정보, 즉, 베이스(1)의 복수의 슬롯(12)의 각각에 어떠한 PLC 유닛이 접속됨으로써 프로그래머블 로직 컨트롤러(10)가 구성되어 있는지를 나타내는 정보를 격납해 두고, 엔지니어링 툴상에서 프로그래머블 로직 컨트롤러(10)의 시스템 구성을 표시하기 위한 조작이 행해졌을 때, 엔지니어링 툴이, 프로그래머블 로직 컨트롤러(10)의 도시하지 않은 디바이스 메모리로부터 시스템 구성 정보를 판독하여, 시스템 구성 화면상에 프로그래머블 로직 컨트롤러(10)의 시스템 구성을 표시하도록 해도 좋다.
도 8은 실시 형태에 따른 PLC 유닛을 이용한 프로그래머블 로직 컨트롤러의 다른 구성을 나타내는 도면이다. 프로그래머블 로직 컨트롤러는 베이스(1), CPU 유닛(2)(21, 22), 입력 유닛(3)(31, 32) 및 출력 유닛(4)(41, 42)을 가진다. 또한, 두 개의 CPU 유닛(2)은, 같은 구성이지만, CPU 유닛(21), CPU 유닛(22)과 같이 부호에 첨자를 부여하여 표기함으로써, 양자를 구별하여 설명할 수 있도록 하고 있다. 이들은 본 실시 형태를 설명하는데 편의적인 것이며, 각각의 구성은 도 3에 도시한 CPU 유닛(2)과 같다. 입력 유닛(31, 32), 출력 유닛(41, 42)에 대해서도 마찬가지이다. 즉, 입력 유닛(31, 32)의 각각의 구성은 도 4에 도시한 입력 유닛(3)과 같고, 출력 유닛(41, 42)의 각각의 구성은 도 5에 도시한 출력 유닛(4)과 같다.
CPU 유닛(21, 22), 입력 유닛(31, 32) 및 출력 유닛(41, 42)은, 각각 이중화되어 있다. 또, CPU 유닛(21, 22), 입력 유닛(31, 32) 및 출력 유닛(41, 42)의 각각은, SFF가 90% 이상이다. CPU 유닛(21, 22), 입력 유닛(31, 32) 및 출력 유닛(41, 42)의 각각은 이중화되어 있고, HFT가 1이기 때문에, 프로그래머블 로직 컨트롤러(10)는 SIL 3에 대응하고 있다.
프로그래머블 로직 컨트롤러(10)를 구성하는 CPU 유닛(21, 22), 입력 유닛(31, 32) 및 출력 유닛(41, 42)은, 설정이 SIL 3인 것을 나타내는 정보, 환언하면 이중화하여 이용하는 것을 나타내는 정보를 SIL 설정 유지부(21, 31, 41)에 유지하고 있다.
도 9는 입력 유닛의 동작의 흐름을 나타내는 도면이다. 입력 신호 수신부(32)는 안전 입력 기기(5)로부터 입력 신호를 수신한다(스텝 S100). 입력치 송신부(34)는 SIL 설정 유지부(31)에 유지되어 있는 정보가 SIL 2를 나타내는지 SIL 3을 나타내는지를 확인한다(스텝 S101). SIL 설정 유지부(31)에 유지되어 있는 정보가 SIL 2를 나타내는 경우는(스텝 S101/SIL 2), 입력치 송신부(34)는 시스템 버스 I/F 기능부(35)를 통해서 1대의 CPU 유닛(2)에 입력치를 송신한다(스텝 S102).
SIL 설정 유지부(31)에 유지되어 있는 정보가 SIL 3을 나타내는 경우는(스텝 S101/SIL 3), 입력치 대조부(33)는, 시스템 버스 I/F 기능부(35)를 통해서, 이중화의 상대인 다른 쪽의 입력 유닛(3)으로부터 입력치를 취득함과 아울러, 입력 신호 수신부(32)로부터 수신한 입력치를 다른 쪽의 입력 유닛(3)으로 송신함으로써, 입력치를 교환한다(스텝 S103). 시스템 버스 I/F 기능부(35)는 마스터 기능을 가지는 버스 마스터(351)를 구비하고 있기 때문에, CPU 유닛(2)을 경유하지 않고, 타 입력 유닛(3)에 직접 액세스 요구를 보내 입력치를 취득할 수 있다. 또한, 도 8 중에서는, 입력치 대조부(33)가, 시스템 버스 I/F 기능부(35)를 통해서, 타 입력 유닛(3)으로부터 입력치를 취득하는 것을 화살표 A로 나타내고 있다.
입력치 대조부(33)는 입력 신호 수신부(32)로부터 취득한 입력치와, 타 입력 유닛(3)으로부터 취득한 입력치를 대조한다(스텝 S104). 즉, 입력 유닛(3)에 있어서는, 처리 완료 정보는 입력치이고, 입력치 대조부(33)가 정보 대조부로서의 기능을 담당한다. 대조의 결과 양자가 일치하면(스텝 S104/OK), 입력치 송신부(34)는, 시스템 버스 I/F 기능부(35)를 통해서, 2대의 CPU 유닛(2)에 입력치를 출력한다(스텝 S105). 한편, 대조의 결과 양자가 일치하지 않는 경우는(스텝 S104/NG), 안전한 상태로 이행하고 출력을 OFF시키는 에러 처리를 행한다(스텝 S106). 이 경우에는, 입력 유닛(3)은, CPU 유닛(2)에 대해서 대조 불일치를 통지하고, 입력 유닛(3)으로부터의 통지를 받은 CPU 유닛(2)이 출력 유닛(4)에 대해서 정지 신호를 송신하여, 출력 유닛(4)의 출력을 정지시킴으로써 안전한 상태로 이행하고 출력을 OFF할 수 있다.
또한, SIL 설정 유지부(31)에 유지되어 있는 정보가 SIL 3을 나타내는 경우, 입력 유닛(3)은 타 입력 유닛(3)과 이중화되어 있기 때문에, 두 개의 입력 유닛(3)이 서로 입력치를 다른 쪽의 입력 유닛(3)으로부터 취득하여 대조를 행하고, 양쪽의 입력 유닛(3)의 대조 결과가 일치하는 경우에, 입력치 송신부(34)가 CPU 유닛(2)에 입력치를 송신한다. 또한, 타 입력 유닛(3)으로부터의 입력치의 취득 및 대조는, 두 개의 입력 유닛(3)의 양쪽에서 행하지만, CPU 유닛(2)으로의 입력치의 송신은, 어느 한쪽만이 행해도 된다.
도 10은 CPU 유닛의 동작의 흐름을 나타내는 도면이다. 입력치 수신부(22)는 입력 유닛(3)으로부터 입력치를 수신한다(스텝 S200). 그 후, 프로그램 실행부(23)는 시퀀스 프로그램을 실행하여 출력치를 생성한다(스텝 S201). 출력치 송신부(25)는, SIL 설정 유지부(21)에 유지되어 있는 정보가 SIL 2를 나타내는지 SIL 3을 나타내는지를 확인한다(스텝 S202). SIL 설정 유지부(21)에 유지되어 있는 정보가 SIL 2를 나타내는 경우는(스텝 S202/SIL 2), 출력치 송신부(25)는, 시스템 버스 I/F 기능부(26)를 통해서 1대의 출력 유닛(4)으로 출력치를 송신한다(스텝 S203).
SIL 설정 유지부(21)에 유지되어 있는 정보가 SIL 3을 나타내는 경우는(스텝 S202/SIL 3), 연산 결과 대조부(24)는, 시스템 버스 I/F 기능부(26)를 통해서 이중화의 상대인 다른 쪽의 CPU 유닛(2)으로부터 연산 결과를 취득함과 아울러, 프로그램 실행부(23)로부터 수신한 연산 결과를, 다른 쪽의 CPU 유닛(2)에 송신함으로써, 연산 결과를 교환한다(스텝 S204). 시스템 버스 I/F 기능부(26)는 마스터 기능을 가지는 버스 마스터(261)를 구비하고 있기 때문에, 타 CPU 유닛(2)에 직접 액세스 요구를 보내 연산 결과를 취득할 수 있다. 또한, 도 8 중에서는, 연산 결과 대조부(24)가, 시스템 버스 I/F 기능부(26)를 통해서, 타 CPU 유닛(2)으로부터 연산 결과를 취득하는 것을 화살표 B로 나타내고 있다.
연산 결과 대조부(24)는, 프로그램 실행부(23)로부터 수취한 연산 결과와, 타 CPU 유닛(2)으로부터 취득한 연산 결과를 대조한다(스텝 S205). 즉, CPU 유닛(2)에 있어서는, 처리 완료 정보는 연산 결과이며, 연산 결과 대조부(24)가 정보 대조부로서의 기능을 담당한다. 대조의 결과 양자가 일치하면(스텝 S205/OK), 출력치 송신부(25)는, 시스템 버스 I/F 기능부(26)를 통해서, 2대의 출력 유닛(4)에 연산 결과를 출력치로서 송신한다(스텝 S206). 한편, 대조의 결과 양자가 일치하지 않는 경우는(스텝 S205/NG), 안전한 상태로 이행하고 출력을 OFF시키는 에러 처리를 행한다(스텝 S207). 이 경우에는, CPU 유닛(2)이 출력 유닛(4)에 대해서 정지 신호를 송신하여, 출력 유닛(4)의 출력을 정지시킴으로써 안전한 상태로 이행하고 출력을 OFF할 수 있다.
또한, SIL 설정 유지부(21)에 유지되어 있는 정보가 SIL 3을 나타내는 경우, CPU 유닛(2)은, 타 CPU 유닛(2)과 이중화되어 있기 때문에, 두 개의 CPU 유닛(2)이 서로 연산 결과를 다른 쪽의 CPU 유닛(2)으로부터 취득하여 대조를 행하고, 양쪽의 CPU 유닛(2)의 대조 결과가 일치하는 경우에, 출력치 송신부(25)가 출력 유닛(4)으로 출력치를 송신한다. 타 CPU 유닛(2)으로부터의 연산 결과의 취득 및 대조는, 두 개의 CPU 유닛(2)의 양쪽에서 행하지만, 출력 유닛(4)으로의 출력치의 송신은, 어느 한쪽만이 행해도 된다.
또, 이중화되어 있는 두 개의 입력 유닛(3)의 양쪽으로부터 입력치 수신부(22)에 입력치가 보내져 오는 경우, 어느 쪽의 입력치를 이용하여 프로그램을 실행해도 된다. 예를 들면, 두 개의 입력 유닛(3) 중, CPU 유닛(2)에 가까운 슬롯(12)에 장착되어 있는 입력 유닛(3)으로부터 수신한 입력치를 이용하여 프로그램 실행부(23)가 프로그램을 실행하도록 미리 설정해 두어도 좋다.
도 11은 출력 유닛의 동작의 흐름을 나타내는 도면이다. 출력치 수신부(42)는 CPU 유닛(2)으로부터 출력치를 수신한다(스텝 S300). 출력 신호 송신부(44)는 SIL 설정 유지부(41)에 유지되어 있는 정보가 SIL 2를 나타내는지 SIL 3을 나타내는지를 확인한다(스텝 S301). SIL 설정 유지부(41)에 유지되어 있는 정보가 SIL 2를 나타내는 경우는(스텝 S301/SIL 2), 출력 신호 송신부(44)는, 시스템 버스 I/F 기능부(45)를 통해서 안전 출력 기기(6)에 출력치를 출력 신호로서 송신한다(스텝 S302).
SIL 설정 유지부(41)에 유지되어 있는 정보가 SIL 3을 나타내는 경우는(스텝 S301/SIL 3), 출력치 대조부(43)는, 시스템 버스 I/F 기능부(45)를 통해서 이중화의 상대인 다른 쪽의 출력 유닛(4)으로부터 출력치를 취득함과 아울러, 출력치 수신부(42)로부터 수신한 출력치를 다른 쪽의 출력 유닛(4)으로 송신함으로써, 출력치를 교환한다(스텝 S303). 시스템 버스 I/F 기능부(45)는, 마스터 기능을 가지는 버스 마스터(451)를 구비하고 있기 때문에, CPU 유닛(2)을 경유하지 않고, 타 출력 유닛(4)에 직접 액세스 요구를 보내 출력치를 취득할 수 있다. 또한, 도 8 중에서는, 출력치 대조부(43)가, 시스템 버스 I/F 기능부(45)를 통해서, 타 출력 유닛(4)으로부터 출력치를 취득하는 것을 화살표 C로 나타내고 있다.
출력치 대조부(43)는 출력치 수신부(42)로부터 수취한 출력치와, 타 출력 유닛(4)으로부터 취득한 출력치를 대조한다(스텝 S304). 즉, 출력 유닛(4)에 있어서는, 처리 완료 정보는 출력치이고, 출력치 대조부(43)가 정보 대조부로서의 기능을 담당한다. 대조의 결과 양자가 일치하면(스텝 S304/OK), 출력 신호 송신부(44)는, 시스템 버스 I/F 기능부(45)를 통해서, 안전 출력 기기(6)에 출력 신호를 송신한다(스텝 S302). 한편, 대조의 결과 양자가 일치하지 않는 경우는(스텝 S304/NG), 안전한 상태로 이행하고 출력을 OFF시키는 에러 처리를 행한다(스텝 S305). 이 경우에는, 출력 유닛(4)은 안전 출력 기기(6)로의 출력 신호의 송신을 정지한다.
또한, SIL 설정 유지부(41)에 유지되어 있는 정보가 SIL 3을 나타내는 경우, 출력 유닛(4)은 다른 출력 유닛(4)과 이중화되어 있기 때문에, 두 개의 출력 유닛(4)이 서로 출력치를 다른 쪽의 출력 유닛(4)으로부터 취득하여 대조를 행하고, 양쪽의 출력 유닛(4)의 대조 결과가 모두 일치인 경우에, 출력 신호 송신부(44)가 안전 출력 기기(6)에 출력 신호를 송신한다. 또한, 타 출력 유닛(4)으로부터의 출력치의 취득 및 대조는, 두 개의 출력 유닛(4)의 양쪽에서 행하지만, 안전 출력 기기(6)로의 출력치의 송신은, 어느 한쪽만이 행해도 된다.
또, 이중화되어 있는 두 개의 CPU 유닛(2)의 양쪽으로부터 출력치 수신부(42)에 출력치가 보내져 오는 경우, 어느 쪽의 출력치를 이용하여 대조를 행해도 된다. 예를 들면, 두 개의 CPU 유닛(2) 중, 출력 유닛(4)에 가까운 슬롯에 장착되어 있는 CPU 유닛(2)으로부터 수신한 출력치를 이용하여 출력치 대조부(43)가 대조를 행하도록 미리 설정해 두어도 좋다.
또한, CPU 유닛(2), 입력 유닛(3) 및 출력 유닛(4) 중에 SIL 2로 설정되어 있는 것과 SIL 3으로 설정되어 있는 것이 혼재되어 있는 경우에는, 각각의 유닛이 설정대로 동작함으로써, 시스템 전체로서의 프로그래머블 로직 컨트롤러(10)는, 안전 규격상 SIL 2에 대응한다.
마스터 기능을 구비하는 입력 유닛 및 출력 유닛을 이중화하여 SIL 3에 대응시킨 프로그래머블 로직 컨트롤러(10)와의 비교를 위해서, 마스터 기능을 구비하지 않은 입력 유닛 및 출력 유닛을 이중화하여 SIL 3에 대응시킨 프로그래머블 로직 컨트롤러에 대해서 설명한다. 도 12는, 마스터 기능을 구비하지 않은 입력 유닛 및 출력 유닛을 이중화하여 SIL 3에 대응시킨 프로그래머블 로직 컨트롤러의 구성을 나타내는 도면이다. 프로그래머블 로직 컨트롤러(110)는, 프로그램을 실행하는 CPU 유닛(102)이 1대, 안전 입력 기기(105)로부터 입력 신호를 수취하는 입력 유닛(103)이 2대, 안전 출력 기기(106)로 출력 신호를 출력하는 출력 유닛(104)이 2대 동일 베이스(101)상에 장착되어 있다. SFF는 이중화되어 있지 않은 CPU 유닛(102)은 90% 이상, 이중화되어 있는 입력 유닛(103) 및 출력 유닛(104)은 60% 이상이다.
이러한 프로그래머블 로직 컨트롤러(110)에서는, 각 입력 유닛(103)이 안전 입력 기기(105)로부터 입력 신호를 수취하여, 그 신호를 CPU 유닛(102)에 보낸다. CPU 유닛(102)은, 각 입력 유닛(103)으로부터 수취한 입력치를 대조하여, 일치하면 프로그램을 실행하여, 출력치를 각 출력 유닛(104)에 출력한다. 각 출력 유닛(104)은, CPU 유닛(102)으로부터 수취한 출력치를 CPU 유닛(102)으로 보내, 대조를 의뢰한다. 출력 유닛(104)은, 대조 결과로서 「일치」를 CPU 유닛(102)로부터 통지받았다면, 안전 출력 기기(106)에 출력치를 출력한다.
신호가 일치하지 않은 경우는, 어느 경우라도 안전한 상태로 이행하고 출력을 OFF시킨다.
통신 방법에 대해서 설명한다. CPU 유닛(102)이 피제어 유닛인 입력 유닛(103) 및 출력 유닛(104)이 베이스(101)상에 장착되어 있다. CPU 유닛(102)만이 베이스(101)상의 모든 유닛에 대해서 액세스 요구에 대한 커멘드를 송신할 수 있는 마스터 기능을 구비하고 있다. 한편, 피제어 유닛인 입력 유닛(103) 및 출력 유닛(104)은, CPU 유닛(102)의 슬레이브이기 때문에, CPU 유닛(102)이나 타 피제어 유닛에 액세스 요구에 대한 커멘드를 송신할 수 없다.
통신시의 동작의 일례로서, CPU 유닛(102)이 피제어 유닛 앞으로 액세스 요구에 대한 커멘드를 버스를 통해서 송신하면, 논리 회로가 액세스 요구에 대한 커멘드를 판독하여, 액세스처인 피제어 유닛에 셀렉트 신호를 송신한다. 또한, 액세스처의 피제어 유닛이란, 구체적으로는 입력 유닛(103) 또는 출력 유닛(104)이다. 셀렉트 신호를 수신한 피제어 유닛은, CPU 유닛(102)에 대해서 버스를 통해서 응답을 반환한다.
마스터 기능을 구비하지 않은 입력 유닛(103) 및 출력 유닛(104)과 마스터 기능을 가지는 CPU 유닛(102)의 각각을 이중화하여 SIL 3에 대응시킨 프로그래머블 로직 컨트롤러(110)는, 피제어 유닛에 액세스 요구에 대한 커멘드를 보내는 경우, 마스터 기능을 가지는 CPU 유닛(102)으로부터 밖에 피제어 유닛에 액세스 요구에 대한 커멘드를 보낼 수 없다. 따라서 마스터 기능을 구비하지 않은 입력 유닛 및 출력 유닛을 이중화하여 SIL 3에 대응시킨 프로그래머블 로직 컨트롤러는, 피제어 유닛간에서 데이터를 교환하기 위해서는, CPU 유닛(102)을 통할 필요가 있기 때문에, 입력 신호나 출력치의 대조는 CPU 유닛(102)에서 행하고 있다.
이와 같이, CPU 유닛(102)만이 마스터 기능을 가지는 프로그래머블 로직 컨트롤러(110)에서는, 입력치나 출력치를 대조할 때에 매회 CPU 유닛(102)이 대조하기 때문에, 응답 성능이 떨어져 버린다. 응답 성능이 낮아지면, 안전 거리가 길어져, 안전성을 유지할 수 없게 되기 때문에, 프로그래머블 로직 컨트롤러(110)를 SIL 2 보다도 높은 안전도가 요구되는 SIL 3에 대응시켜도, 적용할 수 있는 용도가 한정되어 버린다.
한편, SIL 3에 대응하는 유닛은, HFT가 0인 경우, SFF는 99% 이상일 필요가 있다. 환언하면, 이중화하지 않고 단독으로 SIL 3에 대응시키는 경우, 유닛의 SFF는 99% 이상일 필요가 있다. 또, SIL 3에 대응하는 유닛은, HFT가 1인 경우에는 SFF가 90% 이상일 필요가 있고, HFT가 2인 경우, SFF가 60% 이상일 필요가 있다.
도 13은 단독으로 SIL 3에 대응하는 유닛을 이용하여 SIL 3에 대응시킨 프로그래머블 로직 컨트롤러의 구성을 나타내는 도면이다. 프로그래머블 로직 컨트롤러(210)는 SIL 3에 대응하는 시스템 구성의 일례로서, 프로그램을 실행하는 CPU 유닛(202), 안전 입력 기기(205)로부터 입력 신호를 수취하는 입력 유닛(203), 안전 출력 기기(206)에 출력 신호를 출력하는 출력 유닛(204)이 동일 베이스(201)상에 각 1대 접속되어 있다. 여기서, 입력 유닛(203) 및 출력 유닛(204)은, 내부가 이중화되어 있는 것으로 한다. SFF는 이중화되어 있지 않은 CPU 유닛(202)은 99% 이상, 내부가 이중화되어 있는 입력 유닛(203) 및 출력 유닛(204)은 90% 이상이다.
프로그래머블 로직 컨트롤러(210)에서는, 입력 유닛(203)은 이중화되어 있는 수신부(2031a, 2031b)의 각각에서 안전 입력 기기(205)로부터 입력 신호를 수취한다. 입력 유닛(203)은 각 수신부(2031a, 2031b)에서 수취한 입력 신호를 내부 버스를 통해서 대조하여, 일치하면 CPU 유닛(202)에 입력치를 출력한다. CPU 유닛(202)은 프로그램을 실행하여, 출력치를 출력 유닛(204)에 출력한다. 출력 유닛(204)은 이중화되어 있는 송신부(2041a, 2041b)의 각각에서 출력치를 수취하고, 각 송신부(2041a, 2041b)에서 수취한 출력치를 내부 버스를 통해서 대조하여, 일치하면, 안전 출력 기기(206)에 출력 신호를 송신한다.
신호가 일치하지 않은 경우는, 어느 경우라도 안전한 상태로 이행하고 출력을 OFF시킨다.
프로그래머블 로직 컨트롤러(210)는, 각 유닛이 SIL 3에 대응한 유닛이기 때문에, 이들 유닛을 사용하여 SIL 2에 대응한 시스템을 구축하면, 각 유닛의 신뢰성이나 리던던시가 과잉이 되어, 시스템 구축에 필요로 하는 코스트가 비싸져 버린다.
이상 설명한 것처럼, 본 실시 형태에 따른 프로그래머블 로직 컨트롤러는, CPU 유닛, 입력 유닛 및 출력 유닛의 각각이 마스터 기능을 구비하고 있기 때문에, CPU 유닛을 통하지 않고 데이터 교환이 가능하다. 따라서 이중화에 따라 입력 신호나 출력치를 대조하는 경우에도, CPU 유닛의 부하가 증대하지 않아, 응답 성능이 열화를 방지할 수 있다. 이 때문에, SIL 2 대응의 시스템용의 유닛과 SIL 3 대응의 시스템용의 유닛을 공통화할 수 있다.
또한, 상기의 실시 형태에서는, 기본의 베이스에 CPU 유닛, 입력 유닛 및 출력 유닛을 장착한 구성을 예로 했지만, 증설 베이스를 포함하는 어느 베이스상에 CPU 유닛, 입력 유닛 및 출력 유닛을 각 1대 이상 장착하여 프로그래머블 로직 컨트롤러를 구성할 수 있다. 도 14는 증설 베이스를 이용한 프로그래머블 로직 컨트롤러의 구성의 일례를 나타내는 도면이다. 베이스(3010)에는, CPU 유닛(3020, 3020), 입력 유닛(3030, 3030), 출력 유닛(3040, 3040)이 실장되어 있다. 베이스(3010)에는, m개의 증설 베이스(3011~301m)(m은 임의의 자연수)가 접속되어 있다. 증설 베이스(3011~301m)에는, CPU 유닛(3021, 3021~302m, 302m), 입력 유닛(3031, 3031~303m, 303m), 출력 유닛(3041, 3041~304m, 304m)이 각각 실장되어 있다. 본 실시 형태에 따른 CPU 유닛, 입력 유닛 및 출력 유닛은, 증설 베이스를 이용하여 프로그래머블 로직 컨트롤러를 구성하는 것도 가능하다.
또, 상기의 설명에서는, 유닛을 단독으로 이용함으로써 SIL 2의 안전기준의 규격에 대응시켜, 이중화하여 이용함으로써 SIL 3의 안전기준의 규격에 대응시키는 경우를 예로 했지만, 유닛을 단독으로 이용하는 경우와 이중화하여 이용하는 경우에서 2종류의 안전기준의 규격에 대응시킬 수 있으면, SIL 2 및 SIL 3으로 한정되는 것은 아니다. 예를 들면, ISO13849－1은, 입출력이 1채널씩인 유닛을 단독으로 이용하는 경우에는 안전 카테고리 2에 해당하고, 입출력이 1채널씩인 2대의 유닛을 이중화하여 이용하는 경우에는 안전 카테고리 3 또는 4에 해당하는 규격이지만, 본 발명은 ISO13849－1의 규격에 대응시키는 경우에도 적용 가능하다.
[산업상의 이용 가능성]
이상과 같이, 본 발명에 따른 CPU 유닛, 입력 유닛, 출력 유닛 및 프로그래머블 로직 컨트롤러는, CPU 유닛의 부하를 증대시키거나, 각 유닛의 신뢰성이나 리던던시를 과잉으로 하는 일 없이 SIL 2 및 SIL 3에 대응하는 것이 가능하다는 점에서 유용하다.
1, 101, 201, 3010: 베이스,
2, 102, 202, 3020, 3021, 302m: CPU 유닛,
3, 103, 203, 3030, 3031, 303m: 입력 유닛,
4, 104, 204, 3040, 3041, 304m: 출력 유닛,
5, 105, 205: 안전 입력 기기, 6, 106, 206: 안전 출력 기기,
10, 110: 프로그래머블 로직 컨트롤러,
11: 논리 회로, 12: 슬롯,
13: 시스템 버스, 21, 31, 41: SIL 설정 유지부,
22: 입력치 수신부, 23: 프로그램 실행부,
24: 연산 결과 대조부, 25: 출력치 송신부,
26, 35, 45: 시스템 버스 I/F 기능부, 32: 입력 신호 수신부,
33: 입력치 대조부, 34: 입력치 송신부,
42: 출력치 수신부, 43: 출력치 대조부,
44: 출력 신호 송신부, 71: 시스템 구성 화면,
81: 선택 다이얼로그, 82, 83: 라디오 버튼,
84: OK 버튼, 85: 캔슬 버튼,
261, 351, 451: 버스 마스터, 3011, 301m: 증설 베이스,
2031a, 2031b: 수신부, 2041a, 2041b: 송신부.

Claims (6)

  1. 안전 입력 기기로부터 입력 신호를 수신하여 입력치를 추출하고, 그 입력치를 CPU 유닛으로 송신하고, 버스를 통해서 접속된 다른 입력 유닛과 직접 데이터를 송수신하는 수단을 가지는 입력 유닛을 복수 조합한 입력 유닛 시스템부와,
    상기 입력 유닛으로부터 수신한 입력치에 기초하여 프로그램을 실행해서 연산 결과를 생성하고, 그 연산 결과를 출력치로서 출력 유닛으로 송신하고, 버스를 통해서 접속된 다른 CPU 유닛과 직접 데이터를 송수신하는 수단을 가지는 CPU 유닛을 복수 조합한 CPU 유닛 시스템부와,
    상기 CPU 유닛으로부터 수신한 출력치를 기초로 생성한 출력 신호를 안전 출력 기기로 송신하고, 버스를 통해서 접속된 다른 출력 유닛과 직접 데이터를 송수신하는 수단을 가지는 출력 유닛을 복수 조합한 출력 유닛 시스템부로 이루어지는 프로그래머블 로직 컨트롤러 시스템에 있어서,
    상기 입력 유닛 시스템부는,
    복수의 상기 입력 유닛 중 어느 것을 단독으로 이용할지, 복수의 상기 입력 유닛을 다중화하여 이용할지에 대한 설정을 유지하는 제1 설정 유지부와,
    복수의 상기 입력 유닛을 다중화하여 이용하는 설정이 이루어져 있는 경우에는, 복수의 상기 입력 유닛끼리 상기 입력치를 대조하여, 대조 결과가 일치인 경우에 상기 입력치를, 상기 CPU 유닛으로 송신하고, 상기 대조 결과가 불일치인 경우에는 에러 처리를 행하는 제1 대조부로 구성되고,
    상기 CPU 유닛 시스템부는,
    복수의 상기 CPU 유닛 중 어느 것을 단독으로 이용할지, 복수의 상기 CPU 유닛을 다중화하여 이용할지에 대한 설정을 유지하는 제2 설정 유지부와,
    복수의 상기 CPU 유닛을 다중화하여 이용하는 설정이 이루어져 있는 경우에는, 복수의 상기 CPU 유닛끼리 상기 연산 결과를 대조하여, 대조 결과가 일치인 경우에 상기 연산 결과를 상기 출력 유닛으로 송신하고, 상기 대조 결과가 불일치인 경우에는 에러 처리를 행하는 제2 대조부로 구성되고,
    상기 출력 유닛 시스템부는,
    복수의 상기 출력 유닛 중 어느 것을 단독으로 이용할지, 복수의 상기 출력 유닛을 다중화하여 이용할지에 대한 설정을 유지하는 제3 설정 유지부와,
    복수의 상기 출력 유닛을 다중화하여 이용하는 설정이 이루어져 있는 경우에는, 복수의 상기 출력 유닛끼리 상기 출력치를 대조하여, 대조 결과가 일치인 경우에 상기 출력치를, 상기 안전 출력 기기로 송신하고, 상기 출력치가 불일치인 경우에는 에러 처리를 행하는 제3 대조부로 구성되고,
    상기 제1 설정 유지부, 상기 제2 설정 유지부, 상기 제3 설정 유지부는, 외부로부터의 설정 지시에 기초하여 단독으로 이용할지, 다중화하여 이용할지가 설정되는 것을 특징으로 하는 프로그래머블 로직 컨트롤러 시스템.
  2. 청구항 1에 있어서,
    상기 입력 유닛 시스템부와, 상기 CPU 유닛 시스템부와, 상기 출력 유닛 시스템부로 이루어지는 시스템 구성을 표시하는 시스템 구성 표시부와,
    상기 표시하는 시스템 구성의 복수의 유닛 중, 단독으로 이용할지, 다중화하여 이용할지를 선택하는 선택부와,
    상기 선택부에 의해서 다중화가 선택된 복수의 유닛에 대해, 다중화 지시를 행하는 설정 지시부로 이루어지는 엔지니어링 툴을 구비하는 것을 특징으로 하는 프로그래머블 로직 컨트롤러 시스템.
  3. 안전 입력 기기로부터 입력 신호를 수신하여 입력치를 추출하고, 그 입력치를 CPU 유닛으로 송신하고, 버스를 통해서 접속된 다른 입력 유닛과 직접 데이터를 송수신하는 수단을 가지는 입력 유닛을 복수 조합한 입력 유닛 시스템으로서,
    복수의 상기 입력 유닛 중 어느 것을 단독으로 이용할지, 복수의 상기 입력 유닛을 다중화하여 이용할지에 대한 설정을 유지하는 제1 설정 유지부와,
    복수의 상기 입력 유닛을 다중화하여 이용하는 설정이 이루어져 있는 경우에는, 복수의 상기 입력 유닛끼리 상기 입력치를 대조하여, 대조 결과가 일치인 경우에 상기 입력치를, 상기 CPU 유닛으로 송신하고, 상기 대조 결과가 불일치인 경우에는 에러 처리를 행하는 제1 대조부로 구성되고,
    상기 제1 설정 유지부는, 외부로부터의 설정 지시에 기초하여 단독으로 이용할지, 다중화하여 이용할지가 설정되는 것을 특징으로 하는 입력 유닛 시스템.
  4. 삭제
  5. CPU 유닛으로부터 수신한 출력치를 기초로 생성한 출력 신호를 안전 출력 기기로 송신하고, 버스를 통해서 접속된 다른 출력 유닛과 직접 데이터를 송수신하는 수단을 가지는 출력 유닛을 복수 조합한 출력 유닛 시스템으로서,
    복수의 상기 출력 유닛 중 어느 것을 단독으로 이용할지, 복수의 상기 출력 유닛을 다중화하여 이용할지에 대한 설정을 유지하는 제3 설정 유지부와,
    복수의 상기 출력 유닛을 다중화하여 이용하는 설정이 이루어져 있는 경우에는, 복수의 상기 출력 유닛끼리 상기 출력치를 대조하여, 대조 결과가 일치인 경우에 상기 출력치를, 상기 안전 출력 기기로 송신하고, 상기 출력치가 불일치인 경우에는 에러 처리를 행하는 제3 대조부로 구성되고,
    상기 제3 설정 유지부는, 외부로부터의 설정 지시에 기초하여 단독으로 이용할지, 다중화하여 이용할지가 설정되는 것을 특징으로 하는 출력 유닛 시스템.
  6. 삭제
KR1020167015109A 2014-04-24 2014-04-24 Plc 유닛 및 프로그래머블 로직 컨트롤러 KR101883086B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/061582 WO2015162760A1 (ja) 2014-04-24 2014-04-24 Ｐｌｃユニット及びプログラマブルロジックコントローラ

Publications (2)

Publication Number Publication Date
KR20160081981A KR20160081981A (ko) 2016-07-08
KR101883086B1 true KR101883086B1 (ko) 2018-07-27

Family

ID=54331947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167015109A KR101883086B1 (ko) 2014-04-24 2014-04-24 Plc 유닛 및 프로그래머블 로직 컨트롤러

Country Status (7)

Country Link
US (1) US10073431B2 (ko)
JP (1) JPWO2015162760A1 (ko)
KR (1) KR101883086B1 (ko)
CN (1) CN106233211B (ko)
DE (1) DE112014006323T5 (ko)
TW (2) TWI602040B (ko)
WO (1) WO2015162760A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014111361A1 (de) * 2014-08-08 2016-02-11 Beckhoff Automation Gmbh Verfahren zum Betreiben einer Sicherheitssteuerung und Automatisierungsnetzwerk mit einer solchen Sicherheitssteuerung
EP3267270B1 (de) 2016-07-05 2022-01-19 Siemens Aktiengesellschaft Fehlersicheres automatisierungssystem
JP6452916B1 (ja) * 2018-03-28 2019-01-16 三菱電機株式会社 プログラミング支援装置、プログラミング支援方法およびプログラム
WO2021014646A1 (ja) * 2019-07-25 2021-01-28 三菱電機株式会社 生産支援装置、生産システム及びプログラム
CN111580454B (zh) * 2020-06-28 2021-08-20 山东省计算中心（国家超级计算济南中心） 一种工业安全plc控制器的安全控制方法
US11821935B2 (en) 2021-12-01 2023-11-21 Infineon Technologies Ag Differential aging monitor circuits and techniques for assessing aging effects in semiconductor circuits
US11733288B2 (en) * 2021-12-01 2023-08-22 Infineon Technologies Ag Circuits and techniques for assessing aging effects in semiconductor circuits
CN115061422A (zh) * 2022-07-18 2022-09-16 索提斯云智控科技(上海)有限公司 Plc的互检冗余不丢步实现方案

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324438A (ja) * 2002-05-08 2003-11-14 Nec Corp イーサネット（登録商標）通信装置
JP2010191943A (ja) 2009-01-26 2010-09-02 Mitsubishi Electric Corp 安全制御プログラムの安全性診断装置及び安全性診断方法
JP2011028685A (ja) * 2009-07-29 2011-02-10 Nippon Signal Co Ltd:The 二重化データ処理回路
JP2011180665A (ja) 2010-02-26 2011-09-15 Fuji Electric Co Ltd フォールトトレラント装置、その制御モジュール、プログラム
JP2014075105A (ja) 2012-10-05 2014-04-24 Hitachi Ltd 制御システム

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3314885B2 (ja) * 1992-10-15 2002-08-19 株式会社安川電機 シーケンスコントローラシステムにおけるソフトウェア処理方法
US6049578A (en) 1997-06-06 2000-04-11 Abb Combustion Engineering Nuclear Power, Inc. Digital plant protection system
DE19800311A1 (de) 1998-01-07 1999-07-08 Itt Mfg Enterprises Inc Elektronische, digitale Einrichtung
JP2000040060A (ja) * 1998-07-22 2000-02-08 Omron Corp マルチバスマスタ制御方法および装置
EP0977098B1 (fr) 1998-07-29 2003-04-23 Cegelec Acec S.A. Système redondant de contrôle de procédé
JP2000322102A (ja) 1999-05-14 2000-11-24 Fuji Electric Co Ltd プロセス入出力装置の二重化構成
DE19928517C2 (de) 1999-06-22 2001-09-06 Pilz Gmbh & Co Steuerungssystem zum Steuern von sicherheitskritischen Prozessen
JP2002140206A (ja) 2000-10-31 2002-05-17 Fuji Electric Co Ltd 待機冗長２重化制御装置及びそのアプリケーションプログラム開発装置
JP4569838B2 (ja) * 2001-05-31 2010-10-27 オムロン株式会社 コントローラシステムの設定方法並びにコントローラシステムのモニタ方法
JP2002358106A (ja) 2001-05-31 2002-12-13 Omron Corp 安全コントローラ
JP3606281B2 (ja) 2002-06-07 2005-01-05 オムロン株式会社 プログラマブルコントローラ及びｃｐｕユニット並びに特殊機能モジュール及び二重化処理方法
US8132225B2 (en) * 2004-09-30 2012-03-06 Rockwell Automation Technologies, Inc. Scalable and flexible information security for industrial automation
JP4766252B2 (ja) * 2006-04-28 2011-09-07 オムロン株式会社 プログラマブルコントローラおよび通信ユニット
US7752511B2 (en) * 2006-08-08 2010-07-06 Siemens Industry, Inc. Devices, systems, and methods regarding a PLC system fault
JP4788569B2 (ja) * 2006-10-27 2011-10-05 横河電機株式会社 出力装置
JP4882671B2 (ja) * 2006-11-01 2012-02-22 富士通株式会社 アクセス制御方法及びアクセス制御システム並びにプログラム
JP2008226111A (ja) 2007-03-15 2008-09-25 Fuji Electric Fa Components & Systems Co Ltd ２重化コントローラシステム、その稼動系コントローラ
CN101498919B (zh) * 2008-02-02 2010-12-22 北京城市学院 一种便于规约扩展的采集系统的前置冗余架构及方法
JP5569950B2 (ja) * 2008-07-28 2014-08-13 日本信号株式会社 二重化データ処理回路
JP2011170680A (ja) * 2010-02-19 2011-09-01 Nec Corp フォールト・トレラントサーバ
US8504837B2 (en) * 2010-10-15 2013-08-06 Rockwell Automation Technologies, Inc. Security model for industrial devices
FI122474B (fi) 2010-12-01 2012-02-15 Kone Corp Hissin turvakytkentä sekä menetelmä hissin turvakytkennän toiminnallisen poikkeaman tunnistamiseksi
JP5218585B2 (ja) * 2011-03-15 2013-06-26 オムロン株式会社 制御装置およびシステムプログラム
CN102694365A (zh) 2011-03-24 2012-09-26 上海电气电站设备有限公司 一种汽轮机三重化冗余危急遮断保护系统
CN202321855U (zh) 2011-11-08 2012-07-11 山东科邦自动化工程有限公司 交流变频提升机plc冗余控制装置
JP5658209B2 (ja) 2012-08-21 2015-01-21 株式会社東芝 Ｘ線撮影装置、ｘ線撮影方法およびｘ線画像表示方法
US9191070B2 (en) * 2012-10-26 2015-11-17 Qualcomm Incorporated Multi-instance powerline communication system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324438A (ja) * 2002-05-08 2003-11-14 Nec Corp イーサネット（登録商標）通信装置
JP2010191943A (ja) 2009-01-26 2010-09-02 Mitsubishi Electric Corp 安全制御プログラムの安全性診断装置及び安全性診断方法
JP2011028685A (ja) * 2009-07-29 2011-02-10 Nippon Signal Co Ltd:The 二重化データ処理回路
JP2011180665A (ja) 2010-02-26 2011-09-15 Fuji Electric Co Ltd フォールトトレラント装置、その制御モジュール、プログラム
JP2014075105A (ja) 2012-10-05 2014-04-24 Hitachi Ltd 制御システム

Also Published As

Publication number Publication date
US10073431B2 (en) 2018-09-11
TW201543187A (zh) 2015-11-16
DE112014006323T5 (de) 2016-11-03
CN106233211A (zh) 2016-12-14
WO2015162760A1 (ja) 2015-10-29
TW201643573A (zh) 2016-12-16
US20160313719A1 (en) 2016-10-27
JPWO2015162760A1 (ja) 2017-04-13
CN106233211B (zh) 2019-03-08
KR20160081981A (ko) 2016-07-08
TWI579667B (zh) 2017-04-21
TWI602040B (zh) 2017-10-11

Similar Documents

Publication Publication Date Title
KR101883086B1 (ko) Plc 유닛 및 프로그래머블 로직 컨트롤러
US9170569B2 (en) Method for electing an active master device from two redundant master devices
CN105103061B (zh) 控制和数据传输设备、处理装置和具有分散冗余的用于冗余的过程控制的方法
US20060200257A1 (en) Microprocessor system for a machine controller in safety-certifiable applications
US11487265B2 (en) Systems and methods for simultaneous control of safety-critical and non-safety-critical processes in automation systems using master-minion functionality
EP3629114B1 (en) High availability industrial automation system having primary and secondary industrial automation controllers and method of communicating information over the same
US7783915B2 (en) Automation system and a method and input/output assembly therefore
US11022954B2 (en) Techniques for providing a secured control parameter for multi-channel control of a machine
CN114355760A (zh) 一种主控制站及其热备冗余控制方法
US20180373213A1 (en) Fieldbus coupler and system method for configuring a failsafe module
KR101735919B1 (ko) 인버터 제어 방법
JP6227027B2 (ja) プログラマブルロジックコントローラシステム、入力ユニットシステム、ｃｐｕユニットシステム及び出力ユニットシステム
US9524259B2 (en) Method for operating an automation device to reduce dead time on account of a physical interruption in a ring or a failed unit
US9003067B2 (en) Network and method for operating the network
JP2013025358A (ja) フィールド通信システム
EP2492764B1 (en) Field communication apparatus and process control system
CN104216329A (zh) 安全控制系统
US9241043B2 (en) Method of connecting a hardware module to a fieldbus
JP2015060370A (ja) ロボットコントローラを内蔵した数値制御装置
JP6635238B1 (ja) 安全制御装置および安全制御システム
JPH0318212B2 (ko)
JP2007134906A (ja) 監視制御装置
JPH02231603A (ja) ２重化切換方式
JP4096849B2 (ja) 回線多重化構造を用いた入出力制御システム
JP2008226113A (ja) 数値制御装置及び数値制御システム

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant