TWI602040B - 可程式邏輯控制器系統、輸入模組系統、ｃｐｕ模組系統及輸出模組系統 - Google Patents

可程式邏輯控制器系統、輸入模組系統、ｃｐｕ模組系統及輸出模組系統 Download PDF

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Description

可程式邏輯控制器系統、輸入模組系統、CPU模組系統及輸出模組系統
本發明係關於可應付功能安全規格之可程式邏輯控制器模組(programmable logic controller module)及可程式邏輯控制器。
過去，可應付IEC61508之功能安全規格中的安全完整性等級2(safety integrity level 2)(以下簡稱為SIL 2)之模組，在系統對於故障的耐受度(Hardware Fault Tolerance，以下簡稱為HFT)為0之情況，IEC61508之安全規格中規定的安全側故障比率(Safe Failure Fraction，以下簡稱為SFF)必須在90%以上。另外，可應付SIL 2之模組在HFT為1之情況，SFF必須在60%以上。所謂的HFT為0，係指系統功能(system function)會因為一個故障而喪失。所謂的HFT為1，則是指系統功能會因兩個故障而喪失。
至於可應付安全性的要求比SIL 2高的SIL3之模組，在HFT為0之情況，SFF必須在99%以上。而且， 可應付SIL3之模組，在HFT為1之情況，SFF必須在90%以上。在HFT為2之情況，SFF必須在60%以上。所謂的HFT為2，係指系統功能會因為三個故障而喪失。
一般而言，為了提高SFF，必須採用等級(grade)高的零件、或是採用很多零件，此意謂著模組的製造成本(production cost)之增大。因此，可應付SIL3之模組，有的係採取使內部二重化而以模組單體來使HFT為1，藉此而在壓低SFF的同時也滿足SIL的要件之方法。所謂的二重化，係指使相同的處理並行執行。
為了減低系統構築的成本，已知有將兩台可應付SIL2之模組予以二重化而使用之方法。亦即，單獨一台SFF在90%以上但不到99%之模組雖然不符合SIL3的要求，但將兩台這樣的模組予以二重化而使用就可符合SIL3的要求。換言之，SFF在90%以上但不到99%之模組，雖然在HFT0方面不符合SIL3的要求，但若HFT為1，就可符合SIL3的要求。
專利文獻1中揭示了：使單獨的情況符合SIL2的要求之輸出入裝置(input/output device)二重化來符合SIL3的要求之技術。
[先前技術文獻] (專利文獻)
(專利文獻1)日本特開2010-191943號公報
在使兩個模組做二重化而使用之情況，必須核對確認各模組的輸入訊號或輸出訊號是否一致。但是，在使CPU模組(CPU module)、輸入模組(input module)及輸出模組(output module)相組合而構成之可程式邏輯控制器中，輸入模組及輸出模組並不具備與CPU模組以外的模組交換資訊之主控功能(master function)，因此在使兩個模組做二重化而構成可程式邏輯控制器之情況，核對各模組的輸入訊號或輸出訊號之動作必須全由CPU模組來進行，響應性能會變差。響應性能降低，安全距離就會變長而不能確保安全性，所以使可應付SIL2之模組二重化來構築可應付SIL3之可程式邏輯控制器的話，可應用的用途會受限。在以下的說明中，將CPU模組、輸入模組、輸出模組統稱為可程式邏輯控制器模組(programmable logic controller module)。
專利文獻1雖然為藉由使輸出入裝置二重化來提高系統的安全等級之技術，但以與專利文獻1的輸出入裝置一樣的思考方式，只是單純地使可應付SIL2之模組二重化來構築可程式邏輯控制器，就會發生如上所述之用途受限的問題。
另一方面，使用可應付SIL3之模組來構築要符合SIL2的要求之可程式邏輯控制器的話，各模組的可靠性及備援性會過剩，使構築系統所需的成本變高。
因此，目前的現狀是必須分別準備可應付 SIL2之可程式邏輯控制器用的模組、以及可應付SIL3之可程式邏輯控制器用的模組，但是為了削減成本，希望使兩者能共用之要求越來越高。
本發明係有鑑於上述課題而完成者，其目的在得到：不用使CPU模組的負荷增大、或使各模組的可靠性及冗餘性過剩就可應付SIL2及SIL3之可程式邏輯控制器模組及可程式邏輯控制器。
為了解決上述的課題，達成上述目的，本發明係一種裝設於具備有系統匯流排(system bus)之底座(base)，與別的可程式邏輯控制器模組一起構成可程式邏輯控制器之可程式邏輯控制器模組，具有：透過系統匯流排而與裝設於底座之別的可程式邏輯控制器模組之間直接收發資料(data)之系統匯流排介面功能部；保存是要單獨使用還是與別的可程式邏輯控制器模組做二重化而使用的設定之二重化設定保存部；以及核對透過系統匯流排介面功能部而從一起做二重化的別的可程式邏輯控制器模組取得的處理完資訊、與藉由內部的處理所取得的處理完資訊之資訊核對部，且在設定為與別的可程式邏輯控制器模組做二重化而使用之情況，係在資訊核對部的核對結果為一致之情況將處理完資訊發送至要處理該處理完資訊之與一起做二重化的該別的可程式邏輯控制器模組不同的其他的可程式邏輯控制器模組或安全輸出裝置，在核對結果為不一致之情況則進入安全的狀態而使輸出停止。
本發明之可程式邏輯控制器模組及可程式邏輯控制器，可達成：不用使CPU模組的負荷增大、或使各模組的可靠性及冗餘性過剩就可應付SIL2及SIL3之效果。
1、101、201、3010‧‧‧底座
2、102、202、3020、3021、302m‧‧‧CPU模組
3、103、203、3030、3031、303m‧‧‧輸入模組
4、104、204、3040、3041、304m‧‧‧輸出模組
5、105、205‧‧‧安全輸入裝置
6、106、206‧‧‧安全輸出裝置
10、110‧‧‧可程式邏輯控制器
11‧‧‧邏輯電路
12‧‧‧插槽
13‧‧‧系統匯流排
21、31、41‧‧‧SIL設定保存部
22‧‧‧輸入值接受部
23‧‧‧程式執行部
24‧‧‧演算結果核對部
25‧‧‧輸出值發送部
26、35、45‧‧‧系統匯流排介面功能部
32‧‧‧輸入訊號接收部
33‧‧‧輸入值核對部
34‧‧‧輸入值發送部
42‧‧‧輸出值接收部
43‧‧‧輸出值核對部
44‧‧‧輸出訊號發送部
71‧‧‧系統構成畫面
81‧‧‧選擇對話框
82、83‧‧‧選項按鈕
84‧‧‧OK按鈕
85‧‧‧取消按鈕
261、351、451‧‧‧匯流排主控器
3011、301m‧‧‧擴充機
2031a、2031b‧‧‧接收部
2041a、2041b‧‧‧發送部
第1圖係顯示採用本發明的可程式邏輯控制器模組之可程式邏輯控制器的實施形態的構成之圖。
第2圖係顯示底座的構成之圖。
第3圖係顯示CPU模組的構成之圖。
第4圖係顯示輸入模組的構成之圖。
第5圖係顯示輸出模組的構成之圖。
第6圖係顯示工程工具中的系統構成顯示畫面的一例之圖。
第7圖係顯示SIL設定畫面的一例之圖。
第8圖係顯示採用實施形態的可程式邏輯控制器模組之可程式邏輯控制器的另一種構成之圖。
第9圖係顯示輸入模組的動作的流程之圖。
第10圖係顯示CPU模組的動作的流程之圖。
第11圖係顯示輸出模組的動作的流程之圖。
第12圖係顯示使不具備主控功能之輸入模組及輸出模組二重化來構成可應付SIL3之可程式邏輯控制器的構成之圖。
第13圖係顯示單獨利用可應付SIL3之模組來構成可應付SIL3之可程式邏輯控制器的構成之圖。
第14圖係顯示用了擴充機之可程式邏輯控制器的構成的一例之圖。
以下，根據圖式來詳細說明本發明之可程式邏輯控制器模組及可程式邏輯控制器的實施形態。惟本發明並不受此實施形態所限定。
實施形態.
第1圖係顯示採用本發明的可程式邏輯控制器模組之可程式邏輯控制器的實施形態的構成之圖。可程式邏輯控制器10具有：底座1、CPU模組2、輸入模組3及輸出模組4。
CPU模組2，係根據從輸入模組3輸進來的輸入值而執行順序程式(sequence program)而產生輸出值，並將產生的輸出值輸出至輸出模組4。輸入模組3，係接收來自安全輸入裝置5之輸入訊號，然後將輸入訊號所表示的值(亦即輸入值)輸出至CPU模組2。輸出模組4，係接收CPU模組2所輸出的輸出值，以之作為輸出訊號而將之輸出至安全輸出裝置6。安全輸入裝置5，係可與輸入模組3連接之外部裝置，係將輸入訊號發送給輸入模組3之裝置。舉一個例子來說，安全輸入裝置5係為緊急停止按鈕(emergency stop button)或安全光幕(light curtain)。安全輸出 裝置6，係可與輸出模組4連接之外部裝置，係從輸出模組4接收輸出訊號之裝置。舉一個例子來說，安全輸出裝置6係為安全繼電器(safety relay)、連接器(connector)、或搭載有安全功能之驅動裝置(safety function equipped drive instrument)。
CPU模組2、輸入模組3及輸出模組4的SFF都在90%以上。因此，可程式邏輯控制器10可應付SIL2。
第2圖係顯示底座的構成之圖。底座1具有：邏輯電路11、複數個插槽(slot)12、以及將複數個插槽12連接起來之系統匯流排13。
第3圖係顯示CPU模組的構成之圖。CPU模組2具備有：SIL設定保存部21、輸入值接收部22、程式執行部(program execution part)23、演算結果核對部24、輸出值發送部25以及系統匯流排介面功能部26。系統匯流排介面功能部26具備有匯流排主控器(bus master)261。
SIL設定保存部21，係保存關於要應付SIL2及SIL3的哪一個之設定，亦即保存關於是單獨使用還是與別的CPU模組做二重化而使用之設定之二重化設定保存部。輸入值接收部22係接收從輸入模組3發送來的輸入值。程式執行部23係根據輸入值接收部22所接收到的輸入值而執行順序程式，並產生輸出值。演算結果核對部24係在與多重化的其他CPU模組2之間核對演算結果。輸出值發送部25係以演算結果作為輸出值而將之發送至輸出模組4。系統匯流排介面功能部26係透過系統匯流排13 而收發資訊所需之介面。匯流排主控器261係具有與連接至系統匯流排13之任意的其他模組交換資訊之功能。
第4圖係顯示輸入模組的構成之圖。輸入模組3具備有：SIL設定保存部31、輸入訊號接收部32、輸入值核對部33、輸入值發送部34以及系統匯流排介面功能部35。系統匯流排介面功能部35具備有匯流排主控器351。
SIL設定保存部31，係保存關於要應付SIL2及SIL3的哪一個之設定，亦即保存關於是單獨使用還是與別的輸入模組做二重化而使用之設定之二重化設定保存部。輸入訊號接收部32係從安全輸入裝置5接收輸入訊號。輸入值核對部33係在與多重化的其他輸入模組3之間核對輸入值。輸入值發送部34係以輸入訊號作為輸入值而將之發送至CPU模組2。系統匯流排介面功能部35係透過系統匯流排13而收發資訊所需之介面。匯流排主控器351係具有與連接至系統匯流排13之其他模組交換資訊之功能。
第5圖係顯示輸出模組的構成之圖。輸出模組4具有：SIL設定保存部41、輸出值接收部42、輸出值核對部43、輸出訊號發送部44以及系統匯流排介面功能部45。系統匯流排介面功能部45具備有匯流排主控器451。
SIL設定保存部41，係保存關於要應付SIL2及SIL3的哪一個之設定，亦即保存關於是單獨使用還是與別的輸出模組做二重化而使用之設定之二重化設定保存 部。輸出值接收部42係從CPU模組2接收輸出值。輸出值核對部43係在與多重化的其他輸出模組4之間核對輸出值。輸出訊號發送部44係以輸出值作為輸出訊號而將之發送至安全輸出裝置6。系統匯流排介面功能部45係透過系統匯流排13而收發資訊所需之介面。匯流排主控器451係具有與連接至系統匯流排13之其他模組交換資訊之功能。
在此，針對通訊方法進行說明。CPU模組2與作為被控制模組(controlled module)之輸入模組3及輸出模組4係裝設於底座1上。CPU模組2、輸入模組3及輸出模組4的匯流排主控器261,351,451都具備可對於底座1上的所有模組發出存取要求(access request)之命令(command)之主控功能。
舉一個通訊時的動作的例子來說，輸入模組3透過系統匯流排13而發送存取要求之命令給輸出模組4，邏輯電路11就讀取存取要求之命令，將選擇訊號(select signal)發送給輸出模組4(亦即要存取的對象)。接收到選擇訊號之輸出模組4透過系統匯流排13而對輸入模組3進行回覆。
構成可程式邏輯控制器10之CPU模組2、輸入模組3及輸出模組4，係將表示設定的是SIL2之資訊，換言之係表示要單獨使用之資訊保存於SIL設定保存部21,31,41中。另外，切換要應付SIL2之設定及要應付SIL3之設定的方法，換言之係切換要單獨使用之設定及要做二 重化而使用之設定的方法，可採用將工程工具(engineering tool)連接至可程式邏輯控制器10而進行變更之方法、或是在各模組設置設定切換用開關(switch)或外部跳線針腳(external pin)之方法。
第6圖係顯示工程工具中的系統構成顯示畫面的一例之圖。要將複數個可程式邏輯控制器模組組合起來而構築可程式邏輯控制器10時，係在工程工具的系統構成畫面71上，由使用者進行輸入操作來作成表示在底座1所具備的複數個插槽(slot)12分別連接的是什麼可程式邏輯控制器模組之系統構成資訊。
在系統構成畫面71上，進行指定可程式邏輯控制器模組之操作就可叫出與指定的可程式邏輯控制器模組對應之SIL設定畫面。第7圖係顯示SIL設定畫面的一例之圖，其中顯示選擇的是連接至以虛線圍起來之插槽編號0的插槽12之可程式邏輯控制器模組的狀態。在系統構成畫面71上重疊顯示出作為SIL設定畫面之設有要符合SIL2的要求之選項按鈕(radio button)82及要符合SIL3的要求之選項按鈕83之選擇對話框(selection dialog)81。在選擇對話框81上選擇符合SIL2的選項按鈕82或符合SIL3的選項按鈕83，然後在此狀態下按下OK按鈕84，就會使在選擇對話框81上選擇的內容保存在工程工具上。若按下取消按鈕85，則是不將在選擇對話框81上選擇的內容保存在工程工具上而予以捨棄。保存在工程工具上之各可程式邏輯控制器模組的SIL設定，係於在工程工具上進行了 寫入到可程式邏輯控制器10之操作之際從工程工具傳送到可程式邏輯控制器10。藉此，使在工程工具上設定的SIL設定反映到各可程式邏輯控制器模組。
可先在可程式邏輯控制器10的未圖示的裝置記憶體(device memory)中，儲存可程式邏輯控制器10本身的系統構成資訊，亦即表示在底座1的複數個插槽(slot)12分別連接什麼可程式邏輯控制器模組來構成可程式邏輯控制器10之資訊，然後在工程工具上進行了要使可程式邏輯控制器10的系統構成顯示出來之操作之際，從可程式邏輯控制器10的未圖示的裝置記憶體讀出系統構成資訊，並使可程式邏輯控制器10的系統構成顯示於系統構成畫面上。
第8圖係顯示採用實施形態的可程式邏輯控制器模組之可程式邏輯控制器的另一種構成之圖。可程式邏輯控制器具有：底座1、CPU模組2(21,22)、輸入模組3(31,32)及輸出模組4(41,42)。兩個CPU模組2具有相同的構成，但分別將之標記為CPU模組21及CPU模組22以在說明中能區別兩者。此係為了便於說明本實施形態而做的區分，兩者的構成事實上都與第3圖所示的CPU模組2相同。輸入模組31,32、輸出模組41,42也都一樣。亦即，輸入模組31,32兩者的構成事實上都與第4圖所示的輸入模組3相同。輸出模組41,42兩者的構成事實上都與第5圖所示的輸出模組4相同。
CPU模組21,22、輸入模組31,32及輸出模組 41,42係做二重化。而且，CPU模組21,22、輸入模組31,32及輸出模組41,42各自的SFF都在90%以上。由於CPU模組21,22、輸入模組31,32及輸出模組41,42分別做二重化，且HFT為1，所以可程式邏輯控制器10符合SIL3的要求。
構成可程式邏輯控制器10之CPU模組21,22、輸入模組31,32及輸出模組41,42各自的SIL設定保存部21,31,41中保存有表示設定的是SIL3之資訊，換言之係保存有表示是做二重化而使用之資訊。
第9圖係顯示輸入模組的動作的流程之圖。輸入訊號接收部32從安全輸入裝置5接收輸入訊號(步驟S100)。輸入值發送部34確認SIL設定保存部31所保存的資訊是表示SIL2還是表示SIL3(步驟S101)。若SIL設定保存部31所保存的資訊是表示SIL2(步驟S101的結果為“SIL2”)，則輸入值發送部34透過系統匯流排介面功能部35而將輸入值發送至一台CPU模組2(步驟S102)。
若SIL設定保存部31所保存的資訊是表示SIL3(步驟S101的結果為“SIL3”)，則輸入值核對部33透過系統匯流排介面功能部35而從一起做二重化的另一個輸入模組3取得輸入值，以及將輸入訊號接收部32所接收到輸入值發送至該另一個輸入模組3，藉此而交換輸入值(步驟S103)。系統匯流排介面功能部35因為具備有具有主控功能之匯流排主控器351，所以不用經由CPU模組2，可直接將存取要求發送至另一個輸入模組3而取得輸入值。第8圖中，以箭號A表示輸入值核對部33透過系統 匯流排介面功能部35而從另一個輸入模組3取得輸入值之動作。
輸入值核對部33核對從輸入訊號接收部32接收到的輸入值、與從另一個輸入模組3取得的輸入值(步驟S104)。亦即，在輸入模組3中，處理完資訊係為輸入值，且輸入值核對部33發揮資訊核對部的作用。若核對結果為兩者一致(步驟S104的結果為“OK”)，則輸入值發送部34透過系統匯流排介面功能部35而將輸入值輸出至兩台CPU模組2(步驟S105)。另一方面，若核對結果為兩者不一致(步驟S104的結果為“NG”)，則進行進入安全的狀態而使輸出停止(off)之錯誤(error)處理(步驟S106)。進行步驟S106之錯誤處理的情況，由輸入模組3通知CPU模組2核對不一致，接收到來自輸入模組3的通知之CPU模組2發送停止訊號至輸出模組4，使輸出模組4的輸出停止就可進入安全的狀態而使輸出off。
在SIL設定保存部31所保存的資訊是表示SIL3之情況，輸入模組3因為與另一個輸入模組3一起做二重化，所以兩個輸入模組3互相從另一方的輸入模組3取得輸入值而進行核對，且在兩方的輸入模組3的核對結果一致之情況，輸入值發送部34將輸入值發送至CPU模組2。另外，來自另一個輸入模組3之輸入值的取得及核對，雖然是在兩個輸入模組3都進行，但發送輸入值至CPU模組2之動作可只由任一方的輸入模組3進行。
第10圖係顯示CPU模組的動作的流程之 圖。輸入值接收部22從輸入模組3接收輸入值(步驟S200)。從輸入模組3接收到輸入值後，程式執行部23執行順序程式而產生輸出值(步驟S201)。輸出值發送部25確認SIL設定保存部21所保存的資訊是表示SIL2還是表示SIL3(步驟S202)。若SIL設定保存部21所保存的資訊是表示SIL2(步驟S202的結果為“SIL2”)，則輸出值發送部25透過系統匯流排介面功能部26而將輸出值發送至一台輸出模組4(步驟S203)。
若SIL設定保存部21所保存的資訊是表示SIL3(步驟S202的結果為“SIL3”)，則演算結果核對部24透過系統匯流排介面功能部26而從一起做二重化的另一個CPU模組2取得演算結果，以及將從程式執行部23接收到的演算結果發送至該另一個CPU模組2，藉此而交換演算結果(步驟S204)。系統匯流排介面功能部26因為具備有具有主控功能之匯流排主控器261，所以可直接將存取要求發送至另一個CPU模組2而取得演算結果。第8圖中，以箭號B表示演算結果核對部24透過系統匯流排介面功能部26而從另一個CPU模組2取得演算結果之動作。
演算結果核對部24核對從程式執行部23接收到的演算結果、與從另一個CPU模組2取得的演算結果(步驟S205)。亦即，在CPU模組2中，處理完資訊係為演算結果，且演算結果核對部24發揮資訊核對部的作用。若核對結果為兩者一致(步驟S205的結果為“OK”)，則輸出值發送部25以演算結果作為輸出值而透過系統匯流排 介面功能部26將之發送至兩台輸出模組4(步驟S206)。另一方面，若核對結果為兩者不一致(步驟S205的結果為“NG”)，則進行進入安全的狀態而使輸出off之錯誤處理(步驟S207)。進行步驟S207之錯誤處理的情況，由CPU模組2發送停止訊號至輸出模組4，使輸出模組4的輸出停止就可進入安全的狀態而使輸出off。
在SIL設定保存部21所保存的資訊是表示SIL3之情況，CPU模組2因為與另一個CPU模組2一起做二重化，所以兩個CPU模組2互相從另一方的CPU模組2取得演算結果而進行核對，且在兩方的CPU模組2的核對結果一致之情況，輸出值發送部25將輸出值發送至輸出模組4。來自另一個CPU模組2之演算結果的取得及核對，雖然是在兩個CPU模組2都進行，但發送輸出值至輸出模組4之動作可只由任一方的CPU模組2進行。
另外，在做二重化的兩個輸入模組3都發送輸入值至輸入值接收部22之情況，可使用任一個輸入值來執行程式。例如，可預先設定為程式執行部23使用兩個輸入模組3之中之裝設於較接近CPU模組2的插槽12之輸入模組3發送來的輸入值來執行程式。
第11圖係顯示輸出模組的動作的流程之圖。輸出值接收部42從CPU模組2接收輸出值(步驟S300)。輸出訊號發送部44確認SIL設定保存部41所保存的資訊是表示SIL2還是表示SIL3(步驟S301)。若SIL設定保存部41所保存的資訊是表示SIL2(步驟S301的結果為 “SIL2”)，則輸出訊號發送部44以輸出值作為輸出訊號而透過系統匯流排介面功能部45將之發送至安全輸出裝置6(步驟S302)。
若SIL設定保存部41所保存的資訊是表示SIL3(步驟S301的結果為“SIL3”)，則輸出值核對部43透過系統匯流排介面功能部45而從一起做二重化的另一個輸出模組4取得輸出值，並且將輸出值接收部42所接收到輸出值發送至該另一個輸出模組4，藉此而交換輸出值(步驟S303)。系統匯流排介面功能部45因為具備有具有主控功能之匯流排主控器451，所以不用經由CPU模組2，可直接將存取要求發送至另一個輸出模組4而取得輸出值。第8圖中，以箭號C表示輸出值核對部43透過系統匯流排介面功能部45而從另一個輸出模組4取得輸出值之動作。
輸出值核對部43核對從輸出值接收部42接收到的輸出值、與從另一個輸出模組4取得的輸出值(步驟S304)。亦即，在輸出模組4中，處理完資訊係為輸出值，且輸出值核對部43發揮資訊核對部的作用。若核對結果為兩者一致(步驟S304的結果為“OK”)，則輸出訊號發送部44透過系統匯流排介面功能部45而將輸出訊號發送至安全輸出裝置6(步驟S302)。另一方面，若核對結果為兩者不一致(步驟S304的結果為“NG”)，則進行進入安全的狀態而使輸出off之錯誤處理(步驟S305)。進行步驟S305之錯誤處理的情況，係由輸出模組4停止發送輸出訊號至 安全輸出裝置6。
在SIL設定保存部41所保存的資訊是表示SIL3之情況，輸出模組4因為與另一個輸出模組4一起做二重化，所以兩個輸出模組4互相從另一方的輸出模組4取得輸出值而進行核對，且在兩方的輸出模組4的核對結果都一致之情況，輸出訊號發送部44將輸出訊號發送至安全輸出裝置6。另外，來自另一個輸出模組4之輸出值的取得及核對，雖然是在兩個輸出模組4都進行，但發送輸出值至安全輸出裝置6之動作可只由任一方的輸出模組4進行。
另外，在做二重化的兩個CPU模組2都發送輸出值至輸出值接收部42之情況，可使用任一個輸出值來進行核對。例如，可預先設定為輸出值核對部43使用兩個CPU模組2之中之裝設於較接近輸出模組4的插槽12之CPU模組2發送來的輸出值來進行核對。
在CPU模組2、輸入模組3及輸出模組4之中有設定為SIL2的也有設定為SIL3的之情況，使各模組按照設定而動作，可程式邏輯控制器10就會系統整體(entire system)都在安全規格上符合SIL2的要求。
為了與使具備主控功能之輸入模組及輸出模組二重化而可符合SIL3的要求之可程式邏輯控制器10相比較，在此針對使不具備主控功能之輸入模組及輸出模組二重化而能符合SIL3的要求之可程式邏輯控制器進行說明。第12圖係顯示使不具備主控功能之輸入模組及輸出 模組二重化而能符合SIL3的要求之可程式邏輯控制器的構成之圖。可程式邏輯控制器110係在同一個底座101上裝設有一台執行程式的CPU模組102、兩台從安全輸入裝置105接收輸入訊號之輸入模組103、及兩台輸出輸出訊號至安全輸出裝置106之輸出模組104。並未二重化的CPU模組102的SFF在90%以上，二重化的輸入模組103及輸出模組104的SFF在60%以上。
在可程式邏輯控制器110中，各輸入模組103從安全輸入裝置105接收輸入訊號，並將接收到的輸入訊號傳送給CPU模組102。CPU模組102核對從各輸入模組103傳過來的輸入值，若一致就執行程式，並將輸出值輸出至各輸出模組104。各輸出模組104都將從CPU模組102接收過來的輸出值傳送給CPU模組102，委託CPU模組102進行核對。輸出模組104若收到從CPU模組102傳來之核對結果「一致」的通知，就將輸出值輸出至安全輸出裝置106。
若訊號並不一致，不管是什麼情況都進入安全的狀態而使輸出off。
接著，針對通訊方法進行說明。CPU模組102與作為被控制模組之輸入模組103及輸出模組104都裝設於底座101上。只有CPU模組102具備可對於底座101上的所有模組發出存取要求之命令之主控功能。另一方面，作為被控制模組之輸入模組103及輸出模組104因為屬於CPU模組102的從屬方(slave)，所以並無法發送存取 要求之命令給CPU模組102及其他的被控制模組。
舉一個通訊時的動作的例子來說，CPU模組102透過匯流排而發送存取要求之命令給被控制模組，邏輯電路就讀取存取要求之命令，將選擇訊號發送給要存取的被控制模組。要存取的被控制模組具體而言係為輸入模組103或輸出模組104。接收到選擇訊號之被控制模組透過匯流排而對CPU模組102進行回覆。
使不具備主控功能之輸入模組103及輸出模組104以及具備主控功能之CPU模組102都二重化而能符合SIL3的要求之可程式邏輯控制器110，在要發送存取要求之命令給被控制模組之情況，只有具備主控功能之CPU模組102能夠發送存取要求之命令給被控制模組。因此，使不具備主控功能之輸入模組及輸出模組二重化而能符合SIL3的要求之可程式邏輯控制器，要在被控制模組間交換資訊只有透過CPU模組102，所以輸入訊號及輸出值之核對係在CPU模組102進行。
如上所述，在只有CPU模組102具備主控功能之可程式邏輯控制器110中，要核對輸入值及輸出值之際每次都要在CPU模組102核對，所以響應性能會變差。響應性能降低，安全距離就會變長而不能確保安全性，所以就算使可程式邏輯控制器110符合安全度要求得比SIL2高之SIL3的要求，可應用的用途也會受限。
另一方面，符合SIL3的要求之模組，HFT為0之情況，SFF必須在99%以上。換言之，不做二重化 而要單獨符合SIL3的要求之情況，模組的SFF必須在99%以上。另外，符合SIL3的要求之模組，HFT為1之情況，SFF必須在90%以上，HFT為2之情況，SFF必須在60%以上。
第13圖係顯示單獨利用符合SIL3的要求之模組而能符合SIL3的要求之可程式邏輯控制器的構成之圖。可程式邏輯控制器210，其一個能夠符合SIL3的要求之系統構成的例子，係在同一個底座201上各裝設有一台執行程式的CPU模組202、從安全輸入裝置205接收輸入訊號之輸入模組203、及輸出輸出訊號至安全輸出裝置206之輸出模組204。其中，輸入模組203及輸出模組204都是在內部做二重化者。並未二重化的CPU模組202的SFF在99%以上，內部二重化之輸入模組203及輸出模組204的SFF都在90%以上。
在可程式邏輯控制器210中，輸入模組203係在其二重化的接收部2031a,2031b分別從安全輸入裝置205接收輸入訊號。輸入模組203透過內部匯流排而核對各接收部2031a,2031b所接收的輸入訊號，若一致就將輸入值輸出至CPU模組202。CPU模組202執行程式，並將輸出值輸出至輸出模組204。輸出模組204係在其二重化的發送部2041a,2041b分別接收輸出值，並透過內部匯流排而核對各發送部2041a,2041b所接收的輸出值，若一致就將輸出訊號發送至安全輸出裝置206。
若訊號並不一致，不管是什麼情況都進入 安全的狀態而使輸出off。
可程式邏輯控制器210因為其各模組都是符合SIL3的要求之模組，所以使用這樣的模組來構築符合SIL2的要求之系統的話，各模組的可靠性及冗餘性會過剩，使構築系統所需的成本變高。
如以上說明的，本實施形態之可程式邏輯控制器中的CPU模組、輸入模組及輸出模組都具備主控功能，所以不用透過CPU模組就可進行資料交換(data exchange)。因此，就算是都做二重化而要核對輸入訊號及輸出值的情況，CPU模組的負荷也不會增大，可防止響應性能變差。因此，可使可應付SIL2之系統用的模組及可應付SIL3之系統用的模組能共用。
另外，在上述的實施形態中，雖以在基本的底座上裝設CPU模組、輸入模組及輸出模組之構成為例，但可在包含擴充機(extension base)之任一個底座上各裝設一台以上的CPU模組、輸入模組及輸出模組來構成可程式邏輯控制器。第14圖係顯示用了擴充機之可程式邏輯控制器的構成的一例之圖。底座3010上安裝有CPU模組3020,3020、輸入模組3030,3030、輸出模組3040,3040。而且，底座3010連接有m個擴充機3011至301m(m為任意的自然數)。擴充機3011至301m上安裝有CPU模組3021,3021至302m,302m、輸入模組3031,3031至303m,303m、輸出模組3041,3041至304m,304m。本實施形態之CPU模組、輸入模組及輸出模組也可構成用了擴充機之可程式邏輯控制器。
又，在以上的說明中，舉的例子雖然是單獨使用模組來使之符合SIL2的安全基準之規格，使模組二重化使用來使之符合SIL3的安全基準之規格的情況，但只要能夠以單獨使用模組之情況及二重化使用模組之情況來符合兩種安全基準之規格即可，並不限於SIL2及SIL3。例如，ISO13849-1在單獨使用輸出入各為1通道(channel)之模組的情況係相當於安全等級(safe category)2，在將兩台輸出入各為1通道(channel)之模組做二重化而使用之情況係相當於安全等級3或4之規格，本發明在要符合ISO13849-1的規格之情況也適用。
(產業上之可利用性)
如以上所述，本發明之CPU模組、輸入模組、輸出模組及可程式邏輯控制器，在不用使CPU模組的負荷增大、或使各模組的可靠性及冗餘性過剩就可應付SIL2及SIL3之點具有可利用性。
2‧‧‧CPU模組
21‧‧‧SIL設定保存部
22‧‧‧輸入值接受部
23‧‧‧程式執行部
24‧‧‧演算結果核對部
25‧‧‧輸出值發送部
26‧‧‧系統匯流排介面功能部
261‧‧‧匯流排主控器

Claims (5)

  1. 一種可程式邏輯控制器系統，包含：輸入模組系統部，係組合複數個輸入模組所構成，該輸入模組係從安全輸入裝置接收輸入訊號且抽出輸入值並將該輸入值發送至CPU模組，並且具有與透過匯流排而連接之其他輸入模組直接收發資料之裝置；CPU模組系統部，係組合複數個前述CPU模組所構成，該CPU模組係依據從前述輸入模組所接收的前述輸入值來執行程式而產生演算結果並將該演算結果作為輸出值而發送至輸出模組，並且具有與透過匯流排而連接之其他CPU模組直接收發資料之裝置；及輸出模組系統部，係組合複數個前述輸出模組所構成，該輸出模組係將根據從前述CPU模組所接收的前述輸出值所產生之輸出信號發送至安全輸出裝置，並且具有與透過匯流排而連接之其他輸出模組直接收發資料之裝置；前述輸入模組系統部係具有：第1設定保存部，係保存有：要單獨使用複數個前述輸入模組之其中任一個、或要將複數個前述輸入模組多重化使用的設定；及第1核對部，係在設定為將複數個前述輸入模組多重化使用時，在複數個前述輸入模組彼此核對前述輸入值，當核對結果為一致時將前述輸入值發送至前述CPU模組，而當前述核對結果為不一致時進行錯誤處理； 前述CPU模組系統部係具有：第2設定保存部，係保存有：要單獨使用複數個前述CPU模組之其中任一個、或要將複數個前述CPU模組多重化使用的設定；及第2核對部，係在設定為將複數個前述CPU模組多重化使用時，在複數個前述CPU模組彼此核對前述演算結果，當核對結果為一致時將前述演算結果發送至前述輸出模組，而當前述核對結果為不一致時進行錯誤處理；前述輸出模組系統部係具有：第3設定保存部，係保存有：要單獨使用複數個前述輸出模組之其中任一個、或要將複數個前述輸出模組多重化使用的設定；及第3核對部，係在設定為將複數個前述輸出模組多重化使用時，在複數個前述輸出模組彼此核對前述輸出值，當核對結果為一致時將前述輸出值發送至前述安全輸出裝置，而當前述輸出值為不一致時進行錯誤處理；且前述第1設定保存部、前述第2設定保存部、前述第3設定保存部係依據從外部來的設定指示而設定是要單獨使用或要多重化使用。
  2. 如申請專利範圍第1項所述之可程式邏輯控制器系統，更具有：系統構成顯示部，係顯示由前述輸入模組系統部、前述CPU模組系統部及前述輸出模組系統部所構成之 系統構成；選擇部，係選擇前述顯示的系統構成之複數個模組之中，是單獨使用或多重化使用；及工程工具，係由對被前述選擇部選擇多重化的複數個模組進行多重化指示的設定指示部所構成。
  3. 一種輸入模組系統，係組合複數個輸入模組所構成者，該輸入模組係從安全輸入裝置接收輸入訊號且抽出輸入值並將該輸入值發送至CPU模組，並且具有與透過匯流排而連接之其他輸入模組直接收發資料之裝置；該輸入模組系統係具有：第1設定保存部，係保存有：要單獨使用複數個前述輸入模組之其中任一個、或要將複數個前述輸入模組多重化使用的設定；及第1核對部，係在設定為將複數個前述輸入模組多重化使用時，在複數個前述輸入模組彼此核對前述輸入值，當核對結果為一致時將前述輸入值發送至前述CPU模組，而當前述核對結果為不一致時進行錯誤處理；前述第1設定保存部係依據從外部來的設定指示而設定是要單獨使用或要多重化使用。
  4. 一種CPU模組系統，係組合複數個CPU模組所構成者，該CPU模組係依據從輸入模組所接收的輸入值來執行程式而產生演算結果並將該演算結果作為輸出值而發送至輸出模組，並且具有與透過匯流排而連接之其他CPU模組直接收發資料之裝置； 該CPU模組系統係具有：第2設定保存部，係保存有：要單獨使用複數個前述CPU模組之其中任一個、或要將複數個前述CPU模組多重化使用的設定；及第2核對部，係在設定為將複數個前述CPU模組多重化使用時，在複數個前述CPU模組彼此核對前述演算結果，當核對結果為一致時將前述演算結果發送至前述輸出模組，而當前述核對結果為不一致時進行錯誤處理；前述第2設定保存部係依據從外部來的設定指示而設定是要單獨使用或要多重化使用。
  5. 一種輸出模組系統，係組合複數個輸出模組所構成者，該輸出模組係將根據從CPU模組所接收的輸出值所產生之輸出信號發送至安全輸出裝置，並且具有與透過匯流排而連接之其他輸出模組直接收發資料之裝置；該輸出模組系統係具有：第3設定保存部，係保存有：要單獨使用複數個前述輸出模組之其中任一個、或要將複數個前述輸出模組多重化使用的設定；及第3核對部，係在設定為將複數個前述輸出模組多重化使用時，在複數個前述輸出模組彼此核對前述輸出值，當核對結果為一致時將前述輸出值發送至前述安全輸出裝置，而當前述輸出值為不一致時進行錯誤處理；前述第3設定保存部係依據從外部來的設定指示 而設定是要單獨使用或要多重化使用。
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