CN115061422A - Plc的互检冗余不丢步实现方案 - Google Patents
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Abstract
本发明公开了PLC的互检冗余不丢步实现方案，它包括以下步骤：步骤1：在产品的PLC控制盒内分别布设主CPU、副CPU、主电源和副电源。有益效果在于：本发明通过将CPU冗余技术与电源冗余技术相结合来确保产品PLC的有序运行，一方面能够通过同步监测更新的方式来实现主CPU在故障后副CPU的快速接入，有效避免了产品PLC在切逻辑控制的同时丢失逻辑控制信息的弊端，方便产品PLC在切换逻辑控制后能够实时同步的投入使用，另一方面通过同步监测的方式来实现产品PLC在意外断电情况下的电源的自动切换，方便产品PLC在意外断电情况下的正常运行，从而大大提高了产品PLC抵抗突发故障的能力，确保产品PLC运行的稳定性。
Description
技术领域
本发明涉及到PLC的互检冗余技术领域，尤其涉及PLC的互检冗余不丢步实现方案。
背景技术
随着近些年我国自动化水平的快速提升,自动化控制技术已经在很多行业得到了应用，对于自动生产控制具有非常重要的作用。在自动控制过程中,PLC是最为常用的控制器，一旦PLC控制系统发生故障就会直接影响到生产的正常进行，严重情况下会造成较大经济损失，所以需要有效提升PLC控制系统的可靠性。一般在提升产品PLC控制系统的可靠性时常会用采用冗余技术。
然而目前在对产品PLC进行冗余控制时多只采用CPU冗余的方式来确保产品的故障状态下的逻辑控制切换，但是在逻辑控制切换过程中存在逻辑控制丢失的弊端，且仅采用CPU冗余无法确保产品PLC在意外断电情况下的稳定运行，从而使产品PLC抵抗突发故障的能力较低，不便于产品PLC的稳定运行。
发明内容
本发明的目的就在于为了解决上述问题而提供PLC的互检冗余不丢步实现方案。
本发明通过以下技术方案来实现上述目的：
PLC的互检冗余不丢步实现方案，它包括以下步骤：
步骤1：在产品的PLC控制盒内分别布设主CPU、副CPU、主电源和副电源；
步骤2：通过同步监视FPGA电路来实现主CPU与副CPU之间的逻辑连接，同时通过同步监视FPGA电路来实现主电源和副电源的逻辑连接；
步骤3：主CPU运行完每条指令后将暂停，RAM的数据会被主CPU更新，当副CPU运行同样的指令后会产生一个结果，FPGA会将两者的结果进行对比，发送再次计算指令，当结果不一致的时候判定为主CPU故障，给予信号到副CPU，副CPU将会接管系统，将运行结果通过光纤发送输出，并进行逻辑控制；
步骤4：主电源在产品工作为PLC正常供电，当在PLC运行过程中FPGA同步监测到PLC与主电源线路异常断开时，此时主CPU或副CPU便会控制副电源的接入，以实现产品上PLC的电源冗余控制，以此来确保产品上PLC的冗余不丢步运行，便避免产品PLC在运行过程中因故障而丢失逻辑控制。
进一步的，主CPU运行一条指令后等待对应的FPGA进行结果比对和放行信号，只有当FPGA给与继续向下运行时才可运行下一条指令；同样的，副CPU也是如此，当FPGA给与放行信号才可继续运行下一条指令，通过FPGA将主CPU与副CPU的逻辑控制结果进行比对，能够对主CPU的工作状态进行实时监测，以便在主CPU发生故障能够及时发现，从而确保副CPU的快速接入，避免在实现主CPU与副CPU切换时逻辑控制的丢失，确保数据的同步更新。
进一步的，主CPU以及副CPU均采用双口RAM设计，实时进行数据刷新，运行时双口ram作为运行的RAM，始终是最新的数据,同步监视FPGA将数据拿出与副CPU上的双口RAM数据进行对比，当标识为计算结果与副CPU不同时，表明主CPU故障，此时告知主CPU停止，副CPU开始运行，通过采用双结构的RAM能够实现逻辑控制过程中主CPU以及副CPU内处理数据的实时刷新，以确保逻辑控制的有序进行。
进一步的，主电源、副电源通过同步监视FPGA来实现与主CPU的逻辑连接，主电源、副电源通过同步监视FPGA来实现与副CPU的逻辑连接，能够确保主电源在异常工作时可以被实时监测出来，以方便副电源的快速接入确保PLC的稳定运行。
本发明的有益效果在于：
本发明通过将CPU冗余技术与电源冗余技术相结合来确保产品PLC的有序运行，一方面能够通过同步监测更新的方式来实现主CPU在故障后副CPU的快速接入，有效避免了产品PLC在切逻辑控制的同时丢失逻辑控制信息的弊端，方便产品PLC在切换逻辑控制后能够实时同步的投入使用，另一方面通过同步监测的方式来实现产品PLC在意外断电情况下的电源的自动切换，方便产品PLC在意外断电情况下的正常运行，从而大大提高了产品PLC抵抗突发故障的能力，确保产品PLC运行的稳定性，
具体实施方式
PLC的互检冗余不丢步实现方案，它包括以下步骤：
步骤1：在产品的PLC控制盒内分别布设主CPU、副CPU、主电源和副电源；
步骤2：通过同步监视FPGA电路来实现主CPU与副CPU之间的逻辑连接，同时通过同步监视FPGA电路来实现主电源和副电源的逻辑连接；
步骤3：主CPU运行完每条指令后将暂停，RAM的数据会被主CPU更新，当副CPU运行同样的指令后会产生一个结果，FPGA会将两者的结果进行对比，发送再次计算指令，当结果不一致的时候判定为主CPU故障，给予信号到副CPU，副CPU将会接管系统，将运行结果通过光纤发送输出，并进行逻辑控制；
步骤4：主电源在产品工作为PLC正常供电，当在PLC运行过程中FPGA同步监测到PLC与主电源线路异常断开时，此时主CPU或副CPU便会控制副电源的接入，以实现产品上PLC的电源冗余控制，以此来确保产品上PLC的冗余不丢步运行，便避免产品PLC在运行过程中因故障而丢失逻辑控制。
进一步的，主CPU运行一条指令后等待对应的FPGA进行结果比对和放行信号，只有当FPGA给与继续向下运行时才可运行下一条指令；同样的，副CPU也是如此，当FPGA给与放行信号才可继续运行下一条指令，通过FPGA将主CPU与副CPU的逻辑控制结果进行比对，能够对主CPU的工作状态进行实时监测，以便在主CPU发生故障能够及时发现，从而确保副CPU的快速接入，避免在实现主CPU与副CPU切换时逻辑控制的丢失，确保数据的同步更新。
本实施例中，主CPU以及副CPU均采用双口RAM设计，实时进行数据刷新，运行时双口ram作为运行的RAM，始终是最新的数据,同步监视FPGA将数据拿出与副CPU上的双口RAM数据进行对比，当标识为计算结果与副CPU不同时，表明主CPU故障，此时告知主CPU停止，副CPU开始运行，通过采用双结构的RAM能够实现逻辑控制过程中主CPU以及副CPU内处理数据的实时刷新，以确保逻辑控制的有序进行。
本实施例中，主电源、副电源通过同步监视FPGA来实现与主CPU的逻辑连接，主电源、副电源通过同步监视FPGA来实现与副CPU的逻辑连接，能够确保主电源在异常工作时可以被实时监测出来，以方便副电源的快速接入确保PLC的稳定运行。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.PLC的互检冗余不丢步实现方案，其特征在于：它包括以下步骤：
步骤1：在产品的PLC控制盒内分别布设主CPU、副CPU、主电源和副电源；
步骤2：通过同步监视FPGA电路来实现主CPU与副CPU之间的逻辑连接，同时通过同步监视FPGA电路来实现主电源和副电源的逻辑连接；
步骤3：主CPU运行完每条指令后将暂停，RAM的数据会被主CPU更新，当副CPU运行同样的指令后会产生一个结果，FPGA会将两者的结果进行对比，发送再次计算指令，当结果不一致的时候判定为主CPU故障，给予信号到副CPU，副CPU将会接管系统，将运行结果通过光纤发送输出，并进行逻辑控制；
步骤4：主电源在产品工作为PLC正常供电，当在PLC运行过程中FPGA同步监测到PLC与主电源线路异常断开时，此时主CPU或副CPU便会控制副电源的接入，以实现产品上PLC的电源冗余控制，以此来确保产品上PLC的冗余不丢步运行，便避免产品PLC在运行过程中因故障而丢失逻辑控制。
2.根据权利要求1所述的PLC的互检冗余不丢步实现方案，其特征在于：主CPU运行一条指令后等待对应的FPGA进行结果比对和放行信号，只有当FPGA给与继续向下运行时才可运行下一条指令；同样的，副CPU也是如此，当FPGA给与放行信号才可继续运行下一条指令。
3.根据权利要求1所述的PLC的互检冗余不丢步实现方案，其特征在于：主CPU以及副CPU均采用双口RAM设计，实时进行数据刷新，运行时双口ram作为运行的RAM，始终是最新的数据,同步监视FPGA将数据拿出与副CPU上的双口RAM数据进行对比，当标识为计算结果与副CPU不同时，表明主CPU故障，此时告知主CPU停止，副CPU开始运行。
4.根据权利要求1所述的PLC的互检冗余不丢步实现方案，其特征在于：主电源、副电源通过同步监视FPGA来实现与主CPU的逻辑连接，主电源、副电源通过同步监视FPGA来实现与副CPU的逻辑连接。
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