WO2015052999A1 - シフトレジスタ及び表示装置 - Google Patents

シフトレジスタ及び表示装置 Download PDF

Info

Publication number
WO2015052999A1
WO2015052999A1 PCT/JP2014/072121 JP2014072121W WO2015052999A1 WO 2015052999 A1 WO2015052999 A1 WO 2015052999A1 JP 2014072121 W JP2014072121 W JP 2014072121W WO 2015052999 A1 WO2015052999 A1 WO 2015052999A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
shift register
thin film
gate
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2014/072121
Other languages
English (en)
French (fr)
Inventor
大河　寛幸
成 古田
村上　祐一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US15/027,733 priority Critical patent/US20160240159A1/en
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to CN201480055146.4A priority patent/CN105637590A/zh
Publication of WO2015052999A1 publication Critical patent/WO2015052999A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to a shift register and a display device, and more particularly to a shift register used for a drive circuit of a display device.
  • peripherals such as a pixel thin film transistor (Thin FilmThTransistor) for injecting charges into a pixel and a drive circuit for driving a scanning line or a signal line connected to the pixel thin film transistor
  • Thin FilmThTransistor pixel thin film transistor
  • a so-called monolithic circuit technique in which a thin film transistor for a peripheral circuit constituting a circuit is formed on the same glass substrate has become widespread.
  • a scanning line driving circuit selects display elements arranged in a two-dimensional form in units of rows, and writes a voltage corresponding to display data to the selected display elements, thereby displaying an image. Yes.
  • a shift register that sequentially shifts output signals based on a clock signal is used as the scanning line drive circuit.
  • a similar shift register is provided inside a signal line driver circuit for driving signal lines.
  • FIG. 22 is a diagram showing a configuration example of a shift register according to the prior art disclosed in International Publication No. 2012/0297799.
  • the shift register shown in the figure is configured by cascade-connecting multiple stages of shift register unit circuits SRU1, SRU2, SRU3,..., SRUn (n is a natural number of 2 or more).
  • Each of the shift register unit circuits SRU1, SRU2, SRU3,..., SRUn is supplied with clock signals CK1, CK2 and all-on control signals AON, AONB (AONB is an inverted signal of AON).
  • the start pulse signal ST is input to the set terminal SET of the first-stage shift register unit circuit SRU1, and the previous stage shift is set to each set terminal SET of the second-stage and subsequent shift register unit circuits SRU2, SRU3,.
  • the output terminal OUT of the register unit circuit is connected.
  • the output terminals OUT of the shift register unit circuits SRU1, SRU2, SRU3,..., SRUn are connected to the scanning lines GL1, GL2, GL3,.
  • Each of the shift register unit circuits SRU1, SRU2, SRU3,..., SRUn has the same configuration, and hereinafter refers to any one of the shift register unit circuits SRU1, SRU2, SRU3,. Sometimes referred to as “shift register unit circuit SRU”.
  • FIG. 23 is a diagram showing a configuration example of the shift register unit circuit SRU according to the prior art shown in FIG.
  • the shift register unit circuit SRU includes n-channel MOS (MetalMetaOxide Semiconductor) field effect transistors (hereinafter referred to as “NMOS transistors”) Q1 to Q9, a resistor R1, and capacitors CA and CB.
  • MOS MetalMetaOxide Semiconductor field effect transistors
  • the NMOS transistors Q5, Q6, Q7, the resistor R1, and the capacitor CB constitute an inactive output control unit SRUA
  • the NMOS transistors Q1, Q4, Q8 constitute an active output control unit SRUB
  • the NMOS transistors Q2, Q2 Q9 and capacitor CA constitute an active output unit SRUC
  • NMOS transistor Q3 constitutes an inactive output unit SRUD.
  • the active output control unit SRUB controls the active output unit SRUC to set the output signal to a high level
  • the inactive output control unit SRUA controls the inactive output unit SRUD to set the output signal to a low level.
  • the clock signal CK1 and the clock signal CK2 are input to the clock terminal CK and the clock terminal CKB of the odd stage shift register unit circuit SRU, respectively.
  • the clock signal CK2 and the clock signal CK1 are input to the clock terminal CK and the clock terminal CKB of the even-numbered shift register unit circuit SRU, as opposed to the odd-numbered shift register unit circuit.
  • the clock signal CK1 and the clock signal CK2 are clock signals whose phases are shifted from each other by 180 °, for example, and a low level section of each signal is set so as not to be at a high level at the same time.
  • phase difference between the clock signal CK1 and the clock signal CK2 is not limited to 180 °, and the clock signal CK1 and the clock signal CK2 are arbitrary clock signals as long as the high-level periods do not overlap each other. It can be.
  • FIG. 24A and 24B are time charts for explaining an example of the operation of the shift register according to the prior art
  • FIG. 24A is a time chart during normal operation
  • FIG. 24B is a time chart during all-on operation.
  • the high level and low level of the start pulse signal ST and the clock signals CK1 and CK2 correspond to the power supply voltage VDD and the ground voltage VSS supplied to the shift register, respectively.
  • N11 and N21 represent nodes N1 and N2 of the first-stage shift register unit circuit SRU1
  • N12 and N22 represent nodes N1 and N2 of the second-stage shift register unit circuit SRU2.
  • N1n, N2n represent nodes N1, N2 of the n-th shift register unit circuit SRUn, and OUT1, OUT2, OUTn represent output signals of the first-stage, second-stage, and n-th shift register unit circuit SRU. ing.
  • the all-on control signal AON is set to a low level
  • the all-on control signal AONB which is an inverted signal thereof, is set to a high level.
  • the start pulse signal ST is input to the set terminal SET of the first-stage shift register unit circuit SRU1 at time t0
  • the NMOS transistor Q1 is turned on in the active output control unit SRUB, and the node N11 is connected to the NMOS from the power supply voltage VDD.
  • the transistor Q1 is precharged to a voltage (VDD ⁇ Vth) dropped by the threshold voltage Vth.
  • the clock signal CK2 input to the clock terminal CKB and the start pulse signal ST input to the set terminal SET are both at a high level, so that the NMOS transistors Q5, Q6, Q7 All are turned on, but since the resistance R1 is high resistance, the voltage of the node N21 becomes a low level near the ground voltage VSS. As a result, the signal level of the gates of the NMOS transistors Q3 and Q4 becomes low level, and both the NMOS transistors Q3 and Q4 are turned off.
  • the source voltage of the NMOS transistor Q2 increases.
  • the source voltage of the NMOS transistor Q2 rises, the voltage at the node N11 is pushed up to a voltage higher than the power supply voltage VDD due to the bootstrap effect by the capacitor CA.
  • the gate voltage of the NMOS transistor Q2 becomes high, the NMOS transistor Q2 transmits the high level of the clock signal CK1 input to the clock terminal CK to the output terminal OUT1 without causing a voltage drop due to the threshold voltage Vth.
  • the output signal OUT1 is activated at a high level.
  • the NMOS transistor Q5 is turned on, thereby increasing the voltage at the node N21.
  • the gate voltages of the NMOS transistor Q3 and NMOS transistor Q4 rise, and both the NMOS transistor Q3 and NMOS transistor Q4 are turned on to simultaneously discharge the node N11 and pull down the output terminal OUT.
  • the output signal OUT1 becomes low level and deactivated.
  • the NMOS transistor Q5 is turned on, whereby the signal level of the node N21 is maintained at a high level.
  • the NMOS transistors Q3 and Q4 are both kept on, and the output signal OUT1 is kept at the low level.
  • next-stage shift register unit circuit SRU2 the output signal of the output terminal OUT1 of the first-stage shift register unit circuit SRU1 is input to the set terminal SET of the second-stage shift register unit circuit SRU2.
  • the node N12 is precharged.
  • the output signal OUT2 is output from the output terminal OUT of the second-stage shift register unit circuit SRU2.
  • time t3 when the clock signal CK1 transitions to a high level, the node N12 in the second-stage shift register unit circuit SRU2 is simultaneously discharged and the output terminal OUT is pulled down, so that the output signal OUT2 becomes a low level. Deactivated.
  • the plurality of shift register unit circuits SRU1, SRU2, SRU3,..., SRUn perform a shift operation and sequentially output high-level pulse signals to the scanning lines GL1, GL2, GL3,.
  • a stable shift operation can be performed using only the two-phase clock signals CK1 and CK2 and the output signal of the previous stage as input signals without generating a through current.
  • the all-on control signal AON is set to a high level
  • the all-on control signal AONB which is an inverted signal thereof, is set to a low level.
  • the start pulse signal ST and the clock signals CK1 and CK2 are both set to a high level.
  • the NMOS transistor Q9 When the all-on control signal AON is set to the high level and the all-on control signal AONB is set to the low level, the NMOS transistor Q9 is turned on and the NMOS transistor Q8 is turned off in the first-stage shift register unit circuit SRU1. Become. In this case, since the NMOS transistor Q6 is turned off and the NMOS transistor Q7 is turned on, the node N21 is at a low level (ground voltage VSS), and the NMOS transistor Q3 whose gate is connected to the node N21 is turned off. As a result, there is no element that drives the output terminal OUT to a low level. When the NMOS transistor Q9 is turned on in such a state, a high level output signal OUT1 is output to the output terminal OUT.
  • the thin film transistor Q8 is turned off together with the NMOS transistor Q6. Thereby, the through current in the active output control unit SRUB is cut off.
  • the NMOS transistor Q6 is turned off, the signal level of the node N2 is set to a low level by the NMOS transistor Q7 based on the signal input to the set terminal SET.
  • the NMOS transistor Q3 whose gate is connected to the node N2 is turned off, so that a through current flowing through the NMOS transistors Q2 and Q3 is also prevented.
  • the number of transistors in the shift register is increased because the NMOS transistors Q6 and Q8 are provided in order to prevent a through current during all-on operation.
  • the NMOS transistor Q1 and the NMOS transistor Q8 are connected in series, when the node N1 is charged, the charge voltage of the node N1 is lowered due to the threshold voltage Vth, the on-resistance, and the like of the NMOS transistor Q1 and the NMOS transistor Q8.
  • One embodiment of the present invention has been made in view of the above problems, and an object thereof is to provide a shift register capable of reducing the number of transistors and a display device including the shift register.
  • a shift register is a shift register in which a plurality of unit circuits are cascade-connected, and the unit circuit has a current path between a clock terminal to which a first clock signal is applied and an output terminal.
  • the first output transistor connected, the second output transistor having a current path connected between the output terminal and a predetermined potential node, and the signal levels of the output signals of the plurality of unit circuits are set to a predetermined signal level.
  • a setting unit that sets a signal level of the output terminal to the predetermined signal level when the control signal for active is active, and the first output in response to the control signal when the control signal is active
  • the second clock signal following the first clock signal, or the first clock signal A first output control unit that turns on the first output transistor by supplying an input signal to the control electrode of the first output transistor in response to a predetermined signal; and when the control signal is active, the second output A second output that turns off the first output transistor and turns on the second output transistor in response to a second clock signal following the first clock signal when the transistor is turned off and the control signal is inactive.
  • a shift register having a control unit.
  • the number of transistors included in the shift register can be reduced.
  • FIG. 1 is a schematic block diagram showing a configuration example of a display device 100 according to the first embodiment of the present invention.
  • the display device 100 is, for example, an active matrix liquid crystal display device, and includes a display unit 110, a scanning line driving circuit (gate driver) 120, a signal line driving circuit (source driver) 130, a display control circuit 140, a power supply circuit 150, a signal.
  • Line selection thin film transistors (analog switches) TS1, TS2,..., TSm, and other circuits are provided.
  • the display unit 110 includes a plurality of signal lines SL1, SL2,..., SLm (m: natural number) arranged to extend in the vertical line direction and a plurality of signal lines arranged to extend in the horizontal line direction. Scanning lines GL1, GL2,... GLn (n: natural number) and a plurality of pixel portions PIX.
  • the plurality of pixel portions PIX are arranged in a matrix so as to be located at the intersections of the signal lines SL1, SL2,..., SLm and the scanning lines GL1, GL2,. .
  • Each of the plurality of pixel portions PIX is formed by a liquid crystal (liquid crystal material) LC disposed between two substrates, a pixel thin film transistor TC provided on one substrate, and the liquid crystal LC.
  • a pixel capacitor portion (auxiliary capacitor) CS and a counter electrode (transparent electrode) Tcom provided on the other substrate are provided.
  • the pixel thin film transistor TC has a gate connected to the scanning line GLp (p: 1 ⁇ p ⁇ n) passing through the above-described intersection, and the signal line SLq (q: 1 ⁇ q ⁇ m) (Integer) is connected to the source, and the drain is connected to the first terminal of the pixel capacitor portion CS.
  • the pixel capacitor unit CS holds a voltage corresponding to each pixel value (gradation value) based on a data signal for displaying a video (image) on the display device 100.
  • the second terminal of the pixel capacitor portion CS is connected to the auxiliary capacitor electrode line CSL.
  • the auxiliary capacitance electrode line CSL is provided assuming a VA (Vertical Alignment) method.
  • the present invention is not limited to this example, and the present invention includes an IPS (In Plane Switching) method and the like.
  • the second electrode of the pixel capacitor portion CS may be connected to the counter electrode Tcom.
  • the pixel thin film transistor TC is an n-channel field effect transistor.
  • the pixel thin film transistor TC is not limited to an n-channel thin film transistor, and any type of transistor can be used.
  • the scanning line driving circuit 120 includes a shift register 121.
  • the shift register 121 sequentially supplies scanning signals (gate signals G1, G2,... Gn described later) to the scanning lines GL1, GL2,. To do.
  • the pixel unit PIX is driven in units of horizontal lines.
  • the shift register 121 sequentially shifts the gate start pulse signal GST in synchronization with the gate clock signals GCK1 and GCK2, so that the scanning signal is transmitted to the scanning lines GL1 and GL2 at a predetermined time interval. ,..., GLn.
  • the scanning line driving circuit 120 applies the scanning lines GL1, GL2,... GLn to the scanning lines GL1, GL2,.
  • the scanning line driving circuit 120 is composed of a peripheral circuit thin film transistor formed on the same glass substrate as the pixel thin film transistor TC described above.
  • the peripheral circuit thin film transistor is an n-channel field effect transistor, as is the pixel thin film transistor TC.
  • the signal line driving circuit 130 includes a shift register 131.
  • the signal line driving circuit 130 sequentially selects the signal line selection thin film transistors TS1, TS2,..., TSm by sequentially shifting the source start pulse signal SST in synchronization with the source clock signals SCK1 and SCK2.
  • a data signal VSIG for supplying a voltage corresponding to a pixel value (gradation value) to each pixel unit PIX is output to the signal lines SL1, SL2,..., SLm via the line selection thin film transistors TS1, TS2,. .
  • the signal line driving circuit 130 applies the data signal VSIG for one horizontal line to each pixel via the signal lines SL1, SL2,..., SLm selected by the signal line selection thin film transistors TS1, TS2,. To the part PIX.
  • the signal line driving circuit 130 selects all of the signal lines SL1, SL2,..., SLm by the signal line selection thin film transistors TS1, TS2,. It has a function of setting to a high level (predetermined signal level).
  • the signal line driving circuit 130 includes a peripheral circuit thin film transistor formed on the same glass substrate as the pixel thin film transistor TC.
  • the scanning line driving circuit 120 and the signal line driving circuit 130 are formed on the same glass substrate as the pixel thin film transistor TC.
  • the present invention is not limited to this example.
  • Only the driving circuit 120 may be formed on the same glass substrate as the pixel thin film transistor TC, and a data signal may be supplied from an external IC (Integrated Circuit) having the function of the signal line driving circuit 130. .
  • only the signal line driver circuit 130 may be formed on the same glass substrate as the pixel thin film transistor TC, and the scanning line driver circuit 120 may be provided outside.
  • the display control circuit 140 generates various control signals necessary for displaying an image on the display unit 110 and supplies the control signals to the scanning line driving circuit 120 and the signal line driving circuit 130.
  • the display control circuit 140 generates a control signal for causing the display unit 110 to display an image during the image display period, and supplies the control signal to the scanning line driving circuit 120 and the signal line driving circuit 130.
  • the display control circuit 140 includes the gate clock signals GCK1 and GCK2, the source clock signals SCK1 and SCK2, the gate start pulse signal GST, the source start pulse signal SST, the gate full on control signal GAON, and the source full on control signal SAON, A data signal VSIG and the like are generated.
  • the power supply circuit 150 is for supplying operating power supply voltages (VDD, VH, VL, etc.) of the scanning line driving circuit 120 and the signal line driving circuit 130.
  • a capacitor C120 is formed in the power supply wiring between the power supply circuit 150 and the scanning line driving circuit 120, and a capacitor C130 is formed in the power supply wiring between the power supply circuit 150 and the signal line driving circuit 130.
  • FIG. 2 is a schematic block diagram illustrating a configuration example of the shift register 121 according to the first embodiment.
  • the shift register 121 includes a plurality of shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n corresponding to the plurality of scanning lines GL1, GL2, GL3,. Yes.
  • the plurality of shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n are connected in cascade.
  • Each of the plurality of shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n has the same configuration, and hereinafter, the shift register unit circuits 121 1 , 121 2 , 121 3 , .., 121 n are collectively referred to as “shift register unit circuit 1211”.
  • the shift register unit circuit 1211 includes clock terminals CK and CKB, a set terminal SET, an output terminal OUT, and an all-on control terminal AON.
  • the gate clock signal GCK1 is input to the clock terminal CK of the odd-stage shift register unit circuit, and the gate clock is input to the clock terminal CKB.
  • the signal GCK2 is input.
  • the gate clock signal GCK2 is input to the clock terminal CK of the even-numbered shift register unit circuit, and the gate clock signal GCK1 is input to the clock terminal CKB.
  • a plurality of shift register unit circuits 121 1, 121 2, 121 3, ..., the all-on control terminal AON of 121 n gate all-on control signal GAON is input.
  • the gate start pulse signal GST is input to the set terminal SET of the first stage shift register unit circuit 121 1 , and the second and subsequent stages The output signal of the preceding shift register unit circuit is input to each set terminal SET of the shift register unit circuit.
  • the shift register unit circuits 121 1 in a plurality of stages, 121 2, 121 3, ..., the shift register 121 is composed of 121 n receives the gate start pulse signal GST from the display control circuit 140, a gate clock signal GCK1, GCK2 Based on this, a shift operation is performed, and gate signals G1, G2, G3,..., Gn are sequentially output to the scanning lines GL1, GL2, GL3,.
  • the phase of the gate clock signal GCK1 and the phase of the gate clock signal GCK2 are different from each other by 180 degrees as shown in FIGS. 4A and 4B described later.
  • the low level interval is set so that the gate clock signal GCK1 and the gate clock signal GCK2 do not simultaneously become high level.
  • the phase difference between the gate clock signal GCK1 and the gate clock signal GCK2 is not limited to 180 °, and the clock signal CK1 and the clock signal CK2 can be set to any clock as long as the high-level periods do not overlap each other. It can be a signal. Further, depending on the logic (positive logic / negative logic) of the gate clock signal GCK1 and the gate clock signal GCK2, each signal level in the non-overlapping period can be arbitrary. The same applies to the source clock signals SCK1 and SCK2.
  • FIG. 3 is a circuit diagram showing a configuration example of the shift register unit circuit 1211 in the first embodiment.
  • the shift register unit circuit 1211 includes thin film transistors T1, T2, T3A, T3B, T4, T5, T6, and T7, which are n-channel field effect transistors, and a resistor R1.
  • the thin film transistor T1 is supplied with the power supply voltage VDD at its drain, and its gate is connected to the clock terminal CKB.
  • a gate clock signal GCK2 is input to the clock terminal CKB.
  • the thin film transistor T1 outputs a voltage that is lowered by the threshold voltage Vth of the thin film transistor T1 from the source with reference to the gate voltage.
  • the resistor R1 has one end connected to the source of the thin film transistor T1 and the other end connected to the drain of the thin film transistor T2.
  • the resistance value of the resistor R1 is set to a high value so that the drain voltage of the thin film transistor T2 is low enough to turn off the thin film transistors T4 and T6 in a state where both the thin film transistors T1 and T2 are turned on.
  • the arrangement position of the resistor R1 and the arrangement position of the thin film transistor T1 may be interchanged.
  • the power supply voltage VDD may be applied to one end of the resistor R1
  • the drain of the thin film transistor T1 may be connected to the other end of the resistor R1
  • the drain of the thin film transistor T2 may be connected to the source of the thin film transistor T1.
  • the thin film transistor T2 has its source connected to the ground node (predetermined potential node) and its gate connected to the set terminal SET.
  • a gate start pulse signal GST or an output signal of the preceding shift register unit circuit is input to the set terminal SET.
  • the gate start pulse signal GST is input to the first stage of the shift register unit circuit 121 1 of the set terminal SET, 2-stage and subsequent shift register unit circuit 121 2, 121 3, ..., 121 n set terminal of The SET is supplied with the output signal of the preceding shift register unit circuit.
  • the thin film transistor T2 is turned on when a signal input to the set terminal SET becomes high level, and outputs a low level corresponding to the ground voltage VSS from its drain.
  • the drain of the thin film transistor T3A is connected to a set terminal SET to which an input signal is applied, its gate is connected to a clock terminal CKB to which a gate clock signal GCK2 is applied, and its source is connected to the drain of the thin film transistor T4.
  • the thin film transistor T3A has a threshold voltage of the thin film transistor T3A based on the gate voltage. A voltage dropped by Vth is output from the source.
  • a gate of the thin film transistor T5 is connected to a connection point between the source of the thin film transistor T3A and the drain of the thin film transistor T4.
  • connection point between the source of the thin film transistor T3A and the drain of the thin film transistor T4 is connected to the drain of the thin film transistor T3B, the source of the thin film transistor T3B is connected to the ground node (VSS), and the gate of the thin film transistor T3B It is connected to an all-on control terminal AON to which an on-control signal GAON is given.
  • the drain of the thin film transistor T4 is connected to the source of the thin film transistor T3A, the gate is connected to the connection point between the drain of the thin film transistor T2 and the resistor R1, and the source is connected to the ground node.
  • the thin film transistor T4 is turned on when the signal level at the connection point between the thin film transistor T2 and the resistor R1 becomes a high level, and outputs a low level corresponding to the ground voltage VSS from its drain.
  • the thin film transistor T5 (first output transistor) has its drain connected to the clock terminal CK, its gate connected to a connection point between the source of the thin film transistor T3A and the drain of the thin film transistor T4, and its source connected to the output terminal OUT.
  • a gate clock signal GCK1 is input to the clock terminal CK.
  • the thin film transistor T5 has the signal level of the gate clock signal GCK1 input to the clock terminal CK at the output terminal OUT when the signal level at the connection point between the source of the thin film transistor T3A and the drain of the thin film transistor T4 becomes high level. To transmit.
  • the high level of the gate clock signal GCK1 does not cause a voltage drop due to the threshold voltage Vth of the thin film transistor T5.
  • the output terminal OUT To the output terminal OUT.
  • the thin film transistor T6 (second output transistor) has its drain connected to the output terminal OUT, its gate connected to the connection point between the drain of the thin film transistor T2 and the resistor R1, and its source connected to the ground node. Yes.
  • the thin film transistor T6 is turned on when the signal level at the connection point between the drain of the thin film transistor T2 and the resistor R1 becomes a high level, and outputs a low level corresponding to the ground voltage VSS from the drain to the output terminal OUT. .
  • the thin film transistor T7 has its drain supplied with the power supply voltage VDD, its gate connected to the all-on control terminal AON, and its source connected to the output terminal OUT.
  • a gate all-on control signal GAON is input to the all-on control terminal AON.
  • the thin film transistor T7 has a threshold voltage of the thin film transistor T7 based on the gate voltage (high level of the gate all-on control signal GAON).
  • a voltage dropped by Vth is output from the source to the output terminal OUT.
  • the thin film transistor T7 may be provided in the form of a so-called diode connection. Specifically, the gate of the thin film transistor T7 may be connected to the drain, the source thereof may be connected to the output terminal OUT, and the gate all-on control signal AON may be input to the connection point between the gate and the drain of the thin film transistor T7.
  • the connection point between the source of the thin film transistor T3A and the drain of the thin film transistor T4 forms a node N1
  • the connection point between the resistor R1 and the drain of the thin film transistor T2 forms a node N2.
  • the thin film transistor T5 constitutes a first output transistor in which a current path is connected between the clock terminal CK to which the clock signal CK1 is applied and the output terminal OUT.
  • the thin film transistor T6 constitutes a second output transistor in which a current path is connected between the output terminal OUT and a ground node (predetermined potential node).
  • the thin film transistor T7 has an all-on control terminal AON for setting the signal level of the output signals of the plurality of shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n to a high level (predetermined signal level).
  • the setting unit 1211A is configured to set the signal level of the output terminal OUT to a high level (predetermined signal level).
  • the thin film transistors T3A and T3B turn off the thin film transistor T5 in response to the gate all-on control signal GAON, and the gate all-on control signal GAON is not.
  • the input signal of the set terminal SET is supplied to the control electrode of the thin film transistor T5, and the thin film output transistor T5 is
  • the first output control unit 1211B to be turned on is configured. In the example of FIG.
  • the first output control unit 1211B when the gate all-on control signal GAON is inactive, receives the input signal of the set terminal SET in response to the gate clock signal GCK2 input to the clock terminal CKB. It supplies to the control electrode of T5. However, when the gate all-on control signal GAON is inactive, the first output control unit 1211B controls the input signal of the thin film transistor T5 in response to a signal synchronized with either the gate clock signal GCK2 or the gate clock signal GCK1. You may supply to an electrode.
  • the thin film transistor T3A functions as a setting unit that sets the signal level of the node N1 when the gate full-on control signal GAON is inactive.
  • the thin film transistor T3B functions as a discharge circuit that discharges the node N1 when the gate full-on control signal GAON is active.
  • the thin film transistors T1, T2, T4 and the resistor R1 turn off the thin film transistor T6 when the gate full-on control signal GAON input to the full-on control terminal AON is active, and the gate full-on control signal GAON is inactive.
  • the second output control unit 1211C is configured to turn off the thin film transistor T5 and turn on the thin film transistor T6 in response to the gate clock signal GCK2 following the gate clock signal GCK1 or a signal synchronized with the gate clock signal GCK1.
  • the display control circuit 140 generates the gate clock signal GCK1 and the gate clock signal GCK2 and supplies them to the scanning line driving circuit 120. However, one clock supplied to the scanning line driving circuit 120 is used.
  • the gate clock signal GCK1 and the gate clock signal GCK2 may be derived from the signals in the scanning line driver circuit 120.
  • the above-mentioned “signal synchronized with the gate clock signal GCK1” is a signal corresponding to the gate clock signal GCK2 when the scanning line driving circuit 120 is derived from one clock signal together with the gate clock signal GCK1. That is, the generation method of the gate clock signal GCK1 and the gate clock signal GCK2 is arbitrary, and may be generated outside the scanning line driving circuit 120 or may be generated inside the scanning line driving circuit 120.
  • the shift register unit circuit 1211 having such a configuration apparently captures a signal input to the set terminal SET at a timing synchronized with the gate clock signal GCK2 input to the clock terminal CKB, and converts the captured signal to the clock signal CCK2. The data is transferred to the output terminal OUT at a timing synchronized with the gate clock signal GCK1 input to the terminal CK.
  • the shift register unit circuit 1211 functions as a so-called master / slave type flip-flop.
  • the shift register 131 included in the signal line driver circuit 130 basically has the same configuration as the shift register 121 included in the scanning line driver circuit 120, but the m signal lines SL1, SL2,. It differs from the shift register 121 of the scanning line driving circuit 120 in that a corresponding m-stage shift register unit circuit is provided.
  • the configuration of the shift register unit circuit constituting the shift register 131 is the same as that of the shift register unit circuit 1211 shown in FIG.
  • the source clock signal SCK1 is input to the clock terminal CK of the odd-numbered shift register unit circuit constituting the shift register 131, and the source clock signal is input to the clock terminal CKB.
  • SCK2 is input, and conversely, the source clock signal SCK2 is input to the clock terminal CK of the even-numbered shift register unit circuit, and the source clock signal SCK1 is input to the clock terminal CKB.
  • the source all-on control signal SAON is input to the all-on control terminal AON of the m-stage shift register unit circuit constituting the signal line driving circuit 130.
  • the source start pulse signal SST is input to the set terminal SET of the first stage shift register unit circuit, and the second and subsequent stage shift register unit circuits.
  • the set terminal SET is supplied with the output signal of the preceding shift register unit circuit.
  • the m-stage shift register unit circuit constituting the shift register 131 When receiving the source start pulse signal SST from the display control circuit 140, the m-stage shift register unit circuit constituting the shift register 131 performs a shift operation based on the source clock signals SCK1 and SCK2, and a signal line selecting thin film transistor TS1. , TS2,..., TSm are sequentially output with selection signals.
  • the phase of the source clock signal SCK1 and the phase of the source clock signal SCK2 are different from each other by 180 degrees as in the case of the gate clock signals GCK1 and GCK2, and the source clock signal SCK1 and the source clock signal SCK2 are simultaneously at the high level. These low-level sections are set so as not to occur.
  • the shift register unit circuit 1211 constituting the scanning line driving circuit 120 and the signal line driving circuit 130 outputs the ground voltage VSS of the ground node as the low level of the output signal, and sets the output signal as the high level.
  • the positive power supply voltage VDD is output
  • the present invention is not limited to this example, and the negative voltage VL (for example, ⁇ 5 V) is output as the low level, and the positive voltage VH (for example, +10 V) is output as the high level. Also good.
  • the ground voltage VSS (predetermined potential) shown in each figure represents a negative voltage.
  • the operational characteristic of the display device 100 according to the present embodiment is the operation of the shift register 121 constituting the scanning line driving circuit 120 and the shift register 131 constituting the signal line driving circuit 130. Therefore, in the following, the operation of the shift register 121 included in the scanning line driving circuit 120 will be described in detail.
  • the operation of the shift register 131 included in the signal line driver circuit 130 is basically the same as that of the shift register 121, and description of the operation is omitted.
  • FIGS. 4A and 4B are time charts showing an operation example of the shift register 121 in the first embodiment
  • FIG. 4A is a time chart during normal operation
  • FIG. 4B is a time chart during all-on operation.
  • the high level and low level of the gate start pulse signal GST and the gate clock signals GCK1 and GCK2 are signal levels corresponding to the operating voltage VDD and the ground voltage VSS supplied to the shift register, respectively. is there.
  • the gate all-on control signal GAON is set to a low level. Further, in FIGS.
  • N11, N21 represents node N1, N2 of the first-stage shift register unit circuits 121 1, N12, N22 are the second-stage shift register unit circuits 121 2 nodes N1, N2 N1n and N2n represent nodes N1 and N2 of the n-th shift register unit circuit 121n, and OUT1, OUT2 and OUTn represent output signals of the first-stage, second-stage and n-th shift register unit circuits, respectively.
  • the gate all-on control signal GAON is set to a low level.
  • the thin film transistors T7 and T3B are maintained in the off state.
  • the gate start pulse signal GST input to the first stage of the shift register unit circuit 121 1 of the set terminal SET is changed to a high level, is inputted to a clock terminal CKB
  • the gate clock signal GCK2 transitions to a high level
  • the thin film transistor T3A is turned on.
  • the gate clock signal GCK2 input to the clock terminal CKB changes to a high level
  • the gate start pulse signal GST input to the set terminal SET also changes to a high level.
  • the thin film transistors T1 and T2 Turn on together. At this time, since the current supplied from the thin film transistor T1 is suppressed by the resistor R1, the signal level of the node N21 becomes a low level near the ground voltage VSS by the thin film transistor T2. When the node N21 becomes low level, both the thin film transistors T4 and T6 are turned off. As a result, the node N11 is charged by the thin film transistor T3A to a voltage (VDD ⁇ Vth) that is lowered by the threshold voltage Vth from the power supply voltage VDD (the high level of the gate clock signal GCK2 input to the clock terminal CKB).
  • the gate clock signal GCK1 input to the clock terminal CK transits to a high level at time t1
  • the high level of the gate clock signal GCK1 is changed to the output terminal OUT through the thin film transistor T5 having a drain connected to the clock terminal CK.
  • the signal level of the output signal OUT1 starts to rise.
  • the signal level of the output signal OUT1 rises, the signal level of the node N11 is pushed up by the bootstrap effect due to the capacitive component between the gate and source of the thin film transistor T5.
  • the gate voltage of the thin film transistor T5 becomes higher than the source voltage of the thin film transistor T5, and the thin film transistor T5 is turned on.
  • the high level of the gate clock signal GCK1 input to the clock terminal CK (the signal level corresponding to the power supply voltage VDD) is transmitted to the output terminal OUT without causing a voltage drop due to the threshold voltage Vth of the thin film transistor T5. .
  • the thin film transistor T1 is turned on, the node N21 is charged through the thin film transistor T1 and the resistor R1, and the voltage of the node N21 is changed.
  • the thin film transistors T4 and T6 whose gates are connected to the node N21 are turned on, and the thin film transistors T4 and T6 pull down the node N11 and the output terminal OUT, respectively.
  • the thin film transistor T5 whose gate is connected to the node N11 is turned off, and the output signal OUT1 transitions to a low level.
  • the thin film transistor T2 is maintained in the off state. Further, the thin film transistor T1 is periodically turned on in response to the high level of the gate clock signal GCK2 periodically input to the clock terminal CKB, so that the node N21 is maintained in the charged state. As a result, the thin film transistors T4 and T6 whose gates are connected to the node N21 are maintained in the on state. In this case, every time a high level pulse of the gate clock signal GCK2 arrives, the thin film transistor T3A is periodically turned on, and the gate start pulse signal GST at the low level is transmitted to the node N11 through the thin film transistor T3A. .
  • the node N11 is periodically discharged through the thin film transistor T3A.
  • the signal level of the node N11 is maintained at a low level corresponding to the ground potential VSS.
  • the thin film transistor T5 whose gate is connected to the node N11 is maintained in the off state, and the output signal OUT1 is maintained at the low level by the thin film transistor T6 maintained in the on state.
  • 2-stage shift register unit circuits 121 2 operation receives the output signal OUT1 of the first stage of the shift register unit circuits 121 1, only one clock half delay with respect to the first stage of the shift register unit circuit 121 1 of operation Implemented.
  • the operation itself is the same as the shift register unit circuit 121 1 of the first stage, the shift register unit circuits 121 2 are output only at a later time t2 1 clock half than the output signal OUT1 of the first stage of the shift register unit circuits 121 1
  • the signal OUT2 is changed to a high level.
  • the shift register unit circuits 121 3 ,..., 121 n in the third and subsequent stages are delayed by a half clock with respect to the output signal of the previous shift register unit circuit, respectively, and the output signals OUT3, ..., OUTn are sequentially output.
  • the all-on operation of the shift register 121 will be described with reference to FIG. 4B.
  • the thin film transistor T3A is turned off, and the node N1 is pulled down by the thin film transistor T3B.
  • the gate all-on control signal GAON is set to a high level.
  • the gate start pulse signal GST is set to a high level
  • the gate clock signals GCK1 and GCK2 are set to a low level.
  • a thin film transistor T1 whose gate is connected to the clock terminal CKB of the gate clock signal GCK2 which is set to the low level is inputted is turned off. Further, the thin film transistor T2 whose gate is connected to the set terminal SET to which the gate start pulse signal GST set to the high level is input is turned on. As a result, the node N21 is pulled down by the thin film transistor T2, and the signal level of the node N21 becomes a low level. As a result, both the thin film transistors T4 and T6 whose gates are connected to the node N21 are turned off.
  • the thin film transistor T3A whose gate is connected to the clock terminal CKB to which the gate clock signal GCK2 set to the low level is input is turned off.
  • the thin film transistor T3B whose gate is connected to the all-on control terminal AON to which the high-level gate all-on control signal GAON is applied is turned on, and the node N11 is pulled down.
  • the thin film transistor T5 is controlled to be in an off state in the all-on operation.
  • the thin film transistor T7 whose gate is connected to the all-on control terminal AON to which the gate all-on control signal GAON set to the high level is applied is turned on.
  • the power supply voltage VDD is supplied to the output terminal OUT through the thin film transistor T7, and the signal level of the output terminal OUT is set to a high level by the thin film transistor T7.
  • the signal level of the output terminal OUT is increased by the thin film transistor T7 without being affected by the thin film transistors T5 and T6. Set to level.
  • the shift register unit circuit 121 1 of the first stage outputs an output signal OUT1 of high level.
  • a plurality of shift register unit circuits 121 1, 121 2, 121 3, ..., 121 of n the shift register unit circuit of odd number stage of the shift register unit circuits 121 1 similarly to the gate clock signal GCK1, GCK2 is input operates similarly to the shift register unit circuit 121 1 of the first stage in the all-on operation, and outputs an output signal of high level.
  • the gate clock signals GCK1 and GCK2 input to the clock terminals CK and CKB are opposite to those in the odd-numbered shift register unit circuit.
  • the signal levels of the clock signals GCK1 and GCK2 are both set to a low level.
  • the signal level input to each terminal of the even-numbered shift register unit circuit is the same as the signal level input to each terminal of the odd-numbered shift register unit circuit. Accordingly, the all-on operation of the even-numbered shift register unit circuit is also explained in the same manner as the odd-stage shift register unit circuit, and the even-numbered shift register unit circuit outputs a high-level output signal in the all-on operation. As described above, the shift register 121 outputs the high level output signals OUT1, OUT2,..., OUTn as the gate signals G1, G2,. The all-on operation of the shift register 131 included in the signal line driver circuit 130 is also described in the same manner as the shift register 121 included in the scan line driver circuit 120 described above.
  • FIG. 5 is a time chart for explaining the operation in the on sequence of the display device 100 according to the first embodiment.
  • the potential of the video signal line (signal line of the data signal VIG), the potential of the counter electrode Tcom, or the potential of the auxiliary capacitance electrode line CSL becomes unstable, so that unintended charges are accumulated in the pixel portion PIX.
  • Such a phenomenon is caused by the fact that the logic control of the circuit in the apparatus is not normally performed when the power supply circuit 150 is not reliably started up. Specifically, this phenomenon is caused by unnecessary charges entering the pixel portion PIX from the signal line of the data signal VSIG, and the potential of the counter electrode Tcom and the potential of the auxiliary capacitance electrode line CSL become unstable. This is because a potential difference is generated between Tcom and a pixel electrode (not shown), and unnecessary charges are accumulated in the pixel portion PIX due to the potential difference. This phenomenon causes image noise.
  • the pixel thin film transistor TC of the pixel portion PIX is made conductive when the power is turned on so that charges are instantaneously discharged from all the pixel portions PIX. If charges are instantaneously released from the pixel portion PIX, it is not perceived as a change in the image by human vision, so that the viewer is hardly discomforted.
  • the gate all-on control signal GAON and the source all-on control signal SAON are set to the active state (high level) and all Turn on the operation.
  • the pixel thin film transistors TC of all the pixel portions PIX are turned on, and an initial voltage representing, for example, black is written in the pixel portions PIX as the data signal VSIG.
  • the gate full-on control signal GAON and the source full-on control signal SAON are maintained in an active state, and the positive power supply voltage VH (positive high voltage) and negative power supply voltage VL (negative high voltage) generated in the power supply circuit 150 are maintained.
  • the gate all-on control signal GAON and the source all-on control signal SAON are deactivated (low level), and the all-on operation is stopped. Thereafter, the gate start pulse signal GST and the gate clock signals GCK1 and GCK2 are generated at time t5, and the normal operation is started at time t6.
  • the all-on operation is performed in a period in which the power supply voltage is unstable immediately after the power is turned on.
  • the initial voltage representing black is written in all the pixel portions PIX, and black is displayed on the entire screen. . Thereby, the disturbance of the image when the power is turned on is suppressed, and the uncomfortable feeling given to the viewer can be alleviated.
  • the initial voltage of the data signal VSIG is not limited to black, and a voltage representing any gradation can be set.
  • FIG. 6A shows the operation when the scanning line is controlled to a high level in the all-on operation.
  • FIG. 6B shows the operation when both the scanning line and the signal line are controlled to the high level in the all-on operation.
  • the gate all-on control signal GAON is set to the active state
  • the source all-on control signal SAON is set to the inactive state.
  • the shift register 121 of the scanning line driving circuit 120 performs the all-on operation described above, and the gate signals G1, G2,..., Gn supplied from the shift register 121 to the scanning lines GL1, GL2,. All become high level.
  • the pixel thin film transistors TC of all the pixel portions PIX are turned on at the same time.
  • each of the plurality of pixel portions PIX connected to the same signal line SL is in a state where positive charges or negative charges are accumulated according to the content of the display image. That is, among the plurality of pixel portions PIX connected to the same signal line SL, positive charges are accumulated in some of the pixel portions PIX, and negative charges are accumulated in some of the other pixel portions PIX. It is in the state. Therefore, if all the signal line selection thin film transistors TS1, TS2,..., TSm shown in FIG.
  • both the gate all-on control signal GAON and the source all-on control signal SAON are activated.
  • both the gate full-on control signal GAON and the source full-on control signal SAON are both activated, and the output signals of the shift register 131 of the signal line driver circuit 130 are simultaneously high.
  • the output signals of the shift registers 121 of the scanning line driving circuit 120 are simultaneously set to the high level.
  • the display device 100 performs any AC driving such as dot inversion driving, scanning signal line inversion driving, and data signal line inversion driving, from time t3 to time t5.
  • any AC driving such as dot inversion driving, scanning signal line inversion driving, and data signal line inversion driving
  • each pixel unit PIX is discharged or charged so that the charge states of all the pixel units PIX are in a predetermined state. For this reason, compared with the example shown in FIG. 6A described above, it is possible to more stably suppress image disturbance when the power is shut off.
  • FIG. 7 is a time chart for explaining the operation at the time of forced shut-off of the display device 100 according to the first embodiment.
  • the scanning line driving circuit 120 performs normal operation.
  • both the gate all-on control signal GAON and the source all-on control signal SAON are in an inactive state (that is, low level).
  • the display control circuit 140 simultaneously turns off the gate all at the same time as the operation of the power supply circuit 150 is stopped.
  • the control signal GAON and the source full-on control signal SAON are set to the active state (that is, high level).
  • the capacitors C120, C130, etc. are formed in the output wiring of the power supply circuit 150, the gate full-on control signal GAON and the source output from the display control circuit 140 even when the power supply circuit 150 stops operating.
  • the signal level of the all-on control signal SAON does not instantaneously become the ground voltage VSS, but gradually decreases toward the ground voltage VSS according to the time constant due to the capacity of the output wiring of the power supply circuit 150. In this case, since the signal levels of the other control signals are similarly lowered, the gate full-on control signal GAON and the source full-on control signal SAON are maintained relatively active, and the full-on operation is continued after time t4.
  • the shift register 121 of the scanning line driving circuit 120 performs the all-on operation, and the scanning lines GL1, , GLn output high level output signals OUT1, OUT2,..., OUTn.
  • the shift register 131 of the signal line driver circuit 130 is also turned on and outputs a high level output signal to the signal lines SL1, SL2,.
  • VH does not instantaneously reach a level corresponding to the ground voltage VSS, but gradually decreases toward the ground voltage VSS according to the time constant of the capacitors C120 and C130.
  • the positive power supply voltage VH of the power supply circuit 150 starts to decrease at time t4 and decreases to a low level corresponding to the ground potential VSS at time t5.
  • the negative power supply voltage VL output from the power supply circuit 150 does not instantaneously reach a level corresponding to the ground voltage VSS, but gradually increases toward the ground voltage VSS according to the time constant of the capacitors C120 and C130.
  • the gate signals G1, G2, G3,..., Gn on the scanning lines GL1, GL2,..., GLn gradually decrease from time t4 as the positive power supply voltage VH output from the power supply circuit 150 decreases. At t5, the level becomes low corresponding to the ground voltage VSS.
  • the shift register 121 performs the all-on operation, so that all the signal levels of the scanning lines GL1, GL2,. And then gradually decreases with a constant time constant. That is, the signal levels of all the scanning lines GL1, GL2,.
  • the NMOS transistors Q6 and Q8 that are specifically provided for the above-described prior art current blocking, and the node N1 is charged by one thin film transistor T3A.
  • the number of transistors in each shift register included in the line driver circuit 120 and the signal line driver circuit 130 can be reduced, and the device configuration can be simplified. Accordingly, the layout area of the shift register that forms the scan line driver circuit 120 and the signal line driver circuit 130 can be reduced, and the display device 100 having the all-on operation function can be narrowed.
  • the gate all-on control signal GAON is not used as the control signal for controlling the all-on operation without using the gate all-on control signal GAONB which is an inverted signal of the gate all-on control signal GAON. Therefore, it is possible to reduce the number of terminals, the number of signals, and the number of wires for controlling the all-on operation, and further narrow the frame.
  • the thin film transistor T1 (FIG. 3) is turned off during the all-on operation, the through current path formed by the thin film transistor T1, the resistor R1, and the thin film transistor T2 is blocked.
  • the thin film transistor T4 is turned off during the all-on operation, the through current path formed by the thin film transistors T3A and T4 is interrupted.
  • the thin film transistors T5 and T6 are both turned off during the all-on operation, the through current path formed by the thin film transistors T5 and T6 is also blocked. Therefore, according to the present embodiment, it is possible to prevent a through current in the shift register during the all-on operation.
  • the input signal of the set terminal SET set to the high level is supplied to the gate of the thin film transistor T5 through one thin film transistor T3A, so that the gate voltage of the thin film transistor T5 is reduced. Can be kept to a minimum. That is, since the node N1 is charged by one thin film transistor T3A, the voltage drop due to the threshold voltage Vth of the transistor can be minimized, and the operation margin can be improved. Therefore, the shift operation of the shift register can be stabilized during normal operation.
  • the signal level when the gate all-on control signal GAON and the source all-on control signal SAON are active is set to the high level, but all signals are set to the low level (the ground voltage VSS) at the time of a power failure. If the signal level of the gate all-on control signal GAON and the source all-on control signal SAON becomes active, the signal level may be set to the low level. In this case, the gate full-on control signal GAON and the source full-on control signal SAON are set to a high level during normal operation, and the gate full-on control signal GAON and the source full-on control signal are forcibly cut off. Since the SAON signal level is set to a low level, it is possible to stably maintain the all-on operation after the forced cutoff.
  • FIG. 1 and FIG. 2 used in the first embodiment are used.
  • the shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n constituting the shift register 121 shown in FIG. instead of the shift register unit circuit 1211), a shift register unit circuit 1212 shown in FIG. 8 is provided.
  • Other configurations are the same as those of the first embodiment.
  • FIG. 8 is a circuit diagram showing a configuration example of the shift register unit circuit 1212 in the second embodiment.
  • the shift register unit circuit 1212 further includes a thin film transistor T8 in the configuration of the shift register unit circuit 1211 in the first embodiment shown in FIG.
  • a current path is interposed between the clock terminal CKB and the gate of the thin film transistor T3A, and a power supply voltage VDD (predetermined potential) that applies a signal level for turning on the thin film transistor T8 is applied to the gate.
  • VDD predetermined potential
  • a connection point between the current path of the thin film transistor T8 and the gate of the thin film transistor T3A forms a node N3.
  • Other configurations are the same as those of the shift register unit circuit 1211 in the first embodiment.
  • each of the shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n in the first embodiment shown in FIG. 2 is replaced with a shift register unit circuit 1212 shown in FIG.
  • the expression “shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n ” shown in FIG. Therefore, in this embodiment, each of “shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n ” indicates the shift register unit circuit 1212 shown in FIG. The same applies to each embodiment described later except for the eighth embodiment.
  • FIGS. 9A and 9B are time charts showing an operation example of the shift register 1212 in the second embodiment
  • FIG. 9A is a time chart during normal operation
  • FIG. 9B is a time chart during all-on operation. Note that, in FIGS.
  • N11, N31 represents node N1, N3 of the first-stage shift register unit circuits 121 1, N12, N32 is 2-stage shift register unit circuits 121 2 nodes N1, N3 N1n and N3n represent nodes N1 and N3 of the n-th shift register unit circuit 121n, and OUT1, OUT2 and OUTn represent output signals of the first-stage, second-stage and n-th shift register unit circuits, respectively.
  • the normal operation of the shift register 1212 will be described with reference to FIG. 9A.
  • the clock signal GCK2 input to the clock terminal CKB of the first-stage shift register unit circuit 121 1 that is, the first-stage shift register unit circuit 1212
  • the signal level of the clock signal GCK2 is transmitted to the gate of the thin film transistor T3A through the thin film transistor T8.
  • the node N31 between the gate of the thin film transistor T3A and the thin film transistor T8 is charged, and the voltage of the node N31 starts to rise.
  • the thin film transistor T3A When the voltage at the node N31 rises, the thin film transistor T3A is turned on.
  • the gate start pulse signal GST is given to the set terminal SET connected to the drain of the thin film transistor T3A as an input signal set to a high level, when the thin film transistor T3A is turned on, the source voltage is changed to the gate. The voltage drops from the voltage by the threshold voltage Vth. Therefore, the node N11 to which the source of the thin film transistor T3A is connected is charged following the node N31 to which the gate of the thin film transistor T3A is connected, and the voltage at the node N11 starts to rise.
  • the thin film transistor T8 is turned off and the node N31 enters a floating state. Thereafter, in the process in which the node N11 is charged by the thin film transistor T3A and the voltage of the node N11 rises, through the capacitive component between the source and gate of the thin film transistor T3A, the capacitive component between the channel and gate of the thin film transistor T3A, etc. The voltage at the node N31 is pushed up by the voltage at the node N11.
  • the voltage at the node N31 rises, and when the voltage exceeds the high level (power supply voltage VDD) of the gate start pulse signal GST plus the threshold voltage Vth of the thin film transistor T3A, a voltage drop due to the threshold voltage Vth of the thin film transistor T3A occurs. Instead, the node N11 is charged to the power supply voltage VDD by the thin film transistor T3A.
  • the thin film transistor T8 having one end of the current path connected to the clock terminal CKB is turned on. For this reason, the node N31 is discharged by the thin film transistor T8, and the signal level of the node N31 becomes a low level.
  • the thin film transistor T3A whose gate is connected to the node N31 is turned off. At this time, the node N11 is in a floating state and is maintained charged to the power supply voltage VDD, so that the thin film transistor T5 whose gate is connected to the node N11 is maintained in the on state.
  • the gate clock signal GCK1 input to the clock terminal CK transitions to a high level at time t1
  • the signal level (high level) of the gate clock signal GCK1 is transmitted to the output terminal OUT through the thin film transistor T5 and output.
  • a high level is output as the signal OUT1.
  • Other operations are the same as those of the shift register 1211 in the first embodiment.
  • the all-on operation is the same as that in the first embodiment as shown in FIG. 9B. That is, in the all-on operation, the gate all-on control signal GAON is set to a high level. As shown in FIG. 9B, the gate start pulse signal GST is set to a high level, and the gate clock signals GCK1 and GCK2 are set to a low level. In this case, in the first stage of the shift register unit circuits 121 1, a thin film transistor T1 is turned off, the thin-film transistor T2 is turned on. As a result, the node N21 is pulled down by the thin film transistor T2, and the signal level becomes low. As a result, both the thin film transistors T4 and T6 whose gates are connected to the node N21 are turned off.
  • the thin film transistor T3A since the clock terminal CKB to which the gate clock signal GCK2 set to the low level is input is given to the gate of the thin film transistor T3A through the thin film transistor T8, the thin film transistor T3A is turned off. For this reason, the gate start pulse signal GST input to the set terminal SET as an input signal set to the high level is not transmitted to the node N11. In this case, the thin film transistor T3B connected between the node N11 and the ground node is turned on. As a result, the node N11 becomes low level, and the thin film transistor T5 whose gate is connected to the node N11 is turned off.
  • the thin film transistor T7 whose gate is connected to the all-on control terminal AON to which the gate all-on control signal GAON set to the high level is applied is turned on.
  • the power supply voltage VDD is supplied to the output terminal through the thin film transistor T7, thereby setting the output terminal OUT to the high level.
  • the output terminal OUT is set to a high level by the thin film transistor T7 without being affected by the thin film transistors T5 and T6.
  • the shift register unit circuit 121 1 of the first stage outputs an output signal OUT1 of high level.
  • the second and subsequent stages shift register unit circuit 121 2, 121 3, ..., the output signal OUT2 of 121 n, OUT3, ..., OUTn also set in the same manner as the output signal OUT1 of the first stage of the shift register unit circuits 121 1 to the high level Is done.
  • the scanning line driving circuit 120 including the shift register unit circuit 1212 according to the present embodiment outputs the high-level output signals OUT1, OUT2,..., OUTn as the gate signals G1, G2,. All-on operation is performed.
  • the gate voltage of the thin film transistor T3A is higher than that of the first embodiment. Therefore, waveform distortion of the signal transmitted through the thin film transistor T3A can be suppressed. Therefore, for example, even if the threshold voltage Vth of the thin film transistor increases due to the influence of the initial characteristics, temperature characteristics, deterioration, etc., the deterioration of the signal in the shift register can be suppressed, and the operation margin of the shift register is improved. be able to.
  • FIG. 1 and FIG. 2 used in the first embodiment are used.
  • the shift register unit circuit 1211 shown in FIG. 10 is provided instead of the shift register unit circuit 1211) shown in FIG.
  • Other configurations are the same as those of the second embodiment.
  • FIG. 10 is a circuit diagram showing a configuration example of the shift register unit circuit 1213 in the third embodiment.
  • the shift register unit circuit 1213 further includes capacitors C1, C2, and C3 in the configuration of the shift register unit circuit 1212 in the second embodiment shown in FIG.
  • the capacitor C1 is connected between the drain and gate of the thin film transistor T5.
  • the capacitor C3 is connected between the drain and gate of the thin film transistor T3A.
  • the capacitor C2 is connected between a node N2 to which the gates of the thin film transistors T4 and T6 are connected and a ground node (predetermined potential node).
  • Other configurations are the same as those of the shift register unit circuit 1212 in the second embodiment. Note that it is not necessary to provide all of the capacitors C1, C2, and C3, and any one or two of them may be provided.
  • the basic operation is the same as that of the shift register unit circuit 1212 in the second embodiment, but in this embodiment, the self-bootstrap effect of the thin film transistor T5 in the normal operation can be enhanced by the capacitor C1.
  • the gate voltage of the thin film transistor T5 when the thin film transistor T5 is turned on can be effectively increased. Therefore, the signal level can be transmitted to the output terminal OUT without deteriorating the signal level transmitted from the clock terminal CK to the output terminal OUT through the thin film transistor T5.
  • the capacitor C3 can enhance the bootstrap effect of the thin film transistor T3A. Accordingly, it is possible to effectively increase the gate voltage of the thin film transistor T3A when the input signal applied to the set terminal SET transitions to a high level and the thin film transistor T3A is turned on. Accordingly, the signal level can be transmitted from the set terminal SET to the node N1 through the thin film transistor T3A without deteriorating the signal level. Further, the capacitor C2 can increase the voltage holding capability of the node N2. Accordingly, the thin film transistors T4 and T6 can be stably maintained in the off state while the node N1 is charged, and the shift operation can be stabilized.
  • the increase in the voltage of the node N1 or the node N3 due to the bootstrap effect can be improved, so that the thin film transistors T3A and T5 are stably controlled to be in the on state. can do. Therefore, the operation margin of the shift register can be improved.
  • the all-on operation is the same as in the first and second embodiments described above.
  • FIG. 1 and FIG. 2 used in the first embodiment are used.
  • the shift register unit circuit 1214 shown in FIG. 11 is provided instead of the shift register unit circuit 1211 shown in FIG.
  • Other configurations are the same as those of the third embodiment.
  • FIG. 11 is a circuit diagram showing a configuration example of the shift register unit circuit 1214 in the fourth embodiment.
  • the shift register unit circuit 1214 further includes a thin film transistor T9 in the configuration of the shift register unit circuit 1213 in the third embodiment shown in FIG.
  • the thin film transistor T9 has a gate connected to the drain of the thin film transistor T6, a drain connected to the gate of the thin film transistor T6, and a source connected to the ground node (predetermined potential node). That is, the thin film transistor T6 and the thin film transistor T9 have a gate and a drain that are cross-coupled.
  • Other configurations are the same as those of the shift register unit circuit 1213 in the third embodiment.
  • the basic operation is the same as that of the shift register unit circuit 1212 in the third embodiment described above, but in this embodiment, the output terminal in the period from time t1 to time t2 shown in FIG. 9A in the second embodiment described above.
  • the high level of the output signal of OUT can be stably maintained. This will be described with reference to the time chart of FIG. 9A.
  • the thin film transistors T1 and T2 are turned on. Among these, the thin film transistor T2 causes the node N2 to be at a low level. Driven by.
  • the gate start pulse signal GST and the gate clock signal GCK2 transition to a low level
  • the thin film transistors T1 and T2 are turned off, and the node N2 is in a floating state.
  • the signal level (that is, the low level) up to that point of the node N2 is held by the capacitance (eg, the capacitance of the capacitor C2) formed at the node N2.
  • the gate clock signal GCK1 transitions to the high level at time t1, as described above, the high level is output to the output terminal OUT through the thin film transistor T5.
  • the thin film transistor T6 needs to be maintained in the off state during a period in which a high level is output to the output terminal OUT through the thin film transistor T5 from the time t1.
  • the node N2 to which the gate of the thin film transistor T6 is connected is maintained in a floating state during the period when the output signal of the output terminal OUT is at the high level at time t1.
  • the signal level of the gate of the thin film transistor T6 is maintained at a low level by the capacitance formed at the node N2, and the signal level is unstable. Therefore, for example, when the signal level of the node N2 rises due to the presence of noise or a leakage path, the thin film transistor T6 may be turned on to lower the signal level (high level) of the output terminal OUT.
  • the fourth embodiment when the signal level of the output terminal OUT becomes high due to the presence of the above-described noise and leak path, the signal level of the gate of the thin film transistor T9 becomes high. For this reason, the thin film transistor T9 is turned on, and the node N2 to which the gate of the thin film transistor T6 is connected is driven to a low level (ground voltage VSS). Thus, the thin film transistor T6 is forcibly maintained in the off state by the thin film transistor T9 during a period in which the signal level of the output terminal OUT is high from time t1. Therefore, according to the present embodiment, in normal operation, the output signal can be stably maintained at a high level, and malfunction due to a decrease in the signal level of the output signal can be prevented. Therefore, the operation margin of the shift register can be improved.
  • the all-on operation is the same as in the first to third embodiments described above.
  • FIG. 1 and FIG. 2 used in the first embodiment are used.
  • shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n constituting the shift register 121 shown in FIG. 12 is provided instead of the shift register unit circuit 1211) shown in FIG.
  • Other configurations are the same as those of the fourth embodiment.
  • FIG. 12 is a circuit diagram showing a configuration example of the shift register unit circuit 1215 in the fifth embodiment.
  • the shift register unit circuit 1215 further includes a thin film transistor T10 in the configuration of the shift register unit circuit 1214 in the fourth embodiment shown in FIG.
  • the source of the thin film transistor T10 is connected to the node N2 to which the gates of the thin film transistors T6 and T4 are connected, and the initialization signal INIT is applied to the gate and drain of the thin film transistor T10. That is, the thin film transistor T10 is diode-connected, the initialization signal INIT is given to the node corresponding to the anode, and the node corresponding to the cathode is connected to the node N2 to which the gates of the thin film transistors T4 and T6 are connected.
  • the Other configurations are the same as those of the shift register unit circuit 1214 in the fourth embodiment.
  • the initialization signal INIT is a signal that is set to an active state (high level) by, for example, the display control circuit 140 when the power is turned on, when the power is turned off, or when the shift register is temporarily set to an initial state. However, in the all-on operation, the initialization signal INIT is set to an inactive state (low level).
  • the initialization signal INIT is activated, the drain and gate voltages of the thin film transistor T10 rise, and a voltage is generated at the source of the thin film transistor T10 by dropping the drain voltage by the threshold voltage Vth.
  • the high level of the initialization signal INIT is the power supply voltage VDD
  • a voltage (VDD ⁇ Vth) obtained by subtracting the threshold voltage Vth of the thin film transistor T10 from the power supply voltage VDD is generated at the source of the thin film transistor T10.
  • the source voltage (VDD ⁇ Vth) of the thin film transistor T10 is applied to the node N2
  • the thin film transistors T4 and T6 are forcibly turned on. Therefore, the node N1 is discharged by the thin film transistor T4, and the output terminal OUT is pulled down by the thin film transistor T6.
  • the circuit state of the shift register unit circuit 1215 is initialized and the signal level of the output signal is initialized to a low level.
  • the circuit state of the shift register is structurally initialized regardless of the signals input to the clock terminals CK, CKB, the set terminal SET, and the like.
  • the shift register can be stably controlled to be inactive and the output signal can be set to a low level.
  • the thin film transistor T10 is diode-connected, but the drain of the thin film transistor T10 may be fixed to the power supply voltage VDD and the initialization signal INIT may be input to the gate.
  • the all-on operation is the same as in the first to fourth embodiments described above.
  • FIG. 1 and FIG. 2 used in the first embodiment are used.
  • the display device according to the sixth embodiment has shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n (that is, FIG. 3) that constitute the shift register 121 shown in FIG.
  • the shift register unit circuit 1211) shown in FIG. 13 is provided instead of the shift register unit circuit 1211) shown in FIG.
  • Other configurations are the same as those of the fifth embodiment.
  • FIG. 13 is a circuit diagram showing a configuration example of the shift register unit circuit 1216 in the sixth embodiment.
  • the shift register unit circuit 1216 further includes a thin film transistor T11 in the configuration of the shift register unit circuit 1215 in the fifth embodiment shown in FIG.
  • the thin film transistor T11 has a current path interposed between the drain of the thin film transistor T3A and the gate of the thin film transistor T5. Specifically, one of the source and drain forming the current path of the thin film transistor T11 is connected to the source of the thin film transistor T3A, and the other of the source and drain of the thin film transistor T11 is connected to the gate of the thin film transistor T5.
  • a power supply voltage VDD predetermined potential
  • connection point between the source of the thin film transistor T3A and the drain of the thin film transistor T4 forms a node N4
  • connection point between the current path of the thin film transistor T11 and the gate of the thin film transistor T5 forms a node N5.
  • Other configurations are the same as those of the shift register unit circuit 1215 in the fifth embodiment.
  • the shift register unit circuit 1215 in the fifth embodiment described above when the voltage of the node N1 is pushed up by the bootstrap effect by the capacitor C1, the voltage becomes a high voltage (VDD + ⁇ ) higher than the power supply voltage VDD. At this time, a difference voltage between the high voltage (VDD + ⁇ ) and the ground voltage VSS is applied between the gate and the drain of the thin film transistor T3A and between the source and the drain in combination with the bootstrap effect by the capacitor C3. And a very high voltage is applied. The same applies to the thin film transistor T4. The differential voltage between the high voltage (VDD + ⁇ ) and the ground voltage VSS is also applied between the gate and drain of the thin film transistor T4 and between the source and drain. Such a high voltage can cause deterioration of the transistor, for example. In the sixth embodiment, as described below, in the operation of the shift register unit circuit 1216, the above-described high voltage generation in the fifth embodiment is prevented by the thin film transistor T11.
  • FIGS. 14A and 14B are time charts showing an operation example of the shift register 121 including the shift register unit circuit 1216 in the sixth embodiment
  • FIG. 14A is a time chart at the time of normal operation
  • FIG. It is a time chart at the time of operation.
  • the high level and low level of the gate start pulse signal GST and the gate clock signals GCK1 and GCK2 are signal levels corresponding to the operating voltage VDD and the ground voltage VSS supplied to the shift register, respectively. is there.
  • the gate all-on control signal GAON is set to a low level. Further, in FIGS.
  • N41, N51 represents the first stage of the shift register unit circuit 121 1 of the node N4, N5, N42, N52 are the second-stage shift register unit circuits 121 2 nodes N4, N5 N4n and N5n represent nodes N4 and N5 of the n-th shift register unit circuit 121n, and OUT1, OUT2 and OUTn represent the first, second and n-th shift register unit circuits, respectively. It represents the output signal.
  • “H” indicates a high level
  • “L” indicates a low level.
  • the basic operation of the shift register unit circuit 1216 is the same as the normal operation of each shift register unit circuit 1216 of the first to fifth embodiments described above, but in the sixth embodiment, the node N4 is charged, The behavior of the internal signal when outputting a high level as an output signal is different from that of the above-described embodiments.
  • the gate clock signal GCK2 input to the clock terminal CKB of the first-stage shift register unit circuit 121 1 transitions to a high level at time t0.
  • the signal level of the gate clock signal GCK2 is transmitted to the gate of the thin film transistor T3A through the thin film transistor T8.
  • the node N31 between the gate of the thin film transistor T3A and the thin film transistor T8 is charged, and the voltage of the node N31 starts to rise.
  • the thin film transistor T3A When the voltage at the node N31 rises, the thin film transistor T3A is turned on.
  • the gate start pulse signal GST set to the high level is given to the set terminal SET to which the drain of the thin film transistor T3A is connected, when the thin film transistor T3A is turned on, the source voltage is changed from the gate voltage. The voltage drops by the threshold voltage Vth. Therefore, the node N41 to which the source of the thin film transistor T3A is connected is charged following the node N31 to which the gate of the thin film transistor T3A is connected, and the voltage at the node N41 starts to rise.
  • the thin film transistor T8 is turned off and the node N31 enters a floating state. Thereafter, in the process in which the node N41 is charged by the thin film transistor T3A and the voltage at the node N41 increases, the voltage at the node N31 is pushed up by the voltage at the node N41 through the coupling capacitance (parasitic capacitance) between the source and gate of the thin film transistor T3A.
  • the node N41 causes the power supply voltage VDD by the thin film transistor T3A without causing a voltage drop due to the threshold voltage Vth of the thin film transistor T3A. It is charged until.
  • the power supply voltage VDD is applied to the gate of the thin film transistor T11 and the thin film transistor T11 is in the on state, when the node N41 is charged, the node N51 is also charged through the thin film transistor T11, and the signal level of the node N51 Rises. For this reason, the thin film transistor T5 whose gate is connected to the node N51 is turned on.
  • the signal level of the gate clock signal CK1 input to the drain of the thin film transistor T5 connected to the clock terminal CK is low level, the signal level of the output signal of the output terminal OUT1 remains low level. is there.
  • the node N5 is charged through the thin film transistor T11 to a voltage lower than the power supply voltage VDD by the threshold voltage Vth of the thin film transistor T11, the thin film transistor T11 is turned off, and the node N41 and the node N51 are electrically disconnected.
  • the gate clock signal GCK1 input to the clock terminal CK transitions to a high level at time t1
  • the signal level (high level) of the gate clock signal GCK1 is transmitted to the output terminal OUT through the thin film transistor T5 and output.
  • a high level is output as the signal OUT1.
  • the voltage of the node N51 is pushed up by the voltage of the output signal of the output terminal OUT to become a high voltage. Accordingly, the high level (power supply voltage VDD) of the gate clock signal GCK1 input to the clock terminal CK is transmitted to the output terminal OUT without causing a voltage drop due to the threshold voltage Vth of the thin film transistor T5.
  • the thin film transistor T11 is turned off, so that the voltage at the node N41 is not pushed up by the bootstrap effect by the capacitor C1. Is maintained at the power supply voltage VDD. Therefore, according to the present embodiment, only the difference voltage between the power supply voltage VDD and the ground voltage VSS is applied to the thin film transistors T3A and T4, and no high voltage is applied.
  • the voltage at the node N51 remains at a voltage (VDD ⁇ Vth + ⁇ ) obtained by adding a voltage ⁇ corresponding to the boosted voltage by the capacitor C1 to the voltage obtained by subtracting the threshold voltage Vth of the thin film transistor T11 from the voltage at the node N41. Therefore, only the difference voltage ( ⁇ Vth) between the voltage at the node N51 (VDD ⁇ Vth + ⁇ ) and the voltage at the node N41 (VDD) is applied to the thin film transistor T11.
  • the voltage ⁇ corresponding to the increase due to the bootstrap effect by the capacitor C1 does not become larger than the amplitude (VDD ⁇ VSS) of the gate clock signal GCK1 input to the clock terminal CK. Only a voltage lower than the drive voltage is applied.
  • Other normal operations are the same as those in the above-described embodiments.
  • the all-on operation is the same as that in each of the above-described embodiments as shown in FIG. 14B. That is, in the all-on operation, the gate all-on control signal GAON is set to a high level. As shown in FIG. 14B, the gate start pulse signal GST is set to a high level, and the gate clock signals GCK1 and GCK2 are set to a low level. In this case, in the first stage of the shift register unit circuits 121 1, a thin film transistor T1 is turned off, the thin-film transistor T2 is turned on. As a result, the node N21 is pulled down by the thin film transistor T2, and the signal level becomes low. As a result, the thin film transistors T4 and T6 whose gates are connected to the node N21 are turned off.
  • the thin film transistor T3A whose gate is connected to the clock terminal CKB to which the gate clock signal GCK2 set to the low level is input is turned off.
  • the thin film transistor T3B whose gate is connected to the all-on control terminal AON to which the high-level gate all-on control signal GAON is applied is turned on, and the node N11 is pulled down.
  • the thin film transistor T5 is controlled to be in an off state in the all-on operation.
  • the thin film transistor T7 whose gate is connected to the all-on control terminal AON to which the gate all-on control signal GAON set to the high level is applied is turned on.
  • the power supply voltage VDD is supplied to the output terminal OUT through the thin film transistor T7, and the output terminal OUT is set to the high level.
  • the shift register unit circuit 121 1 of the first stage outputs an output signal OUT1 of high level.
  • the second and subsequent stages shift register unit circuit 121 2, 121 3, ..., the output signal OUT2 of 121 n, OUT3, ..., OUTn also set in the same manner as the output signal OUT1 of the first stage of the shift register unit circuits 121 1 to the high level Is done.
  • the shift register 121 including the shift register unit circuit 1216 outputs the high level output signals OUT1, OUT2,..., OUTn as the gate signals G1, G2,.
  • the operation is performed.
  • the voltage applied to each thin film transistor is relaxed, so that deterioration of the transistor and the like can be suppressed.
  • FIG. 1 and FIG. 2 used in the first embodiment are used.
  • shift register unit circuits 121 1 , 121 2 , 121 3 ,..., 121 n constituting the shift register 121 shown in FIG. instead of the shift register unit circuit 1211) shown in FIG. 15, a shift register unit circuit 1217 shown in FIG. 15 is provided.
  • Other configurations are the same as those of the sixth embodiment.
  • FIG. 15 is a circuit diagram showing a configuration example of the shift register unit circuit 1217 in the seventh embodiment.
  • the shift register unit circuit 1217 further includes a thin film transistor T12 in the configuration of the shift register unit circuit 1216 in the sixth embodiment shown in FIG.
  • the current path of the thin film transistor T12 is connected between the node N2 to which the gate of the thin film transistor T6 is connected and the ground node (predetermined potential node).
  • the gate of the thin film transistor T12 is connected to the all-on control terminal AON, and the gate all-on control signal GAON is applied to the gate.
  • Other configurations are the same as those of the shift register unit circuit 1216 in the sixth embodiment.
  • the operation of the shift register unit circuit 1217 in this embodiment will be described.
  • the normal operation is the same as that of the above-described sixth embodiment, so that the description thereof will be omitted and the all-on operation will be described.
  • the gate all-on control signal GAON is set to a high level.
  • the gate clock signals GCK1 and GCK2 are set to a low level.
  • the gate start pulse signal GST may be high level or low level.
  • the thin film transistor T2 When the gate start pulse signal GST input to the set terminal SET is at the high level, the thin film transistor T2 is turned on as in the above embodiments, and the node N2 is discharged by the thin film transistor T2. In this case, since the thin film transistor T12 whose gate is connected to the all-on control terminal AON is also turned on, the node N2 is discharged through the thin film transistor T12 together with the thin film transistor T2. As a result, the thin film transistors T4 and T6 whose gates are connected to the node N2 are both controlled to be turned off.
  • the low level of the gate clock signal GCK2 input to the clock terminal CKB is given to the gate of the thin film transistor T3A through the thin film transistor T8. Thereby, the thin film transistor T3A is turned off.
  • the high-level gate full-on control signal GAON is given to the full-on control terminal AON to which the gate of the thin-film transistor T3B is connected, the thin-film transistor T3B is turned on.
  • the node N4 is discharged through the thin film transistor T3B.
  • the discharged low level of the node N4 is transmitted to the gate of the thin film transistor T5 through the thin film transistor T11, thereby turning off the thin film transistor T5.
  • both the thin film transistors T5 and T6 connected to the output terminal OUT are turned off.
  • the thin film transistor T7 whose gate is connected to the all-on control terminal AON to which the gate all-on control signal GAON set to the high level is applied is turned on.
  • the power supply voltage VDD is supplied to the output terminal OUT through the thin film transistor T7, and the output terminal OUT is set to the high level.
  • the shift register unit circuit 121 1 of the first stage outputs an output signal OUT1 of high level.
  • the second and subsequent stages shift register unit circuit 121 2, 121 3, ..., the output signal OUT2 of 121 n, OUT3, ..., OUTn also set in the same manner as the output signal OUT1 of the first stage of the shift register unit circuits 121 1 to the high level Is done. As a result, the all-on operation is performed when the gate start pulse signal GST is set to a high level.
  • the shift register unit circuit 121 1 of the first stage outputs an output signal OUT1 of high level.
  • the second and subsequent stages shift register unit circuit 121 2, 121 3, ..., the output signal OUT2 of 121 n, OUT3, ..., OUTn also set in the same manner as the output signal OUT1 of the first stage of the shift register unit circuits 121 1 to the high level Is done. As a result, the all-on operation is performed when the gate start pulse signal GST is set to a high level.
  • the shift register 121 including the shift register unit circuit 1217 outputs the high level output signals OUT1, OUT2,..., OUTn as the gate signals G1, G2,. Is implemented. Therefore, according to the seventh embodiment, the shift register can be fully turned on regardless of the signal level of the gate start pulse signal GST input to the set terminal SET.
  • FIG. 1 used in the first embodiment
  • the display device according to the eighth embodiment includes a shift register 181 shown in FIG. 16 instead of the shift register 121 shown in FIG. 2 used in the seventh embodiment.
  • Other configurations are the same as those of the first embodiment.
  • FIG. 16 is a schematic block diagram illustrating a configuration example of the shift register 181 in the eighth embodiment.
  • the shift register 181 includes a plurality of shift register unit circuits 181 1 , 181 2 , 181 3 ,..., 181 n corresponding to the plurality of scanning lines GL 1, GL 2, GL 3,. Yes.
  • the plurality of shift register unit circuits 181 1 , 181 2 , 181 3 ,..., 181 n are connected in cascade.
  • Each of the plurality of shift register unit circuits 181 1 , 181 2 , 181 3 ,..., 181 n has the same configuration, and hereinafter, the shift register unit circuits 181 1 , 181 2 , 181 3 , ..., when referring to each of the 181 n are referred to as "shift register unit circuits 1811".
  • the shift register unit circuit 1811 includes clock terminals CK and CKB, two set terminals SET1 and SET2, an output terminal OUT, and an all-on control terminal AON.
  • the gate clock signal GCK1 is input to the clock terminal CK of the odd-stage shift register unit circuit, and the gate clock is supplied to the clock terminal CKB.
  • the signal GCK2 is input.
  • the gate clock signal GCK2 is input to the clock terminal CK of the even-numbered shift register unit circuit, and the gate clock signal GCK1 is input to the clock terminal CKB.
  • a plurality of shift register unit circuits 181 1, 181 2, 181 3, ..., the all-on control terminal AON of 181 n gate all-on control signal GAON is input.
  • the gate start pulse signal GST is input to the set terminal SET 1 of the first-stage shift register unit circuit 181 1 .
  • the output signal of the previous shift register unit circuit is input to each set terminal SET1 of the shift register unit circuit (that is, the second-stage shift register unit circuit to the n-th shift register unit circuit).
  • the gate start pulse signal GST is input to the set terminal SET2 of the n-th shift register unit circuit 181n at the final stage, and the shift register unit circuit before the (n-1) th stage (that is, the first-stage shift register unit circuit).
  • the output signal of the subsequent shift register unit circuit is input to the set terminal SET2.
  • the shift register unit circuit 181 and second set terminal SET1 the output signal OUT1 of the preceding stage of the shift register unit circuits 181 1 are input to the shift register unit circuit 181 and second set terminal SET2, the subsequent shift register the output signal OUT3 of the unit circuit 181 3 is input.
  • each of the plurality of shift register unit circuits 181 1 , 181 2 , 181 3 ,..., 181 n has a scanning switching signal UD described later for switching the scanning direction (shift direction). , UDB.
  • FIG. 17 is a circuit diagram showing a configuration example of the shift register unit circuit 1811 in the eighth embodiment.
  • the shift register unit circuit 1811 further includes a selection circuit SEL in the configuration of the shift register unit circuit 1217 in the seventh embodiment shown in FIG. Other configurations are the same as those of the shift register unit circuit 1217 of the seventh embodiment.
  • the selection circuit SEL Based on the scan switching signals UD and UDB, the selection circuit SEL outputs the output signal (or gate start pulse signal GST) of the preceding shift register unit circuit input to the set terminal SET1 and the subsequent shift input to the set terminal SET2.
  • One of the output signals (or gate start pulse signal GST) of the register unit circuit is selected and input as an input signal.
  • the selection circuit SEL provided to the second-stage shift register unit circuit 181 2, the output signal OUT1 of the first stage of the shift register unit circuits 181 1, the output signal OUT3 of the shift register unit circuit 181 3 of the third stage One of the output signals is selected.
  • the selection circuit SEL supplies the selected output signal to the gate of the thin film transistor T2, and also supplies it to the drain of the thin film transistor T3A connected to the set terminal SET in the seventh embodiment.
  • the selection circuit SEL functions as a scanning switching circuit for switching the scanning direction based on the scanning switching signals UD and UDB.
  • the scanning direction a plurality of shift register unit circuits 181 1, 181 2, 181 3 shown in FIG. 16, ..., the output signal of 181 n OUT1, OUT2, OUT3, ..., refers to output order of OUTn, the first stage .., OUTn is output in the ascending scanning direction from the shift register unit circuit 181 1 to the n-th shift register unit circuit 181 n as the final stage.
  • the output signal from the shift register unit circuit 181 n is the final stage in the descending order of the scanning direction in the shift register unit circuit 181 1 of the first stage OUT1, OUT2, OUT3, ..., scanning when OUTn is output Is called reverse scanning.
  • FIGS. 18A to 18C are circuit diagrams showing detailed examples of the shift register unit circuit in the eighth embodiment, and show a configuration example of the selection circuit SEL.
  • the selection circuit (scan switching circuit) illustrated in FIG. 18A includes thin film transistors T81, T82, T83, T84, T85, T86, T87, and T88.
  • a scanning switching signal UD is supplied to the drain of the thin film transistor T81
  • a scanning switching signal UDB which is an inverted signal of the scanning switching signal UD is supplied to the gate thereof.
  • the source of the thin film transistor T81 is connected to the drain of the thin film transistor T82, and the power supply voltage VDD is supplied to the gate of the thin film transistor T82.
  • a scanning switching signal UD is supplied to the drain of the thin film transistor T83, its gate is connected to the drain, and its source is connected to the gate of the thin film transistor T84 together with the source of the thin film transistor T82. That is, the thin film transistor T83 is diode-connected, the scan switching signal UD is supplied to the node corresponding to the anode, and the node corresponding to the cathode is connected to the gate of the thin film transistor T84.
  • One end of the current path of the thin film transistor T84 is connected to the set terminal SET1, and the other end of the current path is connected to the output terminal SO.
  • the scanning switching signal UDB is supplied to the source of the thin film transistor T85, and the scanning switching signal UD is supplied to the gate thereof.
  • the drain of the thin film transistor T85 is connected to the source of the thin film transistor T86, and the power supply voltage VDD is supplied to the gate of the thin film transistor T86.
  • a scanning switching signal UDB is supplied to the source of the thin film transistor T87, its gate is connected to the source, and its drain is connected to the gate of the thin film transistor T88 together with the drain of the thin film transistor T86. That is, the thin film transistor T87 is diode-connected, the scan switching signal UDB is supplied to the node corresponding to the anode, and the node corresponding to the cathode is connected to the gate of the thin film transistor T88.
  • One end of the current path of the thin film transistor T88 is connected to the set terminal SET2, and the other end of the current path is connected to the output terminal SO.
  • the selection circuit shown in FIG. 18B omits the thin film transistors T81, T83, T85, and T87 in the configuration shown in FIG. 18A, supplies the scan switching signal UD to the drain of the thin film transistor T82, and supplies the scan switching signal UDB to the source of the thin film transistor T86. Configured to supply.
  • the selection circuit shown in FIG. 18C omits the thin film transistors T81, T82, T83, T85, T86, and T87, supplies the scan switching signal UD to the gate of the thin film transistor T84, and supplies the gate of the thin film transistor T88.
  • the scanning switching signal UDB is configured to be supplied.
  • the scanning switching signal UD is set to a high level, and the scanning switching signal UDB, which is an inverted signal thereof, is set to a low level.
  • the thin film transistor T81 to which the low level scan switching signal UDB is applied is turned off, and the gate of the thin film transistor T84 is set to the high level of the scan switching signal UD through the thin film transistor T83 to which the high level scan switching signal UD is applied to the drain.
  • the corresponding power supply voltage VDD is charged to a voltage (VDD ⁇ Vth) dropped by the threshold voltage Vth of the thin film transistor T83. Accordingly, the thin film transistor T84 is turned on.
  • the thin film transistor T85 to which the high-level scan switching signal UD is applied to the gate is turned on.
  • the thin film transistor T86 to which the power supply voltage VDD is applied to the gate is also in the on state. Therefore, the gate of the thin film transistor T88 is discharged through the thin film transistors T85 and T86, and a low level is applied to the gate of the thin film transistor T88. Accordingly, the thin film transistor T88 is turned off. In this case, the thin film transistor T87 is turned off because the low-level scan switching signal UDB is supplied to the source and the gate.
  • the set terminal SET1 is electrically connected to the output terminal SO, and the set terminal SET2 is electrically disconnected from the output terminal SO. Become. For this reason, a signal input to the set terminal SET1 is selected and output from the output terminal SO.
  • the gate voltage of the thin film transistor T84 is pushed up by the signal level of the signal input to the set terminal SET1 due to the bootstrap effect due to the capacitive component between the gate and the channel of the thin film transistor T84. For this reason, the signal input to the set terminal SET1 is transmitted to the output terminal SO without causing a voltage drop due to the threshold voltage Vth of the thin film transistor T84.
  • the output signal of the previous shift register unit circuit is input to the set terminal SET1, the plurality of shift register unit circuits 181 1 , 181 2 , 181 3 ,..., 181 n shown in FIG.
  • the output signals OUT1, OUT2, OUT3,..., OUTn are output in ascending order, and forward scanning is performed.
  • the scanning switching signal UD is set to a low level, and the scanning switching signal UDB is set to a high level.
  • the thin film transistor T81 to which the high-level scan switching signal UDB is applied to the gate is turned on.
  • the thin film transistor T82 to which the power supply voltage VDD is applied to the gate is also in the on state. Therefore, the gate of the thin film transistor T84 is discharged through the thin film transistors T81 and T82, and a low level is applied to the gate of the thin film transistor T84. Accordingly, the thin film transistor T84 is turned off. In this case, the thin film transistor T83 is turned off because the low-level scan switching signal UDB is supplied to the source and the gate.
  • the thin film transistor T85 to which the low level scan switching signal UD is applied to the gate is turned off, and the gate of the thin film transistor T88 is connected to the high level of the scan switching signal UDB through the thin film transistor T87 to which the high level scan switching signal UDB is applied to the drain. Is charged to a voltage (VDD ⁇ Vth) dropped from the power supply voltage VDD corresponding to the threshold voltage Vth of the thin film transistor T87. Accordingly, the thin film transistor T88 is turned on.
  • the set terminal SET2 is electrically connected to the output terminal SO, and the set terminal SET1 is electrically disconnected from the output terminal SO. Become. For this reason, the signal input to the set terminal SET2 is selected and output from the output terminal SO. At this time, the gate voltage of the thin film transistor T88 is pushed up by the signal level of the signal input to the set terminal SET2 due to the bootstrap effect due to the capacitive component between the gate and the channel of the thin film transistor T88. For this reason, the signal input to the set terminal SET2 is transmitted to the output terminal SO without causing a voltage drop due to the threshold voltage Vth of the thin film transistor T88.
  • a signal is transmitted from the set terminal SET1 or the set terminal SET2 to the output terminal SO without causing a voltage drop due to the threshold voltage Vth of the thin film transistors T84 and T88. Can do. Therefore, it is possible to switch the scanning direction while securing the operation margin of the shift register unit circuit.
  • the scanning switching signal UD is set to a high level, and the scanning switching signal UDB is set to a low level.
  • the high-level scanning switching signal UD is transmitted to the gate of the thin film transistor T84 through the thin film transistor T82.
  • the gate of the thin film transistor T84 is charged to a voltage (VDD ⁇ Vth) that is lowered by the threshold voltage Vth of the thin film transistor T82 from the power supply voltage VDD corresponding to the high level of the scan switching signal UD. Thereby, the thin film transistor T84 is turned on.
  • the low level scan switching signal UDB is transmitted to the gate of the thin film transistor T88 through the thin film transistor T86.
  • the gate of the thin film transistor T84 is discharged to the ground voltage VSS corresponding to the low level of the scan switching signal UD.
  • the thin film transistor T88 is turned off.
  • the set terminal SET1 is electrically connected to the output terminal SO, so that a signal input to the set terminal SET1 is selected and output from the output terminal SO. Further, due to the bootstrap effect due to the capacitive component between the gate and channel of the thin film transistor T84, the signal input to the set terminal SET1 is transmitted to the output terminal SO without causing a voltage drop due to the threshold voltage Vth of the thin film transistor T84. .
  • the case where reverse scanning is performed is described in the same manner as in the case of forward scanning. In this case, the thin film transistor T88 is turned on, and a signal input to the set terminal SET2 is selected and output from the output terminal SO.
  • the scanning switching signal UD is set to a high level, and the scanning switching signal UDB is set to a low level.
  • the high-level scan switching signal UD is transmitted to the gate of the thin film transistor T84.
  • the thin film transistor T84 is turned on.
  • the low level scan switching signal UDB is transmitted to the gate of the thin film transistor T88.
  • the thin film transistor T88 is turned off.
  • the set terminal SET1 is electrically connected to the output terminal SO, so that the signal input to the set terminal SET1 is selected and output from the output terminal SO. Is output.
  • the selection circuit of FIG. 18C the bootstrap effect due to the capacitive component between the gate and the channel of the thin film transistor T84 cannot be obtained, so the signal level of the signal input to the set terminal SET1 is The voltage is lowered by the threshold voltage Vth and transmitted to the output terminal SO.
  • the case where reverse scanning is performed is described in the same manner as in the case of forward scanning. In this case, the thin film transistor T88 is turned on, and a signal input to the set terminal SET2 is selected and output from the output terminal SO.
  • FIGS. 19A to 19C are time charts showing an example of operation of the shift register in the eighth embodiment
  • FIG. 19A is a time chart at the time of forward scanning
  • FIG. 19B is a time chart at the time of reverse scanning.
  • the high level and low level of the gate start pulse signal GST and the gate clock signals GCK1 and GCK2 are signal levels corresponding to the operating power supply voltage VDD and the ground voltage VSS supplied to the shift register, respectively. is there.
  • the gate all-on control signal GAON is set to a low level.
  • OUT1, OUT2, OUTn ⁇ 1, and OUTn represent output signals of the first, second, n ⁇ 1, and nth shift register unit circuits 1811, respectively.
  • “H” indicates a high level
  • “L” indicates a low level.
  • the scanning switching signal UD is set to a high level
  • the scanning switching signal UDB which is an inverted signal thereof
  • the signal input to the set terminal SET1 is selected by the selection circuit SEL.
  • the first shift register unit circuits 181 1 the gate start pulse signal GST inputted to the set terminal SET1 is captured, the second and subsequent stages of the shift register unit circuit 181 2, 181 3, ..., a set of 181 n
  • the terminal SET1 receives the output signal of the previous shift register unit circuit. Therefore, in this case, as shown in FIG.
  • the outputs of the shift register unit circuits 181 1 , 181 2 , 181 3 ,..., 181 n are synchronized with the gate clock signals GCK 1 and GCK 2 as in the above-described embodiments.
  • Signals OUT1, OUT2, OUT3,..., OUTn are output in ascending order.
  • the scanning switching signal UD is set to a low level, and the scanning switching signal UDB, which is an inverted signal thereof, is set to a high level.
  • the signal input to the set terminal SET2 is selected by the selection circuit SEL.
  • the n-th shift register unit circuit 1811 of the final stage receives the gate start pulse signal GST input to the set terminal SET2, and the n ⁇ 1th stage ft register unit circuits 181 1 and 181 2 from the first stage. ,..., 181 n-1 set terminal SET2 receives the output signal of the shift register unit circuit at the subsequent stage.
  • the shift register unit circuits 181 1, 181 2, 181 3, ..., 181 n respectively, the shift register unit circuit in the forward scanning as described above 181 n, 181 n-1, ..., corresponding to 181 2, 181 1 To perform the operation.
  • the shift register unit circuits 181 1, 181 2, 181 3, ..., 181 output signals of the n OUT1 , OUT2, OUT3,..., OUTn are output in descending order.
  • the all-on operation is the same as in the seventh embodiment described above. That is, in this case, when the gate all-on control signal GAON becomes high level, regardless of the signal level of the gate start pulse signal GST input to the set terminals SET1, SET2, that is, regardless of the selection state of the selection circuit SEL. As shown in FIG. 19C, all of the output signals OUT1, OUT2, OUT3,..., OUTn are set to the high level. As a result, the shift register is fully turned on. As described above, according to the eighth embodiment, it is possible to switch the scanning direction while securing the operation margin.
  • FIG. 1 and FIG. 2 used in the first embodiment are used.
  • a shift register unit circuit 1219 shown in FIG. 20 is provided instead of the shift register unit circuit 1211) shown in FIG.
  • Other configurations are the same as those of the first embodiment.
  • FIG. 20 is a circuit diagram showing a configuration example of the shift register unit circuit 1219 in the ninth embodiment.
  • the shift register unit circuit 1219 has the same configuration as that of the shift register unit circuit 1211 shown in FIG. 3 in the first embodiment described above.
  • T7 is replaced with thin film transistors TP1, TP2, TP3A, TP3B, TP4, TP5, TP6, and TP7 which are p-channel field effect transistors, respectively, and the power supply voltage VDD and the ground voltage VSS are interchanged.
  • connection point between the source of the thin film transistor TP3A and the drain of the thin film transistor TP4 forms a node NP1
  • the connection point between the resistor R1 and the drain of the thin film transistor TP2 forms a node NP2.
  • the signals input to the terminals of the set terminal SET, the clock terminals CK and CKB, and the all-on control terminal AON are inverted from the signals input to the terminals in the first embodiment. Become a thing.
  • FIG. 21A and 21B are time charts showing an example of operation of the shift register in the ninth embodiment, FIG. 21A is a time chart during normal operation, and FIG. 21B is a time chart during all-on operation.
  • the high level and low level of the gate start pulse signal GST and the gate clock signals GCK1 and GCK2 are signal levels corresponding to the operating voltage VDD and the ground voltage VSS supplied to the shift register, respectively. is there.
  • the gate all-on control signal GAON is set to a high level in normal operation. Conversely, in the all-on operation, the gate all-on control signal GAON is set to a low level. Further, in FIGS.
  • NP11, NP21 represents the first stage of the shift register unit circuits 121 1 node NP1, NP2, NP12, NP22
  • the second-stage shift register unit circuits 121 second node NP1, NP2 NP1n and NP2n represent the nodes NP1 and NP2 of the n-th shift register unit circuit 121n
  • OUTP1, OUTP2, and OUTPn represent the outputs of the first-stage, second-stage, and n-th shift-register unit circuit 1219.
  • “H” indicates a high level
  • “L” indicates a low level.
  • the operation of the shift register unit circuit 1219 is basically the same as that of the first embodiment if each signal level is inverted in the operation of the shift register unit circuit 1211 in the first embodiment described above.
  • a plurality of shift register unit circuits 121 1, 121 2, 121 3, ..., the output signal of 121 n OUTP1, OUTP2, OUTP3, ..., OUTPn is normal operation In this case, the pulse signal becomes a low level, and is kept at a low level in the all-on operation.
  • an n-channel field effect transistor is used as the pixel thin film transistor TC of the pixel portion PIX, in order to make the pixel thin film transistors TC of all the pixel portions PIX conductive in the all-on operation.
  • an inverter circuit for inverting the signal level of the output signals OUTP1, OUTP2, OUTP3,..., OUTPn of the shift register unit circuit 1219 may be provided.
  • the shift register unit circuit 1219 is configured by replacing each thin film transistor of the shift register unit circuit 1211 in the first embodiment described above with a p-channel field effect transistor, but the second to eighth embodiments are configured. Similarly, in each shift register unit circuit in the embodiment, each thin film transistor can be replaced with a p-channel field effect transistor.
  • each thin film transistor may be provided as a plurality of thin film transistors having a common gate and a current path (source / drain) connected in series or in parallel.
  • One embodiment of the present invention can be applied to a shift register and a display device that can reduce the number of transistors.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

　本発明の一態様によるシフトレジスタは、複数の単位回路を従属接続してなるシフトレジスタであって、前記単位回路は、第１クロック信号が与えられるクロック端子と出力端子との間に電流路が接続された第１出力トランジスタと、前記出力端子と所定電位ノードとの間に電流路が接続された第２出力トランジスタと、制御信号がアクティブである場合、前記出力端子の信号レベルを所定の信号レベルに設定する設定部と、前記制御信号がアクティブである場合、前記制御信号に応答して前記第１出力トランジスタをオフさせ、前記制御信号が非アクティブである場合、第２クロック信号に応答して入力信号を前記第１出力トランジスタの制御電極に供給する第１出力制御部と、前記制御信号がアクティブである場合、前記第２出力トランジスタをオフさせる第２出力制御部と、を備える。

Description

シフトレジスタ及び表示装置
　本発明は、シフトレジスタ及び表示装置に関し、特に表示装置の駆動回路に用いられるシフトレジスタに関する。
　本願は、２０１３年１０月８日に、日本に出願された特願２０１３－２１１４２０号に基づき優先権を主張し、その内容をここに援用する。
　近年、アクティブマトリックス型の表示装置において、画素へ電荷を注入するための画素用薄膜トランジスタ（Thin Film Transistor）と、画素用薄膜トランジスタに接続された走査線または信号線を駆動するための駆動回路などの周辺回路を構成する周辺回路用薄膜トランジスタとを、同一のガラス基板上に形成する、いわゆるモノリシック回路技術が普及してきている。
　この種の表示装置では、走査線駆動回路により、２次元状に配列された表示素子を行単位で選択し、選択した表示素子に表示データに応じた電圧を書き込むことにより、画像を表示している。この走査線線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられている。点順次駆動を行う表示装置では、信号線を駆動するための信号線駆動回路の内部に同様のシフトレジスタが設けられる。
　走査線駆動回路と信号線駆動回路にシフトレジスタを用いる場合、液晶表示装置の電源回路をオンまたはオフしたときに、シフトレジスタの動作が不安定になり、画像に乱れが生じる場合がある。この場合、シフトレジスタの全出力端子からハイレベルの出力信号を同時に出力させる全オン動作を実施させれば、画面に表示される画像の乱れを緩和することができる。このような全オン動作を可能とするシフトレジスタが、例えば国際公開第２０１２／０２９７９９号（特許文献１）に開示されている。
　図２２は、国際公開第２０１２／０２９７９９号に開示された従来技術によるシフトレジスタの構成例を示す図である。同図に示すシフトレジスタは、複数段のシフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎ（ｎは２以上の自然数）を従属接続して構成される。シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎのそれぞれには、クロック信号ＣＫ１，ＣＫ２、全オン制御信号ＡＯＮ，ＡＯＮＢ（ＡＯＮＢはＡＯＮの反転信号）が供給される。また、初段のシフトレジスタ単位回路ＳＲＵ１のセット端子ＳＥＴにはスタートパルス信号ＳＴが入力され、２段目以降のシフトレジスタ単位回路ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎの各セット端子ＳＥＴには、前段のシフトレジスタ単位回路の出力端子ＯＵＴが接続されている。シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎの各出力端子ＯＵＴはそれぞれ走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎに接続されている。シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎのそれぞれは同一の構成を有しており、以下では、シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎのうちの任意の一つを指すときは、「シフトレジスタ単位回路ＳＲＵ」と称する。
　図２３は、上述の図２２に示す従来技術によるシフトレジスタ単位回路ＳＲＵの構成例を示す図である。シフトレジスタ単位回路ＳＲＵは、ｎチャネル型のＭＯＳ(Metal Oxide Semiconductor)電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」と称する。）Ｑ１～Ｑ９、抵抗Ｒ１、コンデンサＣＡ，ＣＢから構成されている。このうち、ＮＭＯＳトランジスタＱ５，Ｑ６，Ｑ７、抵抗Ｒ１、コンデンサＣＢは、非アクティブ出力制御部ＳＲＵＡを構成し、ＮＭＯＳトランジスタＱ１，Ｑ４，Ｑ８は、アクティブ出力制御部ＳＲＵＢを構成し、ＮＭＯＳトランジスタＱ２，Ｑ９およびコンデンサＣＡは、アクティブ出力部ＳＲＵＣを構成し、ＮＭＯＳトランジスタＱ３は非アクティブ出力部ＳＲＵＤを構成している。アクティブ出力制御部ＳＲＵＢは、アクティブ出力部ＳＲＵＣを制御して出力信号をハイレベルにし、非アクティブ出力制御部ＳＲＵＡは、非アクティブ出力部ＳＲＵＤを制御して出力信号をローレベルにする。
　複数段のシフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎのうち、奇数段のシフトレジスタ単位回路ＳＲＵのクロック端子ＣＫおよびクロック端子ＣＫＢには、それぞれ、クロック信号ＣＫ１およびクロック信号ＣＫ２が入力され、偶数段のシフトレジスタ単位回路ＳＲＵのクロック端子ＣＫおよびクロック端子ＣＫＢには、奇数段のシフトレジスタ単位回路とは逆に、それぞれ、クロック信号ＣＫ２およびクロック信号ＣＫ１が入力される。クロック信号ＣＫ１とクロック信号ＣＫ２は、例えば位相が相互に１８０°だけずれたクロック信号であり、同時にハイレベルにならないように各信号のローレベルの区間が設定されている。ただし、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差は１８０°に制限されるものではなく、クロック信号ＣＫ１およびクロック信号ＣＫ２は、お互いにハイレベルの期間が重複しないことを限度として、任意のクロック信号であり得る。
　次に、上述の従来技術によるシフトレジスタの動作を説明する。
　図２４Ａ及び図２４Ｂは、従来技術によるシフトレジスタの動作例を説明するためのタイムチャートであり、図２４Ａは通常動作時のタイムチャートであり、図２４Ｂは全オン動作時のタイムチャートである。図２４Ａ及び図２４Ｂにおいて、スタートパルス信号ＳＴ、クロック信号ＣＫ１，ＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される電源電圧ＶＤＤおよび接地電圧ＶＳＳに対応している。また、図２４Ａ及び図２４Ｂにおいて、Ｎ１１，Ｎ２１は、初段のシフトレジスタ単位回路ＳＲＵ１のノードＮ１，Ｎ２を表し、Ｎ１２、Ｎ２２は、２段目のシフトレジスタ単位回路ＳＲＵ２のノードＮ１，Ｎ２を表し、Ｎ１ｎ、Ｎ２ｎは、ｎ段目のシフトレジスタ単位回路ＳＲＵｎのノードＮ１，Ｎ２を表し、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎは、初段、２段目、ｎ段目のシフトレジスタ単位回路ＳＲＵの出力信号を表している。
　まず、通常動作について説明する。通常動作では、全オン制御信号ＡＯＮはローレベルに設定され、その反転信号である全オン制御信号ＡＯＮＢはハイレベルに設定される。時刻ｔ０にて、初段のシフトレジスタ単位回路ＳＲＵ１のセット端子ＳＥＴにスタートパルス信号ＳＴが入力されると、アクティブ出力制御部ＳＲＵＢにおいて、ＮＭＯＳトランジスタＱ１がオンし、ノードＮ１１が、電源電圧ＶＤＤからＮＭＯＳトランジスタＱ１の閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ－Ｖｔｈ）にプリチャージされる。
　この場合、非アクティブ出力制御部ＳＲＵＡにおいて、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２と、セット端子ＳＥＴに入力されるスタートパルス信号ＳＴが共にハイレベルになるため、ＮＭＯＳトランジスタＱ５，Ｑ６，Ｑ７の全てがオンするが、抵抗Ｒ１が高抵抗であるため、ノードＮ２１の電圧が接地電圧ＶＳＳ付近のローレベルになる。これにより、ＮＭＯＳトランジスタＱ３，Ｑ４のゲートの信号レベルがローレベルとなり、これらＮＭＯＳトランジスタＱ３，Ｑ４が共にオフ状態となる。
　この後、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２とセット端子ＳＥＴに入力されるスタートパルス信号ＳＴの各信号レベルが接地電圧ＶＳＳのローレベルになると、ＮＭＯＳトランジスタＱ５，Ｑ７がオフするため、ノードＮ２１はフローティング状態になるが、このノードＮ２１の電圧はコンデンサＣＢにより保持される。また、セット端子ＳＥＴに入力されるスタートパルス信号ＳＴの信号レベルが接地電圧ＶＳＳのローレベルになると、ＮＭＯＳトランジスタＱ１がオフするため、ノードＮ１１はフローティング状態になるが、このノードＮ１１の電圧はコンデンサＣＡにより保持される。
　続いて、時刻ｔ１にて、クロック端子ＣＫに入力されるクロック信号ＣＫ１がハイレベルに遷移すると、ＮＭＯＳトランジスタＱ２のソース電圧が上昇する。ＮＭＯＳトランジスタＱ２のソース電圧が上昇すると、コンデンサＣＡによるブートストラップ効果により、ノードＮ１１の電圧が電源電圧ＶＤＤよりも高い電圧に押し上げられる。ＮＭＯＳトランジスタＱ２のゲート電圧が高電圧になると、ＮＭＯＳトランジスタＱ２は、その閾値電圧Ｖｔｈによる電圧降下を生じることなく、クロック端子ＣＫに入力されるクロック信号ＣＫ１のハイレベルを出力端子ＯＵＴ１に伝達する。これにより、出力信号ＯＵＴ１がハイレベルとなってアクティブ化される。
　その後、時刻ｔ２にて、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２がハイレベルに遷移すると、ＮＭＯＳトランジスタＱ５がオンすることにより、ノードＮ２１の電圧が上昇する。ノードＮ２１の電圧が上昇すると、ＮＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４のゲート電圧が上昇し、これらＮＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４が共にオンして、ノードＮ１１のディスチャージと出力端子ＯＵＴのプルダウンを同時に行う。これにより、出力信号ＯＵＴ１がローレベルとなって非アクティブ化される。その後、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２の信号レベルが周期的にハイレベルになるたびにＮＭＯＳトランジスタＱ５がオンし、これにより、ノードＮ２１の信号レベルがハイレベルに維持される。この結果、時刻ｔ２以降、ＮＭＯＳトランジスタＱ３，Ｑ４が共にオン状態に維持され、出力信号ＯＵＴ１がローレベルに維持される。
　次段のシフトレジスタ単位回路ＳＲＵ２についても同様であり、時刻ｔ１にて初段のシフトレジスタ単位回路ＳＲＵ１の出力端子ＯＵＴ１の出力信号が２段目のシフトレジスタ単位回路ＳＲＵ２のセット端子ＳＥＴに入力されることにより、ノードＮ１２がプリチャージされる。そして、時刻ｔ２にて、２段目のシフトレジスタ単位回路ＳＲＵ２の出力端子ＯＵＴから出力信号ＯＵＴ２が出力される。そして、時刻ｔ３にて、クロック信号ＣＫ１がハイレベルに遷移すると、２段目のシフトレジスタ単位回路ＳＲＵ２におけるノードＮ１２のディスチャージと出力端子ＯＵＴのプルダウンが同時に行われ、出力信号ＯＵＴ２がローレベルとなって非アクティブ化される。
　以下、最終段のシフトレジスタ単位回路ＳＲＵｎまで、同様の動作を繰り返す。この結果、複数のシフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎは、シフト動作を実施し、走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎにハイレベルのパルス信号を順次的に出力する。
　このシフトレジスタによれば、貫通電流を発生させることなく、入力信号として、２相のクロック信号ＣＫ１，ＣＫ２と前段の出力信号のみを用いて、安定したシフト動作を行うことができる。
　次に、シフトレジスタを構成する複数のシフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎの全出力端子ＯＵＴからハイレベルの出力信号を同時に出力させる全オン動作について説明する。
　全オン動作を起動させる場合、全オン制御信号ＡＯＮはハイレベルに設定され、その反転信号である全オン制御信号ＡＯＮＢはローレベルに設定される。また、この例では、スタートパルス信号ＳＴ、クロック信号ＣＫ１，ＣＫ２は何れもハイレベルに設定される。
　全オン制御信号ＡＯＮがハイレベルに設定され、全オン制御信号ＡＯＮＢがローレベルに設定されると、初段のシフトレジスタ単位回路ＳＲＵ１において、ＮＭＯＳトランジスタＱ９がオン状態となり、ＮＭＯＳトランジスタＱ８がオフ状態になる。また、この場合、ＮＭＯＳトランジスタＱ６がオフし、ＮＭＯＳトランジスタＱ７がオンするため、ノードＮ２１がローレベル（接地電圧ＶＳＳ）になり、ノードＮ２１にゲートが接続されたＮＭＯＳトランジスタＱ３がオフする。これにより、出力端子ＯＵＴをローレベルに駆動する要素が存在しなくなる。このような状態でＮＭＯＳトランジスタＱ９がオン状態になると、出力端子ＯＵＴにはハイレベルの出力信号ＯＵＴ１が出力される。
　２段目以降のシフトレジスタ単位回路ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎにおいては、そのセット端子ＳＥＴに前段の出力端子ＯＵＴからハイレベルの出力信号が入力されるため、２段目以降のシフトレジスタ単位回路も初段と同様に動作する。よって、シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎから走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎに出力される全出力信号がハイレベルとなり、これにより全オン動作が行われる。
　ここで、特許文献１に記載の技術によれば、全オン動作時に、全オン制御信号ＡＯＮおよびセット端子ＳＥＴに入力されるスタートパルス信号ＳＴがハイレベルになると、ＮＭＯＳトランジスタＱ５，Ｑ７が共にオンするが、全オン制御信号ＡＯＮＢがローレベルとなり、ＮＭＯＳトランジスタＱ６がオフするため、非アクティブ出力制御部ＳＲＵＡ内の貫通電流は遮断される。
　また、全オン動作時に、全オン制御信号ＡＯＮがハイレベルとなり、全オン制御信号ＡＯＮＢがローレベルになると、ＮＭＯＳトランジスタＱ６と共に薄膜トランジスタＱ８がオフする。これにより、アクティブ出力制御部ＳＲＵＢ内の貫通電流が遮断される。また、ＮＭＯＳトランジスタＱ６がオフすると、ノードＮ２の信号レベルは、セット端子ＳＥＴに入力される信号に基づいてＮＭＯＳトランジスタＱ７によりローレベルとされる。ノードＮ２の信号レベルがローレベルになると、ノードＮ２にゲートが接続されたＮＭＯＳトランジスタＱ３がオフするため、ＮＭＯＳトランジスタＱ２，Ｑ３を流れる貫通電流も防止される。
国際公開第２０１２／０２９７９９号
　表示装置の更なる狭額縁化のためにはシフトレジスタのトランジスタ数を減らす必要がある。しかしながら、上述の従来技術によれば、全オン動作時の貫通電流を防止する等の必要上、ＮＭＯＳトランジスタＱ６，Ｑ８を備えているため、シフトレジスタのトランジスタ数が増加するという問題がある。また、ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ８が直列接続されているため、ノードＮ１をチャージする場合、ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ８の閾値電圧Ｖｔｈやオン抵抗等により、ノードＮ１のチャージ電圧が低下する。このため、ゲートがノードＮ１に接続されたＮＭＯＳトランジスタＱ２から出力される出力信号の信号レベルが低下するという弊害もある。
　本発明の一態様は、上記課題に鑑みてなされたものであり、その目的は、トランジスタ数を低減させることができるシフトレジスタおよび該シフトレジスタを備えた表示装置を提供することにある。
　本発明の一態様によるシフトレジスタは、複数の単位回路を従属接続してなるシフトレジスタであって、前記単位回路は、第１クロック信号が与えられるクロック端子と出力端子との間に電流路が接続された第１出力トランジスタと、前記出力端子と所定電位ノードとの間に電流路が接続された第２出力トランジスタと、前記複数の単位回路の出力信号の信号レベルを所定の信号レベルに設定するための制御信号がアクティブである場合、前記出力端子の信号レベルを前記所定の信号レベルに設定する設定部と、前記制御信号がアクティブである場合、前記制御信号に応答して前記第１出力トランジスタをオフさせ、前記制御信号が非アクティブである場合、前記第１クロック信号に続く第２クロック信号、または前記第１クロック信号に同期した信号に応答して入力信号を前記第１出力トランジスタの制御電極に供給して前記第１出力トランジスタをオンさせる第１出力制御部と、前記制御信号がアクティブである場合、前記第２出力トランジスタをオフさせ、前記制御信号が非アクティブである場合、前記第１クロック信号に続く第２クロック信号に応答して前記第１出力トランジスタをオフさせると共に前記第２出力トランジスタをオンさせる第２出力制御部と、を備えたシフトレジスタの構成を有する。
  本発明の一態様によれば、シフトレジスタを構成するトランジスタ数を低減させることができる。
本発明の第１実施形態における表示装置の構成例を示す概略ブロック図である。 第１実施形態におけるシフトレジスタの構成例を示す概略ブロック図である。 第１実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第１実施形態におけるシフトレジスタの第１動作例を示すタイムチャートである。 第１実施形態におけるシフトレジスタの第２動作例を示すタイムチャートである。 第１実施形態による表示装置のオンシーケンスにおける動作例を説明するためのタイムチャートである。 第１実施形態による表示装置のオフシーケンスにおける第１動作例を説明するためのタイムチャートである。 第１実施形態による表示装置のオフシーケンスにおける第２動作例を説明するためのタイムチャートである。 第１実施形態による表示装置の強制遮断時の動作例を説明するためのタイムチャートである。 第２実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第２実施形態におけるシフトレジスタの第１動作例を示すタイムチャートである。 第２実施形態におけるシフトレジスタの第２動作例を示すタイムチャートである。 第３実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第４実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第５実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第６実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第６実施形態におけるシフトレジスタの第１動作例を示すタイムチャートである。 第６実施形態におけるシフトレジスタの第２動作例を示すタイムチャートである。 第７実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第８実施形態におけるシフトレジスタの構成例を示す概略ブロック図である。 第８実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第８実施形態におけるシフトレジスタ単位回路の第１詳細例を示す回路図である。 第８実施形態におけるシフトレジスタ単位回路の第２詳細例を示す回路図である。 第８実施形態におけるシフトレジスタ単位回路の第３詳細例を示す回路図である。 第８実施形態におけるシフトレジスタの第１動作例を示すタイムチャートである。 第８実施形態におけるシフトレジスタの第２動作例を示すタイムチャートである。 第８実施形態におけるシフトレジスタの第３動作例を示すタイムチャートである。 第９実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第９実施形態におけるシフトレジスタの第１動作例を示すタイムチャートである。 第９実施形態におけるシフトレジスタの第１動作例を示すタイムチャートである。 従来技術によるシフトレジスタの構成例を示すブロック図である。 従来技術によるシフトレジスタ単位回路の構成例を示す回路図である。 従来技術によるシフトレジスタの第１動作例を示すタイムチャートである。 従来技術によるシフトレジスタの第２動作例を示すタイムチャートである。
［第１実施形態］
（構成の説明）
　本発明の第１実施形態について説明する。
　図１は、本発明の第１実施形態による表示装置１００の構成例を示す概略ブロック図である。表示装置１００は、例えばアクティブマトリクス型の液晶表示装置であり、表示部１１０、走査線駆動回路（ゲートドライバ）１２０、信号線駆動回路（ソースドライバ）１３０、表示制御回路１４０、電源回路１５０、信号線選択用薄膜トランジスタ（アナログスイッチ）ＴＳ１，ＴＳ２，…，ＴＳｍ、その他の回路を備えている。
　表示部１１０は、垂直ライン方向に延在するように配置された複数本の信号線ＳＬ１，ＳＬ２，…，ＳＬｍ（ｍ：自然数）と、水平ライン方向に延在するように配置された複数本の走査線ＧＬ１，ＧＬ２，…，ＧＬｎ（ｎ：自然数）と、複数の画素部ＰＩＸとを備えている。
　複数の画素部ＰＩＸは、信号線ＳＬ１，ＳＬ２，…，ＳＬｍと走査線ＧＬ１，ＧＬ２，…，ＧＬｎとの交差点に位置するようにして行列状に配置され、表示装置１００の表示領域を形成する。また、複数の画素部ＰＩＸのそれぞれは、２枚の基板の間に配置された液晶（液晶材料）ＬＣと、一方の基板上に設けられた画素用薄膜トランジスタＴＣと、上記液晶ＬＣにより形成される画素容量部（補助容量）ＣＳと、他方の基板に設けられた対向電極（透明電極）Ｔｃｏｍとを備えている。
　画素用薄膜トランジスタＴＣは、上述の交差点を通過する走査線ＧＬｐ（ｐ：１≦ｐ≦ｎを満たす任意の整数）にゲートが接続され、信号線ＳＬｑ（ｑ：１≦ｑ≦ｍを満たす任意の整数）にソースが接続され、画素容量部ＣＳの第１端子にドレインが接続されている。画素容量部ＣＳは、表示装置１００に映像（画像）を表示するデータ信号に基づく各画素値（階調値）に対応する電圧を保持する。画素容量部ＣＳの第２端子は補助容量電極線ＣＳＬに接続されている。
　なお、本実施形態では、ＶＡ(Vertical Alignment)方式を想定して補助容量電極線ＣＳＬを備えるものとするが、この例に限定されることなく、本発明は、ＩＰＳ(In Plane Switching)方式等、任意の方式に適用可能であり、例えば、画素容量部ＣＳの第２電極は対向電極Ｔｃｏｍに接続されてもよい。
　本実施形態では、画素用薄膜トランジスタＴＣは、ｎチャネル型電界効果トランジスタである。ただし、画素用薄膜トランジスタＴＣは、ｎチャネル型薄膜トランジスタに限定されず、任意の種類のトランジスタを用いることができる。
　走査線駆動回路１２０は、シフトレジスタ１２１を備えて構成され、このシフトレジスタ１２１により走査線ＧＬ１，ＧＬ２，…，ＧＬｎに走査信号（後述するゲート信号Ｇ１，Ｇ２，…Ｇｎ）を順次的に供給する。シフトレジスタ１２１から供給される走査信号に応答して、画素部ＰＩＸが水平ライン単位で駆動される。走査線駆動回路１２０は、シフトレジスタ１２１がゲートクロック信号ＧＣＫ１，ＧＣＫ２に同期してゲートスタートパルス信号ＧＳＴを順次的にシフトすることによって、所定の時間間隔をおいて走査信号を走査線ＧＬ１，ＧＬ２，…，ＧＬｎのそれぞれに出力する。また、走査線駆動回路１２０は、シフトレジスタの全出力端子からハイレベルの出力信号を同時に出力させる全オン動作時に、ゲート全オン制御信号ＧＡＯＮに基づいて、走査線ＧＬ１，ＧＬ２，…，ＧＬｎに供給される走査信号の全てをハイレベル（所定の信号レベル）に設定する機能を有している。走査線駆動回路１２０は、上述した画素用薄膜トランジスタＴＣと同一のガラス基板上に形成された周辺回路用薄膜トランジスタにより構成されている。この周辺回路用薄膜トランジスタは、画素用薄膜トランジスタＴＣと同様に、ｎチャネル型電界効果トランジスタである。
　信号線駆動回路１３０は、シフトレジスタ１３１を備えて構成される。信号線駆動回路１３０は、ソースクロック信号ＳＣＫ１，ＳＣＫ２に同期してソーススタートパルス信号ＳＳＴを順次的にシフトすることによって、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍを順次に選択し、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍを介して、各画素部ＰＩＸに画素値（階調値）に対応する電圧を供給するデータ信号ＶＳＩＧを信号線ＳＬ１，ＳＬ２，…，ＳＬｍに出力する。この場合、信号線駆動回路１３０は、１水平ライン分のデータ信号ＶＳＩＧを、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍにより選択される信号線ＳＬ１，ＳＬ２，…，ＳＬｍを介して各画素部ＰＩＸに供給する。
　信号線駆動回路１３０は、全オン動作時に、ソース全オン制御信号ＳＡＯＮに基づいて、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍにより信号線ＳＬ１，ＳＬ２，…，ＳＬｍの全てを選択してハイレベル（所定の信号レベル）に設定する機能を有している。また、信号線駆動回路１３０は、走査線駆動回路１２０と同様に、画素用薄膜トランジスタＴＣと同一のガラス基板上に形成された周辺回路用薄膜トランジスタにより構成されている。
　なお、本実施形態では、走査線駆動回路１２０および信号線駆動回路１３０は、画素用薄膜トランジスタＴＣと同一のガラス基板上に形成されるものとするが、この例に限定されることなく、走査線駆動回路１２０のみを画素用薄膜トランジスタＴＣと同一のガラス基板上に形成するものとし、信号線駆動回路１３０の機能を備える外部のＩＣ(Integrated Circuit)からデータ信号を供給するように構成してもよい。また、信号線駆動回路１３０のみを画素用薄膜トランジスタＴＣと同一のガラス基板上に形成し、走査線駆動回路１２０を外部に備えることも可能である。
　表示制御回路１４０は、表示部１１０に画像を表示するために必要な各種の制御信号を生成して走査線駆動回路１２０および信号線駆動回路１３０に供給するものである。本実施形態では、表示制御回路１４０は、画像の表示期間において表示部１１０に画像を表示させるための制御信号を生成して走査線駆動回路１２０および信号線駆動回路１３０に供給する。例えば、表示制御回路１４０は、上述のゲートクロック信号ＧＣＫ１，ＧＣＫ２、ソースクロック信号ＳＣＫ１，ＳＣＫ２、ゲートスタートパルス信号ＧＳＴ、ソーススタートパルス信号ＳＳＴ、ゲート全オン制御信号ＧＡＯＮ、ソース全オン制御信号ＳＡＯＮ、データ信号ＶＳＩＧ等を生成する。
　電源回路１５０は、走査線駆動回路１２０と信号線駆動回路１３０の動作電源電圧（ＶＤＤ、ＶＨ，ＶＬ等）を供給するためのものである。電源回路１５０と走査線駆動回路１２０との間の電源配線には容量Ｃ１２０が形成され、電源回路１５０と信号線駆動回路１３０との間の電源配線には、容量Ｃ１３０が形成されている。
　次に、図２を参照して、第１実施形態におけるシフトレジスタ１２１の構成について説明する。図２は、第１実施形態におけるシフトレジスタ１２１の構成例を示す概略ブロック図である。図２に示すように、シフトレジスタ１２１は、複数の走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎに対応した複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎを備えている。これら複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎは縦続接続されている。
　複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎのそれぞれは、同様の構成を有しており、以下では、適宜、シフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎのそれぞれを指すときは、「シフトレジスタ単位回路１２１１」と総称する。シフトレジスタ単位回路１２１１は、クロック端子ＣＫ，ＣＫＢ、セット端子ＳＥＴ、出力端子ＯＵＴ、全オン制御端子ＡＯＮを備えている。
　複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎのうち、奇数段のシフトレジスタ単位回路のクロック端子ＣＫにはゲートクロック信号ＧＣＫ１が入力され、クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ２が入力される。逆に、偶数段のシフトレジスタ単位回路のクロック端子ＣＫにはゲートクロック信号ＧＣＫ２が入力され、クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ１が入力される。複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎの全オン制御端子ＡＯＮにはゲート全オン制御信号ＧＡＯＮが入力される。複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎのうち、初段のシフトレジスタ単位回路１２１１のセット端子ＳＥＴにはゲートスタートパルス信号ＧＳＴが入力され、２段目以降のシフトレジスタ単位回路のセット端子ＳＥＴには、それぞれ、前段のシフトレジスタ単位回路の出力信号が入力される。
　複数段のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎから構成されたシフトレジスタ１２１は、表示制御回路１４０からゲートスタートパルス信号ＧＳＴを受け取ると、ゲートクロック信号ＧＣＫ１，ＧＣＫ２に基づいてシフト動作を実施し、走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎにゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎを順次的に出力する。本実施形態では、ゲートクロック信号ＧＣＫ１の位相とゲートクロック信号ＧＣＫ２の位相は、後述する図４Ａ及び図４Ｂに示すように、互いに１８０度だけ異なっている。また、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２が同時にハイレベルにならないように、それらのローレベルの区間が設定されている。ただし、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２の位相差は１８０°に制限されるものではなく、クロック信号ＣＫ１およびクロック信号ＣＫ２は、相互にハイレベルの期間が重複しないことを限度として任意のクロック信号であり得る。また、ゲートクロック信号ＧＣＫ１およびゲートクロック信号ＧＣＫ２の各論理（正論理／負論理）に応じて、上記の重複しない期間における各信号レベルは任意であり得る。ソースクロック信号ＳＣＫ１，ＳＣＫ２についても同様である。
　次に、図３を参照して、本実施形態におけるシフトレジスタ単位回路１２１１の構成を説明する。図３は、第１実施形態におけるシフトレジスタ単位回路１２１１の構成例を示す回路図である。
　シフトレジスタ単位回路１２１１は、ｎチャネル型電界効果トランジスタである薄膜トランジスタＴ１，Ｔ２，Ｔ３Ａ，Ｔ３Ｂ，Ｔ４，Ｔ５，Ｔ６，Ｔ７と抵抗Ｒ１とを備えている。薄膜トランジスタＴ１は、そのドレインに電源電圧ＶＤＤが与えられ、そのゲートがクロック端子ＣＫＢに接続される。クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ２が入力される。薄膜トランジスタＴ１は、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルになったときに、そのゲート電圧を基準として薄膜トランジスタＴ１の閾値電圧Ｖｔｈ分だけ降下した電圧をソースから出力する。
　抵抗Ｒ１は、その一端が薄膜トランジスタＴ１のソースに接続され、その他端が薄膜トランジスタＴ２のドレインに接続される。抵抗Ｒ１の抵抗値は、薄膜トランジスタＴ１と薄膜トランジスタＴ２の双方がオンした状態で、薄膜トランジスタＴ２のドレイン電圧が、薄膜トランジスタＴ４，Ｔ６をオフさせるに足りるローレベルとなるように、高い値に設定される。
　なお、抵抗Ｒ１の配置位置と薄膜トランジスタＴ１の配置位置とを入れ替えてもよい。
具体的には、抵抗Ｒ１の一端に電源電圧ＶＤＤが与えられ、抵抗Ｒ１の他端に薄膜トランジスタＴ１のドレインが接続され、薄膜トランジスタＴ１のソースに薄膜トランジスタＴ２のドレインが接続されてもよい。
　薄膜トランジスタＴ２は、そのソースがグランドノード（所定電位ノード）に接続され、そのゲートがセット端子ＳＥＴに接続されている。セット端子ＳＥＴには、ゲートスタートパルス信号ＧＳＴまたは前段のシフトレジスタ単位回路の出力信号が入力される。具体的には、初段のシフトレジスタ単位回路１２１１のセット端子ＳＥＴにはゲートスタートパルス信号ＧＳＴが入力され、２段目以降のシフトレジスタ単位回路１２１２，１２１３，…，１２１ｎのセット端子ＳＥＴには、それぞれ、前段のシフトレジスタ単位回路の出力信号が入力される。薄膜トランジスタＴ２は、セット端子ＳＥＴに入力される信号がハイレベルになったときにオン状態となり、そのドレインから接地電圧ＶＳＳに相当するローレベルを出力する。
　薄膜トランジスタＴ３Ａのドレインは、入力信号が与えられるセット端子ＳＥＴに接続され、そのゲートはゲートクロック信号ＧＣＫ２が与えられるクロック端子ＣＫＢに接続され、そのソースは薄膜トランジスタＴ４のドレインに接続されている。薄膜トランジスタＴ３Ａは、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルであり、且つ、セット端子ＳＥＴに入力される入力信号がハイレベルである場合、そのゲート電圧を基準として薄膜トランジスタＴ３Ａの閾値電圧Ｖｔｈ分だけ降下した電圧をソースから出力する。薄膜トランジスタＴ３Ａのソースと薄膜トランジスタＴ４のドレインとの間の接続点には、薄膜トランジスタＴ５のゲートが接続されている。また、薄膜トランジスタＴ３Ａのソースと薄膜トランジスタＴ４のドレインとの間の接続点には、薄膜トランジスタＴ３Ｂのドレインが接続され、薄膜トランジスタＴ３Ｂのソースはグランドノード（ＶＳＳ）に接続され、薄膜トランジスタＴ３Ｂのゲートは、ゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮに接続されている。
　薄膜トランジスタＴ４は、そのドレインが薄膜トランジスタＴ３Ａのソースに接続され、そのゲートが薄膜トランジスタＴ２のドレインと抵抗Ｒ１との間の接続点に接続され、そのソースがグランドノードに接続されている。薄膜トランジスタＴ４は、薄膜トランジスタＴ２と抵抗Ｒ１との間の接続点の信号レベルがハイレベルになったときにオン状態となり、そのドレインから接地電圧ＶＳＳに相当するローレベルを出力する。
　薄膜トランジスタＴ５（第１出力トランジスタ）は、そのドレインがクロック端子ＣＫに接続され、そのゲートが薄膜トランジスタＴ３Ａのソースと薄膜トランジスタＴ４のドレインとの間の接続点に接続され、そのソースが出力端子ＯＵＴに接続されている。クロック端子ＣＫにはゲートクロック信号ＧＣＫ１が入力される。薄膜トランジスタＴ５は、薄膜トランジスタＴ３Ａのソースと薄膜トランジスタＴ４のドレインとの間の接続点の信号レベルがハイレベルになったときに、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１の信号レベルを出力端子ＯＵＴに伝送する。このとき、例えば薄膜トランジスタＴ５のゲートとソースとの間の寄生容量に基づくブートストラップ効果により、ゲートクロック信号ＧＣＫ１のハイレベルは、薄膜トランジスタＴ５の閾値電圧Ｖｔｈに起因した電圧降下を生じることなく、薄膜トランジスタＴ５を通じて出力端子ＯＵＴに供給される。
　薄膜トランジスタＴ６（第２出力トランジスタ）は、そのドレインが出力端子ＯＵＴに接続され、そのゲートが、薄膜トランジスタＴ２のドレインと抵抗Ｒ１との間の接続点に接続され、そのソースがグランドノードに接続されている。薄膜トランジスタＴ６は、薄膜トランジスタＴ２のドレインと抵抗Ｒ１との間の接続点の信号レベルがハイレベルになったときにオン状態となり、そのドレインから出力端子ＯＵＴに接地電圧ＶＳＳに相当するローレベルを出力する。
　薄膜トランジスタＴ７は、そのドレインに電源電圧ＶＤＤが供給され、そのゲートが全オン制御端子ＡＯＮに接続され、そのソースが出力端子ＯＵＴに接続されている。全オン制御端子ＡＯＮには、ゲート全オン制御信号ＧＡＯＮが入力される。薄膜トランジスタＴ７は、全オン制御端子ＡＯＮに入力されるゲート全オン制御信号ＧＡＯＮがハイレベルになったときに、そのゲート電圧（ゲート全オン制御信号ＧＡＯＮのハイレベル）を基準として薄膜トランジスタＴ７の閾値電圧Ｖｔｈ分だけ降下した電圧をソースから出力端子ＯＵＴに出力する。
　なお、薄膜トランジスタＴ７は、いわゆるダイオード接続の形式で備えられてもよい。
具体的には、薄膜トランジスタＴ７のゲートはドレインに接続され、そのソースが出力端子ＯＵＴに接続され、薄膜トランジスタＴ７のゲートとドレインとの接続点にゲート全オン制御信号ＡＯＮが入力されてもよい。
　本実施形態では、上述の薄膜トランジスタＴ３Ａのソースと薄膜トランジスタＴ４のドレインとの間の接続点はノードＮ１を形成し、抵抗Ｒ１と薄膜トランジスタＴ２のドレインとの間の接続点はノードＮ２を形成する。また、本実施形態では、薄膜トランジスタＴ５は、クロック信号ＣＫ１が与えられるクロック端子ＣＫと出力端子ＯＵＴとの間に電流路が接続された第１出力トランジスタを構成する。また、薄膜トランジスタＴ６は、出力端子ＯＵＴとグランドノード（所定電位ノード）との間に電流路が接続された第２出力トランジスタを構成する。また、薄膜トランジスタＴ７は、複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎの出力信号の信号レベルをハイレベル（所定の信号レベル）に設定するための全オン制御端子ＡＯＮに入力されるゲート全オン制御信号ＧＡＯＮがアクティブである場合、出力端子ＯＵＴの信号レベルをハイレベル（所定の信号レベル）に設定する設定部１２１１Ａを構成する。
　また、本実施形態では、薄膜トランジスタＴ３Ａ，Ｔ３Ｂは、ゲート全オン制御信号ＧＡＯＮがアクティブである場合、このゲート全オン制御信号ＧＡＯＮに応答して薄膜トランジスタＴ５をオフさせ、ゲート全オン制御信号ＧＡＯＮが非アクティブである場合、ゲートクロック信号ＧＣＫ１に続くゲートクロック信号ＧＣＫ２、またはゲートクロック信号ＧＣＫ１に同期した信号に応答してセット端子ＳＥＴの入力信号を薄膜トランジスタＴ５の制御電極に供給して薄膜出力トランジスタＴ５をオンさせる第１出力制御部１２１１Ｂを構成する。図３の例では、第１出力制御部１２１１Ｂは、ゲート全オン制御信号ＧＡＯＮが非アクティブである場合、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２に応答してセット端子ＳＥＴの入力信号を薄膜トランジスタＴ５の制御電極に供給するものとなっている。ただし、第１出力制御部１２１１Ｂは、ゲート全オン制御信号ＧＡＯＮが非アクティブである場合、ゲートクロック信号ＧＣＫ２またはゲートクロック信号ＧＣＫ１の何れかに同期した信号に応答して入力信号を薄膜トランジスタＴ５の制御電極に供給してもよい。
　上述の第１出力制御部１２１１Ｂが備える薄膜トランジスタＴ３Ａ，Ｔ３Ｂのうち、薄膜トランジスタＴ３Ａは、ゲート全オン制御信号ＧＡＯＮが非アクティブのときにノードＮ１の信号レベルをセットするセット部として機能する。また、薄膜トランジスタＴ３Ｂは、ゲート全オン制御信号ＧＡＯＮがアクティブのときにノードＮ１をディスチャージするディスチャージ回路として機能する。
　また、薄膜トランジスタＴ１，Ｔ２，Ｔ４および抵抗Ｒ１は、全オン制御端子ＡＯＮに入力されるゲート全オン制御信号ＧＡＯＮがアクティブである場合、薄膜トランジスタＴ６をオフさせ、ゲート全オン制御信号ＧＡＯＮが非アクティブである場合、ゲートクロック信号ＧＣＫ１に続くゲートクロック信号ＧＣＫ２、またはゲートクロック信号ＧＣＫ１に同期した信号に応答して薄膜トランジスタＴ５をオフさせると共に薄膜トランジスタＴ６をオンさせる第２出力制御部１２１１Ｃを構成する。なお、本実施形態では、表示制御回路１４０がゲートクロック信号ＧＣＫ１およびゲートクロック信号ＧＣＫ２を生成して走査線駆動回路１２０に供給するものとしているが、走査線駆動回路１２０に供給された１つのクロック信号から走査線駆動回路１２０内部でゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２を派生的に生成してもよい。上述の「ゲートクロック信号ＧＣＫ１に同期した信号」は、走査線駆動回路１２０内部で１つのクロック信号からゲートクロック信号ＧＣＫ１と共に派生的に生成した場合のゲートクロック信号ＧＣＫ２に相当する信号である。即ち、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２の生成手法は任意であり、走査線駆動回路１２０の外部で生成してもよく、走査線駆動回路１２０の内部で生成してもよい。
　このような構成を有するシフトレジスタ単位回路１２１１は、見かけ上、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２に同期したタイミングでセット端子ＳＥＴに入力される信号を取り込み、この取り込んだ信号を、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１に同期したタイミングで出力端子ＯＵＴに転送する。これにより、シフトレジスタ単位回路１２１１は、いわゆるマスター・スレーブ型のフリップフロップとして機能する。
　次に、信号線駆動回路１３０について説明する。
　信号線駆動回路１３０が備えるシフトレジスタ１３１は、基本的に、走査線駆動回路１２０が備えるシフトレジスタ１２１と同様の構成を有しているが、ｍ本の信号線ＳＬ１，ＳＬ２，…，ＳＬｍに対応したｍ段のシフトレジスタ単位回路を備える点で走査線駆動回路１２０のシフトレジスタ１２１と異なる。シフトレジスタ１３１を構成するシフトレジスタ単位回路の構成は、図３に示すシフトレジスタ単位回路１２１１と同様である。
　ただし、図３に示すシフトレジスタ単位回路１２１１の構成において、シフトレジスタ１３１を構成する奇数段のシフトレジスタ単位回路のクロック端子ＣＫにはソースクロック信号ＳＣＫ１が入力され、クロック端子ＣＫＢにはソースクロック信号ＳＣＫ２が入力され、逆に、偶数段のシフトレジスタ単位回路のクロック端子ＣＫにはソースクロック信号ＳＣＫ２が入力され、クロック端子ＣＫＢにはソースクロック信号ＳＣＫ１が入力される。
　また、信号線駆動回路１３０を構成するｍ段のシフトレジスタ単位回路の全オン制御端子ＡＯＮにはソース全オン制御信号ＳＡＯＮが入力される。また、信号線駆動回路１３０を構成するｍ段のシフトレジスタ単位回路のうち、初段のシフトレジスタ単位回路のセット端子ＳＥＴにはソーススタートパルス信号ＳＳＴが入力され、２段目以降のシフトレジスタ単位回路のセット端子ＳＥＴには、それぞれ、前段のシフトレジスタ単位回路の出力信号が入力される。
　シフトレジスタ１３１を構成するｍ段のシフトレジスタ単位回路は、表示制御回路１４０からソーススタートパルス信号ＳＳＴを受け取ると、ソースクロック信号ＳＣＫ１，ＳＣＫ２に基づいてシフト動作を実施し、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍの各ゲートに選択信号を順次的に出力する。ソースクロック信号ＳＣＫ１の位相とソースクロック信号ＳＣＫ２の位相は、上述のゲートクロック信号ＧＣＫ１，ＧＣＫ２と同様に、互いに１８０度だけ異なっており、また、ソースクロック信号ＳＣＫ１とソースクロック信号ＳＣＫ２が同時にハイレベルにならないように、それらのローレベルの区間が設定されている。
　なお、本実施形態では、走査線駆動回路１２０および信号線駆動回路１３０を構成するシフトレジスタ単位回路１２１１は、出力信号のローレベルとしてグランドノードの接地電圧ＶＳＳを出力し、出力信号のハイレベルとして正の電源電圧ＶＤＤを出力するものとするが、この例に限定されず、ローレベルとして負電圧ＶＬ（例えば－５Ｖ）を出力し、ハイレベルとして正電圧ＶＨ（例えば＋１０Ｖ）を出力するものとしてもよい。この場合、各図において示される接地電圧ＶＳＳ（所定電位）は負の電圧を表す。
（動作の説明）
　次に、本実施形態による画像表示装置１００の動作を説明する。
　本実施形態による表示装置１００の動作上の特徴は、走査線駆動回路１２０を構成するシフトレジスタ１２１と、信号線駆動回路１３０を構成するシフトレジスタ１３１の動作にある。そこで、以下では、走査線駆動回路１２０を構成するシフトレジスタ１２１の動作を詳細に説明する。信号線駆動回路１３０を構成するシフトレジスタ１３１の動作は基本的にシフトレジスタ１２１と同様であり、その動作の説明は省略する。
　図４Ａ及び図４Ｂは、第１実施形態におけるシフトレジスタ１２１の動作例を示すタイムチャートであり、図４Ａは通常動作時のタイムチャートであり、図４Ｂは全オン動作時のタイムチャートである。図４Ａ及び図４Ｂにおいて、ゲートスタートパルス信号ＧＳＴ、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される動作電源の電圧ＶＤＤおよび接地電圧ＶＳＳに相当する信号レベルである。また、通常動作では、ゲート全オン制御信号ＧＡＯＮはローレベルに設定される。また、図４Ａ及び図４Ｂにおいて、Ｎ１１、Ｎ２１は、初段のシフトレジスタ単位回路１２１１のノードＮ１，Ｎ２を表し、Ｎ１２、Ｎ２２は、２段目のシフトレジスタ単位回路１２１２のノードＮ１，Ｎ２を表し、Ｎ１ｎ、Ｎ２ｎは、ｎ段目のシフトレジスタ単位回路１２１ｎのノードＮ１，Ｎ２を表し、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎは、初段、２段目、ｎ段目のシフトレジスタ単位回路の出力信号を表している。
　なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。
＜通常動作＞
　まず、図４Ａを参照して、シフトレジスタ１２１の通常動作を説明する。
　概略的には、シフトレジスタ１２１の通常動作では、セット端子ＳＥＴの入力信号とクロック端子ＣＫＢのゲートクロック信号ＧＣＫ２に基づいて薄膜トランジスタＴ３ＡによりノードＮ１のプリチャージが行われる。
　詳細には、通常動作では、ゲート全オン制御信号ＧＡＯＮがローレベルに設定される。
これにより、薄膜トランジスタＴ７，Ｔ３Ｂはオフ状態に維持される。この場合、図４Ａに示すように、時刻ｔ０にて、初段のシフトレジスタ単位回路１２１１のセット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴがハイレベルに遷移し、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルに遷移すると、薄膜トランジスタＴ３Ａがオンする。また、時刻ｔ０では、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルに遷移し、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴもハイレベルに遷移するため、薄膜トランジスタＴ１および薄膜トランジスタＴ２が共にオンする。このとき、抵抗Ｒ１により、薄膜トランジスタＴ１から供給される電流が抑制されるので、ノードＮ２１の信号レベルは、薄膜トランジスタＴ２により接地電圧ＶＳＳ付近のローレベルとなる。ノードＮ２１がローレベルになると、薄膜トランジスタＴ４および薄膜トランジスタＴ６が共にオフする。この結果、ノードＮ１１が、薄膜トランジスタＴ３Ａにより電源電圧ＶＤＤ（クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２のハイレベル）から閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ－Ｖｔｈ）にチャージされる。
　この後、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴとクロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がローレベルに遷移すると、薄膜トランジスタＴ１および薄膜トランジスタＴ２が共にオフする。これにより、ノードＮ２１はフローティング状態になり、このノードＮ２１の信号レベルがローレベルに保持される。
また、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴとクロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がローレベルになると、薄膜トランジスタＴ３Ａがオフする。このため、ノードＮ１１もフローティング状態となり、ノードＮ１１にチャージされた電圧（ＶＤＤ－Ｖｔｈ）が保持される。
　続いて、時刻ｔ１で、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１がハイレベルに遷移すると、このクロック端子ＣＫにドレインが接続された薄膜トランジスタＴ５を通じて、ゲートクロック信号ＧＣＫ１のハイレベルが出力端子ＯＵＴに伝達され、出力信号ＯＵＴ１の信号レベルが上昇を開始する。出力信号ＯＵＴ１の信号レベルが上昇すると、薄膜トランジスタＴ５のゲートとソースとの間の容量成分によるブートストラップ効果により、ノードＮ１１の信号レベルが押し上げられる。このため、薄膜トランジスタＴ５のゲート電圧は、薄膜トランジスタＴ５のソース電圧よりも高くなり薄膜トランジスタＴ５がオンする。これにより、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１のハイレベル（電源電圧ＶＤＤに相当する信号レベル）は、薄膜トランジスタＴ５の閾値電圧Ｖｔｈによる電圧降下を生じることなく、出力端子ＯＵＴに伝達される。この結果、シフトレジスタ単位回路１２１１は、出力信号ＯＵＴ１として、電源電圧ＶＤＤに相当するハイレベルを有するゲート信号Ｇ１を出力する。
　続いて、時刻ｔ２にて、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルに遷移すると、薄膜トランジスタＴ１がオンし、この薄膜トランジスタＴ１と抵抗Ｒ１を通じてノードＮ２１がチャージされ、ノードＮ２１の電圧が上昇する。これにより、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６が共にオンし、これら薄膜トランジスタＴ４，Ｔ６は、それぞれ、ノードＮ１１と出力端子ＯＵＴをプルダウンする。この結果、ノードＮ１１にゲートが接続された薄膜トランジスタＴ５がオフすると共に出力信号ＯＵＴ１がローレベルに遷移する。
　以降、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴはローレベルに維持されるので、薄膜トランジスタＴ２はオフ状態に維持される。また、クロック端子ＣＫＢに周期的に入力されるゲートクロック信号ＧＣＫ２のハイレベルに応答して薄膜トランジスタＴ１が周期的にオンすることにより、ノードＮ２１がハイレベルにチャージされた状態に維持される。これにより、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６がオン状態に維持される。また、この場合、ゲートクロック信号ＧＣＫ２のハイレベルのパルスが到来する都度、薄膜トランジスタＴ３Ａが周期的にオン状態になり、ローレベルにあるゲートスタートパルス信号ＧＳＴが、薄膜トランジスタＴ３Ａを通じてノードＮ１１に伝送される。これにより、ノードＮ１１が薄膜トランジスタＴ３Ａを通じて周期的にディスチャージされる。しかも、この場合、ノードＮ１１はオン状態にある薄膜トランジスタＴ４によりプルダウンされるので、ノードＮ１１の信号レベルは接地電位ＶＳＳに相当するローレベルに維持される。この結果、ノードＮ１１にゲートが接続された薄膜トランジスタＴ５がオフ状態に維持され、出力信号ＯＵＴ１は、オン状態に維持された薄膜トランジスタＴ６によりローレベルに維持される。
　２段目のシフトレジスタ単位回路１２１２の動作は、初段のシフトレジスタ単位回路１２１１の出力信号ＯＵＴ１を受けて、初段のシフトレジスタ単位回路１２１１の動作に対して２分の１クロックだけ遅れて実施される。その動作自体は初段のシフトレジスタ単位回路１２１１と同様であり、シフトレジスタ単位回路１２１２は、初段のシフトレジスタ単位回路１２１１の出力信号ＯＵＴ１よりも２分の１クロックだけ遅い時刻ｔ２で出力信号ＯＵＴ２をハイレベルに遷移させる。以下同様にして、３段目以降のシフトレジスタ単位回路１２１３，…，１２１ｎは、それぞれ、前段のシフトレジスタ単位回路の出力信号に対して２分の１クロックだけ遅らせて、出力信号ＯＵＴ３，…，ＯＵＴｎを順次出力する。
＜全オン動作＞
　次に、図４Ｂを参照して、シフトレジスタ１２１の全オン動作を説明する。
　概略的には、シフトレジスタ１２１の全オン動作では、薄膜トランジスタＴ３Ａがオフ状態になり、且つ、ノードＮ１が薄膜トランジスタＴ３Ｂによりプルダウンされる。
　詳細には、全オン動作では、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定される。また、図４Ｂに示すように、ゲートスタートパルス信号ＧＳＴはハイレベルに設定され、ゲートクロック信号ＧＣＫ１，ＧＣＫ２はローレベルに設定される。この場合、初段のシフトレジスタ単位回路１２１１において、ローレベルに設定されたゲートクロック信号ＧＣＫ２が入力されるクロック端子ＣＫＢにゲートが接続された薄膜トランジスタＴ１がオフする。また、ハイレベルに設定されたゲートスタートパルス信号ＧＳＴが入力されるセット端子ＳＥＴにゲートが接続された薄膜トランジスタＴ２がオンする。これにより、ノードＮ２１が薄膜トランジスタＴ２によりプルダウンされ、ノードＮ２１の信号レベルがローレベルになる。この結果、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６が共にオフする。
　また、ローレベルに設定されたゲートクロック信号ＧＣＫ２が入力されるクロック端子ＣＫＢにゲートが接続された薄膜トランジスタＴ３Ａがオフする。一方、ハイレベルのゲート全オン制御信号ＧＡＯＮが与えられた全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ３Ｂがオン状態になり、ノードＮ１１をプルダウンする。これにより、全オン動作において薄膜トランジスタＴ５はオフ状態に制御される。
　また、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンする。薄膜トランジスタＴ７がオンすると、電源電圧ＶＤＤが薄膜トランジスタＴ７を通じて出力端子ＯＵＴに供給され、薄膜トランジスタＴ７により出力端子ＯＵＴの信号レベルがハイレベルに設定される。ここで、上述したように、出力端子ＯＵＴに接続された薄膜トランジスタＴ５，Ｔ６は共にオフ状態となるから、これら薄膜トランジスタＴ５，Ｔ６の影響を受けることなく、薄膜トランジスタＴ７により出力端子ＯＵＴの信号レベルがハイレベルに設定される。
これにより、初段のシフトレジスタ単位回路１２１１は、ハイレベルの出力信号ＯＵＴ１を出力する。
　複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎのうち、初段のシフトレジスタ単位回路１２１１と同様にゲートクロック信号ＧＣＫ１，ＧＣＫ２が入力される奇数段のシフトレジスタ単位回路は、全オン動作において初段のシフトレジスタ単位回路１２１１と同様に動作し、ハイレベルの出力信号を出力する。また、偶数段のシフトレジスタ単位回路については、奇数段のシフトレジスタ単位回路に対し、クロック端子ＣＫ，ＣＫＢに入力されるゲートクロック信号ＧＣＫ１，ＧＣＫ２が逆であるが、全オン動作時には、これらゲートクロック信号ＧＣＫ１，ＧＣＫ２の信号レベルは何れもローレベルに設定される。このため、全オン動作時には、偶数段のシフトレジスタ単位回路の各端子に入力される信号レベルは、奇数段のシフトレジスタ単位回路の各端子に入力される信号レベルと同じになる。従って、偶数段のシフトレジスタ単位回路の全オン動作についても奇数段のシフトレジスタ単位回路と同様に説明され、全オン動作において偶数段のシフトレジスタ単位回路はハイレベルの出力信号を出力する。
　以上により、シフトレジスタ１２１は、ゲート信号Ｇ１，Ｇ２，…，Ｇｎとして、ハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力し、全オン動作が実施される。
　信号線駆動回路１３０を構成するシフトレジスタ１３１の全オン動作についても、上述の走査線駆動回路１２０を構成するシフトレジスタ１２１と同様に説明される。
＜オンシーケンスへ適用した場合の動作＞
　次に、シフトレジスタ１２１の全オン動作を、表示装置１００の電源を投入するときに実施されるオンシーケンスに適用した場合について説明する。
　図５は、第１実施形態による表示装置１００のオンシーケンスにおける動作を説明するためのタイムチャートである。
　電源投入直後は、ビデオ信号線（データ信号ＶＩＧの信号線）の電位、対向電極Ｔｃｏｍの電位、あるいは補助容量電極線ＣＳＬの電位が不安定になるため、画素部ＰＩＸに意図しない電荷が蓄積される場合がある。このような現象は、電源回路１５０が確実に立ち上がっていない場合に装置内の回路のロジック制御が正常に行われないことに起因している。具体的には、この現象は、データ信号ＶＳＩＧの信号線から不要な電荷が画素部ＰＩＸに入り込み、また、対向電極Ｔｃｏｍの電位や補助容量電極線ＣＳＬの電位が不安定になるため、対向電極Ｔｃｏｍと画素電極（図示なし）との間に電位差が生じ、この電位差により画素部ＰＩＸに不要な電荷が蓄積されることに起因している。この現象は、画像ノイズを発生させる原因になる。
　このような現象に対しては、電源投入時に、画素部ＰＩＸの画素用薄膜トランジスタＴＣを導通させ、全ての画素部ＰＩＸから電荷を瞬時に放出させることが有効である。画素部ＰＩＸから電荷が瞬時に放出されれば、人間の視覚には画像の変化として知覚されないため、視聴者にほとんど違和感を与えることがなくなる。
　そこで、電源投入時のオンシーケンスにおいて、時刻ｔ０にて電源が投入された直後の時刻ｔ１において、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮをアクティブ状態（ハイレベル）に設定して全オン動作を実施させる。これにより、全ての画素部ＰＩＸの画素用薄膜トランジスタＴＣを導通状態とし、データ信号ＶＳＩＧとして、例えば黒を表す初期電圧を画素部ＰＩＸに書き込む。その後、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮをアクティブ状態に維持し、電源回路１５０において生成される正電源電圧ＶＨ（正の高電圧）および負電源電圧ＶＬ（負の高電圧）が確定した時刻ｔ４にてゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮを非アクティブ状態（ローレベル）とし、全オン動作を停止させる。その後、時刻ｔ５にて、ゲートスタートパルス信号ＧＳＴおよびゲートクロック信号ＧＣＫ１，ＧＣＫ２を発生させ、時刻ｔ６にて通常動作に移行させる。これにより、電源投入直後の電源電圧が不安定な期間において全オン動作が実施され、この全オン動作において全ての画素部ＰＩＸに黒を表す初期電圧が書き込まれ、画面全体に黒が表示される。これにより、電源投入時の画像の乱れが抑制され、視聴者に与える違和感を緩和することが可能になる。
　ただし、データ信号ＶＳＩＧの初期電圧として、黒に限らず、任意の階調を表す電圧を設定することも可能である。
＜オフシーケンスへ適用した場合の動作＞
　次に、シフトレジスタ１２１の全オン動作を、表示装置１００の電源を遮断するときに実施されるオフシーケンスに適用した場合について説明する。
　図６Ａ及び図６Ｂは、第１実施形態による表示装置１００のオフシーケンスにおける動作を説明するためのタイムチャートであり、図６Ａは、全オン動作において走査線をハイレベルに制御する場合の動作を示し、図６Ｂは、全オン動作において、走査線と信号線の双方をハイレベルに制御する場合の動作を示している。
　まず、図６Ａを参照して、走査線をハイレベルに制御して全オン動作を実施する場合のオフシーケンスを説明する。この場合、ゲート全オン制御信号ＧＡＯＮがアクティブ状態に設定され、ソース全オン制御信号ＳＡＯＮは非アクティブ状態に設定される。電源を遮断する旨の指示が表示装置１００に与えられるか、或いは、そのような指示が表示装置１００内部で発生すると、全オン動作を開始する所定のタイミングにあたる時刻ｔ３において、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定される。この場合、走査線駆動回路１２０のシフトレジスタ１２１が、前述した全オン動作を実施し、シフトレジスタ１２１から走査線ＧＬ１，ＧＬ２，…，ＧＬｎに供給されるゲート信号Ｇ１，Ｇ２，…，Ｇｎが全てハイレベルになる。これにより、全ての画素部ＰＩＸの画素用薄膜トランジスタＴＣが一斉に導通状態となる。
　ここで、表示装置１００は、時刻ｔ３以前の通常動作において、例えばドット反転駆動または走査信号線反転駆動等により画像表示動作を実施している。このため、同一の信号線ＳＬに接続された複数の画素部ＰＩＸには、それぞれ、表示画像の内容に応じて、正の電荷または負の電荷が蓄積された状態となっている。即ち、同一の信号線ＳＬに接続された複数の画素部ＰＩＸのうち、一部の画素部ＰＩＸには正の電荷が蓄積され、他の一部の画素部ＰＩＸには負の電荷が蓄積された状態となっている。このため、時刻ｔ３において、図１に示す信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍを全てオフ状態に制御すれば、時刻ｔ３から時刻ｔ５の全オン動作期間おいて、同一の信号線ＳＬに接続された複数の画素部ＰＩＸ間で正負の電荷の打ち消し合いが行われる。これにより、対向電極Ｔｃｏｍが無電圧状態に移行するときに、全画素部ＰＩＸの表示階調が概ね揃った状態で終状態へと移行することができる。従って、電源遮断時に表示装置１００により表示される画像の階調が概ね均一になり、画像の乱れを抑制することが可能になる。
　次に、図６Ｂを参照して、走査線と信号線の両方をハイレベルに制御して全オン動作を実施する場合のオフシーケンスを説明する。この場合、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの両方がアクティブ状態とされる。全オン動作を開始する所定のタイミングにあたる時刻ｔ３において、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの両方をアクティブ状態とし、信号線駆動回路１３０のシフトレジスタ１３１の出力信号を一斉にハイレベルに制御すると共に、走査線駆動回路１２０のシフトレジスタ１２１の出力信号を一斉にハイレベルとする。これにより、時刻ｔ３以前の通常動作において、表示装置１００が、ドット反転駆動、走査信号線反転駆動、データ信号線反転駆動など、何れの交流駆動を実施していたとしても、時刻ｔ３から時刻ｔ５の期間での全オン動作において、全画素部ＰＩＸの電荷状態が所定状態に揃うように各画素部ＰＩＸの放電または充電が行われる。このため、上述の図６Ａに示す例に比較して、よりいっそう安定的に電源遮断時の画像の乱れを抑制することができる。
＜強制遮断時の動作＞
　次に、表示装置１００の表示部に画像が表示された状態で、例えば停電等により電源回路１５０の動作が強制的に停止された場合の動作を説明する。
　図７は、第１実施形態による表示装置１００の強制遮断時の動作を説明するためのタイムチャートである。同図において、時刻ｔ０から時刻ｔ３の期間では、走査線駆動回路１２０が通常動作を実施している。この場合、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮは何れも非アクティブ状態（即ち、ローレベル）となっている。
このような通常動作が行われている状態で、時刻ｔ４において電源回路１５０の動作が強制的に停止されると、この電源回路１５０の動作の停止と同時に、表示制御回路１４０は、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮをアクティブ状態（即ち、ハイレベル）に設定する。ここで、電源回路１５０の出力配線には、容量Ｃ１２０，Ｃ１３０等が形成されているため、電源回路１５０が動作を停止しても、表示制御回路１４０が出力するゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルは、瞬時には接地電圧ＶＳＳにならず、電源回路１５０の出力配線の容量による時定数に応じて接地電圧ＶＳＳに向けて徐々に低下する。この場合、他の制御信号の信号レベルも同様に低下するので、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮは相対的にアクティブ状態に維持され、時刻ｔ４以降も全オン動作が継続される。
　時刻ｔ４でゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮがアクティブ状態（ハイレベル）に設定されると、走査線駆動回路１２０のシフトレジスタ１２１は全オン動作を実施し、走査線ＧＬ１，ＧＬ２，…，ＧＬｎにハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力する。同様に、信号線駆動回路１３０のシフトレジスタ１３１も全オン動作を実施し、信号線ＳＬ１，ＳＬ２，…ＳＬｍにハイレベルの出力信号を出力する。このとき、上述のように、電源回路１５０の出力配線には、容量Ｃ１２０，Ｃ１３０等が形成されているため、電源回路１５０が動作を停止しても、電源回路１５０から出力された正電源電圧ＶＨは、瞬時には接地電圧ＶＳＳに相当するレベルにならず、容量Ｃ１２０，Ｃ１３０による時定数に応じて接地電圧ＶＳＳに向けて徐々に低下する。図７の例では、電源回路１５０の正電源電圧ＶＨが、時刻ｔ４で低下を開始し、時刻ｔ５において接地電位ＶＳＳに相当するローレベルにまで低下している。同様に、電源回路１５０から出力された負電源電圧ＶＬも瞬時には接地電圧ＶＳＳに相当するレベルにならず、容量Ｃ１２０，Ｃ１３０による時定数に応じて接地電圧ＶＳＳに向けて徐々に上昇する。また、走査線ＧＬ１，ＧＬ２，…，ＧＬｎ上のゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎは、電源回路１５０から出力される正電源電圧ＶＨの低下に従って、時刻ｔ４から徐々に低下し、時刻ｔ５で接地電圧ＶＳＳに相当するローレベルとなる。
　このように、電源回路１５０が強制的に遮断された場合、シフトレジスタ１２１が全オン動作を実施することにより、走査線ＧＬ１，ＧＬ２，…，ＧＬｎの信号レベルの全てが瞬時的にハイレベルになり、その後、一定の時定数で徐々に低下する。即ち、全ての走査線ＧＬ１，ＧＬ２，…，ＧＬｎの信号レベルが同一に揃えられる。これにより、上述したオフシーケンスと同様に、画像の乱れが抑制され、視聴者に与える違和感を緩和することができる。
　上述した第１実施形態によれば、前述の従来技術の貫通電流遮断用に特に設けたＮＭＯＳトランジスタＱ６，Ｑ８を備える必要がなく、また、ノードＮ１を１個の薄膜トランジスタＴ３Ａでチャージするので、走査線駆動回路１２０および信号線駆動回路１３０を構成する各シフトレジスタのトランジスタ数を低減することができ、装置構成を簡略化することができる。従って、走査線駆動回路１２０および信号線駆動回路１３０を構成するシフトレジスタのレイアウト面積を減らすことができ、全オン動作機能を備えた表示装置１００の狭額縁化が可能になる。
　また、第１実施形態によれば、全オン動作を制御するための制御信号として、ゲート全オン制御信号ＧＡＯＮの反転信号であるゲート全オン制御信号ＧＡＯＮＢを使用せず、ゲート全オン制御信号ＧＡＯＮのみを使用するので、全オン動作を制御するための端子数、信号数および配線数を削減することができ、更なる狭額縁化が可能になる。
　また、第１実施形態によれば、全オン動作時に、薄膜トランジスタＴ１（図３）がオフするので、薄膜トランジスタＴ１，抵抗Ｒ１、薄膜トランジスタＴ２によって形成される貫通電流経路が遮断される。また、全オン動作時に、薄膜トランジスタＴ４がオフするので、薄膜トランジスタＴ３Ａと薄膜トランジスタＴ４によって形成される貫通電流経路が遮断される。更に、全オン動作時に、薄膜トランジスタＴ５，Ｔ６が共にオフするので、これら薄膜トランジスタＴ５，Ｔ６によって形成される貫通電流経路も遮断される。従って、本実施形態によれば、全オン動作時のシフトレジスタにおける貫通電流を防止することもできる。
　また、第１実施形態によれば、通常動作時に、１つの薄膜トランジスタＴ３Ａを通じて、ハイレベルに設定されたセット端子ＳＥＴの入力信号が薄膜トランジスタＴ５のゲートに供給されるので、薄膜トランジスタＴ５のゲート電圧の低下を最小限に留めることができる。即ち、ノードＮ１を１個の薄膜トランジスタＴ３Ａでチャージするため、トランジスタの閾値電圧Ｖｔｈによる電圧降下を最小限に抑えることができ、動作マージンを改善することができる。従って、通常動作時に、シフトレジスタのシフト動作を安定化させることが可能になる。
　なお、上述の例では、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルがアクティブになるときの信号レベルをハイレベルとしているが、停電時には全ての信号がローレベル（接地電圧ＶＳＳ）に収束することを考慮すれば、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルがアクティブになるときの信号レベルをローレベルとしてもよい。この場合、通常動作時にはゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルがハイレベルに設定された状態となっており、強制遮断時にゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルがローレベルに設定されるので、強制遮断後の全オン動作を安定的に維持することが可能になる。
[第２実施形態]
　次に、本発明の第２実施形態を説明する。
　第２実施形態では、第１実施形態で用いた図１および図２を援用する。
　第２実施形態による表示装置は、上述の第１実施形態において、図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図８に示すシフトレジスタ単位回路１２１２を備える。その他の構成は第１実施形態と同様である。
　図８は、第２実施形態におけるシフトレジスタ単位回路１２１２の構成例を示す回路図である。シフトレジスタ単位回路１２１２は、図３に示す第１実施形態におけるシフトレジスタ単位回路１２１１の構成において、薄膜トランジスタＴ８を更に備える。薄膜トランジスタＴ８は、クロック端子ＣＫＢと薄膜トランジスタＴ３Ａのゲートとの間に電流路が介挿され、そのゲートには、薄膜トランジスタＴ８をオンさせる信号レベルを与える電源電圧ＶＤＤ（所定電位）が印加されている。薄膜トランジスタＴ８の電流路と薄膜トランジスタＴ３Ａのゲートとの間の接続点はノードＮ３を形成している。その他の構成は第１実施形態におけるシフトレジスタ単位回路１２１１と同様である。
　なお、本実施形態では、図２に示す第１実施形態におけるシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎのそれぞれが図８に示すシフトレジスタ単位回路１２１２で置き換えられるが、説明の便宜上、図２に示す「シフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎ」なる表現をそのまま援用する。従って、本実施形態において、「シフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎ」のそれぞれは、図８に示すシフトレジスタ単位回路１２１２を指す。第８実施形態を除き、後述の各実施形態においても同様である。
　次に、図９Ａ及び図９Ｂを参照して、シフトレジスタ１２１２の動作を説明する。
　図９Ａ及び図９Ｂは、第２実施形態におけるシフトレジスタ１２１２の動作例を示すタイムチャートであり、図９Ａは通常動作時のタイムチャートであり、図９Ｂは全オン動作時のタイムチャートである。なお、図９Ａ及び図９Ｂにおいて、Ｎ１１、Ｎ３１は、初段のシフトレジスタ単位回路１２１１のノードＮ１，Ｎ３を表し、Ｎ１２、Ｎ３２は、２段目のシフトレジスタ単位回路１２１２のノードＮ１，Ｎ３を表し、Ｎ１ｎ、Ｎ３ｎは、ｎ段目のシフトレジスタ単位回路１２１ｎのノードＮ１，Ｎ３を表し、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎは、初段、２段目、ｎ段目のシフトレジスタ単位回路の出力信号を表している。
　なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。
　まず、図９Ａを参照して、シフトレジスタ１２１２の通常動作を説明する。
　図９Ａに示すように、時刻ｔ０にて、初段のシフトレジスタ単位回路１２１１（即ち、初段のシフトレジスタ単位回路１２１２）のクロック端子ＣＫＢに入力されるクロック信号ＧＣＫ２がハイレベルに遷移すると、このクロック信号ＧＣＫ２の信号レベルが薄膜トランジスタＴ８を通じて薄膜トランジスタＴ３Ａのゲートに伝達される。これにより、薄膜トランジスタＴ３Ａのゲートと薄膜トランジスタＴ８との間のノードＮ３１がチャージされ、このノードＮ３１の電圧が上昇を開始する。
　ノードＮ３１の電圧が上昇すると、薄膜トランジスタＴ３Ａがオンする。ここで、薄膜トランジスタＴ３Ａのドレインが接続されたセット端子ＳＥＴには、ハイレベルに設定された入力信号としてゲートスタートパルス信号ＧＳＴが与えられているので、薄膜トランジスタＴ３Ａがオンすると、そのソース電圧が、ゲート電圧から閾値電圧Ｖｔｈだけ降下した電圧となる。このため、薄膜トランジスタＴ３Ａのソースが接続されたノードＮ１１が、薄膜トランジスタＴ３Ａのゲートが接続されたノードＮ３１に追従してチャージされ、ノードＮ１１の電圧が上昇を開始する。
　また、ノードＮ３１の電圧が、薄膜トランジスタＴ８のゲート電圧（電源電圧ＶＤＤ）から薄膜トランジスタＴ８の閾値電圧Ｖｔｈだけ降下した電圧に達すると、薄膜トランジスタＴ８がオフし、ノードＮ３１はフローティング状態になる。その後、薄膜トランジスタＴ３ＡによりノードＮ１１がチャージされてノードＮ１１の電圧が上昇する過程で、薄膜トランジスタＴ３Ａのソースとゲートとの間の容量成分や、薄膜トランジスタＴ３Ａのチャネルとゲートとの間の容量成分等を通じて、ノードＮ３１の電圧がノードＮ１１の電圧により押し上げられる。
　ここで、ノードＮ１１に付随する容量成分、例えばトランジスタＴ５のゲート容量等が大きい程、薄膜トランジスタＴ３ＡのチャージによるノードＮ１１の電圧の上昇が遅くなり、ノードＮ３１がフローティング状態になった後にノードＮ１１の電圧が上昇を開始し始める。この場合、ノードＮ１１の電圧の上昇分が大きくなるので、ノードＮ１１の電圧により押し上げられるノードＮ３１の電圧の上昇分も大きくなる。これによりノードＮ３１の電圧が上昇し、ゲートスタートパルス信号ＧＳＴのハイレベル（電源電圧ＶＤＤ）に薄膜トランジスタＴ３Ａの閾値電圧Ｖｔｈを加えた電圧以上になると、薄膜トランジスタＴ３Ａの閾値電圧Ｖｔｈによる電圧降下を生じることなく、ノードＮ１１が薄膜トランジスタＴ３Ａにより電源電圧ＶＤＤまでチャージされる。
　この後、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルからローレベルに遷移すると、クロック端子ＣＫＢに電流路の一端が接続された薄膜トランジスタＴ８がオン状態になる。このため、薄膜トランジスタＴ８により、ノードＮ３１はディスチャージされ、ノードＮ３１の信号レベルがローレベルになる。ノードＮ３１の信号レベルがローレベルになると、ノードＮ３１にゲートが接続された薄膜トランジスタＴ３Ａがオフする。このとき、ノードＮ１１はフローティング状態となり、電源電圧ＶＤＤにチャージされた状態に維持されるので、ノードＮ１１にゲートが接続された薄膜トランジスタＴ５はオン状態に維持される。
　続いて、時刻ｔ１にて、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１がハイレベルに遷移すると、このゲートクロック信号ＧＣＫ１の信号レベル（ハイレベル）が薄膜トランジスタＴ５を通じて出力端子ＯＵＴに伝達され、出力信号ＯＵＴ１としてハイレベルが出力される。その他の動作は、第１実施形態におけるシフトレジスタ１２１１と同様である。
　全オン動作については、図９Ｂに示すように、上述の第１実施形態と同様である。
　即ち、全オン動作では、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定される。また、図９Ｂに示すように、ゲートスタートパルス信号ＧＳＴはハイレベルに設定され、ゲートクロック信号ＧＣＫ１，ＧＣＫ２はローレベルに設定される。この場合、初段のシフトレジスタ単位回路１２１１において、薄膜トランジスタＴ１がオフし、薄膜トランジスタＴ２がオンする。これにより、ノードＮ２１が薄膜トランジスタＴ２によりプルダウンされ、その信号レベルがローレベルになる。この結果、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６が共にオフする。
　また、ローレベルに設定されたゲートクロック信号ＧＣＫ２が入力されるクロック端子ＣＫＢが薄膜トランジスタＴ８を通じて薄膜トランジスタＴ３Ａのゲートに与えられるので、薄膜トランジスタＴ３Ａがオフする。このため、ハイレベルに設定された入力信号としてセット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴはノードＮ１１に伝達されない。この場合、ノードＮ１１とグランドノードとの間に接続された薄膜トランジスタＴ３Ｂがオンする。これにより、ノードＮ１１がローレベルとなり、ノードＮ１１にゲートが接続された薄膜トランジスタＴ５がオフする。
　また、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンする。薄膜トランジスタＴ７がオンすると、薄膜トランジスタＴ７を通じて電源電圧ＶＤＤが出力端子に供給され、これにより出力端子ＯＵＴがハイレベルに設定される。ここで、出力端子ＯＵＴに接続された薄膜トランジスタＴ５，Ｔ６は共にオフ状態となるから、これら薄膜トランジスタＴ５，Ｔ６の影響を受けることなく、出力端子ＯＵＴは薄膜トランジスタＴ７によりハイレベルに設定される。これにより、初段のシフトレジスタ単位回路１２１１は、ハイレベルの出力信号ＯＵＴ１を出力する。２段目以降のシフトレジスタ単位回路１２１２，１２１３，…，１２１ｎの出力信号ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎも、初段のシフトレジスタ単位回路１２１１の出力信号ＯＵＴ１と同様にハイレベルに設定される。
　以上により、本実施形態によるシフトレジスタ単位回路１２１２から構成された走査線駆動回路１２０は、ゲート信号Ｇ１，Ｇ２，…，Ｇｎとして、ハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力し、全オン動作が実施される。
　第２実施形態によれば、薄膜トランジスタＴ３Ａのゲート電圧が、第１実施形態に比較して高くなる。これにより、薄膜トランジスタＴ３Ａを通じて伝達される信号の波形歪を抑制することができる。従って、例えば、初期特性、温度特性、劣化等の影響を受けて薄膜トランジスタの閾値電圧Ｖｔｈが上昇しても、シフトレジスタ内の信号の劣化を抑制することができ、シフトレジスタの動作マージンを改善することができる。
[第３実施形態]
　次に、本発明の第３実施形態を説明する。
　本実施形態でも、第１実施形態で用いた図１および図２を援用する。
　第３実施形態による表示装置は、上述の第２実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１０に示すシフトレジスタ単位回路１２１３を備える。その他の構成は第２実施形態と同様である。
　図１０は、第３実施形態におけるシフトレジスタ単位回路１２１３の構成例を示す回路図である。シフトレジスタ単位回路１２１３は、図８に示す第２実施形態におけるシフトレジスタ単位回路１２１２の構成において、コンデンサＣ１，Ｃ２，Ｃ３を更に備える。
コンデンサＣ１は、薄膜トランジスタＴ５のドレインとゲートとの間に接続される。コンデンサＣ３は、薄膜トランジスタＴ３Ａのドレインとゲートとの間に接続される。コンデンサＣ２は、薄膜トランジスタＴ４，Ｔ６の各ゲート等が接続されたノードＮ２とグランドノード（所定電位ノード）との間に接続される。その他の構成は第２実施形態におけるシフトレジスタ単位回路１２１２と同様である。
　なお、コンデンサＣ１，Ｃ２，Ｃ３の全てを備える必要はなく、そのうちの任意の一つまたは二つを備えてもよい。
　基本的な動作は上述の第２実施形態におけるシフトレジスタ単位回路１２１２と同様であるが、本実施形態では、コンデンサＣ１により、通常動作における薄膜トランジスタＴ５のセルフブートストラップ効果を高めることができる。これにより、薄膜トランジスタＴ５がオンするときの薄膜トランジスタＴ５のゲート電圧を有効に高めることができる。
従って、薄膜トランジスタＴ５を通じてクロック端子ＣＫから出力端子ＯＵＴに伝送される信号レベルを損なうことなく、その信号レベルを出力端子ＯＵＴに伝送することができる。
　また、コンデンサＣ３により、薄膜トランジスタＴ３Ａのブートストラップ効果を高めることができる。これにより、セット端子ＳＥＴに与えられる入力信号がハイレベルに遷移して薄膜トランジスタＴ３Ａがオンするときの薄膜トランジスタＴ３Ａのゲート電圧を有効に高めることができる。従って、薄膜トランジスタＴ３Ａを通じてセット端子ＳＥＴからノードＮ１に信号レベルを損なうことなく伝達することができる。
　更に、コンデンサＣ２により、ノードＮ２の電圧の保持能力を高めることができる。これにより、ノードＮ１がチャージされている期間、薄膜トランジスタＴ４，Ｔ６を安定的にオフ状態に維持することができ、シフト動作を安定化させることができる。
　本実施形態によれば、第２実施形態に比較して、ブートストラップ効果によるノードＮ１またはノードＮ３の電圧の上昇分を改善することができるので、薄膜トランジスタＴ３Ａ，Ｔ５を安定的にオン状態に制御することができる。従って、シフトレジスタの動作マージンを改善することが可能になる。
　なお、全オン動作については、上述の第１および第２実施形態と同様である。
[第４実施形態]
　次に、本発明の第４実施形態を説明する。
　本実施形態でも、第１実施形態で用いた図１および図２を援用する。
　第４実施形態による表示装置は、上述の第３実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１１に示すシフトレジスタ単位回路１２１４を備える。その他の構成は第３実施形態と同様である。
　図１１は、第４実施形態におけるシフトレジスタ単位回路１２１４の構成例を示す回路図である。シフトレジスタ単位回路１２１４は、図１０に示す第３実施形態におけるシフトレジスタ単位回路１２１３の構成において、薄膜トランジスタＴ９を更に備える。薄膜トランジスタＴ９は、そのゲートが薄膜トランジスタＴ６のドレインに接続され、そのドレインが薄膜トランジスタＴ６のゲートに接続され、そのソースがグランドノード（所定電位ノード）に接続されている。即ち、薄膜トランジスタＴ６と薄膜トランジスタＴ９は、ゲートとドレインが交差結合されている。その他の構成は第３実施形態におけるシフトレジスタ単位回路１２１３と同様である。
　基本的な動作は上述の第３実施形態におけるシフトレジスタ単位回路１２１２と同様であるが、本実施形態では、前述の第２実施形態における図９Ａに示す時刻ｔ１から時刻ｔ２の期間において、出力端子ＯＵＴの出力信号のハイレベルを安定的に維持することができる。このことについて、図９Ａのタイムチャートを援用して説明する。通常動作において、時刻ｔ０でゲートスタートパルス信号ＧＳＴとゲートクロック信号ＧＣＫ２がハイレベルに遷移すると、前述したように、薄膜トランジスタＴ１，Ｔ２がオン状態になり、このうち、薄膜トランジスタＴ２によりノードＮ２がローレベルに駆動される。この後、ゲートスタートパルス信号ＧＳＴとゲートクロック信号ＧＣＫ２がローレベルに遷移すると、薄膜トランジスタＴ１，Ｔ２はオフ状態になり、ノードＮ２はフローティング状態になる。これにより、ノードＮ２のそれまでの信号レベル（即ちローレベル）はノードＮ２に形成された容量（例えばコンデンサＣ２の容量等）により保持される。さらに、時刻ｔ１でゲートクロック信号ＧＣＫ１がハイレベルに遷移すると、前述したように薄膜トランジスタＴ５を通じて出力端子ＯＵＴにハイレベルが出力される。
　ここで、時刻ｔ１から薄膜トランジスタＴ５を通じて出力端子ＯＵＴにハイレベルが出力されている期間、薄膜トランジスタＴ６はオフ状態に維持されている必要がある。この点について、上述の第１から第３実施形態では、時刻ｔ１で出力端子ＯＵＴの出力信号がハイレベルになる期間、薄膜トランジスタＴ６のゲートが接続されたノードＮ２はフローティング状態に維持されるので、薄膜トランジスタＴ６のゲートの信号レベルはノードＮ２に形成された容量によりローレベルに維持され、その信号レベルは不安定な状態にある。従って、例えばノイズやリーク経路の存在により、ノードＮ２の信号レベルが上昇すると、薄膜トランジスタＴ６がオン状態となって出力端子ＯＵＴの信号レベル（ハイレベル）を引き下げるおそれがある。
　これに対し、第４実施形態では、上述のノイズやリーク経路の存在により出力端子ＯＵＴの信号レベルがハイレベルになると、薄膜トランジスタＴ９のゲートの信号レベルがハイレベルになる。このため、薄膜トランジスタＴ９がオン状態になり、薄膜トランジスタＴ６のゲートが接続されたノードＮ２をローレベル（接地電圧ＶＳＳ）に駆動する。これにより、時刻ｔ１から出力端子ＯＵＴの信号レベルがハイレベルになっている期間、薄膜トランジスタＴ６は薄膜トランジスタＴ９により強制的にオフ状態に維持される。従って、本実施形態によれば、通常動作において、出力信号をハイレベルに安定的に維持することができ、出力信号の信号レベルが低下することによる誤動作を防止することができる。
従って、シフトレジスタの動作マージンを改善することが可能になる。
　なお、全オン動作については、上述の第１から第３実施形態と同様である。
[第５実施形態]
　次に、本発明の第５実施形態を説明する。
　本実施形態でも、第１実施形態で用いた図１および図２を援用する。
　第５実施形態による表示装置は、上述の第４実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１２に示すシフトレジスタ単位回路１２１５を備える。その他の構成は第４実施形態と同様である。
　図１２は、第５実施形態におけるシフトレジスタ単位回路１２１５の構成例を示す回路図である。シフトレジスタ単位回路１２１５は、図１１に示す第４実施形態におけるシフトレジスタ単位回路１２１４の構成において、薄膜トランジスタＴ１０を更に備える。薄膜トランジスタＴ１０は、そのソースが薄膜トランジスタＴ６および薄膜トランジスタＴ４の各ゲートが接続されるノードＮ２に接続され、そのゲートとドレインには初期化信号ＩＮＩＴが印加される。即ち、薄膜トランジスタＴ１０は、ダイオード接続され、そのアノードに相当するノードには初期化信号ＩＮＩＴが与えられ、そのカソードに相当するノードは、薄膜トランジスタＴ４，Ｔ６の各ゲートが接続されたノードＮ２に接続される。
その他の構成は第４実施形態におけるシフトレジスタ単位回路１２１４と同様である。
　初期化信号ＩＮＩＴは、電源投入時や、電源オフ時、または、シフトレジスタを一旦初期状態にする場合等に、例えば表示制御回路１４０によりアクティブ状態（ハイレベル）に設定される信号である。ただし、全オン動作では、初期化信号ＩＮＩＴは非アクティブ状態（ローレベル）に設定される。初期化信号ＩＮＩＴをアクティブ状態にすると、薄膜トランジスタＴ１０のドレインとゲートの電圧が上昇し、薄膜トランジスタＴ１０のソースには、そのドレイン電圧を閾値電圧Ｖｔｈ分だけ降下させた電圧が発生する。例えば、初期化信号ＩＮＩＴのハイレベルを電源電圧ＶＤＤとすれば、薄膜トランジスタＴ１０のソースには、電源電圧ＶＤＤから薄膜トランジスタＴ１０の閾値電圧Ｖｔｈを減じた電圧（ＶＤＤ－Ｖｔｈ）が発生する。この薄膜トランジスタＴ１０のソース電圧（ＶＤＤ－Ｖｔｈ）がノードＮ２に与えられると、薄膜トランジスタＴ４，Ｔ６が強制的にオン状態とされる。このため、ノードＮ１が薄膜トランジスタＴ４によりディスチャージされると共に、出力端子ＯＵＴが薄膜トランジスタＴ６によりプルダウンされる。この結果、シフトレジスタ単位回路１２１５の回路状態が初期化されると共に、出力信号の信号レベルがローレベルに初期化される。
　本実施形態によれば、初期化信号ＩＮＩＴをアクティブ状態に制御することにより、クロック端子ＣＫ，ＣＫＢ、セット端子ＳＥＴ等に入力される信号とは関係なく、シフトレジスタの回路状態を構成的に初期化することができ、シフトレジスタを安定的に非アクティブ状態に制御すると共に出力信号をローレベルに設定することができる。
　なお、本実施形態では、薄膜トランジスタＴ１０をダイオード接続した構成としたが、薄膜トランジスタＴ１０のドレインを電源電圧ＶＤＤに固定し、そのゲートに初期化信号ＩＮＩＴを入力する構成としてもよい。
　なお、全オン動作については、上述の第１から第４実施形態と同様である。
[第６実施形態]
　次に、本発明の第６実施形態を説明する。
　本実施形態でも、第１実施形態で用いた図１および図２を援用する。
　第６実施形態による表示装置は、上述の第５実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１３に示すシフトレジスタ単位回路１２１６を備える。その他の構成は第５実施形態と同様である。
　図１３は、第６実施形態におけるシフトレジスタ単位回路１２１６の構成例を示す回路図である。シフトレジスタ単位回路１２１６は、図１２に示す第５実施形態におけるシフトレジスタ単位回路１２１５の構成において、薄膜トランジスタＴ１１を更に備える。薄膜トランジスタＴ１１は、その電流路が薄膜トランジスタＴ３Ａのドレインと薄膜トランジスタＴ５のゲートとの間に介挿されている。具体的には、薄膜トランジスタＴ１１の電流路を形成するソースおよびドレインの一方が薄膜トランジスタＴ３Ａのソースに接続され、薄膜トランジスタＴ１１のソースおよびドレインの他方が薄膜トランジスタＴ５のゲートに接続される。薄膜トランジスタＴ１１のゲートには、電源電圧ＶＤＤ（所定電位）が印加されている。本実施形態では、薄膜トランジスタＴ３Ａのソースと、薄膜トランジスタＴ４のドレインとの間の接続点はノードＮ４を形成し、薄膜トランジスタＴ１１の電流路と薄膜トランジスタＴ５のゲートとの間の接続点はノードＮ５を形成している。その他の構成は第５実施形態におけるシフトレジスタ単位回路１２１５と同様である。
　上述した第５実施形態におけるシフトレジスタ単位回路１２１５によれば、コンデンサＣ１によるブートストラップ効果によりノードＮ１の電圧が押し上げられると、その電圧は電源電圧ＶＤＤよりも高い高電圧（ＶＤＤ＋α）になる。このとき、コンデンサＣ３によるブートストラップ効果と相俟って、薄膜トランジスタＴ３Ａのゲートとドレインとの間、およびソースとドレインとの間には、高電圧（ＶＤＤ＋α）と接地電圧ＶＳＳとの差電圧が印加された状態となり、極めて高い電圧が印加された状態になる。薄膜トランジスタＴ４についても同様であり、薄膜トランジスタＴ４のゲートとドレインとの間、およびソースとドレインとの間にも、高電圧（ＶＤＤ＋α）と接地電圧ＶＳＳとの差電圧が印加された状態となる。このような高電圧は、例えばトランジスタの劣化等の原因になり得る。第６実施形態では、次に説明するように、シフトレジスタ単位回路１２１６の動作において、第５実施形態における上述の高電圧の発生を薄膜トランジスタＴ１１により防止している。
　本実施形態によるシフトレジスタ単位回路１２１６の動作を説明する。
　図１４Ａ及び図１４Ｂは、第６実施形態におけるシフトレジスタ単位回路１２１６を備えたシフトレジスタ１２１の動作例を示すタイムチャートであり、図１４Ａは通常動作時のタイムチャートであり、図１４Ｂは全オン動作時のタイムチャートである。図１４Ａ及び図１４Ｂにおいて、ゲートスタートパルス信号ＧＳＴ、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される動作電源の電圧ＶＤＤおよび接地電圧ＶＳＳに相当する信号レベルである。また、通常動作では、ゲート全オン制御信号ＧＡＯＮはローレベルに設定される。また、図１４Ａ及び図１４Ｂにおいて、Ｎ４１、Ｎ５１は、初段のシフトレジスタ単位回路１２１１のノードＮ４，Ｎ５を表し、Ｎ４２、Ｎ５２は、２段目のシフトレジスタ単位回路１２１２のノードＮ４，Ｎ５を表し、Ｎ４ｎ、Ｎ５ｎは、ｎ段目のシフトレジスタ単位回路１２１ｎのノードＮ４，Ｎ５を表し、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎは、それぞれ、初段、２段目、ｎ段目のシフトレジスタ単位回路の出力信号を表している。
　なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。
　まず、図１４Ａを参照して、シフトレジスタ１２１６の通常動作を説明する。
　シフトレジスタ単位回路１２１６の基本的な動作は、上述の第１から第５実施形態の各シフトレジスタ単位回路１２１６の通常動作と同等であるが、第６実施形態では、ノードＮ４をチャージして、出力信号としてハイレベルを出力するときの内部信号の振る舞いが上述の各実施形態と異なる。
　図１４Ａに示すように、時刻ｔ０にて、初段のシフトレジスタ単位回路１２１１（即ち、初段のシフトレジスタ単位回路１２１６）のクロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルに遷移すると、このゲートクロック信号ＧＣＫ２の信号レベルが薄膜トランジスタＴ８を通じて薄膜トランジスタＴ３Ａのゲートに伝達される。これにより、薄膜トランジスタＴ３Ａのゲートと薄膜トランジスタＴ８との間のノードＮ３１がチャージされ、このノードＮ３１の電圧が上昇を開始する。
　ノードＮ３１の電圧が上昇すると、薄膜トランジスタＴ３Ａがオンする。ここで、薄膜トランジスタＴ３Ａのドレインが接続されたセット端子ＳＥＴには、ハイレベルに設定されたゲートスタートパルス信号ＧＳＴが与えられているので、薄膜トランジスタＴ３Ａがオンすると、そのソース電圧が、そのゲート電圧から閾値電圧Ｖｔｈ分だけ降下した電圧となる。このため、薄膜トランジスタＴ３Ａのソースが接続されたノードＮ４１が、薄膜トランジスタＴ３Ａのゲートが接続されたノードＮ３１に追従してチャージされ、ノードＮ４１の電圧が上昇を開始する。
　また、ノードＮ３１の電圧が電源電圧ＶＤＤから薄膜トランジスタＴ８の閾値電圧Ｖｔｈだけ降下した電圧に達すると、薄膜トランジスタＴ８がオフし、ノードＮ３１はフローティング状態になる。その後、薄膜トランジスタＴ３ＡによりノードＮ４１がチャージされてノードＮ４１の電圧が上昇する過程で、薄膜トランジスタＴ３Ａのソース・ゲート間の結合容量（寄生容量）を通じて、ノードＮ３１の電圧がノードＮ４１の電圧により押し上げられる。
　ノードＮ３１の電圧が上昇し、電源電圧ＶＤＤに薄膜トランジスタＴ３Ａの閾値電圧Ｖｔｈを加えた電圧以上になると、ノードＮ４１は、薄膜トランジスタＴ３Ａの閾値電圧Ｖｔｈによる電圧降下を生じることなく、薄膜トランジスタＴ３Ａにより電源電圧ＶＤＤまでチャージされる。ここで、薄膜トランジスタＴ１１のゲートには電源電圧ＶＤＤが印加されており、薄膜トランジスタＴ１１はオン状態にあるから、ノードＮ４１がチャージされると、薄膜トランジスタＴ１１を通じてノードＮ５１もチャージされ、このノードＮ５１の信号レベルが上昇する。このため、ノードＮ５１にゲートが接続された薄膜トランジスタＴ５がオンする。
　ただし、この時点では、クロック端子ＣＫに接続された薄膜トランジスタＴ５のドレインに入力されるゲートクロック信号ＣＫ１の信号レベルはローレベルであるから、出力端子ＯＵＴ１の出力信号の信号レベルはローレベルのままである。薄膜トランジスタＴ１１を通じて、ノードＮ５が、電源電圧ＶＤＤから薄膜トランジスタＴ１１の閾値電圧Ｖｔｈだけ降下した電圧にチャージされると、薄膜トランジスタＴ１１がオフし、ノードＮ４１とノードＮ５１は電気的に切り離される。
　続いて、時刻ｔ１にて、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１がハイレベルに遷移すると、このゲートクロック信号ＧＣＫ１の信号レベル（ハイレベル）が薄膜トランジスタＴ５を通じて出力端子ＯＵＴに伝達され、出力信号ＯＵＴ１としてハイレベルが出力される。このとき、コンデンサＣ１によるブートストラップ効果により、ノードＮ５１の電圧が、出力端子ＯＵＴの出力信号の電圧により押し上げられて高電圧になる。これにより、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１のハイレベル（電源電圧ＶＤＤ）が、薄膜トランジスタＴ５の閾値電圧Ｖｔｈによる電圧降下を生じることなく、出力端子ＯＵＴに伝達される。
　ここで、コンデンサＣ１によるブートストラップ効果によりノードＮ５１の電圧が上昇しても、薄膜トランジスタＴ１１がオフしているため、このコンデンサＣ１によるブートストラップ効果によってノードＮ４１の電圧が押し上げられることはなく、ノードＮ４１の電圧は電源電圧ＶＤＤに維持される。このため、本実施形態によれば、薄膜トランジスタＴ３Ａ，Ｔ４には電源電圧ＶＤＤと接地電圧ＶＳＳとの差電圧しか印加されず、高電圧が印加されない。
　また、ノードＮ５１の電圧は、ノードＮ４１の電圧から薄膜トランジスタＴ１１の閾値電圧Ｖｔｈを減じた電圧にコンデンサＣ１による昇圧分に相当する電圧αを加えた電圧（ＶＤＤ－Ｖｔｈ＋α）に留まる。このため、薄膜トランジスタＴ１１には、ノードＮ５１の電圧（ＶＤＤ－Ｖｔｈ＋α）とノードＮ４１の電圧（ＶＤＤ）との差電圧（α―Ｖｔｈ）しか印加されない。また、コンデンサＣ１によるブートストラップ効果による上昇分に相当する電圧αは、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１の振幅（ＶＤＤ－ＶＳＳ）よりも大きくなることはないので、薄膜トランジスタＴ５にも通常の駆動電圧以下の電圧しか印加されない。
　その他の通常動作は、上述の各実施形態と同様である。
　全オン動作については、図１４Ｂに示すように、上述の各実施形態と同様である。
　即ち、全オン動作では、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定される。また、図１４Ｂに示すように、ゲートスタートパルス信号ＧＳＴはハイレベルに設定され、ゲートクロック信号ＧＣＫ１，ＧＣＫ２はローレベルに設定される。この場合、初段のシフトレジスタ単位回路１２１１において、薄膜トランジスタＴ１がオフし、薄膜トランジスタＴ２がオンする。これにより、ノードＮ２１が薄膜トランジスタＴ２によりプルダウンされ、その信号レベルがローレベルになる。この結果、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６がオフする。
　また、ローレベルに設定されたゲートクロック信号ＧＣＫ２が入力されるクロック端子ＣＫＢにゲートが接続された薄膜トランジスタＴ３Ａがオフする。一方、ハイレベルのゲート全オン制御信号ＧＡＯＮが与えられた全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ３Ｂがオン状態になり、ノードＮ１１をプルダウンする。これにより、全オン動作において薄膜トランジスタＴ５はオフ状態に制御される。
　また、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンする。薄膜トランジスタＴ７がオンすると、薄膜トランジスタＴ７を通じて電源電圧ＶＤＤが出力端子ＯＵＴに供給され、出力端子ＯＵＴがハイレベルに設定される。これにより、初段のシフトレジスタ単位回路１２１１は、ハイレベルの出力信号ＯＵＴ１を出力する。２段目以降のシフトレジスタ単位回路１２１２，１２１３，…，１２１ｎの出力信号ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎも、初段のシフトレジスタ単位回路１２１１の出力信号ＯＵＴ１と同様にハイレベルに設定される。
　以上により、本実施形態によるシフトレジスタ単位回路１２１６から構成されたシフトレジスタ１２１は、ゲート信号Ｇ１，Ｇ２，…，Ｇｎとして、ハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力し、全オン動作が実施される。
　第６実施形態によれば、第５実施形態に比較して、各薄膜トランジスタに印加される電圧が緩和されるので、トランジスタの劣化等を抑制することができる。
[第７実施形態]
　次に、本発明の第７実施形態を説明する。
　本実施形態でも、第１実施形態で用いた図１および図２を援用する。
　第７実施形態による表示装置は、上述の第６実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１５に示すシフトレジスタ単位回路１２１７を備える。その他の構成は第６実施形態と同様である。
　図１５は、第７実施形態におけるシフトレジスタ単位回路１２１７の構成例を示す回路図である。シフトレジスタ単位回路１２１７は、図１３に示す第６実施形態におけるシフトレジスタ単位回路１２１６の構成において、薄膜トランジスタＴ１２を更に備える。薄膜トランジスタＴ１２は、その電流路が、薄膜トランジスタＴ６のゲートが接続されたノードＮ２とグランドノード（所定電位ノード）との間に接続されている。また、薄膜トランジスタＴ１２のゲートは全オン制御端子ＡＯＮに接続され、そのゲートにはゲート全オン制御信号ＧＡＯＮが印加される。その他の構成は第６実施形態におけるシフトレジスタ単位回路１２１６と同様である。
　次に、本実施形態におけるシフトレジスタ単位回路１２１７の動作を説明する。
　本実施形態において、通常動作は上述の第６実施形態と同様であるので、その説明は省略し、全オン動作について説明する。
　全オン動作では、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定される。また、ゲートクロック信号ＧＣＫ１，ＧＣＫ２はローレベルに設定される。ゲートスタートパルス信号ＧＳＴはハイレベルであってもローレベルであってもよい。
　セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴがハイレベルである場合、上述の各実施形態と同様に、薄膜トランジスタＴ２がオンとなり、この薄膜トランジスタＴ２によりノードＮ２がディスチャージされる。この場合、全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ１２もオンするから、薄膜トランジスタＴ２と共に、この薄膜トランジスタＴ１２を通じてノードＮ２がディスチャージされる。これにより、ノードＮ２にゲートが接続された薄膜トランジスタＴ４，Ｔ６が共にオフ状態に制御される。
　また、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２のローレベルは、薄膜トランジスタＴ８を通じて薄膜トランジスタＴ３Ａのゲートに与えられる。これにより、薄膜トランジスタＴ３Ａがオフする。一方、薄膜トランジスタＴ３Ｂのゲートが接続された全オン制御端子ＡＯＮにはハイレベルのゲート全オン制御信号ＧＡＯＮが与えられるので、薄膜トランジスタＴ３Ｂがオンする。これにより、ノードＮ４が薄膜トランジスタＴ３Ｂを通じてディスチャージされる。ディスチャージされたノードＮ４のローレベルは薄膜トランジスタＴ１１を通じて薄膜トランジスタＴ５のゲートに伝達され、これにより薄膜トランジスタＴ５がオフする。この結果、出力端子ＯＵＴに接続された薄膜トランジスタＴ５，Ｔ６の双方がオフする。
　これに対し、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンする。薄膜トランジスタＴ７がオンすると、薄膜トランジスタＴ７を通じて電源電圧ＶＤＤが出力端子ＯＵＴに供給され、出力端子ＯＵＴがハイレベルに設定される。これにより、初段のシフトレジスタ単位回路１２１１は、ハイレベルの出力信号ＯＵＴ１を出力する。２段目以降のシフトレジスタ単位回路１２１２，１２１３，…，１２１ｎの出力信号ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎも、初段のシフトレジスタ単位回路１２１１の出力信号ＯＵＴ１と同様にハイレベルに設定される。これにより、ゲートスタートパルス信号ＧＳＴをハイレベルに設定した場合の全オン動作が実施される。
　この結果、上述の各実施形態と同様に、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンすると、薄膜トランジスタＴ７を通じて電源電圧ＶＤＤが出力端子ＯＵＴに供給され、出力端子ＯＵＴがハイレベルに設定される。これにより、初段のシフトレジスタ単位回路１２１１は、ハイレベルの出力信号ＯＵＴ１を出力する。２段目以降のシフトレジスタ単位回路１２１２，１２１３，…，１２１ｎの出力信号ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎも、初段のシフトレジスタ単位回路１２１１の出力信号ＯＵＴ１と同様にハイレベルに設定される。これにより、ゲートスタートパルス信号ＧＳＴをハイレベルに設定した場合の全オン動作が実施される。
　以上により、本実施形態によるシフトレジスタ単位回路１２１７から構成されたシフトレジスタ１２１は、ゲート信号Ｇ１，Ｇ２，…，Ｇｎとしてハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力し、全オン動作が実施される。
　従って、第７実施形態によれば、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴの信号レベルに関係なく、シフトレジスタを全オン動作させることができる。
[第８実施形態]
　次に、本発明の第８実施形態を説明する。
　本実施形態では、第１実施形態で用いた図１のみを援用する。
　第８実施形態による表示装置は、上述の第７実施形態において援用する図２に示すシフトレジスタ１２１に代えて、図１６に示すシフトレジ１８１を備える。その他の構成は、第１実施形態と同様である。
　図１６は、第８実施形態におけるシフトレジスタ１８１の構成例を示す概略ブロック図である。図２に示すように、シフトレジスタ１８１は、複数の走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎに対応した複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎを備えている。これら複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎは縦続接続されている。
　複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎのそれぞれは、同様の構成を有しており、以下では、適宜、シフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎのそれぞれを指すときは、「シフトレジスタ単位回路１８１１」と称する。シフトレジスタ単位回路１８１１は、クロック端子ＣＫ，ＣＫＢ、２つのセット端子ＳＥＴ１，ＳＥＴ２、出力端子ＯＵＴ、全オン制御端子ＡＯＮを備えている。
　複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎのうち、奇数段のシフトレジスタ単位回路のクロック端子ＣＫにはゲートクロック信号ＧＣＫ１が入力され、クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ２が入力される。逆に、偶数段のシフトレジスタ単位回路のクロック端子ＣＫにはゲートクロック信号ＧＣＫ２が入力され、クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ１が入力される。複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎの全オン制御端子ＡＯＮにはゲート全オン制御信号ＧＡＯＮが入力される。
　複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎのうち、初段のシフトレジスタ単位回路１８１１のセット端子ＳＥＴ１にはゲートスタートパルス信号ＧＳＴが入力され、２段目以降のシフトレジスタ単位回路（即ち、２段目のシフトレジスタ単位回路からｎ段目のシフトレジスタ単位回路）のセット端子ＳＥＴ１には、それぞれ、前段のシフトレジスタ単位回路の出力信号が入力される。また、最終段のｎ段目のシフトレジスタ単位回路１８１ｎのセット端子ＳＥＴ２にはゲートスタートパルス信号ＧＳＴが入力され、ｎ－１段目以前のシフトレジスタ単位回路（即ち、初段のシフトレジスタ単位回路からｎ－１段目のシフトレジスタ単位回路）のセット端子ＳＥＴ２には、それぞれ、後段のシフトレジスタ単位回路の出力信号が入力される。例えば、シフトレジスタ単位回路１８１２のセット端子ＳＥＴ１には、その前段のシフトレジスタ単位回路１８１１の出力信号ＯＵＴ１が入力され、シフトレジスタ単位回路１８１２のセット端子ＳＥＴ２には、その後段のシフトレジスタ単位回路１８１３の出力信号ＯＵＴ３が入力される。
　なお、図では省略されているが、複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎのそれぞれには、走査方向（シフト方向）を切り替えるための後述の走査切替信号ＵＤ，ＵＤＢが入力される。
　図１７は、第８実施形態におけるシフトレジスタ単位回路１８１１の構成例を示す回路図である。シフトレジスタ単位回路１８１１は、図１５に示す第７実施形態におけるシフトレジスタ単位回路１２１７の構成において、選択回路ＳＥＬを更に備える。その他の構成は、第７実施形態のシフトレジスタ単位回路１２１７と同様である。選択回路ＳＥＬは、走査切替信号ＵＤ，ＵＤＢに基づいて、セット端子ＳＥＴ１に入力される前段のシフトレジスタ単位回路の出力信号（またはゲートスタートパルス信号ＧＳＴ）とセット端子ＳＥＴ２に入力される後段のシフトレジスタ単位回路の出力信号（またはゲートスタートパルス信号ＧＳＴ）とのうちの何れかを選択して入力信号として取り込むものである。
　例えば、２段目のシフトレジスタ単位回路１８１２に備えられた選択回路ＳＥＬは、初段のシフトレジスタ単位回路１８１１の出力信号ＯＵＴ１と、３段目のシフトレジスタ単位回路１８１３の出力信号ＯＵＴ３とのうちの何れかの出力信号を選択する。選択回路ＳＥＬは、選択した出力信号を薄膜トランジスタＴ２のゲートに供給すると共に、上述の第７実施形態においてセット端子ＳＥＴに接続される薄膜トランジスタＴ３Ａのドレインに供給する。
　本実施形態では、選択回路ＳＥＬは、走査切替信号ＵＤ，ＵＤＢに基づいて走査方向を切り替えるための走査切替回路として機能する。ここで、走査方向とは、図１６に示す複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎの出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎの出力順を指し、初段のシフトレジスタ単位回路１８１１から最終段であるｎ段目のシフトレジスタ単位回路１８１ｎに向かう昇順の走査方向で出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎが出力される場合の走査を順走査と称し、逆に、最終段であるシフトレジスタ単位回路１８１ｎから初段のシフトレジスタ単位回路１８１１に向かう降順の走査方向で出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎが出力される場合の走査を逆走査と称する。
　図１８Ａ～図１８Ｃは、第８実施形態におけるシフトレジスタ単位回路の詳細例を示す回路図であり、選択回路ＳＥＬの構成例を示す。図１８Ａに示す選択回路（走査切替回路）は、薄膜トランジスタＴ８１，Ｔ８２，Ｔ８３，Ｔ８４，Ｔ８５，Ｔ８６，Ｔ８７，Ｔ８８を備えている。ここで、薄膜トランジスタＴ８１のドレインには、走査切替信号ＵＤが供給され、そのゲートには走査切替信号ＵＤの反転信号である走査切替信号ＵＤＢが供給される。薄膜トランジスタＴ８１のソースは薄膜トランジスタＴ８２のドレインに接続され、薄膜トランジスタＴ８２のゲートには電源電圧ＶＤＤが供給される。薄膜トランジスタＴ８３のドレインには走査切替信号ＵＤが供給され、そのゲートはドレインに接続され、そのソースは、上述の薄膜トランジスタＴ８２のソースと共に薄膜トランジスタＴ８４のゲートに接続される。即ち、薄膜トランジスタＴ８３はダイオード接続され、そのアノードに相当するノードには走査切替信号ＵＤが供給され、そのカソードに相当するノードは薄膜トランジスタＴ８４のゲートに接続される。薄膜トランジスタＴ８４の電流路の一端はセット端子ＳＥＴ１に接続され、その電流路の他端は出力端子ＳＯに接続される。
　また、薄膜トランジスタＴ８５のソースには、走査切替信号ＵＤＢが供給され、そのゲートには走査切替信号ＵＤが供給される。薄膜トランジスタＴ８５のドレインは薄膜トランジスタＴ８６のソースに接続され、薄膜トランジスタＴ８６のゲートには電源電圧ＶＤＤが供給される。薄膜トランジスタＴ８７のソースには走査切替信号ＵＤＢが供給され、そのゲートはソースに接続され、そのドレインは、上述の薄膜トランジスタＴ８６のドレインと共に薄膜トランジスタＴ８８のゲートに接続される。即ち、薄膜トランジスタＴ８７はダイオード接続され、そのアノードに相当するノードには走査切替信号ＵＤＢが供給され、そのカソードに相当するノードは薄膜トランジスタＴ８８のゲートに接続される。
薄膜トランジスタＴ８８の電流路の一端はセット端子ＳＥＴ２に接続され、その電流路の他端は出力端子ＳＯに接続される。
　図１８Ｂに示す選択回路は、上述の図１８Ａの構成において、薄膜トランジスタＴ８１，Ｔ８３，Ｔ８５，Ｔ８７を省略し、薄膜トランジスタＴ８２のドレインに走査切替信号ＵＤを供給し、薄膜トランジスタＴ８６のソースに走査切替信号ＵＤＢを供給するように構成される。
　図１８Ｃに示す選択回路は、上述の図１８Ａの構成において、薄膜トランジスタＴ８１，Ｔ８２，Ｔ８３，Ｔ８５，Ｔ８６，Ｔ８７を省略し、薄膜トランジスタＴ８４のゲートに走査切替信号ＵＤを供給し、薄膜トランジスタＴ８８のゲートに走査切替信号ＵＤＢを供給するように構成される。
　次に、本実施形態の動作を説明する。
　先に選択回路ＳＥＬの基本的動作を説明した後、この選択回路ＳＥＬを備えた図１６に示すシフトレジスタ単位回路１８１の動作を説明する。
＜選択回路ＳＥＬの動作＞
　まず、図１８Ａに示す選択回路の動作を説明する。
　順走査を行う場合、走査切替信号ＵＤはハイレベルに設定され、その反転信号である走査切替信号ＵＤＢはローレベルに設定される。この場合、ローレベルの走査切替信号ＵＤＢが与えられる薄膜トランジスタＴ８１はオフ状態となり、ハイレベルの走査切替信号ＵＤがドレインに与えられる薄膜トランジスタＴ８３を通じて、薄膜トランジスタＴ８４のゲートが、走査切替信号ＵＤのハイレベルに相当する電源電圧ＶＤＤから薄膜トランジスタＴ８３の閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ－Ｖｔｈ）にチャージされる。従って、薄膜トランジスタＴ８４がオン状態とされる。
　一方、ハイレベルの走査切替信号ＵＤがゲートに与えられる薄膜トランジスタＴ８５はオン状態となる。また、電源電圧ＶＤＤがゲートに与えられる薄膜トランジスタＴ８６もオン状態にある。このため、薄膜トランジスタＴ８８のゲートは薄膜トランジスタＴ８５と薄膜トランジスタＴ８６を通じてディスチャージされ、薄膜トランジスタＴ８８のゲートにローレベルが印加される。従って、薄膜トランジスタＴ８８がオフ状態とされる。この場合、薄膜トランジスタＴ８７は、ソースとゲートにローレベルの走査切替信号ＵＤＢが供給されるので、オフ状態となる。
　上述のように薄膜トランジスタＴ８４がオン状態になり、薄膜トランジスタＴ８８がオフ状態になると、セット端子ＳＥＴ１が出力端子ＳＯと電気的に接続され、セット端子ＳＥＴ２は出力端子ＳＯから電気的に切り離された状態になる。このため、セット端子ＳＥＴ１に入力される信号が選択されて出力端子ＳＯから出力される。このとき、薄膜トランジスタＴ８４のゲートとチャネルとの間の容量成分によるブートストラップ効果により、薄膜トランジスタＴ８４のゲート電圧が、セット端子ＳＥＴ１に入力される信号の信号レベルによって押し上げられる。このため、セット端子ＳＥＴ１に入力される信号は、薄膜トランジスタＴ８４の閾値電圧Ｖｔｈによる電圧降下を生じることなく出力端子ＳＯに伝達される。
　この場合、セット端子ＳＥＴ１には、前段のシフトレジスタ単位回路の出力信号が入力されるので、図１６に示す複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎは、上述の各実施形態と同様に、出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎを昇順で出力し、順走査が実施されることになる。
　次に、逆走査を行う場合、走査切替信号ＵＤはローレベルに設定され、走査切替信号ＵＤＢはハイレベルに設定される。この場合、ハイレベルの走査切替信号ＵＤＢがゲートに与えられる薄膜トランジスタＴ８１はオン状態となる。また、電源電圧ＶＤＤがゲートに与えられる薄膜トランジスタＴ８２もオン状態にある。このため、薄膜トランジスタＴ８４のゲートは薄膜トランジスタＴ８１と薄膜トランジスタＴ８２を通じてディスチャージされ、薄膜トランジスタＴ８４のゲートにローレベルが印加される。従って、薄膜トランジスタＴ８４がオフ状態とされる。この場合、薄膜トランジスタＴ８３は、ソースとゲートにローレベルの走査切替信号ＵＤＢが供給されるので、オフ状態となる。
　一方、ローレベルの走査切替信号ＵＤがゲートに与えられる薄膜トランジスタＴ８５はオフ状態となり、ハイレベルの走査切替信号ＵＤＢがドレインに与えられる薄膜トランジスタＴ８７を通じて、薄膜トランジスタＴ８８のゲートが、走査切替信号ＵＤＢのハイレベルに相当する電源電圧ＶＤＤから薄膜トランジスタＴ８７の閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ－Ｖｔｈ）にチャージされる。従って、薄膜トランジスタＴ８８がオン状態とされる。
　上述のように薄膜トランジスタＴ８４がオフ状態になり、薄膜トランジスタＴ８８がオン状態になると、セット端子ＳＥＴ２が出力端子ＳＯと電気的に接続され、セット端子ＳＥＴ１は出力端子ＳＯから電気的に切り離された状態になる。このため、セット端子ＳＥＴ２に入力される信号が選択されて出力端子ＳＯから出力される。このとき、薄膜トランジスタＴ８８のゲートとチャネルとの間の容量成分によるブートストラップ効果により、薄膜トランジスタＴ８８のゲート電圧が、セット端子ＳＥＴ２に入力される信号の信号レベルによって押し上げられる。このため、セット端子ＳＥＴ２に入力される信号は、薄膜トランジスタＴ８８の閾値電圧Ｖｔｈによる電圧降下を生じることなく出力端子ＳＯに伝達される。
　この場合、セット端子ＳＥＴ２には、後段のシフトレジスタ単位回路の出力信号が入力されるので、図１６に示す複数のシフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎは、上述の各実施形態とは逆に、出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎを降順で出力し、逆走査が実施されることになる。
　上述したように、図１８Ａに示す選択回路の構成によれば、薄膜トランジスタＴ８４，Ｔ８８の閾値電圧Ｖｔｈによる電圧降下を生じることなく、セット端子ＳＥＴ１またはセット端子ＳＥＴ２から出力端子ＳＯに信号を伝送することができる。従って、シフトレジスタ単位回路の動作マージンを確保しながら、走査方向の切り替えを実施することができる。
　また、図１８Ａに示す選択回路の構成によれば、薄膜トランジスタＴ８４，Ｔ８８のゲート電圧がブートストラップ効果で上昇すると、薄膜トランジスタＴ８２，Ｔ８６がオフ状態になるので、ゲートにローレベルが印加されている薄膜トランジスタＴ８１，Ｔ８５のソースには、上述のブートストラップ効果で生じた高電圧が印加されない。従って、各薄膜トランジスタの劣化を抑制することができる。
　次に、図１８Ｂに示す選択回路の動作を説明する。
　順走査を行う場合、走査切替信号ＵＤはハイレベルに設定され、走査切替信号ＵＤＢはローレベルに設定される。この場合、ハイレベルの走査切替信号ＵＤは、薄膜トランジスタＴ８２を通じて薄膜トランジスタＴ８４のゲートに伝達される。このとき、薄膜トランジスタＴ８４のゲートは、走査切替信号ＵＤのハイレベルに相当する電源電圧ＶＤＤから薄膜トランジスタＴ８２の閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ－Ｖｔｈ）にチャージされる。これにより、薄膜トランジスタＴ８４がオン状態とされる。一方、ローレベルの走査切替信号ＵＤＢは、薄膜トランジスタＴ８６を通じて薄膜トランジスタＴ８８のゲートに伝達される。このとき、薄膜トランジスタＴ８４のゲートは、走査切替信号ＵＤのローレベルに相当する接地電圧ＶＳＳにディスチャージされる。これにより、薄膜トランジスタＴ８８がオフ状態とされる。
　従って、上述の図１８Ａに示す選択回路と同様に、セット端子ＳＥＴ１が出力端子ＳＯと電気的に接続されるため、セット端子ＳＥＴ１に入力される信号が選択されて出力端子ＳＯから出力される。また、薄膜トランジスタＴ８４のゲートとチャネルとの間の容量成分によるブートストラップ効果により、セット端子ＳＥＴ１に入力される信号は、薄膜トランジスタＴ８４の閾値電圧Ｖｔｈによる電圧降下を生じることなく出力端子ＳＯに伝達される。
　逆走査を行う場合についても順走査の場合と同様に説明されるが、この場合、薄膜トランジスタＴ８８がオン状態となり、セット端子ＳＥＴ２に入力される信号が選択されて出力端子ＳＯから出力される。
　次に、図１８Ｃに示す選択回路の動作を説明する。
　順走査を行う場合、走査切替信号ＵＤはハイレベルに設定され、走査切替信号ＵＤＢはローレベルに設定される。この場合、ハイレベルの走査切替信号ＵＤは、薄膜トランジスタＴ８４のゲートに伝達される。これにより、薄膜トランジスタＴ８４がオン状態とされる。一方、ローレベルの走査切替信号ＵＤＢは、薄膜トランジスタＴ８８のゲートに伝達される。これにより、薄膜トランジスタＴ８８がオフ状態とされる。
　従って、上述の図１８Ａおよび図１８Ｂにそれぞれ示す選択回路と同様に、セット端子ＳＥＴ１が出力端子ＳＯと電気的に接続されるため、セット端子ＳＥＴ１に入力される信号が選択されて出力端子ＳＯから出力される。ただし、図１８Ｃの選択回路によれば、薄膜トランジスタＴ８４のゲートとチャネルとの間の容量成分によるブートストラップ効果を得ることはできないので、セット端子ＳＥＴ１に入力される信号の信号レベルは、薄膜トランジスタＴ８４の閾値電圧Ｖｔｈ分だけ降下されて出力端子ＳＯに伝達されることになる。
　逆走査を行う場合についても順走査の場合と同様に説明されるが、この場合、薄膜トランジスタＴ８８がオン状態となり、セット端子ＳＥＴ２に入力される信号が選択されて出力端子ＳＯから出力される。
　次に、図１９Ａ～図１９Ｃを参照して、上述の選択回路ＳＥＬを備えたシフトレジスタ単位回路１８１１の動作を説明する。
　図１９Ａ～図１９Ｃは、第８実施形態におけるシフトレジスタの動作例を示すタイムチャートであり、図１９Ａは順走査時のタイムチャートであり、図１９Ｂは逆走査時のタイムチャートである。図１９Ａ～図１９Ｃにおいて、ゲートスタートパルス信号ＧＳＴ、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される動作電源の電圧ＶＤＤおよび接地電圧ＶＳＳに相当する信号レベルである。また、通常動作では、ゲート全オン制御信号ＧＡＯＮはローレベルに設定される。また、図１９Ａ～図１９Ｃにおいて、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎ－１，ＯＵＴｎは、それぞれ、初段、２段目、ｎ－１段目、ｎ段目のシフトレジスタ単位回路１８１１の出力信号を表している。
　なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。
＜順走査時の動作＞
　順走査を行う場合、走査切替信号ＵＤはハイレベルに設定され、その反転信号である走査切替信号ＵＤＢはローレベルに設定される。この場合、上述したように、選択回路ＳＥＬにより、セット端子ＳＥＴ１に入力される信号が選択される。従って、初段のシフトレジスタ単位回路１８１１には、セット端子ＳＥＴ１に入力されるゲートスタートパルス信号ＧＳＴが取り込まれ、２段目以降のシフトレジスタ単位回路１８１２，１８１３，…，１８１ｎのセット端子ＳＥＴ１には、前段のシフトレジスタ単位回路の出力信号が取り込まれる。従ってこの場合、図１９Ａに示すように、前述した各実施形態と同様に、ゲートクロック信号ＧＣＫ１，ＧＣＫ２に同期して、シフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎの出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎが昇順で出力される。
＜逆走査時の動作＞
　逆走査を行う場合、走査切替信号ＵＤはローレベルに設定され、その反転信号である走査切替信号ＵＤＢはハイレベルに設定される。この場合、上述したように、選択回路ＳＥＬにより、セット端子ＳＥＴ２に入力される信号が選択される。従って、最終段のｎ段目のシフトレジスタ単位回路１８１１には、セット端子ＳＥＴ２に入力されるゲートスタートパルス信号ＧＳＴが取り込まれ、初段からｎ－１段目のフトレジスタ単位回路１８１１，１８１２，…，１８１ｎ－１のセット端子ＳＥＴ２には、後段のシフトレジスタ単位回路の出力信号が取り込まれる。この場合、シフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎは、それぞれ、上述の順走査におけるシフトレジスタ単位回路１８１ｎ，１８１ｎ－１，…，１８１２，１８１１に対応する動作を行う。従ってこの場合、図１９Ｂに示すように、順走査とは逆に、ゲートクロック信号ＧＫ１，ＧＫ２に同期して、シフトレジスタ単位回路１８１１，１８１２，１８１３，…，１８１ｎの出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎが降順で出力される。
＜全オン動作＞
　全オン動作は、上述した第７実施形態と同様である。即ち、この場合、ゲート全オン制御信号ＧＡＯＮがハイレベルになると、セット端子ＳＥＴ１，ＳＥＴ２に入力されるゲートスタートパルス信号ＧＳＴの信号レベルに関係なく、即ち、選択回路ＳＥＬの選択状態とは関係なく、図１９Ｃに示すように、出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎの全てがハイレベルに設定される。これにより、シフトレジスタが全オン動作を実施する。
　以上、第８実施形態によれば、動作マージンを確保しながら、走査方向を切り替えることができる。
[第９実施形態]
　次に、本発明の第９実施形態を説明する。
　本実施形態でも、第１実施形態で用いた図１および図２を援用する。
　第９実施形態による表示装置は、上述の第１実施形態において、図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図２０に示すシフトレジスタ単位回路１２１９を備える。その他の構成は第１実施形態と同様である。
　図２０は、第９実施形態におけるシフトレジスタ単位回路１２１９の構成例を示す回路図である。シフトレジスタ単位回路１２１９は、前述の第１実施形態における図３に示すシフトレジスタ単位回路１２１１の構成において、ｎチャネル型電界効果トランジスタである薄膜トランジスタＴ１，Ｔ２，Ｔ３Ａ，Ｔ３Ｂ，Ｔ４，Ｔ５，Ｔ６，Ｔ７を、それぞれ、ｐチャネル型電界効果トランジスタである薄膜トランジスタＴＰ１，ＴＰ２，ＴＰ３Ａ，ＴＰ３Ｂ，ＴＰ４，ＴＰ５，ＴＰ６，ＴＰ７に置き換えると共に、電源電圧ＶＤＤと接地電圧ＶＳＳとを入れ替えて構成される。本実施形態では、薄膜トランジスタＴＰ３Ａのソースと薄膜トランジスタＴＰ４のドレインとの間の接続点はノードＮＰ１を形成し、抵抗Ｒ１と薄膜トランジスタＴＰ２のドレインとの間の接続点はノードＮＰ２を形成する。また、本実施形態では、セット端子ＳＥＴ、クロック端子ＣＫ，ＣＫＢ、全オン制御端子ＡＯＮの各端子に入力される信号は、前述の第１実施形態における各端子に入力される信号を反転させたものになる。
　図２１Ａ及び図２１Ｂは、第９実施形態におけるシフトレジスタの動作例を示すタイムチャートであり、図２１Ａは通常動作時のタイムチャートであり、図２１Ｂは全オン動作時のタイムチャートである。図２１Ａ及び図２１Ｂにおいて、ゲートスタートパルス信号ＧＳＴ、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される動作電源の電圧ＶＤＤおよび接地電圧ＶＳＳに相当する信号レベルである。また、本実施形態の場合、通常動作では、ゲート全オン制御信号ＧＡＯＮはハイレベルに設定される。逆に、全オン動作では、ゲート全オン制御信号ＧＡＯＮはローレベルに設定される。また、図２１Ａ及び図２１Ｂにおいて、ＮＰ１１、ＮＰ２１は、初段のシフトレジスタ単位回路１２１１のノードＮＰ１，ＮＰ２を表し、ＮＰ１２、ＮＰ２２は、２段目のシフトレジスタ単位回路１２１２のノードＮＰ１，ＮＰ２を表し、ＮＰ１ｎ、ＮＰ２ｎは、ｎ段目のシフトレジスタ単位回路１２１ｎのノードＮＰ１，ＮＰ２を表し、ＯＵＴＰ１、ＯＵＴＰ２、ＯＵＴＰｎは、初段、２段目、ｎ段目のシフトレジスタ単位回路１２１９の出力信号を表している。
　なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。
　シフトレジスタ単位回路１２１９の動作は、基本的には、前述の第１実施形態におけるシフトレジスタ単位回路１２１１の動作において各信号レベルを反転させれば、第１実施形態と同様に説明される。ただし、本実施形態では、図２１Ａに示すように、複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎの各出力信号ＯＵＴＰ１，ＯＵＴＰ２，ＯＵＴＰ３，…，ＯＵＴＰｎは、通常動作では、ローレベルのパルス信号となり、全オン動作ではローレベルに維持される。
　ここで、画素部ＰＩＸの画素用薄膜トランジスタＴＣとしてｐチャネル型電界効果トランジスタを用いれば、全オン動作において、複数のシフトレジスタ単位回路１２１１，１２１２，１２１３，…，１２１ｎの各出力信号ＯＵＴＰ１，ＯＵＴＰ２，ＯＵＴＰ３，…，ＯＵＴＰｎがローレベルとなることにより、全ての画素部ＰＩＸの画素用薄膜トランジスタＴＣを導通させることができる。また、第１実施形態と同様に、画素部ＰＩＸの画素用薄膜トランジスタＴＣとしてｎチャネル型電界効果トランジスタを用いた場合、全オン動作において、全ての画素部ＰＩＸの画素用薄膜トランジスタＴＣを導通させるためには、走査線ＧＬ１，ＧＬ２，…，ＧＬｎ上のゲート信号Ｇ１，Ｇ２，…，Ｇｎをハイレベルに設定する必要がある。従ってこの場合、例えば、シフトレジスタ単位回路１２１９の出力信号ＯＵＴＰ１，ＯＵＴＰ２，ＯＵＴＰ３，…，ＯＵＴＰｎの信号レベルを反転させるためのインバータ回路を設ければよい。
　本実施形態によれば、シフトレジスタ単位回路１２１９を構成する薄膜トランジスタとしてｐチャネル電界効果トランジスタを用いたので、例えば、画素部ＰＩＸの画素用薄膜トランジスタＴＣとしてｐチャネル型電界効果トランジスタを用いた場合に、トランジスタ数を増加させることなく、通常動作と全オン動作が可能なシフトレジスタを構成することができる。
　なお、本実施形態では、前述の第１実施形態におけるシフトレジスタ単位回路１２１１の各薄膜トランジスタをｐチャネル型電界効果トランジスタに置き換えてシフトレジスタ単位回路１２１９を構成したが、第２実施形態から第８実施形態における各シフトレジスタ単位回路についても同様に各薄膜トランジスタをｐチャネル型電界効果トランジスタに置き換えることが可能である。
　以上、本発明の実施形態を説明したが、上述した第１から第９実施形態の各実施形態固有の特徴部分は、任意に組み合わせることができ、上述の変形例においても同様である。
また、本発明は、上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、種々の変形、変更、置換が可能である。
　例えば、上述の各実施形態において、個々の薄膜トランジスタは、ゲートを共通にして、電流路（ソース・ドレイン）が直列または並列に接続された複数の薄膜トランジスタとして備えられてもよい。
　本発明の一態様は、トランジスタ数を低減できるシフトレジスタおよび表示装置などに適用することができる。
１００　表示装置
１１０　表示部
１２０　走査線駆動回路（ゲートドライバ）
１２１　シフトレジスタ
１２１１～１２１ｎ，１２１１　シフトレジスタ単位回路
１３０　信号線駆動回路（ソースドライバ）
１３１　シフトレジスタ
１４０　表示制御回路
１５０　電源回路
１２０　走査線駆動回路
１２１　シフトレジスタ
１３０　信号線駆動回路
１３１　シフトレジスタ
１４０　表示制御回路
１８１１～１８１ｎ　シフトレジスタ単位回路
１２１１　シフトレジスタ単位回路
１２１１Ａ　設定部
１２１１Ｂ　第１出力制御部
１２１１Ｃ　第２出力制御部
Ｃ１，Ｃ２，Ｃ３　コンデンサ
ＣＳ　画素容量部
ＧＬ１～ＧＬｎ　走査線
ＰＩＸ　画素部
Ｒ１　抵抗
ＳＥＬ　選択回路
ＳＬ１～ＳＬｍ　信号線
Ｔ１，Ｔ２，Ｔ３Ａ，Ｔ３Ｂ，Ｔ４～Ｔ１２，Ｔ８１～Ｔ８８　薄膜トランジスタ
Ｔｃｏｍ　対向電極
ＴＰ１～ＴＰ７　薄膜トランジスタ
ＴＳ１～ＴＳｍ　信号線選択用薄膜トランジスタ

Claims (11)

  1. 　複数の単位回路を従属接続してなるシフトレジスタであって、
    　前記単位回路は、
    　第１クロック信号が与えられるクロック端子と出力端子との間に電流路が接続された第１出力トランジスタと、
    　前記出力端子と所定電位ノードとの間に電流路が接続された第２出力トランジスタと、
    　前記複数の単位回路の出力信号の信号レベルを所定の信号レベルに設定するための制御信号がアクティブである場合、前記出力端子の信号レベルを前記所定の信号レベルに設定する設定部と、
    　前記制御信号がアクティブである場合、前記制御信号に応答して前記第１出力トランジスタをオフさせ、前記制御信号が非アクティブである場合、前記第１クロック信号に続く第２クロック信号、または前記第１クロック信号に同期した信号に応答して入力信号を前記第１出力トランジスタの制御電極に供給して前記第１出力トランジスタをオンさせる第１出力制御部と、
    　前記制御信号がアクティブである場合、前記第２出力トランジスタをオフさせ、前記制御信号が非アクティブである場合、前記第１クロック信号に続く第２クロック信号、または前記第１クロック信号に同期した信号に応答して前記第１出力トランジスタをオフさせると共に前記第２出力トランジスタをオンさせる第２出力制御部と、
    　を備えたシフトレジスタ。
  2. 　前記第１出力制御部は、
    　前記入力信号が与えられる入力端子と前記第１出力トランジスタの制御電極との間に電流路が接続され、前記第１クロック信号に続く第２クロック信号、または前記第１クロック信号に同期した信号が与えられるクロック端子にゲートが接続された第１電界効果トランジスタと、
    　前記第１電界効果トランジスタのソースと前記所定電位ノードとの間に電流路が接続され、ゲートに前記制御信号が与えられる第２電界効果トランジスタと、
    　を備えた、請求項１に記載のシフトレジスタ。
  3. 　前記第１出力制御部は、
    　前記第１クロック信号に続く第２クロック信号、または前記第１クロック信号に同期した信号が与えられるクロック端子と前記第１出力制御部が備える前記第１電界効果トランジスタのゲートとの間に電流路が介挿され、ゲートに所定電位が与えられた第３電界効果トランジスタを更に備えた、請求項２に記載のシフトレジスタ。
  4. 　前記第１出力トランジスタは電界効果トランジスタであり、
    　前記第１出力トランジスタのドレインとゲートとの間に接続された第１コンデンサと、
    　前記第１電界効果トランジスタのドレインとゲートとの間に接続された第２コンデンサと、
    　を更に備えた、請求項３に記載のシフトレジスタ。
  5. 　前記第２出力トランジスタは電界効果トランジスタであり、
    　前記第２出力トランジスタのドレインにゲートが接続され、前記第２出力トランジスタのゲートにドレインが接続された第４電界効果トランジスタを更に備えた、請求項４に記載のシフトレジスタ。
  6. 　前記第２出力トランジスタのゲートにソースが接続され、ゲートとドレインに初期化信号が印加された第５電界効果トランジスタを更に備えた、請求項５に記載のシフトレジスタ。
  7. 　前記第１電界効果トランジスタのソースと前記第１出力トランジスタのゲートとの間に電流路が介挿され、ゲートに所定電位が与えられた第６電界効果トランジスタを更に備えた、請求項６に記載のシフトレジスタ。
  8. 　前記第２出力トランジスタのゲートと前記所定電位ノードとの間に電流路が接続され、ゲートに前記制御信号が与えられる第７電界効果トランジスタを更に備えた、請求項７に記載のシフトレジスタ。
  9. 　前記複数の単位回路のそれぞれは、
    　前段の単位回路の出力信号と後段の単位回路の出力信号とのうちの何れかを選択して前記入力信号として取り込む選択回路を更に備えた、請求項１から８の何れか１項に記載のシフトレジスタ。
  10. 　前記第１出力トランジスタ、前記第２出力トランジスタ、前記第１電界効果トランジスタ、前記第３電界効果トランジスタ、前記第４電界効果トランジスタ、前記第５電界効果トランジスタ、前記第６電界効果トランジスタ、前記第７電界効果トランジスタ、前記第２電界効果トランジスタは、同一導電型の電界効果トランジスタであって、ｎチャネル型またはｐチャネル型の何れかの電界効果トランジスタである、請求項８に記載のシフトレジスタ。
  11. 　前記請求項１から１０の何れか１項に記載のシフトレジスタから構成された駆動回路を備えた表示装置。
PCT/JP2014/072121 2013-10-08 2014-08-25 シフトレジスタ及び表示装置 Ceased WO2015052999A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/027,733 US20160240159A1 (en) 2013-10-08 2013-10-08 Shift register and display device
CN201480055146.4A CN105637590A (zh) 2013-10-08 2014-08-25 移位寄存器及显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-211420 2013-10-08
JP2013211420 2013-10-08

Publications (1)

Publication Number Publication Date
WO2015052999A1 true WO2015052999A1 (ja) 2015-04-16

Family

ID=52812819

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/072121 Ceased WO2015052999A1 (ja) 2013-10-08 2014-08-25 シフトレジスタ及び表示装置

Country Status (3)

Country Link
US (1) US20160240159A1 (ja)
CN (1) CN105637590A (ja)
WO (1) WO2015052999A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047172A (zh) * 2015-09-15 2015-11-11 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示屏及其驱动方法
CN105206237A (zh) * 2015-10-10 2015-12-30 武汉华星光电技术有限公司 应用于In Cell型触控显示面板的GOA电路
WO2016175117A1 (ja) * 2015-04-28 2016-11-03 シャープ株式会社 シフトレジスタ
JPWO2016175118A1 (ja) * 2015-04-28 2018-02-08 シャープ株式会社 シフトレジスタ

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015012207A1 (ja) * 2013-07-25 2015-01-29 シャープ株式会社 シフトレジスタ及び表示装置
WO2015075845A1 (ja) 2013-11-21 2015-05-28 パナソニック液晶ディスプレイ株式会社 表示装置
CN104766586B (zh) * 2015-04-29 2017-08-29 合肥京东方光电科技有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
CN106128403B (zh) * 2016-09-05 2018-10-23 京东方科技集团股份有限公司 移位寄存器单元、栅极扫描电路
CN107068074B (zh) * 2016-12-27 2019-04-30 武汉华星光电技术有限公司 Goa电路
CN106601206B (zh) * 2016-12-30 2019-01-11 深圳市华星光电技术有限公司 Goa栅极驱动电路以及液晶显示装置
US11302248B2 (en) 2019-01-29 2022-04-12 Osram Opto Semiconductors Gmbh U-led, u-led device, display and method for the same
WO2020229576A2 (de) 2019-05-14 2020-11-19 Osram Opto Semiconductors Gmbh Beleuchtungseinheit, verfahren zur herstellung einer beleuchtungseinheit, konverterelement für ein opto-elektronisches bauelement, strahlungsquelle mit einer led und einem konverterelement, auskoppelstruktur, und optoelektronische vorrichtung
CN121583214A (zh) 2019-01-29 2026-02-27 奥斯兰姆奥普托半导体股份有限两合公司 视频墙、驱动器电路、控制系统及其方法
US11271143B2 (en) 2019-01-29 2022-03-08 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
KR20210120106A (ko) 2019-02-11 2021-10-06 오스람 옵토 세미컨덕터스 게엠베하 광전자 부품, 광전자 조립체 및 방법
JP7604394B2 (ja) 2019-04-23 2024-12-23 エイエムエス－オスラム インターナショナル ゲーエムベーハー Ｌｅｄモジュール、ｌｅｄディスプレイモジュール、および当該モジュールを製造する方法
US11538852B2 (en) 2019-04-23 2022-12-27 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
KR102947058B1 (ko) 2019-05-13 2026-04-01 에이엠에스-오스람 인터내셔널 게엠베하 다중 칩 캐리어 구조체
WO2020233873A1 (de) 2019-05-23 2020-11-26 Osram Opto Semiconductors Gmbh Beleuchtungsanordnung, lichtführungsanordnung und verfahren
CN114730824A (zh) 2019-09-20 2022-07-08 奥斯兰姆奥普托半导体股份有限两合公司 光电组件、半导体结构和方法
CN111210766B (zh) * 2020-02-24 2021-04-06 厦门天马微电子有限公司 反相器及其驱动方法、栅极驱动电路、显示装置
CN113763885A (zh) * 2021-09-24 2021-12-07 京东方科技集团股份有限公司 显示面板、栅极驱动电路、移位寄存单元及其驱动方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009084267A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha シフトレジスタおよび表示装置
US20100158187A1 (en) * 2008-12-19 2010-06-24 Su-Hwan Moon Shift register
US20100158186A1 (en) * 2008-12-20 2010-06-24 Lg Display Co., Ltd Shift register
WO2012029799A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 シフトレジスタ及び表示装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
KR100281336B1 (ko) * 1998-10-21 2001-03-02 구본준 쉬프트 레지스터 회로
KR100430099B1 (ko) * 1999-03-02 2004-05-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
US6788108B2 (en) * 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4149430B2 (ja) * 2003-12-04 2008-09-10 シャープ株式会社 パルス出力回路、それを用いた表示装置の駆動回路、表示装置、およびパルス出力方法
US7289594B2 (en) * 2004-03-31 2007-10-30 Lg.Philips Lcd Co., Ltd. Shift registrer and driving method thereof
KR101030528B1 (ko) * 2004-05-27 2011-04-26 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 사용한 액정표시장치
WO2007108177A1 (ja) * 2006-03-23 2007-09-27 Sharp Kabushiki Kaisha 表示装置およびその駆動方法
TWI338877B (en) * 2006-05-04 2011-03-11 Chi Mei El Corp A shift register circuit and a pull high element thereof
WO2009034750A1 (ja) * 2007-09-12 2009-03-19 Sharp Kabushiki Kaisha シフトレジスタ
JP5241724B2 (ja) * 2007-09-12 2013-07-17 シャープ株式会社 シフトレジスタ
TWI380274B (en) * 2008-02-21 2012-12-21 Chunghwa Picture Tubes Ltd Shift register and liquid crystal display (lcd)
CN102012591B (zh) * 2009-09-04 2012-05-30 北京京东方光电科技有限公司 移位寄存器单元及液晶显示器栅极驱动装置
US9373414B2 (en) * 2009-09-10 2016-06-21 Beijing Boe Optoelectronics Technology Co., Ltd. Shift register unit and gate drive device for liquid crystal display
CN102479477B (zh) * 2010-11-26 2015-03-04 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路和显示装置
KR101481675B1 (ko) * 2011-10-04 2015-01-22 엘지디스플레이 주식회사 양 방향 쉬프트 레지스터
CN102654969B (zh) * 2011-12-31 2013-07-24 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
CN103295641B (zh) * 2012-06-29 2016-02-10 上海天马微电子有限公司 移位寄存器及其驱动方法
CN105051826B (zh) * 2013-03-21 2018-02-02 夏普株式会社 移位寄存器
WO2015012207A1 (ja) * 2013-07-25 2015-01-29 シャープ株式会社 シフトレジスタ及び表示装置
CN104361869A (zh) * 2014-10-31 2015-02-18 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、驱动方法及显示装置
CN105185411B (zh) * 2015-06-30 2019-03-26 上海天马有机发光显示技术有限公司 一种移位寄存器及其驱动方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009084267A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha シフトレジスタおよび表示装置
US20100158187A1 (en) * 2008-12-19 2010-06-24 Su-Hwan Moon Shift register
US20100158186A1 (en) * 2008-12-20 2010-06-24 Lg Display Co., Ltd Shift register
WO2012029799A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 シフトレジスタ及び表示装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016175117A1 (ja) * 2015-04-28 2016-11-03 シャープ株式会社 シフトレジスタ
JPWO2016175117A1 (ja) * 2015-04-28 2018-02-08 シャープ株式会社 シフトレジスタ
JPWO2016175118A1 (ja) * 2015-04-28 2018-02-08 シャープ株式会社 シフトレジスタ
US10347209B2 (en) 2015-04-28 2019-07-09 Sharp Kabushiki Kaisha Shift register
US10410597B2 (en) 2015-04-28 2019-09-10 Sharp Kabushiki Kaisha Shift register
CN105047172A (zh) * 2015-09-15 2015-11-11 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示屏及其驱动方法
US10121431B2 (en) 2015-09-15 2018-11-06 Boe Technology Group Co., Ltd. Shift register, gate driving circuit, display screen and method for driving the display screen
CN105206237A (zh) * 2015-10-10 2015-12-30 武汉华星光电技术有限公司 应用于In Cell型触控显示面板的GOA电路

Also Published As

Publication number Publication date
US20160240159A1 (en) 2016-08-18
CN105637590A (zh) 2016-06-01

Similar Documents

Publication Publication Date Title
JP6124479B2 (ja) シフトレジスタ及び表示装置
WO2015052999A1 (ja) シフトレジスタ及び表示装置
US10210945B2 (en) Bidirectional shift register circuit
CN101868833B (zh) 移位寄存器和显示装置
JP4912000B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP4990034B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP4912186B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP5078533B2 (ja) ゲート線駆動回路
KR100847091B1 (ko) 시프트 레지스터 회로 및 그것을 구비한 화상표시장치
JP5128102B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP5632001B2 (ja) シフトレジスタ及び表示装置
JP5496270B2 (ja) ゲート線駆動回路
WO2011092924A1 (ja) シフトレジスタおよび表示装置
WO2010097986A1 (ja) シフトレジスタおよび表示装置
JP2007317288A (ja) シフトレジスタ回路およびそれを備える画像表示装置
CN102592559A (zh) 显示面板及其中的栅极驱动器
JPWO2010050262A1 (ja) シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
CN115997249B (zh) 移位寄存器及其驱动方法、栅极驱动电路、显示装置
US12573338B2 (en) Gate drive circuit and display panel
JP5207865B2 (ja) シフトレジスタ
JP2008140522A (ja) シフトレジスタ回路およびそれを備える画像表示装置、並びに電圧信号生成回路
JP5165777B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP5184673B2 (ja) シフトレジスタ回路
JP3767752B2 (ja) 画像表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14852566

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 15027733

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14852566

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP