WO2014157700A1 - インバータ装置 - Google Patents

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WO2014157700A1
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switching elements
voltage
circuit
inverter
clamp circuit
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祐輔 岩松
後藤　周作
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パナソニック株式会社
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    • Y02E10/56—Power conversion systems, e.g. maximum power point trackers

Definitions

  • the present invention relates to an inverter device that switches DC power to convert it into AC power.
  • a half-bridge or full-bridge semiconductor switching element such as an FET (Field-Effect-Transistor) or IGBT (Insulated Gate-Bipolar-Transistor) is used.
  • An inverter circuit is configured, and two sets of switching elements are alternately turned on / off to convert DC power into AC power.
  • the load includes an inductance component and a capacitance component in addition to the resistance component, even when all the switching elements are turned off, the power stored in the inductor and the capacitor is transferred to the parasitic diode and commutation of the switching element.
  • a reverse current flows to a DC power supply or a buffer capacitor via a diode.
  • FIG. 15 shows a circuit of a conventional inverter device described in US Pat. No. 7,046,534, which is proposed to prevent the electric power stored in the inductor or the capacitor from flowing back to the DC power source or the buffer capacitor.
  • the configuration is shown.
  • a full-bridge inverter circuit in which a series circuit of switching elements QA and QB and a series circuit of switching elements QC and QD are connected in parallel is connected to both terminals 101 and 102 of the DC power supply 111. Yes.
  • output lines 107 and 108 are led out from a connection point 105 between the switching elements QA and QB and a connection point 106 between the switching elements QC and QD, respectively.
  • the output lines 107 and 108 are connected to a load or power system 112 via inductors L1 and L2. Further, a clamp circuit in which a series circuit of a switching element E and a rectifier diode DE and a series circuit of a switching element F and a rectifier diode DF are connected in reverse parallel is connected between the output lines 107 and 108.
  • Diodes DA to DD are parasitic diodes or commutation diodes of switching elements QA to QD, respectively.
  • the controller 113 alternately controls the switching elements QA and QD and the switching elements QB and QC for each half cycle of the frequency of the AC power supply (for example, 50 Hz or 60 Hz).
  • the on / off timings of the switching elements QA and QD and the on / off timings of the switching elements QB and QC are synchronized with each other.
  • the control unit 113 turns on / off the switching elements QE and QF according to the AC voltage (polarity or sign) between the AC output terminals 103 and 104.
  • FIG. 16 is a timing chart showing ON / OFF of each of the switching elements QA to QF when the phases of the AC voltage V AC and the AC output current I OUT are the same.
  • the control unit 113 performs PWM control on the switching elements QA and QD, whereby the AC voltage (polarity or sign) between the AC output terminals 103 and 104 becomes positive (+).
  • the output (synchronization signal) of the comparator provided in the control unit 113 shows a positive value.
  • the control unit 113 turns on the switching element QE.
  • switching elements QA and QD While switching elements QA and QD are turned on by PWM control, current flows from DC power supply 111 in the order of switching element QA, inductor L1, load or power system 112, inductor L2, switching element QD, and DC power supply 111.
  • the switching elements QA and QD are turned off by PWM control, the inductor current due to the induced electromotive force generated in the inductors L1 and L2 is commutated to the rectifier diode DE and the switching element QE, and flows to the load or the power system 112. , Does not flow to the buffer capacitor C1.
  • the AC voltage V AC and the output current I OUT from the inverter device 100 are substantially sinusoidal. Also during the negative half cycle of the alternating current, PWM control is performed on the switching elements QB and QC, and during that time, the switching element QF is turned on to reverse the current direction and perform the same operation.
  • the clamp circuit in which the series circuit of the switching element QE and the rectifier diode DE and the series circuit of the switching element QF and the rectifier diode DF are connected in reverse parallel is configured so that the DC power supply 111 and the It serves to completely disconnect the buffer capacitor C1 from the load or power system 112.
  • FIG. 17 shows a case where the phase of the output current I OUT as an example is delayed with respect to the AC voltage V AC phases. 17, in the period T1, despite the phase of the output voltage V OUT is in the negative, the AC voltage V AC phase is positive.
  • the control unit 113 controls on / off of the switching elements QE and QF based on the voltage (polarity or sign) of the load or power system 112. Therefore, in the period T1, the switching element QE is turned off and the switching element QF is turned on.
  • the output current I OUT flows in the positive direction, that is, the direction indicated by the arrow in FIG. 15, but the rectifier diode DF is reverse-biased with respect to the output current I OUT even when the switching element QF is on. Yes, the output current I OUT does not flow through this route.
  • the rectifier diode DE is the forward bias to the output current I OUT, since the switching element QE is already turned off, the output current I OUT can not flow in this route.
  • the output current I OUT flows back to the buffer capacitor C1 via the parasitic diode or the commutation diode DB / DC of the switching element QB / QC, and loads the buffer capacitor C1 while the switching element QB / QC is off. Or it cannot be separated from the power system 112. Since this current path is the same path regardless of whether the switching element QB / QC is on or off, the output voltage between the output lines 107 and 108 is always VIN during the period T1, and PWM control is disabled ( (Or current control is impossible). The same applies to the period T2 in which the phase of the AC voltage V AC is positive and the phase of the output current I OUT is negative.
  • the actual current waveform does not become a clean sine wave as shown in FIG. 17, but becomes an irregular waveform as shown in FIG.
  • the switching elements QE and QF of the clamp circuit are controlled based on the voltage of the load or the power system 112 as in the conventional inverter device 100, the polarity (or sign) of the AC voltage VAC and the output current I During the period in which the polarity (or sign) of OUT does not match, there is a problem that current control cannot be performed using power stored in the inductors L1 and L2. Further, in the example shown in FIG.
  • a dead-off time in which both the switching elements QE and QF are turned off is near the zero cross point of the AC voltage.
  • a dead-off time in which both the switching elements QE and QF are turned off is near the zero cross point of the AC voltage.
  • the switching element is turned on / off by the polarity (or sign) of the AC voltage VAC as described above. ) decision error or by a voltage disturbance when the AC voltage V AC is the power system (such as a voltage phase jump due to a power outage or tap changer), for example, during the on period of the switching element QA / QD, instantaneous AC voltage V AC
  • the switching element QA / QD and QF or QB / QC and QE are simultaneously turned on, so that a short circuit current may flow.
  • it is necessary to provide the control unit 113 with a circuit for determining the polarity (or sign) of the voltage of the AC voltage VAC which complicates the structure and control and increases costs.
  • the present invention has been made to solve the above-described problems of the conventional example, and is stored in an inductor or the like even in a period in which the polarity (or sign) of the AC voltage and the polarity (or sign) of the output current are different.
  • An object of the present invention is to provide an inverter device capable of current control by electric power.
  • the inductor current is passed through the parasitic diode or commutation diode of the switching element that constitutes the inverter circuit.
  • An object of the present invention is to provide an inverter device that does not flow backward to a buffer capacitor.
  • an inverter device is connected to a DC power source and converts DC power to AC power by alternately turning on and off two sets of switching elements according to a predetermined control signal.
  • An inverter circuit, a clamp circuit composed of at least one switching element connected between two output terminals of the inverter circuit, and a control unit for controlling on and off of the inverter circuit and the switching element of the clamp circuit The control unit short-circuits the clamp circuit when all of the two sets of switching elements are turned off, thereby enabling current control even during a period in which the polarity of the AC voltage and the polarity of the output current are different. It is characterized by doing.
  • the control unit performs PWM control on any one of the two sets of switching elements during a predetermined period of the predetermined control signal, and turns off all the two sets of switching elements even during PWM control. In this case, it is preferable to short-circuit the clamp circuit.
  • the one set of switching elements or the other set of switching elements of the two sets of switching elements is turned off until the clamp circuit is short-circuited, and after the clamp circuit is not short-circuited, the set of sets It is preferable to provide a dead time until the switching elements or the other set of switching elements are turned on.
  • the clamp circuit is any one of a short circuit state, a rectification state that is reverse biased when the output voltage from the inverter circuit is positive, a rectification state that is reverse biased when the output voltage is negative, and a cutoff state It is preferable that the control unit controls the clamp circuit to a rectified state that is reverse-biased with respect to the output voltage at that time during the dead time.
  • the control unit has a first carrier signal in which the same waveform repeats continuously in a positive voltage region, a second carrier signal in which the same waveform repeats continuously in a negative voltage region, and the same frequency as the frequency of the AC power supply.
  • a command voltage signal in which the voltage changes in a sine wave shape alternately between a positive region and a negative region, and the value of the command voltage signal is higher than the value of the first carrier signal in a positive voltage region
  • the set of switching elements constituting the inverter circuit is turned on, and the set of switching elements is turned off and the clamp circuit is short-circuited for a period when the value of the command voltage signal is lower than the value of the first carrier signal.
  • the other set of switching elements constituting the inverter circuit is turned on for a period when the value of the command voltage signal is lower than the value of the second carrier signal.
  • Value higher period than the value of the command voltage signal is said second carrier signal, turns off the other pair of switching elements, it is preferable to short the clamp circuit.
  • control unit has a carrier signal in which the same waveform repeats continuously in a positive voltage region, and a command having the same frequency as the frequency of the AC power supply, and the voltage changes in a sinusoidal shape in the positive half cycle of the AC power supply.
  • a voltage signal in a region where the sign of the command voltage signal is positive, turning on a set of switching elements constituting the inverter circuit for a period when the value of the command voltage signal is higher than the value of the carrier wave signal, During a period when the value of the command voltage signal is lower than the value of the carrier wave signal, the set of switching elements is turned off, the clamp circuit is short-circuited, and in the region where the sign of the command voltage signal is negative, During a period when the value is higher than the value of the carrier wave signal, the other set of switching elements constituting the inverter circuit is turned on, and the value of the command voltage signal is the carrier wave Lower period than the value of the item, turning off the other pair of switching elements, it is preferable to short the clamp circuit.
  • the clamp circuit is a circuit in which two semiconductor switching elements are connected in series so that parasitic diodes or commutation diodes are opposite to each other.
  • the clamp circuit is preferably a circuit in which two parallel circuits are connected in parallel so that a parasitic diode or commutation diode of one semiconductor switching element and a rectifier diode are opposite to each other.
  • the clamp circuit has two semiconductor switching elements connected in series so that parasitic diodes or commutation diodes are opposite to each other, and one set of switching elements or the other set of the two sets of switching elements. It is preferable to turn on the semiconductor switching element of the clamp circuit in which the parasitic diode or the commutation diode is forward biased with respect to the output voltage from the inverter circuit.
  • the inverter circuit is configured by connecting in parallel two series circuits of two IGBTs to which an emitter and a collector are connected, and the clamp circuit is configured by a series circuit of two IGBTs having collectors connected to each other.
  • the drive circuits of IGBTs having the same emitter potential are preferably connected to the same power source.
  • the clamp circuit is preferably a dual gate type GaN / AlGaN bidirectional switching element having no parasitic diode.
  • control unit can change at least one of the voltage and the frequency of the command voltage signal and thereby drive an inductive load or a capacitive load.
  • the DC power supply is a secondary battery connected directly or indirectly to an input terminal of the inverter circuit, and the control unit drives the inverter circuit as a synchronous rectifier circuit, It is preferable to charge the secondary battery with power from an AC power system connected between the output terminals.
  • a voltage detection unit that detects a voltage of the AC voltage; and the control unit changes the command voltage signal to generate a periodic reactive power fluctuation in the output from the inverter circuit, and the voltage detection unit It is preferable to detect whether or not the inverter device is disconnected from the power system and is operating independently based on the voltage fluctuation or frequency fluctuation detected by the above.
  • the inverter device short-circuits the clamp circuit when all the switching elements constituting the inverter circuit are turned off regardless of the phase of the output voltage and the output current of the load or power system. I am letting. Therefore, unlike the conventional inverter device in which the clamp circuit is composed of a series circuit of a switching element and a diode, even if the polarity (or sign) of the AC voltage is different from the polarity (or sign) of the output current, Flowing through. As a result, even when the polarity (or sign) of the AC voltage is different from the polarity (or sign) of the output current, current control using the electric power stored in the inductor or the like is possible.
  • the determination error of the polarity (or sign) of the AC voltage or the voltage when the AC voltage is a power system There is no danger of a short circuit due to disturbance, and a safe inverter device can be provided.
  • FIG. 1 is a circuit diagram showing a configuration of an inverter device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an equivalent circuit and current flow in the three basic operation modes in the embodiment.
  • FIG. 3 is a time chart of PWM control in the embodiment.
  • FIG. 4 is a diagram illustrating operation mode determination in internal processing of the control unit in the embodiment.
  • FIG. 5 is a diagram showing the definition of dead time in the embodiment.
  • FIG. 6 is a diagram illustrating an equivalent circuit and a current flow in an operation mode other than the basic operation mode in the embodiment.
  • FIG. 7 is a time chart showing a modification of the PWM control in the embodiment.
  • FIG. 8 is a diagram illustrating operation mode determination in the internal processing of the control unit in the modified example.
  • FIGS. 10A and 10B are diagrams showing a configuration example using a MOS-FET as a switching element.
  • FIGS. 11A and 11B are diagrams illustrating an example in which an IGBT is used as a switching element and a so-called two-arm configuration is used as a clamp circuit.
  • FIGS. 12A and 12B are diagrams showing an example in which a MOS-FET is used as a switching element and a so-called two-arm configuration is used as a clamp circuit.
  • FIG. 13 is a diagram illustrating an example in which a GaN / AlGaN bidirectional switching element is used as the switching element.
  • FIG. 14 is a diagram showing a cross-sectional configuration of a GaN / AlGaN bidirectional switching element.
  • FIG. 15 is a circuit diagram showing a configuration of a conventional inverter device.
  • FIG. 16 is a timing chart in the case where the phase of the AC voltage and the phase of the output current match in the conventional inverter device.
  • FIG. 17 is a timing chart in the case where the phase of the AC voltage and the phase of the output current are shifted in the conventional inverter device.
  • FIG. 18 is a voltage / current waveform diagram showing a state where the output current is not controlled when the phase of the output voltage and the phase of the output current are shifted in the conventional inverter device.
  • inverter device 1 in the inverter device 1 according to the present embodiment, a series circuit of switching elements Q1 and Q2 and a series circuit of switching elements Q3 and Q4 are connected in parallel to both terminals 11 and 12 of a DC power supply 10.
  • a full-bridge inverter circuit 2 is configured.
  • output lines 17 and 18 are led out from a connection point 15 of the switching elements Q1 and Q2 and a connection point 16 of the switching elements Q3 and Q4, respectively.
  • the output lines 17 and 18 are connected to a load or the power system 4 via inductors L1 and L2.
  • one switching element Q5 and Q6 are connected in series so that the parasitic diodes or the commutation diodes D5 and D6 are opposite to each other, and the clamp circuit 3 is configured. ing.
  • the emitter of the switching element Q5 and the emitter of the switching element Q6 are connected.
  • Diodes D1 to D4 indicate parasitic diodes or commutation diodes of the switching elements Q1 to Q4, respectively.
  • IGBT is shown as an example of a semiconductor switching element.
  • the controller 5 performs PWM (Pulse Width Modulation) control alternately on the switching elements Q1 and Q4 and the switching elements Q2 and Q3, for example, every half cycle of the frequency of the AC power supply (for example, 50 Hz or 60 Hz).
  • PWM Pulse Width Modulation
  • the on / off timings of the switching elements Q1 and Q4 and the on / off timings of the switching elements Q2 and Q3 are synchronized.
  • the control unit 5 controls on / off of the switching elements Q1 to Q6 by controlling the gate voltages of these IGBTs.
  • the control unit 5 sets one set of the inverter circuit 2 for each half cycle of a command voltage signal to be described later, regardless of the voltage (polarity or sign) of the AC voltage VAC.
  • the switching elements Q5 and Q6 of the clamp circuit 3 is controlled in accordance with the timing of turning on / off the switching elements Q1 and Q4 and the other set of switching elements Q2 and Q3.
  • Table 1 shows the relationship between on / off of each of the switching elements Q1 to Q6 and the operation state at that time in this embodiment.
  • the dead-off time described later is not set.
  • 2A to 2C show an equivalent circuit and current flows in modes 1 to 3 in Table 1 below, respectively.
  • the present invention is not limited to the description of this embodiment. Absent.
  • control unit 5 performs PWM control of on / off of the switching elements Q1 and Q4 of the inverter circuit 2, and alternately repeats the mode 1 and mode 3 described above. Execute. In mode 1, control unit 5 turns on switching elements Q1 and Q4 of inverter circuit 2 and turns off switching elements Q2 and Q3. As shown in FIG. 2A, the current flows from the DC power source 10 to the switching element Q ⁇ b> 1, the inductor L ⁇ b> 1, the load or power system 4, and the DC power source 10 in this order.
  • the switching element Q5 of the clamp circuit 3 is turned off and the switching element Q6 is turned on. Is on. Since the parasitic diode or the commutation diode D5 of the switching element Q5 is reverse-biased with respect to the AC voltage, no current flows through the clamp circuit 3, and the output current flows through the load or the power system 4.
  • the control unit 5 turns off all the switching elements Q1 to Q4 of the inverter circuit 2, turns on the switching elements Q5 and Q6, and shorts the clamp circuit 3.
  • mode 1 when switching elements Q1 and Q4 are turned on, current flows in inductors L1 and L2, and magnetic flux is generated in inductors L1 and L2.
  • the switching elements Q1 and Q4 are turned off, the magnetic flux generated in the inductors L1 and L2 changes, so that an induced electromotive force is generated in the inductors L1 and L2, thereby causing a current to flow. As shown in FIG.
  • the current due to the induced electromotive force generated in the inductors L 1 and L 2 flows through the clamp circuit 3 to the inductors L 1 and L 2, the load or the power system 4. Therefore, this current does not flow back to the buffer capacitor C1 via the parasitic diodes or the commutation diodes D1 to D4 of the switching elements Q1 to Q4 of the inverter circuit 2.
  • control unit 5 When shifting from the positive half cycle of the command voltage signal to the negative half cycle across the zero cross point of the command voltage signal ( ⁇ output voltage V OUT ), the control unit 5 performs the above-described mode 1, mode 3, and mode 2 in this order. Execute. The procedure for shifting from mode 1 to mode 3 is the same as described above. When shifting from mode 3 to mode 2, switching element Q6 of clamp circuit 3 is turned off, and switching elements Q2 and Q3 are turned on.
  • the control unit 5 performs PWM control of on / off of the switching elements Q2 and Q3 of the inverter circuit 2, and repeatedly executes the mode 2 and the mode 3 alternately.
  • the phase shift of the output current I OUT for the AC voltage V AC phases occurs near the zero-cross point of AC voltage. Therefore, when the above mode 3 is executed so as to include the zero cross point of the AC voltage, that is, when the two sets of switching elements Q1 and Q4 and Q2 and Q3 constituting the inverter circuit 2 are all turned off, the clamp circuit 3 is short-circuited. You can do it.
  • the on / off of the switching elements Q1 and Q4 or Q2 and Q3 of the inverter circuit 2 is PWM-controlled, and at the same time, the time for short-circuiting the clamp circuit 3 is also PWM-controlled during the PWM control. Yes.
  • FIG. 3 shows a time chart of PWM control in this embodiment.
  • FIG. 4 shows operation mode determination in internal processing of the control unit 5.
  • the uppermost stage shows the waveforms of three first carrier signals, second carrier signals, and command voltage signals that the control unit 5 uses for PWM control.
  • the first carrier signal has a waveform in which the same waveform (for example, a triangular wave) repeats continuously in a positive voltage region.
  • the second carrier signal has a waveform in which the same waveform (for example, a triangular wave) repeats continuously in a negative voltage region.
  • the command voltage signal has the same frequency as that of the AC power supply, and has a waveform in which the voltage alternately changes in a sine wave shape in a positive region and a negative region.
  • the waveforms of the first carrier signal, the second carrier signal, and the command voltage signal are not limited to those illustrated in FIG. 3, and at least one of them is a voltage value with respect to the passage of time, such as a parabolic waveform. As long as the waveform changes nonlinearly.
  • the second to fifth stages are one set of switching elements Q1 and Q4 of the inverter circuit 2, the switching element Q5 of the clamp circuit 3, the other set of switching elements Q2 and Q3 of the inverter circuit 2, and the clamp circuit. 3 shows the on / off state of the switching element Q6. Focusing on the positive half cycle of the command voltage signal (that is, the output voltage V OUT ), the control unit 5 turns on the switching elements Q1 and Q4 for a period in which the value of the command voltage signal is higher than the value of the first carrier signal. The switching elements Q1 and Q4 are turned off and the switching element Q5 is turned on while the value of the command voltage signal is lower than the value of the first carrier signal.
  • the control unit 5 always turns off the switching elements Q2 and Q3 and keeps the switching element Q6 on. While the switching elements Q5 and Q6 are simultaneously turned on, the clamp circuit 3 is short-circuited.
  • the control unit 5 configures the inverter circuit 2 for a period in which the value of the command voltage signal is lower than the value of the second carrier signal.
  • One set of switching elements Q2 and Q3 are turned on, and the other set of switching elements Q2 and Q3 are turned off and the switching element Q6 is turned on for a period when the value of the command voltage signal is higher than the value of the second carrier signal.
  • the control unit 5 always turns off the switching elements Q1 and Q4 and keeps the switching element Q5 on.
  • the control unit 5 includes, for example, two comparators, and the first carrier signal and the command voltage signal are input to the first comparator, the voltages are compared, and the second carrier signal and The command voltage signal is input to the second comparator and the voltage is compared.
  • the operation mode determination unit in the control unit 5 determines whether the operation mode corresponds to mode 1, mode 2, or mode 3 according to the table shown in the figure, and the control unit 5 determines the switching elements Q1 to Q6 according to the determination result. Control on / off.
  • the on / off control of the switching elements Q1 to Q6 by the control unit 5 may be digital control or analog control.
  • an OP amplifier is used as the base or gate drive circuit of the switching elements Q1 to Q6, and the first carrier signal and the command voltage signal or the second carrier signal and the command voltage signal are input to each OP amplifier.
  • switching elements Q1-Q6 can be turned on / off according to the time chart shown in FIG.
  • the switching elements Q1 and Q4 or Q2 and Q3 are on for a short time.
  • the switching element Q5 or Q6 is on for a long time.
  • the switching elements Q1 and Q4 or Q2 and Q3 are on for a long time and the switching element Q5 or Q6 is on for a short time. Therefore, the average voltage of the output voltage VOUT between the output terminals 13 and 14 of the inverter device 1 is approximated to a sine wave.
  • the two sets of switching elements Q1 and Q4 and Q2 and Q3 constituting the inverter circuit 2 are all turned off, and the switching elements Q5 and Q6 constituting the clamp circuit 3 are turned on. is doing. 2C, the clamp circuit 3 is short-circuited, and the output current is commutated to the clamp circuit 3 regardless of its polarity, and flows to the inverter circuit 2 and the buffer capacitor C1. Absent.
  • the ON time of the switching element Q5 or Q6 is PWM controlled so that the phase shift of the output current I OUT with respect to the phase of the AC voltage VAC falls within this period T0, the phase of the output voltage and the phase of the output current are equal. It is possible to control the current by the electric power stored in the inductor or the like even during a period when it is not.
  • control unit 5 performs PWM control on any one of the two sets of switching elements Q1 and Q4 and Q2 and Q3 every positive or negative half cycle of the command voltage signal. Even during the control, when all of the two sets of switching elements Q1 to Q4 are turned off, the switching elements Q5 and Q6 are simultaneously turned on to short-circuit the clamp circuit 3. For this reason, even during the PWM control, the current caused by the inductors L1 and L2 and the like does not flow backward to the inverter circuit 2 and the buffer capacitor C1.
  • the dead time will be described.
  • the timing when the switching elements Q1 and Q4 are turned on and the timing when the switching element Q5 is turned off are drawn almost simultaneously.
  • the timing at which switching elements Q1 and Q4 are turned off and the timing at which switching element Q5 is turned on are drawn almost simultaneously.
  • the control unit 5 switches between the pair of switching elements Q1 and Q4 or Q2 and Q3 until the clamp circuit 3 is short-circuited, and after the clamp circuit 3 is not short-circuited, A dead time is provided until Q4 or Q2 and Q3 are turned on.
  • the definition of dead time is shown in FIG.
  • the dead time in this embodiment means that the switching elements Q2 and Q3 are always off and the switching element Q6 is always on, the switching elements Q1, Q4 and Q5 are off, and the switching elements Q1 and Q4 are always off.
  • the switching element Q5 is always on, and the switching elements Q2, Q3, and Q6 are off.
  • the switching elements Q5 and Q6 constituting the clamp circuit 3 are connected such that the parasitic diodes or the commutation diodes D5 and D6 are opposite to each other. Therefore, in the configuration of this embodiment, when the switching elements Q5 and Q6 are turned off at the same time, the clamp circuit 3 is cut off, and as shown in FIG. 6 (a), the current I OUT is the switching diodes Q1 to Q4 are parasitic diodes. Alternatively, the current flows back to the buffer capacitor C1 via the commutation diodes D1 to D4.
  • the control unit 5 controls the clamp circuit 3 to a rectified state that is reverse-biased with respect to the command voltage signal at that time during the dead time. .
  • the switching element Q6 is always turned on during the positive half cycle of the command voltage signal
  • the switching element Q5 is always turned on during the negative half cycle of the command voltage signal.
  • the clamp circuit 3 includes a short-circuit state shown in FIG. 2C, a rectification state that is reverse biased when the command voltage signal shown in FIG. 2A is positive, and a command voltage signal shown in FIG. In this case, either the rectifying state in which the reverse bias is applied or the interruption state shown in FIG.
  • the shut-off state shown in FIG. 6A is a state that can be taken only when the inverter device 1 is not activated.
  • Table 2 shows the relationship between the on / off states of the switching elements Q1 to Q6 taking into account the dead time and the operation state at that time.
  • control unit 5 When PWM control is performed to turn on / off switching elements Q1 and Q4 of inverter circuit 2 in the positive half cycle of the command voltage signal, control unit 5 has mode 1, dead time 1, mode 3, dead time 1, mode 1 Repeat in order. During this time, the switching element Q6 remains on. In addition, in the negative half cycle of the AC voltage, when PWM control is performed to turn on / off the switching elements Q2 and Q3 of the inverter circuit 2, the control unit 5 includes mode 2, dead time 2, mode 3, dead time 2, mode Repeat in order of 2. During this time, the switching element Q5 remains on. When the AC voltage is switched from the positive half cycle to the negative half cycle, the control unit 5 executes mode 1, dead time 1, mode 3, dead time 2, and mode 2 in this order. During this time, all the switching elements Q1 to Q6 do not turn off at the same time.
  • FIG. 7 shows a time chart of PWM control in this modification.
  • FIG. 8 shows operation mode determination in internal processing of the control unit 5 in this modification.
  • PWM control of the switching elements Q1 to Q4 is performed using two carrier signals and a command voltage signal.
  • the modification shown in FIG. 7 based on one carrier signal and the command voltage signal. PWM control is performed.
  • the uppermost stage shows the waveforms of the carrier wave signal and the command voltage signal that the control unit 5 uses for PWM control. Similar to the first carrier signal in FIG.
  • the carrier signal has a waveform in which the same waveform (for example, a triangular wave) repeats continuously in a positive voltage region.
  • the command voltage signal has, for example, the same frequency as the frequency of the AC power supply, and has a waveform in which the voltage alternately changes in a sine wave shape in the positive region and the negative region. Wave rectified before use.
  • the second stage of FIG. 2 represents the sign of the command voltage signal, that is, the timing of the positive half cycle and the negative half cycle of the command voltage signal.
  • the third to sixth stages in FIG. 7 are the same as the second to fifth stages in FIG.
  • the control unit 5 When attention is paid to the sign of the command voltage signal, that is, the positive half cycle of the command voltage signal, the control unit 5 turns on the switching elements Q1 and Q4 for a period in which the value of the command voltage signal is higher than the value of the carrier wave signal.
  • the switching elements Q1 and Q4 are turned off and the switching element Q5 is turned on while the value of the command voltage signal is lower than the value of the carrier wave signal.
  • the control unit 5 always turns off the switching elements Q2 and Q3 and keeps the switching element Q6 on. While the switching elements Q5 and Q6 are simultaneously turned on, the clamp circuit 3 is short-circuited.
  • the control unit 5 configures the inverter circuit 2 for a period in which the value of the command voltage signal is higher than the value of the carrier wave signal.
  • the other set of switching elements Q2 and Q3 are turned on, and the other set of switching elements Q2 and Q3 are turned off and the switching element Q6 is turned on while the value of the command voltage signal is lower than the value of the carrier wave signal.
  • the control unit 5 always turns off the switching elements Q1 and Q4 and keeps the switching element Q5 on.
  • the controller 5 has, for example, one comparator, and the carrier voltage and the full-wave rectified command voltage signal are input to the comparator and their voltages are compared. Based on the output of the comparator and the sign (voltage sign) of the command voltage signal, the operation mode determination part in the control part 5 corresponds to any of the mode 1, mode 2, and mode 3 according to the table shown in the figure.
  • the control unit 5 controls on / off of the switching elements Q1 to Q6 according to the determination result. Thereby, switching elements Q1-Q6 can be turned on / off according to the time chart shown in FIG.
  • the number of comparators and carrier signals can be halved, and the configuration of the control unit 5 and the arithmetic processing in the control unit 5 can be simplified. Further, compared to the case where two carrier signals are used, it is possible to avoid the influence due to the error between the carrier signals.
  • FIG. 9 Another configuration example of the inverter device 1 according to this embodiment is shown in FIG. Compared with the configuration shown in FIG. 1, the switching elements Q5 and Q6 constituting the clamp circuit 3 are replaced, and the collector of the switching element Q5 and the collector of the switching element Q6 are connected to each other. Further, the positions of the switching elements Q5 and Q6 are also switched in order to maintain a rectified state that is reversely biased with respect to the output voltage VOUT . According to the configuration shown in FIG. 9, the emitter of switching element Q1 and the emitter of switching element Q6 have the same potential, and the emitter of switching element Q3 and the emitter of switching element Q5 have the same potential. Further, the emitter of the switching element Q2 and the emitter of the switching element Q4 have the same potential. Thus, for the switching elements (IGBTs) having the same emitter potential, the same power supply voltage can be shared with the drive circuit as shown in FIG. Therefore, although not specifically described in FIG. 1, the power supplies for the switching elements Q5 and Q6 can be o
  • FIG. 10 shows a configuration example using MOS-FETs as the switching elements Q1 to Q6.
  • 10A shows an example in which the direction of the parasitic diode is arranged in the same manner as the configuration example shown in FIG. 1
  • FIG. 10B shows an example in which the direction of the parasitic diode is arranged in the same way as the configuration example shown in FIG. Show.
  • FIG. 11 shows a so-called two-arm configuration in which two series circuits in which a parasitic diode or commutation diode of one semiconductor switching element and a rectifier diode are connected in reverse directions are connected in reverse parallel as the clamp circuit 3.
  • An example is shown.
  • An IGBT is used as the switching element, and the commutation diodes of the IGBTs as the switching elements Q5 and Q6 are connected so that the directions of the rectifier diodes D7 and D8 are reversed.
  • 11A shows an example in which the direction of the parasitic diode is arranged in the same manner as in the configuration example shown in FIG. 1, and FIG.
  • FIG. 11B shows an example in which the direction of the parasitic diode is arranged in the same manner as in the configuration example shown in FIG. Show.
  • FIG. 12 shows a so-called two-arm configuration in which a MOS-FET is used as a switching element and two series circuits of a switching element and a diode are connected in reverse parallel as the clamp circuit 3.
  • the inverter device 1 provided with the clamp circuit 3 having the two-arm configuration has the same hardware configuration as that of the conventional inverter device 100 shown in FIG. 15, but controls the on / off of the switching elements as described above.
  • the software configuration is different.
  • FIG. 13 shows an example in which GaN / AlGaN bidirectional switching elements are used as the switching elements Q1 to Q4 constituting the inverter circuit 2 and the single switching element QX constituting the clamp circuit.
  • FIG. 14 shows a cross-sectional configuration of the GaN / AlGaN bidirectional switching element.
  • the drain electrodes D1 and D2 are each formed to reach the GaN layer, and the gate electrodes G1 and G2 are respectively formed on the AlGaN layer.
  • GaN / AlGaN bidirectional switching element when a voltage is applied only to one of the two gate electrodes of the GaN / AlGaN bidirectional switching element, diode characteristics that are reverse-biased with respect to the polarity of the AC voltage are shown. Further, since this GaN / AlGaN bidirectional switching element does not have a parasitic diode, all the switching elements Q1 can be obtained by using GaN / AlGaN bidirectional switching elements as the switching elements Q1 to Q4 constituting the inverter circuit 2. Even in a dead-off state in which .about.Q4 and QX are simultaneously turned off, no current flows back through the buffer capacitor C1.
  • control unit 5 performs PWM control of the switching elements Q1 and Q4 and Q2 and Q3 in the positive half cycle and the negative half cycle of the output voltage VOUT , respectively, but the present invention performs PWM control. It is not limited to the case.
  • the present invention can be applied to the case where the switching elements Q1 and Q4 and Q2 and Q3 are simply controlled on / off in the positive half cycle and the negative half cycle of the output voltage VOUT , respectively.
  • the pulse width in PWM control can be changed arbitrarily by changing one or both of the voltage and frequency of the command voltage signal. Therefore, for example, the frequency and / or voltage of the output voltage VOUT can be changed by changing at least one of the voltage and frequency of the command voltage signal in accordance with a control signal from another device. Thereby, for example, an inductive load such as a motor or a capacitive load such as a fluorescent lamp can be driven.
  • the DC power supply 10 may be driven as a secondary battery, and the inverter circuit 2 may be driven as a synchronous rectifier circuit.
  • This secondary battery may be directly connected to the input terminals 11 and 12 of the inverter circuit 2 according to the voltage, or connected to the input terminals 11 and 12 of the inverter circuit 2 through a DC / DC converter. May be.
  • an AC power system is connected between the two output terminals 13 and 14 of the inverter circuit 2, and the secondary battery is charged with power from the power system.
  • the switching elements Q1 to Q6 are switched as described above, and AC power is output from the two output terminals 13 and. Thereby, the secondary battery and the inverter device 1 can be used as an emergency power source.
  • a voltage detection unit that detects the voltage of the AC voltage VAC and use the control unit 5 as an isolated operation detection device.
  • the control unit 5 uses the control unit 5 as an isolated operation detection device.
  • periodic reactive power fluctuations are generated in the output from the inverter circuit 2.
  • the inverter device 1 is disconnected from the power system and is operating alone, the periodic variation appears in the voltage detected by the voltage detection unit. Therefore, the inverter device is based on the detection voltage of the voltage detection unit. Is isolated from the power system and can be detected.

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Abstract

このインバータ装置（１）は、直流電源（１０）に接続され、所定周期毎に２組のスイッチング素子（Ｑ１－Ｑ４）を交互にオン／オフさせることにより直流電力を交流電力に変換するインバータ回路（２）と、インバータ回路の２つの出力端子間に接続された少なくとも１つのスイッチング素子（Ｑ５－Ｑ６）で構成されたクランプ回路（３）と、インバータ回路及びクランプ回路のスイッチング素子のオン及びオフを制御する制御部（５）を備え、制御部は、少なくとも交流電圧のゼロクロス点付近で前記２組のスイッチング素子を全てオフさせるときに、クランプ回路を短絡させ、それによって交流電圧の極性（又は符号）と出力電流の極性（又は符号）が異なる場合でも、電流制御を可能にする。

Description

インバータ装置
　本発明は、直流電力をスイッチングして交流電力に変換するインバータ装置に関する。
　直流電力をスイッチングして交流電力に変換するインバータ装置では、ＦＥＴ(Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)等の半導体スイッチング素子（以下、単にスイッチング素子とする）でハーフブリッジ又はフルブリッジのインバータ回路を構成し、２組のスイッチング素子を交互にオン／オフさせて直流電力を交流電力に変換している。ところで、負荷には抵抗成分の他にインダクタンス成分やキャパシタンス成分が含まれるため、全てのスイッチング素子がオフしている状態でも、インダクタやキャパシタに蓄えられた電力が、スイッチング素子の寄生ダイオードや転流ダイオードなどを介して直流電源やバッファコンデンサなどに逆流する場合がある。
　図１５は、インダクタやキャパシタに蓄えられた電力が直流電源やバッファコンデンサに逆流することを防止するために提案された、米国特許第７，０４６，５３４号に記載された従来のインバータ装置の回路構成を示す。図１５に示すように、直流電源１１１の両端子１０１と１０２には、スイッチング素子ＱＡとＱＢの直列回路及びスイッチング素子ＱＣとＱＤの直列回路が並列接続されたフルブリッジのインバータ回路が接続されている。また、スイッチング素子ＱＡとＱＢの接続点１０５とスイッチング素子ＱＣとＱＤの接続点１０６から、それぞれ出力線１０７及び１０８が引き出されている。出力線１０７及び１０８は、インダクタＬ１及びＬ２を介して負荷又は電力系統１１２に接続されている。また、出力線１０７及び１０８の間には、スイッチング素子Ｅと整流ダイオードＤＥの直列回路とスイッチング素子Ｆと整流ダイオードＤＦの直列回路が逆並列接続されたクランプ回路が接続されている。なお、ダイオードＤＡ～ＤＤは、それぞれスイッチング素子ＱＡ～ＱＤの寄生ダイオード又は転流ダイオードである。
　制御部１１３は、交流電源の周波数（例えば５０Ｈｚ又は６０Ｈｚ）の半周期ごとに、スイッチング素子ＱＡとＱＤ及びスイッチング素子ＱＢとＱＣをそれぞれ交互にＰＷＭ(Pulse Width Modulation)制御する。また、スイッチング素子ＱＡとＱＤのオン及びオフのタイミング及びスイッチング素子ＱＢとＱＣのオン及びオフのタイミングは、それぞれ同期している。さらに、制御部１１３は、ＡＣ出力端子１０３と１０４の間のＡＣ電圧（極性又は符号）に応じてスイッチング素子ＱＥ及びＱＦをオン／オフさせる。
　図１６は、交流電圧ＶＡＣとＡＣ出力電流ＩＯＵＴの位相が一致している場合における各スイッチング素子ＱＡ～ＱＦのオン／オフを示すタイミングチャートである。交流の正の半周期の間、制御部１１３はスイッチング素子ＱＡ及びＱＤに対してＰＷＭ制御を行い、それによってＡＣ出力端子１０３と１０４の間のＡＣ電圧（極性又は符号）が正（＋）になり、制御部１１３に設けられた例えばコンパレータの出力（同期信号）は正の値を示す。この間、制御部１１３はスイッチング素子ＱＥをオンさせる。ＰＷＭ制御によりスイッチング素子ＱＡ及びＱＤがオンしている間、電流は直流電源１１１からスイッチング素子ＱＡ、インダクタＬ１、負荷又は電力系統１１２、インダクタＬ２、スイッチング素子ＱＤ、直流電源１１１の順に流れる。一方、ＰＷＭ制御によりスイッチング素子ＱＡ及びＱＤがオフしている間、インダクタＬ１及びＬ２に発生した誘導起電力によるインダクタ電流は、整流ダイオードＤＥ及びスイッチング素子ＱＥに転流し、負荷又は電力系統１１２に流れ、バッファコンデンサＣ１には流れない。スイッチング素子ＱＡ及びＱＤのＰＷＭ制御と、インダクタＬ１及びＬ２の作用により、このインバータ装置１００からの交流電圧ＶＡＣ及び出力電流ＩＯＵＴは、それぞれ略正弦波状となる。交流の負の半周期の間についても、スイッチング素子ＱＢ及びＱＣに対してＰＷＭ制御を行い、その間スイッチング素子ＱＦをオンさせることにより、電流の向きを反転させて同様の動作を行う。すなわち、スイッチング素子ＱＥと整流ダイオードＤＥの直列回路とスイッチング素子ＱＦと整流ダイオードＤＦの直列回路を逆並列接続したクランプ回路は、スイッチング素子Ａ～Ｄの全てがオフしている間、直流電源１１１及びバッファコンデンサＣ１を負荷又は電力系統１１２から完全に切り離す機能を果たす。
　ところが、上記のように負荷には抵抗成分の他にインダクタンス成分やキャパシタンス成分が含まれるため、負荷又は電力系統１１２の電圧と電流の位相がずれる場合があり得る。図１７は、一例として出力電流ＩＯＵＴの位相が交流電圧ＶＡＣの位相に対して遅れている場合を示す。図１７において、期間Ｔ１では、出力電圧ＶＯＵＴの位相が負になっているにもかかわらず、交流電圧ＶＡＣの位相は正である。図１５に示す従来のインバータ装置では、制御部１１３は、負荷又は電力系統１１２の電圧（極性又は符号）に基づいて、スイッチング素子ＱＥ及びＱＦのオン／オフを制御している。そのため、期間Ｔ１においては、スイッチング素子ＱＥがオフし、スイッチング素子ＱＦがオンしている。期間Ｔ１では、出力電流ＩＯＵＴは、正の方向、すなわち図１５中矢印で示す方向に流れるけれども、スイッチング素子ＱＦがオンしていても整流ダイオードＤＦは出力電流ＩＯＵＴに対して逆方向バイアスであり、出力電流ＩＯＵＴはこのルートには流れない。一方、整流ダイオードＤＥは出力電流ＩＯＵＴに対して順方向バイアスであるけれども、スイッチング素子ＱＥは既にオフしているため、出力電流ＩＯＵＴはこのルートにも流れない。その結果、出力電流ＩＯＵＴは、スイッチング素子ＱＢ／ＱＣの寄生ダイオード又は転流ダイオードＤＢ／ＤＣを介してバッファコンデンサＣ１に逆流し、スイッチング素子ＱＢ／ＱＣがオフの期間において、バッファコンデンサＣ１を負荷又は電力系統１１２から切り離せない。また、この電流経路は、スイッチング素子ＱＢ／ＱＣのオン又はオフ状態にかかわらず同一経路となるため、出力線１０７と１０８の間の出力電圧は、期間Ｔ１において常にＶＩＮとなり、ＰＷＭ制御不能（又は電流制御不能）になる。交流電圧ＶＡＣの位相が正で出力電流ＩＯＵＴの位相が負である期間Ｔ２についても同様である。そのため、実際の電流波形は図１７に示すようなきれいな正弦波にはならず、図１８に示すようないびつな波形になる。換言すれば、従来のインバータ装置１００のように、負荷又は電力系統１１２の電圧に基づいてクランプ回路のスイッチング素子ＱＥ及びＱＦを制御する場合、交流電圧ＶＡＣの極性（又は符号）と出力電流ＩＯＵＴの極性（又は符号）が一致していない期間では、インダクタＬ１及びＬ２などに蓄えられた電力による電流制御ができないという問題を有している。また、図１６に示す例では、スイッチング素子ＱＥとＱＦが同時にオンすることによる短絡を防止するため、交流電圧のゼロクロス点付近にスイッチング素子ＱＥ及びＱＦのいずれもがオフしているデッドオフタイムを設けている。その場合、出力電流ＩＯＵＴの位相が交流電圧ＶＡＣの位相が同期していたとしても、インダクタＬ１及びＬ２による電流がスイッチング素子ＱＡ～ＱＤの寄生ダイオード又は転流ダイオードＤＡ～ＤＤを介してバッファコンデンサＣ１に流れ、一時的に電流制御ができない。
　また、この従来のインバータ装置１００の制御方法によれば、上記のように交流電圧ＶＡＣの電圧の極性（又は符号）によりスイッチング素子のオン／オフを切り替えているが、電圧の極性（又は符号）の判定誤差や、交流電圧ＶＡＣが電力系統である場合の電圧外乱（停電やタップ切り替えによる電圧位相跳躍など）により、例えばスイッチング素子ＱＡ／ＱＤのオン期間中に、瞬時に交流電圧ＶＡＣの電圧の極性（又は符号）が切り替わった場合、スイッチング祖素ＱＡ・ＱＤとＱＦ又はＱＢ／ＱＣとＱＥが同時にオンすることにより、短絡電流が流れる可能性がある。さらに、制御部１１３に交流電圧ＶＡＣの電圧の極性（又は符号）を判定する回路を備える必要があり、構造及び制御が複雑になったり、コストアップの要因になったりする。
　本発明は、上記従来例の問題点を解決するためになされたものであり、交流電圧の極性（又は符号）と出力電流の極性（又は符号）が異なる期間においても、インダクタなどに蓄えられた電力による電流制御が可能なインバータ装置を提供することを目的としている。また、交流電圧の位相極性（又は符号）と出力電流の極性（又は符号）が一致している期間においても、インバータ回路を構成するスイッチング素子の寄生ダイオード又は転流ダイオードを介して、インダクタ電流がバッファコンデンサに逆流しないようにしたインバータ装置を提供することを目的としている。
　上記目的を達成するため、本発明の一態様に係るインバータ装置は、直流電源に接続され、所定の制御信号に従って２組のスイッチング素子を交互にオン／オフさせることにより直流電力を交流電力に変換するインバータ回路と、前記インバータ回路の２つの出力端子間に接続された少なくとも１つのスイッチング素子で構成されたクランプ回路と、前記インバータ回路及び前記クランプ回路のスイッチング素子のオン及びオフを制御する制御部を備え、前記制御部は、前記２組のスイッチング素子を全てオフさせるときに前記クランプ回路を短絡させ、それによって交流電圧の極性と出力電流の極性が異なっている期間でも、電流制御を可能にすることを特徴とする。
　前記制御部は、前記所定の制御信号の所定の期間中、前記２組のスイッチング素子のうちいずれか１組に対してＰＷＭ制御を行い、ＰＷＭ制御中も、前記２組のスイッチング素子を全てオフさせるときに、前記クランプ回路を短絡させることが好ましい。
　前記２組のスイッチング素子のうち一組のスイッチング素子又は他の一組のスイッチング素子をオフさせてから前記クランプ回路を短絡させるまでの間、及び前記クランプ回路を非短絡とさせてから前記一組のスイッチング素子又は前記他の一組のスイッチング素子をオンさせるまでの間に、デッドタイムを設けることが好ましい。
　前記クランプ回路は、短絡状態と、前記インバータ回路からの出力電圧が正のときに逆バイアスとなる整流状態と、前記出力電圧が負のときに逆バイアスとなる整流状態と、遮断状態のいずれかをとることができ、前記制御部は、前記デッドタイムの間、前記クランプ回路を、そのときの前記出力電圧に対して逆バイアスとなる整流状態に制御することが好ましい。
　前記制御部は、電圧が正の領域で同じ波形が繰り返し連続する第１搬送波信号と、電圧が負の領域で同じ波形が繰り返し連続する第２搬送波信号と、交流電源の周波数と同じ周波数を有し、電圧が正の領域と負の領域で交互に正弦波状に変化する指令電圧信号を用い、電圧が正の領域において、前記指令電圧信号の値が前記第１搬送波信号の値よりも高い期間、前記インバータ回路を構成する一組のスイッチング素子をオンさせ、前記指令電圧信号の値が前記第１搬送波信号の値よりも低い期間、前記一組のスイッチング素子をオフさせ、前記クランプ回路を短絡させ、電圧が負の領域において、前記指令電圧信号の値が前記第２搬送波信号の値よりも低い期間、前記インバータ回路を構成する他の一組のスイッチング素子をオンさせ、前記指令電圧信号の値が前記第２搬送波信号の値よりも高い期間、前記他の一組のスイッチング素子をオフさせ、前記クランプ回路を短絡させることが好ましい。
　または、前記制御部は、電圧が正の領域で同じ波形が繰り返し連続する搬送波信号と、交流電源の周波数と同じ周波数を有し、電圧が交流電源の正の半周期における正弦波状に変化する指令電圧信号を用い、前記指令電圧信号の符号が正の領域において、前記指令電圧信号の値が前記搬送波信号の値よりも高い期間、前記インバータ回路を構成する一組のスイッチング素子をオンさせ、前記指令電圧信号の値が前記搬送波信号の値よりも低い期間、前記一組のスイッチング素子をオフさせ、前記クランプ回路を短絡させ、前記指令電圧信号の符号が負の領域において、前記指令電圧信号の値が前記搬送波信号の値よりも高い期間、前記インバータ回路を構成する他の一組のスイッチング素子をオンさせ、前記指令電圧信号の値が前記搬送波信号の値よりも低い期間、前記他の一組のスイッチング素子をオフさせ、前記クランプ回路を短絡させることが好ましい。
　前記クランプ回路は、寄生ダイオード又は転流ダイオードが互いに逆向きになるように２つの半導体スイッチング素子を直列接続したものであることが好ましい。
　または、前記クランプ回路は、１つの半導体スイッチング素子の寄生ダイオード又は転流ダイオードと整流ダイオードが互いに逆向きになるように接続された直列回路を２つ逆並列接続したものであることが好ましい。
　前記クランプ回路は、寄生ダイオード又は転流ダイオードが互いに逆向きになるように２つの半導体スイッチング素子を直列接続したものであり、前記２組のスイッチング素子のうち一組のスイッチング素子又は他の一組のスイッチング素子をオンさせている間、前記インバータ回路からの出力電圧に対して前記寄生ダイオード又は転流ダイオードが順バイアスとなる方の前記クランプ回路の半導体スイッチング素子をオンさせることが好ましい。
　または、前記インバータ回路は、エミッタとコレクタが接続された２つのＩＧＢＴの直列回路を２つ並列接続して構成され、前記クランプ回路は、コレクタ同士が接続された２つのＩＧＢＴの直列回路で構成され、エミッタ電位が同じＩＧＢＴの駆動回路は同じ電源に接続されていることが好ましい。
　または、前記クランプ回路は、寄生ダイオードを有さないディユアルゲート型のＧａＮ／ＡｌＧａＮ双方向スイッチング素子であることが好ましい。
　前記制御部は、前記指令電圧信号の電圧及び周波数の少なくとも一方を変化させることが可能であり、それによって誘導性負荷又は容量性負荷を駆動させることが好ましい。
　前記直流電源は、前記インバータ回路の入力端子に直接的に又は間接的に接続された二次電池であり、前記制御部は、前記インバータ回路を同期整流回路として駆動し、前記インバータ回路の２つの出力端子間に接続された交流電力系統からの電力を前記二次電池に充電させることが好ましい。
　交流電圧の電圧を検出する電圧検出部をさらに備え、前記制御部は、前記指令電圧信号を変化させることにより、前記インバータ回路からの出力に周期的な無効電力変動を発生させ、前記電圧検出部により検出される電圧変動又は周波数変動に基づいて、このインバータ装置が電力系統から切り離されて単独運転をしているか否かを検出することが好ましい。
　このように、本発明に係るインバータ装置は、負荷又は電力系統の出力電圧の位相及び出力電流の位相にかかわらず、インバータ回路を構成するスイッチング素子が全てオフさせているときに、クランプ回路を短絡させている。そのため、クランプ回路がスイッチング素子とダイオードの直列回路で構成された従来のインバータ装置と異なり、交流電圧の極性（又は符号）と出力電流の極性（又は符号）が異なる期間でも、電流はクランプ回路を介して流れる。その結果、交流電圧の極性（又は符号）と出力電流の極性（又は符号）が異なる期間でも、インダクタなどに蓄えられた電力による電流制御が可能となる。また、スイッチング素子のオン／オフ制御に関して、交流電圧の極性（又は符号）の検出が不要であるため、交流電圧の極性（又は符号）の判定誤差や、交流電圧が電力系統である場合の電圧外乱による短絡の危険性が無く、安全なインバータ装置を提供することができる。
図１は、本発明の一実施形態に係るインバータ装置の構成を示す回路図である。 図２は、上記実施形態における３つの基本動作モードにおける等価回路と電流の流れを示す図である。 図３は、上記実施形態におけるＰＷＭ制御のタイムチャートである。 図４は、上記実施形態における制御部の内部処理における動作モード判定を示す図である。 図５は、上記実施形態におけるデッドタイムの定義を示す図である。 図６は、上記実施形態における基本動作モード以外の動作モードにおける等価回路と電流の流れを示す図である。 図７は、上記実施形態におけるＰＷＭ制御の変形例を示すタイムチャートである。 図８は、上記変形例における制御部の内部処理における動作モード判定を示す図である。 図９は、上記実施形態におけるインバータ装置の他の構成を示す回路図である。 図１０（ａ）及び（ｂ）は、スイッチング素子としてＭＯＳ－ＦＥＴを使用した構成例を示す図である。 図１１（ａ）及び（ｂ）は、スイッチング素子としてＩＧＢＴを用い、クランプ回路としていわゆる２アーム構成とした例を示す図である。 図１２（ａ）及び（ｂ）は、スイッチング素子としてＭＯＳ－ＦＥＴを用い、クランプ回路としていわゆる２アーム構成とした例を示す図である。 図１３は、スイッチング素子として、ＧａＮ／ＡｌＧａＮ双方向スイッチング素子を用いた例を示す図である。 図１４は、ＧａＮ／ＡｌＧａＮ双方向スイッチング素子の断面構成を示す図である。 図１５は、従来のインバータ装置の構成を示す回路図である。 図１６は、従来のインバータ装置において、交流電圧の位相と出力電流の位相が一致している場合におけるタイミングチャートである。 図１７は、従来のインバータ装置において、交流電圧の位相と出力電流の位相がずれている場合におけるタイミングチャートである。 図１８は、従来のインバータ装置において、出力電圧の位相と出力電流の位相がずれている場合に出力電流の制御ができていない状態を示す電圧・電流波形図である。
　本発明の一実施形態に係るインバータ装置について、図面を参照しつつ詳細に説明する。図１に示すように、本実施形態に係るインバータ装置１において、直流電源１０の両端子１１と１２には、スイッチング素子Ｑ１とＱ２の直列回路及びスイッチング素子Ｑ３とＱ４の直列回路が並列接続されてフルブリッジのインバータ回路２が構成されている。また、スイッチング素子Ｑ１とＱ２の接続点１５とスイッチング素子Ｑ３とＱ４の接続点１６から、それぞれ出力線１７及び１８が引き出されている。出力線１７及び１８は、インダクタＬ１及びＬ２を介して負荷又は電力系統４に接続されている。また、出力線１７及び１８の間には、１つのスイッチング素子Ｑ５とＱ６が、その寄生ダイオード又は転流ダイオードＤ５とＤ６が互いに逆向きとなるように直列接続されて、クランプ回路３が構成されている。特に、図１に示す構成例では、スイッチング素子Ｑ５のエミッタとスイッチング素子Ｑ６のエミッタが接続されている。なお、ダイオードＤ１～Ｄ４は、それぞれスイッチング素子Ｑ１～Ｑ４の寄生ダイオード又は転流ダイオードを示す。また、図１では、半導体スイッチング素子の一例としてＩＧＢＴを示している。
　制御部５は、例えば交流電源の周波数（例えば５０Ｈｚ又は６０Ｈｚ）の半周期ごとに、スイッチング素子Ｑ１とＱ４及びスイッチング素子Ｑ２とＱ３をそれぞれ交互にＰＷＭ(Pulse Width Modulation)制御する。また、スイッチング素子Ｑ１とＱ４のオン及びオフのタイミング及びスイッチング素子Ｑ２とＱ３のオン及びオフのタイミングは、それぞれ同期している。図１に示す例では、スイッチング素子Ｑ１～Ｑ６としてＩＧＢＴを用いているので、制御部５は、これらＩＧＢＴのゲート電圧を制御することによってスイッチング素子Ｑ１～Ｑ６のオン／オフを制御する。
　この実施形態においては、説明を簡単にするため、制御部５は、交流電圧ＶＡＣの電圧（極性又は符号）にかかわらず、後述する指令電圧信号の半周期ごとにインバータ回路２の１組のスイッチング素子Ｑ１とＱ４及び他の１組のスイッチング素子Ｑ２とＱ３をオン／オフするタイミングに合わせて、クランプ回路３のスイッチング素子Ｑ５とＱ６のオン／オフを制御しているものとする。この実施形態における各スイッチング素子Ｑ１～Ｑ６のオン／オフとそのときの動作状態の関係を表１に示す。但し、後述するデッドオフタイムは設定していないものとする。また、図２（ａ）～（ｃ）は、それぞれ下記表１におけるモード１～３における等価回路と電流の流れを示す。なお、交流電圧の位相が跳躍した場合に、上記指令電圧信号の電圧値を急激に変化させて、位相跳躍に追従させる場合があるので、本発明はこの実施形態の記載に限定されるものではない。
Figure JPOXMLDOC01-appb-T000001
　この実施形態では、指令電圧信号の正の半周期において、制御部５は、インバータ回路２のスイッチング素子Ｑ１とＱ４のオン／オフをＰＷＭ制御しており、上記モード１とモード３を交互に繰り返し実行する。モード１では、制御部５は、インバータ回路２のスイッチング素子Ｑ１とＱ４をオンさせ、スイッチング素子Ｑ２とＱ３をオフさせる。図２（ａ）に示すように、電流は、直流電源１０から、スイッチング素子Ｑ１、インダクタＬ１、負荷又は電力系統４、直流電源１０の順に流れる。（上記位相跳躍に追従する場合や後述する充電動作時には、経路は同じであるが電流が逆向きに流れる場合もある。）このとき、クランプ回路３のスイッチング素子Ｑ５はオフし、スイッチング素子Ｑ６がオンしている。スイッチング素子Ｑ５の寄生ダイオード又は転流ダイオードＤ５は、交流電圧に対して逆バイアスになっているので、クランプ回路３には電流は流れず、出力電流は負荷又は電力系統４に流れる。
　モード３では、制御部５は、インバータ回路２の全てのスイッチング素子Ｑ１～Ｑ４をオフさせ、スイッチング素子Ｑ５とＱ６をオンさせてクランプ回路３を短絡させる。モード１において、スイッチング素子Ｑ１とＱ４がオンすることによってインダクタＬ１及びＬ２に電流が流れ、インダクタＬ１及びＬ２に磁束が発生する。スイッチング素子Ｑ１とＱ４がオフすると、インダクタＬ１とＬ２に生じる磁束が変化するので、インダクタＬ１及びＬ２に誘導起電力が発生し、それによって電流が流れる。図２（ｃ）に示すように、インダクタＬ１及びＬ２に生じた誘導起電力による電流は、クランプ回路３を通ってインダクタＬ１及びＬ２、負荷又は電力系統４に流れる。そのため、この電流が、インバータ回路２のスイッチング素子Ｑ１～Ｑ４の寄生ダイオード又は転流ダイオードＤ１～Ｄ４を介してバッファコンデンサＣ１に逆流することはない。
　指令電圧信号（≒出力電圧ＶＯＵＴ）のゼロクロス点を挟んで指令電圧信号の正の半周期から負の半周期に移行する場合、制御部５は、上記モード１、モード３、モード２の順に実行する。モード１からモード３へ移行する手順は上記と同様である。モード３からモード２に移行する場合、クランプ回路３のスイッチング素子Ｑ６をオフし、スイッチング素子Ｑ２とＱ３をオンする。このとき、交流電圧ＶＡＣの位相に対して出力電流ＩＯＵＴの位相が遅れている場合でも、モード３においてクランプ回路３が短絡しているので、交流電圧ＶＡＣの位相に対して出力電流ＩＯＵＴの位相のずれにかかわらず、そのまま電流は、ランプ回路３を介して負荷又は電力系統４に流れる。交流電圧ＶＡＣの位相に対して出力電流ＩＯＵＴの位相が進んでいる場合も同様である。指令電圧信号の正の半周期に移行すると、制御部５は、インバータ回路２のスイッチング素子Ｑ２とＱ３のオン／オフをＰＷＭ制御しており、上記モード２とモード３を交互に繰り返し実行する。指令電圧信号のゼロクロス点を挟んで指令電圧信号の負の半周期から正の半周期に移行する場合も上記と同様である。その結果、スイッチング素子Ｑ１～Ｑ４の全てがオフしているときは、インバータ回路２は、クランプ回路３によって負荷又は電力系統４から完全に切り離される。
　通常、交流電圧ＶＡＣの位相に対する出力電流ＩＯＵＴの位相のずれは、交流電圧のゼロクロス点の付近で発生する。そのため、交流電圧のゼロクロス点を含むように上記モード３を実行する、すなわち、インバータ回路２を構成する２組のスイッチング素子Ｑ１とＱ４及びＱ２とＱ３を全てオフさせるときに、クランプ回路３を短絡させればよい。ところで、この実施形態においては、インバータ回路２のスイッチング素子Ｑ１とＱ４又はＱ２とＱ３のオン／オフをＰＷＭ制御しており、同時に、ＰＷＭ制御中、クランプ回路３を短絡させる時間もＰＷＭ制御している。
　図３に、この実施形態におけるＰＷＭ制御のタイムチャートを示す。また、図４は、制御部５の内部処理における動作モード判定を示す。図３において、最上段は、制御部５がＰＷＭ制御に用いる３つの第１搬送波信号、第２搬送波信号及び指令電圧信号の波形を示す。第１搬送波信号は、電圧が正の領域で同じ波形（例えば、三角波）が繰り返し連続する波形を有する。第２搬送波信号は、電圧が負の領域で同じ波形（例えば、三角波）が繰り返し連続する波形を有する。指令電圧信号は、例えば、交流電源の周波数と同じ周波数を有し、電圧が正の領域と負の領域で交互に正弦波状に変化する波形を有する。なお、第１搬送波信号、第２搬送波信号及び指令電圧信号の波形は、図３に例示するものに限定されず、例えば放物線状に変化する波形など、少なくとも１つが時間の経過に対して電圧値が非線型に変化する波形であればよい。
　図３において、第２～５段目は、インバータ回路２の１組のスイッチング素子Ｑ１とＱ４、クランプ回路３のスイッチング素子Ｑ５、インバータ回路２の他の１組のスイッチング素子Ｑ２とＱ３、クランプ回路３のスイッチング素子Ｑ６のオン／オフ状態を表す。指令電圧信号（すなわち、出力電圧ＶＯＵＴ）の正の半周期に着目すると、制御部５は、指令電圧信号の値が第１搬送波信号の値よりも高い期間、スイッチング素子Ｑ１とＱ４をオンさせ、指令電圧信号の値が第１搬送波信号の値よりも低い期間、スイッチング素子Ｑ１とＱ４をオフさせると共にスイッチング素子Ｑ５をオンさせている。一方、交流電圧の正の半周期の間、制御部５は、スイッチング素子Ｑ２とＱ３を常時オフさせており、またスイッチング素子Ｑ６を常時オンさせている。スイッチング素子Ｑ５とＱ６が同時にオンしている期間、クランプ回路３は短絡している。
　同様に、指令電圧信号（出力電圧ＶＯＵＴ）の負の半周期の領域において、制御部５は、指令電圧信号の値が第２搬送波信号の値よりも低い期間、インバータ回路２を構成する他の一組のスイッチング素子Ｑ２とＱ３をオンさせ、指令電圧信号の値が第２搬送波信号の値よりも高い期間、他の一組のスイッチング素子Ｑ２とＱ３をオフさせると共にスイッチング素子Ｑ６をオンさせる。また、交流電圧の負の半周期の間、制御部５は、スイッチング素子Ｑ１とＱ４を常時オフさせており、またスイッチング素子Ｑ５を常時オンさせている。
　図４に示すように、制御部５は例えば２つの比較器を有しており、第１搬送波信号と指令電圧信号は第１比較器に入力されてその電圧が比較され、第２搬送波信号と指令電圧信号は第２比較器に入力されてその電圧が比較される。制御部５内の動作モード判定部は、図示するテーブルに従って、動作モードがモード１、モード２、モード３のいずれに該当するかを判定し、制御部５は判定結果に従ってスイッチング素子Ｑ１～Ｑ６のオン／オフを制御する。制御部５によるスイッチング素子Ｑ１～Ｑ６のオン／オフ制御は、ディジタル制御であってもよいし、アナログ制御であってもよい。後者の場合、例えば、スイッチング素子Ｑ１～Ｑ６のベース又はゲート駆動回路としてＯＰアンプを用い、各ＯＰアンプに第１搬送波信号と指令電圧信号又は第２搬送波信号と指令電圧信号を入力する。それによって、スイッチング素子Ｑ１～Ｑ６は、図３に示すタイムチャートに従ってオン／オフされることができる。
　図３から明らかなように、指令電圧信号の正又は負の半周期のＰＷＭ制御において、指令電圧信号のゼロクロス点付近では、スイッチング素子Ｑ１とＱ４又はＱ２とＱ３がオンしている時間は短く、スイッチング素子Ｑ５又はＱ６がオンしている時間が長い。一方、交流電圧の正又は負の半周期の中間点付近においては、スイッチング素子Ｑ１とＱ４又はＱ２とＱ３がオンしている時間は長く、スイッチング素子Ｑ５又はＱ６がオンしている時間が短い。そのため、このインバータ装置１の出力端子１３と１４の間の出力電圧ＶＯＵＴの平均電圧は、正弦波に近似される。
　指令電圧信号のゼロクロス点を含む期間Ｔ０に着目すると、インバータ回路２を構成する２組のスイッチング素子Ｑ１とＱ４及びＱ２とＱ３が全てオフし、クランプ回路３を構成するスイッチング素子Ｑ５とＱ６がオンしている。すなわち、図２（ｃ）に示すモード３の状態にあるので、クランプ回路３が短絡し、出力電流は、その極性にかかわらずクランプ回路３に転流し、インバータ回路２及びバッファコンデンサＣ１には流れない。
　交流電圧ＶＡＣの位相に対する出力電流ＩＯＵＴの位相のずれがこの期間Ｔ０内に収まるように、スイッチング素子Ｑ５又はＱ６のオン時間をＰＷＭ制御すれば、出力電圧の位相と出力電流の位相が一致していない期間においても、インダクタなどに蓄えられた電力による電流を制御することが可能になる。
　この実施形態においては、制御部５は、指令電圧信号の正又は負の半周期ごとに、２組のスイッチング素子Ｑ１とＱ４及びＱ２とＱ３のいずれか１組に対してＰＷＭ制御を行い、ＰＷＭ制御中も、２組のスイッチング素子Ｑ１～Ｑ４を全てオフさせるときに、スイッチング素子Ｑ５とＱ６を同時にオンさせてクランプ回路３を短絡させている。そのため、ＰＷＭ制御中においても、インダクタＬ１及びＬ２などに起因する電流がインバータ回路２及びバッファコンデンサＣ１に逆流することはない。
　次に、デッドタイムについて説明する。図３に示すタイムチャートにおいて、例えばスイッチング素子Ｑ１とＱ４がオンするタイミングとスイッチング素子Ｑ５がオフするタイミングは、ほぼ同時に描かれている。スイッチング素子Ｑ１とＱ４がオフするタイミングとスイッチング素子Ｑ５がオンするタイミングについても同様である。しかしながら、周知のように、複数の半導体スイッチング素子を同時にオン又はオフさせることは不可能である。仮に、スイッチング素子Ｑ１とＱ４をオフするタイミングよりもスイッチング素子Ｑ５をオンするタイミングの方が早かったとすると、直流電源１０がクランプ回路３によって短絡されてしまい、大電流が流れてインバータ回路２やクランプ回路３が焼損してしまう虞がある。そのため、制御部５は、一組のスイッチング素子Ｑ１とＱ４又はＱ２とＱ３をオフさせてからクランプ回路３を短絡させるまでの間、及びクランプ回路３を非短絡としてから一組のスイッチング素子Ｑ１とＱ４又はＱ２とＱ３をオンさせるまでの間に、デッドタイムを設けている。デッドタイムの定義を図５に示す。この実施形態におけるデッドタイムとは、スイッチング素子Ｑ２とＱ３が常時オフでスイッチング素子Ｑ６が常時オンの状態で、スイッチング素子Ｑ１とＱ４とＱ５がオフの状態、及び、スイッチング素子Ｑ１とＱ４が常時オフでスイッチング素子Ｑ５が常時オンの状態で、スイッチング素子Ｑ２とＱ３とＱ６がオフの状態をいうものとする。
　一般的に、直流電源などの短絡を防止するために、一時的に全てのスイッチング素子Ｑ１～Ｑ６をオフさせるデッドタイムを設けることが考えられる。ところが、前述のように、クランプ回路３を構成するスイッチング素子Ｑ５とＱ６は、寄生ダイオード又は転流ダイオードＤ５とＤ６が互いに逆向きになるように接続されている。そのため、この実施形態の構成において、スイッチング素子Ｑ５とＱ６を同時にオフすると、クランプ回路３が遮断状態となり、図６（ａ）に示すように、電流ＩＯＵＴは、スイッチング素子Ｑ１～Ｑ４は寄生ダイオード又は転流ダイオードＤ１～Ｄ４を介してバッファコンデンサＣ１に逆流する。そこで、図６（ｂ）に示すように、制御部５は、ＰＷＭ制御中、上記デッドタイムの間、クランプ回路３を、そのときの指令電圧信号に対して逆バイアスとなる整流状態に制御する。具体的には、図３において、指令電圧信号の正の半周期中、常時スイッチング素子Ｑ６をオンし、指令電圧信号の負の半周期中、常時スイッチング素子Ｑ５をオンし続けている。クランプ回路３は、図２（ｃ）に示す短絡状態と、図２（ａ）に示す指令電圧信号が正のときに逆バイアスとなる整流状態と、図２（ｂ）に指令電圧信号が負のときに逆バイアスとなる整流状態と、図６（ａ）に示す遮断状態のいずれかをとることができる。但し、図６（ａ）に示す遮断状態は、このインバータ装置１が起動していないときにのみ取り得る状態である。
　次に、上記デッドタイムを考慮に入れた各スイッチング素子Ｑ１～Ｑ６のオン／オフとそのときの動作状態の関係を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　指令電圧信号の正の半周期において、インバータ回路２のスイッチング素子Ｑ１とＱ４のオン／オフをＰＷＭ制御する場合、制御部５は、モード１、デッドタイム１、モード３、デッドタイム１、モード１の順に繰り返し実行する。この間、スイッチング素子Ｑ６はオンしたままである。また、交流電圧の負の半周期において、インバータ回路２のスイッチング素子Ｑ２とＱ３のオン／オフをＰＷＭ制御する場合、制御部５は、モード２、デッドタイム２、モード３、デッドタイム２、モード２の順に繰り返し実行する。この間、スイッチング素子Ｑ５はオンしたままである。交流電圧の正の半周期から負の半周期に切り替わる場合、制御部５は、モード１、デッドタイム１、モード３、デッドタイム２、モード２の順に実行する。この間、全てのスイッチング素子Ｑ１～Ｑ６が同時にオフすることはない。
　次に、この実施形態におけるＰＷＭ制御の変形例を図７及び図８に示す。図７は、この変形例におけるＰＷＭ制御のタイムチャートを示す。また、図８は、この変形例における制御部５の内部処理における動作モード判定を示す。図３に示す例では、２つの搬送波信号と指令電圧信号を用いてスイッチング素子Ｑ１～Ｑ４のＰＷＭ制御を行っているが、図７に示す変形例では、１つの搬送波信号と指令電圧信号に基づいてＰＷＭ制御を行っている。図７において、最上段は、制御部５がＰＷＭ制御に用いる搬送波信号及び指令電圧信号の波形を示す。搬送波信号は、図３における第１搬送波信号と同じく、電圧が正の領域で同じ波形（例えば、三角波）が繰り返し連続する波形を有する。指令電圧信号は、例えば、交流電源の周波数と同じ周波数を有し、電圧が正の領域と負の領域で交互に正弦波状に変化する波形を有し、制御部５は、指令電圧信号を全波整流して使用する。図２の第２段は、指令電圧信号の符号、すなわち指令電圧信号の正の半周期と負の半周期のタイミングを表す。図７の第３段から第６段は、図３の第２段から第５段と同じである。
　指令電圧信号の符号が正、すなわち、指令電圧信号の正の半周期に着目すると、制御部５は、指令電圧信号の値が搬送波信号の値よりも高い期間、スイッチング素子Ｑ１とＱ４をオンさせ、指令電圧信号の値が搬送波信号の値よりも低い期間、スイッチング素子Ｑ１とＱ４をオフさせると共にスイッチング素子Ｑ５をオンさせている。一方、指令電圧信号の正の半周期の間、制御部５は、スイッチング素子Ｑ２とＱ３を常時オフさせており、またスイッチング素子Ｑ６を常時オンさせている。スイッチング素子Ｑ５とＱ６が同時にオンしている期間、クランプ回路３は短絡している。
　同様に、指令電圧信号の符号が負、すなわち、指令電圧信号の負の半周期の領域において、制御部５は、指令電圧信号の値が搬送波信号の値よりも高い期間、インバータ回路２を構成する他の一組のスイッチング素子Ｑ２とＱ３をオンさせ、指令電圧信号の値が搬送波信号の値よりも低い期間、他の一組のスイッチング素子Ｑ２とＱ３をオフさせると共にスイッチング素子Ｑ６をオンさせる。また、指令電圧信号の負の半周期の間、制御部５は、スイッチング素子Ｑ１とＱ４を常時オフさせており、またスイッチング素子Ｑ５を常時オンさせている。
　図８に示すように、制御部５は例えば１つの比較器を有しており、搬送波信号と全波整流された指令電圧信号は比較器に入力されてその電圧が比較される。制御部５内の動作モード判定部は、比較器の出力と指令電圧信号の符号（電圧符号）に基づいて、図示するテーブルに従って、動作モードがモード１、モード２、モード３のいずれに該当するかを判定し、制御部５は判定結果に従ってスイッチング素子Ｑ１～Ｑ６のオン／オフを制御する。それによって、スイッチング素子Ｑ１～Ｑ６は、図７に示すタイムチャートに従ってオン／オフされることができる。この変形例によれば、比較器と搬送波信号の数を半減することができ、制御部５の構成及び制御部５における演算処理を簡略化することができる。また、２つの搬送波信号を用いる場合と比較して、搬送波信号同士の誤差による影響を回避することができる。
　次に、この実施形態に係るインバータ装置１の他の構成例を図９に示す。図１に示す構成と比較して、クランプ回路３を構成するスイッチング素子Ｑ５とＱ６を置き換えたものであり、スイッチング素子Ｑ５のコレクタとスイッチング素子Ｑ６のコレクタ同士が接続されている。また、出力電圧ＶＯＵＴに対して逆バイアスとなる整流状態を維持するために、スイッチング素子Ｑ５とＱ６の位置も入れ替わっている。図９に示す構成によれば、スイッチング素子Ｑ１のエミッタとスイッチング素子Ｑ６のエミッタが同電位となり、スイッチング素子Ｑ３のエミッタとスイッチング素子Ｑ５のエミッタが同電位となる。また、スイッチング素子Ｑ２のエミッタとスイッチング素子Ｑ４のエミッタが同電位となる。このように、エミッタの電位が同じスイッチング素子（ＩＧＢＴ）に対しては、図９に示すように、駆動回路に対して同じ電源電圧を共用することができる。そのため、図１では具体的に記載していないが、スイッチング素子Ｑ５とＱ６用の電源を省略することができる。
　図１０は、スイッチング素子Ｑ１～Ｑ６としてＭＯＳ－ＦＥＴを使用した構成例を示す。図１０において、（ａ）は寄生ダイオードの向きを図１に示す構成例と同様に配置した例を示し、（ｂ）は寄生ダイオードの向きを図９に示す構成例と同様に配置した例を示す。
　図１１は、クランプ回路３として、１つの半導体スイッチング素子の寄生ダイオード又は転流ダイオードと整流ダイオードが互いに逆向きになるように接続された直列回路を２つ逆並列接続した、いわゆる２アーム構成とした例を示す。スイッチング素子としてＩＧＢＴを用い、スイッチング素子Ｑ５及びＱ６としてのＩＧＢＴの転流ダイオードと整流ダイオードＤ７及びＤ８の向きが逆になるように接続されている。図１１において、（ａ）は寄生ダイオードの向きを図１に示す構成例と同様に配置した例を示し、（ｂ）は寄生ダイオードの向きを図９に示す構成例と同様に配置した例を示す。また、図１２は、スイッチング素子としてＭＯＳ－ＦＥＴを用い、クランプ回路３として、スイッチング素子とダイオードの直列回路を２つ逆並列接続した、いわゆる２アーム構成としたものである。これら、クランプ回路３を２アーム構成とした場合、ダイオードとスイッチング回路の選択の幅が拡がると共に、ダイオードのリカバリ損失の影響を受けにくくなり、応答速度を速くすることが可能となる。なお、これら２アーム構成のクランプ回路３を備えたインバータ装置１は、図１５に示す従来のインバータ装置１００とハードウエア構成は同じになるが、上記のように、スイッチング素子のオン／オフを制御するソフトウエア構成が異なっている。
　図１３は、インバータ回路２を構成するスイッチング素子Ｑ１～Ｑ４及びクランプ回路を構成する単一のスイッチング素子ＱＸとして、ＧａＮ／ＡｌＧａＮ双方向スイッチング素子を用いた例を示す。ＧａＮ／ＡｌＧａＮ双方向スイッチング素子の断面構成を図１４に示す。このＧａＮ／ＡｌＧａＮ双方向スイッチング素子において、ドレイン電極Ｄ１及びＤ２はそれぞれＧａＮ層に達するように形成され、ゲート電極Ｇ１及びＧ２はそれぞれＡｌＧａＮ層の上に形成されている。ゲート電極Ｇ１，Ｇ２に電圧が印加されていない状態では、ゲート電極Ｇ１，Ｇ２の直下のＡｌＧａＮ／ＧａＮヘテロ界面に生じる２次元電子ガス層に電子の空白地帯が生じ、電流は流れない。一方、ゲート電極Ｇ１，Ｇ２に電圧が印加されると、ドレイン電極Ｄ１からＤ２に向かって（又はその逆に）ＡｌＧａＮ／ＧａＮヘテロ界面に電流が流れる。すなわち、ＧａＮ／ＡｌＧａＮ双方向スイッチング素子は双方向に電流を流しうるので、単一のスイッチング素子によってクランプ回路３を構成することができる。また、このＧａＮ／ＡｌＧａＮ双方向スイッチング素子の２つのゲート電極の一方にのみ電圧を印加した場合、交流電圧の極性に対して逆バイアスとなるダイオード特性を示す。さらに、このＧａＮ／ＡｌＧａＮ双方向スイッチング素子は寄生ダイオードを有していないので、インバータ回路２を構成するスイッチング素子Ｑ１～Ｑ４としてもＧａＮ／ＡｌＧａＮ双方向スイッチング素子を用いることにより、全てのスイッチング素子Ｑ１～Ｑ４及びＱＸが同時にオフしているデッドオフ状態でも、バッファコンデンサＣ１に電流が逆流することはない。
　なお、本発明は、上記実施形態の説明に限定されるものではなく、様々な変形や応用が可能である。上記実施形態では、制御部５は、出力電圧ＶＯＵＴの正の半周期及び負の半周期において、それぞれスイッチング素子Ｑ１とＱ４及びＱ２とＱ３をＰＷＭ制御しているが、本発明はＰＷＭ制御する場合に限定されない。例えば、出力電圧ＶＯＵＴの正の半周期及び負の半周期において、それぞれスイッチング素子Ｑ１とＱ４及びＱ２とＱ３を単純にオン／オフ制御する場合にも本発明を応用することができる。
　また、指令電圧信号の電圧及び周波数の一方又は両方を変化させることにより、ＰＷＭ制御におけるパルス幅を任意に変化させることができる。そのため、例えば他の装置からの制御信号に応じて指令電圧信号の電圧及び周波数の少なくとも一方を変化させることにより、出力電圧ＶＯＵＴの周波数及び／又は電圧を変化させることができる。それによって、例えばモータなどの誘導性負荷や蛍光灯などの容量性負荷を駆動させることができる。
また、直流電源１０を二次電池とし、インバータ回路２を同期整流回路として駆動してもよい。この二次電池は、その電圧に応じて、直接インバータ回路２の入力端子１１と１２に接続してもよいし、あるいはＤＣ／ＤＣコンバータを介してインバータ回路２の入力端子１１と１２に接続してもよい。二次電池に充電するときは、インバータ回路２の２つの出力端子１３と１４の間に交流電力系統を接続し、電力系統からの電力を二次電池に充電させる。二次電池から放電するときは、上記のようにスイッチング素子Ｑ１～Ｑ６をスイッチング駆動し、２つの出力端子１３と１４から交流電力を出力する。それによって、二次電池とこのインバータ装置１を非常用電源として用いることができる。
　さらに、交流電圧ＶＡＣの電圧を検出する電圧検出部を設け、制御部５を単独運転検出装置として使用することも可能である。前述のように、指令電圧信号を変化させることにより、インバータ回路２からの出力に周期的な無効電力変動を発生させる。このインバータ装置１が電力系統から切り離されて単独運転をしている場合、電圧検出部により検出される電圧に上記周期的な変動が現れるので、電圧検出部の検出電圧に基づいて、このインバータ装置が電力系統から切り離されて単独運転をしているか否かを検出することができる。
　本願は日本国特許出願２０１３－０６９２６６に基づいており、その内容は、上記特許出願の明細書及び図面を参照することによって結果的に本願発明に合体されるべきものである。
　また、本願発明は、添付した図面を参照した実施の形態により十分に記載されているけれども、さまざまな変更や変形が可能であることは、この分野の通常の知識を有するものにとって明らかであろう。それゆえ、そのような変更及び変形は、本願発明の範囲を逸脱するものではなく、本願発明の範囲に含まれると解釈されるべきである。
　１　インバータ装置
　２　インバータ回路
　３　クランプ回路
　４　負荷又は電力系統
　５　制御部
　１０　直流電源
　１３，１４　出力端子
　Ｌ１，Ｌ２　インダクタ
　Ｃ１　バッファコンデンサ
　Ｑ１～Ｑ６，ＱＸ　スイッチング素子
　Ｄ１～Ｄ６　寄生ダイオード又は転流ダイオード

Claims (14)

  1. 　直流電源に接続され、所定の制御信号に従って２組のスイッチング素子を交互にオン／オフさせることにより直流電力を交流電力に変換するインバータ回路と、
    　前記インバータ回路の２つの出力端子間に接続された少なくとも１つのスイッチング素子で構成されたクランプ回路と、
    　前記インバータ回路及び前記クランプ回路のスイッチング素子のオン及びオフを制御する制御部を備え、
    　前記制御部は、前記２組のスイッチング素子を全てオフさせるときに前記クランプ回路を短絡させ、それによって交流電圧の極性と出力電流の極性が異なっている期間でも、電流制御を可能にすることを特徴とするインバータ装置。
  2. 　前記制御部は、前記所定の制御信号の所定の期間中、前記２組のスイッチング素子のうちいずれか１組に対してＰＷＭ制御を行い、ＰＷＭ制御中も、前記２組のスイッチング素子を全てオフさせるときに、前記クランプ回路を短絡させることを特徴とする請求項１に記載のインバータ装置。
  3. 　前記２組のスイッチング素子のうち一組のスイッチング素子又は他の一組のスイッチング素子をオフさせてから前記クランプ回路を短絡させるまでの間、及び前記クランプ回路を非短絡としてから前記一組のスイッチング素子又は前記他の一組のスイッチング素子をオンさせるまでの間に、デッドタイムを設けたことを特徴とする請求項１又は請求項２に記載のインバータ装置。
  4. 　前記クランプ回路は、短絡状態と、前記インバータ回路からの出力電圧が正のときに逆バイアスとなる整流状態と、前記出力電圧が負のときに逆バイアスとなる整流状態と、遮断状態のいずれかをとることができ、
    　前記制御部は、前記デッドタイムの間、前記クランプ回路を、そのときの前記出力電圧に対して逆バイアスとなる整流状態に制御することを特徴とする請求項３に記載のインバータ装置。
  5. 　前記制御部は、電圧が正の領域で同じ波形が繰り返し連続する第１搬送波信号と、電圧が負の領域で同じ波形が繰り返し連続する第２搬送波信号と、交流電源の周波数と同じ周波数を有し、電圧が正の領域と負の領域で交互に正弦波状に変化する指令電圧信号を用い、
    　電圧が正の領域において、前記指令電圧信号の値が前記第１搬送波信号の値よりも高い期間、前記インバータ回路を構成する一組のスイッチング素子をオンさせ、
    　前記指令電圧信号の値が前記第１搬送波信号の値よりも低い期間、前記一組のスイッチング素子をオフさせ、前記クランプ回路を短絡させ、
    　電圧が負の領域において、前記指令電圧信号の値が前記第２搬送波信号の値よりも低い期間、前記インバータ回路を構成する他の一組のスイッチング素子をオンさせ、
    　前記指令電圧信号の値が前記第２搬送波信号の値よりも高い期間、前記他の一組のスイッチング素子をオフさせ、前記クランプ回路を短絡させることを特徴とする請求項２、請求項２を引用する請求項３及び請求項４のいずれか一項に記載のインバータ装置。
  6. 　前記制御部は、電圧が正の領域で同じ波形が繰り返し連続する搬送波信号と、交流電源の周波数と同じ周波数を有し、電圧が交流電源の正の半周期における正弦波状に変化する指令電圧信号を用い、
    　前記指令電圧信号の符号が正の領域において、前記指令電圧信号の値が前記搬送波信号の値よりも高い期間、前記インバータ回路を構成する一組のスイッチング素子をオンさせ、
    　前記指令電圧信号の値が前記搬送波信号の値よりも低い期間、前記一組のスイッチング素子をオフさせ、前記クランプ回路を短絡させ、
    　前記指令電圧信号の符号が負の領域において、前記指令電圧信号の値が前記搬送波信号の値よりも高い期間、前記インバータ回路を構成する他の一組のスイッチング素子をオンさせ、
    　前記指令電圧信号の値が前記搬送波信号の値よりも低い期間、前記他の一組のスイッチング素子をオフさせ、前記クランプ回路を短絡させることを特徴とする請求項２、請求項２を引用する請求項３及び請求項４のいずれか一項に記載のインバータ装置。
  7. 　前記クランプ回路は、寄生ダイオード又は転流ダイオードが互いに逆向きになるように２つの半導体スイッチング素子を直列接続したものであることを特徴とする請求項１乃至請求項６のいずれか一項に記載のインバータ装置。
  8. 　前記クランプ回路は、１つの半導体スイッチング素子の寄生ダイオード又は転流ダイオードと整流ダイオードが互いに逆向きになるように接続された直列回路を２つ逆並列接続したものであることを特徴とする請求項１乃至請求項６のいずれか一項に記載のインバータ装置。
  9. 　前記クランプ回路は、寄生ダイオード又は転流ダイオードが互いに逆向きになるように２つの半導体スイッチング素子を直列接続したものであり、前記２組のスイッチング素子のうち一組のスイッチング素子又は他の一組のスイッチング素子をオンさせている間、前記インバータ回路からの出力電圧に対して前記寄生ダイオード又は転流ダイオードが順バイアスとなる方の前記クランプ回路の半導体スイッチング素子をオンさせることを特徴とする請求項１乃至請求項６のいずれか一項に記載のインバータ装置。
  10. 　前記インバータ回路は、エミッタとコレクタが接続された２つのＩＧＢＴの直列回路を２つ並列接続して構成され、前記クランプ回路は、コレクタ同士が接続された２つのＩＧＢＴの直列回路で構成され、エミッタ電位が同じＩＧＢＴの駆動回路は同じ電源に接続されていることを特徴とする請求項１乃至請求項６のいずれか一項に記載のインバータ装置。
  11. 　前記クランプ回路は、寄生ダイオードを有さないディユアルゲート型のＧａＮ／ＡｌＧａＮ双方向スイッチング素子であることを特徴とする請求項１乃至請求項６のいずれか一項に記載のインバータ装置。
  12. 　前記制御部は、前記指令電圧信号の電圧及び周波数の少なくとも一方を変化させることが可能であり、それによって誘導性負荷又は容量性負荷を駆動させることを特徴とする請求項１乃至請求項１１のいずれか一項に記載のインバータ装置。
  13. 　前記直流電源は、前記インバータ回路の入力端子に直接的に又は間接的に接続された二次電池であり、前記制御部は、前記インバータ回路を同期整流回路として駆動し、前記インバータ回路の２つの出力端子間に接続された交流電力系統からの電力を前記二次電池に充電させることを特徴とする請求項１乃至請求項１２のいずれか一項に記載のインバータ装置。
  14. 　交流電圧の電圧を検出する電圧検出部をさらに備え、
    　前記制御部は、前記指令電圧信号を変化させることにより、前記インバータ回路からの出力に周期的な無効電力変動を発生させ、前記電圧検出部により検出される電圧変動又は周波数変動に基づいて、このインバータ装置が電力系統から切り離されて単独運転をしているか否かを検出することを特徴とする請求項１乃至請求項１３のいずれか一項に記載のインバータ装置。
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