JP2019068578A - 電力変換装置 - Google Patents

Abstract

【課題】高効率で小型の電力変換装置１を実現する。【解決手段】電力変換装置１において、第１アーム回路は、直流電源と並列に、第１スイッチング素子Ｑ１、第１フライングキャパシタ回路Ｆ１、第２スイッチング素子Ｑ２の順に直列接続される。第２アーム回路は、直流電源及び第１アーム回路と並列に、第３スイッチング素子Ｑ３、第２フライングキャパシタ回路Ｆ２、第４スイッチング素子Ｑ４の順に直列接続される。第５スイッチング素子Ｑ５は、第１スイッチング素子Ｑ１と第１フライングキャパシタ回路Ｆ１との接続点と、第２フライングキャパシタ回路Ｆ２と第４スイッチング素子Ｑ４との接続点との間に接続される。第６スイッチング素子Ｑ６は、第３スイッチング素子Ｑ３と第２フライングキャパシタ回路Ｆ２との接続点と、第１フライングキャパシタ回路Ｆ１と第２スイッチング素子Ｑ２との接続点との間に接続される。【選択図】図１

Description

本発明は、直流電力を交流電力に変換する電力変換装置に関する。

太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。特に家庭用パワーコンディショナの系統連系単相インバータは、漏電電流を抑えるため、コモンモード電圧の変化が少ないスイッチングパターンにより電力変換を行う必要がある。

パワーコンディショナを小型化するには、出力段のリアクトルを小型化することが有効であり、出力段のリアクトルを小型化する方法の１つに、マルチレベル電力変換装置がある。マルチレベル電力変換装置では、出力段のリアクトルに、擬似的正弦波を出力できるため出力段のリアクトルを小型化できる。

一般的な電力変換装置は、電源電圧とグランド電圧の２レベルを、Ｈブリッジ回路と、リアクトルを含むフィルタで正弦波交流電力に変換する。一方、マルチレベル電力変換装置では、例えばフライングキャパシタ回路を用いて３レベル以上の電圧を生成し、リアクトルを含むフィルタで正弦波交流電力に変換する（例えば、特許文献１参照）。

フライングキャパシタ回路を使用すると、その分、スイッチング素子を多く使用することになる。通常、フライングキャパシタ回路に含まれるスイッチング素子には、比較的低耐圧のスイッチング素子が使用され、インバータ部のその他の箇所のスイッチング素子には、比較的高耐圧のスイッチング素子が使用される。フライングキャパシタ回路に含まれるスイッチング素子は、直列接続されて使用され、キャパシタにより電圧が規定されるため、比較的低耐圧のスイッチング素子の使用が可能である。

低耐圧のスイッチング素子は、高耐圧のスイッチング素子と比較して安価であり、サイズも小さく、電力変換中の導通損失及びスイッチング損失も少ない。また高耐圧のスイッチング素子はスイッチング速度が遅く、基本的に高周波制御に不向きである。また高耐圧のスイッチング素子は高周波化によるスイッチング損失の増加が、低耐圧のスイッチング損失より大きくなる。

特開２０１４−５０１３５号公報

インバータ部のスイッチング素子は通常、ＰＷＭ(Pulse Width Modulation)制御により駆動される。ＰＷＭ制御される際、スイッチング周波数が高いほど、出力段のリアクトルを小型化できる。ただし、高耐圧のスイッチング素子では、スイッチング損失が大きく増加する。

本発明はこうした状況に鑑みなされたものであり、その目的は、高効率で小型の電力変換装置を提供することにある。

上記課題を解決するために、本発明のある態様の電力変換装置は、直流電源と並列に、第１スイッチング素子、第１フライングキャパシタ回路、第２スイッチング素子の順に直列接続された第１アーム回路と、前記直流電源及び前記第１アーム回路と並列に、第３スイッチング素子、第２フライングキャパシタ回路、第４スイッチング素子の順に直列接続された第２アーム回路と、前記第１スイッチング素子と前記第１フライングキャパシタ回路との接続点と、前記第２フライングキャパシタ回路と前記第４スイッチング素子との接続点との間に接続された第５スイッチング素子と、前記第３スイッチング素子と前記第２フライングキャパシタ回路との接続点と、前記第１フライングキャパシタ回路と前記第２スイッチング素子との接続点との間に接続された第６スイッチング素子と、を備える。前記第１フライングキャパシタ回路の中点と、前記第２フライングキャパシタ回路の中点から交流電力を出力する。

本発明によれば、高効率で小型の電力変換装置を実現することができる。

本発明の実施の形態に係る電力変換装置の構成を説明するための図である。 図２（ａ）−（ｃ）は、フライングキャパシタ回路の構成例を示す図である。 図１の第１フライングキャパシタ回路及び第２フライングキャパシタ回路に、１段のフライングキャパシタ回路を使用した場合の構成を示す図である。 図４（ａ）、（ｂ）は、図３の直交変換部の状態１及び状態２Ａの電流経路を示す図である。 図５（ａ）、（ｂ）は、図３の直交変換部の状態２Ｂ及び状態３Ａの電流経路を示す図である。 図６（ａ）、（ｂ）は、図３の直交変換部の状態５及び状態４Ａの電流経路を示す図である。 図７（ａ）、（ｂ）は、図３の直交変換部の状態４Ｂ及び状態３Ｂの電流経路を示す図である。 状態１、状態２Ａ、状態２Ｂ、状態３Ａ、状態３Ｂ、状態４Ａ、状態４Ｂ、状態５における、第１スイッチング素子〜第６スイッチング素子、第７−１スイッチング素子〜第７−４スイッチング素子、第８−１スイッチング素子〜第８−４スイッチング素子のオン／オフ状態をまとめた図である。 ５レベル（＋Ｖｄｃ、＋Ｖｄｃ／２、０、−Ｖｄｃ／２、−Ｖｄｃ）の電圧で生成される擬似的正弦波を示す図である。 図１０（ａ）−（ｄ）は、スイッチングパターンＡ−Ｄにおける、第１スイッチング素子〜第６スイッチング素子、第７−１スイッチング素子〜第７−４スイッチング素子、第８−１スイッチング素子〜第８−４スイッチング素子のオン／オフ状態をまとめた図である。 図１１（ａ）−（ｄ）は、スイッチングパターンＥ−Ｈにおける、第１スイッチング素子〜第６スイッチング素子、第７−１スイッチング素子〜第７−４スイッチング素子、第８−１スイッチング素子〜第８−４スイッチング素子のオン／オフ状態をまとめた図である。 図９の期間２におけるスイッチング状態遷移と出力電圧の一例を示す図である。 図３の回路構成の第１スイッチング素子〜第４スイッチング素子をそれぞれ、２直列のより低耐圧のスイッチング素子に置き換えた回路構成を示す図である。 図３の回路構成の第５スイッチング素子及び第６スイッチング素子をそれぞれ、４直列のより低耐圧のスイッチング素子に置き換えた回路構成を示す図である。 図３の回路構成に短絡回路を追加した回路構成を示す図である。 図９に示した擬似的正弦波のゼロクロスを示す図である。 図１７（ａ）、（ｂ）は、スイッチングパターンＩにおける、第１スイッチング素子〜第６スイッチング素子、第７−１スイッチング素子〜第７−４スイッチング素子、第８−１スイッチング素子〜第８−４スイッチング素子、第９−１スイッチング素子、第９−２スイッチング素子のオン／オフ状態をまとめた図である。 図３の回路構成に第１ＤＣ／ＤＣコンバータ及び第２ＤＣ／ＤＣコンバータを追加した回路構成を示す図である。 図３の回路構成に絶縁型ＤＣ／ＤＣコンバータを追加した回路構成を示す図である。 図３の回路構成にアクティブバッファ回路を追加した回路構成を示す図である。 図１３の回路構成の第１フライングキャパシタ回路及び第２フライングキャパシタ回路を、３段のフライングキャパシタ回路に置き換えた回路構成を示す図である。

図１は、本発明の実施の形態に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源部２から供給される直流電力を交流電力に変換して、商用電力系統３（以下、単に系統３という）に出力する。直流電源部２は、太陽電池、蓄電池、燃料電池などの直流電源と、直流電源の出力電圧を調整可能なＤＣ／ＤＣコンバータを含む。

電力変換装置１は、直交変換部１０、フィルタ部２０及び制御部３０を備える。直交変換部１０は、直流電源部２と並列に接続された第１アーム回路（Ｕ相）と、第２アーム回路（Ｗ相）を備える。第１アーム回路は、直流電源部２の正側配線と負側配線との間に、第１スイッチング素子Ｑ１、第１フライングキャパシタ回路Ｆ１、第２スイッチング素子Ｑ２の順に直列接続されて構成される。第２アーム回路は、直流電源部２の正側配線と負側配線との間に、第３スイッチング素子Ｑ３、第２フライングキャパシタ回路Ｆ２、第４スイッチング素子Ｑ４の順に直列接続されて構成される。

第１スイッチング素子Ｑ１と第１フライングキャパシタ回路Ｆ１との接続点と、第２フライングキャパシタ回路Ｆ２と第４スイッチング素子Ｑ４との接続点との間に、第５スイッチング素子Ｑ５が接続される。第３スイッチング素子Ｑ３と第２フライングキャパシタ回路Ｆ２との接続点と、第１フライングキャパシタ回路Ｆ１と第２スイッチング素子Ｑ２との接続点との間に、第６スイッチング素子Ｑ６が接続される。

第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６には例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を使用できる。第１ダイオードＤ１〜第６ダイオードＤ６は、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６にそれぞれ並列に、逆向きに接続される。なお第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)を使用してもよい。この場合、第１ダイオードＤ１〜第６ダイオードＤ６は、ソースからドレイン方向に形成される寄生ダイオードを利用できる。第１ダイオードＤ１〜第６ダイオードＤ６は還流ダイオードとして作用する。

直交変換部１０は、第１アーム回路及び第２アーム回路に並列接続された直流電源部２の直流電力を交流電力に変換し、当該交流電力を第１フライングキャパシタ回路Ｆ１及び第２フライングキャパシタ回路Ｆ２の中点から出力するインバータ回路として動作する。

フィルタ部２０は、第１リアクトルＬ１、第２リアクトルＬ２及び第３コンデンサＣ３を含み、直交変換部１０の出力電圧および出力電流の高調波成分を減衰させて、直交変換部１０の出力電圧および出力電流を正弦波に近づける。

制御部３０は、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６、並びに第１フライングキャパシタ回路Ｆ１及び第２フライングキャパシタ回路Ｆ２に含まれる複数のスイッチング素子をＰＷＭ制御する。制御部３０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。

図２（ａ）−（ｃ）は、フライングキャパシタ回路の構成例を示す図である。図２（ａ）は１段のフライングキャパシタ回路を示す。図２（ａ）に示すフライングキャパシタ回路は、直列接続された第７−１スイッチング素子Ｑ７１、第７−２スイッチング素子Ｑ７２、第７−３スイッチング素子Ｑ７３及び第７−４スイッチング素子Ｑ７４と、第１キャパシタＣ１を備える。第１キャパシタＣ１は、第７−１スイッチング素子Ｑ７１と第７−２スイッチング素子Ｑ７２との接続点と、第７−３スイッチング素子Ｑ７３と第７−４スイッチング素子Ｑ７４との接続点との間に接続される。

第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４には、ＩＧＢＴ又はＭＯＳＦＥＴを使用できる。第７−１ダイオードＤ７１〜第７−４ダイオードＤ７４は、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４にそれぞれ並列に、逆向きに接続または形成される。

図２（ｂ）は２段のフライングキャパシタ回路を示す。２段のフライングキャパシタ回路では、第７−１スイッチング素子Ｑ７１の高電位側に第７−５スイッチング素子Ｑ７５がさらに接続され、第７−４スイッチング素子Ｑ７４の低電位側に第７−６スイッチング素子Ｑ７６がさらに接続される。第７−５スイッチング素子Ｑ７５と第７−１スイッチング素子Ｑ７１との接続点と、第７−４スイッチング素子Ｑ７４と第７−６スイッチング素子Ｑ７６との接続点との間に、第１−２キャパシタＣ１ｂがさらに接続される。

図２（ｃ）は３段のフライングキャパシタ回路を示す。３段のフライングキャパシタ回路では、第７−５スイッチング素子Ｑ７５の高電位側に第７−７スイッチング素子Ｑ７７がさらに接続され、第７−６スイッチング素子Ｑ７６の低電位側に第７−８スイッチング素子Ｑ７８がさらに接続される。第７−７スイッチング素子Ｑ７７と第７−５スイッチング素子Ｑ７５との接続点と、第７−６スイッチング素子Ｑ７６と第７−８スイッチング素子Ｑ７８との接続点との間に、第１−３キャパシタＣ１ｃがさらに接続される。

図２（ａ）−（ｃ）のいずれかのフライングキャパシタ回路を直流電源部２に対して２アーム、並列接続し、コモンモード電圧を一定に保つように２アームを対象にスイッチング制御する場合、Ｎ段のフライングキャパシタから（２Ｎ＋１）レベルの電圧を出力可能である。

図３は、図１の第１フライングキャパシタ回路Ｆ１及び第２フライングキャパシタ回路Ｆ２に、１段のフライングキャパシタ回路を使用した場合の構成を示す図である。第１フライングキャパシタ回路Ｆ１は、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４及び第１キャパシタＣ１を含む。第２フライングキャパシタ回路Ｆ２は、第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４及び第２キャパシタＣ２を含む。それぞれの接続関係は、図２（ａ）に示した１段のフライングキャパシタ回路の接続関係と同じである。第７−２スイッチング素子Ｑ７２と第７−３スイッチング素子Ｑ７３との接続点、及び第８−２スイッチング素子Ｑ８２と第８−３スイッチング素子Ｑ８３との接続点が、直交変換部１０の出力点となる。

図３に示す回路構成では、第１アーム回路と第２アーム回路がたすき掛け接続されているため、直交変換部１０からフィルタ部２０に５レベル（＋Ｖｄｃ、＋Ｖｄｃ／２、０、−Ｖｄｃ／２、−Ｖｄｃ）の電圧を出力可能である。

上述のように、第１スイッチング素子Ｑ１、第６スイッチング素子Ｑ６及び第４スイッチング素子Ｑ４は、交流電力の正の半波を生成する期間、オン状態に固定され、負の半波を生成する期間、オフ状態に固定される。第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５及び第３スイッチング素子Ｑ３は、交流電力の正の半波を生成する期間、オフ状態に固定され、負の半波を生成する期間、オン状態に固定される。日本では系統３の周波数は５０／６０Ｈｚであるため、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６は５０／６０Ｈｚの半分の周波数でスイッチング制御される。

一方、第１フライングキャパシタ回路Ｆ１に含まれる第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、及び第２フライングキャパシタ回路Ｆ２に含まれる第８−１スイッチング素子Ｑ８１〜第８−２スイッチング素子Ｑ８２は、高周波（例えば、２０ｋＨｚ）でスイッチング制御される。以下、図３に示す電力変換装置１の動作を、図面を参照しながら詳細に説明する。

以下の説明において、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６のオン状態は、定常的なオン状態を意味し、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６のオフ状態は、定常的なオフ状態を意味する。一方、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１〜第８−２スイッチング素子Ｑ８２のオン状態は、ＰＷＭスイッチングされた状態を意味し、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１〜第８−２スイッチング素子Ｑ８２のオフ状態は、定常的なオフ状態を意味する。

図４（ａ）、（ｂ）は、図３の直交変換部１０の状態１及び状態２Ａの電流経路を示す図である。図５（ａ）、（ｂ）は、図３の直交変換部１０の状態２Ｂ及び状態３Ａの電流経路を示す図である。図６（ａ）、（ｂ）は、図３の直交変換部１０の状態５及び状態４Ａの電流経路を示す図である。図７（ａ）、（ｂ）は、図３の直交変換部１０の状態４Ｂ及び状態３Ｂの電流経路を示す図である。図８は、状態１、状態２Ａ、状態２Ｂ、状態３Ａ、状態３Ｂ、状態４Ａ、状態４Ｂ、状態５における、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４のオン／オフ状態をまとめた図である。

図４（ａ）に示す状態１は、直流電源部２の電圧Ｖｄｃを、極性を変えずにそのまま出力している状態である。制御部３０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１、第７−２スイッチング素子Ｑ７２、第８−３スイッチング素子Ｑ８３、第８−４スイッチング素子Ｑ８４をオン状態に制御し、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−３スイッチング素子Ｑ７３、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−２スイッチング素子Ｑ８２をオフ状態に制御する。状態１では、直流電源部２を介在し、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに電流が流れる。

図４（ｂ）に示す状態２Ａは、直流電源部２の電圧Ｖｄｃを、極性を変えずに半分にして出力している状態である。制御部３０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１、第７−３スイッチング素子Ｑ７３、第８−２スイッチング素子Ｑ８２、第８−４スイッチング素子Ｑ８４をオン状態に制御し、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−２スイッチング素子Ｑ７２、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−３スイッチング素子Ｑ８３をオフ状態に制御する。状態２Ａでは、第１キャパシタＣ１及び第２キャパシタＣ２にそれぞれ、直流電源部２の電圧Ｖｄｃの１／４の電圧幅に相当する電荷が充電される。状態２Ａでは、直流電源部２、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。直流電源部２の正極側の電位が第１キャパシタＣ１により１／４の電圧幅分、プルダウンされ、直流電源部２の負極側の電位が第２キャパシタＣ２により１／４の電圧幅分、プルアップされることにより、＋Ｖｄｃ／２が出力される。

図５（ａ）に示す状態２Ｂも、直流電源部２の電圧Ｖｄｃを、極性を変えずに半分にして出力している状態である。制御部３０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−２スイッチング素子Ｑ７２、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−３スイッチング素子Ｑ８３をオン状態に制御し、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−１スイッチング素子Ｑ７１、第７−３スイッチング素子Ｑ７３、第８−２スイッチング素子Ｑ８２、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。状態２Ｂでは、第１キャパシタＣ１及び第２キャパシタＣ２に充電された電荷がそれぞれ放電される。状態２Ｂでは、直流電源部２を介在せずに、第１キャパシタＣ１及び第２キャパシタＣ２を介在して還流電流が流れる。第１キャパシタＣ１及び第２キャパシタＣ２にはそれぞれ、直流電源部２の電圧Ｖｄｃの１／４の電圧幅に相当する電荷が充電されているため、＋Ｖｄｃ／２が出力される。

図５（ｂ）に示す状態３Ａは、０Ｖを出力している状態である。制御部３０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−３スイッチング素子Ｑ７３、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−２スイッチング素子Ｑ８２をオン状態に制御し、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−１スイッチング素子Ｑ７１、第７−２スイッチング素子Ｑ７２、第８−３スイッチング素子Ｑ８３、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。状態３Ａでは、直流電源部２、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに、短絡経路が形成される。

図６（ａ）に示す状態５は、直流電源部２の電圧Ｖｄｃを、極性を反転させて出力している状態である。制御部３０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−３スイッチング素子Ｑ７３、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−２スイッチング素子Ｑ８２をオン状態に制御し、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１、第７−２スイッチング素子Ｑ７２、第８−３スイッチング素子Ｑ８３、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。状態５では、直流電源部２を介在し、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに電流が流れる。図４（ａ）と比較して第１アーム回路と第２アーム回路に流れる電流の関係が反対になる。

図６（ｂ）に示す状態４Ａは、直流電源部２の電圧Ｖｄｃを、極性を反転させ、かつ半分にして出力している状態である。制御部３０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−２スイッチング素子Ｑ７２、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−３スイッチング素子Ｑ８３をオン状態に制御し、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１、第７−３スイッチング素子Ｑ７３、第８−２スイッチング素子Ｑ８２、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。状態４Ａでは、第１キャパシタＣ１及び第２キャパシタＣ２にそれぞれ、直流電源部２の電圧Ｖｄｃの１／４の電圧幅に相当する電荷が充電される。状態４Ａでは、直流電源部２、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。直流電源部２の正極側の電位が第２キャパシタＣ２により１／４の電圧幅分、プルダウンされ、直流電源部２の負極側の電位が第１キャパシタＣ１により１／４の電圧幅分、プルアップされることにより、−Ｖｄｃ／２が出力される。図４（ｂ）と比較して第１アーム回路と第２アーム回路に流れる電流の関係が反対になる。

図７（ａ）に示す状態４Ｂも、直流電源部２の電圧Ｖｄｃを、極性を反転させ、かつ半分にして出力している状態である。制御部３０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−１スイッチング素子Ｑ７１、第７−３スイッチング素子Ｑ７３、第８−２スイッチング素子Ｑ８２、第８−４スイッチング素子Ｑ８４をオン状態に制御し、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−２スイッチング素子Ｑ７２、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−３スイッチング素子Ｑ８３をオフ状態に制御する。状態４Ｂでは、第１キャパシタＣ１及び第２キャパシタＣ２に充電された電荷がそれぞれ放電される。状態４Ｂでは、直流電源部２を介在せずに、第１キャパシタＣ１及び第２キャパシタＣ２を介在して還流電流が流れる。第１キャパシタＣ１及び第２キャパシタＣ２にはそれぞれ、直流電源部２の電圧Ｖｄｃの１／４に相当する電荷が充電されているため、−Ｖｄｃ／２が出力される。図５（ａ）と比較して第１アーム回路と第２アーム回路に流れる電流の関係が反対になる。

図７（ｂ）に示す状態３Ｂは、０Ｖを出力している状態である。制御部３０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−１スイッチング素子Ｑ７１、第７−２スイッチング素子Ｑ７２、第８−３スイッチング素子Ｑ８３、第８−４スイッチング素子Ｑ８４をオン状態に制御し、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−３スイッチング素子Ｑ７３、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−２スイッチング素子Ｑ８２をオフ状態に制御する。状態３Ｂでは、直流電源部２、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに、短絡経路が形成される。図５（ｂ）と比較して第１アーム回路と第２アーム回路に流れる電流の関係が反対になる。

図９は、５レベル（＋Ｖｄｃ、＋Ｖｄｃ／２、０、−Ｖｄｃ／２、−Ｖｄｃ）の電圧で生成される擬似的正弦波を示す図である。期間１では＋Ｖｄｃ／２と０を交互に出力し、期間２では＋Ｖｄｃと＋Ｖｄｃ／２を交互に出力し、期間３では０と−Ｖｄｃ／２を交互に出力し、期間４では−Ｖｄｃ／２と−Ｖｄｃを交互に出力する。電圧指令値が正のとき、状態１、状態２Ａ、状態２Ｂ、状態３Ａが使用される。これらの状態では、第１スイッチング素子Ｑ１、第６スイッチング素子Ｑ６及び第４スイッチング素子Ｑ４がオン状態に固定され、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５及び第３スイッチング素子Ｑ３がオフ状態に固定され、電力変換装置１は交流電力の正の半波を生成する。

一方、電圧指令値が負のとき、状態５、状態４Ａ、状態４Ｂ、状態３Ｂが使用される。これらの状態では、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５及び第３スイッチング素子Ｑ３がオン状態に固定され、第１スイッチング素子Ｑ１、第６スイッチング素子Ｑ６及び第４スイッチング素子Ｑ４がオフ状態に固定され、電力変換装置１は交流電力の負の半波を生成する。

以上に説明したように本実施の形態では、１段のフライングキャパシタ回路で５レベルの電圧を出力可能である。これは、第１アーム回路と第２アーム回路が、第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６を介してたすき掛け接続されていることにより、正負２通りの電圧を出力可能になるためである。これに対して、第１アーム回路と第２アーム回路がたすき掛け接続されていない場合、３レベルの電圧しか出力できない。

以上の知見は、２段以上のフライングキャパシタ回路でも同じである。Ｎ段のフライングキャパシタ回路を用いた、たすき掛け接続されていない第１アーム回路と第２アーム回路を用いた場合、（２Ｎ＋１）レベルの電圧を出力可能である。一方、本実施の形態のように、Ｎ段のフライングキャパシタ回路を用いた、たすき掛け接続されている第１アーム回路と第２アーム回路を用いた場合、（２Ｎ＋３）レベルの電圧を出力可能である。即ち、本実施の形態ではキャパシタの数を、１段削減することができる。フライングキャパシタ回路はキャパシタの充放電を制御するため、段数が多いほど、スイッチングパターンが複雑化する。これに対して本実施の形態では、同じマルチレベル出力を実現する際のキャパシタの数を削減することができる。

図９の各期間において、２通りのスイッチングパターンを有する。期間１はスイッチングパターンＣとスイッチングパターンＤを有し、期間２はスイッチングパターンＡとスイッチングパターンＢを有し、期間３はスイッチングパターンＥとスイッチングパターンＦを有し、期間４はスイッチングパターンＧとスイッチングパターンＨを有する。

図１０（ａ）−（ｄ）は、スイッチングパターンＡ−Ｄにおける、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４のオン／オフ状態をまとめた図である。図１１（ａ）−（ｄ）は、スイッチングパターンＥ−Ｈにおける、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４のオン／オフ状態をまとめた図である。

図１０（ａ）に示すようにスイッチングパターンＡは、状態１（＋Ｖｄｃ）と状態２Ａ（＋Ｖｄｃ／２）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。デッドタイム期間は、貫通電流を防止するために挿入される。当該デッドタイム期間中、制御部３０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１、第８−４スイッチング素子Ｑ８４をオン状態に制御し、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−２スイッチング素子Ｑ７２、第７−３スイッチング素子Ｑ７３、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−２スイッチング素子Ｑ８２、第８−３スイッチング素子Ｑ８３をオフ状態に制御する。

図１０（ｂ）に示すようにスイッチングパターンＢは、状態１（＋Ｖｄｃ）と状態２Ｂ（＋Ｖｄｃ／２）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部３０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−２スイッチング素子Ｑ７２、第８−３スイッチング素子Ｑ８３をオン状態に制御し、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−１スイッチング素子Ｑ７１、第７−３スイッチング素子Ｑ７３、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−２スイッチング素子Ｑ８２、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。

図１０（ｃ）に示すようにスイッチングパターンＣは、状態３Ａ（０Ｖ）と状態２Ａ（＋Ｖｄｃ／２）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部３０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−３スイッチング素子Ｑ７３、第８−２スイッチング素子Ｑ８２をオン状態に制御し、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−１スイッチング素子Ｑ７１、第７−２スイッチング素子Ｑ７２、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−３スイッチング素子Ｑ８３、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。

図１０（ｄ）に示すようにスイッチングパターンＤは、状態３Ａ（０Ｖ）と状態２Ｂ（＋Ｖｄｃ／２）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部３０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１をオン状態に制御し、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−１スイッチング素子Ｑ７１、第７−２スイッチング素子Ｑ７２、第７−３スイッチング素子Ｑ７３、第８−２スイッチング素子Ｑ８２、第８−３スイッチング素子Ｑ８３、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。

図１１（ａ）に示すようにスイッチングパターンＥは、状態３Ｂ（０Ｖ）と状態４Ａ（−Ｖｄｃ／２）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部３０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−２スイッチング素子Ｑ７２、第８−３スイッチング素子Ｑ８３をオン状態に制御し、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１、第７−３スイッチング素子Ｑ７３、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−２スイッチング素子Ｑ８２、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。

図１１（ｂ）に示すようにスイッチングパターンＦは、状態３Ｂ（０Ｖ）と状態４Ｂ（−Ｖｄｃ／２）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部３０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−１スイッチング素子Ｑ７１、第８−４スイッチング素子Ｑ８４をオン状態に制御し、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−２スイッチング素子Ｑ７２、第７−３スイッチング素子Ｑ７３、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−２スイッチング素子Ｑ８２、第８−３スイッチング素子Ｑ８３をオフ状態に制御する。

図１１（ｃ）に示すようにスイッチングパターンＧは、状態５Ｂ（−Ｖｄｃ）と状態４Ａ（−Ｖｄｃ／２）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部３０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１をオン状態に制御し、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１、第７−２スイッチング素子Ｑ７２、第７−３スイッチング素子Ｑ７３、第８−２スイッチング素子Ｑ８２、第８−３スイッチング素子Ｑ８３、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。

図１１（ｄ）に示すようにスイッチングパターンＨは、状態５Ｂ（−Ｖｄｃ）と状態４Ｂ（−Ｖｄｃ／２）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。当該デッドタイム期間中、制御部３０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７−３スイッチング素子Ｑ７３、第８−２スイッチング素子Ｑ８２をオン状態に制御し、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１、第７−２スイッチング素子Ｑ７２、第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１、第８−３スイッチング素子Ｑ８３、第８−４スイッチング素子Ｑ８４をオフ状態に制御する。

図１２は、図９の期間２におけるスイッチング状態遷移と出力電圧の一例を示す図である。図１２において、「遷移」はデッドタイム期間に相当する。制御部３０は、各期間における２通りのスイッチングパターンを、第１キャパシタＣ１の電圧、第２キャパシタＣ２の電圧、出力電流の極性に応じて切り替える。第１キャパシタＣ１の電圧値、及び第２キャパシタＣ２の電圧値は、電圧センサ（不図示）で計測した値を使用してもよい。使用するキャパシタの充電時間／放電時間と電圧との関係を規定した充放電特性をもとに推定した値を使用してもよい。第１キャパシタＣ１及び第２キャパシタＣ２が充電中か放電中かは、出力電流の極性により決定される。期間２における遷移中の出力電圧も、出力電流の極性により、ＶｄｃかＶｄｃ／２かが決定される。

制御部３０は、設定された目標デューティ比をもとに、単位制御周期における状態１のオン時間Ｔ１と状態２のオン時間Ｔ２を決定する。なお目標デューティ比は、出力電流の目標値と、電流センサ（不図示）で実際に計測された出力電流の計測値との差分をもとに決定される。制御部３０は、上記目標デューティ比をもとに決定された状態２のオン時間Ｔ２を、第１キャパシタＣ１の電圧、第２キャパシタＣ２の電圧、出力電流の極性に応じて、状態２Ａのオン時間Ｔ２Ａと状態２Ｂのオン時間Ｔ２Ｂに時分割する。制御部３０は、状態２Ａのオン時間Ｔ２Ａと状態２Ｂのオン時間Ｔ２Ｂの合計が、上記目標デューティ比をもとに決定された状態２のオン時間Ｔ２と等しくなるように制御する。

図３に示した回路構成において、第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６には、直流電源部２の電圧より高い耐圧のスイッチング素子が使用される。一方、第１スイッチング素子Ｑ１〜第４スイッチング素子Ｑ４、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、及び第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４には、直流電源部２の電圧より低い耐圧のスイッチング素子が使用される。

例えば、系統３の電圧がＡＣ２００Ｖの場合において、直流電源部２として太陽電池や蓄電池が１つの直流バスに並列接続されている場合、当該直流バスの電圧が最大４５０Ｖ程度まで上昇することがある。第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６は、当該直流バスの電圧を１つのスイッチング素子で受ける経路が形成される可能性があるため、第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６は、４５０Ｖ以上の耐圧が必要である。例えば、第１スイッチング素子Ｑ１→第５スイッチング素子Ｑ５→第４スイッチング素子Ｑ４の経路が形成され、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４がオン状態の場合、第５スイッチング素子Ｑ５には、４５０Ｖ印加される可能性がある。そこで第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６に、４５０Ｖにマージンを加えた約６００Ｖ耐圧のスイッチング素子を使用する。

第１スイッチング素子Ｑ１〜第４スイッチング素子Ｑ４は、上記直流バスの電圧を２つのスイッチング素子で受ける経路が形成される可能性があるため、第１スイッチング素子Ｑ１〜第４スイッチング素子Ｑ４はそれぞれ、（４５０／２）Ｖ以上の耐圧が必要である。例えば、第１スイッチング素子Ｑ１→第５スイッチング素子Ｑ５→第４スイッチング素子Ｑ４の経路が形成され、第５スイッチング素子Ｑ５がオン状態の場合、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４にそれぞれ、（４５０／２）Ｖ印加される可能性がある。そこで第１スイッチング素子Ｑ１〜第４スイッチング素子Ｑ４に、（４５０／２）Ｖにマージンを加えた約３００Ｖ耐圧のスイッチング素子を使用する。

第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、及び第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４は、上記直流バスの電圧を４つのスイッチング素子で受ける経路が形成される可能性があるため、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、及び第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４はそれぞれ、（４５０／４）Ｖ以上の耐圧が必要である。例えば、第１スイッチング素子Ｑ１→第７−１スイッチング素子Ｑ７１→第７−２スイッチング素子Ｑ７２→第７−３スイッチング素子Ｑ７３→第７−４スイッチング素子Ｑ７４→第２スイッチング素子Ｑ２の経路が形成され、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２がオン状態の場合、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４にそれぞれ、（４５０／４）Ｖ印加される可能性がある。そこで第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、及び第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４に、（４５０／４）Ｖにマージンを加えた約１５０Ｖ耐圧のスイッチング素子を使用する。

なお、第７−１スイッチング素子Ｑ７１と第７−２スイッチング素子Ｑ７２との接続点と、第７−３スイッチング素子Ｑ７３と第７−４スイッチング素子Ｑ７４との接続点との間には第１キャパシタＣ１が接続されており、第１キャパシタＣ１は直流電源部２の電圧の１／４に相当する電荷を充電可能であるため、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４間において、略１／４ずつの分圧が可能である。

上述のように高耐圧のスイッチング素子は、スイッチング速度の限界が低くなるが、図３の回路構成では、高耐圧の第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６は、高周波スイッチングされない箇所に使用されており、スイッチング制御に対する追従遅れは基本的に発生しない。一方、第１フライングキャパシタ回路Ｆ１及び第２フライングキャパシタ回路Ｆ２に、低耐圧の第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、及び第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４を使用することにより、導通損失及びスイッチング損失を低減でき、高効率化を図ることができる。

図１３は、図３の回路構成の第１スイッチング素子Ｑ１〜第４スイッチング素子Ｑ４をそれぞれ、２直列のより低耐圧のスイッチング素子に置き換えた回路構成を示す図である。図３の第１スイッチング素子Ｑ１は、第１−１スイッチング素子Ｑ１ａと第１−２スイッチング素子Ｑ１ｂの直列回路に置き換えられる。第２スイッチング素子Ｑ２−第４スイッチング素子Ｑ４も同様である。

第１−１スイッチング素子Ｑ１ａと第１−２スイッチング素子Ｑ１ｂのそれぞれには、第１スイッチング素子Ｑ１の耐圧の約半分の耐圧のスイッチング素子が使用される。例えば、第１フライングキャパシタ回路Ｆ１に含まれる第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４と同じスイッチング素子が使用される。第２−１スイッチング素子Ｑ２ａと第２−２スイッチング素子Ｑ２ｂ、第３−１スイッチング素子Ｑ３ａと第３−２スイッチング素子Ｑ３ｂ、及び第４−１スイッチング素子Ｑ４ａと第４−２スイッチング素子Ｑ４ｂも同様である。

３００Ｖ耐圧のスイッチング素子を１５０Ｖ耐圧のスイッチング素子に置き換えると、導通損失を１／２より小さくできる。従って、１５０Ｖ耐圧のスイッチング素子を２直列で使用した方が、導通損失を低減することができる。

なお３００Ｖ耐圧のスイッチング素子を、２直列の１５０Ｖ耐圧のスイッチング素子（２個）に置き換えた場合、電流容量が不足する場合がある。その場合、３００Ｖ耐圧のスイッチング素子を、２直２並列の１５０Ｖ耐圧のスイッチング素子（４個）に置き換える。

第１スイッチング素子Ｑ１〜第４スイッチング素子Ｑ４は、高周波スイッチングされない箇所のスイッチング素子である。従って、２直列化／２直２並列化された複数のスイッチング素子間において、素子ばらつき等に起因するオン／オフタイミングの僅かなずれは許容される。

図１４は、図３の回路構成の第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６をそれぞれ、４直列のより低耐圧のスイッチング素子に置き換えた回路構成を示す図である。図３の第５スイッチング素子Ｑ５は、第５−１スイッチング素子Ｑ５ａ〜第５−４スイッチング素子Ｑ５ｄの直列回路に置き換えられる。第６スイッチング素子Ｑ６も同様である。

第５−１スイッチング素子Ｑ５ａ〜第５−４スイッチング素子Ｑ５ｄのそれぞれには、第５スイッチング素子Ｑ５の耐圧の約１／４の耐圧のスイッチング素子が使用される。例えば、第１フライングキャパシタ回路Ｆ１に含まれる第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４と同じスイッチング素子が使用される。第６−１スイッチング素子Ｑ６ａ〜第６−４スイッチング素子Ｑ６ｄも同様である。

図１５は、図３の回路構成に短絡回路を追加した回路構成を示す図である。短絡回路は、第１フライングキャパシタ回路Ｆ１の中点と第２フライングキャパシタ回路Ｆ２の中点との間に接続される。即ち、直交変換部１０の出力端子間に接続される。図１５では、短絡回路が、第９−１スイッチング素子Ｑ９１と第９−２スイッチング素子Ｑ９２が逆向きに直列接続された双方向スイッチで構成される例を示している。なお短絡回路には、ＩＧＢＴ又はＭＯＳＦＥＴの代わりに、ＧａＮ（窒化ガリウム）などのワイドバンドギャップの半導体スイッチを使用してもよい。

図１６は、図９に示した擬似的正弦波のゼロクロスを示す図である。図１６に示すように期間１から期間３に遷移する際、出力電圧がゼロクロスする。期間３から期間１に遷移する際も、同様に出力電圧がゼロクロスする。制御部３０は、電力変換装置１の出力する交流電力のゼロクロス付近で、第９−１スイッチング素子Ｑ９１及び第９−２スイッチング素子Ｑ９２をオン状態にして短絡回路を短絡させる。

図１７（ａ）、（ｂ）は、スイッチングパターンＩにおける、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４、第９−１スイッチング素子Ｑ９１、第９−２スイッチング素子Ｑ９２のオン／オフ状態をまとめた図である。図１７（ａ）は短絡回路が設けられない場合のスイッチングパターンＩを示しており、図１７（ｂ）は短絡回路が設けられる場合のスイッチングパターンＩを示している。なお状態３Ａ及び状態３Ｂでは、第９−１スイッチング素子Ｑ９１及び第９−２スイッチング素子Ｑ９２はオフ状態に制御される。

スイッチングパターンＩは、状態３Ａ（０Ｖ）と状態３Ｂ（０Ｖ）間の切り替え時におけるスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。図１７（ａ）に示す例では、当該デッドタイム期間中、制御部３０は第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４の全てをオフ状態（以下、全オフ状態という）に制御する。

全オフ状態では、第１フライングキャパシタ回路Ｆ１の中点と第２フライングキャパシタ回路Ｆ２の中点間が電気的に分離されるため、いずれかのアームの還流ダイオードに電流が流れると、第１フライングキャパシタ回路Ｆ１の中点または第２フライングキャパシタ回路Ｆ２の電位が変動して、０Ｖから離れてしまうことがある。

図１７（ｂ）に示す例では、状態３Ａと全オフ状態との間に、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４のオン／オフ状態が状態３Ａのオン／オフ状態と同じで、第９−１スイッチング素子Ｑ９１及び第９−２スイッチング素子Ｑ９２がオフ状態の短絡状態Ａを設ける。

同様に状態３Ｂと全オフ状態との間に、第１スイッチング素子Ｑ１〜第６スイッチング素子Ｑ６、第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４のオン／オフ状態が状態３Ｂのオン／オフ状態と同じで、第９−１スイッチング素子Ｑ９１及び第９−２スイッチング素子Ｑ９２がオフ状態の短絡状態Ｂを設ける。

このように全オフ状態に移行する前に第９−１スイッチング素子Ｑ９１と第９−２スイッチング素子Ｑ９２をオフ状態に制御して、出力端子間を短絡させることにより、状態３Ａ（０Ｖ）と状態３Ｂ（０Ｖ）間の切り替え時において、出力電圧が０Ｖから離れてしまうことを防止することができる。即ち、出力電圧を０Ｖに維持すべき期間において、短絡回路を短絡させることにより、出力電圧が０Ｖから離れてしまうことを防止することができる。

図１８は、図３の回路構成に第１ＤＣ／ＤＣコンバータ１１及び第２ＤＣ／ＤＣコンバータ１２を追加した回路構成を示す図である。第１キャパシタＣ１及び第２キャパシタＣ２が充電された状態では、それぞれ直流電源部２の電圧の１／４の電圧幅で安定するはずである。しかしながら、系統３の過渡応答や位相跳躍などが発生すると、第１キャパシタＣ１の電圧と、第２キャパシタＣ２の電圧とのバランスが崩れるときがある。

図１８に示す回路構成では、第１キャパシタＣ１と並列に第１ＤＣ／ＤＣコンバータ１１を接続して、第１キャパシタＣ１の電圧を安定させている。同様に第２キャパシタＣ２と並列に第２ＤＣ／ＤＣコンバータ１２を接続することにより、第２キャパシタＣ２の電圧を安定させている。第１ＤＣ／ＤＣコンバータ１１は、第１キャパシタＣ１が充電された状態において、第１キャパシタＣ１の正極電位を直流電源部２の正極電位に、第１キャパシタＣ１の負極電位を、直流電源部２の電圧の３／４の電位に制御する。第２ＤＣ／ＤＣコンバータ１２は、第１キャパシタＣ１が充電された状態において、第２キャパシタＣ２の正極電位を、直流電源部２の電圧の１／４の電位に、第２キャパシタＣ２の負極電位を直流電源部２の負極電位に制御する。

図１９は、図３の回路構成に絶縁型ＤＣ／ＤＣコンバータ１３を追加した回路構成を示す図である。図１９に示す回路構成では、第１キャパシタＣ１及び第２キャパシタＣ２と並列に絶縁型ＤＣ／ＤＣコンバータ１３が接続される。上述のように第１キャパシタＣ１の正極電位と第２キャパシタＣ２の正極電位、第１キャパシタＣ１の負極電位と第２キャパシタＣ２の負極電位はそれぞれ異なる。これに対して、絶縁型ＤＣ／ＤＣコンバータ１３は、トランスにより１次側と２次側が絶縁されているため、１次側と２次側の基準電位が揃っている必要がない。図１９に示す回路構成では、第１キャパシタＣ１の電力と第２キャパシタＣ２の電力を、絶縁型ＤＣ／ＤＣコンバータ１３を介して融通し合うことが可能である。

図２０は、図３の回路構成にアクティブバッファ回路１４を追加した回路構成を示す図である。図２０に示す回路構成では、直流電源部２と並列にアクティブバッファ回路１４が接続される。直流電源部２と直交変換部１０を接続する直流バスの正側配線と負側配線間には、大容量の電解コンデンサが接続されることが多い。近年、当該電解コンデンサを、電解コンデンサより寿命が長いフィルムコンデンサに置き換える設計方法が、採用され始めている。

フィルムコンデンサは、電解コンデンサより高価であり体積も大きい。同じ容量の場合、フィルムコンデンサの体積が、電解コンデンサの１０倍以上の体積になる場合もある。そこでフィルムコンデンサの容量を小さくすることが考えられる。それにより直流バスの容量が小さくなると、リップルノイズの影響が大きくなる。これに対して、アクティブバッファ回路１４を追加することにより、リップルノイズの影響を低減することができる。従って、大容量の電解コンデンサを、当該電解コンデンサより容量が小さいフィルムコンデンサに置き換えることができ、コンデンサの寿命を延ばすことができる。

以上説明したように本実施の形態によれば、高効率で小型の電力変換装置１を実現することができる。第１フライングキャパシタ回路Ｆ１及び第２フライングキャパシタ回路Ｆ２を用いたマルチレベル電力変換装置であるため、フィルタ部２０の第１リアクトルＬ１及び第２リアクトルＬ２のサイズを小さくすることができる。

また、擬似的正弦波の半波を実際に生成している第１フライングキャパシタ回路Ｆ１に含まれる第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、及び第２フライングキャパシタ回路Ｆ２に含まれる第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４を高速（例えば、２０ｋＨｚ）にスイッチングすることにより、フィルタ部２０の第１リアクトルＬ１及び第２リアクトルＬ２のサイズをさらに小さくすることができる。

また、高速スイッチングされる第７−１スイッチング素子Ｑ７１〜第７−４スイッチング素子Ｑ７４、及び第８−１スイッチング素子Ｑ８１〜第８−４スイッチング素子Ｑ８４に、低耐圧のスイッチング素子を使用することにより、導通損失及びスイッチング損失を低減することができる。

また、導通損失及びスイッチング損失が相対的に大きい高耐圧のスイッチング素子は、第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６の２個しか使用しない。また、相対的にスイッチング速度が遅い第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６は、極性切替時にのみスイッチングする箇所に使用する。このように高耐圧のスイッチング素子が高周波スイッチングしないことにより、スイッチング損失の増大を抑制することができる。また電力変換装置１全体としては高周波化が容易に可能であり、高周波化することにより、第１リアクトルＬ１及び第２リアクトルＬ２のサイズを小さくすることができる。

また第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６は相補的に動作するため、直流電源部２から供給される電流が、高耐圧のスイッチング素子を２個通過するスイッチングパターンが発生しない。これに対してＨブリッジ回路では、高耐圧のスイッチング素子を２個通過するスイッチングパターンが発生する。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

上述の実施の形態では、第１フライングキャパシタ回路Ｆ１及び第２フライングキャパシタ回路Ｆ２に、１段のフライングキャパシタ回路を使用する例を示した。この点、２段以上のフライングキャパシタ回路を使用してもよい。

図２１は、図１３の回路構成の第１フライングキャパシタ回路Ｆ１及び第２フライングキャパシタ回路Ｆ２を、３段のフライングキャパシタ回路に置き換えた回路構成を示す図である。図２１に示す回路構成では、９レベル（＋Ｖｄｃ、＋Ｖｄｃ＊３／４、＋Ｖｄｃ／２、＋Ｖｄｃ／４、０、−Ｖｄｃ＊３／４、−Ｖｄｃ／２、−Ｖｄｃ／４、−Ｖｄｃ）の電圧を出力可能である。

図２１の回路構成において、第１フライングキャパシタ回路Ｆ１に含まれる第７−１スイッチング素子Ｑ７１〜第７−８スイッチング素子Ｑ７８、及び第２フライングキャパシタ回路Ｆ２に含まれる第８−１スイッチング素子Ｑ８１〜第８−８スイッチング素子Ｑ８８に、約７５Ｖ耐圧のスイッチング素子を使用する。

第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６には、約６００Ｖ耐圧のスイッチング素子を使用し、第１−１スイッチング素子Ｑ１ａ、第１−２スイッチング素子Ｑ１ｂ、第２−１スイッチング素子Ｑ２ａ、第２−２スイッチング素子Ｑ２ｂ、第３−１スイッチング素子Ｑ３ａ、第３−２スイッチング素子Ｑ３ｂ、第４−１スイッチング素子Ｑ４ａ、第４−２スイッチング素子Ｑ４ｂには、約１５０Ｖ耐圧のスイッチング素子を使用する。図２１に示すように９レベル出力の電力変換装置１を使用すれば、より滑らかな擬似的正弦波を生成することができる。

なお、実施の形態は、以下の項目によって特定されてもよい。

［項目１］
直流電源（２）と並列に、第１スイッチング素子（Ｑ１）、第１フライングキャパシタ回路（Ｆ１）、第２スイッチング素子（Ｑ２）の順に直列接続された第１アーム回路と、
前記直流電源（２）及び前記第１アーム回路と並列に、第３スイッチング素子（Ｑ３）、第２フライングキャパシタ回路（Ｆ２）、第４スイッチング素子（Ｑ４）の順に直列接続された第２アーム回路と、
前記第１スイッチング素子（Ｑ１）と前記第１フライングキャパシタ回路（Ｆ１）との接続点と、前記第２フライングキャパシタ回路（Ｆ２）と前記第４スイッチング素子（Ｑ４）との接続点との間に接続された第５スイッチング素子（Ｑ５）と、
前記第３スイッチング素子（Ｑ３）と前記第２フライングキャパシタ回路（Ｆ２）との接続点と、前記第１フライングキャパシタ回路（Ｆ１）と前記第２スイッチング素子（Ｑ２）との接続点との間に接続された第６スイッチング素子（Ｑ６）と、を備え、
前記第１フライングキャパシタ回路（Ｆ１）の中点と、前記第２フライングキャパシタ回路（Ｆ２）の中点から交流電力を出力することを特徴とする電力変換装置（１）。
これによれば、高効率で小型の電力変換装置（１）を実現することができる。
［項目２］
前記第１スイッチング素子（Ｑ１）、前記第６スイッチング素子（Ｑ６）、及び前記第４スイッチング素子（Ｑ４）がオン状態、並びに前記第２スイッチング素子（Ｑ２）、前記第５スイッチング素子（Ｑ５）、及び前記第３スイッチング素子（Ｑ３）がオフ状態で前記交流電力の半波を生成し、
前記第１スイッチング素子（Ｑ１）、前記第６スイッチング素子（Ｑ６）、及び前記第４スイッチング素子（Ｑ４）がオフ状態、並びに前記第２スイッチング素子（Ｑ２）、前記第５スイッチング素子（Ｑ５）、及び前記第３スイッチング素子（Ｑ３）がオン状態で前記交流電力の逆極性の半波を生成することを特徴とする項目１に記載の電力変換装置（１）。
このように第１スイッチング素子（Ｑ１）〜第６スイッチング素子（Ｑ６）が制御されることにより、交流電力の極性を切り替えることができる。
［項目３］
前記第１スイッチング素子（Ｑ１）、前記第６スイッチング素子（Ｑ６）、及び前記第４スイッチング素子（Ｑ４）がオン状態、並びに前記第２スイッチング素子（Ｑ２）、前記第５スイッチング素子（Ｑ５）、及び前記第３スイッチング素子（Ｑ３）がオフ状態と、
前記第１スイッチング素子（Ｑ１）、前記第６スイッチング素子（Ｑ６）、及び前記第４スイッチング素子（Ｑ４）がオフ状態、並びに前記第２スイッチング素子（Ｑ２）、前記第５スイッチング素子（Ｑ５）、及び前記第３スイッチング素子（Ｑ３）がオン状態の切替が、
前記第１フライングキャパシタ回路（Ｆ１）の中点と前記第２フライングキャパシタ回路（Ｆ２）の中点から出力される出力電圧の極性を切り替えるときに動作する項目１に記載の電力変換装置。
このように第１スイッチング素子（Ｑ１）〜第６スイッチング素子（Ｑ６）が制御されることにより、交流電力の極性を切り替えることができる。
［項目４］
前記第１フライングキャパシタ回路（Ｆ１）は、
直列接続された第７−１スイッチング素子（Ｑ７１）、第７−２スイッチング素子（Ｑ７２）、第７−３スイッチング素子（Ｑ７３）、及び第７−４スイッチング素子（Ｑ７４）と、
前記第７−１スイッチング素子（Ｑ７１）と第７−２スイッチング素子（Ｑ７２）との接続点と、第７−３スイッチング素子（Ｑ７３）と第７−４スイッチング素子（Ｑ７４）との接続点との間に接続された第１キャパシタ（Ｃ１）と、を含み、
前記第２フライングキャパシタ回路（Ｆ２）は、
直列接続された第８−１スイッチング素子（Ｑ８１）、第８−２スイッチング素子（Ｑ８２）、第８−３スイッチング素子（Ｑ８３）、及び第８−４スイッチング素子（Ｑ８４）と、
前記第８−１スイッチング素子（Ｑ８１）と第８−２スイッチング素子（Ｑ８２）との接続点と、第８−３スイッチング素子（Ｑ８３）と第８−４スイッチング素子（Ｑ８４）との接続点との間に接続された第２キャパシタ（Ｃ２）と、を含むことを特徴とする項目１から３のいずれか１項に記載の電力変換装置（１）。
これによれば、５レベルの電圧を生成することができる。
［項目５］
前記第５スイッチング素子（Ｑ５）、及び前記第６スイッチング素子（Ｑ６）には、前記直流電源（２）の電圧より高い耐圧の素子が使用され、
前記第１スイッチング素子（Ｑ１）、前記第２スイッチング素子（Ｑ２）、前記第３スイッチング素子（Ｑ３）、前記第４スイッチング素子（Ｑ４）、前記第７−１スイッチング素子（Ｑ７１）、前記第７−２スイッチング素子（Ｑ７２）、前記第７−３スイッチング素子（Ｑ７３）、前記第７−４スイッチング素子（Ｑ７４）、前記第８−１スイッチング素子（Ｑ８１）、前記第８−２スイッチング素子（Ｑ８２）、前記第８−３スイッチング素子（Ｑ８３）、及び前記第８−４スイッチング素子（Ｑ８４）には、前記直流電源（２）の電圧より低い耐圧の素子が使用されることを特徴とする項目４に記載の電力変換装置（１）。
高速スイッチングが不要な箇所に高耐圧のスイッチング素子を使用し、高速スイッチングが必要な箇所に低耐圧のスイッチング素子を使用することにより、安全性を確保しつつ、全体としての導通損失及びスイッチング損失を低減することができる。
［項目６］
前記第１フライングキャパシタ回路（Ｆ１）は、Ｎ（Ｎは自然数）個のキャパシタを含み、
前記第２フライングキャパシタ回路（Ｆ２）は、Ｎ（Ｎは自然数）個のキャパシタを含み、
前記第１フライングキャパシタ回路（Ｆ１）の中点と、前記第２フライングキャパシタ回路（Ｆ２）の中点から、（２Ｎ＋３）レベルの電圧が出力されることを特徴とする項目１から３のいずれか１項に記載の電力変換装置（１）。
これによれば、少ないキャパシタの数で、より多くの電圧レベルを生成することができる。
［項目７］
前記第１スイッチング素子（Ｑ１）、前記第２スイッチング素子（Ｑ２）、前記第３スイッチング素子（Ｑ３）、及び前記第４スイッチング素子（Ｑ４）の少なくとも１つが、前記第１フライングキャパシタ回路（Ｆ１）、及び前記第２フライングキャパシタ回路（Ｆ２）に含まれるスイッチング素子の耐圧に対応する複数のスイッチング素子で構成される直列回路または直並列回路に置き換えられることを特徴とする項目１から６のいずれか１項に記載の電力変換装置（１）。
これによれば、導通損失及びスイッチング損失を低減することができる。
［項目８］
前記第１フライングキャパシタ回路（Ｆ１）の中点と、前記第２フライングキャパシタ回路（Ｆ２）の中点との間に接続された短絡回路（Ｑ９１、Ｑ９２）をさらに備えることを特徴とする項目１から７のいずれか１項に記載の電力変換装置（１）。
これによれば、マルチレベルの１つに含まれる０Ｖを高精度に生成することができる。
［項目９］
前記短絡回路（Ｑ９１、Ｑ９２）は、前記交流電力のゼロクロス付近において短絡することを特徴とする項目８に記載の電力変換装置（１）。
これによれば、交流電力がゼロクロスする際に、０Ｖ以外の電圧が出力されることを回避することができる。
［項目１０］
前記短絡回路（Ｑ９１、Ｑ９２）は、前記電力変換装置（１）の出力電圧を０Ｖに維持すべき期間に短絡することを特徴とする項目８または９に記載の電力変換装置（１）。
これによれば、交流電力がゼロクロスする際に、０Ｖ以外の電圧が出力されることを回避することができる。
［項目１１］
前記第１フライングキャパシタ回路（Ｆ１）、及び前記第２フライングキャパシタ回路（Ｆ２）に含まれる少なくとも１つのキャパシタと並列に接続されたＤＣ／ＤＣコンバータ（１１、１２、１３）をさらに備えることを特徴とする項目１から１０のいずれか１項に記載の電力変換装置（１）。
これによれば、第１キャパシタ（Ｃ１）及び／又は第２キャパシタ（Ｃ２）の電圧を安定化させることができる。
［項目１２］
前記直流電源（２）と並列に接続されたアクティブバッファ回路（１４）をさらに備えることを特徴とする項目１から１１のいずれか１項に記載の電力変換装置（１）。
これによれば、直流バスに重畳されるリップルノイズを低減することができる。

１ 電力変換装置、 ２ 直流電源部、 ３ 系統、 １０ 直交変換部、 ２０ フィルタ部、 ３０ 制御部、 Ｆ１ 第１フライングキャパシタ回路、 Ｆ２ 第２フライングキャパシタ回路、 Ｑ１ 第１スイッチング素子、 Ｑ２ 第２スイッチング素子、 Ｑ３ 第３スイッチング素子、 Ｑ４ 第４スイッチング素子、 Ｑ５ 第５スイッチング素子、 Ｑ６ 第６スイッチング素子、 Ｑ７１ 第７−１スイッチング素子、 Ｑ７２ 第７−２スイッチング素子、 Ｑ７３ 第７−３スイッチング素子、 Ｑ７４ 第７−４スイッチング素子、 Ｑ８１ 第８−１スイッチング素子、 Ｑ８２ 第８−２スイッチング素子、 Ｑ８３ 第８−３スイッチング素子、 Ｑ８４ 第８−４スイッチング素子、 Ｑ９１ 第９−１スイッチング素子、 Ｑ９２ 第９−２スイッチング素子、 Ｄ１ 第１ダイオード、 Ｄ２ 第２ダイオード、 Ｄ３ 第３ダイオード、 Ｄ４ 第４ダイオード、 Ｄ５ 第５ダイオード、 Ｄ６ 第６ダイオード、 Ｄ７１ 第７−１ダイオード、 Ｄ７２ 第７−２ダイオード、 Ｄ７３ 第７−３ダイオード、 Ｄ７４ 第７−４ダイオード、 Ｄ８１ 第８−１ダイオード、 Ｄ８２ 第８−２ダイオード、 Ｄ８３ 第８−３ダイオード、 Ｄ８４ 第８−４ダイオード、 Ｄ９１ 第９−１ダイオード、 Ｄ９２ 第９−２ダイオード、 Ｃ１ 第１キャパシタ、 Ｃ２ 第２キャパシタ、 Ｌ１ 第１リアクトル、 Ｌ２ 第２リアクトル、 Ｌ３ 第３キャパシタ、 １１ 第１ＤＣ／ＤＣコンバータ、 １２ 第２ＤＣ／ＤＣコンバータ、 １３ 絶縁型ＤＣ／ＤＣコンバータ、 １４ アクティブバッファ回路。

Claims (12)

1. 直流電源と並列に、第１スイッチング素子、第１フライングキャパシタ回路、第２スイッチング素子の順に直列接続された第１アーム回路と、
   前記直流電源及び前記第１アーム回路と並列に、第３スイッチング素子、第２フライングキャパシタ回路、第４スイッチング素子の順に直列接続された第２アーム回路と、
   前記第１スイッチング素子と前記第１フライングキャパシタ回路との接続点と、前記第２フライングキャパシタ回路と前記第４スイッチング素子との接続点との間に接続された第５スイッチング素子と、
   前記第３スイッチング素子と前記第２フライングキャパシタ回路との接続点と、前記第１フライングキャパシタ回路と前記第２スイッチング素子との接続点との間に接続された第６スイッチング素子と、を備え、
   前記第１フライングキャパシタ回路の中点と、前記第２フライングキャパシタ回路の中点から交流電力を出力することを特徴とする電力変換装置。
2. 前記第１スイッチング素子、前記第６スイッチング素子、及び前記第４スイッチング素子がオン状態、並びに前記第２スイッチング素子、前記第５スイッチング素子、及び前記第３スイッチング素子がオフ状態で前記交流電力の半波を生成し、
   前記第１スイッチング素子、前記第６スイッチング素子、及び前記第４スイッチング素子がオフ状態、並びに前記第２スイッチング素子、前記第５スイッチング素子、及び前記第３スイッチング素子がオン状態で前記交流電力の逆極性の半波を生成することを特徴とする請求項１に記載の電力変換装置。
3. 前記第１スイッチング素子、前記第６スイッチング素子、及び前記第４スイッチング素子がオン状態、並びに前記第２スイッチング素子、前記第５スイッチング素子、及び前記第３スイッチング素子がオフ状態と、
   前記第１スイッチング素子、前記第６スイッチング素子、及び前記第４スイッチング素子がオフ状態、並びに前記第２スイッチング素子、前記第５スイッチング素子、及び前記第３スイッチング素子がオン状態の切替が、
   前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点から出力される出力電圧の極性を切り替えるときに動作する請求項１に記載の電力変換装置。
4. 前記第１フライングキャパシタ回路は、
   直列接続された第７−１スイッチング素子、第７−２スイッチング素子、第７−３スイッチング素子、及び第７−４スイッチング素子と、
   前記第７−１スイッチング素子と第７−２スイッチング素子との接続点と、第７−３スイッチング素子と第７−４スイッチング素子との接続点との間に接続された第１キャパシタと、を含み、
   前記第２フライングキャパシタ回路は、
   直列接続された第８−１スイッチング素子、第８−２スイッチング素子、第８−３スイッチング素子、及び第８−４スイッチング素子と、
   前記第８−１スイッチング素子と第８−２スイッチング素子との接続点と、第８−３スイッチング素子と第８−４スイッチング素子との接続点との間に接続された第２キャパシタと、を含むことを特徴とする請求項１から３のいずれか１項に記載の電力変換装置。
5. 前記第５スイッチング素子、及び前記第６スイッチング素子には、前記直流電源の電圧より高い耐圧の素子が使用され、
   前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、前記第４スイッチング素子、前記第７−１スイッチング素子、前記第７−２スイッチング素子、前記第７−３スイッチング素子、前記第７−４スイッチング素子、前記第８−１スイッチング素子、前記第８−２スイッチング素子、前記第８−３スイッチング素子、及び前記第８−４スイッチング素子には、前記直流電源の電圧より低い耐圧の素子が使用されることを特徴とする請求項４に記載の電力変換装置。
6. 前記第１フライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、
   前記第２フライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、
   前記第１フライングキャパシタ回路の中点と、前記第２フライングキャパシタ回路の中点から、（２Ｎ＋３）レベルの電圧が出力されることを特徴とする請求項１から３のいずれか１項に記載の電力変換装置。
7. 前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、及び前記第４スイッチング素子の少なくとも１つが、前記第１フライングキャパシタ回路、及び前記第２フライングキャパシタ回路に含まれるスイッチング素子の耐圧に対応する複数のスイッチング素子で構成される直列回路または直並列回路に置き換えられることを特徴とする請求項１から６のいずれか１項に記載の電力変換装置。
8. 前記第１フライングキャパシタ回路の中点と、前記第２フライングキャパシタ回路の中点との間に接続された短絡回路をさらに備えることを特徴とする請求項１から７のいずれか１項に記載の電力変換装置。
9. 前記短絡回路は、前記交流電力のゼロクロス付近において短絡することを特徴とする請求項８に記載の電力変換装置。
10. 前記短絡回路は、前記電力変換装置の出力電圧を０Ｖに維持すべき期間に短絡することを特徴とする請求項８または９に記載の電力変換装置。
11. 前記第１フライングキャパシタ回路、及び前記第２フライングキャパシタ回路に含まれる少なくとも１つのキャパシタと並列に接続されたＤＣ／ＤＣコンバータをさらに備えることを特徴とする請求項１から１０のいずれか１項に記載の電力変換装置。
12. 前記直流電源と並列に接続されたアクティブバッファ回路をさらに備えることを特徴とする請求項１から１１のいずれか１項に記載の電力変換装置。

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