WO2014073656A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the semiconductor device.
  • FIG. 5 is a circuit diagram showing a configuration of an internal combustion engine ignition device 700.
  • the internal combustion engine igniter 700 includes an ECU (Engine Control Unit) 51, an ignition IC 52, an ignition coil 56, an ignition plug 60, and a voltage source 59.
  • the ignition IC 52 is composed of a protective diode 53, an IGBT (Insulated Gate Bipolar Transistor) 54, and resistors 55 and 61.
  • the ignition coil 56 is composed of a primary coil 57 and a secondary coil 58.
  • the voltage source 59 is a constant voltage (for example, about 14 V), and is connected to one terminal of the primary coil 57 of the ignition coil 56.
  • the other terminal of the primary coil 57 is connected to the C terminal (collector electrode of the IGBT 54) of the ignition IC 52.
  • the E terminal (emitter electrode of the IGBT 54) of the ignition IC 52 is connected to the ground, and the G terminal (gate electrode of the IGBT 54) of the ignition IC 52 is connected to the ECU 51.
  • the ECU 51 has a function of transmitting a signal for controlling on (short circuit) and off (open) of the IGBT 54 constituting the ignition IC 52 to the G terminal of the ignition IC 52.
  • the IGBT 54 of the IC 52 for ignition short-circuits.
  • the IGBT 54 of the ignition IC 52 is opened.
  • the on signal output from the ECU 51 is applied to the G terminal of the ignition IC 52
  • the IGBT 54 of the ignition IC 52 is short-circuited, and the voltage source 59 ignites the ignition coil 56 via the primary coil 57.
  • the collector current Ic starts to flow to the C terminal of the IC 52 for IC.
  • the off signal output from the ECU 51 is applied to the G terminal of the ignition IC 52
  • the IGBT 54 of the ignition IC 52 is opened, and the collector current Ic rapidly decreases. Due to the rapid change of the collector current Ic, the voltage between both ends of the primary coil 57 rapidly increases.
  • the voltage across the secondary coil 58 also increases to several tens of kV (eg, 30 kV), and the voltage is applied to the spark plug 60.
  • the spark plug 60 discharges when the applied voltage reaches a desired voltage.
  • the protection diode 53 constituting the ignition IC 52 will be described.
  • a surge voltage of several hundred volts for example, 400 V
  • an initial surge current is directed from the C terminal of the ignition IC 52 to the gate of the IGBT 54 through the protective diode 53 (Zener diode). It occurs.
  • the initial surge current short-circuits the IGBT 54, and a collector current Ic is generated following the initial surge current.
  • the collector current Ic following the initial surge current is a current that causes the charge of the C terminal (collector electrode of the IGBT 54) of the ignition IC 52 to flow to the ground, so the potential of the C terminal of the ignition IC 52 is lowered to the potential of the voltage source 59 . That is, the protection diode 53 acts as a protection device that protects the IGBT 54 from the application of an overvoltage.
  • the protective diode 53 is connected between the collector and gate of the IGBT 54.
  • the gate potential of the IGBT 54 is increased by the current flowing at the clamp voltage of the protective diode 53 and the resistor 61.
  • the protective diode 53 plays a role of protecting the IGBT 54 so that the IGBT 54 will not be destroyed when a high voltage is applied to the collector of the IGBT 54.
  • a semiconductor device such as an IGBT 54 which is a power semiconductor element mounted on the internal combustion engine ignition device 700 shown in FIG. 5 may be applied with a surge voltage due to several causes. For example, there are an external surge voltage, a noise voltage, and a surge voltage generated by the operation of the IGBT 54 itself which is a power semiconductor element. Therefore, a protective diode 53 is disposed between the collector and gate of the IGBT 54, and an excessive voltage is clamped by the protective diode 53 so that an excessive voltage is not applied to the IGBT 54, and a semiconductor device (IC 52 for ignition) It achieves a high resistance to breakage.
  • FIG. 6 is a cross-sectional view showing the structure of a conventional semiconductor device 600.
  • FIG. 6A is a plan view of an essential part of a conventional semiconductor device 600
  • FIG. 6B is a sectional view of an essential part of the conventional semiconductor device 600.
  • the high impurity concentration p + layer 72 and the low impurity concentration n ⁇ layer 70 are formed on the LOCOS oxide film 5 in the edge termination region 104 of the IGBT 102 (corresponding to the IGBT 54 in FIG. 5). An pn junction between them is formed.
  • the p + layer 72 and the n ⁇ layer 70 are made of polysilicon.
  • the p + layer 72 and the n ⁇ layer 70 are alternately and repeatedly arranged in a plurality and connected in series.
  • Both ends of the polysilicon layer constituting the protective diode 105 are n + layers 71 of high impurity concentration.
  • the n + layer 71 is in contact with the n ⁇ layer 70 on the most end side of the polysilicon layer.
  • the p + layer 72, the n ⁇ layer 70 and the n + layer 71 constitute a protective diode 105 (corresponding to the protective diode 53 in FIG. 5).
  • the protective diode 105 is connected between the collector and gate of the IGBT 102.
  • the n + layers 71 at both ends of the polysilicon layer constituting the protective diode 105 are connected to the collector and gate of the IGBT 102, respectively.
  • the low impurity concentration n ⁇ layer 70 constituting the protective diode 105 is, for example, dosed at 6 ⁇ 10 13 cm by ion implantation of As (arsenic) into the polysilicon layer formed on the LOCOS oxide film 5.
  • the width is set to ⁇ 2, and the width is set to 2.5 ⁇ m (the width in the direction in which the layers constituting the protective diode 105 are arranged, hereinafter simply referred to as the width).
  • each layer constituting the protective diode 105 is formed of a reflow furnace for forming a BPSG (Boro-Phospho Silicate Glass: silicon glass containing boron (B) and phosphorus (P)) film 14 on the protective diode 105.
  • BPSG Bo-Phospho Silicate Glass: silicon glass containing boron (B) and phosphorus (P)
  • reverse bias is applied to simulate reverse bias in order to verify the state of the semiconductor device when reverse bias is applied. There is an effect (clamping effect) to suppress the increase in withstand voltage in the application test.
  • This reverse bias application test is a simple type of voltage clamp test in which the voltage applied to the IGBT 102 is repeatedly clamped by the protective diode 105.
  • a protection diode between the gate and source or between a gate and drain of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or a diode for protection between the gate and emitter or between the gate and collector of an IGBT is proposed to be a repetition of a pn junction between the p layer and the n layer (see, for example, Patent Documents 1 to 3 below).
  • the protective diode is connected between the gate and source of the MOSFET, and not connected between the drain and gate of the MOSFET. Protection diodes of this structure, a surge voltage applied across the MOSFET gate and source of the p - held in / n + junction - / n.
  • Patent Document 4 p of low impurity concentration - after forming a layer on one surface of the gate oxide film, the p - the the layer p - a low impurity concentration through the layer in the depth direction n - layer And a high impurity concentration n + layer are selectively formed.
  • the conventional protective diode 105 shown in FIG. 6 has the effect (clamping effect) of suppressing the increase in withstand voltage against the reverse bias application test simulating the application of the surge voltage, but the clamp voltage Is frequently applied, the pn junction between the p + layer 72 and the n ⁇ layer 70 is locally degraded. As a result, there is a problem that leakage current increases and withstand voltage failure occurs. This problem will be described in detail with reference to FIGS.
  • FIG. 7 is a cross-sectional view showing the main part of the protective diode 105 of the conventional semiconductor device 600 of FIG.
  • FIG. 8 is a characteristic diagram showing a relation (diffusion concentration distribution) between the impurity concentration of arsenic (As) and the diffusion depth of the n ⁇ layer 70 constituting the protective diode 105 of FIG.
  • the dopant of the n - layer 70 is arsenic (As)
  • the impurity concentration of the n - layer 70 is in the depth direction (LOCOS oxidation than in the BPSG film 14 side) On the membrane 5 side).
  • Patent Document 4 a protection diode with a withstand voltage of several tens of volts inserted between the gate and source of the MOSFET, and when this protection diode is inserted between the collector and gate of the IGBT, about 1000 V or more Require a high withstand voltage.
  • the area of each layer constituting the protective diode is increased (the width of each layer is increased), and the area of the entire protective diode is increased.
  • the area of the protective diode can be reduced, and the p layer and the n layer constituting the protective diode can be used to solve the problems of the prior art described above. It is an object of the present invention to provide a semiconductor device and a method of manufacturing the semiconductor device capable of reducing the electric field concentration at the pn junction between them.
  • a semiconductor device has the following features.
  • An insulating film is disposed on the semiconductor substrate.
  • the protection element includes a first semiconductor layer of a first conductivity type, a second semiconductor layer of a first conductivity type, a third semiconductor layer of a second conductivity type, and a fourth semiconductor layer of a first conductivity type. Or a structure in which two or more of the unit structures are connected in series.
  • the second semiconductor layer is in contact with the first semiconductor layer at one end, and has a lower impurity concentration than the first semiconductor layer.
  • the third semiconductor layer is in contact with the other end of the second semiconductor layer, and has a higher impurity concentration than the second semiconductor layer.
  • the fourth semiconductor layer is in contact with the third semiconductor layer at one end, has a lower impurity concentration than the third semiconductor layer, and an impurity concentration substantially the same as the second semiconductor layer.
  • One end of the protection element is the first semiconductor layer.
  • the other end of the protection element is a fifth semiconductor layer of the first conductivity type having an impurity concentration substantially the same as that of the first semiconductor layer.
  • the pn junction surface between the second semiconductor layer and the third semiconductor layer may be substantially perpendicular to the main surface of the semiconductor substrate.
  • the pn junction surface between the third semiconductor layer and the fourth semiconductor layer may be substantially perpendicular to the main surface of the semiconductor substrate.
  • the semiconductor device according to the present invention in the above-described invention, is perpendicular to the direction in which the first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer constituting the unit structure are arranged.
  • a high resistance layer having a resistance value higher than that of the second semiconductor layer or the fourth semiconductor layer may be provided at each end of the protection element in the direction.
  • the resistance value of the high resistance layer may be 1 M ⁇ or more.
  • the resistivity of the high resistance layer may be 10 ⁇ cm or more.
  • the semiconductor device further includes an insulated gate switching element provided on the semiconductor substrate, and one end of the protection element is connected to the gate of the insulated gate switching element.
  • the other end of the protective element may be connected to the high potential side electrode of the insulated gate switching element.
  • the edge termination region may be provided below the protection element.
  • the protection element may be a bidirectional diode.
  • a method of manufacturing a semiconductor device is the method of manufacturing a semiconductor device described above, and first, a first step of forming the polysilicon layer on the semiconductor substrate via the insulating film is performed. Next, phosphorus atoms are ion implanted into the entire polysilicon layer, and heat treatment is performed at a temperature of 1000 ° C. or more to form a first conductive semiconductor layer to be the second semiconductor layer and the fourth semiconductor layer. Perform two steps. Next, boron atoms and phosphorus atoms are selectively separated and ion-implanted into the first conductive type semiconductor layer, and then heat treatment is performed to penetrate the first conductive type semiconductor layer in the depth direction and to insulate the first conductive type semiconductor layer.
  • a third step of forming a film, and alternately arranging a plurality of the third semiconductor layers and the first semiconductor layers having impurity concentrations higher than that of the first conductive semiconductor layer, respectively, is performed.
  • the third semiconductor layer and the first semiconductor layer are formed such that an end of the polysilicon layer is the first semiconductor layer.
  • the impurity concentration in the thickness direction of the first conductive semiconductor layer may be substantially constant.
  • the third step includes ion-implanting boron atoms by using a first mask formed on the first conductive type semiconductor layer as a mask. And forming a first semiconductor layer by ion-implanting phosphorus atoms using the second mask formed on the first conductive semiconductor layer as a mask.
  • the width of the portion of the first conductive type semiconductor layer which is covered with the first mask and the second mask may be 1.2 ⁇ m or more and 1.8 ⁇ m or less.
  • the dose of phosphorus atoms is 2 ⁇ 10 14 cm ⁇ 2 or more and 6 ⁇ 10 14 cm ⁇ in the above-described invention. It may be 2 or less.
  • the semiconductor device and the method of manufacturing the semiconductor device according to the present invention it is possible to suppress the extension of the depletion layer in the protective diode and to reduce the area of the protective diode. Further, according to the semiconductor device and the method for manufacturing the semiconductor device according to the present invention, the pn junction surface between the high impurity concentration p + layer and the low impurity concentration n ⁇ layer constituting the protective diode is planarized ( By substantially perpendicular to the main surface of the substrate, the effect of suppressing the concentration of the electric field at the pn junction can be obtained.
  • FIG. 1 is a cross-sectional view showing the structure of a semiconductor device 100 according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a part of the protective diode 101 of FIG. 1 in an enlarged manner.
  • FIG. 3 is a characteristic diagram showing the relationship between the leakage current Io and the width of the n ⁇ layer 10 constituting the protective diode 101 of the present invention.
  • FIG. 4 is a cross-sectional view showing the semiconductor device according to the second embodiment of the present invention in the process of being manufactured.
  • FIG. 5 is a circuit diagram showing a configuration of an internal combustion engine ignition device 700.
  • FIG. 6 is a cross-sectional view showing the structure of a conventional semiconductor device 600. Referring to FIG. FIG. FIG.
  • FIG. 7 is a cross-sectional view showing the main part of the protective diode 105 of the conventional semiconductor device 600 of FIG.
  • FIG. 8 is a characteristic diagram showing the relationship between the impurity concentration of arsenic (As) and the diffusion depth of the n ⁇ layer 70 constituting the protective diode 105 of FIG.
  • FIG. 9 is a plan view showing the main part of a semiconductor device 200 according to the third embodiment of the present invention.
  • FIG. 10 is a characteristic diagram showing the waveform of the collector current with respect to the collector-gate voltage of the IGBT of the semiconductor device 200 according to the third embodiment of the present invention.
  • FIG. 11 is a plan view showing the main part of a semiconductor device 300 according to the fourth embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing the structure of a semiconductor device 300 according to the fourth embodiment of the present invention.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • the same components are denoted by the same reference numerals and redundant description will be omitted.
  • the first conductivity type is described as n-type and the second conductivity type is described as p-type, the present invention is similarly applicable even if the first conductivity type is p-type and the second conductivity type is n-type.
  • FIG. 1 is a cross-sectional view showing the structure of a semiconductor device 100 according to the first embodiment of the present invention.
  • FIG. 1A shows a cross-sectional view of an essential part of a portion where the protective diode 101 of the semiconductor device 100 is formed.
  • FIG. 1B is a cross-sectional view of an essential part in the vicinity of the active part of the IGBT 102 connected to FIG. 1A. As shown in FIG.
  • an IGBT (insulated gate type bipolar transistor) 102 which is a power semiconductor element and a protection diode 101 which is a bidirectional zener diode are the same semiconductor substrate (
  • the structure is formed on an epitaxial substrate 1).
  • the epitaxial substrate 1 is formed by sequentially laminating an n buffer layer 3 and an n drift layer 4 on the front surface of a p type semiconductor base material to be the p collector layer 2.
  • a MOS gate (p well layer 6, high concentration p + well layer 6a, n + emitter layer 7, gate oxide film 8a and gate electrode 8) A metal-oxide-semiconductor insulated gate) structure is provided.
  • the emitter electrode 17 is in contact with the high concentration p + well layer 6 a and the n + emitter layer 7 and is electrically insulated from the gate electrode 8 by the BPSG film 14.
  • a collector electrode 18 in contact with the p collector layer 2 is provided on the back surface 1 c of the epitaxial substrate 1.
  • An edge termination region 104 of the IGBT 102 is provided in the outer peripheral portion of the epitaxial substrate 1.
  • the edge termination region 104 of the IGBT 102 surrounds the periphery of the active portion of the IGBT 102.
  • the active portion of the IGBT 102 is a region through which current flows when in the on state.
  • the edge termination region 104 of the IGBT 102 is a region that relaxes the electric field on the front surface side of the epitaxial substrate 1 and holds the breakdown voltage.
  • a LOCOS oxide film 5 is provided on the front surface of the epitaxial substrate 1 from the edge termination region 104 to the active portion.
  • a protective diode 101 made of a polysilicon layer 9 is provided on the LOCOS oxide film 5.
  • the protective diode 101 includes an n + layer 11 with high impurity concentration, an n ⁇ layer 10 with low impurity concentration, ap + layer 12 with high impurity concentration, and an n ⁇ layer 10 with low impurity concentration in series in this order. It has a connected basic structure 103 (n + / n ⁇ / p + / n ⁇ structure).
  • the basic structure 103 is repeatedly arranged in a plurality in multiple (in multiple stages) in the direction in which the layers constituting the basic structure 103 are arranged.
  • the number of stages of the basic structure 103 depends on the withstand voltage of the IGBT 102 and increases as the withstand voltage increases.
  • n + layer 11 is used as a buffer layer to stop the extension of the depletion layer extending from the pn junction between p + layer 12 and n - layer 10 (hereinafter referred to as the pn junction of p + layer 12 / n - layer 10) Function.
  • the withstand voltage of the protective diode 101 is set to be lower than the withstand voltage of the IGBT 102.
  • the end portions on the inner peripheral side (active portion side) and the outer peripheral side of the protective diode 101 are contact n + layers 13 formed of polysilicon layers 9 respectively.
  • the contact n + layer 13 is in contact with the n ⁇ layer 10 located closest to the end of the protective diode 101.
  • the impurity concentration of the contact n + layer 13 is substantially the same as that of the n + layer 11.
  • the contact n + layer 13 doubles as the n + layer 11 of the basic structure 103.
  • the contact n + layer 13 on the inner peripheral side of the protective diode 101 extends to the active portion of the IGBT 102 on the LOCOS oxide film 5.
  • the contact n + layer 13 on the inner peripheral side of the protective diode 101 is connected (contacted) to the gate runner electrode 16 through the opening of the BPSG film 14 provided on the protective diode 101.
  • the contact n + layer 13 on the outer peripheral side of the protective diode 101 is connected to the wiring 15 through the opening of the BPSG film 14.
  • the gate runner electrode 16 is connected to the gate electrode 8 of the IGBT 102 at a portion not shown.
  • Wiring 15 is a scribe n + layer 34 selectively formed in the surface layer of the front surface of epitaxial substrate 1 so as to be exposed at the outer peripheral end of epitaxial substrate 1, ie, the scribe surface (cut surface), or LOCOS oxidation It is connected to an n + layer (hereinafter, this n + layer is also referred to as a scribe n + layer 34) formed on the slightly inner side of the scribe n + layer 34 with the film 5 interposed therebetween.
  • the potential of these scribed n + layers 34 is the potential of the collector electrode of the IGBT 102. That is, the protective diode 101 is connected between the collector and the gate of the IGBT 102.
  • Diode 101 for protection of polysilicon layer 9 has a configuration in which a plurality of basic structures 103 formed of polysilicon layer 9 are repeatedly connected in series, and both ends of protection diode 101 connected to gate runner electrode 16 or interconnection 15 The portion is to be a contact n + layer 13 composed of a polysilicon layer 9.
  • the protective diode 101 of the polysilicon layer 9 has a contact n + layer 13 at the end of the basic structure 103 located at both ends of the plurality of connected basic structures 103 and which terminates in the n ⁇ layer 10. Is connected.
  • the basic structure 103 n contact with the p + layer 12 - the layer 10, the n - constituted by the n + layer 11 as a buffer layer in contact with the layer 10, a Zener diode having a bi-directional breakdown voltage.
  • the location where the electric field is concentrated is the pn junction between the p + layer 12 and the n ⁇ layer 10 (pn junction of the p + layer 12 / n ⁇ layer 10) and the n ⁇ layer 10
  • the n + layer 11 is divided into two parts: nn + junction (hereinafter referred to as n ⁇ layer 10 / n + layer 11 nn + junction).
  • the breakdown voltage by the p + layer 12, the n ⁇ layer 10 and the n + layer 11 of the basic structure 103 is typically about 6.5 V, for example.
  • the protective diode 101 of the IGBT 102 having a breakdown voltage of about 400 V or more and about 450 V or less has, for example, 62 series connections of the basic structure 103.
  • the extension of the depletion layer inside the p + layer 12 can be suppressed. Thereby, the area of the protective diode 101 can be reduced.
  • FIG. 2 is a cross-sectional view showing a part of the protective diode 101 of FIG. 1 in an enlarged manner.
  • the n ⁇ layer 10 having a low impurity concentration has a width of about 2 ⁇ 10 14 cm ⁇ 2 or more and 6 ⁇ 10 14 cm ⁇ 2 or less by ion implantation of P (phosphorus), for example.
  • the width in the direction in which the respective layers are arranged, hereinafter referred to simply as the width) is about 1.2 .mu.m or more and 1.8 .mu.m or less, and formed by high-temperature heat treatment at about 1000.degree. C. or more.
  • n - layer 10 having a low impurity concentration.
  • the depth direction of n - layer 10 is larger than in the case where n - layer 10 is formed using As (arsenic) having a small diffusion coefficient as a dopant.
  • the impurity concentration in the direction toward the direction is flattened (the impurity concentration becomes substantially constant in the depth direction).
  • boron (B) having a high impurity concentration is diffused into the n ⁇ layer 10 having a planarized impurity concentration to form the p + layer 12, whereby the pn junction of the p + layer 12 / n ⁇ layer 10
  • the surface 19 is flat (substantially perpendicular to the front surface of the epitaxial substrate 1) along the depth direction. Thereby, the electric field concentration at the pn junction surface 19 of the p + layer 12 / n ⁇ layer 10 when the surge voltage is applied is suppressed.
  • the reliability of the ignition IC 52 which is the semiconductor device 100 can be improved.
  • FIG. 3 is a characteristic diagram showing the relationship between the leakage current Io and the width of the n ⁇ layer 10 constituting the protective diode 101 of the present invention.
  • the conventional product is also shown in FIG. 3 for reference.
  • the conventional product is the conventional semiconductor device 600 shown in FIG. That is, the basic structure of the protective diode in the conventional product is a p + / n ⁇ structure in which a high impurity concentration p + layer 72 and a low impurity concentration n ⁇ layer 70 are repeated.
  • the symbol A in FIG. 3 is an experimental product, and the width of the n - layer 10 is the same as that of the conventional product, and the impurity to be ion implanted to form the n - layer 10 is arsenic (As) to phosphorus (P). And the n + layer 11 (buffer layer) is provided in the same manner as the product of the present invention, and the heat treatment temperature after ion implantation is raised to 1000 ° C. or higher.
  • the product of the present invention is a product in which the width of the n - layer 10 of this experimental product A is narrowed to about 0.5 times to about 0.7 times that of the conventional product.
  • the range of the width of the n ⁇ layer 10 of the product of the present invention corresponds to, for example, about 1.2 ⁇ m or more and 1.8 ⁇ m or less.
  • the horizontal axis of FIG. 3, the conventional n - n of the present invention product the width of the layer 70 as a 1 - width normalized value of the layer 10, i.e., conventional product n - inventive product to the width of the layer 70 of n - shows a (- - width of the layer 70 conventional product n] [n product of the present invention the width of the layer 10] /) ratio of the width of the layer 10.
  • the product of the present invention is a pn junction (pn junction of p + layer 12 / n - layer 10) between the high impurity concentration p + layer 12 and the low impurity concentration n - layer 10. and a low impurity concentration n - electric field concentration points in the two - (nn + junction layer 10 / n + layer 11 n) nn + junction between the layer 10 and the n + layer 11 is high impurity concentration Is dispersed, and the electric field concentration of the pn junction of the p + layer 12 / n ⁇ layer 10 is greatly reduced. Furthermore, from the results shown in FIG.
  • the p + layer 12 is high impurity concentration n is a low impurity concentration - layer 10 - pn junction plane (p + layer 12 / n of the layer 10 Since the pn junction surface 19 is flattened, it has been confirmed that the change in the leakage current Io is significantly smaller than that in the conventional product (the leakage current Io in the conventional product is a 5.5-fold change) However, the leakage current Io of the product of the present invention changes by 1.2 times or less). As a result, it has been confirmed that the product of the present invention can greatly improve the reliability with respect to the clamp voltage.
  • the collector electrode 18 of the IGBT 102 is a high potential side electrode of the IGBT 102
  • the emitter electrode 17 of the IGBT 102 is a low potential side electrode of the IGBT 102.
  • the power semiconductor element constituting the ignition IC is the IGBT 102 which is a MOS type switching element
  • the power semiconductor element constituting the ignition IC is also the MOSFET Play the effect of
  • the drain electrode of the MOSFET is the high potential side electrode of the MOSFET
  • the source electrode of the MOSFET is the low potential side electrode of the MOSFET.
  • the protective diode connected between the collector and gate of the IGBT has the n + / n ⁇ / p + / n ⁇ / n + / n + / n ⁇ / ... structure
  • the width of the n - layer constituting the protective diode to, for example, about 1.2 ⁇ m to 1.8 ⁇ m, the expansion of the depletion layer inside the protective diode is suppressed, and the area of the protective diode is reduced. be able to.
  • the product of the present invention can greatly improve the reliability with respect to the clamp voltage, and it is possible to suppress the local deterioration of the pn junction of the p + layer / n ⁇ layer. Therefore, the leakage current can be reduced, and the generation of the withstand voltage failure can be prevented.
  • FIG. 4 is a cross-sectional view showing the semiconductor device according to the second embodiment of the present invention in the process of being manufactured.
  • FIG. 4A to FIG. 4C show main part manufacturing steps showing the state of the semiconductor device according to the second embodiment in the process of manufacturing in the order of steps.
  • the manufacturing process shown in FIG. 4 is a manufacturing process of the protective diode 101 of FIG.
  • the n + layer 3a (becomes the n buffer layer 3) and n - (a n drift layer 4) layer 4a and the order to prepare an epitaxial substrate 1a epitaxially grown.
  • the total thickness of the n + layer 3a and the n ⁇ layer 4a is, for example, about 100 ⁇ m, and the total thickness of the epitaxial substrate 1a is, for example, about 625 ⁇ m.
  • N constituting the epitaxial substrate 1a - the surface (front surface of the epitaxial substrate 1a) of the layer 4a, to selectively form a LOCOS oxide film 5.
  • n + emitter layer 7 is selectively formed inside p well layer 6, and gate oxide is formed on the surface of the portion of p well layer 6 sandwiched between n + emitter layer 7 and n ⁇ layer 4a.
  • the gate electrode 8 is formed through the film 8a.
  • a polysilicon layer 9 is formed on the LOCOS oxide film 5 (which will be a field oxide film) on the edge termination region 104. Subsequently, the polysilicon layer 9 is patterned by etching to a size where the protective diode 101 is formed. Next, for example, ion implantation of phosphorus (P) is performed on the entire surface of the polysilicon layer 9 with a dose of 2 ⁇ 10 14 cm ⁇ 2 or more and 6 ⁇ 10 14 cm ⁇ 2 or less. Next, heat treatment is performed, for example, at a temperature of 1000 ° C. or more to form an n ⁇ layer (first conductivity type semiconductor layer) 10 with low impurity concentration over the entire surface of the polysilicon layer 9. That is, the entire polysilicon layer 9 is made into the n ⁇ layer 10.
  • P phosphorus
  • the amount of impurities in the n ⁇ layer 10 is small, and the electric field strength increases throughout the n ⁇ layer 10,
  • the leakage current Io tends to increase with time.
  • the ion implantation dose for forming the n ⁇ layer 10 exceeds 6 ⁇ 10 14 cm ⁇ 2 , the impurity amount of the n ⁇ layer 10 is too large, and the depletion layer in the n ⁇ layer 10 is The spread narrows, and in particular, the electric field strength at the pn junction surface 19 of the p + layer 12 / n ⁇ layer 10 increases, and the leakage current tends to increase with time. Therefore, in ion implantation for forming the n ⁇ layer 10, a dose of about 4 ⁇ 10 14 cm ⁇ 2 is preferable.
  • the heat treatment temperature after ion implantation for forming the n - layer 10 is less than 1000 ° C., the diffusion depth of phosphorus becomes insufficient and the impurity concentration of the n - layer 10 decreases in the depth direction There is a risk. Therefore, it is preferable that the heat treatment temperature be about 1100 ° C. or more and 1200 ° C. or less with a margin so that phosphorus can be sufficiently diffused.
  • the heat treatment temperature after ion implantation for forming n - layer 10 exceeds 1200 ° C., a special heat treatment furnace is required, and the dimensions of the layers already formed on epitaxial substrate 1a change. Not desirable.
  • a dose of 2 ⁇ 10 15 cm ⁇ is given to the portion to be the p + layer 12 and the portion to be the contact n + layer 13 and the n + layer 11 in the n ⁇ layer 10.
  • About 2 boron and about 5 ⁇ 10 15 cm ⁇ 2 arsenic (As) are selectively ion implanted using a mask not shown.
  • the impurity implanted into the n - layer 10 is diffused by heat treatment in a reflow furnace for forming a BPSG film 14 which will be described later.
  • n - the interior of the layer 10, n - p + layer 12 through the layer 10 in the depth direction, the contact n + layer 13 and n + layer 11 is selectively formed.
  • a portion where the p + layer 12, the contact n + layer 13 and the n + layer 11 are not formed is the n ⁇ layer 10.
  • a mask for boron implantation (for ion implantation) for forming p + layer 12 and a mask for As implantation (for ion implantation) for forming contact n + layer 13 and n + layer 11 are those masks.
  • the upper width (the distance between the portion between the boron implantation mask and the As implantation mask, that is, the width of the portion where neither boron nor arsenic is implanted) is about 1.2 ⁇ m or more and 1.8 ⁇ m or less. If the width of this portion is less than 1.2 ⁇ m, the width of n - layer 10 is too narrow to obtain the desired breakdown voltage.
  • the width of this portion exceeds 1.8 ⁇ m, the leakage current Io increases due to many recombination centers present in the polysilicon layer 9. Furthermore, the area of the protective diode 101 is increased. Therefore, the width of the portion where neither boron nor arsenic is implanted, that is, the width of the n ⁇ layer 10 is preferably around 1.5 ⁇ m.
  • a protective diode 101 (bidirectional zener diode) having a structure in which the layers 13 are arranged in order and each adjacent layer is connected in series is completed.
  • the above-described process is an example of the case where the basic structure 103 (n + / n ⁇ / p + / n ⁇ structure) of the protective diode 101 is one, and the high withstand voltage protective diode 101 is a series of plural basic structures 103. It consists of a group connected to
  • a BPSG film 14 which is an interlayer insulating film is formed on the surface of the protective diode 101, and then contact holes are formed.
  • a metal film is formed and patterned on the BPSG film 14 so as to fill the contact holes of the BPSG film 14.
  • an emitter electrode 17 connected to the high concentration p + well layer 6 a and the n + emitter layer 7 through the contact holes of the BPSG film 14 is formed.
  • the wiring 15 and the gate runner electrode 16 respectively connected to the contact n + layer 13 having high impurity concentration at both ends of the protective diode 101 through the contact holes of the BPSG film 14 are formed.
  • the BPSG film 14 is formed, for example, by heat treatment using a reflow furnace at 1000 ° C. or less.
  • the back surface 1b of the epitaxial substrate 1a is ground to form an epitaxial substrate 1 having a product thickness of, for example, about 100 ⁇ m.
  • a collector electrode 18 in contact with the p-type semiconductor base 2a to be the p collector layer 2 is formed on the back surface 1c of the epitaxial substrate 1a after grinding, whereby the semiconductor device 100 shown in FIG. 1 is completed.
  • N of low impurity concentration of the - by heat treatment at 1000 ° C. or higher temperature using phosphorus in the formation of layer 10 n - be made substantially constant in the impurity concentration of the layer 10 thickness direction (depth direction) (Flattenable).
  • FIG. 9 is a plan view showing the main part of a semiconductor device 200 according to the third embodiment of the present invention.
  • the difference between the semiconductor device 200 according to the third embodiment and the semiconductor device according to the first embodiment is that n + / n ⁇ / p of the basic structure 103 in the protective diode 105 formed of the polysilicon layer 9. + / n - at both ends of a direction perpendicular to the direction in which the layers are arranged, in that a high resistance region 20 is formed.
  • the thickness of the polysilicon layer 9 is, for example, about 1 ⁇ m
  • the thickness of the high resistance region 20 is, for example, about 1 ⁇ m
  • the width of the high resistance region 20 (a direction orthogonal to the direction in which the layers of the protective diode 105 are arranged).
  • the width (in the lateral direction) is, for example, about 10 ⁇ m.
  • the length of the high resistance region 20 (the width in the direction in which the layers of the protective diode 105 are aligned) is the same as the length of the polysilicon layer 9 (the width in the direction in which the layers of the protective diode 105 are aligned). is there.
  • the lateral width of the protective diode 105 is, for example, 600 ⁇ m.
  • the resistance value of the high resistance region 20 may be, for example, 1 M ⁇ or more, preferably 10 M ⁇ or more. Further, the resistivity of the high resistance region 20 should be, for example, 10 ⁇ cm or more, preferably 100 ⁇ cm or more.
  • the resistivity of the high resistance region 20 is preferably, for example, a doping concentration of 4.6 ⁇ 10 14 / cm 3 or less when converted to a doping concentration of phosphorus or arsenic. Corresponds to a doping concentration of 4.6 ⁇ 10 14 / cm 3 or less.
  • FIG. 10 is a characteristic diagram showing the waveform of the collector current with respect to the collector-gate voltage of the IGBT of the semiconductor device 200 according to the third embodiment of the present invention.
  • the collector-gate voltage of the IGBT of the semiconductor device 200 approaches 400 V
  • the pn junction of the p + layer / n - layer of the protective diode (inter-CG zener diode) connected between the collector and gate of the IGBT breaks down. , Breakdown current will flow.
  • the collector current from 0 mA to about 3 mA is the breakdown current of the protective diode.
  • the collector current exceeds 3 mA, as described in the operation of the ignition device for an internal combustion engine shown in FIG. 5, the current also flows to the gate electrode of the IGBT, so the potential of the gate electrode of the IGBT rises and gates The IGBT gate turns on beyond the threshold. This further increases the collector current.
  • the collector current of 3 mA or more is a collector current on which the on current of the IGBT is added.
  • the resistance value of the high resistance region 20 may be on the order of 1 M ⁇ or more, preferably on the order of 10 M ⁇ or more.
  • the resistance value of the high resistance region 20 may be 100 M ⁇ or more, and it may be a realizable high resistance.
  • the resistivity of the high resistance region 20 is as follows. As described above, for example, the thickness of the high resistance region 20 is 1 ⁇ m, the width of the high resistance region 20 is 10 ⁇ m, and the length of the high resistance region 20 (the width in the direction in which the layers of the protective diode 105 are aligned) is Assuming that it is 300 ⁇ m, since two high resistance regions 20 are arranged in parallel with the protective diode 105 in between, when the resistance value of the high resistance region 20 is 1 M ⁇ , the resistivity of the high resistance region 20 is 2 [Book] ⁇ 1 [M ⁇ ] ⁇ 1 [ ⁇ m] ⁇ 10 [ ⁇ m] / 300 [ ⁇ m] ⁇ 6.7 [ ⁇ cm].
  • the resistivity of the high resistance region 20 should be about 10 ⁇ cm or more, preferably 100 ⁇ cm or more, and more preferably 1 k ⁇ cm or more.
  • the high resistance region 20 is, for example, a polysilicon layer, the state where no impurity is doped (non-doped) is preferable, and even when n-type impurity is doped, the doping concentration of the high resistance region 20 is 10 ⁇ cm.
  • the impurity concentration is preferably about 4.6 ⁇ 10 14 / cm 3 or less, preferably 4.6 ⁇ 10 13 / cm 3 or less, and more preferably 4.6 ⁇ 10 12 / cm 3 or less.
  • non-doped polysilicon is presumed to have a carrier concentration of an intrinsic carrier concentration of silicon of 1.45 ⁇ 10 10 / cm 3 at least at 300K. Therefore, the lower limit value of the doping concentration of the n-type impurity in the high resistance region 20 may be, for example, 1.4 ⁇ 10 10 / cm 3 .
  • the lower limit of the doping concentration of the n-type impurity in the high resistance region 20 is about 330 k ⁇ cm, so the upper limit of the resistivity of the high resistance region 20 may be, for example, about 330 k ⁇ cm.
  • n of the basic structure 103 (Zener diode portion) of the protective diode 105 + / n - / p + / n - end of each layer (the end in the direction perpendicular to the direction in which the layers are arranged) can be terminated.
  • a high voltage of 100 V or more, for example, 400 V is applied between the collector and gate of the IGBT, the effect of suppressing the electric field concentration at the end of the protective diode 105 is exhibited.
  • the potential distribution of the protective diode 105 becomes a linear (linear) distribution proportional to the length of the protective diode 105 (the width in the direction in which the layers of the protective diode 105 are aligned), and the electric field is maintained substantially constant. can do.
  • variations in impurity concentration when forming the n + / n ⁇ / p + / n ⁇ layers of the zener diode can be absorbed, and high long-term reliability can be ensured.
  • the method of manufacturing the semiconductor device 200 including the high resistance region 20 has the same basic process flow as the method of manufacturing the semiconductor device according to the second embodiment.
  • the high resistance region 20 is a non-doped polysilicon layer
  • a predetermined position (end portion) of the polysilicon layer 9 may be protected by a resist.
  • the high resistance region 20 is to be a doped polysilicon layer, the following steps are added.
  • a resist mask is formed by opening only a portion where the high resistance region 20 of the polysilicon layer 9 is to be formed.
  • ion implantation of phosphorus is selectively performed on the polysilicon layer 9 using the resist mask as a mask.
  • the thickness of polysilicon layer 9 is, for example, 1 ⁇ m and the doping concentration of high resistance region 20 is, for example, 4.6 ⁇ 10 14 / cm 3 or less
  • the dose of this ion implantation is 4. It may be 6 ⁇ 10 10 / cm 2 or less.
  • FIG. 11 is a plan view showing the main part of a semiconductor device 300 according to the fourth embodiment of the present invention.
  • 11A shows a plan view of the entire semiconductor device 300
  • FIG. 11B shows an enlarged plan view of a region A of FIG. 11A.
  • the difference between the semiconductor device 300 according to the fourth embodiment and the semiconductor device according to the first embodiment is that a part of the constant voltage side (inner peripheral side) of the edge termination region 104 is the same as that of the protection diode 101. It is a point formed in the lower part (the epitaxial substrate side).
  • the semiconductor device 300 has an active portion 30, which is a region through which the main current of the IGBT flows, and a gate pad 31 for connecting a gate electrode to an external circuit.
  • a gate runner electrode 16 connecting the gate electrode of each unit cell of the active portion 30 and the gate pad 31 is formed so as to surround the active portion.
  • Gate pad 31 is provided in the vicinity of the boundary with edge termination region 104 in active portion 30.
  • a protective diode 101 is formed on the opposite side of the gate pad 31 across the center of the semiconductor device 300.
  • the gate runner electrode 16, the gate runner 32, and the edge termination region 104 are curved in a convex shape toward the active portion 30 so as to pass through the lower portion on the inner peripheral side of the protective diode 101, respectively. I'm going back.
  • FIG.11 (b) the top view which expanded the area
  • the gate runner electrode 16 is abbreviate
  • the protective diode 101 is formed of the same polysilicon layer as the gate runner 32.
  • the protective diode 101 is connected to the gate runner electrode 16 via the opening 33 of the BPSG film 14 (not shown) on the inner peripheral side overlapping the gate runner 32.
  • the opening 33 of the BPSG film 14 may extend to the gate runner 32.
  • a contact n + layer 13 is formed under the portion where the opening 33 of the BPSG film 14 is formed. This contact n + layer 13 is the potential of the gate electrode.
  • Adjacent to the contact n + layer 13, the n - layer 10, the p + layer 12, the n - layer 10 and the n + layer 11 of the basic structure 103 are sequentially formed in the direction from the inner peripheral side to the outer peripheral side
  • a plurality of structures 103 are formed in the direction from the inner circumferential side toward the outer circumferential side.
  • the black circles in FIG. 11 (b) indicate that the basic structure 103 is repeatedly formed.
  • a guard ring that forms a withstand voltage structure of the edge termination region 104 is formed at a lower portion on the inner peripheral side of the protective diode 101.
  • the n - layers were 10, the length of the n + layer 11 (the width in the direction orthogonal to the direction in which each layer line up) long - layer 10, p + layer 12, n Resistance when the breakdown current flows.
  • n ⁇ layer 10, the p + layer 12, the n ⁇ layer 10 and the n + layer 11 of the basic structure 103 are arranged in order from the inner periphery toward the outer periphery on the outer periphery side of the protective diode 101.
  • a contact n + layer 13 is formed adjacent to the outer n + layer 11.
  • the contact n + layer 13 is connected to the wiring 15 (not shown) at the opening 33 of the BPSG film 14.
  • FIG. 12 is a cross-sectional view showing the structure of a semiconductor device 300 according to the fourth embodiment of the present invention.
  • 12 (a) and 12 (b) both show a cross-sectional structure when the semiconductor device 300 is cut along the line X1-X2 in FIG. 11 (b).
  • the active part of the IGBT continues from FIG. 12 (a) to FIG. 12 (b).
  • a protective diode 101 consisting of polysilicon layer 9 is formed on top of thick LOCOS oxide film 5.
  • the inner peripheral side (active portion side) end of the protective diode is the contact n + layer 13, and the inner peripheral contact n + layer 13 is connected to the gate runner electrode 16 through the opening 33 of the BPSG film 14. It is done. From the contact n + layer 13 on the inner circumference side to the outer circumference side, the n ⁇ layer 10, the p + layer 12, the n ⁇ layer 10 and the n + layer of the basic structure 103 A plurality of 11 are formed. The black dots in FIG. 12A indicate that a plurality of basic structures 103 are formed in series.
  • the edge termination region 104 is formed on the outer peripheral side of the gate runner electrode 16 in the lower part on the inner peripheral side of the protective diode 101.
  • the surface layer of n drift layer 4 (the surface layer on the front surface side of epitaxial substrate 1) is provided with ap + layer serving as a guard ring constituting edge termination region 104.
  • an electrode serving as a field plate is formed on the p + layer serving as the guard ring via the LOCOS oxide film 5, the protective diode 101 and the BPSG film 14.
  • the protection diode 101 can function as a pseudo field plate. Can. Thereby, the electric field strength of the edge termination region 104 can be relaxed. The electric field is further relaxed by forming the electrode to be the field plate described above.
  • the outer peripheral end of the protective diode 101 is the contact n + layer 13 and terminates on the LOCOS oxide film 5.
  • the contact n + layer 13 on the outer peripheral side is connected to the wiring 15 through the opening 33 of the BPSG film 14.
  • the wire 15 is connected to the scribe n + layer 34.
  • the wiring 15 and the contact n + layer 13 have the potential of the collector electrode of the IGBT.
  • the same effect as that of the first and second embodiments can be obtained.
  • the electric field in the edge termination region can be alleviated by providing a guard ring forming a withstand voltage structure of the edge termination region in the lower part on the inner peripheral side of the protection diode. And can ensure long-term reliability.
  • the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the present invention similarly applies the first conductivity type to p-type and the second conductivity type to n-type. It holds.
  • the semiconductor device and the method of manufacturing the semiconductor device according to the present invention use a surge protection diode for protecting a power semiconductor element from a surge voltage applied from the outside and a surge voltage generated from the element itself at the time of switching. It is useful for a semiconductor device formed on the same semiconductor substrate as the semiconductor element.

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Abstract

　保護用ダイオード（１０１）をｎ+層（１１）／ｎ-層（１０）／ｐ+層（１２）／ｎ-層（１０）の基本構造（１０３）で構成する。保護用ダイオード（１０１）を構成するｐ型層を高不純物濃度のｐ+層（１２）とすることで空乏層の伸びが抑えられて保護用ダイオード（１０１）の面積を小さくすることができる。また、拡散係数の大きなリン原子のイオン注入により保護用ダイオード（１０１）を構成するポリシリコン層（９）に低不純物濃度のｎ-層（１０）を形成し、ポリシリコン層（９）に注入したリン原子を１０００℃以上の熱処理によって拡散することで、ｎ-層（１０）の深さ方向の不純物プロフィルを深さ方向に一様にすることができる。その結果、高不純物濃度のｐ+層（１２）と低不純物濃度のｎ-層（１０）との間のｐｎ接合面が基板主面に略垂直となり、ｐ+層（１２）とｎ-層（１０）との間のｐｎ接合での電界集中を抑制することができる。

Description

半導体装置および半導体装置の製造方法
　この発明は、半導体装置および半導体装置の製造方法に関する。
　従来、低電圧から高電圧を発生させ、所定のタイミングで燃料と空気との混合気への着火を行う内燃機関用点火装置が公知である。図５は、内燃機関用点火装置７００の構成を示す回路図である。図５を参照しながら内燃機関用点火装置７００の構成および動作を説明する。内燃機関用点火装置７００は、ＥＣＵ（Ｅｎｇｉｎｅ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ：エンジン・ コントロール・ユニット）５１、点火用ＩＣ５２、点火コイル５６、点火プラグ６０および電圧源５９で構成される。点火用ＩＣ５２は、保護用ダイオード５３、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）５４および抵抗５５，６１で構成される。点火コイル５６は、一次コイル５７と二次コイル５８とで構成される。
　電圧源５９は、一定電圧（例えば１４Ｖ程度）であり、点火コイル５６の一次コイル５７の一方の端子に接続される。一次コイル５７の他方の端子は、点火用ＩＣ５２のＣ端子（ＩＧＢＴ５４のコレクタ電極）に接続される。点火用ＩＣ５２のＥ端子（ＩＧＢＴ５４のエミッタ電極）はグランドに接続され、点火用ＩＣ５２のＧ端子（ＩＧＢＴ５４のゲート電極）はＥＣＵ５１に接続される。ＥＣＵ５１は、点火用ＩＣ５２を構成するＩＧＢＴ５４のオン（短絡）とオフ（開放）とを制御する信号を、点火用ＩＣ５２のＧ端子に伝える機能を有する。例えば、点火用ＩＣ５２のＧ端子に５Ｖを印加することで、点火用ＩＣ５２のＩＧＢＴ５４は短絡する。一方、点火用ＩＣ５２のＧ端子に０Ｖを印加することで、点火用ＩＣ５２のＩＧＢＴ５４が開放される。
　具体的には、ＥＣＵ５１から出力されたオン信号が点火用ＩＣ５２のＧ端子に印加されると、点火用ＩＣ５２のＩＧＢＴ５４は短絡し、電圧源５９から点火コイル５６の一次コイル５７を介して、点火用ＩＣ５２のＣ端子にコレクタ電流Ｉｃが流れ始める。一方、ＥＣＵ５１から出力されたオフ信号が点火用ＩＣ５２のＧ端子に印加されると、点火用ＩＣ５２のＩＧＢＴ５４は開放され、コレクタ電流Ｉｃは急激に減少する。この急激なコレクタ電流Ｉｃの変化により、一次コイル５７の両端部間の電圧は急激に大きくなる。同時に、二次コイル５８の両端部間の電圧も数１０ｋＶ（例えば３０ｋＶ）まで増加し、その電圧が点火プラグ６０に印加される。点火プラグ６０は、印加電圧が所望の電圧に達すると放電する。
　次に、点火用ＩＣ５２を構成する保護用ダイオード５３について説明する。点火用ＩＣ５２のＣ端子に対して数１００Ｖ（例えば４００Ｖ）のサージ電圧が印加されると、点火用ＩＣ５２のＣ端子から保護用ダイオード５３（ツェナーダイオード）を通してＩＧＢＴ５４のゲートに向けて初期サージ電流が生じる。この、初期サージ電流によりＩＧＢＴ５４が短絡し、初期サージ電流に後続してコレクタ電流Ｉｃが生じる。初期サージ電流に後続するコレクタ電流Ｉｃは、点火用ＩＣ５２のＣ端子（ＩＧＢＴ５４のコレクタ電極）の電荷をグランドへ流す電流であるため、点火用ＩＣ５２のＣ端子の電位を電圧源５９の電位まで下げる。すなわち、保護用ダイオード５３は、ＩＧＢＴ５４を過電圧印加から保護する保護装置として働く。
　図５において、点火用ＩＣ５２のＧ端子にＥＣＵ５１から出力されたオン信号が印加されると、抵抗６１により、ＩＧＢＴ５４のゲート電位が上昇して、ＩＧＢＴ５４が短絡する。ＩＧＢＴ５４が短絡することで電圧源５９から一次コイル５７に一次電流が流れる。一方、点火用ＩＣ５２のＧ端子にＥＣＵ５１から出力されたオフ信号が印加されると、ＩＧＢＴ５４が開放されて点火用ＩＣ５２のＣ端子の電位が上昇し、一次コイル５７の電圧も上昇する。一次コイル５７への一次電流が遮断されたときに、二次コイル５８には、二次コイル５８と一次コイル５７との巻き数比に応じて高電圧が発生して、点火プラグ６０のギャップ（電極隙間）で放電が起こる。この放電により火花が発生し、燃料室内の混合気に点火される。
　保護用ダイオード５３は、ＩＧＢＴ５４のコレクタ・ゲート間に接続される。一次コイル５７への一次電流の遮断時にＩＧＢＴ５４のコレクタに高電圧が発生した場合には、保護用ダイオード５３のクランプ電圧で流れる電流と抵抗６１とにより、ＩＧＢＴ５４のゲート電位が上昇する。これにより、ＩＧＢＴ５４を短絡させることができ、点火コイル５６に蓄えられた大きなエネルギーを吸収することができる。また、保護用ダイオード５３は、ＩＧＢＴ５４のコレクタに高電圧が印加された場合に、ＩＧＢＴ５４が破壊に至らないようにＩＧＢＴ５４を保護する役割を担っている。
　次に、保護用ダイオード５３を搭載するＩＧＢＴ５４について説明する。図５で示す内燃機関用点火装置７００に搭載されるパワー半導体素子であるＩＧＢＴ５４などの半導体装置には、いくつかの原因によるサージ電圧が印加される虞がある。例えば、外来のサージ電圧や、ノイズ電圧、パワー半導体素子であるＩＧＢＴ５４自身の動作で発生するサージ電圧などである。このため、ＩＧＢＴ５４のコレクタ・ゲート間に保護用ダイオード５３を配置して、保護用ダイオード５３で過大な電圧をクランプし、過大な電圧がＩＧＢＴ５４に印加されないようにして、半導体装置（点火用ＩＣ５２）の高い破壊耐量を実現している。
　次に、点火用ＩＣ５２となる半導体装置の断面構造について、図６を参照しながら説明する。図６は、従来の半導体装置６００の構造を示す断面図である。図６（ａ）は従来の半導体装置６００の要部平面図であり、図６（ｂ）は従来の半導体装置６００の要部断面図である。図６に示すように、ＩＧＢＴ１０２（図５のＩＧＢＴ５４に相当）のエッジ終端領域１０４のＬＯＣＯＳ酸化膜５の上には、高不純物濃度のｐ+層７２と低不純物濃度のｎ-層７０との間のｐｎ接合が形成されている。ｐ+層７２およびｎ-層７０はポリシリコンからなる。ｐ+層７２とｎ-層７０とは交互に繰り返し複数配置され、直列に接続される。
　保護用ダイオード１０５を構成するポリシリコン層の両端部は、それぞれ高不純物濃度のｎ+層７１となっている。ｎ+層７１は、ポリシリコン層の最も端部側にあるｎ-層７０に接する。これらｐ+層７２、ｎ-層７０およびｎ+層７１により保護用ダイオード１０５（図５の保護用ダイオード５３に相当）が構成されている。保護用ダイオード１０５は、ＩＧＢＴ１０２のコレクタ・ゲート間に接続されている。保護用ダイオード１０５を構成するポリシリコン層の両端部のｎ+層７１がそれぞれＩＧＢＴ１０２のコレクタおよびゲートと接続される。
　保護用ダイオード１０５を構成する低不純物濃度のｎ-層７０は、ＬＯＣＯＳ酸化膜５上に形成されたポリシリコン層へのＡｓ（砒素）のイオン注入により、例えば、ドーズ量を６×１０13ｃｍ-2とし、幅（保護用ダイオード１０５を構成する各層が並ぶ方向の幅、以下、単に幅とする）２．５μｍで形成される。その後、保護用ダイオード１０５を構成する各層は、保護用ダイオード１０５上にＢＰＳＧ（Ｂｏｒｏ－Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ：ボロン（Ｂ）およびリン（Ｐ）を含むシリコンガラス）膜１４を形成するときのリフロー炉の温度（１０００℃以下）で熱処理される。ｎ-層７０の幅を２．５μｍと短くすることで、動作抵抗を小さくすることができるため、逆バイアス印加時における半導体装置の状態を検証するために模擬的に逆バイアスを印加する逆バイアス印加試験での耐圧上昇を抑制する効果（クランプ効果）がある。この逆バイアス印加試験は、ＩＧＢＴ１０２にかかる電圧を保護用ダイオード１０５によって繰り返しクランプする電圧クランプ試験の簡易型の試験である。
　また、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）のゲート・ソース間またはゲート・ドレイン間の保護用ダイオードや、ＩＧＢＴのゲート・エミッタ間またはゲート・コレクタ間の保護用ダイオードの基本構成は、ｐ層とｎ層との間のｐｎ接合の繰り返しであることが提案されている（例えば、下記特許文献１～３参照。）。
　また、パワーＭＯＳＦＥＴのゲート・ソース間に挿入するｎ+／ｎ-／ｐ-／ｎ-／ｎ+／ｎ-／ｐ-／ｎ-／ｎ+構造の保護用ダイオードについて提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、保護用ダイオードは、ＭＯＳＦＥＴのゲート・ソース間に接続されており、ＭＯＳＦＥＴのドレイン・ゲート間に接続されていない。この構造の保護用ダイオードは、ＭＯＳＦＥＴのゲート・ソース間に印加されるサージ電圧をｐ-／ｎ-／ｎ+接合で保持している。また、下記特許文献４では、低不純物濃度のｐ-層をゲート酸化膜上の一面に形成した後、このｐ-層に当該ｐ-層を深さ方向に貫通する低不純物濃度のｎ-層と高不純物濃度のｎ+層とを選択的に形成している。
特開平９－１８６３１５号公報 特開平８－８８３５４号公報 特開平９－１８００１号公報 特開２００２－４３５７４号公報
　しかしながら、上述したように、図６に示した従来の保護用ダイオード１０５は、サージ電圧印加時を模擬した逆バイアス印加試験に対して耐圧上昇を抑制する効果（クランプ効果）はあるが、クランプ電圧が頻繁に印加された場合には、ｐ+層７２とｎ-層７０との間のｐｎ接合が局所的に劣化する。これにより、漏れ電流が増加して、耐圧不良が発生するという問題がある。この問題について、図７，８を参照しながら詳細に説明する。
　図７は、図６の従来の半導体装置６００の保護用ダイオード１０５の要部を示す断面図である。図８は、図６の保護用ダイオード１０５を構成するｎ-層７０の砒素（Ａｓ）の不純物濃度と拡散深さとの関係（拡散濃度分布）を示す特性図である。ｎ-層７０のドーパントが砒素（Ａｓ）の場合、砒素の拡散係数が小さいため、図８に示すように、ｎ-層７０の不純物濃度は深さ方向で（ＢＰＳＧ膜１４側よりもＬＯＣＯＳ酸化膜５側で）低くなる。このような不純物プロファイルのｎ-層７０に、ｎ-層７０よりも高不純物濃度のｐ+層７２を形成した場合、ｎ-層７０の幅は表面（ＢＰＳＧ膜１４と保護用ダイオード１０５との界面）から深さ方向（ＢＰＳＧ膜１４側からＬＯＣＯＳ酸化膜５側に向う方向）に向かって狭くなる。そのため、ｐ+層７２とｎ-層７０との間のｐｎ接合面８９は平坦（基板主面に略垂直）でなくなり、保護用ダイオード１０５に頻繁にクランプ電圧が印加された場合に、この箇所（ｐｎ接合面８９）での電界集中により、漏れ電流が増加して、耐圧不良が発生する。
　また、上記特許文献４では、ＭＯＳＦＥＴのゲート・ソース間に挿入される数十Ｖ耐圧の保護用ダイオードであって、この保護用ダイオードをＩＧＢＴのコレクタ・ゲート間に挿入する場合には１０００Ｖ程以上の高い耐圧を必要とする。その結果、保護用ダイオードを構成する各層の面積が大きくなり（各層の幅が広くなり）、保護用ダイオード全体の面積は大きくなる。
　また、上記特許文献４に示すように保護用ダイオードをｎ+／ｎ-／ｐ-／ｎ-／ｎ+／ｎ-／ｐ-／ｎ-／ｎ+構造にした場合、ｎ-層に広がる空乏層の伸びは、当該ｎ-層に隣接するｎ+層でストップする（止まる）ため、ｎ-層の幅を狭くすることができる。一方、ｐ-層に広がる空乏層の伸びをストップするためのストップ層は設けられていないため、ｐ-層の幅を広くする必要があり、保護用ダイオードの面積は大きくなる。特に、ＭＯＳＦＥＴのドレイン・ゲート間や、ＩＧＢＴのコレクタ・ゲート間に保護用ダイオードを接続する場合には高耐圧の保護用ダイオードが必要になり、幅の広いｐ-層が多数必要になる。その結果、保護用ダイオードの面積は大きくなるという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、保護用ダイオードを有する半導体装置において、保護用ダイオードの面積を小さくすることができ、かつ保護用ダイオードを構成するｐ層とｎ層との間のｐｎ接合での電界集中を低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板上に絶縁膜が配置されている。前記絶縁膜上に、ポリシリコン層からなる、サージ電圧をクランプする保護用素子が配置されている。前記保護用素子は、第１導電型の第１半導体層と、第１導電型の第２半導体層と、第２導電型の第３半導体層と、第１導電型の第４半導体層と、からなる１つの単位構造、または、前記単位構造を２つ以上直列に接続した構造を有する。前記第２半導体層は、前記第１半導体層と一方の端で接し、かつ当該第１半導体層より低不純物濃度である。前記第３半導体層は、前記第２半導体層の他方の端で接し、かつ当該第２半導体層より高不純物濃度である。前記第４半導体層は、前記第３半導体層と一方の端で接し、当該第３半導体層より低不純物濃度であり、かつ前記第２半導体層と略同一の不純物濃度である。前記保護用素子の一方の端部は、前記第１半導体層である。前記保護用素子の他方の端部は、前記第１半導体層と略同一の不純物濃度を有する第１導電型の第５半導体層である。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層と前記第３半導体層との間のｐｎ接合面は、前記半導体基板の主面に略垂直であってもよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層と前記第４半導体層との間のｐｎ接合面は、前記半導体基板の主面に略垂直であってもよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記単位構造を構成する前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第４半導体層の並ぶ方向に垂直な方向における前記保護用素子の両端部には、それぞれ、前記第２半導体層または前記第４半導体層よりも抵抗値の高い高抵抗層が設けられていてもよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記高抵抗層の抵抗値は１ＭΩ以上であってもよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記高抵抗層の抵抗率は１０Ωｃｍ以上であってもよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板に設けられた絶縁ゲート型スイッチング素子をさらに備え、前記保護用素子の一端が前記絶縁ゲート型スイッチング素子のゲートに接続され、前記保護用素子の他端が前記絶縁ゲート型スイッチング素子の高電位側電極に接続されてもよい。
　また、この発明にかかる半導体装置は、上述した発明において、主電流が流れる前記絶縁ゲート型スイッチング素子の活性部と、前記活性部の周囲を囲み、耐圧を保持する前記絶縁ゲート型スイッチング素子のエッジ終端領域と、をさらに備える。前記エッジ終端領域は、前記保護用素子の下に設けられていてもよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記保護用素子は双方向ダイオードであってもよい。
　また、この発明にかかる半導体装置の製造方法は、上述した半導体装置の製造方法であって、まず、前記半導体基板上に前記絶縁膜を介して前記ポリシリコン層を形成する第１工程を行う。次に、前記ポリシリコン層の全体にリン原子をイオン注入し、１０００℃以上の温度で熱処理することにより前記第２半導体層および前記第４半導体層となる第１導電型半導体層を形成する第２工程を行う。次に、前記第１導電型半導体層にボロン原子およびリン原子をそれぞれ離して選択的にイオン注入した後、熱処理することにより、前記第１導電型半導体層を深さ方向に貫通して前記絶縁膜に達し、かつ前記第１導電型半導体層よりも高不純物濃度の前記第３半導体層および前記第１半導体層をそれぞれ離して交互に複数配置する第３工程を行う。前記第３工程では、前記ポリシリコン層の端部が前記第１半導体層となるように前記第３半導体層および前記第１半導体層を形成する。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型半導体層の厚さ方向の不純物濃度は略一定であってもよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程は、前記第１導電型半導体層上に形成した第１マスクをマスクとしてボロン原子をイオン注入することにより前記第３半導体層を形成する工程と、前記第１導電型半導体層上に形成した第２マスクをマスクとしてリン原子をイオン注入することにより前記第１半導体層を形成する工程と、を含み、前記第１導電型半導体層の、前記第１マスクおよび前記第２マスクともに覆われる部分の幅は１．２μｍ以上１．８μｍ以下であってもよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程におけるリン原子のイオン注入では、リン原子のドーズ量は２×１０14ｃｍ-2以上６×１０14ｃｍ-2以下であってもよい。
　この発明にかかる半導体装置および半導体装置の製造方法によれば、保護用ダイオード内部の空乏層の伸びが抑制され、保護用ダイオードの面積を小さくすることができるという効果を奏する。また、この発明にかかる半導体装置および半導体装置の製造方法によれば、保護用ダイオードを構成する高不純物濃度のｐ+層と低不純物濃度のｎ-層との間のｐｎ接合面を平坦化（基板主面に略垂直に）することにより、当該ｐｎ接合面での電界集中を抑制することができるという効果を奏する。
図１は、本発明の第１の実施形態にかかる半導体装置１００の構造を示す断面図である。 図２は、図１の保護用ダイオード１０１の一部を拡大して示す断面図である。 図３は、本発明品の保護用ダイオード１０１を構成するｎ-層１０の幅に対する漏れ電流Ｉｏの関係を示す特性図である。 図４は、本発明の第２の実施形態にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、内燃機関用点火装置７００の構成を示す回路図である。 図６は、従来の半導体装置６００の構造を示す断面図である。 図７は、図６の従来の半導体装置６００の保護用ダイオード１０５の要部を示す断面図である。 図８は、図６の保護用ダイオード１０５を構成するｎ-層７０の砒素（Ａｓ）の不純物濃度と拡散深さとの関係を示す特性図である。 図９は、本発明の第３の実施形態にかかる半導体装置２００の要部を示す平面図である。 図１０は、本発明の第３の実施形態にかかる半導体装置２００のＩＧＢＴのコレクタ・ゲート間電圧に対するコレクタ電流の波形を示す特性図である。 図１１は、本発明の第４の実施形態にかかる半導体装置３００の要部を示す平面図である。 図１２は、本発明の第４の実施形態にかかる半導体装置３００の構造を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、第１導電型をｎ型、第２導電型をｐ型として説明するが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
（第１の実施形態）
　本発明の第１の実施形態にかかる半導体装置の構造について、内燃機関用点火装置の点火用ＩＣを構成する半導体装置を例に説明する。内燃機関用点火装置の回路構成は、図５に示す内燃機関用点火装置７００と同様であるため、説明を省略する。図１は、本発明の第１の実施形態にかかる半導体装置１００の構造を示す断面図である。図１（ａ）には、半導体装置１００の保護用ダイオード１０１が形成された箇所の要部断面図を示す。図１（ｂ）には、図１（ａ）に繋がるＩＧＢＴ１０２の活性部付近の要部断面図を示す。図１に示すように、第１の実施形態にかかる半導体装置１００は、パワー半導体素子であるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）１０２と双方向ツェナーダイオードである保護用ダイオード１０１とが同一半導体基板（エピタキシャル基板１）に形成された構成となっている。エピタキシャル基板１は、ｐコレクタ層２となるｐ型半導体基材のおもて面にｎバッファ層３およびｎドリフト層４を順に積層してなる。
　ＩＧＢＴ１０２の活性部において、エピタキシャル基板１のおもて面側には、ｐウェル層６、高濃度ｐ+ウェル層６ａ、ｎ+エミッタ層７、ゲート酸化膜８ａおよびゲート電極８からなるＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が設けられている。エミッタ電極１７は、高濃度ｐ+ウェル層６ａおよびｎ+エミッタ層７に接するとともに、ＢＰＳＧ膜１４によってゲート電極８と電気的に絶縁されている。エピタキシャル基板１の裏面１ｃには、ｐコレクタ層２に接するコレクタ電極１８が設けられている。エピタキシャル基板１の外周部には、ＩＧＢＴ１０２のエッジ終端領域１０４が設けられている。ＩＧＢＴ１０２のエッジ終端領域１０４は、ＩＧＢＴ１０２の活性部の周囲を囲む。ＩＧＢＴ１０２の活性部は、オン状態のときに電流が流れる領域である。ＩＧＢＴ１０２のエッジ終端領域１０４は、エピタキシャル基板１のおもて面側の電界を緩和し耐圧を保持する領域である。
　ＩＧＢＴ１０２のエッジ終端領域１０４において、エピタキシャル基板１のおもて面には、エッジ終端領域１０４から活性部にわたってＬＯＣＯＳ酸化膜５が設けられている。ＬＯＣＯＳ酸化膜５の上には、ポリシリコン層９からなる保護用ダイオード１０１が設けられている。この保護用ダイオード１０１は、高不純物濃度であるｎ+層１１、低不純物濃度であるｎ-層１０、高不純物濃度であるｐ+層１２、低不純物濃度であるｎ-層１０をこの順に直列接続した基本構造１０３（ｎ+／ｎ-／ｐ+／ｎ-構造）を有する。さらに、この基本構造１０３は、基本構造１０３を構成する各層が並ぶ方向に直列に繰り返し複数（多段に）配置される。基本構造１０３の段数はＩＧＢＴ１０２の耐圧に依存し、耐圧が高くなるほど多くなる。ｎ+層１１は、ｐ+層１２とｎ-層１０との間のｐｎ接合（以下、ｐ+層１２／ｎ-層１０のｐｎ接合とする）から広がる空乏層の伸びを止めるバッファ層として機能する。また、保護用ダイオード１０１の耐圧は、ＩＧＢＴ１０２の耐圧より低く設定される。ｐ+層１２については、ｐ+層１２内部に広がる空乏層が、ｐ+層１２を超えてもう一方の側に隣接するｎ-層１０に達することがないよう、ｐ+層１２内部で空乏層の伸びが止まるような不純物濃度あるいは長さ（幅）とする。
　保護用ダイオード１０１の内周側（活性部側）および外周側の端部は、それぞれポリシリコン層９からなるコンタクトｎ+層１３となっている。コンタクトｎ+層１３は、保護用ダイオード１０１の最も端部側に位置するｎ-層１０に接する。コンタクトｎ+層１３の不純物濃度は、ｎ+層１１と略同一である。このコンタクトｎ+層１３は、基本構造１０３のｎ+層１１を兼ねている。保護用ダイオード１０１の内周側のコンタクトｎ+層１３は、ＬＯＣＯＳ酸化膜５上においてＩＧＢＴ１０２の活性部にまで延在している。また、保護用ダイオード１０１の内周側のコンタクトｎ+層１３は、保護用ダイオード１０１上に設けられたＢＰＳＧ膜１４の開口部を介してゲートランナー電極１６に接続（コンタクト）されている。一方、保護用ダイオード１０１の外周側のコンタクトｎ+層１３は、ＢＰＳＧ膜１４の開口部を介して配線１５に接続されている。
　ゲートランナー電極１６は、図示省略する部分でＩＧＢＴ１０２のゲート電極８と接続されている。配線１５は、エピタキシャル基板１の外周端、すなわちスクライブ面（切断面）に露出するようにエピタキシャル基板１のおもて面の表面層に選択的に形成されたスクライブｎ+層３４、あるいはＬＯＣＯＳ酸化膜５を挟んでスクライブｎ+層３４よりも若干内周側に形成されたｎ+層（以下、このｎ+層についてもスクライブｎ+層３４と呼ぶ）と接続されている。これらのスクライブｎ+層３４の電位は、ＩＧＢＴ１０２のコレクタ電極の電位となっている。すなわち、保護用ダイオード１０１は、ＩＧＢＴ１０２のコレクタ・ゲート間に接続されている。
　ポリシリコン層９の保護用ダイオード１０１は、ポリシリコン層９からなる複数の基本構造１０３が繰り返し直列接続された構成を有し、かつゲートランナー電極１６または配線１５と接続する保護用ダイオード１０１の両端部がポリシリコン層９からなるコンタクトｎ+層１３となるようにする。言い換えると、ポリシリコン層９の保護用ダイオード１０１は、複数個連なった基本構造１０３の両端に位置する基本構造１０３のうち、ｎ-層１０で終端する方の端部に、コンタクトｎ+層１３を接続させた構造となる。
　基本構造１０３は、ｐ+層１２に接するｎ-層１０と、このｎ-層１０に接するバッファ層となるｎ+層１１とで構成された、双方向耐圧を有するツェナーダイオードである。この基本構造１０３とすることで、電界集中する箇所がｐ+層１２とｎ-層１０との間のｐｎ接合（ｐ+層１２／ｎ-層１０のｐｎ接合）と、ｎ-層１０とｎ+層１１との間のｎｎ+接合（以下、ｎ-層１０／ｎ+層１１のｎｎ+接合とする）との２箇所に分かれる。このため、ｐ+層１２／ｎ-層１０のｐｎ接合の電界集中は大幅に緩和される。基本構造１０３のｐ+層１２、ｎ-層１０およびｎ+層１１による耐圧は、典型的には例えば６．５Ｖ程度である。耐圧が４００Ｖ以上４５０Ｖ以下程度であるＩＧＢＴ１０２の保護用ダイオード１０１は、例えば基本構造１０３の直列接続数が６２段である。
　また、基本構造１０３を、低不純物濃度であるｐ-層ではなく高不純物濃度であるｐ+層１２で構成することで、ｐ+層１２内部の空乏層の伸びも抑えられる。これにより、保護用ダイオード１０１の面積を小さくすることができる。
　図２は、図１の保護用ダイオード１０１の一部を拡大して示す断面図である。低不純物濃度であるｎ-層１０は、例えば、Ｐ（リン）のイオン注入でドーズ量を２×１０14ｃｍ-2以上６×１０14ｃｍ-2以下程度とし、幅（基本構造１０３を構成する各層が並ぶ方向の幅、以下、単に幅とする）を１．２μｍ以上１．８μｍ以下程度とし、１０００℃以上程度の高温熱処理をして形成する。このように、砒素（Ａｓ）よりも拡散係数の大きなＰ（リン）をポリシリコン層９にイオン注入することにより、低不純物濃度であるｎ-層１０を形成する。これにより、拡散係数の小さなＡｓ（砒素）をドーパントとしてｎ-層１０を形成するよりも、ｎ-層１０の深さ方向（ポリシリコン層９とＢＰＳＧ膜１４との界面からエピタキシャル基板１の内部方向へ向かう方向）の不純物濃度が平坦化される（深さ方向で不純物濃度が略一定になる）。その結果、平坦化された不純物濃度の持つｎ-層１０に高不純物濃度のボロン（Ｂ）を拡散させてｐ+層１２を形成することで、ｐ+層１２／ｎ-層１０のｐｎ接合面１９は深さ方向に沿って平坦（エピタキシャル基板１のおもて面に略垂直）となる。これにより、サージ電圧が印加されたときのｐ+層１２／ｎ-層１０のｐｎ接合面１９での電界集中は抑制される。
　このように、保護用ダイオード１０１をＩＧＢＴ１０２のコレクタ・ゲート間に接続することで、半導体装置１００である点火用ＩＣ５２の信頼性を向上させることができる。
　次に、図１に示す半導体装置１００（以下、本発明品とする）の保護用ダイオード１０１（ｎ+／ｎ-／ｐ+／ｎ-／ｎ+／ｎ-／…構造）を構成するｎ-層１０の幅と漏れ電流Ｉｏとの関係について説明する。図３は、本発明品の保護用ダイオード１０１を構成するｎ-層１０の幅に対する漏れ電流Ｉｏの関係を示す特性図である。この本発明品に対して簡易信頼性試験を行った。本発明品に対する簡易信頼性試験結果を図３に示す。簡易信頼性試験（逆バイアス印加試験）においては、クランプ電圧を想定した直流電圧を長時間印加し、印加前と印加終了後の保護用ダイオード１０１の漏れ電流Ｉｏの変化を測定した。直流電圧の印加時間は、半導体装置１００の生涯においてクランプ電圧が印加される累積時間とした。図３には参考までに従来品も示した。従来品は図６に示す従来の半導体装置６００である。すなわち、従来品における保護用ダイオードの基本構造は、高不純物濃度であるｐ+層７２と低不純物濃度であるｎ-層７０とが繰り返されたｐ+／ｎ-構造である。
　なお、図３中の符号Ａは実験品であり、ｎ-層１０の幅を従来品と同様にして、ｎ-層１０を形成するためにイオン注入する不純物を砒素（Ａｓ）からリン（Ｐ）に変更し、かつ本発明品と同様にｎ+層１１（バッファ層）を設け、イオン注入後の熱処理温度を１０００℃以上に高めるなどの対策を施したものである。この実験品Ａのｎ-層１０の幅を従来品に対して０．５倍程度～０．７倍程度の範囲に狭めたものが本発明品である。具体的には、本発明品のｎ-層１０の幅の範囲は、例えば１．２μｍ以上１．８μｍ以下程度に相当する。図３の横軸には、従来品のｎ-層７０の幅を１として本発明品のｎ-層１０の幅を規格化した値、すなわち従来品のｎ-層７０の幅に対する本発明品のｎ-層１０の幅の比率（＝［本発明品のｎ-層１０の幅］／［従来品のｎ-層７０の幅］）を示す。図３の縦軸には、初期（試験前）の漏れ電流Ｉｏに対する試験後の漏れ電流Ｉｏの比率（＝［試験後の漏れ電流Ｉｏ］／［初期の漏れ電流Ｉｏ］、以下、漏れ電流Ｉｏの変化とする）を示す。
　本発明品（半導体装置１００）は、高不純物濃度であるｐ+層１２と低不純物濃度であるｎ-層１０との間のｐｎ接合（ｐ+層１２／ｎ-層１０のｐｎ接合）、および、低不純物濃度であるｎ-層１０と高不純物濃度であるｎ+層１１との間のｎｎ+接合（ｎ-層１０／ｎ+層１１のｎｎ+接合）の２つに電界集中箇所が分散して、ｐ+層１２／ｎ-層１０のｐｎ接合の電界集中が大幅に緩和される。さらに、図３に示す結果より、本発明品においては、高不純物濃度であるｐ+層１２と低不純物濃度であるｎ-層１０とのｐｎ接合面（ｐ+層１２／ｎ-層１０のｐｎ接合面）１９が平坦化されているため、従来品に比べて、漏れ電流Ｉｏの変化が大幅に小さくなることが確認された（従来品の漏れ電流Ｉｏが５．５倍の変化であるのに対し、本発明品の漏れ電流Ｉｏは１．２倍以下の変化）。その結果、本発明品はクランプ電圧に対して大幅に信頼性を高めることができることが確認された。
　上述した半導体装置１００において、ＩＧＢＴ１０２のコレクタ電極１８はＩＧＢＴ１０２の高電位側電極であり、ＩＧＢＴ１０２のエミッタ電極１７はＩＧＢＴ１０２の低電位側電極である。なお、上述した半導体装置１００では、点火用ＩＣを構成するパワー半導体素子がＭＯＳ型スイッチング素子であるＩＧＢＴ１０２の場合を例に説明したが、点火用ＩＣを構成するパワー半導体素子がＭＯＳＦＥＴの場合も同様の効果を奏する。この場合、ＭＯＳＦＥＴのドレイン電極はＭＯＳＦＥＴの高電位側電極であり、ＭＯＳＦＥＴのソース電極はＭＯＳＦＥＴの低電位側電極である。
　以上、説明したように、第１の実施形態によれば、ＩＧＢＴのコレクタ・ゲート間に接続した保護用ダイオードをｎ+／ｎ-／ｐ+／ｎ-／ｎ+／ｎ-／…構造とし、かつ保護用ダイオードを構成するｎ-層の幅を例えば１．２μｍ以上１．８μｍ以下程度にすることにより、保護用ダイオード内部の空乏層の伸びが抑制され、保護用ダイオードの面積を小さくすることができる。また、保護用ダイオードのｐ+層／ｎ-層のｐｎ接合面を平坦化することで、当該ｐｎ接合面での電界集中を抑制することができる。これにより、本発明品はクランプ電圧に対して大幅に信頼性を高めることができ、ｐ+層／ｎ-層のｐｎ接合が局所的に劣化することを抑制することができる。したがって、漏れ電流を低減することができ、耐圧不良が発生することを防止することができる。
（第２の実施形態）
　次に、第２の実施形態として、本発明にかかる半導体装置の製造方法について図１に示す第１の実施形態にかかる半導体装置の保護用ダイオードを製造する場合を例に説明する。図４は、本発明の第２の実施形態にかかる半導体装置の製造途中の状態を示す断面図である。図４（ａ）～図４（ｃ）には、第２の実施形態にかかる半導体装置の製造途中の状態を工程順に示した要部製造工程を示す。具体的には、図４に示す製造工程は、図１の保護用ダイオード１０１の製造工程である。
　まず、図４（ａ）において、裏面研削前の厚いｐ型半導体基材２ａ（ｐコレクタ層２になる）のおもて面に、ｎ+層３ａ（ｎバッファ層３となる）と、ｎ-層４ａ（ｎドリフト層４となる）とを順にエピタキシャル成長させたエピタキシャル基板１ａを準備する。ｎ+層３ａおよびｎ-層４ａの厚さは、合わせて例えば１００μｍ程度であり、エピタキシャル基板１ａの合計の厚さは例えば６２５μｍ程度である。このエピタキシャル基板１ａを構成するｎ-層４ａの表面（エピタキシャル基板１ａのおもて面）に、ＬＯＣＯＳ酸化膜５を選択的に形成する。
　次に、ＬＯＣＯＳ酸化膜５をマスクとして、一般的な方法により、エピタキシャル基板１ａのおもて面側に、ＩＧＢＴのｐウェル層６、高濃度ｐ+ウェル層６ａおよびエッジ終端領域１０４の耐圧構造を形成する。エッジ終端領域１０４の耐圧構造とは、例えばＩＧＢＴの活性部を囲むガードリングやフィールドプレートなどである。次に、ｐウェル層６の内部にｎ+エミッタ層７を選択的に形成し、ｐウェル層６の、ｎ+エミッタ層７とｎ-層４ａとに挟まれた部分の表面上にゲート酸化膜８ａを介してゲート電極８を形成する。
　次に、エッジ終端領域１０４上のＬＯＣＯＳ酸化膜５（フィールド酸化膜となる）上に、ポリシリコン層９を形成する。続いて、このポリシリコン層９をエッチングにより保護用ダイオード１０１が形成される大きさにパターニングする。次に、例えばリン（Ｐ）のイオン注入をドーズ量２×１０14ｃｍ-2以上６×１０14ｃｍ-2以下程度でポリシリコン層９の全面に行う。次に、例えば１０００℃以上の温度で熱処理して、低不純物濃度のｎ-層（第１導電型半導体層）１０をポリシリコン層９の全面に形成する。すなわち、ポリシリコン層９全体をｎ-層１０にする。
　ｎ-層１０を形成するためのイオン注入のドーズ量が２×１０14ｃｍ-2未満である場合、ｎ-層１０の不純物量が少なく、ｎ-層１０の全体にわたって電界強度が高くなり、経時的に漏れ電流Ｉｏが増大しやすくなる。一方、ｎ-層１０を形成するためのイオン注入のドーズ量が６×１０14ｃｍ-2を超える場合、ｎ-層１０の不純物量が多すぎて、ｎ-層１０内部での空乏層の広がりが狭くなり、特にｐ+層１２／ｎ-層１０のｐｎ接合面１９での電界強度が上昇して、経時的に漏れ電流が増加しやすくなる。そのため、ｎ-層１０を形成するためのイオン注入においては、４×１０14ｃｍ-2前後のドーズ量が好適である。
　また、ｎ-層１０を形成するためのイオン注入後の熱処理温度が１０００℃未満である場合、リンの拡散深さが不十分になり、深さ方向でｎ-層１０の不純物濃度が低くなる虞がある。そのため、リンを十分に拡散させることができるように余裕を持ってこの熱処理温度は１１００℃以上１２００℃以下程度であるのが好適である。また、ｎ-層１０を形成するためのイオン注入後の熱処理温度が１２００℃を超えると、専用の熱処理炉が必要になるとともに、すでにエピタキシャル基板１ａに形成されている各層の寸法が変化するため、好ましくない。
　次に、図４（ｂ）において、ｎ-層１０の、ｐ+層１２となる箇所と、コンタクトｎ+層１３およびｎ+層１１となる箇所とにそれぞれ例えばドーズ量２×１０15ｃｍ-2程度のボロンおよび５×１０15ｃｍ-2程度の砒素（Ａｓ）を図示しないマスクを用いて選択的にイオン注入する。ここでｎ-層１０に注入された不純物は、その後、後述の工程であるＢＰＳＧ膜１４を形成するためのリフロー炉での熱処理により拡散される。これにより、ｎ-層１０の内部に、ｎ-層１０を深さ方向に貫通するｐ+層１２、コンタクトｎ+層１３およびｎ+層１１が選択的に形成される。これらのｐ+層１２、コンタクトｎ+層１３およびｎ+層１１が形成されない箇所がｎ-層１０となる。
　ｐ+層１２を形成するためのボロン打ち込み用（イオン注入用）マスクと、コンタクトｎ+層１３およびｎ+層１１を形成するためのＡｓ打ち込み用（イオン注入用）マスクとは、それらのマスク上の幅（ボロン打ち込み用マスクとＡｓ打ち込み用マスクに挟まれた箇所の間隔、すなわちボロンおよび砒素ともに注入されない部分の幅）を１．２μｍ以上１．８μｍ以下程度にする。この部分の幅が１．２μｍ未満では、ｎ-層１０の幅が狭すぎて所望の耐圧が得られない。一方、この部分の幅が１．８μｍを超える場合、ポリシリコン層９に多数存在する再結合中心のために漏れ電流Ｉｏが増大する。さらに保護用ダイオード１０１の面積が大きくなる。そのため、ボロンおよび砒素ともに注入されない部分の幅、すなわちｎ-層１０の幅は１．５μｍ前後であるのが好適である。
　ここまでの工程により、コンタクトｎ+層１３、ｎ-層１０、ｐ+層１２、ｎ-層１０、ｎ+層１１、ｎ-層１０、ｐ+層１２、ｎ-層１０、コンタクトｎ+層１３の順に配置されそれぞれ隣接する層が直列に接続された構造の保護用ダイオード１０１（双方向のツェナダイオード）が完成する。上述した工程は保護用ダイオード１０１の基本構造１０３（ｎ+／ｎ-／ｐ+／ｎ-構造）が一つの場合の例であり、高耐圧の保護用ダイオード１０１はこの基本構造１０３が複数直列に接続した集合体で構成される。
　次に、図４（ｃ）において、保護用ダイオード１０１の表面に層間絶縁膜であるＢＰＳＧ膜１４を形成し、その後コンタクトホールを形成する。次に、ＢＰＳＧ膜１４上に、ＢＰＳＧ膜１４のコンタクトホールを埋め込むように金属膜を形成してパターニングする。この金属膜のパターニングにおいて、ＢＰＳＧ膜１４のコンタクトホールを介して高濃度ｐ+ウェル層６ａおよびｎ+エミッタ層７に接続するエミッタ電極１７を形成する。また、ＢＰＳＧ膜１４のコンタクトホールを介して保護用ダイオード１０１の両端の高不純物濃度であるコンタクトｎ+層１３にそれぞれ接続する配線１５およびゲートランナー電極１６を形成する。
　ＢＰＳＧ膜１４は、例えば１０００℃以下のリフロー炉による熱処理で形成される。次に、エピタキシャル基板１ａの裏面１ｂを研削して例えば１００μｍ程度の製品厚さのエピタキシャル基板１にする。次に、エピタキシャル基板１ａの研削後の裏面１ｃに、ｐコレクタ層２となるｐ型半導体基材２ａに接するコレクタ電極１８を形成することで、図１に示す半導体装置１００が完成する。
　前記の低不純物濃度のｎ-層１０の形成にリンを用いて１０００℃以上の温度で熱処理することで、ｎ-層１０の不純物濃度を厚さ方向（深さ方向）に略一定にすることができる（平坦化できる）。それによって、保護用ダイオード１０１のｐ+層１２／ｎ-層１０のｐｎ接合面１９が平坦化され、当該ｐｎ接合での電界集中が抑制されて、高信頼性の半導体装置１００を製造することができる。
　以上、説明したように、第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
　次に、本発明の第３の実施形態にかかる半導体装置の構造について説明する。図９は、本発明の第３の実施形態にかかる半導体装置２００の要部を示す平面図である。第３の実施形態にかかる半導体装置２００の、第１の実施形態にかかる半導体装置との相違点は、ポリシリコン層９からなる保護用ダイオード１０５において、基本構造１０３のｎ+／ｎ-／ｐ+／ｎ-各層が並ぶ方向と直交する方向の両端部に、高抵抗領域２０が形成されている点である。
　高抵抗領域２０は、保護用ダイオード１０５の内周側のコンタクトｎ+層１３から、外周側のコンタクトｎ+層１３にわたって保護用ダイオード１０５の各層が並ぶ方向に延びる略直線状に形成され、基本構造１０３のｎ+／ｎ-／ｐ+／ｎ-各層の端部（各層が並ぶ方向と直交する方向の端部）を終端している。ポリシリコン層９の厚さが例えば１μｍ程度であるときに、高抵抗領域２０の厚さは例えば１μｍ程度であり、高抵抗領域２０の幅（保護用ダイオード１０５の各層が並ぶ方向と直交する方向（横方向）の幅）は例えば１０μｍ程度である。高抵抗領域２０の長さ（保護用ダイオード１０５の各層が並ぶ方向の幅）は、ポリシリコン層９の長さ（保護用ダイオード１０５の各層が並ぶ方向の幅）と同じで、例えば３００μｍ程度である。なお、保護用ダイオード１０５の横方向の幅は、例えば６００μｍである。
　次に、高抵抗領域２０の抵抗値および抵抗率について説明する。高抵抗領域２０の抵抗値は、例えば１ＭΩ以上であるのがよく、好ましくは１０ＭΩ以上であるのがよい。また、高抵抗領域２０の抵抗率は、例えば１０Ωｃｍ以上であるのがよく、好ましくは１００Ωｃｍ以上であるのがよい。例えば高抵抗領域２０がｎ型ポリシリコン層である場合、高抵抗領域２０の抵抗率は、リンまたは砒素のドーピング濃度に換算すると、例えば４．６×１０14／ｃｍ3以下のドーピング濃度、好ましくは４．６×１０14／ｃｍ3以下のドーピング濃度に相当する。
　このような高抵抗領域２０の抵抗値および抵抗率とする理由は、以下の通りである。図１０は、本発明の第３の実施形態にかかる半導体装置２００のＩＧＢＴのコレクタ・ゲート間電圧に対するコレクタ電流の波形を示す特性図である。半導体装置２００のＩＧＢＴのコレクタ・ゲート間電圧が４００Ｖ近くになると、ＩＧＢＴのコレクタ・ゲート間に接続された保護用ダイオード（ＣＧ間ツェナーダイオード）のｐ+層／ｎ-層のｐｎ接合が降伏し、降伏電流が流れるようになる。図１０の例では、０ｍＡから約３ｍＡまでのコレクタ電流が、保護用ダイオードの降伏電流である。コレクタ電流が３ｍＡを超えると、図５に示す内燃機関用点火装置の動作で説明したように、ＩＧＢＴのゲート電極にも電流が流れているので、ＩＧＢＴのゲート電極の電位が上昇し、ゲートしきい値を超えて、ＩＧＢＴのゲートがオンする。このため、コレクタ電流がさらに増加する。図１０の例では、３ｍＡ以上のコレクタ電流は、ＩＧＢＴのオン（ＯＮ）電流が上乗せされたコレクタ電流である。
　ＩＧＢＴのオフ状態（ここではコレクタ・ゲート間電圧が約４００Ｖまで）のコレクタ電流（漏れ電流）は、保護用ダイオードの降伏電流よりは十分小さくしなければならない。このため、ＩＧＢＴのコレクタ・ゲート間電圧が４００Ｖのときに、ＩＧＢＴの漏れ電流を０．１ｍＡ（＝１００μＡ）よりも十分小さくする必要がある。このとき、高抵抗領域２０はオーミック（電圧－電流特性が直線性を示す）な抵抗領域であるから、ＩＧＢＴのコレクタ・ゲート間電圧が４００Ｖのときに漏れ電流を１００μＡよりも小さくするには、高抵抗領域２０の抵抗値を４ＭΩ（＝４００Ｖ／１００μＡ）以上とする必要がある。すなわち、高抵抗領域２０の抵抗値は、１ＭΩ以上のオーダー、好ましくは１０ＭΩ以上のオーダーとするのがよい。勿論、高抵抗領域２０に起因して低減される漏れ電流は、小さければ小さいほど好ましいので、高抵抗領域２０の抵抗値は１００ＭΩ以上であってもよく、実現可能な高抵抗で構わない。
　このような高抵抗領域２０の抵抗値とするには、高抵抗領域２０の抵抗率は以下のようにする。前述のように、例えば高抵抗領域２０の厚さが１μｍであり、高抵抗領域２０の幅が１０μｍであり、高抵抗領域２０の長さ（保護用ダイオード１０５の各層が並ぶ方向の幅）が３００μｍであるとすると、高抵抗領域２０は保護用ダイオード１０５を挟んで２本が並列に並んでいるので、高抵抗領域２０の抵抗値が１ＭΩの場合、高抵抗領域２０の抵抗率は、２［本］×１［ＭΩ］×１［μｍ］×１０［μｍ］／３００［μｍ］≒６．７［Ωｃｍ］となる。すなわち、高抵抗領域２０の抵抗率は、約１０Ωｃｍ以上、好ましくは１００Ωｃｍ以上、さらに好ましくは１ｋΩｃｍ以上であるのがよい。この場合、高抵抗領域２０を例えばポリシリコン層とすると、不純物がドープされていない状態（ノンドープ）がよく、ｎ型不純物をドープする場合であっても、高抵抗領域２０のドーピング濃度は、１０Ωｃｍに相当する不純物濃度の約４．６×１０14／ｃｍ3以下、好ましくは４．６×１０13／ｃｍ3以下、さらに好ましくは４．６×１０12／ｃｍ3以下がよい。なお、ノンドープのポリシリコンは、少なくとも３００Ｋでシリコンの真性キャリア濃度１．４５×１０10／ｃｍ3のキャリア濃度を有すると推測される。このため、高抵抗領域２０のｎ型不純物のドーピング濃度の下限値は、例えば１．４×１０10／ｃｍ3であってもよい。また、高抵抗領域２０のｎ型不純物のドーピング濃度の下限値を抵抗率に換算すると、約３３０ｋΩｃｍとなるので、高抵抗領域２０の抵抗率の上限値は、例えば３３０ｋΩｃｍ程度であってもよい。
　このように、保護用ダイオード１０５の、各層が並ぶ方向に直交する方向の両端に、十分抵抗の高い高抵抗領域２０を設けることで、保護用ダイオード１０５の基本構造１０３（ツェナーダイオード部）のｎ+／ｎ-／ｐ+／ｎ-各層の端部（各層が並ぶ方向に直交する方向の端部）を終端することができる。これにより、ＩＧＢＴのコレクタ・ゲート間に１００Ｖ以上、例えば４００Ｖといった高電圧が印加されたときに、保護用ダイオード１０５の端部への電界集中を抑える効果を奏する。また、高抵抗領域２０の抵抗値を上記の範囲で適切に制御することにより、高抵抗領域２０に極めて低い電流を流すことができる。これにより、保護用ダイオード１０５の電位分布が、保護用ダイオード１０５の長さ（保護用ダイオード１０５の各層が並ぶ方向の幅）に比例したリニア（直線的）な分布となり、電界も略一定に維持することができる。これらにより、ツェナーダイオード部のｎ+／ｎ-／ｐ+／ｎ-各層を形成するときの不純物濃度バラつきを吸収し、高い長期信頼性を確保することができる。
　高抵抗領域２０を備えた半導体装置２００の製造方法は、第２の実施形態にかかる半導体装置の製造方法と基本的な工程フローは同じである。高抵抗領域２０をノンドープのポリシリコン層とする場合は、基本構造１０３の各層をイオン注入で形成するときに、ポリシリコン層９の所定の位置（端部）をレジストで保護すればよい。高抵抗領域２０をドープポリシリコン層とする場合は、以下の工程を追加する。保護用ダイオード１０５を形成するための工程時に、ポリシリコン層９の表面にレジストを塗布した後、ポリシリコン層９の高抵抗領域２０を形成する箇所のみを開口することでレジストマスクを形成する。続いて、レジストマスクをマスクとして、ポリシリコン層９に例えばリンのイオン注入を選択的に行う。このとき、ポリシリコン層９の厚さが例えば１μｍであり、高抵抗領域２０のドーピング濃度を例えば４．６×１０14／ｃｍ3以下とする場合には、このイオン注入のドーズ量を４．６×１０10／ｃｍ2以下とすればよい。
　以上、説明したように、第３の実施形態によれば、第１，２の実施形態と同様の効果を得ることができる。
（第４の実施形態）
　次に、本発明の第４の実施形態にかかる半導体装置の構造について説明する。図１１は、本発明の第４の実施形態にかかる半導体装置３００の要部を示す平面図である。図１１（ａ）には半導体装置３００全体の平面図を示し、図１１（ｂ）には図１１（ａ）の領域Ａの部分を拡大した平面図を示す。第４の実施形態にかかる半導体装置３００の、第１の実施形態にかかる半導体装置との相違点は、エッジ終端領域１０４の定電圧側（内周側）の一部を、保護用ダイオード１０１の下部（エピタキシャル基板側）に形成した点である。
　図１１（ａ）において、半導体装置３００は、ＩＧＢＴの主電流を流す領域である活性部３０と、ゲート電極を外部回路に接続するためのゲートパッド３１と有する。活性部３０の周囲には、活性部３０の各ユニットセルのゲート電極とゲートパッド３１を接続するゲートランナー電極１６が、活性部を取り囲むように形成されている。ゲートパッド３１は、活性部３０において、エッジ終端領域１０４との境界付近に設けられている。ゲートランナー電極１６の下部（エピタキシャル基板側）には、図１１（ａ）には図示していない、ポリシリコンによるゲートランナー３２が形成されている。半導体装置３００の中心を挟んでゲートパッド３１の反対側には、保護用ダイオード１０１が形成されている。ゲートランナー電極１６、ゲートランナー３２、およびエッジ終端領域１０４は、それぞれ保護用ダイオード１０１の内周側の下部を通るように活性部３０側に凸状に湾曲し、スクライブ面から活性部３０側に後退している。
　さらに、図１１（ａ）の破線で囲む領域Ａを拡大した平面図を、図１１（ｂ）に示す。図１１（ｂ）では、ゲートランナー電極１６は省略し、ゲートランナー電極１６の下部に設けられたゲートランナー３２を示している。保護用ダイオード１０１は、ゲートランナー３２と同じポリシリコン層により形成している。保護用ダイオード１０１は、ゲートランナー３２と重なる内周側で、図示しないＢＰＳＧ膜１４の開口部３３を介してゲートランナー電極１６と接続される。なお、ＢＰＳＧ膜１４の開口部３３は、ゲートランナー３２に延在していても構わない。ＢＰＳＧ膜１４の開口部３３が形成される部分の下部には、コンタクトｎ+層１３が形成される。このコンタクトｎ+層１３は、ゲート電極の電位である。
　コンタクトｎ+層１３に隣接して、基本構造１０３のｎ-層１０、ｐ+層１２、ｎ-層１０、ｎ+層１１が内周側から外周側に向かう方向に順に形成され、さらに基本構造１０３が内周側から外周側に向かう方向に複数形成される。図１１（ｂ）の黒丸は、基本構造１０３が繰り返し形成されていることを示すものである。保護用ダイオード１０１の内周側の下部には、エッジ終端領域１０４の耐圧構造を構成する例えばガードリングが形成されている。さらに、エッジ終端領域１０４よりも外周側では、各ｎ-層１０、ｐ+層１２、ｎ-層１０、ｎ+層１１の長さ（各層が並ぶ方向と直交する方向の幅）を長くして、降伏電流が流れるときの抵抗を低くしている。
　保護用ダイオード１０１の外周側は、内周側から外周側に向かう方向に順に基本構造１０３のｎ-層１０、ｐ+層１２、ｎ-層１０およびｎ+層１１が配置されており、最も外周側のｎ+層１１に隣接して、コンタクトｎ+層１３が形成されている。このコンタクトｎ+層１３は、ＢＰＳＧ膜１４の開口部３３で、図示しない配線１５と接続されている。
　さらに、本発明の第４の実施形態にかかる半導体装置３００について、断面図を用いて説明する。図１２は、本発明の第４の実施形態にかかる半導体装置３００の構造を示す断面図である。図１２（ａ）、（ｂ）にはともに、半導体装置３００を、図１１（ｂ）のＸ１－Ｘ２切断線の箇所で切断したときの断面構造を示す。図１２においてＩＧＢＴの活性部は図１２（ａ）から図１２（ｂ）に続く。ポリシリコン層９からなる保護用ダイオード１０１が、厚いＬＯＣＯＳ酸化膜５の上部に形成される。保護用ダイオードの内周側（活性部側）の端部はコンタクトｎ+層１３であり、内周側のコンタクトｎ+層１３はＢＰＳＧ膜１４の開口部３３を介してゲートランナー電極１６と接続されている。内周側のコンタクトｎ+層１３から外周側に向かって、保護用ダイオード１０１のポリシリコン層９には、基本構造１０３のｎ-層１０、ｐ+層１２、ｎ-層１０およびｎ+層１１が複数形成されている。図１２（ａ）の黒い点は、この基本構造１０３が複数直列に形成されていることを示すものである。
　エッジ終端領域１０４は、ゲートランナー電極１６の外周側において、保護用ダイオード１０１の内周側の下部に形成されている。具体的には、ｎドリフト層４の表面層（エピタキシャル基板１のおもて面側の表面層）に、エッジ終端領域１０４を構成するガードリングとなるｐ+層が設けられている。また、ガードリングとなるｐ+層の上部には、ＬＯＣＯＳ酸化膜５、保護用ダイオード１０１およびＢＰＳＧ膜１４を介して、フィールドプレートとなる電極が形成されている。このように、保護用ダイオード１０１の内周側の下部の一部にエッジ終端領域１０４の耐圧構造を構成するガードリングを形成することで、保護用ダイオード１０１を擬似的なフィールドプレートとして機能させることができる。これにより、エッジ終端領域１０４の電界強度を緩和することができる。前述のフィールドプレートとなる電極を形成することで、さらに電界が緩和される。
　保護用ダイオード１０１の外周側の端部は、コンタクトｎ+層１３であり、かつＬＯＣＯＳ酸化膜５の上で終端している。外周側のコンタクトｎ+層１３は、ＢＰＳＧ膜１４の開口部３３を介して、配線１５と接続されている。配線１５は、スクライブｎ+層３４に接続されている。これにより、配線１５およびコンタクトｎ+層１３は、ＩＧＢＴのコレクタ電極の電位となる。
　以上、説明したように、第４の実施形態によれば、第１，２の実施形態と同様の効果を得ることができる。また、本発明の第４の実施形態によれば、保護用ダイオードの内周側の下部にエッジ終端領域の耐圧構造を構成するガードリングを設けることにより、エッジ終端領域の電界を緩和することができ、長期信頼性を確保することができる。
　以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、外来から印加されるサージ電圧やスイッチング時に素子自体から発生するサージ電圧からパワー半導体素子を保護するサージ保護用のダイオードをパワー半導体素子と同一半導体基板に形成した半導体装置に有用である。
　１，１ａ　エピタキシャル基板
　１ｂ　エピタキシャル基板の裏面
　１ｃ　エピタキシャル基板の研削後の裏面
　２　ｐコレクタ層
　２ａ　ｐ型半導体基材
　３　ｎバッファ層
　３ａ　ｎ+層
　４　ｎドリフト層
　４ａ　ｎ-層
　５　ＬＯＣＯＳ酸化膜
　６　ｐウェル層
　６ａ　高濃度ｐ+ウェル層
　７　ｎ+エミッタ層
　８　ゲート電極
　８ａ　ゲート酸化膜
　９　ポリシリコン層
　１０，７０　ｎ-層（ポリシリコン）
　１１，７１　ｎ+層（ポリシリコン）
　１２，７２　ｐ+層（ポリシリコン）
　１３　コンタクトｎ+層（ポリシリコン）
　１４　ＢＰＳＧ膜
　１５　配線
　１６　ゲートランナー電極
　１７　エミッタ電極
　１８　コレクタ電極
　１９，８９　保護用ダイオードのｐ+層／ｎ-層のｐｎ接合面
　２０　高抵抗領域
　３０　活性部
　３１　ゲートパッド
　３２　ゲートランナー
　３３　開口部
　３４　スクライブｎ+層
　５１　ＥＣＵ
　５２　点火用ＩＣ
　５３，１０１，１０５　保護用ダイオード
　５４，１０２　ＩＧＢＴ
　５５，６１　抵抗
　５６　点火コイル
　５７　一次コイル
　５８　二次コイル
　５９　電圧源
　６０　点火プラグ
　１００，２００，３００，６００　半導体装置
　１０３　基本構造
　１０４　エッジ終端領域
　７００　内燃機関用点火装置

Claims (13)

  1. 　半導体基板と、
    　前記半導体基板上に配置された絶縁膜と、
    　前記絶縁膜上に配置されたポリシリコン層からなる、サージ電圧をクランプする保護用素子と、
    　を備え、
    　前記保護用素子は、
    　第１導電型の第１半導体層と、
    　前記第１半導体層と一方の端で接し、かつ当該第１半導体層より低不純物濃度の第１導電型の第２半導体層と、
    　前記第２半導体層の他方の端で接し、かつ当該第２半導体層より高不純物濃度の第２導電型の第３半導体層と、
    　前記第３半導体層と一方の端で接し、当該第３半導体層より低不純物濃度であり、かつ前記第２半導体層と略同一の不純物濃度である第１導電型の第４半導体層と、からなる１つの単位構造、または、前記単位構造を２つ以上直列に接続した構造を有し、
    　前記保護用素子の一方の端部は、前記第１半導体層であり、
    　前記保護用素子の他方の端部は、前記第１半導体層と略同一の不純物濃度を有する第１導電型の第５半導体層であることを特徴とする半導体装置。
  2. 　前記第２半導体層と前記第３半導体層との間のｐｎ接合面は、前記半導体基板の主面に略垂直であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第３半導体層と前記第４半導体層との間のｐｎ接合面は、前記半導体基板の主面に略垂直であることを特徴とする請求項１に記載の半導体装置。
  4. 　前記単位構造を構成する前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第４半導体層の並ぶ方向に垂直な方向における前記保護用素子の両端部には、それぞれ、前記第２半導体層または前記第４半導体層よりも抵抗値の高い高抵抗層が設けられていることを特徴とする請求項１に記載の半導体装置。
  5. 　前記高抵抗層の抵抗値は１ＭΩ以上であることを特徴とする請求項４に記載の半導体装置。
  6. 　前記高抵抗層の抵抗率は１０Ωｃｍ以上であることを特徴とする請求項４に記載の半導体装置。
  7. 　前記半導体基板に設けられた絶縁ゲート型スイッチング素子をさらに備え、
    　前記保護用素子の一端は、前記絶縁ゲート型スイッチング素子のゲートに接続され、
    　前記保護用素子の他端は、前記絶縁ゲート型スイッチング素子の高電位側電極に接続されていることを特徴とする請求項１に記載の半導体装置。
  8. 　主電流が流れる前記絶縁ゲート型スイッチング素子の活性部と、
    　前記活性部の周囲を囲み、耐圧を保持する前記絶縁ゲート型スイッチング素子のエッジ終端領域と、をさらに備え、
    　前記エッジ終端領域は、前記保護用素子の下に設けられていることを特徴とする請求項７に記載の半導体装置。
  9. 　前記保護用素子は双方向ダイオードであることを特徴とする請求項１に記載の半導体装置。
  10. 　請求項１～９のいずれか一つに記載の半導体装置の製造方法であって、
    　前記半導体基板上に前記絶縁膜を介して前記ポリシリコン層を形成する第１工程と、
    　前記ポリシリコン層の全体にリン原子をイオン注入し、１０００℃以上の温度で熱処理することにより前記第２半導体層および前記第４半導体層となる第１導電型半導体層を形成する第２工程と、
    　前記第１導電型半導体層にボロン原子およびリン原子をそれぞれ離して選択的にイオン注入した後、熱処理することにより、前記第１導電型半導体層を深さ方向に貫通して前記絶縁膜に達し、かつ前記第１導電型半導体層よりも高不純物濃度の前記第３半導体層および前記第１半導体層をそれぞれ離して交互に複数配置する第３工程と、
    　を含み、
    　前記第３工程では、前記ポリシリコン層の端部が前記第１半導体層となるように前記第３半導体層および前記第１半導体層を形成することを特徴とする半導体装置の製造方法。
  11. 　前記第１導電型半導体層の厚さ方向の不純物濃度は略一定であることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　前記第３工程は、
    　前記第１導電型半導体層上に形成した第１マスクをマスクとしてボロン原子をイオン注入することにより前記第３半導体層を形成する工程と、
    　前記第１導電型半導体層上に形成した第２マスクをマスクとしてリン原子をイオン注入することにより前記第１半導体層を形成する工程と、を含み、
    　前記第１導電型半導体層の、前記第１マスクおよび前記第２マスクともに覆われる部分の幅は１．２μｍ以上１．８μｍ以下であることを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 　前記第２工程におけるリン原子のイオン注入では、リン原子のドーズ量は２×１０14ｃｍ-2以上６×１０14ｃｍ-2以下であることを特徴とする請求項１０に記載の半導体装置の製造方法。
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