WO2012169213A1 - 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 - Google Patents

半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 Download PDF

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山田　永
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友二 卜部
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Sumitomo Chemical Co Ltd
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    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers

Definitions

  • the present invention relates to a semiconductor device, a semiconductor substrate, a semiconductor substrate manufacturing method, and a semiconductor device manufacturing method.
  • this application is a research project commissioned by the New Energy and Industrial Technology Development Organization, “Development of New Nanoelectronic Semiconductor Materials and New Structure Nanoelectronic Device Technology-Research and Development of III-V Group Semiconductor Channel Transistor Technology on Silicon Platform” "It is a patent application subject to Article 19 of the Industrial Technology Strengthening Act.
  • Non-Patent Document 1 discloses a CMOSFET structure in which an N-channel MOSFET having a III-V group compound semiconductor channel and a P-channel MOSFET having Ge channel are formed on a single substrate.
  • Non-Patent Document 1 S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
  • nMISFET Metal-Insulator-Semiconductor-Field-Effect-Transistor
  • n-MISFET P-channel MISFET
  • CMOS complementary Metal-Insulator-Semiconductor Field-Effect Transistor
  • a manufacturing process in which nMISFET and pMISFET are formed at the same time is adopted. Is preferred.
  • the process can be simplified, and the device can be easily reduced in size and miniaturized.
  • the source / drain formation region of the nMISFET and the source / drain formation region of the pMISFET are formed as a thin film of a material to be the source and drain, and further patterned by photolithography or the like, thereby forming the source / drain of the nMISFET
  • the source and drain of the pMISFET can be formed simultaneously.
  • the III-V compound semiconductor crystal layer in which the nMISFET is formed and the IV group semiconductor crystal layer in which the pMISFET is formed are different in material.
  • the resistance of one or both of the source / drain regions of the nMISFET or pMISFET increases, or the contact resistance between the source / drain regions of one or both of the nMISFET or pMISFET and the source / drain electrodes increases. Therefore, it is difficult to reduce the resistance of the source / drain regions of both nMISFET and pMISFET or the contact resistance with the source / drain electrodes.
  • An object of the present invention is to form a CMISFET composed of an nMISFET whose channel is a III-V group compound semiconductor and a pMISFET whose channel is a group IV semiconductor on one substrate. It is an object of the present invention to provide a semiconductor device and a manufacturing method thereof in which each source and each drain are formed simultaneously and the resistance of the source / drain region or the contact resistance with the source / drain electrode is reduced. Moreover, it is providing the semiconductor substrate suitable for such a technique.
  • a base substrate, a first semiconductor crystal layer positioned above the base substrate, and a position above a partial region of the first semiconductor crystal layer are provided.
  • a second MISFET having a second source and a second drain is provided.
  • the first MISFET is a first channel type MISFET
  • the second MISFET is different from the first channel type.
  • phi 1 of the first semiconductor crystal layer and the second semiconductor crystal layer, the electron affinity of the crystalline part of which constitutes a semiconductor crystal layer of better functioning as an N-type channel
  • phi 2 and E g2 are the Of the first semiconductor crystal layer and the second semiconductor crystal layer, the electron affinity and the forbidden band width of the crystal that constitutes the semiconductor crystal layer in which one part functions as a P-type channel are shown.
  • a first separation layer located between the base substrate and the first semiconductor crystal layer and electrically separating the base substrate and the first semiconductor crystal layer, and between the first semiconductor crystal layer and the second semiconductor crystal layer And a second separation layer that electrically separates the first semiconductor crystal layer and the second semiconductor crystal layer.
  • the semiconductor device may further include a second separation layer located between the first semiconductor crystal layer and the second semiconductor crystal layer and electrically separating the first semiconductor crystal layer and the second semiconductor crystal layer.
  • the base substrate and the first semiconductor crystal layer are in contact with each other at the bonding surface, the region of the base substrate in the vicinity of the bonding surface contains impurity atoms exhibiting p-type or n-type conductivity, and the first in the vicinity of the bonding surface.
  • the semiconductor crystal layer may contain impurity atoms having a conductivity type different from that of the impurity atoms contained in the base substrate.
  • the base substrate may be in contact with the first separation layer.
  • the region of the base substrate in contact with the first separation layer is conductive, and the voltage applied to the region of the base substrate in contact with the first separation layer is It may act as a back gate voltage to 1 MISFET.
  • the first semiconductor crystal layer and the second separation layer may be in contact with each other.
  • the region of the first semiconductor crystal layer that is in contact with the second separation layer is conductive, and the second semiconductor crystal layer and the second separation layer
  • the voltage applied to the contact area may act as a back gate voltage to the second MISFET.
  • the first MISFET is preferably a P channel type MISFET
  • the second MISFET is an N channel type.
  • a MISFET is preferable.
  • the first MISFET is preferably an N-channel type MISFET
  • the second MISFET is a P-channel type.
  • a MISFET is preferable.
  • Examples of the conductive substance include TiN, TaN, graphene, HfN, and WN.
  • a semiconductor substrate for use in the semiconductor device of the first aspect comprising a base substrate, a first semiconductor crystal layer, and a second semiconductor crystal layer, wherein the first semiconductor A semiconductor substrate is provided in which the crystal layer is located above the base substrate and the second semiconductor crystal layer is located above a part or all of the first semiconductor crystal layer.
  • a first separation layer located between the base substrate and the first semiconductor crystal layer and electrically separating the base substrate and the first semiconductor crystal layer, and between the first semiconductor crystal layer and the second semiconductor crystal layer And a second separation layer that electrically separates the first semiconductor crystal layer and the second semiconductor crystal layer.
  • the first separation layer may be made of an amorphous insulator.
  • the first separation layer may be made of a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the first semiconductor crystal layer.
  • the semiconductor device may further include a second separation layer located between the first semiconductor crystal layer and the second semiconductor crystal layer and electrically separating the first semiconductor crystal layer and the second semiconductor crystal layer.
  • the base substrate and the first semiconductor crystal layer are in contact with each other at the bonding surface, the region of the base substrate in the vicinity of the bonding surface contains impurity atoms exhibiting p-type or n-type conductivity, and the first in the vicinity of the bonding surface.
  • the semiconductor crystal layer may contain impurity atoms having a conductivity type different from that of the impurity atoms contained in the base substrate.
  • the second separation layer examples include those made of an amorphous insulator.
  • the second separation layer may be made of a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the second semiconductor crystal layer.
  • a plurality of second semiconductor crystal layers may be provided. In this case, it is preferable that each of the plurality of second semiconductor crystal layers is regularly arranged in a plane parallel to the upper surface of the base substrate.
  • a method of manufacturing a semiconductor substrate according to the second aspect wherein a first semiconductor crystal layer forming step of forming a first semiconductor crystal layer above a base substrate, and a first semiconductor A second semiconductor crystal layer forming step of forming a second semiconductor crystal layer above a partial region of the crystal layer, and the second semiconductor crystal layer forming step includes forming a second semiconductor crystal layer on the semiconductor crystal layer forming substrate.
  • a step of forming a second separation layer that electrically separates the first semiconductor crystal layer and the second semiconductor crystal layer, and the second separation layer on the first semiconductor crystal layer and the second semiconductor crystal layer are joined together.
  • the second separation layer on the conductor crystal layer and the first semiconductor crystal layer are joined together, or the second separation layer on the first semiconductor crystal layer and the second separation layer on the second semiconductor crystal layer are joined.
  • the first semiconductor crystal layer forming step includes an epitaxial growth step of forming the first semiconductor crystal layer on the semiconductor crystal layer formation substrate by an epitaxial crystal growth method, and the base substrate, the first semiconductor crystal layer, or the base substrate. Forming a first separation layer for electrically separating the base substrate and the first semiconductor crystal layer on both the first semiconductor crystal layer and the first semiconductor crystal layer; and the first separation layer and the first semiconductor crystal on the base substrate.
  • the first separation layer on the first semiconductor crystal layer and the base substrate are joined so that the layers are joined, or the first separation layer on the base substrate and the first separation on the first semiconductor crystal layer are joined
  • a bonding step of bonding the base substrate and the semiconductor crystal layer forming substrate may be provided so that the layers are bonded to each other.
  • the first separation layer made of an insulator is formed on the base substrate before the first semiconductor crystal layer formation step.
  • the first semiconductor crystal layer forming step may include forming a SiGe layer as a starting material for the first semiconductor crystal layer on the first separation layer; and Heating in an oxidizing atmosphere and oxidizing the surface to increase the concentration of Ge atoms in the SiGe layer.
  • the first semiconductor crystal layer is made of a group IV semiconductor crystal and the second semiconductor crystal layer is made of a group III-V compound semiconductor crystal
  • the first layer made of an insulator is formed on the surface of the semiconductor layer material substrate made of the group IV semiconductor crystal. Forming a separation layer; implanting cations through the first separation layer to a predetermined depth of separation of the semiconductor layer material substrate; and joining the surface of the first separation layer and the surface of the base substrate.
  • the step of modifying the group IV semiconductor crystal located at the expected separation depth, and the position of the group IV semiconductor crystal modified in the step of modifying are located closer to the base substrate. Separating the group IV semiconductor crystal from the semiconductor layer material substrate by separating the semiconductor layer material substrate and the base substrate; and polishing the crystal layer made of the group IV semiconductor crystal remaining on the base substrate. May be.
  • the first semiconductor crystal layer forming step Before the first semiconductor crystal layer forming step, a first separation layer made of a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the first semiconductor crystal layer is formed on the base substrate by an epitaxial growth method.
  • the first semiconductor crystal layer forming step includes a step of forming the first semiconductor crystal layer on the first separation layer by an epitaxial growth method.
  • the first semiconductor crystal layer forming step there is a step of forming the first semiconductor crystal layer on the base substrate by an epitaxial growth method.
  • impurity atoms having p-type or n-type conductivity may be contained in the vicinity of the surface of the base substrate, and the impurities contained in the base substrate in the step of forming the first semiconductor crystal layer by the epitaxial growth method.
  • the first semiconductor crystal layer may be doped with impurity atoms having a conductivity type different from the conductivity type indicated by the atoms.
  • a method for manufacturing a semiconductor substrate according to the second aspect wherein a second semiconductor crystal layer is formed on a semiconductor crystal layer forming substrate by an epitaxial crystal growth method.
  • the first separation layer on the first semiconductor crystal layer and the base substrate are joined such that the upper first separation layer and the first semiconductor crystal layer are joined, or the first separation layer on the base substrate is joined.
  • the crystalline sacrificial layer is epitaxially crystallized on the surface of the semiconductor crystal layer forming substrate before forming the semiconductor crystal layer on the semiconductor crystal layer forming substrate.
  • a step of manufacturing a semiconductor substrate having a first semiconductor crystal layer and a second semiconductor crystal layer On each of the first semiconductor crystal layer and the second semiconductor crystal layer, a step of forming a conductive material having a work function ⁇ M satisfying at least one of the relations of Formula 1 and Formula 2 and a gate electrode are formed.
  • ⁇ 1 is the electron affinity of the crystal that constitutes the semiconductor crystal layer partly functioning as an N-type channel of the first semiconductor crystal layer and the second semiconductor crystal layer
  • ⁇ 2 and E g2 are the first semiconductor crystal layer Of the crystal layer and the second semiconductor crystal layer, the electron affinity and the forbidden band width of a crystal that constitutes a semiconductor crystal layer in which a part functions as a P-type channel are shown.
  • FIG. 1 shows a cross section of a semiconductor device 100.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • the cross section in the manufacture process of another semiconductor device is shown.
  • the cross section in the manufacture process of another semiconductor device is shown.
  • the cross section in the manufacture process of another semiconductor device is shown.
  • the cross section in the manufacture process of another semiconductor device is shown.
  • the cross section in the manufacture process of another semiconductor device is shown.
  • a cross section in the manufacture process of another semiconductor device is shown.
  • a cross section of a semiconductor device 200 is shown. It is the SEM photograph which observed nMOSFET from the upper part. It is the TEM photograph which observed the cross section of the gate part of nMOSFET. It is a graph which shows a gate voltage versus source current characteristic. It is a graph which shows a gate voltage versus source current characteristic. It is a graph which shows a gate voltage versus source current characteristic. It is the graph which showed SS value with respect to gate length. It is the graph which showed the value of DIBL with respect to gate length.
  • FIG. 1 shows a cross section of the semiconductor device 100.
  • the semiconductor device 100 includes a base substrate 102, a first semiconductor crystal layer 104, and a second semiconductor crystal layer 106.
  • the semiconductor device 100 of this example includes a first separation layer 108 between the base substrate 102 and the first semiconductor crystal layer 104, and a second separation between the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106.
  • a separation layer 110 is included. Note that, from the embodiment shown in FIG. 1, the invention of a semiconductor substrate comprising the base substrate 102, the first semiconductor crystal layer 104, and the second semiconductor crystal layer 106, the base substrate 102, and the first separation.
  • At least two inventions can be grasped, including the semiconductor substrate invention having the layer 108, the first semiconductor crystal layer 104, the second separation layer 110, and the second semiconductor crystal layer 106 as constituent elements.
  • a first MISFET 120 is formed on the first semiconductor crystal layer 104
  • a second MISFET 130 is formed on the second semiconductor crystal layer 106.
  • Examples of the base substrate 102 include a substrate whose surface is a silicon crystal.
  • Examples of the substrate whose surface is a silicon crystal include a silicon substrate and an SOI (Silicon-on-Insulator) substrate, and a silicon substrate is preferable.
  • SOI Silicon-on-Insulator
  • the base substrate 102 is not limited to a substrate whose surface is a silicon crystal, and may be an insulator substrate such as glass, ceramics, and plastic, a conductor substrate such as metal, or a semiconductor substrate such as silicon carbide.
  • the first semiconductor crystal layer 104 is located above the base substrate 102.
  • the first semiconductor crystal layer 104 is made of a group IV semiconductor crystal or a group III-V compound semiconductor crystal.
  • the thickness of the first semiconductor crystal layer 104 is preferably 20 nm or less. By setting the thickness of the first semiconductor crystal layer 104 to 20 nm or less, the first MISFET 120 having an extremely thin film body can be configured. By making the body of the first MISFET 120 an extremely thin film, the short channel effect can be suppressed and the leakage current of the first MISFET 120 can be reduced.
  • the second semiconductor crystal layer 106 is located above a part of the surface of the first semiconductor crystal layer 104. That is, the second semiconductor crystal layer 106 is located above a part of the region of the first semiconductor crystal layer 104, and the region of the first semiconductor crystal layer 104 where the second semiconductor crystal layer 106 is not located above. A part of these functions as a channel of the first MISFET 120.
  • the second semiconductor crystal layer 106 is made of a group III-V compound semiconductor crystal or a group IV semiconductor crystal.
  • the thickness of the second semiconductor crystal layer 106 is preferably 20 nm or less. By setting the thickness of the second semiconductor crystal layer 106 to 20 nm or less, the second MISFET 130 having an extremely thin film body can be configured. By making the body of the second MISFET 130 an extremely thin film, the short channel effect can be suppressed and the leakage current of the second MISFET 130 can be reduced.
  • the group III-V compound semiconductor crystal has a high electron mobility and the group IV semiconductor crystal, particularly Ge, has a high hole mobility, it is preferable to form an N channel MISFET in the group III-V compound semiconductor crystal layer. It is preferable to form a P-channel MISFET in the group IV semiconductor crystal layer. That is, when the first semiconductor crystal layer 104 is made of a group IV semiconductor crystal and the second semiconductor crystal layer 106 is made of a group III-V compound semiconductor crystal, the first MISFET 120 is a P-channel type MISFET and the second MISFET 130 is an N-channel type. A MISFET is preferable.
  • the first MISFET 120 is an N-channel MISFET and the second MISFET 130 is a P-channel.
  • a type MISFET is preferable.
  • Examples of the group IV semiconductor crystal include a Ge crystal or a Si x Ge 1-x (0 ⁇ x ⁇ 1) crystal. When the group IV semiconductor crystal is a Si x Ge 1-x crystal, x is preferably 0.10 or less.
  • Examples of the III-V compound semiconductor crystal include In x Ga 1-x As (0 ⁇ x ⁇ 1) crystal, InAs crystal, GaAs crystal, and InP crystal. Examples of the III-V compound semiconductor crystal include a mixed crystal of a III-V compound semiconductor that lattice matches or pseudo-lattice matches with GaAs or InP.
  • the group III-V compound semiconductor crystal the mixed crystal In x Ga 1-x As ( 0 ⁇ x ⁇ 1) crystal, InAs crystal, a laminate of a GaAs crystal or InP crystals, and the like.
  • the III-V compound semiconductor crystal In x Ga 1-x As (0 ⁇ x ⁇ 1) crystal and InAs crystal are preferable, and InAs crystal is more preferable.
  • the first separation layer 108 is located between the base substrate 102 and the first semiconductor crystal layer 104.
  • the first separation layer 108 electrically separates the base substrate 102 and the first semiconductor crystal layer 104.
  • the first separation layer 108 may be made of an amorphous insulator.
  • the first separation layer 108 is made of an amorphous insulator.
  • the first separation layer 108 may be made of a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the first semiconductor crystal layer 104.
  • a semiconductor crystal can be formed by an epitaxial crystal growth method.
  • the semiconductor crystal constituting the first separation layer 108 include an AlGaAs crystal, an AlInGaP crystal, an AlGaInAs crystal, and an InP crystal.
  • the semiconductor crystal constituting the first separation layer 108 includes a SiGe crystal, a Si crystal, a SiC crystal, or a C crystal.
  • the second separation layer 110 is located between the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106.
  • the second separation layer 110 electrically separates the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106.
  • the second separation layer 110 may be made of an amorphous insulator.
  • the second separation layer 110 becomes an amorphous insulator.
  • the second separation layer 110 made of an amorphous insulator Al 2 O 3 , AlN, Ta 2 O 5 , ZrO 2 , HfO 2 , La 2 O 3 , SiO x (for example, SiO 2 ), SiN x (for example, Si) 3 N 4 ) and SiO x N y , or a laminate of at least two layers selected from these layers.
  • the second isolation layer 110 may be made of a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the second semiconductor crystal layer 106.
  • a semiconductor crystal can be formed by an epitaxial crystal growth method.
  • the semiconductor crystal layer 106 is an InGaAs crystal layer or a GaAs crystal layer
  • examples of the semiconductor crystal include an AlGaAs crystal, an AlInGaP crystal, an AlGaInAs crystal, and an InP crystal.
  • the second semiconductor crystal layer 106 is a Ge crystal layer
  • examples of the semiconductor crystal include SiGe crystal, Si crystal, SiC crystal, and C crystal.
  • the first MISFET 120 is formed in the first semiconductor crystal layer 104 in a region where the second semiconductor crystal layer 106 is not located above, and has a first gate 122, a first source 124, and a first drain 126.
  • a first gate metal 123 is formed on the first gate 122, and a first source electrode 125 and a first drain electrode 127 are formed on the first source 124 and the first drain 126, respectively.
  • Examples of the material constituting the first gate metal 123, the first source electrode 125, and the first drain electrode 127 include Ti, Ta, W, Al, Cu, Au, and a stacked body thereof.
  • the first source 124 and the first drain 126 are made of a conductive material formed on the first semiconductor crystal layer 104, and form a raised source / drain.
  • the conductive material include TiN, TaN, graphene, HfN, and WN.
  • a first gate 122 is formed between the first source 124 and the first drain 126.
  • the first gate 122 is insulated from the first source 124, the first drain 126, and the first semiconductor crystal layer 104 by the insulating layer 114.
  • Examples of the material constituting the first gate 122 include TiN, TaN, graphene, HfN, and WN.
  • the insulating layer 114 Al 2 O 3 , AlN, Ta 2 O 5 , ZrO 2 , HfO 2 , La 2 O 3 , SiO x (for example, SiO 2 ), SiN x (for example, Si 3 N 4 ), and SiO x N y Among them, a layer composed of at least one of them, or a laminate of at least two layers selected from these.
  • a part 114 a of the insulating layer 114 is formed in a region sandwiched between the part 104 a of the first semiconductor crystal layer 104 and the first gate 122, which is the channel region.
  • the portion 114a may function as a gate insulating layer.
  • the second MISFET 130 is formed in the second semiconductor crystal layer 106 and has a second gate 132, a second source 134, and a second drain 136.
  • a second gate metal 133 is formed on the second gate 132, and a second source electrode 135 and a second drain electrode 137 are formed on the second source 134 and the second drain 136, respectively.
  • Examples of the material constituting the second gate metal 133, the second source electrode 135, and the second drain electrode 137 include Ti, Ta, W, Al, Cu, Au, and a laminate thereof.
  • the second source 134 and the second drain 136 are made of a conductive material formed on the second semiconductor crystal layer 106, and constitute a raised source / drain.
  • the conductive material include TiN, TaN, graphene, HfN, and WN.
  • a second gate 132 is formed between the second source 134 and the second drain 136.
  • the second gate 132 is insulated from the second source 134, the second drain 136, and the second semiconductor crystal layer 106 by the insulating layer 114 similar to the first MISFET 120.
  • Examples of the material constituting the second gate 132 include TiN, TaN, graphene, HfN, and WN.
  • a part 114 a of the insulating layer 114 is formed in a region sandwiched between the part 106 a of the second semiconductor crystal layer 106 and the second gate 132 which is the channel region.
  • the portion 114a may function as a gate insulating layer.
  • the first source 124, the first drain 126, the second source 134, and the second drain 136 are made of the same conductive material, and the work function ⁇ M of the conductive material satisfies the relationship of Equation 1 or Equation 2.
  • phi 1 shows the electron affinity of the crystalline part of which constitutes a semiconductor crystal layer of better functioning as an N-type channel.
  • ⁇ 2 and E g2 indicate the electron affinity and the forbidden band width of the crystal that constitutes the semiconductor crystal layer of which part of the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106 functions as a P-type channel.
  • the work function ⁇ M of the conductive material may satisfy both of the relations of Formula 1 and Formula 2.
  • the source / drain (first source 124 and first drain 126) of the first MISFET 120 and the source / drain (second source 134 and second drain 136) of the second MISFET 130 are made of the same conductive material. This is a configuration that enables the manufacture of the part using the same material film, and means that the manufacturing process can be simplified.
  • the gate width can be easily controlled by the space between the source and the drain (etching groove interval). As a result, miniaturization becomes easy.
  • the source / drain The contact resistance between the region and the semiconductor crystal layer can be reduced.
  • the work function ⁇ M of the conductive material satisfies the relationship of Equation 1
  • the difference between ⁇ M and ⁇ 1 and the difference between ⁇ M and ⁇ 2 + E g2 are ⁇ 1 and ⁇ 2 at the maximum. It becomes smaller than the difference from + Eg2 .
  • the contact resistance between each source / drain region and the semiconductor crystal layer can be reduced.
  • the work function ⁇ M of the conductive material satisfies the relationship of Equation 2 , the difference between ⁇ M and ⁇ 1 and the difference between ⁇ M and ⁇ 2 + E g2 can be suppressed to 0.1 eV or less. . For this reason, the contact resistance between each source / drain region and the semiconductor crystal layer can be reduced. As a result, the manufacturing process for manufacturing the CMISFET can be simplified, the miniaturization can be facilitated, and the performance of each FET can be enhanced.
  • FIG. 2 to 8 show cross sections in the manufacturing process of the semiconductor device 100.
  • the base substrate 102 and the semiconductor crystal layer formation substrate 140 are prepared, and the first semiconductor crystal layer 104 is formed on the semiconductor crystal layer formation substrate 140 by an epitaxial crystal growth method. Thereafter, a first separation layer 108 is formed on the first semiconductor crystal layer 104.
  • the first separation layer 108 is formed by a thin film formation method such as an ALD (Atomic Layer Deposition) method, a thermal oxidation method, a vapor deposition method, a CVD (Chemical Layer Vapor Deposition) method, or a sputtering method.
  • the semiconductor crystal layer formation substrate 140 When the first semiconductor crystal layer 104 is made of a III-V group compound semiconductor crystal, an InP substrate or a GaAs substrate can be selected as the semiconductor crystal layer formation substrate 140. When the first semiconductor crystal layer 104 is made of a group IV semiconductor crystal, a Ge substrate, Si substrate, SiC substrate, or GaAs substrate can be selected as the semiconductor crystal layer formation substrate 140.
  • An MOCVD (Metal Organic Chemical Vapor Deposition) method can be used for epitaxial crystal growth of the first semiconductor crystal layer 104.
  • TMIn trimethylindium
  • TMGa trimethylgallium
  • AsH 3 arsine
  • P source is used.
  • PH 3 phosphine
  • Hydrogen can be used as the carrier gas.
  • the reaction temperature can be appropriately selected in the range of 300 ° C. to 900 ° C., preferably in the range of 450 to 750 ° C.
  • GeH 4 germane
  • SiH 4 silane
  • Si 2 H 6 diisilane
  • a compound in which some of these hydrogen atoms are substituted with chlorine atoms or hydrocarbon groups can also be used.
  • Hydrogen can be used as the carrier gas.
  • the reaction temperature can be appropriately selected in the range of 300 ° C. to 900 ° C., preferably in the range of 450 to 750 ° C.
  • the thickness of the epitaxial growth layer can be controlled by appropriately selecting the source gas supply amount and the reaction time.
  • the surface of the first separation layer 108 and the surface of the base substrate 102 are activated with an argon beam 150. Thereafter, as shown in FIG. 3, the surface of the first separation layer 108 activated by the argon beam 150 and the surface of the base substrate 102 are bonded and bonded together. Bonding can be performed at room temperature. The activation does not need to be performed by the argon beam 150, but may be a beam of other rare gas or the like. Thereafter, the semiconductor crystal layer forming substrate 140 is etched and removed. As a result, the first separation layer 108 and the first semiconductor crystal layer 104 are formed on the base substrate 102. Note that a sulfur termination treatment for terminating the surface of the first semiconductor crystal layer 104 with sulfur atoms may be performed between the formation of the first semiconductor crystal layer 104 and the formation of the first separation layer 108.
  • the first separation layer 108 is formed only on the first semiconductor crystal layer 104 and the surface of the first separation layer 108 and the surface of the base substrate 102 are bonded to each other.
  • the first separation layer 108 is also formed on the base substrate 102, and the surface of the first separation layer 108 on the first semiconductor crystal layer 104 and the surface of the first separation layer 108 on the base substrate 102 are bonded together. May be.
  • the surface of the first separation layer 108 to be bonded is subjected to a hydrophilic treatment. When the hydrophilic treatment is performed, it is preferable that the first separation layers 108 are heated and bonded together.
  • the first separation layer 108 may be formed only on the base substrate 102, and the surface of the first semiconductor crystal layer 104 and the surface of the first separation layer 108 on the base substrate 102 may be bonded to each other.
  • the first separation layer 108 and the first semiconductor crystal layer 104 are bonded to the semiconductor crystal layer formation substrate.
  • the first separation layer 108 and the first semiconductor crystal layer 104 are separated from the base substrate 102. You may stick together.
  • the first separation layer 108 and the first semiconductor crystal layer 104 are separated from the semiconductor crystal layer formation substrate 140 and before being bonded to the base substrate 102, the first separation layer 108 and the first separation layer 108 are formed on an appropriate transfer substrate. It is preferable to hold one semiconductor crystal layer 104.
  • a semiconductor crystal layer forming substrate 160 is prepared, and the second semiconductor crystal layer 106 is formed on the semiconductor crystal layer forming substrate 160 by an epitaxial crystal growth method.
  • a second separation layer 110 is formed on the first semiconductor crystal layer 104 on the base substrate 102.
  • the second separation layer 110 is formed by a thin film forming method such as an ALD method, a thermal oxidation method, a vapor deposition method, a CVD method, or a sputtering method.
  • a sulfur termination treatment for terminating the surface of the first semiconductor crystal layer 104 with sulfur atoms may be performed before the formation of the second separation layer 110.
  • the semiconductor crystal layer 106 is made of a III-V group compound semiconductor crystal
  • an InP substrate or a GaAs substrate can be selected as the semiconductor crystal layer forming substrate 160.
  • the second semiconductor crystal layer 106 is made of a group IV semiconductor crystal
  • a Ge substrate, Si substrate, SiC substrate, or GaAs substrate can be selected as the semiconductor crystal layer forming substrate 160.
  • the MOCVD method can be used for epitaxial crystal growth of the second semiconductor crystal layer 106.
  • Gas used in the MOCVD method, reaction temperature conditions, and the like are the same as those for the first semiconductor crystal layer 104.
  • the surface of the second semiconductor crystal layer 106 and the surface of the second separation layer 110 are activated with an argon beam 150. Thereafter, as shown in FIG. 5, the surface of the second semiconductor crystal layer 106 is bonded to and bonded to a part of the surface of the second separation layer 110. Bonding can be performed at room temperature. The activation does not need to be performed by the argon beam 150 but may be a beam of other rare gas or the like. Thereafter, the semiconductor crystal layer forming substrate 160 is removed by etching with an HCl solution or the like.
  • the second separation layer 110 is formed on the first semiconductor crystal layer 104 on the base substrate 102, and the second semiconductor crystal layer 106 is formed on a part of the surface of the second separation layer 110.
  • a sulfur termination treatment may be performed in which the surface of the second semiconductor crystal layer 106 is terminated with sulfur atoms.
  • the second separation layer 110 is formed only on the first semiconductor crystal layer 104 and the surface of the second separation layer 110 and the surface of the second semiconductor crystal layer 106 are bonded to each other has been described.
  • the second separation layer 110 is also formed on the second semiconductor crystal layer 106, and the surface of the second separation layer 110 on the first semiconductor crystal layer 104 and the second separation layer 110 on the second semiconductor crystal layer 106 are formed. You may stick together the surface.
  • the second separation layer 110 is formed only on the second semiconductor crystal layer 106, and the surface of the first semiconductor crystal layer 104 and the surface of the second separation layer 110 on the second semiconductor crystal layer 106 are bonded together. Also good.
  • the second semiconductor crystal layer 106 is separated from the semiconductor crystal layer formation substrate 160 after the second semiconductor crystal layer 106 is bonded to the second separation layer 110 on the base substrate 102 has been described.
  • the second semiconductor crystal layer 106 may be bonded to the second separation layer 110.
  • the second semiconductor crystal layer 106 may be held on an appropriate transfer substrate until the second semiconductor crystal layer 106 is bonded to the second separation layer 110. preferable.
  • a conductive material layer 112 is formed on the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106.
  • the conductive material layer 112 becomes the first source 124, the first drain 126, the second source 134, and the second drain 136 later.
  • the conductive material layer 112 is formed by a thin film formation method such as a vapor deposition method, a CVD method, or a sputtering method.
  • the conductive material layer 112 in the region of the first MISFET 120 and the second MISFET 130 is separated depending on the thicknesses of the second separation layer 110 and the second semiconductor crystal layer 106.
  • the conductive material layer 112 may be separated into regions of the first MISFET 120 and the second MISFET 130 by a method such as etching a part of the conductive material layer 112.
  • the conductive material layer 112 in the region where the first gate 122 and the second gate 132 are formed is removed by etching to form an opening.
  • an insulating layer 114 is formed inside the conductive material layer 112 and the opening.
  • the insulating layer 114 is formed by a thin film forming method such as an ALD method, a thermal oxidation method, a vapor deposition method, a CVD method, or a sputtering method.
  • a conductive thin film is formed on the insulating layer 114, and the conductive thin films other than the regions to be the first gate 122 and the second gate 132 are removed, so that the first gate 122 and the second gate A gate 132 is formed.
  • the conductive material layer 112 separated by the first gate 122 or the second gate 132 becomes the first source 124, the first drain 126, the second source 134, and the second drain 136.
  • An opening is formed in the insulating layer 114 so that the conductive material layer 112 to be the first source 124, the first drain 126, the second source 134, and the second drain 136 is exposed, and the first thin film is formed and patterned to form the first.
  • the semiconductor device 100 shown in FIG. 1 can be manufactured.
  • a metal film is formed as the conductive thin film, it is preferable to perform post metal annealing treatment.
  • the post metal annealing treatment is preferably carried out by an RTA (rapid thermal annealing) method.
  • the first source 124, the first drain 126, the second source 134, and the second drain 136 are simultaneously formed in the same process, so that the manufacturing process can be simplified. .
  • manufacturing costs are reduced and miniaturization is facilitated.
  • the work functions of the conductive materials constituting the first source 124, the first drain 126, the second source 134, and the second drain 136 satisfy the relationship represented by Equation 1 or Equation 2. Therefore, the contact between the first source 124 and the first drain 126 and the first semiconductor crystal layer 104 is an ohmic contact, and the contact between the second source 134 and the second drain 136 and the second semiconductor crystal layer 106 is an ohmic contact.
  • each on-current of the first MISFET 120 and the second MISFET 130 can be increased. Further, since the resistance between each source and drain is reduced, it is not necessary to reduce the channel resistance of each MISFET, and the concentration of doping impurity atoms in the channel layer can be reduced. As a result, carrier mobility in the channel layer can be increased.
  • the first separation of the base substrate 102 is performed.
  • a voltage can be applied to a region in contact with the layer 108 and the voltage can act as a back gate voltage to the first MISFET 120.
  • the semiconductor device 100 described above since the first semiconductor crystal layer 104 and the second separation layer 110 are in contact with each other, if the region of the first semiconductor crystal layer 104 in contact with the second separation layer 110 is conductive.
  • a voltage can be applied to the region of the first semiconductor crystal layer 104 that is in contact with the second isolation layer 110, and this voltage can act as a back gate voltage to the second MISFET 130.
  • the action of these back gate voltages can increase the on-current of the first MISFET 120 and the second MISFET 130 and reduce the off-current.
  • the semiconductor device 100 described above may include a plurality of second semiconductor crystal layers 106, and each of the plurality of second semiconductor crystal layers 106 may be regularly arranged in a plane parallel to the upper surface of the base substrate 102. Regular means that the same arrangement pattern is repeated, for example.
  • the semiconductor device 100 may include a plurality of first semiconductor crystal layers 104, and each of the plurality of first semiconductor crystal layers 104 may be regularly arranged in a plane parallel to the upper surface of the base substrate 102. Good.
  • each first semiconductor crystal layer 104 may have a single semiconductor crystal layer 106 or a plurality of second semiconductor crystal layers 106, and each second semiconductor crystal layer 106 is parallel to the upper surface of the first semiconductor crystal layer 104. May be regularly arranged in a plane.
  • the productivity of the semiconductor substrate used for the semiconductor device 100 can be increased.
  • the regular arrangement of the second semiconductor crystal layer 106 or the first semiconductor crystal layer 104 is such that the second semiconductor crystal layer 106 or the first semiconductor crystal layer is grown after epitaxially growing the second semiconductor crystal layer 106 or the first semiconductor crystal layer 104.
  • the first semiconductor crystal layer 104 and the first isolation layer 108 are formed on the semiconductor crystal layer formation substrate 140, and the first isolation layer 108 and the base substrate 102 are bonded together, and then the semiconductor crystal layer formation is performed. It has been described that the first semiconductor crystal layer 104 and the first separation layer 108 are formed on the base substrate 102 by removing the substrate 140. However, when the first semiconductor crystal layer 104 is made of SiGe and the second semiconductor crystal layer 106 is made of a group III-V compound semiconductor crystal, the first semiconductor crystal layer 104 and the first separation layer 108 are formed by an oxidation concentration method.
  • the first separation layer 108 made of an insulator is formed on the base substrate 102, and the first semiconductor crystal layer 104 starts on the first separation layer 108.
  • a SiGe layer as a material is formed.
  • the SiGe layer is heated in an oxidizing atmosphere to oxidize the surface. By oxidizing the SiGe layer, the concentration of Ge atoms in the SiGe layer can be increased, and the first semiconductor crystal layer 104 having a high Ge concentration can be obtained.
  • the first semiconductor crystal layer 104 and the first separation layer 108 are smart cut. It can be formed by the method. That is, a first separation layer 108 made of an insulator is formed on the surface of a semiconductor layer material substrate made of a group IV semiconductor crystal, and cations are implanted through the first separation layer 108 to a predetermined separation depth of the semiconductor layer material substrate. To do. The semiconductor layer material substrate and the base substrate 102 are attached to each other so that the surface of the first separation layer 108 and the surface of the base substrate 102 are bonded, and the semiconductor layer material substrate and the base substrate 102 are heated.
  • the cations implanted at the planned separation depth react with the group IV atoms constituting the semiconductor layer material substrate, and the group IV semiconductor crystal located at the planned separation depth is denatured. If the semiconductor layer material substrate and the base substrate 102 are separated in this state, the group IV semiconductor crystal located on the base substrate 102 side from the modified group of the group IV semiconductor crystal is separated from the semiconductor layer material substrate. If the semiconductor layer material attached to the base substrate 102 side is appropriately polished, the polished semiconductor crystal layer can be used as the first semiconductor crystal layer 104.
  • the first isolation layer 108 when the first separation layer 108 is a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the first semiconductor crystal layer 104,
  • the first isolation layer 108 can be formed by an epitaxial growth method, and the first semiconductor crystal layer 104 can be formed on the first isolation layer 108 by an epitaxial growth method. Since the first separation layer 108 and the first semiconductor crystal layer 104 can be continuously formed by the epitaxial growth method, the manufacturing process is simplified.
  • the second separation layer 110 is a semiconductor crystal having a forbidden band width larger than that of the semiconductor crystal constituting the second semiconductor crystal layer 106
  • the second semiconductor crystal layer 106, the second The two separation layers 110 and the first semiconductor crystal layer 104 can be continuously formed by an epitaxial growth method. That is, as shown in FIG. 9, the second semiconductor crystal layer 106 is formed on the semiconductor crystal layer forming substrate 180 by the epitaxial crystal growth method, and the second separation layer 110 is epitaxially formed on the second semiconductor crystal layer 106.
  • a first semiconductor crystal layer 104 is formed on the second isolation layer 110 by an epitaxial crystal growth method. These epitaxial growths can be performed continuously.
  • a first separation layer 108 is formed on the first semiconductor crystal layer 104, and the surface of the first separation layer 108 and the surface of the base substrate 102 are activated with an argon beam 150.
  • the surface of the first separation layer 108 and the surface of the base substrate 102 are bonded together, and the semiconductor crystal layer forming substrate 180 is etched and removed with an HCl solution or the like.
  • a part of the second semiconductor crystal layer 106 is etched using a mask 185, whereby a semiconductor substrate similar to that in FIG. 5 can be obtained.
  • the second semiconductor crystal layer 106, the second separation layer 110, and the first semiconductor crystal layer 104 can be continuously formed by an epitaxial growth method, so that the manufacturing process is simplified.
  • the first step is performed on either or both of the base substrate 102 and the first semiconductor crystal layer 104.
  • One separation layer 108 may be formed.
  • the first separation layer 108, the first semiconductor crystal layer 104, the second separation layer 110, and the second semiconductor crystal layer 106 may be transferred to an appropriate transfer substrate and then bonded to the base substrate 102.
  • the second isolation layer 110 is an epitaxially grown crystal
  • the first isolation crystal layer 104, the second isolation layer 110, and the second semiconductor crystal layer 106 are bonded to the base substrate 102, and then the second isolation layer 110 is oxidized. Then, it may be converted into an amorphous insulator layer.
  • the second separation layer 110 is AlAs or AlInP
  • the second separation layer 110 can be made of an insulating oxide by a selective oxidation technique.
  • the substrate can also be removed. That is, before forming the first semiconductor crystal layer 104 on the semiconductor crystal layer formation substrate 140, the crystalline sacrificial layer 190 is formed on the surface of the semiconductor crystal layer formation substrate 140 by an epitaxial crystal growth method. Thereafter, the first semiconductor crystal layer 104 and the first separation layer 108 are formed on the surface of the crystalline sacrificial layer 190 by an epitaxial growth method, and the surface of the first separation layer 108 and the surface of the base substrate 102 are activated by the argon beam 150. .
  • the semiconductor crystal layer forming substrate can be reused, and the manufacturing cost can be reduced.
  • FIG. 14 shows a cross section of the semiconductor device 200.
  • the semiconductor device 200 does not have the first separation layer 108 in the semiconductor device 100, and the first semiconductor crystal layer 104 is disposed in contact with the base substrate 102.
  • the first separation layer 108 since it has the same structure as the semiconductor device 100 except that the first separation layer 108 is not provided, description of common members and the like is omitted.
  • the base substrate 102 and the first semiconductor crystal layer 104 are in contact with each other at the bonding surface 103, and contain impurity atoms having p-type or n-type conductivity in the vicinity of the bonding surface 103 of the base substrate 102.
  • impurity atoms having a conductivity type different from the conductivity type indicated by the impurity atoms contained in the base substrate 102 are contained. That is, the semiconductor device 200 has a pn junction in the vicinity of the bonding surface 103.
  • the base substrate 102 and the first semiconductor crystal layer 104 can be electrically separated by a pn junction formed in the vicinity of the bonding surface 103.
  • the first MISFET 120 formed in the semiconductor crystal layer 104 can be electrically isolated from the base substrate 102.
  • Such separation by the pn junction can also be applied between the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106. That is, in the structure in which the second semiconductor layer 104 is not in contact with the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106 are in contact with each other at the junction surface, the p-type or An impurity atom having an n-type conductivity type is contained, and a conductivity type different from the conductivity type indicated by the impurity atom contained in the first semiconductor crystal layer 104 is present in the vicinity of the junction surface of the second semiconductor crystal layer 106. Contains impurity atoms.
  • first semiconductor crystal layer 104 and the second semiconductor crystal layer 106 can be electrically separated, and the first MISFET 120 formed in the first semiconductor crystal layer 104 and the second MISFET 130 formed in the second semiconductor crystal layer 106 are electrically connected. Can be separated.
  • the steps after the step of forming the first semiconductor crystal layer 104 on the base substrate 102 by the epitaxial growth method and forming the second isolation layer 110 on the first semiconductor crystal layer 104 are the same as those in the semiconductor device 200. It can be manufactured by performing the same process as in the case of the device 100.
  • the base substrate 102 is formed in a step in which impurity atoms having p-type or n-type conductivity are contained in the vicinity of the surface of the base substrate 102 and the first semiconductor crystal layer 104 is formed by the epitaxial growth method.
  • the first semiconductor crystal layer 104 can be doped with an impurity atom having a conductivity type different from that of the impurity atom contained in the first semiconductor crystal layer 104.
  • the pn junction as the isolation structure is not essential when the need for element isolation is low. That is, the semiconductor device 200 does not contain an impurity atom having p-type or n-type conductivity in the vicinity of the bonding surface 103 of the base substrate 102, and is p-type or in the vicinity of the bonding surface 103 of the first semiconductor crystal layer 104. A structure not containing an impurity atom exhibiting n-type conductivity may be used.
  • the epitaxial growth method is a method in which the first semiconductor crystal layer 104 is uniformly grown on the entire surface of the base substrate 102, or the surface of the base substrate 102 is divided finely by a growth inhibition layer such as SiO 2 and selectively. Any epitaxial growth method may be used.
  • a semiconductor substrate having a Ge crystal layer above a part of the surface of the base substrate and having an InGaAs crystal layer above the other part of the surface of the base substrate where the Ge crystal layer is not located above is used.
  • this embodiment is different from the semiconductor substrate of the present invention having the first semiconductor crystal layer 104 on the base substrate 102 and the second semiconductor crystal layer 106 on the first semiconductor crystal layer 104.
  • the configurations of the following embodiments are also related to FIG. Similar results can be obtained with the configuration of the semiconductor device 100 described above.
  • each of the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106 in the present invention is a Ge crystal layer and an InGaAs crystal layer
  • the same results as in the following examples can be obtained from the above-described viewpoint. Can be estimated. Therefore, the following examples will be described as an example of the effects expected in the present invention.
  • a Ge crystal layer was formed on a part of the surface of the base substrate, and an InGaAs crystal layer was formed on the other part of the surface of the base substrate, that is, on the base substrate in a region where the Ge crystal layer was not formed.
  • a TaN layer having a thickness of 30 nm was deposited on the InGaAs crystal layer and the Ge crystal layer, and the TaN layer was patterned. By the patterning, a source and a drain were formed on each of the InGaAs crystal layer and the Ge crystal layer.
  • An Al 2 O 3 / TaN laminated film was deposited in the order of Al 2 O 3 and TaN so as to fill the trench between the source and drain, and the deposited layer was patterned to form a gate insulating film and a gate.
  • FIG. 15 is a SEM photograph of the nMOSFET observed from above.
  • a gate electrode is formed so as to overlap a gap (groove between source and drain) indicated by Lg.
  • FIG. 16 is a TEM photograph observing a cross section of the gate portion of the nMOSFET. Even when the gate length Lg is 50 nm, it can be confirmed that the trench between the source and the drain is securely buried.
  • the source / drain made of TaN formed as described above has a work function of about 4.6 eV.
  • the electron affinity of InGaAs is 4.5 eV
  • the electron affinity of Ge is 4.0 eV
  • the band gap of Ge is 0.67 eV. Therefore, the work function ⁇ M of the source / drain is such that the electron affinity ⁇ 1 of InGaAs which is an nMOSFET material and the sum of electron affinity and band gap ⁇ 2 + E g2 of Ge which is a pMOSFET material are ⁇ 1 ⁇ M ⁇ The relationship of 2 + E g2 is satisfied.
  • between the work function ⁇ M of the source / drain and the electron affinity ⁇ 1 of InGaAs is 0.1 eV or less, and the work function ⁇ M of the source / drain and the electron affinity of Ge and The sum of the band gap ⁇ 2 + E g2 and the difference
  • are also 0.1 eV or less.
  • the barrier between TaN and InGaAs when conducting n-type conduction is small, and the barrier between TaN and Ge when conducting p-type conduction is also small. That is, the contact resistance of the source / drain can be reduced by adopting TaN using the source / drain of the nMOSFET on the InGaAs crystal layer and the pMOSFET on the Ge crystal layer as a common electrode material.
  • FIG. 17 and 18 are graphs showing gate voltage versus source current characteristics in the pMOSFET and nMOSFET included in the device of Example 1.
  • FIG. 17 shows a case where the gate length Lg is 100 ⁇ m, and FIG. The case of 100 nm is shown.
  • Each figure shows two types of data when the drain voltage Vd is 1V and when it is 50 mV.
  • Lg was 100 ⁇ m
  • a 4-digit on / off ratio was observed in the pMOSFET on the Ge crystal layer
  • a 6-digit on / off ratio was observed in the nMOSFE on the InGaAs crystal layer.
  • FIG. 19 is a graph showing the gate voltage vs. source current characteristics, and shows the data for the nMOSFE on the InGaAs crystal layer when the gate length Lg is made smaller than that shown in FIG. Although the off-current increases due to the short channel effect and the subthreshold characteristic (SS value) deteriorates, the switching characteristic is observed even when the gate length is 50 nm.
  • SS value subthreshold characteristic
  • FIG. 20 is a graph showing the SS value with respect to the gate length
  • FIG. 21 is a graph showing a DIBL (drain-induced barrier lowering) value with respect to the gate length.
  • 100 semiconductor device 102 base substrate, 103 bonding surface, 104 first semiconductor crystal layer, 104a part of first semiconductor crystal layer, 106 second semiconductor crystal layer, 106a part of second semiconductor crystal layer, 108 first separation Layer, 110 second separation layer, 112 conductive material layer, 114 insulating layer, 114a part of insulating layer, 120 first MISFET, 122 first gate, 123 first gate metal, 124 first source, 125 first source electrode 126, first drain, 127, first drain electrode, 130, second MISFET, 132, second gate, 133, second gate metal, 134, second source, 135, second source electrode, 136, second drain, 137, second drain electrode, 140

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす。 （数１）　φ１＜ΦＭ＜φ２＋Ｅｇ２ （数２）　｜ΦＭ－φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）－ΦＭ｜≦０．１ｅＶ　ただし、φ１は、Ｎ型半導体結晶層の電子親和力、φ２およびＥｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。

Description

半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
　本発明は、半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法に関する。なお本願は、平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構委託研究「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発　―シリコンプラットフォーム上ＩＩＩ－Ｖ族半導体チャネルトランジスタ技術の研究開発」、産業技術力強化法第１９条の適用を受ける特許出願である。
　ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ－Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ－Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴを構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
　非特許文献１　S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
　ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ－Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を同一基板上に形成する技術が必要になる。ＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ－Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。
　また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとで構成されるＣＭＩＳＦＥＴ（Complementary Metal-Insulator-Semiconductor Field-Effect Transistor）を、ＬＳＩとして安価に効率よく製造するには、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴが同時に形成される製造プロセスを採用することが好ましい。特に、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインが同時に形成できれば、工程を簡略化することができ、コスト削減とともに素子の微細化にも容易に対応できるようになる。
　たとえばｎＭＩＳＦＥＴのソース・ドレイン形成領域とｐＭＩＳＦＥＴのソース・ドレイン形成領域とに、ソースおよびドレインとなる材料を薄膜として形成し、さらにフォトリソグラフィ等によりパターニングして形成することで、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインとを同時に形成できる。しかし、ｎＭＩＳＦＥＴが形成されるＩＩＩ－Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴが形成されるＩＶ族半導体結晶層とでは、構成される材料が異なる。このため、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域の抵抗が大きくなり、あるいは、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域とソース・ドレイン電極との接触抵抗が大きくなる。従って、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの両方のソース・ドレイン領域の抵抗あるいはソース・ドレイン電極との接触抵抗を小さくすることが難しい。
　本発明の目的は、チャネルがＩＩＩ－Ｖ族化合物半導体であるｎＭＩＳＦＥＴと、チャネルがＩＶ族半導体であるｐＭＩＳＦＥＴと、で構成されるＣＭＩＳＦＥＴを、一つの基板上に形成する場合において、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの各ソースおよび各ドレインを同時に形成し、かつ、ソース・ドレイン領域の抵抗またはソース・ドレイン電極との接触抵抗が小さくなるような半導体デバイスおよびその製造方法を提供することにある。また、そのような技術に適した半導体基板を提供することにある。
　上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板の上方に位置する第１半導体結晶層と、第１半導体結晶層における一部の領域の上方に位置する第２半導体結晶層と、第２半導体結晶層が上方に位置しない第１半導体結晶層の領域の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴが、第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、第１ソース、第１ドレイン、第２ソースおよび第２ドレインが、同一の導電性物質からなり、導電性物質の仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす半導体デバイスを提供する。
（数１）　　φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２）　　｜ΦＭ－φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）－ΦＭ｜≦０．１ｅＶ
　ただし、φ１は、第１半導体結晶層および第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、第１半導体結晶層および第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。
　ベース基板と第１半導体結晶層との間に位置し、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層と、第１半導体結晶層と第２半導体結晶層との間に位置し、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層と、をさらに有してもよい。
　第１半導体結晶層と第２半導体結晶層との間に位置し、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層をさらに有してもよく、この場合、ベース基板と第１半導体結晶層とが接合面で接し、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における第１半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよい。
　ベース基板と第１分離層とが接してもよく、この場合、ベース基板の第１分離層と接する領域が導電性であり、ベース基板の第１分離層と接する領域に印加した電圧が、第１ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。第１半導体結晶層と第２分離層とが接してもよく、この場合、第１半導体結晶層の第２分離層と接する領域が導電性であり、第１半導体結晶層の第２分離層と接する領域に印加した電圧が、第２ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。
　第１半導体結晶層がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましい。第１半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＶ族半導体結晶からなる場合、第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましい。
　導電性物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。
　本発明の第２の態様においては、第１の態様の半導体デバイスに用いる半導体基板であって、ベース基板と、第１半導体結晶層と、第２半導体結晶層と、を有し、第１半導体結晶層が、ベース基板の上方に位置し、第２半導体結晶層が、第１半導体結晶層の一部または全部の上方に位置する半導体基板を提供する。
　ベース基板と第１半導体結晶層との間に位置し、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層と、第１半導体結晶層と第２半導体結晶層との間に位置し、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層と、をさらに有してもよい。この場合、第１分離層として、非晶質絶縁体からなるものが挙げられる。あるいは、第１分離層として、第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものが挙げられる。
　第１半導体結晶層と第２半導体結晶層との間に位置し、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層をさらに有してもよく、この場合、ベース基板と第１半導体結晶層とが接合面で接し、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における第１半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよい。
　第２分離層として、非晶質絶縁体からなるものが挙げられる。あるいは、第２分離層として、第２半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものが挙げられる。第２半導体結晶層を複数有してもよく、この場合、複数の第２半導体結晶層のそれぞれが、ベース基板の上面と平行な面内で規則的に配列されていることが好ましい。
　本発明の第３の態様においては、第２の態様の半導体基板を製造する方法であって、ベース基板の上方に第１半導体結晶層を形成する第１半導体結晶層形成ステップと、第１半導体結晶層における一部の領域の上方に第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、第２半導体結晶層形成ステップが、半導体結晶層形成基板上に第２半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、第１半導体結晶層の上、第２半導体結晶層の上、または、第１半導体結晶層および第２半導体結晶層の両方の上に、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、第１半導体結晶層上の第２分離層と第２半導体結晶層とが接合するように、第２半導体結晶層上の第２分離層と第１半導体結晶層とが接合するように、または、第１半導体結晶層上の第２分離層と第２半導体結晶層上の第２分離層とが接合するように、第１半導体結晶層を有するベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有する半導体基板の製造方法を提供する。
　第１半導体結晶層形成ステップが、半導体結晶層形成基板上に第１半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、ベース基板の上、第１半導体結晶層の上、または、ベース基板および第１半導体結晶層の両方の上に、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、ベース基板上の第１分離層と第１半導体結晶層とが接合するように、第１半導体結晶層上の第１分離層とベース基板とが接合するように、または、ベース基板上の第１分離層と第１半導体結晶層上の第１分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有してもよい。
　第１半導体結晶層がＳｉＧｅからなり、第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層をベース基板の上に形成するステップを有してもよく、第１半導体結晶層形成ステップが、第１分離層の上に、第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することでＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、を有してもよい。
　第１半導体結晶層がＩＶ族半導体結晶からなり、第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、第１分離層を通して、陽イオンを半導体層材料基板の分離予定深さに注入するステップと、第１分離層の表面とベース基板の表面とが接合されるように、半導体層材料基板とベース基板とを貼り合わせるステップと、半導体層材料基板およびベース基板を加熱し、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とを反応させることで、分離予定深さに位置するＩＶ族半導体結晶を変性するステップと、変性するステップで変性させたＩＶ族半導体結晶の変性部位よりベース基板側に位置するＩＶ族半導体結晶を、半導体層材料基板とベース基板とを分離することで半導体層材料基板から剥離するステップと、ベース基板に残留したＩＶ族半導体結晶からなる結晶層を研磨するステップと、を有してもよい。
　第１半導体結晶層形成ステップの前に、ベース基板の上に第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層をエピタキシャル成長法により形成するステップを有してもよく、この場合、第１半導体結晶層形成ステップとして、第１分離層の上に第１半導体結晶層をエピタキシャル成長法により形成するステップが挙げられる。
　第１半導体結晶層形成ステップとして、ベース基板の上に第１半導体結晶層をエピタキシャル成長法により形成するステップが挙げられる。この場合、ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有してもよく、第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープしてもよい。
　本発明の第４の態様においては、第２の態様の半導体基板を製造する方法であって、半導体結晶層形成基板の上に第２半導体結晶層をエピタキシャル結晶成長法により形成する第２半導体結晶層形成ステップと、第２半導体結晶層の上に、第２半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第２分離層をエピタキシャル結晶成長法により形成する第２分離層形成ステップと、第２分離層の上に第１半導体結晶層をエピタキシャル結晶成長法により形成する第１半導体結晶層形成ステップと、ベース基板の上、第１半導体結晶層の上、または、ベース基板および第１半導体結晶層の両方の上に、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、ベース基板上の第１分離層と第１半導体結晶層とが接合するように、第１半導体結晶層上の第１分離層とベース基板とが接合するように、または、ベース基板上の第１分離層と第１半導体結晶層上の第１分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有する半導体基板の製造方法を提供する。
　上記した第３態様および第４態様の半導体基板の製造方法において、半導体結晶層形成基板の上に半導体結晶層を形成する前に、半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル結晶成長法により形成するステップと、ベース基板と前導体結晶層形成基板とを貼り合わせた後に、結晶性犠牲層を除去することにより、半導体結晶層形成基板上にエピタキシャル結晶成長法により形成された半導体結晶層と半導体結晶層形成基板とを分離するステップと、をさらに有してもよい。第２半導体結晶層をエピタキシャル成長させた後に第２半導体結晶層を規則的な配列にパターニングするステップ、または第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップを有してもよい。
　本発明の第５の態様においては、第３の態様または第４の態様の半導体基板の製造方法を用いて、第１半導体結晶層および第２半導体結晶層を有する半導体基板を製造するステップと、第１半導体結晶層および第２半導体結晶層のそれぞれの上に、仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす導電性物質を形成するステップと、ゲート電極が形成される領域の導電性物質を除去するステップと、導電性物質が除去された領域にゲート絶縁層およびゲート電極を形成するステップと、導電性物質をパターニングおよび加熱して、第１半導体結晶上のゲート電極の両側に第１ソースおよび第１ドレインを形成し、第２半導体結晶上のゲート電極の両側に第２ソースおよび第２ドレインを形成するステップと、を有する半導体デバイスの製造方法を提供する。
（数１）　　φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２）　　｜ΦＭ－φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）－ΦＭ｜≦０．１ｅＶ
　ただし、φ１は、第１半導体結晶層および第２半導体結晶層のうち、一部がＮ型チャネルとして機能する半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、第１半導体結晶層および第２半導体結晶層のうち、一部がＰ型チャネルとして機能する半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。
半導体デバイス１００の断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 他の半導体デバイスの製造過程における断面を示す。 他の半導体デバイスの製造過程における断面を示す。 他の半導体デバイスの製造過程における断面を示す。 さらに他の半導体デバイスの製造過程における断面を示す。 さらに他の半導体デバイスの製造過程における断面を示す。 半導体デバイス２００の断面を示す。 ｎＭＯＳＦＥＴを上方から観察したＳＥＭ写真である。 ｎＭＯＳＦＥＴのゲート部分の断面を観察したＴＥＭ写真である。 ゲート電圧対ソース電流特性を示すグラフである。 ゲート電圧対ソース電流特性を示すグラフである。 ゲート電圧対ソース電流特性を示すグラフである。 ゲート長に対するＳＳ値を示したグラフである。 ゲート長に対するＤＩＢＬの値を示したグラフである。
　図１は、半導体デバイス１００の断面を示す。半導体デバイス１００は、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを有する。本例の半導体デバイス１００は、ベース基板１０２と第１半導体結晶層１０４との間に第１分離層１０８を有し、第１半導体結晶層１０４と第２半導体結晶層１０６との間に第２分離層１１０を有する。なお、図１に示した実施例からは、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを構成要件とする半導体基板の発明と、ベース基板１０２、第１分離層１０８、第１半導体結晶層１０４、第２分離層１１０および第２半導体結晶層１０６を構成要件とする半導体基板の発明との少なくとも２つの発明が把握できる。第１半導体結晶層１０４には第１ＭＩＳＦＥＴ１２０が形成され、第２半導体結晶層１０６には第２ＭＩＳＦＥＴ１３０が形成されている。
　ベース基板１０２として、表面がシリコン結晶である基板が挙げられる。表面がシリコン結晶である基板として、シリコン基板、または、ＳＯＩ（Silicon on Insulator）基板が挙げられ、シリコン基板が好ましい。ベース基板１０２に、表面がシリコン結晶である基板を用いることで、既存の製造装置および既存の製造プロセスが利用でき、研究開発および製造の効率を高めることができる。ベース基板１０２は、表面がシリコン結晶である基板に限られず、ガラス、セラミックス、プラスティック等の絶縁体基板、金属等の導電体基板、または、炭化シリコン等の半導体基板であってもよい。
　第１半導体結晶層１０４は、ベース基板１０２の上方に位置する。第１半導体結晶層１０４は、ＩＶ族半導体結晶またはＩＩＩ－Ｖ族化合物半導体結晶からなる。第１半導体結晶層１０４の厚さは、２０ｎｍ以下であることが好ましい。第１半導体結晶層１０４の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第１ＭＩＳＦＥＴ１２０を構成できる。第１ＭＩＳＦＥＴ１２０のボディを極薄膜にすることで、短チャネル効果を抑制し、第１ＭＩＳＦＥＴ１２０のリーク電流を減少することができる。
　第２半導体結晶層１０６は、第１半導体結晶層１０４表面の一部の上方に位置する。すなわち、第２半導体結晶層１０６は、第１半導体結晶層１０４における一部の領域の上方に位置し、第１半導体結晶層１０４の領域のうち、第２半導体結晶層１０６が上方に位置しない領域の一部は、第１ＭＩＳＦＥＴ１２０のチャネルとして機能する。第２半導体結晶層１０６は、ＩＩＩ－Ｖ族化合物半導体結晶またはＩＶ族半導体結晶からなる。第２半導体結晶層１０６の厚さは、２０ｎｍ以下であることが好ましい。第２半導体結晶層１０６の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第２ＭＩＳＦＥＴ１３０を構成できる。第２ＭＩＳＦＥＴ１３０のボディを極薄膜にすることで、短チャネル効果を抑制し、第２ＭＩＳＦＥＴ１３０のリーク電流を減少することができる。
　ＩＩＩ－Ｖ族化合物半導体結晶では電子移動度が高く、ＩＶ族半導体結晶、特にＧｅでは正孔移動度が高いので、ＩＩＩ－Ｖ族化合物半導体結晶層にはＮチャネル型ＭＩＳＦＥＴを形成することが好ましく、ＩＶ族半導体結晶層にはＰチャネル型ＭＩＳＦＥＴを形成することが好ましい。つまり、第１半導体結晶層１０４がＩＶ族半導体結晶からなり、第２半導体結晶層１０６がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＰチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＮチャネル型ＭＩＳＦＥＴであることが好ましい。
　逆に、第１半導体結晶層１０４がＩＩＩ－Ｖ族化合物半導体結晶からなり、第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＮチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＰチャネル型ＭＩＳＦＥＴであることが好ましい。これにより、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各々の性能を高め、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０からなるＣＭＩＳＦＥＴの性能を最大化することができる。
　ＩＶ族半導体結晶として、Ｇｅ結晶、または、ＳｉｘＧｅ１－ｘ（０≦ｘ＜１）結晶、が挙げられる。ＩＶ族半導体結晶がＳｉｘＧｅ１－ｘ結晶である場合、ｘは０．１０以下であることが好ましい。ＩＩＩ－Ｖ族化合物半導体結晶として、ＩｎｘＧａ１－ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶、ＩｎＰ結晶が挙げられる。また、ＩＩＩ－Ｖ族化合物半導体結晶として、ＧａＡｓまたはＩｎＰに格子整合または擬格子整合するＩＩＩ－Ｖ族化合物半導体の混晶が挙げられる。また、ＩＩＩ－Ｖ族化合物半導体結晶として、当該混晶とＩｎｘＧａ１－ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶またはＩｎＰ結晶との積層体が挙げられる。なおＩＩＩ－Ｖ族化合物半導体結晶としては、ＩｎｘＧａ１－ｘＡｓ（０＜ｘ＜１）結晶およびＩｎＡｓ結晶が好適であり、ＩｎＡｓ結晶がより好適である。
　第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４との間に位置する。第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離する。
　第１分離層１０８は、非晶質絶縁体からなるものであってもよい。第１半導体結晶層１０４および第１分離層１０８が、貼り合わせ法、酸化濃縮法またはスマートカット法により形成された場合、第１分離層１０８は非晶質絶縁体からなる。非晶質絶縁体からなる第１分離層１０８として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
　第１分離層１０８は、第１半導体結晶層１０４を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル結晶成長法により形成できる。第１半導体結晶層１０４がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、ＩｎＰ結晶が挙げられる。第１半導体結晶層１０４がＧｅ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、または、Ｃ結晶が挙げられる。
　第２分離層１１０は、第１半導体結晶層１０４と第２半導体結晶層１０６との間に位置する。第２分離層１１０は、第１半導体結晶層１０４と第２半導体結晶層１０６とを電気的に分離する。
　第２分離層１１０は、非晶質絶縁体からなるものであってもよい。第２半導体結晶層１０６および第２分離層１１０が貼り合わせ法により形成された場合、第２分離層１１０は、非晶質絶縁体になる。非晶質絶縁体からなる第２分離層１１０として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
　第２分離層１１０は、第２半導体結晶層１０６を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル結晶成長法により形成できる。第２半導体結晶層１０６がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、当該半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、ＩｎＰ結晶が挙げられる。第２半導体結晶層１０６がＧｅ結晶層である場合、当該半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、Ｃ結晶が挙げられる。
　第１ＭＩＳＦＥＴ１２０は、第２半導体結晶層１０６が上方に位置しない領域の第１半導体結晶層１０４に形成され、第１ゲート１２２、第１ソース１２４および第１ドレイン１２６を有する。第１ゲート１２２上には、第１ゲートメタル１２３が形成され、第１ソース１２４および第１ドレイン１２６のそれぞれの上には、第１ソース電極１２５、第１ドレイン電極１２７がそれぞれ形成されている。第１ゲートメタル１２３、第１ソース電極１２５および第１ドレイン電極１２７を構成する物質として、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ａｕまたはこれらの積層体が挙げられる。
　第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４上に形成された導電性物質からなり、レイズド・ソース・ドレインを成す。導電性物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。第１ソース１２４および第１ドレイン１２６の間には、第１ゲート１２２が形成されている。第１ゲート１２２は、絶縁層１１４によって、第１ソース１２４、第１ドレイン１２６および第１半導体結晶層１０４から絶縁されている。第１ゲート１２２を構成する物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。絶縁層１１４として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
　第１ソース１２４と第１ドレイン１２６との間の、第１ゲート１２２が絶縁層１１４を介して対面している第１半導体結晶層１０４の一部１０４ａは、第１ＭＩＳＦＥＴ１２０のチャネルとして機能する。当該チャネル領域である第１半導体結晶層１０４の一部１０４ａと第１ゲート１２２とで挟まれた領域には、絶縁層１１４の一部１１４ａが形成される。当該一部１１４ａは、ゲート絶縁層として機能してもよい。
　第２ＭＩＳＦＥＴ１３０は、第２半導体結晶層１０６に形成され、第２ゲート１３２、第２ソース１３４および第２ドレイン１３６を有する。第２ゲート１３２上には、第２ゲートメタル１３３が形成され、第２ソース１３４および第２ドレイン１３６のそれぞれの上には、第２ソース電極１３５、第２ドレイン電極１３７がそれぞれ形成されている。第２ゲートメタル１３３、第２ソース電極１３５および第２ドレイン電極１３７を構成する物質として、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ａｕおよびこれらの積層体が挙げられる。
　第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６上に形成された導電性物質からなり、レイズド・ソース・ドレインを成す。導電性物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。第２ソース１３４および第２ドレイン１３６の間には、第２ゲート１３２が形成されている。第２ゲート１３２は、第１ＭＩＳＦＥＴ１２０と同様の絶縁層１１４によって、第２ソース１３４、第２ドレイン１３６および第２半導体結晶層１０６から絶縁されている。第２ゲート１３２を構成する物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。
　第２ソース１３４と第２ドレイン１３６との間の、第２ゲート１３２が絶縁層１１４を介して対面している第２半導体結晶層１０６の一部１０６ａは、第２ＭＩＳＦＥＴ１３０のチャネルとして機能する。当該チャネル領域である第２半導体結晶層１０６の一部１０６ａと第２ゲート１３２とで挟まれた領域には、絶縁層１１４の一部１１４ａが形成される。当該一部１１４ａは、ゲート絶縁層として機能してもよい。
　第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６は、同一の導電性物質からなり、導電性物質の仕事関数ΦＭは、数１または数２の関係を満たす。
（数１）　　φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２）　　｜ΦＭ－φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）－ΦＭ｜≦０．１ｅＶ
　ただし、φ１は、第１半導体結晶層１０４および第２半導体結晶層１０６のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力を示す。φ２およびＥｇ２は、第１半導体結晶層１０４および第２半導体結晶層１０６のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。なお、導電性物質の仕事関数ΦＭは、数１および数２の両方の関係を満たしてもよい。
　以上の通り、第１ＭＩＳＦＥＴ１２０のソース・ドレイン（第１ソース１２４および第１ドレイン１２６）と、第２ＭＩＳＦＥＴ１３０のソース・ドレイン（第２ソース１３４および第２ドレイン１３６）が、同一の導電性物質からなる。これは同一の材料膜を用いた当該部位の製造を可能にする構成であり、製造工程を簡略化できることを意味する。また、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０において、ゲート幅は、ソース・ドレイン間のスペース（エッチング溝間隔）によって容易に制御できる。この結果、微細化が容易になる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６を構成する導電物質の仕事関数を、上記数１または数２の関係を満たすものとするので、各ソース・ドレイン領域と半導体結晶層との接触抵抗を低減できる。例えば、導電性物質の仕事関数ΦＭが、数１の関係を満たせば、ΦＭとφ１との差分、および、ΦＭとφ２＋Ｅｇ２との差分は、最大でもφ１とφ２＋Ｅｇ２との差分よりも小さくなる。各ソース・ドレイン領域と半導体結晶層との接触抵抗を低減できる。また、導電性物質の仕事関数ΦＭが、数２の関係を満たせば、ΦＭとφ１との差分、および、ΦＭとφ２＋Ｅｇ２との差分を、０．１ｅＶ以下に抑制できる。このため、各ソース・ドレイン領域と半導体結晶層との接触抵抗を低減できる。この結果、ＣＭＩＳＦＥＴを製造する製造工程を簡略化し、微細化を容易にすると共に各ＦＥＴの性能を高くすることができる。
　図２から図８は、半導体デバイス１００の製造過程における断面を示す。まず、ベース基板１０２と半導体結晶層形成基板１４０を用意し、半導体結晶層形成基板１４０上に第１半導体結晶層１０４をエピタキシャル結晶成長法により形成する。その後、第１半導体結晶層１０４上に第１分離層１０８を形成する。第１分離層１０８は、たとえばＡＬＤ（Atomic Layer Deposition）法、熱酸化法、蒸着法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等の薄膜形成法により形成する。
　第１半導体結晶層１０４がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１４０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第１半導体結晶層１０４がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１４０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
　第１半導体結晶層１０４のエピタキシャル結晶成長には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＩＩＩ－Ｖ族化合物半導体結晶層をＭＯＣＶＤ法で形成する場合、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｓソースにはＡｓＨ３（アルシン）、ＰソースにはＰＨ３（ホスフィン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０～７５０℃の範囲で適宜選択できる。ＩＶ族半導体結晶層をＣＶＤ法で形成する場合、Ｇｅソースには、ＧｅＨ４（ゲルマン）を、ＳｉソースにはＳｉＨ４（シラン）、またはＳｉ２Ｈ６（ジシラン）を用いることができ、またそれらの複数の水素原子の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０～７５０℃の範囲で適宜選択できる。ソースガス供給量や反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
　図２に示すように、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、図３に示すように、アルゴンビーム１５０で活性化した第１分離層１０８の表面とベース基板１０２の表面を貼り合わせて接合する。貼り合わせは室温で行うことができる。なお、活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１４０をエッチングし、除去する。これにより、ベース基板１０２上に、第１分離層１０８および第１半導体結晶層１０４が形成される。なお、第１半導体結晶層１０４の形成と第１分離層１０８の形成との間に、第１半導体結晶層１０４の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
　図２および図３に示す例では、第１分離層１０８を第１半導体結晶層１０４の上にのみ形成し、第１分離層１０８の表面とベース基板１０２の表面とを貼り合わせる例を説明したが、ベース基板１０２の上にも第１分離層１０８を形成し、第１半導体結晶層１０４上の第１分離層１０８の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。この場合、第１分離層１０８の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第１分離層１０８どうしを加熱して貼り合わせることが好ましい。あるいは、ベース基板１０２の上にのみ第１分離層１０８を形成し、第１半導体結晶層１０４の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。
　図２および図３に示す例では、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせた後に、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離する例を説明したが、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後に、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせてもよい。この場合、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後、ベース基板１０２に貼り合わせるまでの間、適切な転写用基板に第１分離層１０８および第１半導体結晶層１０４を保持することが好ましい。
　次に、半導体結晶層形成基板１６０を用意し、半導体結晶層形成基板１６０上に第２半導体結晶層１０６をエピタキシャル結晶成長法により形成する。また、ベース基板１０２上の第１半導体結晶層１０４の上に、第２分離層１１０を形成する。第２分離層１１０は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。なお、第２分離層１１０の形成前に、第１半導体結晶層１０４の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
　第２半導体結晶層１０６がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１６０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１６０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
　第２半導体結晶層１０６のエピタキシャル結晶成長には、ＭＯＣＶＤ法を利用することができる。ＭＯＣＶＤ法で用いるガス、反応温度の条件等は、第１半導体結晶層１０４の場合と同様である。
　図４に示すように、第２半導体結晶層１０６の表面と第２分離層１１０の表面をアルゴンビーム１５０で活性化する。その後、図５に示すように、第２半導体結晶層１０６の表面を第２分離層１１０の表面の一部に貼り合わせて接合する。貼り合わせは室温で行うことができる。活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１６０をＨＣｌ溶液等でエッチングし、除去する。これにより、ベース基板１０２上の第１半導体結晶層１０４上に第２分離層１１０が形成され、第２分離層１１０表面の一部の上に第２半導体結晶層１０６が形成される。なお、第２分離層１１０と第１半導体結晶層１０４とを貼り合わせる前に、第２半導体結晶層１０６の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
　図４に示す例では、第２分離層１１０を第１半導体結晶層１０４の上にのみ形成し、第２分離層１１０の表面と第２半導体結晶層１０６の表面とを貼り合わせる例を説明したが、第２半導体結晶層１０６の上にも第２分離層１１０を形成し、第１半導体結晶層１０４上の第２分離層１１０の表面と第２半導体結晶層１０６上の第２分離層１１０の表面とを貼り合わせてもよい。この場合、第２分離層１１０の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第２分離層１１０どうしを加熱して貼り合わせることが好ましい。あるいは、第２半導体結晶層１０６の上にのみ第２分離層１１０を形成し、第１半導体結晶層１０４の表面と第２半導体結晶層１０６上の第２分離層１１０の表面とを貼り合わせてもよい。
　図４に示す例では、第２半導体結晶層１０６をベース基板１０２上の第２分離層１１０に貼り合わせた後に、第２半導体結晶層１０６を半導体結晶層形成基板１６０から分離する例を説明したが、第２半導体結晶層１０６を半導体結晶層形成基板１６０から分離した後に、第２半導体結晶層１０６を第２分離層１１０に貼り合わせてもよい。この場合、第２半導体結晶層１０６を半導体結晶層形成基板１６０から分離した後、第２分離層１１０に貼り合わせるまでの間、適切な転写用基板に第２半導体結晶層１０６を保持することが好ましい。
　次に、図６に示すように、第１半導体結晶層１０４および第２半導体結晶層１０６の上に、導電性物質層１１２を形成する。導電性物質層１１２は、後に第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６となるものである。導電性物質層１１２は、たとえば蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。なお、図６においては、第２分離層１１０および第２半導体結晶層１０６の厚みにより、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の領域における導電性物質層１１２が分離している。他の例では、導電性物質層１１２の一部をエッチングする等の方法で、導電性物質層１１２を、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の領域に分離させてもよい。
　図７に示すように、第１ゲート１２２および第２ゲート１３２が形成される領域の導電性物質層１１２を、エッチングにより除去して開口を形成する。その後、導電性物質層１１２および開口内部に絶縁層１１４を形成する。絶縁層１１４は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。
　図８に示すように、絶縁層１１４の上に、導電性薄膜を形成し、第１ゲート１２２および第２ゲート１３２となる領域以外の導電性薄膜を除去して、第１ゲート１２２および第２ゲート１３２を形成する。なお、第１ゲート１２２あるいは第２ゲート１３２で分離された導電性物質層１１２は、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６となる。第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６となる導電性物質層１１２が露出するように絶縁層１１４に開口を形成し、導電性の薄膜形成およびパターニングにより第１ゲートメタル１２３、第１ソース電極１２５および第１ドレイン電極１２７、ならびに、第２ゲートメタル１３３、第２ソース電極１３５および第２ドレイン電極１３７を形成すれば、図１に示す半導体デバイス１００が製造できる。なお、導電性薄膜として、金属膜を形成した場合には、ポストメタルアニール処理を行うことが好ましい。ポストメタルアニール処理は、ＲＴＡ（rapid thermal annealing）法により実施することが好ましい。
　以上説明した半導体デバイス１００とその製造方法によれば、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６が、同一プロセスで同時に形成されるので、製造工程を簡略化できる。その結果、製造コストが低減され、微細化も容易になる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６を構成する導電性物質の仕事関数が、数１または数２に示す関係を満足する。したがって第１ソース１２４および第１ドレイン１２６と第１半導体結晶層１０４とのコンタクトがオーミックコンタクトとなり、第２ソース１３４および第２ドレイン１３６と第２半導体結晶層１０６とのコンタクトがオーミックコンタクトとなる。この結果、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各オン電流を大きくすることができる。また、各ソース・ドレイン間の抵抗が小さくなるから、各ＭＩＳＦＥＴのチャネル抵抗を低くする必要がなく、チャネル層のドーピング不純物原子の濃度を少なくできる。この結果、チャネル層でのキャリアの移動度を大きくすることができる。
　上記した半導体デバイス１００では、ベース基板１０２と第１分離層１０８とが接しているので、ベース基板１０２の第１分離層１０８と接する領域が導電性であるならば、ベース基板１０２の第１分離層１０８と接する領域に電圧を印加し、当該電圧を、第１ＭＩＳＦＥＴ１２０へのバックゲート電圧として作用させることができる。また、上記した半導体デバイス１００では、第１半導体結晶層１０４と第２分離層１１０とが接しているので、第１半導体結晶層１０４の第２分離層１１０と接する領域が導電性であるならば、第１半導体結晶層１０４の第２分離層１１０と接する領域に電圧を印加し、当該電圧を、第２ＭＩＳＦＥＴ１３０へのバックゲート電圧として作用させることができる。これらバックゲート電圧の作用は、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０のオン電流を大きくし、オフ電流を小さくすることができる。
　上記した半導体デバイス１００において、第２半導体結晶層１０６を複数有し、複数の第２半導体結晶層１０６のそれぞれが、ベース基板１０２の上面と平行な面内で規則的に配列されてもよい。規則的とは、例えば同一の配列パターンが繰り返されることを指す。また、半導体デバイス１００は、第１半導体結晶層１０４を複数有してもよく、複数の第１半導体結晶層１０４のそれぞれがベース基板１０２の上面と平行な面内で規則的に配列されてもよい。この場合、第１半導体結晶層１０４毎に、単一または複数の第２半導体結晶層１０６を有してもよく、それぞれの第２半導体結晶層１０６は、第１半導体結晶層１０４の上面と平行な面内で規則的に配列されてもよい。このように、第１半導体結晶層１０４あるいは第２半導体結晶層１０６を規則的に配列することで、半導体デバイス１００に使用する半導体基板の生産性を高めることができる。第２半導体結晶層１０６または第１半導体結晶層１０４の規則的な配列は、第２半導体結晶層１０６または第１半導体結晶層１０４をエピタキシャル成長させた後に第２半導体結晶層１０６若しくは第１半導体結晶層１０４を規則的な配列にパターニングする方法、第２半導体結晶層１０６若しくは第１半導体結晶層１０４を予め規則的な配列に選択的にエピタキシャル成長させる方法、または第２半導体結晶層１０６若しくは第１半導体結晶層１０４のいずれかあるいは両方を、半導体結晶層形成基板１６０上にエピタキシャル成長させた後、半導体結晶層形成基板１６０から分離し、所定の形状に整形した後、規則的な配列でベース基板１０２上に貼り合せる方法、のいずれかの方法により実施でき、また、いずれか複数の方法を組み合わせた方法により実施できる。
　上記した半導体デバイス１００では、第１半導体結晶層１０４および第１分離層１０８を半導体結晶層形成基板１４０上に形成し、第１分離層１０８とベース基板１０２とを貼り合わせた後に半導体結晶層形成基板１４０を除去することで、第１半導体結晶層１０４および第１分離層１０８をベース基板１０２上に形成することを説明した。しかし、第１半導体結晶層１０４がＳｉＧｅからなり、第２半導体結晶層１０６がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第１半導体結晶層１０４および第１分離層１０８は、酸化濃縮法により形成することもできる。すなわち、第１半導体結晶層１０４を形成する前に、絶縁体からなる第１分離層１０８をベース基板１０２の上に形成し、第１分離層１０８の上に、第１半導体結晶層１０４の出発材料となるＳｉＧｅ層を形成する。ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化する。ＳｉＧｅ層を酸化することで、ＳｉＧｅ層中のＧｅ原子の濃度を高め、Ｇｅ濃度が高い第１半導体結晶層１０４とすることができる。
　あるいは、第１半導体結晶層１０４がＩＶ族半導体結晶からなり、第２半導体結晶層１０６がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第１半導体結晶層１０４および第１分離層１０８は、スマートカット法により形成できる。すなわち、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層１０８を形成し、第１分離層１０８を通して、陽イオンを半導体層材料基板の分離予定深さに注入する。第１分離層１０８の表面とベース基板１０２の表面とが接合されるように、半導体層材料基板とベース基板１０２とを貼り合わせ、半導体層材料基板およびベース基板１０２を加熱する。この加熱により、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とが反応し、分離予定深さに位置するＩＶ族半導体結晶が変性する。この状態で半導体層材料基板とベース基板１０２とを分離すれば、ＩＶ族半導体結晶の変性部位よりベース基板１０２側に位置するＩＶ族半導体結晶が、半導体層材料基板から剥離する。このベース基板１０２側に付着した半導体層材料に適切な研磨を施せば、研磨後の半導体結晶層を第１半導体結晶層１０４とすることができる。
　上記した半導体デバイス１００において、第１分離層１０８を、第１半導体結晶層１０４を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶とする場合、ベース基板１０２の上に、第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の上に第１半導体結晶層１０４をエピタキシャル成長法により形成することができる。第１分離層１０８および第１半導体結晶層１０４を連続してエピタキシャル成長法により形成できるので、製造工程が簡単になる。
　上記した半導体デバイス１００において、第２分離層１１０を、第２半導体結晶層１０６を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶とする場合、第２半導体結晶層１０６、第２分離層１１０および第１半導体結晶層１０４を連続してエピタキシャル成長法により形成できる。すなわち、図９に示すように、半導体結晶層形成基板１８０の上に第２半導体結晶層１０６をエピタキシャル結晶成長法により形成し、第２半導体結晶層１０６の上に、第２分離層１１０をエピタキシャル結晶成長法により形成し、第２分離層１１０の上に第１半導体結晶層１０４をエピタキシャル結晶成長法により形成する。これらエピタキシャル成長は連続して実施できる。第１半導体結晶層１０４の上に第１分離層１０８を形成し、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、図１０に示すように、第１分離層１０８の表面とベース基板１０２の表面を貼り合わせ、半導体結晶層形成基板１８０をＨＣｌ溶液等でエッチングし、除去する。さらに図１１に示すように、マスク１８５を用いて第２半導体結晶層１０６の一部をエッチングし、図５と同様な半導体基板を得ることができる。当該方法であれば、第２半導体結晶層１０６、第２分離層１１０および第１半導体結晶層１０４を連続してエピタキシャル成長法により形成できるので、製造工程が簡単になる。
　なお、図９および図１０で説明した貼り合わせ工程において、図２および図３の場合と同様に、ベース基板１０２の上、および、第１半導体結晶層１０４の上の何れか一方または両方に第１分離層１０８を形成してもよい。また、第１分離層１０８、第１半導体結晶層１０４、第２分離層１１０および第２半導体結晶層１０６を適切な転写用基板に転写し、その後、ベース基板１０２に貼り合わせてもよい。さらに、第２分離層１１０がエピタキシャル成長結晶である場合、第１半導体結晶層１０４、第２分離層１１０および第２半導体結晶層１０６をベース基板１０２に貼り合わせた後、第２分離層１１０を酸化して非晶質絶縁体層に転換してもよい。たとえば、第２分離層１１０がＡｌＡｓ、あるいはＡｌＩｎＰである場合、選択酸化技術により、第２分離層１１０を絶縁性酸化物とすることができる。
　上記した半導体デバイス１００の製造方法における貼り合わせ工程では、半導体結晶層形成基板をエッチングして除去する例を説明したが、図１２に示すように、結晶性犠牲層１９０を用いて半導体結晶層形成基板を除去することもできる。すなわち、半導体結晶層形成基板１４０の上に第１半導体結晶層１０４を形成する前に、半導体結晶層形成基板１４０の表面に、結晶性犠牲層１９０をエピタキシャル結晶成長法により形成する。その後、結晶性犠牲層１９０の表面に第１半導体結晶層１０４および第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、第１分離層１０８の表面とベース基板１０２の表面を貼り合わせ、図１３に示すように、結晶性犠牲層１９０を除去する。これにより、半導体結晶層形成基板１４０上の第１半導体結晶層１０４および第１分離層１０８と半導体結晶層形成基板１４０が分離される。当該方法によれば、半導体結晶層形成基板の再利用が可能になり、製造コストを低くすることができる。
　図１４は、半導体デバイス２００の断面を示す。半導体デバイス２００は、半導体デバイス１００における第１分離層１０８を有さず、第１半導体結晶層１０４がベース基板１０２に接して配置されている。なお、第１分離層１０８が無い他は半導体デバイス１００と同じ構造を有するので、共通する部材等の説明は省略する。
　すなわち、半導体デバイス２００は、ベース基板１０２と第１半導体結晶層１０４とが接合面１０３で接し、ベース基板１０２の接合面１０３の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、第１半導体結晶層１０４の接合面１０３の近傍に、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する。つまり、半導体デバイス２００は、接合面１０３の近傍にｐｎ接合を有する。第１分離層１０８が無い構造であっても、接合面１０３近傍に形成されるｐｎ接合によって、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離することが可能であり、第１半導体結晶層１０４に形成される第１ＭＩＳＦＥＴ１２０をベース基板１０２から電気的に分離することができる。
　このようなｐｎ接合による分離は、第１半導体結晶層１０４と第２半導体結晶層１０６との間においても適用できる。すなわち、第２分離層１１０が無く、第１半導体結晶層１０４と第２半導体結晶層１０６が接合面で接している構造において、第１半導体結晶層１０４の当該接合面の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、第２半導体結晶層１０６の当該接合面の近傍に、第１半導体結晶層１０４に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する。これにより第１半導体結晶層１０４と第２半導体結晶層１０６を電気的に分離でき、第１半導体結晶層１０４に形成される第１ＭＩＳＦＥＴ１２０と第２半導体結晶層１０６に形成される第２ＭＩＳＦＥＴ１３０とを電気的に分離することができる。
　なお、半導体デバイス２００は、ベース基板１０２の上に第１半導体結晶層１０４をエピタキシャル成長法により形成し、第１半導体結晶層１０４の上に第２分離層１１０を形成する工程以降の工程を、半導体デバイス１００の場合と同様の工程にすることで製造できる。ただし、ｐｎ接合の形成は、ベース基板１０２の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有させ、第１半導体結晶層１０４をエピタキシャル成長法により形成するステップにおいて、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層１０４をドープすることで実施できる。
　第１半導体結晶層１０４をベース基板１０２の上に直接形成する構造において、素子分離の必要性が低い場合には分離構造としてのｐｎ接合は必須ではない。つまり、半導体デバイス２００は、ベース基板１０２の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有せず、第１半導体結晶層１０４の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有しない構造であってもよい。
　第１半導体結晶層１０４をベース基板１０２の上に直接形成する場合、エピタキシャル成長の後、またはエピタキシャル成長の途中において、アニール処理を施してもよい。アニール処理により、第１半導体結晶層１０４中の転位が低減する。また、エピタキシャル成長法は、ベース基板１０２の表面全部に第１半導体結晶層１０４を一様に成長する方法、あるいは、ＳｉＯ２等の成長阻害層でベース基板１０２の表面を細かく分割し、選択的に成長する方法の何れのエピタキシャル成長法であってもよい。
（実施例）
　以下の実施例は、ベース基板表面の一部上方にＧｅ結晶層を有し、Ｇｅ結晶層が上方に位置しないベース基板表面の他部上方にＩｎＧａＡｓ結晶層を有する半導体基板を用いたものである。つまり、当該実施例は、ベース基板１０２上に第１半導体結晶層１０４を有し、第１半導体結晶層１０４上に第２半導体結晶層１０６を有する本発明の半導体基板とは構成が相違する。しかし、複数のソース・ドレインの製造工程を簡略化し、ゲートの微細化を容易にすると共に、各ＦＥＴの性能を高くすることができるという観点では、以下の実施例の構成でも、図１に関連して説明した半導体デバイス１００の構成でも同様の結果が得られる。例えば、本発明における第１半導体結晶層１０４および第２半導体結晶層１０６のそれぞれが、Ｇｅ結晶層およびＩｎＧａＡｓ結晶層である場合、上述した観点においては、下記実施例と同様の結果が得られると推定できる。よって、本発明で期待される効果の一例として以下の実施例を説明する。
　ベース基板表面の一部の上に、Ｇｅ結晶層を形成し、ベース基板表面の他部の上、つまりＧｅ結晶層を形成していない領域のベース基板上にＩｎＧａＡｓ結晶層を形成した。ＩｎＧａＡｓ結晶層およびＧｅ結晶層の上に、３０ｎｍ厚さのＴａＮ層を堆積し、ＴａＮ層をパターニングした。当該パターニングにより、ＩｎＧａＡｓ結晶層およびＧｅ結晶層の各層上にソースおよびドレインを形成した。ソース・ドレインの間の溝を埋め込むよう、Ａｌ２Ｏ３、ＴａＮの順にＡｌ２Ｏ３／ＴａＮ積層膜を堆積し、当該堆積層をパターニングしてゲート絶縁膜およびゲートを形成した。なお、ソース・ドレインの間の溝幅すなわちゲート長が、５０ｎｍ、７５ｎｍ、１００ｎｍおよび１００μｍの４種類のデバイスを形成した。以上のようにして、ＩｎＧａＡｓ結晶層上にｎＭＯＳＦＥＴを、Ｇｅ結晶層上にｐＭＯＳＦＥＴを、ソース・ドレインを同時形成するプロセスにより形成した。図１５は、ｎＭＯＳＦＥＴを上方から観察したＳＥＭ写真である。Ｌｇで示すギャップ（ソース・ドレイン間の溝）をオーバーラップするようにゲート電極が形成されている。図１６は、ｎＭＯＳＦＥＴのゲート部分の断面を観察したＴＥＭ写真である。ゲート長Ｌｇが５０ｎｍの場合でもソース・ドレイン間の溝が確実に埋め込まれていることが確認できる。
　以上にようにして形成したＴａＮからなるソース・ドレインは、その仕事関数が約４．６ｅＶである。一方ＩｎＧａＡｓの電子親和力は４．５ｅＶであり、Ｇｅの電子親和力は４．０ｅＶ、Ｇｅのバンドギャップは０．６７ｅＶである。よって、ソース・ドレインの仕事関数ΦＭは、ｎＭＯＳＦＥＴ材料であるＩｎＧａＡｓの電子親和力φ１とｐＭＯＳＦＥＴ材料であるＧｅの電子親和力およびバンドギャップの和φ２＋Ｅｇ２とは、φ１＜ΦＭ＜φ２＋Ｅｇ２の関係を満足する。また、ソース・ドレインの仕事関数ΦＭとＩｎＧａＡｓの電子親和力φ１との差｜ΦＭ－φ１｜は、０．１ｅＶ以下であり、ソース・ドレインの仕事関数ΦＭとＧｅの電子親和力およびバンドギャップの和φ２＋Ｅｇ２と差｜（φ２＋Ｅｇ２）－ΦＭ｜も０．１ｅＶ以下である。このため、ＴａＮとｎ型伝導する場合のＩｎＧａＡｓとの間の障壁は小さく、ＴａＮとｐ型伝導する場合のＧｅとの間の障壁もやはり小さい。すなわち、ＩｎＧａＡｓ結晶層上のｎＭＯＳＦＥＴとＧｅ結晶層上のｐＭＯＳＦＥＴのソース・ドレインを共通電極材料としてＴａＮを採用することでソース・ドレインの接触抵抗を低減できる。
　図１７および図１８は、実施例１のデバイスに含まれるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴにおけるゲート電圧対ソース電流特性を示すグラフであり、図１７はゲート長Ｌｇが１００μｍの場合を、図１８はゲート長Ｌｇが１００ｎｍの場合を示す。なお、各図において、ドレイン電圧Ｖｄが１Ｖの場合と５０ｍＶの場合の二通りのデータを示す。Ｌｇが１００μｍの場合は、Ｇｅ結晶層上のｐＭＯＳＦＥＴで４桁のオンオフ比が、ＩｎＧａＡｓ結晶層上のｎＭＯＳＦＥで６桁のオンオフ比が観測された。
　図１９は、ゲート電圧対ソース電流特性を示すグラフであり、図１８に示す場合よりさらにゲート長Ｌｇを小さくした場合のデータをＩｎＧａＡｓ結晶層上のｎＭＯＳＦＥについて示したものである。短チャネル効果によりオフ電流が上がり、サブスレッショルド特性（ＳＳ値）も劣化するが、ゲート長が５０ｎｍの場合でもスイッチング特性が観測された。
　図２０は、ゲート長に対するＳＳ値を示したグラフであり、図２１はゲート長に対するＤＩＢＬ（drain-induced barrier lowering）の値を示したグラフである。ゲート長が１００ｎｍの場合にＳＳ＝２００mV/dec、ＤＩＢＬ＝１５０ｍV/Vという良好の値が得られた。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、第１層が第２層の「上方」にあるとは、第１層が第２層の上面に接して設けられる場合と、第１層の下面および第２層の上面の間に他の層が介在している場合とを含む。また、「上」、「下」等の方向を指す語句は、半導体基板および半導体デバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を指すものではない。
１００　半導体デバイス、１０２　ベース基板、１０３　接合面、１０４　第１半導体結晶層、１０４ａ　第１半導体結晶層の一部、１０６　第２半導体結晶層、１０６ａ　第２半導体結晶層の一部、１０８　第１分離層、１１０　第２分離層、１１２　導電性物質層、１１４　絶縁層、１１４ａ　絶縁層の一部、１２０　第１ＭＩＳＦＥＴ、１２２　第１ゲート、１２３　第１ゲートメタル、１２４　第１ソース、１２５　第１ソース電極、１２６　第１ドレイン、１２７　第１ドレイン電極、１３０　第２ＭＩＳＦＥＴ、１３２　第２ゲート、１３３　第２ゲートメタル、１３４　第２ソース、１３５　第２ソース電極、１３６　第２ドレイン、１３７　第２ドレイン電極、１４０　半導体結晶層形成基板、１５０　アルゴンビーム、１６０　半導体結晶層形成基板、１８０　半導体結晶層形成基板、１８５　マスク、１９０　結晶性犠牲層、２００　半導体デバイス

Claims (27)

  1. 　ベース基板と、
    　前記ベース基板の上方に位置する第１半導体結晶層と、
    　前記第１半導体結晶層における一部の領域の上方に位置する第２半導体結晶層と、
    　前記第２半導体結晶層が上方に位置しない前記第１半導体結晶層の領域の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、
    　前記第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、
    　前記第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴが、前記第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、
    　前記第１ソース、前記第１ドレイン、前記第２ソースおよび前記第２ドレインが、同一の導電性物質からなり、
    　前記導電性物質の仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす
    　半導体デバイス。
    （数１）　　φ１＜ΦＭ＜φ２＋Ｅｇ２
    （数２）　　｜ΦＭ－φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）－ΦＭ｜≦０．１ｅＶ
    　（ただし、φ１は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。）
  2. 　前記ベース基板と前記第１半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層と、
    　前記第１半導体結晶層と前記第２半導体結晶層との間に位置し、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層と、をさらに有する
    　請求項１に記載の半導体デバイス。
  3. 　前記第１半導体結晶層と前記第２半導体結晶層との間に位置し、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層をさらに有し、
    　前記ベース基板と前記第１半導体結晶層とが接合面で接し、
    　前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
    　前記接合面の近傍における前記第１半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する
    　請求項１に記載の半導体デバイス。
  4. 　前記ベース基板と前記第１分離層とが接し、
    　前記ベース基板の前記第１分離層と接する領域が導電性であり、
    　前記ベース基板の前記第１分離層と接する領域に印加した電圧が、前記第１ＭＩＳＦＥＴへのバックゲート電圧として作用する
    　請求項２に記載の半導体デバイス。
  5. 　前記第１半導体結晶層と前記第２分離層とが接し、
    　前記第１半導体結晶層の前記第２分離層と接する領域が導電性であり、
    　前記第１半導体結晶層の前記第２分離層と接する領域に印加した電圧が、前記第２ＭＩＳＦＥＴへのバックゲート電圧として作用する
    　請求項２に記載の半導体デバイス。
  6. 　前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであり、
    　前記第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなり、前記第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴである
    　請求項１に記載の半導体デバイス。
  7. 　前記第１半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなり、前記第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであり、
    　前記第２半導体結晶層がＩＶ族半導体結晶からなり、前記第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴである
    　請求項１に記載の半導体デバイス。
  8. 　前記導電性物質が、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮである
    　請求項１に記載の半導体デバイス。
  9. 　請求項１に記載の半導体デバイスに用いる半導体基板であって、
    　前記ベース基板と、前記第１半導体結晶層と、前記第２半導体結晶層と、を有し、
    　前記第１半導体結晶層が、前記ベース基板の上方に位置し、
    　前記第２半導体結晶層が、前記第１半導体結晶層の一部または全部の上方に位置する
    　半導体基板。
  10. 　前記ベース基板と前記第１半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層と、
    　前記第１半導体結晶層と前記第２半導体結晶層との間に位置し、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層と、をさらに有する
    　請求項９に記載の半導体基板。
  11. 　前記第１分離層が、非晶質絶縁体からなる
    　請求項１０に記載の半導体基板。
  12. 　前記第１分離層が、前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる
    　請求項１０に記載の半導体基板。
  13. 　前記第１半導体結晶層と前記第２半導体結晶層との間に位置し、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層をさらに有し、
    　前記ベース基板と前記第１半導体結晶層とが接合面で接し、
    　前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
    　前記接合面の近傍における前記第１半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する
    　請求項９に記載の半導体基板。
  14. 　前記第２分離層が、非晶質絶縁体からなる
    　請求項１０に記載の半導体基板。
  15. 　前記第２分離層が、前記第２半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる
    　請求項１０に記載の半導体基板。
  16. 　前記第２半導体結晶層を複数有し、
    　複数の前記第２半導体結晶層のそれぞれが、前記ベース基板の上面と平行な面内で規則的に配列されている
    　請求項９に記載の半導体基板。
  17. 　請求項９に記載の半導体基板を製造する方法であって、
    　前記ベース基板の上方に前記第１半導体結晶層を形成する第１半導体結晶層形成ステップと、
    　前記第１半導体結晶層における一部の領域の上方に前記第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、
    　前記第２半導体結晶層形成ステップが、
    　半導体結晶層形成基板上に前記第２半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、
    　前記第１半導体結晶層の上、前記第２半導体結晶層の上、または、前記第１半導体結晶層および前記第２半導体結晶層の両方の上に、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、
    　前記第１半導体結晶層上の前記第２分離層と前記第２半導体結晶層とが接合するように、前記第２半導体結晶層上の前記第２分離層と前記第１半導体結晶層とが接合するように、または、前記第１半導体結晶層上の前記第２分離層と前記第２半導体結晶層上の前記第２分離層とが接合するように、前記第１半導体結晶層を有する前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
    　を有する半導体基板の製造方法。
  18. 　前記第１半導体結晶層形成ステップが、
    　半導体結晶層形成基板上に前記第１半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、
    　前記ベース基板の上、前記第１半導体結晶層の上、または、前記ベース基板および前記第１半導体結晶層の両方の上に、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、
    　前記ベース基板上の前記第１分離層と前記第１半導体結晶層とが接合するように、前記第１半導体結晶層上の前記第１分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第１分離層と前記第１半導体結晶層上の前記第１分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
    　を有する請求項１７に記載の半導体基板の製造方法。
  19. 　前記第１半導体結晶層がＳｉＧｅからなり、前記第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなり、
    　前記第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層を前記ベース基板の上に形成するステップを有し、
    　前記第１半導体結晶層形成ステップが、
    　前記第１分離層の上に、前記第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、
    　前記ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することで前記ＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、
    　を有する請求項１７に記載の半導体基板の製造方法。
  20. 　前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなり、
    　ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、
    　前記第１分離層を通して、陽イオンを前記半導体層材料基板の分離予定深さに注入するステップと、
    　前記第１分離層の表面と前記ベース基板の表面とが接合されるように、前記半導体層材料基板と前記ベース基板とを貼り合わせるステップと、
    　前記半導体層材料基板および前記ベース基板を加熱し、前記分離予定深さに注入した前記陽イオンと、前記半導体層材料基板を構成するＩＶ族原子とを反応させることで、前記分離予定深さに位置する前記ＩＶ族半導体結晶を変性するステップと、
    　前記変性するステップで変性させた前記ＩＶ族半導体結晶の変性部位より前記ベース基板側に位置する前記ＩＶ族半導体結晶を、前記半導体層材料基板と前記ベース基板とを分離することで前記半導体層材料基板から剥離するステップと、
    　前記ベース基板に残留した前記ＩＶ族半導体結晶からなる結晶層を研磨するステップと、
    　を有する請求項１７に記載の半導体基板の製造方法。
  21. 　前記第１半導体結晶層形成ステップの前に、前記ベース基板の上に前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層をエピタキシャル成長法により形成するステップを有し、
    　前記第１半導体結晶層形成ステップが、前記第１分離層の上に前記第１半導体結晶層をエピタキシャル成長法により形成するステップである
    　請求項１７に記載の半導体基板の製造方法。
  22. 　前記第１半導体結晶層形成ステップが、前記ベース基板の上に前記第１半導体結晶層をエピタキシャル成長法により形成するステップである
    　請求項１７に記載の半導体基板の製造方法。
  23. 　前記ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
    　前記第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープする
    　請求項２２に記載の半導体基板の製造方法。
  24. 　請求項１５に記載の半導体基板を製造する方法であって、
    　半導体結晶層形成基板の上に前記第２半導体結晶層をエピタキシャル結晶成長法により形成する第２半導体結晶層形成ステップと、
    　前記第２半導体結晶層の上に、前記第２半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第２分離層をエピタキシャル結晶成長法により形成する第２分離層形成ステップと、
    　前記第２分離層の上に前記第１半導体結晶層をエピタキシャル結晶成長法により形成する第１半導体結晶層形成ステップと、
    　前記ベース基板の上、前記第１半導体結晶層の上、または、前記ベース基板および前記第１半導体結晶層の両方の上に、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、
    　前記ベース基板上の前記第１分離層と前記第１半導体結晶層とが接合するように、前記第１半導体結晶層上の前記第１分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第１分離層と前記第１半導体結晶層上の前記第１分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
    　を有する半導体基板の製造方法。
  25. 　前記半導体結晶層形成基板の上に半導体結晶層を形成する前に、前記半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル結晶成長法により形成するステップと、
    　前記ベース基板と前記半導体結晶層形成基板とを貼り合わせた後に、前記結晶性犠牲層を除去することにより、前記半導体結晶層形成基板上にエピタキシャル結晶成長法により形成された半導体結晶層と前記半導体結晶層形成基板とを分離するステップと、
    　をさらに有する請求項１７に記載の半導体基板の製造方法。
  26. 　前記第２半導体結晶層をエピタキシャル成長させた後に前記第２半導体結晶層を規則的な配列にパターニングするステップ、または前記第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップを有する
    　請求項１７に記載の半導体基板の製造方法。
  27. 　請求項１７に記載の半導体基板の製造方法を用いて、前記第１半導体結晶層および前記第２半導体結晶層を有する半導体基板を製造するステップと、
    　前記第１半導体結晶層および前記第２半導体結晶層のそれぞれの上に、仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす導電性物質を形成するステップと、
    　ゲート電極が形成される領域の前記導電性物質を除去するステップと、
    　前記導電性物質が除去された領域にゲート絶縁層およびゲート電極を形成するステップと、
    　前記導電性物質をパターニングおよび加熱して、前記第１半導体結晶上の前記ゲート電極の両側に第１ソースおよび第１ドレインを形成し、前記第２半導体結晶上の前記ゲート電極の両側に第２ソースおよび第２ドレインを形成するステップと、
    　を有する半導体デバイスの製造方法。
    （数１）　　φ１＜ΦＭ＜φ２＋Ｅｇ２
    （数２）　　｜ΦＭ－φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）－ΦＭ｜≦０．１ｅＶ
    　（ただし、φ１は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。）
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