WO2012090986A1 - 電子部品 - Google Patents

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WO2012090986A1
WO2012090986A1 PCT/JP2011/080164 JP2011080164W WO2012090986A1 WO 2012090986 A1 WO2012090986 A1 WO 2012090986A1 JP 2011080164 W JP2011080164 W JP 2011080164W WO 2012090986 A1 WO2012090986 A1 WO 2012090986A1
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electronic component
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external electrode
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服部和生
山田忠輝
藤本力
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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Definitions

  • the present invention relates to an electronic component generally provided with an interposer, which is used when a chip component such as a multilayer ceramic capacitor is mounted on a circuit board.
  • the multilayer ceramic capacitor is composed of a rectangular component body that functions as a capacitor, and external electrodes formed at opposite ends of the component body.
  • Patent Document 1 in a multilayer ceramic capacitor, an external electrode is directly placed on a mounting land of a circuit board of a mobile terminal, and the mounting land and the external electrode are soldered or the like. It was electrically and physically connected to the circuit board by bonding with a bonding agent.
  • Patent Documents 2 and 3 describe that a multilayer ceramic capacitor is not directly mounted on a mounting land.
  • an interposer made of an insulating substrate is used.
  • the multilayer ceramic capacitor is bonded to the upper electrode of the interposer, and the lower electrode of the interposer is bonded to the mounting electrode of the circuit board.
  • the upper surface electrode and the lower surface electrode are electrically connected by a via hole penetrating the interposer.
  • JP-A-8-55752 Japanese Unexamined Patent Publication No. 7-111380 JP 2004-134430 A
  • the component substrate is overlaid on the support substrate and bonded with a bonding material, and then a solder resist is formed only on the side surface of the component substrate, and solder when mounted on the circuit substrate.
  • a solder resist is formed only on the side surface of the component substrate, and solder when mounted on the circuit substrate.
  • the solder at the time of mounting wets to the side surface of the support substrate, but does not adhere to the external electrodes of the component substrate, so that the component substrate is not strongly restrained.
  • the component board vibrates, it is possible to suppress the vibration from propagating to the circuit board or the like via the support board.
  • this structure after bonding the component substrate to the support substrate with a bonding material, it is necessary to form a solder resist only on the side surface of the component substrate, which may increase manufacturing costs.
  • the arrangement direction of the lower electrode in the interposer and the arrangement direction of the upper electrode intersect, that is, the arrangement direction of the external electrodes of the multilayer ceramic capacitor and the arrangement of the mounting electrodes on the circuit board of the interposer
  • a special structure is used in which the directions intersect. Therefore, the interposer is increased in size, the electrode shape of the interposer is complicated, and the cost may be further increased.
  • the object of the present invention is to realize an electronic component that is easy to design and mount, has the same mounting strength and electrical characteristics as a conventional general mounting structure, and can more effectively suppress the generation of vibration noise. There is to do.
  • the present invention includes a flat insulating substrate, a first upper surface electrode formed on one main surface of the insulating substrate, a second upper surface electrode, a first lower surface electrode formed on the other main surface of the insulating substrate, A substrate having two lower surface electrodes, a first external electrode and a second external electrode are formed opposite to both ends in the length direction of the main body, the first external electrode is mounted on the first upper surface electrode, and the second external electrode And an electronic component including a chip component on which an electrode is mounted on a second upper surface electrode.
  • the substrate is formed on an end surface orthogonal to the one main surface and the other main surface, and connects the first upper surface electrode and the first lower surface electrode, and connects the second upper surface electrode and the second upper surface electrode.
  • connection electrode is provided.
  • the first upper surface electrode and the first lower surface electrode are separated from each other, and the second upper surface electrode and the second lower surface electrode are separated from each other at substantially the center in the width direction orthogonal to the length direction of the main body of the chip component.
  • solder solder
  • solder bonding is performed so that a solder fillet is formed at least from the mounting land formed on the circuit board to the connection electrode of the board.
  • a fillet By forming a fillet in this way, it is very effective because it can prevent floating when mounting electronic components, secure bonding strength, and visually confirm that soldering is securely performed. is there.
  • a large amount of solder may wet the electronic component. If the solder spreads to the center of the end surface of the chip component through the insulating substrate, both ends of the chip component are strongly restrained, and the vibration of the chip component is easily transmitted to the circuit substrate through the insulating substrate. May produce sound.
  • the configuration of the present invention is used, even if the solder wets from the electronic component and reaches the first and second external electrodes of the chip component, it adheres most to the corner on the bottom side of the chip component.
  • the solder spreads from the corner to the ridge line extending in the direction orthogonal to the main surface, and the solder is restricted from adhering to the vicinity of the center of the external electrode. Thereby, generation
  • the electronic component has a structure in which a flat insulating substrate is simply added to the chip component, it is possible to reduce the height and obtain the same bonding strength as the conventional one. In addition, since no special structure is required, it is possible to easily change parts and design.
  • the electronic component of the present invention preferably has the following configuration.
  • the insulating substrate is provided with a first upper surface electrode and a first lower surface electrode at a position corresponding to the first external electrode of the chip component, and a second upper surface at a position corresponding to the second external electrode of the chip component.
  • An electrode and a second bottom electrode are provided.
  • the plurality of connection electrodes are formed at the four corners of the insulating substrate.
  • the arrangement direction of the first and second external electrodes formed at both ends of the chip component is substantially the same as the arrangement direction of the first and second upper surface electrodes and the first and second lower surface electrodes of the electronic component.
  • the connection electrodes are formed at the four corners of the insulating substrate, the connection electrodes are closest to the ridge lines of the first and second external electrodes. As a result, the solder wetted on the first and second upper surface electrodes adheres to the vicinity of the ridge line portion.
  • notches are formed at the four corners of the insulating substrate, and a connection electrode is formed on the inner wall surface of the notch.
  • connection electrode and the first and second upper surface electrode side ends of the ridge line portions of the first and second external electrodes becomes closer.
  • the notch portion when the chip component is mounted on the insulating substrate, at least a part of the notch portion is configured by the outer shape of the chip component when viewed from the direction orthogonal to the one main surface and the other main surface. It is preferable that it exists in the area
  • the solder since at least a part of the notch is disposed within the outer shape region of the chip component, even if the solder wets up the connection electrode formed on the notch, the solder is external to the chip component. It can stop near the ridge line part of an electrode, and can suppress that the whole upper surface electrode of an insulating substrate and by extension, the whole length direction both end surface of a chip component spread out.
  • the connection electrode and the ridge line portion of the external electrode of the chip component are substantially at the same position, the land on the circuit board that is used when the chip component is directly mounted on the circuit board can be used as it is.
  • the notch is preferably formed in an arc shape that swells toward the center side of the insulating substrate when viewed from a direction orthogonal to the one main surface and the other main surface.
  • the center side of the insulating substrate With respect to the outer shape of the substrate, that is, the length direction that is the arrangement direction of the first and second upper surface electrodes, and the length that is cut out in the width direction orthogonal to the length direction, the center side of the insulating substrate The distance to be recessed can be made longer. As a result, the distance between the connection electrode and the first and second upper surface electrode side ends of the ridge line portions of the first and second external electrodes is further reduced.
  • the insulating substrate is formed with an outer shape smaller than the outer shape of the chip component when viewed from the direction orthogonal to the one main surface and the other main surface when the chip component is mounted. It may be.
  • the insulating substrate enters the inside of the outer shape of the chip component, the solder that has wetted the connection electrode is blocked by the bottom surface side of the ridge line portions of the first and second external electrodes of the chip component. Solder adhesion to the vicinity of the center of the first and second external electrodes can be suppressed.
  • the position of the ridge line portion of the first and second external electrodes is the bonding position between the electronic component and the circuit board when viewed from the direction orthogonal to the main surface of the insulating substrate, the chip component alone is directly connected to the circuit board.
  • An electronic component can be mounted on a mounting land having substantially the same shape as the mounting land to be mounted on. Thereby, an electronic component can be mounted, without enlarging planarly.
  • the insulating substrate includes a predetermined position including a position where a perpendicular line dropped from the center of the end portion where the first external electrode and the second external electrode of the chip component are formed intersects the substrate. In the range, you may face directly with respect to the 1st external electrode and the 2nd external electrode.
  • the first external electrode and the second external electrode are within a predetermined range including a position where a perpendicular line extending from the center of the end where the first external electrode and the second external electrode of the chip component are formed to the substrate intersects the substrate. Since the insulating substrate directly faces the external electrode, the wet solder can be prevented from reaching the centers of the end faces of the first and second external electrodes. That is, by forming the electrode non-forming portion in the predetermined range of the insulating substrate, it is possible to prevent the wet solder from reaching the centers of the end faces of the first and second external electrodes.
  • the first upper surface electrode and the second upper surface electrode on the surface on which the chip component is mounted are arranged from the center of the end where the first external electrode and the second external electrode of the chip component are formed.
  • a resist film may be provided in a predetermined range including a position where a perpendicular line dropped on the first upper surface electrode and the second upper surface electrode intersects the substrate.
  • the resist film can prevent wet solder from reaching the centers of the end faces of the first and second external electrodes.
  • the present invention also provides a flat insulating substrate, a first upper surface electrode formed on one main surface of the insulating substrate, a second upper surface electrode, and a first lower surface electrode formed on the other main surface of the insulating substrate.
  • a first external electrode and a second external electrode are formed on the substrate having the second lower surface electrode, opposite to both ends in the longitudinal direction of the main body, the first external electrode is mounted on the first upper surface electrode,
  • the second external electrode relates to an electronic component including a chip component mounted on the second upper surface electrode, and may have the following configuration.
  • the substrate is formed on an end surface orthogonal to the one main surface and the other main surface, and connects the first upper surface electrode and the first lower surface electrode, and connects the second upper surface electrode and the second upper surface electrode.
  • the connection electrode is provided.
  • the first upper surface electrode and the second upper surface electrode have a predetermined range including a position where a perpendicular line extending from the center of the end surface of the first external electrode and the second external electrode to the first upper surface electrode and the second upper surface electrode intersects the substrate.
  • Contact restricting means that is not in contact with the first upper surface electrode and the second upper surface electrode is formed.
  • the contact restricting means causes the solder to be the first. , It is possible to prevent adhesion near the center of the second external electrode. Thereby, generation
  • the electronic component of the present invention preferably has the following configuration.
  • the insulating substrate is provided with a first upper surface electrode and a first lower surface electrode at a position corresponding to the first external electrode of the chip component, and a second upper surface at a position corresponding to the second external electrode of the chip component.
  • An electrode and a second bottom electrode are provided.
  • the contact regulating means is an opening region provided in the first upper surface electrode and the second upper surface electrode.
  • no electrode is formed at the position of the perpendicular line (the position directly below the center) extending from the center of the first and second external electrodes to the first and second upper surface electrodes, respectively. Thereby, adhesion of the solder to the position directly under the center can be prevented.
  • the electronic component of the present invention preferably has the following configuration.
  • the insulating substrate is provided with a first upper surface electrode and a first lower surface electrode at a position corresponding to the first external electrode of the chip component, and a second upper surface at a position corresponding to the second external electrode of the chip component.
  • An electrode and a second bottom electrode are provided.
  • the contact restricting means is a resist film formed on the first upper surface electrode and the second upper surface electrode.
  • a resist film is disposed between the first and second external electrodes and the first and second upper surface electrodes at a position immediately below the center of the first and second external electrodes.
  • connection electrode may be formed at substantially the center in the width direction orthogonal to the length direction of the main body of the chip component.
  • connection electrode is formed on the inner wall surface of the notch portion formed in the end surface portion of the insulating substrate.
  • the notch is preferably formed in an arc shape that swells toward the center side of the insulating substrate when viewed from a direction orthogonal to the one main surface and the other main surface.
  • the distance recessed toward the center can be made longer.
  • the present invention also provides a flat insulating substrate, a first upper surface electrode formed on one main surface of the insulating substrate, a second upper surface electrode, and a first lower surface electrode formed on the other main surface of the insulating substrate.
  • a first external electrode and a second external electrode are formed on the substrate having the second lower surface electrode, opposite to both ends in the longitudinal direction of the main body, the first external electrode is mounted on the first upper surface electrode,
  • the second external electrode relates to an electronic component including a chip component mounted on the second upper surface electrode, and may have the following configuration.
  • the connection electrode is formed on an inner wall surface forming a notch formed in a shape recessed from the end surface of the insulating substrate.
  • a restricting portion that covers the cutout portion in plan view of the insulating substrate is formed on the first upper surface electrode side and the second upper surface electrode side of the cutout portion.
  • the joining member that gets wet from the circuit board along the connection electrode of the insulating substrate by the restricting portion is blocked by the restricting portion, and does not reach the first and second upper surface electrodes. Thereby, unnecessary adhesion of the joining member to the first and second external electrodes of the chip component can be prevented.
  • the joining restricting means may be formed in a predetermined range including the center of the end face where the first external electrode and the second external electrode of the chip component are formed.
  • a structure that suppresses the adhesion of solder to the center of the end face of the chip component is also provided for the chip component. Thereby, it can suppress more reliably that a solder adheres to the end surface center of a chip component with the structural characteristic with respect to the above-mentioned insulating board
  • the joining restricting means may extend over the entire end surface.
  • the first and second external electrodes are formed only on the bottom surface of the chip component (the surface to be bonded to the insulating substrate). Thereby, it can suppress more reliably that solder adheres to the end surface center of a chip component.
  • the chip component is preferably a multilayer ceramic capacitor.
  • a chip component such as a multilayer ceramic capacitor is mounted on a circuit board using the electronic component shown in the present invention, the generation of vibration noise can be suppressed. Furthermore, the structure is simple and the size can be reduced, and the mounting structure on the circuit board becomes easy. Further, it is possible to ensure mounting strength and electrical characteristics equivalent to those of a conventional general mounting structure.
  • FIG. 1 is a three-view diagram illustrating a configuration of an electronic component 10 including an interposer 12 according to a first embodiment, and a diagram illustrating a shape relationship between the interposer 12 and the multilayer ceramic capacitor 11.
  • FIG. It is a trihedral view of the interposer 12 according to the first embodiment.
  • FIG. 3 is a three-side view of the electronic component 10 according to the first embodiment mounted on a circuit board 20. It is a figure which shows the sound pressure level-frequency characteristic by the structure of 1st Embodiment, and the conventional structure.
  • FIG. 6 is a three-sided view in a state where an electronic component 10A according to a second embodiment is mounted on a circuit board 20; It is a figure which shows the three-plane figure which shows the structure of the electronic component 10B containing the interposer 12B which concerns on 3rd Embodiment, and the relationship of the shape of the interposer 12B and the multilayer ceramic capacitor 11.
  • FIG. 6 is a three-sided view in a state where an electronic component 10A according to a second embodiment is mounted on a circuit board 20; It is a figure which shows the three-plane figure which shows the structure of the electronic component 10B containing the interposer 12B which concerns on 3rd Embodiment, and the relationship of the shape of the interposer 12B and the multilayer ceramic capacitor 11.
  • FIG. 10 is a three-sided view illustrating a state in which an electronic component 10J according to another embodiment is mounted on a circuit board 200.
  • FIG. 1 is a three-view diagram illustrating a configuration of an electronic component 10 including an interposer 12 according to the present embodiment, and a diagram illustrating a shape relationship between the interposer 12 and the multilayer ceramic capacitor 11.
  • FIG. 2 is a three-side view of the interposer 12 according to this embodiment.
  • FIG. 3 is a three-side view showing a state in which the electronic component 10 according to the present embodiment is mounted on the circuit board 200. 1, 2, and 3, each view (A) is a plan view, each view (B) is a length side view, and each view (C) is a width side view. Yes.
  • the plan view is a view of the interposer 12 or the electronic component 10 as viewed from the upper surface side.
  • the side view in the length direction shows that the interposer 12 or the electronic component 10 is orthogonal to the direction in which intermediate connection electrodes (hereinafter referred to as “IP electrodes”) 121 and 122 of the interposer 12 are arranged. It is the figure seen from the direction parallel to a surface (mounting surface of the multilayer ceramic capacitor 11).
  • the side view in the width direction shows that the interposer 12 or the electronic component 10 is parallel to the direction in which the IP electrodes 121 and 122 of the interposer 12 are arranged, and is on the main surface of the interposer 12 (mounting surface of the multilayer ceramic capacitor 11).
  • the multilayer ceramic capacitor 11 corresponds to a “chip component” of the present invention and includes a component main body 110.
  • the component main body 110 is formed by laminating a predetermined number of dielectric layers and inner electrode layers and firing.
  • the multilayer ceramic capacitor 11 has an external electrode 111 (corresponding to the “first external electrode” in the present invention) formed at one end in the length direction of the component main body 110 (the horizontal direction of the drawing shown in FIG. 1A).
  • the external electrode 112 (corresponding to the “second external electrode” of the present invention) is formed at the opposite end.
  • the external electrodes 111 and 112 are formed by firing a predetermined conductive paste, and the surface thereof is tin-plated.
  • the direction in which the external electrodes 111 and 112 are arranged is defined as the length direction of the multilayer ceramic capacitor 11
  • the direction perpendicular to the length direction and parallel to the mounting surface on which the multilayer ceramic capacitor 11 is mounted is defined as the multilayer ceramic capacitor. 11 will be described as the width direction.
  • the external electrodes 111 and 112 are formed so as to spread not only from both end surfaces in the length direction of the component main body 110 but from both end surfaces in the length direction to both end surfaces in the width direction, the top surface, and the bottom surface.
  • the multilayer ceramic capacitor 11 thus formed has, for example, a length ⁇ width of 3.2 mm ⁇ 1.6 mm, 2.0 mm ⁇ 1.25 mm, 1.6 mm ⁇ 0.8 mm, 1.0 mm ⁇ 0. It is formed with dimensions of 5 mm, 0.6 mm ⁇ 0.3 mm, and the like.
  • the interposer 12 corresponds to a “substrate” of the present invention, and includes an insulating substrate 120 as shown in FIG.
  • the insulating substrate 120 has a thickness of about 0.5 mm to 1.0 mm, for example, and is made of an insulating resin.
  • the insulating substrate 120 is formed in a substantially rectangular shape similar to the multilayer ceramic capacitor 11 when viewed from the direction orthogonal to the main surface.
  • the insulating substrate 120 has notches Cd11, Cd12, Cd13, and Cd14 formed in a shape in which four corners are recessed toward the center of the main surface when viewed from a direction orthogonal to the main surface.
  • the notches Cd11, Cd12, Cd13, and Cd14 have a shape that is notched at a predetermined radius R around each corner of the rectangular insulating substrate 120 when viewed from the direction orthogonal to the main surface. Is formed.
  • Such notches Cd11, Cd12, Cd13, and Cd14 are points where four adjacent insulating substrates 120 contact each other when the individual insulating substrates 120 are divided from the base substrate on which the plurality of insulating substrates 120 are arranged. It can be easily formed by forming a cylindrical through-hole and then cutting and dividing it so as to pass through the through-hole forming portion.
  • the insulating substrate 120 is formed such that the length and width in plan view are slightly larger than the length and width of the multilayer ceramic capacitor 11 to be mounted. That is, as shown in FIG. 1D, when the length of the multilayer ceramic capacitor 11 is Lci and the length of the insulating substrate 120 (interposer 12) is Li, Li ⁇ Lci and Li> Lci. To do. Similarly, when the width of the multilayer ceramic capacitor 11 is Wci and the width of the insulating substrate 120 (interposer 12) is Wi, Wi ⁇ Wci and Wi> Wci.
  • the central portion of the curved surface that defines the notches Cd11, Cd12, Cd13, and Cd14 is formed so as to fall within the outer shape range of the mounted multilayer ceramic capacitor 11.
  • Upper surface electrodes 1211 and 1221 are formed on one main surface of the insulating substrate 120 on which the multilayer ceramic capacitor 11 is mounted.
  • the upper surface electrodes 1211 and 1221 are formed apart from each other.
  • the upper surface electrode 1211 corresponds to the “first upper surface electrode” of the present invention
  • the upper surface electrode 1221 corresponds to the “second upper surface electrode” of the present invention.
  • the upper surface electrode 1211 is formed in one end region in the length direction of the one main surface. At this time, when the multilayer ceramic capacitor 11 is mounted on one main surface of the interposer 12 (insulating substrate 120) so that the length directions of the top electrode 1211 substantially coincide with each other, The formation dimension of the electrode with respect to the length direction is set so as to include a region where the bottom surface of the external electrode 111 is in contact. The upper surface electrode 1211 is formed over the entire width in the width direction.
  • the upper surface electrode 1221 is formed in the region of the other end in the length direction of the one main surface. At this time, when the multilayer ceramic capacitor 11 is mounted on the one main surface of the interposer 12 (insulating substrate 120) so that the length directions of the top electrode 1221 are substantially coincident with each other, The formation dimension of the electrode in the length direction is set so as to include a region where the bottom surface of the external electrode 112 is in contact. The upper surface electrode 1221 is formed over the entire width in the width direction.
  • Lower surface electrodes 1212 and 1222 are formed on the other main surface of the insulating substrate 120 opposite to the side on which the multilayer ceramic capacitor 11 is mounted.
  • the lower surface electrodes 1212 and 1222 are formed apart from each other.
  • the lower electrode 1212 corresponds to the “first lower electrode” of the present invention
  • the lower electrode 1222 corresponds to the “second lower electrode” of the present invention.
  • the lower surface electrode 1212 is formed in a region of one end in the length direction of the other main surface of the insulating substrate 120 in a shape substantially opposite to the upper surface electrode 1211.
  • the lower surface electrode 1222 is formed in a shape substantially opposite to the upper surface electrode 1221 in the region of the other end in the length direction of the other main surface of the insulating substrate 120.
  • the lower surface electrodes 1212 and 1222 are formed so that the electrodes are present at positions overlapping the external electrodes 111 and 112 of the multilayer ceramic capacitor 11 to be mounted as viewed from the direction orthogonal to the main surface. More preferred.
  • the upper surface electrode 1211 and the lower surface electrode 1212 formed at one end in the length direction of the insulating substrate 120 are connected to each other by connection electrodes 401 and 402 formed on the wall surfaces of the notches Cd11 and Cd12.
  • the upper surface electrode 1211, the lower surface electrode 1212, the connection electrode 401 of the notch Cd11, and the connection electrode 402 of the notch Cd12 form the above-described IP electrode 121.
  • the upper surface electrode 1221 and the lower surface electrode 1222 formed on the other end in the length direction of the insulating substrate 120 are connected to each other by connection electrodes 403 and 403 formed on the wall surfaces of the notches Cd13 and Cd14.
  • the upper electrode 1221, the lower electrode 1222, the connection electrode 403 of the notch Cd13, and the connection electrode 404 of the notch Cd14 form the IP electrode 122 described above.
  • the upper electrode 1211 of the IP electrode 121 of the interposer 12 and the external electrode 111 of the multilayer ceramic capacitor 11 are re-plated with tin plating of the external electrode 111. Electrically and mechanically connected by melting. Further, the upper electrode 1221 of the IP electrode 122 of the interposer 12 and the external electrode 112 of the multilayer ceramic capacitor 11 are electrically and mechanically connected by remelting tin plating of the external electrode 112. If tin plating is performed on the IP electrodes 121 and 122 in advance, the IP electrodes 121 and 122 are connected including the tin plating.
  • the multilayer ceramic capacitor 11 and the interposer 12 may be joined with substantially the same amount of solder without using the tin plating of the external electrodes 111 and 112 or the tin plating of the interposer 12.
  • the electronic component 10 is mounted on the circuit board 20 as shown in FIG. At this time, the mounting is performed so that the lower surface electrode 1212 of the IP electrode 121 of the interposer 12 is connected to the mounting land 201 of the circuit board 20 and the lower surface electrode 1222 of the IP electrode 122 of the interposer 12 is connected to the mounting land 202. Is done. Solder 300 is used to connect the IP electrodes 121 and 122 of the interposer 12 and the mounting lands 201 and 202 of the circuit board 20.
  • solder joining is performed so that a solder fillet is formed at least from the mounting lands 201, 201 of the circuit board 20 to the connection electrodes 401-404 of the interposer 12.
  • a solder fillet is formed at least from the mounting lands 201, 201 of the circuit board 20 to the connection electrodes 401-404 of the interposer 12.
  • solder 300 a material other than the solder 300 may be used as long as the bonding agent has wettability and conductivity.
  • solder fillet is formed by the connection electrodes 401-404 of the IP electrodes 121 and 122, and the connection via the connection electrodes 401-404.
  • the solder 300 may rise up to the upper surface side of the positioner 12.
  • connection electrodes 401-404 are formed only at the four corners of the interposer 12, and the notches Cd11, Cd12, Cd13, Cd14 in which the connection electrodes 401-404 are formed include the main electrodes. This coincides with the four corners of the multilayer ceramic capacitor 11 viewed from the direction orthogonal to the plane, that is, the positions of the four ridge lines extending in the direction orthogonal to the main surface of the external electrodes 111 and 112. With this configuration, as shown in FIG.
  • the solder 300 extends from the lower ends of the four ridge lines of the external electrodes 111 and 112 corresponding to the notches Cd11, Cd12, Cd13, and Cd14 near the four corners to the four ridge lines. It adheres along. Thereby, the solder 300 does not adhere to the vicinity of the center of the end surfaces of the external electrodes 111 and 112, and generation of vibration noise due to the distortion of the multilayer ceramic capacitor 11 as described above can be effectively suppressed.
  • FIG. 4 is a diagram showing sound pressure level-frequency characteristics according to the configuration of the present embodiment and the conventional configuration.
  • the conventional configuration in FIG. 4 is a configuration in which a multilayer ceramic capacitor is directly mounted on a circuit board without using an interposer (mode T0), and a configuration in which the end surface center of the external electrode is soldered mainly over the entire end surface while using the interposer. (Aspect I0).
  • the sound pressure level of the vibration sound can be significantly suppressed in a wide frequency band as compared with the conventional aspect T0.
  • the sound pressure level of the vibration sound can be effectively suppressed as compared with the conventional mode I0.
  • the interposer 12 made of the thin insulating substrate 120 as in the present embodiment, the height of the electronic component 10 can be suppressed and the height can be reduced.
  • the multilayer ceramic capacitor 11 and the interposer 12 are stacked and mounted so that the main surfaces thereof coincide with the circuit board 20, high bonding strength can be realized. As a result, substantially the same bonding strength as when the multilayer ceramic capacitor 11 is directly mounted on the circuit board 20 can be obtained.
  • the mounting lands 201 and 202 have the same specifications and the same intervals as those in the case where the multilayer ceramic capacitor 11 is directly mounted.
  • the electronic component 10 of the present embodiment has the positions of the IP electrodes 121 and 122 of the interposer 12 and the positions of the external electrodes 111 and 112 of the multilayer ceramic capacitor 11 when viewed from the direction orthogonal to the main surface. Since the connection electrodes 401-404 are present at substantially the same position as the four ridge lines of the external electrodes 111, 112 of the multilayer ceramic capacitor 11, the mounting lands 201, 202 have the same specifications as when the multilayer ceramic capacitor 11 is directly mounted.
  • the electronic component 10 can be mounted as it is. That is, it is not necessary to change the design of the mounting lands 201 and 202 of the circuit board 20.
  • the electronic component 10 is mounted with substantially the same area as when the monolithic ceramic capacitor 11 is mounted on the circuit board 20. Thereby, even if the interposer 12 is used, the multilayer ceramic capacitor 11 can be connected to the circuit board 20 with almost no increase in size in plan view.
  • FIG. 5A to 5C are three views showing the configuration of the electronic component 10A including the interposer 12A according to this embodiment.
  • FIG. 5D is a diagram showing a shape relationship between the interposer 12 ⁇ / b> A and the multilayer ceramic capacitor 11.
  • FIG. 6 is a three-side view of the electronic component 10 ⁇ / b> A according to this embodiment mounted on the circuit board 20.
  • the basic configuration of the interposer 12A of the present embodiment is the same as that of the interposer 12 shown in the first embodiment, but the length and width are different.
  • the length LiA of the interposer 12A, that is, the insulating substrate 120A is slightly shorter than the length Lci of the multilayer ceramic capacitor 11. That is, LiA ⁇ Lci and LiA ⁇ Lci.
  • the width of the interposer 12A, that is, the insulating substrate 120A is substantially the same as the width of the multilayer ceramic capacitor 11 and is short. That is, WiA ⁇ Wci and WiA ⁇ Wci.
  • solder 300 when solder joining to the circuit board 20 similar to that of the first embodiment is performed, when a large amount of solder is supplied, the solder 300 is notched portion Cd11A as shown in FIG. , Cd12A, Cd13A, and Cd14A (connection electrodes 401A, 402A, 403A, and 404A) are attached along the four ridge lines from the lower ends of the four ridge lines of the external electrodes 111 and 112, respectively. Thereby, the solder 300 does not adhere to the vicinity of the center of the end surfaces of the external electrodes 111 and 112, and generation of vibration noise due to the distortion of the multilayer ceramic capacitor 11 as described above can be effectively suppressed.
  • the same mounting land as that used when mounting the monolithic ceramic capacitor 11 on the circuit board 20 can be used.
  • the electronic component 10 can be mounted with the same area as when the multilayer ceramic capacitor 11 is mounted alone. Thereby, even if the interposer 12 is used, further downsizing is possible.
  • FIGS. 7A to 7C are three views showing the configuration of the electronic component 10B including the interposer 12B according to the present embodiment.
  • FIG. 7D is a diagram showing a shape relationship between the interposer 12 ⁇ / b> B and the multilayer ceramic capacitor 11.
  • the interposer 12B of the present embodiment has a structure in which the length and width are larger than those of the interposer 12 shown in the first embodiment. Specifically, when the length of the interposer 12B is LiB and the width is WiB, LiB> Lci and WiB> Wci.
  • the notches Cd11B, Cd12B, Cd13B, and Cd14B are formed so as to be linear when viewed from the direction orthogonal to the main surface.
  • the notches Cd11B, Cd12B, Cd13B, and Cd14B are formed in a shape that does not enter the inside of the outer shape of the multilayer ceramic capacitor 11 when viewed from the direction orthogonal to the main surface.
  • connection electrodes 401B, 402B, 403B, and 404B formed in the notches Cd11B, Cd12B, Cd13B, and Cd14B are connected to the external electrodes 111 and 112 of the multilayer ceramic capacitor 11 with respect to the external electrodes 111 and 112. It is closest to the end portion on the side of the interposer 12B of the four ridges extending in the direction orthogonal to the main surface of the electrodes 111, 112.
  • connection electrodes 401B, 402B, 403B, and 404B adheres to the external electrodes 111 and 112
  • the upper surface electrode 1211B of the IP electrode 121B of the interposer 12B is composed of partial upper surface electrodes 1211LB and 1211RB formed apart from each other in the width direction. That is, an electrode separation portion 500 (corresponding to “contact restricting means” of the present invention) sandwiched between the partial upper surface electrodes 1211LB and 1211RB is formed on the upper surface of the interposer 12B.
  • These partial upper surface electrodes 1211LB and 1211RB are formed in a range including the positions of the two ridge lines of the external electrode 111.
  • the upper surface electrode 1221B of the IP electrode 122B of the interposer 12B includes partial upper surface electrodes 1221LB and 1221RB that are formed apart from each other in the width direction. That is, an electrode separation portion 500 (corresponding to “contact restricting means” of the present invention) sandwiched between the partial upper surface electrodes 1221LB and 1221RB is formed on the upper surface of the interposer 12B.
  • These partial upper surface electrodes 1221LB and 1221RB are formed within a range including the positions of the two ridge lines of the external electrode 112.
  • the upper surface electrode is not formed near the center in the width direction (electrode separation portion 500) on the end surfaces of the external electrodes 111 and 112, and the width direction on the end surfaces of the external electrodes 111 and 112 is not formed. Solder adhesion near the center can be prevented. Thereby, generation
  • the bottom electrodes of the IP electrodes 121B and 122B are not separated in the width direction, but may be separated.
  • FIG. 8 is a three-side view showing the configuration of an electronic component 10C including the interposer 12C according to this embodiment.
  • the interposer 12C of the present embodiment has an upper surface electrode formed over the entire width of the interposer 12C, and other configurations are the same as those of the interposer 12B shown in the third embodiment.
  • the upper electrode 1211C of the IP electrode 121C of this embodiment is formed over the entire width of the interposer 12C.
  • the upper surface electrode 1221C of the IP electrode 122C is also formed over the entire width of the interposer 12C.
  • connection electrodes 401C, 402C, 403C, and 404C formed in the notches Cd11C, Cd12C, Cd13C, and Cd14C are not formed in the multilayer ceramic capacitor 11.
  • the outer electrodes 111 and 112 are closest to the interposer 12C side end portion of the four ridges extending in the direction orthogonal to the main surface of the outer electrodes 111 and 112.
  • the solder wets through the connection electrodes 401C, 402C, 403C, and 404C and adheres to the external electrodes 111 and 112, it adheres only to the vicinity of the four ridge lines of the external electrodes 111 and 112. Therefore, the generation of vibration noise can be suppressed as in the third embodiment.
  • FIG. 9 is a trihedral view showing the configuration of an electronic component 10D including the interposer 12D according to the present embodiment.
  • the interposer 12D of this embodiment is obtained by forming a solder resist film Re12 on the upper surface electrodes 1211D and 1221D, and the other configuration is the same as that of the interposer 12 shown in the first embodiment.
  • the solder resist film Re12 corresponds to the “contact restricting means” of the present invention, and a perpendicular line extending from the center position in the width direction of the external electrodes 111 and 112 of the multilayer ceramic capacitor 11 to the upper surface electrodes 1211D and 1221D becomes the upper surface electrodes 1211D and 1221D. It is formed in a range of a predetermined width including a position that is orthogonal.
  • the solder resist film Re12 is also formed in a predetermined length range including the position where the perpendicular is orthogonal to the upper surface electrodes 1211D and 1221D in the length direction of the interposer 12D. Accordingly, the vicinity of the center in the width direction of the external electrodes 111 and 112 is not in contact with the upper surface electrodes 1211D and 1221D of the IP electrodes 121D and 122D.
  • FIG. 10 is a three-plane view showing the configuration of an electronic component 10E including the interposer 12E according to this embodiment.
  • the illustration of the multilayer ceramic capacitor 11 is simplified in order to clearly show the structure of the interposer 12E.
  • the interposer 12E of the present embodiment is different from the third embodiment in the formation positions of the notches Cd61 and Cd62, and the other configurations are the same as the interposer 12B shown in the third embodiment. The same.
  • the upper surface electrode 1211E of the IP electrode 121E of the interposer 12E includes partial upper surface electrodes 1211LE and 1211RE that are spaced apart along the width direction of the interposer 12E, that is, the insulating substrate 120E. That is, an electrode separation portion 501 sandwiched between the partial upper surface electrodes 1211LE and 1211RE is formed on the upper surface of the interposer 12E. In the electrode separation portion 501, the upper surface of the insulating substrate 120E of the interposer 12E and the external electrode 111 of the multilayer ceramic capacitor 11 directly face each other.
  • the partial upper surface electrodes 1211LE and 1211RE are connected by connection electrodes formed near one end in the length direction of the insulating substrate 120E and closer to the end than the position where the external electrode 111 of the multilayer ceramic capacitor 11 is placed. Has been.
  • the notch Cd61 is an end surface of the insulating substrate 120E on the side where the IP electrode 121E is formed, and is formed at a substantially central position in the width direction of the insulating substrate 120E.
  • the shape of the notch Cd61 is an arc shape when viewed from the direction orthogonal to the main surface, like the notches Cd11, Cd12, Cd13, and Cd14 shown in the first embodiment.
  • a connection electrode 411E is formed on the wall surface of the notch Cd61, and is connected to the partial upper surface electrodes 1211LE and 1211RE via the electrodes connecting the partial upper surface electrodes 1211LE and 1211RE.
  • the upper surface electrode 1221E of the IP electrode 122E of the interposer 12E includes partial upper surface electrodes 1221LE and 1221RE that are spaced apart along the width direction of the interposer 12E, that is, the insulating substrate 120E.
  • an electrode separation portion 501 sandwiched between the partial upper surface electrodes 1221LE and 1221RE is formed on the upper surface of the interposer 12E.
  • the upper surface of the insulating substrate 120E of the interposer 12E and the external electrode 112 of the multilayer ceramic capacitor 11 directly face each other.
  • the partial upper surface electrodes 1221LE and 1221RE are connected by connection electrodes formed near the other end in the length direction of the insulating substrate 120E and on the end side from the position where the external electrode 112 of the multilayer ceramic capacitor 11 is placed. Has been.
  • the notch Cd62 is an end surface of the insulating substrate 120E on the side where the IP electrode 122E is formed, and is formed at a substantially central position in the width direction of the insulating substrate 120E.
  • the shape of the notch Cd62 is an arc shape when viewed from the direction orthogonal to the main surface.
  • a connection electrode 412E is formed on the wall surface of the notch Cd62, and is connected to the partial upper surface electrodes 1221LE and 1221RE via the electrodes connecting the partial upper surface electrodes 1221LE and 1221RE.
  • the top surface is provided as described in the above embodiments.
  • the solder wetted on the electrodes 121E and 122E adheres to the vicinity of the four ridge lines of the external electrodes 111 and 112, and does not adhere to the vicinity of the center in the width direction.
  • FIG. 11 is a trihedral view showing the configuration of the electronic component 10F including the interposer 12F according to the present embodiment.
  • the multilayer ceramic capacitor 11 is simplified in order to clearly show the structure of the interposer 12F.
  • the interposer 12F is formed by forming upper surface electrodes 1211F and 1221F so as to cover substantially the entire width of the insulating substrate 120F with respect to the interposer 12E shown in the sixth embodiment.
  • the formation parts 131F and 132F are provided, and the other configurations are the same.
  • the electrode non-forming portion 131F is formed in a range of a predetermined width including a position where a perpendicular line extending from the center position in the width direction of the external electrode 111 of the multilayer ceramic capacitor 11 to the upper surface electrode 1211F is orthogonal to the upper surface electrode 1211F.
  • the electrode non-forming portion 131F is formed in a predetermined length range including a position where the perpendicular is orthogonal to the upper surface electrode 1211F in the length direction of the interposer 12F, that is, the length direction of the insulating substrate 120F.
  • an electrode opening pattern is formed near the center in the width direction of the external electrode 111 on the upper surface of the interposer 12F.
  • the vicinity of the center in the width direction of the external electrode 111 is not in contact with the upper surface electrode 1211F of the IP electrode 121F.
  • the electrode non-forming portion 132F is formed in a range of a predetermined width including a position where a perpendicular line extending from the center position in the width direction of the external electrode 112 of the multilayer ceramic capacitor 11 to the upper surface electrode 1221F is orthogonal to the upper surface electrode 1221F.
  • the electrode non-forming portion 132F is formed in a range of a predetermined length including the position where the perpendicular is orthogonal to the upper surface electrode 1221F in the length direction of the interposer 12F, that is, the length direction of the insulating substrate 120F.
  • an electrode opening pattern is formed near the center in the width direction of the external electrode 112 on the upper surface of the interposer 12F. Thereby, the vicinity of the center in the width direction of the external electrode 112 is not in contact with the upper surface electrode 1221F of the IP electrode 122F.
  • FIG. 12 is a three-view diagram illustrating the configuration of an electronic component 10G including the interposer 12G according to the present embodiment.
  • the multilayer ceramic capacitor 11 is simplified to clearly show the structure of the interposer 12G.
  • the interposer 12G of the present embodiment is obtained by forming a solder resist film Re12G at the same position as the electrode non-forming portions 131F and 132F shown in the seventh embodiment, and other configurations are the seventh embodiment. Is the same. In this case, in FIG. 12, the upper surface electrode is illustrated as being formed at the position, but the upper surface electrode may or may not be formed at the position.
  • This solder resist film Re12G corresponds to the “contact regulating means” of the present invention.
  • FIG. 13 is a three-view diagram illustrating the configuration of an electronic component 10H including the interposer 12H according to the present embodiment.
  • the multilayer ceramic capacitor 11 is simplified to clearly show the structure of the interposer 12H.
  • the interposer 12H of this embodiment does not form the electrode non-forming portions 131F and 132F shown in the seventh embodiment, and the upper surface electrodes 1211H and 1221H are formed over substantially the entire width of the insulating substrate 120H.
  • a solder resist film Re12H is formed on the upper surface electrodes 1211H and 1221H.
  • Other configurations are the same as those of the seventh embodiment.
  • the solder resist film Re12H is formed in a range of a predetermined width including a position where a perpendicular extending from the center position in the width direction of the external electrodes 111 and 112 of the multilayer ceramic capacitor 11 to the upper surface electrodes 1211H and 1221H is orthogonal to the upper surface electrodes 1211H and 1221H. ing.
  • the solder resist film Re12H is also formed in a predetermined length range including the positions where the perpendiculars are orthogonal to the upper surface electrodes 1211H and 1221H with respect to the length direction of the interposer 12H. This solder resist film Re12H corresponds to the “contact regulating means” of the present invention.
  • the solder resist film Re12H includes a region where the upper surface electrodes 1211H and 1221H are connected to the connection electrodes 411H and 412H of the notches Cd61 and Cd62, and a region where the upper surface electrodes 1211H and 1221H are in contact with the four ridge lines of the external electrodes 111 and 112.
  • FIG. 14 is a three-view diagram illustrating the configuration of an electronic component 10K including the interposer 12K according to the present embodiment.
  • the multilayer ceramic capacitor 11 is simplified to clearly show the structure of the interposer 12K.
  • the interposer 12K of this embodiment is different from the interposer 12H shown in the ninth embodiment in the shape of the solder resist film Re12K, and the other configurations are the same.
  • the solder resist film Re12K is perpendicular to the upper surface electrodes 1211K and 1221K with respect to the length direction of the interposer 12K.
  • the perpendicular line extends from the center position in the width direction of the outer electrodes 111 and 112 of the multilayer ceramic capacitor 11 to the upper surface electrodes 1211K and 1221K. And a shape that reaches both ends in the length direction.
  • This solder resist film Re12K corresponds to the “regulator” of the present invention.
  • solder resist film Re12K is formed in such a shape as to cover the opening ends on the upper surface electrodes 1211K and 1221K side of the notches Cd61 and Cd62 including the connection electrodes 411K and 412K.
  • the solder resist film Re12K can The wetting up to the upper surface side of the interposer 12K can be blocked. Thereby, it is possible to prevent the solder for mounting on the circuit board from unnecessarily adhering to the upper surface side of the interposer 12K, that is, the external electrodes 111 and 112 of the multilayer ceramic capacitor 11. As a result, the generation of vibration noise can be suppressed as in the above-described embodiments.
  • FIG. 15 is a three-view diagram illustrating the configuration of an electronic component 10L including the interposer 12L according to the present embodiment.
  • the multilayer ceramic capacitor 11 is simplified in order to clearly show the structure of the interposer 12L.
  • the interposer 12L of the present embodiment is different from the interposer 12K shown in the tenth embodiment in the shape of the solder resist film Re12L, and the other configurations are the same.
  • the solder resist film Re12L is formed so as to cover the upper surface electrodes 1211L and 1221L side of the notches Cd61 and Cd62 including the connection electrodes 411L and 412L of the interposer 12L.
  • the solder resist film Re12L of the present embodiment has the end portion on the center side in the length direction up to a position where the external electrodes 111 and 112 of the multilayer ceramic capacitor 11 are in contact with (mounted on) the upper surface electrodes 1211L and 1221L. It is formed in a shape that does not reach. In other words, the solder resist film Re12L is formed in a shape as small as possible while minimizing covering the notches Cd61 and Cd62. This solder resist film Re12L corresponds to the “regulator” of the present invention.
  • the interposer 12L of the present embodiment also has solder for mounting on the circuit board. It is possible to prevent unnecessary attachment to the upper surface side of the interposer 12L, that is, the external electrodes 111 and 112 of the multilayer ceramic capacitor 11. As a result, the generation of vibration noise can be suppressed as in the above-described embodiments.
  • the solder resist film Re12L has a shape that does not extend to the region where the multilayer ceramic capacitor 11 is mounted. Therefore, when the multilayer ceramic capacitor 11 is mounted on the upper surface electrodes 1211L and 1221L, The solder resist film Re12L is not interposed between the bottom surfaces of the external electrodes 111 and 112 of the multilayer ceramic capacitor 11 and the top surface electrodes 1211L and 1221L. As a result, the bottom surfaces of the external electrodes 111 and 112 of the multilayer ceramic capacitor 11 and the top surface electrodes 1211L and 1221L are reliably in contact with each other without being separated. Therefore, the bonding strength between the bottom surfaces of the external electrodes 111 and 112 of the multilayer ceramic capacitor 11 and the top surface electrodes 1211L and 1221L is improved.
  • solder resist film shown in the tenth embodiment and the eleventh embodiment is formed only in the center region in the width direction of the interposer, it may be formed over the entire region in the width direction.
  • the interposers shown in the tenth embodiment and the eleventh embodiment have a notch formed at the center in the width direction. Even if the portion is provided, the solder resist film can be formed so as to cover the notch. As a result, as in the tenth and eleventh embodiments, unnecessary adhesion of solder to the external electrodes can be prevented.
  • the solder resist film is used as an example.
  • the metal film is formed so as to cover the notch from the upper surface electrode side. Any plate-like member can be used as long as it prevents the solder from getting wet.
  • each of the above-described embodiments may be used independently, but the configuration of a plurality of embodiments may be used in combination. Furthermore, if the shape can be inferred based on the configuration of these embodiments, the same effects as those of the above-described embodiments can be obtained.
  • an electrode non-forming portion or a resist film on the insulating substrate, it is possible to suppress the solder from attaching to the center of the end surface of the external electrodes 111 and 112 of the multilayer ceramic capacitor 11.
  • Such an electrode non-formation portion or a resist film can be formed on the external electrodes 111 and 112.
  • FIG. 16 is a three-sided view illustrating a state in which the electronic component 10J according to another embodiment is mounted on the circuit board 200.
  • the electronic component 10J shown in FIG. 16 is different from the electronic component 10 shown in the first embodiment in the external electrodes of the multilayer ceramic capacitor 11J, and the other configurations are the same.
  • the external electrodes 111J and 112J of the multilayer ceramic capacitor 11J of the electronic component 10J have a predetermined area at the end surface in the longitudinal direction of the component body 110, that is, at the center of the formation surface of the external electrodes 111J and 112J.
  • the electrode non-forming part 140 is provided. By adopting such a configuration, it is possible to more reliably prevent solder from attaching to the center of the end surface where the external electrodes 111J and 112J of the component main body 110 are formed.
  • the electrode non-forming portion 140 corresponds to the “joining restriction unit” of the present invention.
  • FIG. 16 shows an example in which the electrode non-forming portion 140 is provided, but a resist film may be formed in the region regardless of the presence or absence of the electrode. Furthermore, the structure which forms an external electrode only in a bottom face may be sufficient. Such a configuration similar to FIG. 16 can be combined with the configuration of any of the above-described embodiments.
  • the substantially rectangular shape shown in the present invention is not limited to a rectangular shape, but a square, a polygon obtained by cutting off the corners (corners) of these rectangles and squares, and the corners (corners) of the rectangles and squares are curved. Also includes shapes molded into

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Abstract

インターポーザー（１２）の絶縁性基板（１２０）における積層セラミックコンデンサ（１１）を実装する一方主面には、上面電極（１２１１，１２２１）が形成されている。絶縁性基板（１２０）は、主面に直交する方向から見て、実装される積層セラミックコンデンサ（１１）と略同じ形状で形成されており、長さ方向が略一致するように積層セラミックコンデンサ（１１）が実装されている。絶縁性基板（１２０）には、主面に直交する方向から見た四つの角に、接続電極（４０１－４０４）を備える切り欠き部（Ｃｄ１１，Ｃｄ１２，Ｃｄ１３，Ｃｄ１４）が形成されている。これら接続電極（４０１－４０４）で、一方主面の上面電極（１２１１，１２２１）が、回路基板（２０）に接続する他方主面に形成された下面電極（１２１２，１２２２）にそれぞれ接続されている。

Description

電子部品
　本発明は、積層セラミックコンデンサ等のチップ部品を回路基板に実装する際に用いる、一般にインターポーザーを備えた電子部品に関する。
　現在、チップ部品、特に小型の積層セラミックコンデンサは、携帯電話等の移動体端末に多く利用されている。積層セラミックコンデンサは、コンデンサとして機能する矩形状の部品本体と、該部品本体の対向する両端に形成された外部電極とから構成される。
　従来、一般的には、特許文献１に示すように、積層セラミックコンデンサは、移動体端末の回路基板の実装用ランドに外部電極を直接載置し、実装用ランドと外部電極とをはんだ等の接合剤で接合することで、回路基板に電気的物理的に接続されていた。
　ところが、積層セラミックコンデンサは、当該積層セラミックコンデンサを含む電子回路内で生じる電圧変化によって、機械的な歪みが生じることがある。当該歪みが発生すると、歪みは回路基板に伝達されて、回路基板が振動する。回路基板が振動すると、人の耳に聞こえる振動音が生じることがある。
　これを解決する構成として、例えば、特許文献２，３には、実装用ランドに直接積層セラミックコンデンサを実装しないことが記載されている。特許文献２，３では、絶縁性基板からなるインターポーザーを用いている。インターポーザーを用いる場合、積層セラミックコンデンサをインターポーザーの上面電極に接合し、当該インターポーザーの下面電極を回路基板の実装用電極に接合している。上面電極と下面電極とは、インターポーザーを貫通するビアホールにより導通されている。
特開平８－５５７５２号公報 特開平７－１１１３８０号公報 特開２００４－１３４４３０号公報
　しかしながら、上述の特許文献２の構成では、支持基板の上に部品基板を重ね合わせ、接合材で接合した後、半田レジストを部品基板の側面にだけ形成して、回路基板への実装時のはんだが部品基板にまでぬれ上がるのを防止している。つまり、実装時のはんだは支持基板の側面にはぬれ上がるが、部品基板の外部電極には付着しないので、部品基板が強く拘束されない。その結果、部品基板が振動しても、その振動が支持基板を介して回路基板などに伝播するのを抑制できる。しかし、この構造では、支持基板に部品基板を接合材で接合した後で、部品基板の側面にのみ半田レジストを形成しなければならず、製造コストがかかるおそれがあった。
　また、特許文献３の構成では、インターポーザーにおける下面電極の配列方向と、上面電極の配列方向が交差する、すなわち積層セラミックコンデンサの外部電極の配列方向とインターポーザーの回路基板への実装電極の配列方向とが交差するという、特殊な構造を用いている。したがって、インターポーザーが大型化するとともに、インターポーザーの電極形状が複雑になり、さらに高コスト化してしまう可能性があった。
　したがって、本発明の目的は、構造設計や実装が容易で、従来の一般的な実装構造と同等の実装強度および電気特性を有し、振動音の発生をより効果的に抑制できる電子部品を実現することにある。
　この発明は、平板状の絶縁性基板、該絶縁性基板の一方主面に形成された第１上面電極、第２上面電極、絶縁性基板の他方主面に形成された第１下面電極、第２下面電極を備える基板と、本体の長さ方向の両端にそれぞれ対向して第１外部電極と第２外部電極とが形成され、第１外部電極が第１上面電極に実装され、第２外部電極が第２上面電極に実装されるチップ部品と、を備える電子部品に関する。この電子部品では、基板は、一方主面と他方主面に直交する端面に形成され、第１上面電極と第１下面電極を接続し、第２上面電極と第２上面電極とを接続する複数の接続電極を備える。チップ部品の本体の長さ方向と直交する幅方向の略中央において、第１上面電極と第１下面電極とが離間し、第２上面電極と第２下面電極とが離間している。
　この構成では、チップ部品と基板とからなる電子部品を回路基板に接合する際には、はんだ等の接合部材（以下、代表してはんだを例に説明する。）を用いる。
　このようなはんだによる接合では、少なくとも回路基板に形成された実装用のランドから基板の接続電極にかけてはんだフィレットが形成されるように、はんだ接合を行う。このようにフィレットを形成することで、電子部品の実装時の浮きを防止したり、接合強度を確保できたり、確実にはんだ接合していることを目視確認することができるため、非常に有効である。この際、供給されたはんだ量によっては、はんだが電子部品に多くぬれ上がることがある。はんだが絶縁性基板を介してチップ部品の端面中央部にまで濡れ広がると、チップ部品の両端部を強く拘束してしまい、チップ部品の振動が絶縁性基板を介して回路基板に伝わりやすく、振動音を生じる可能性がある。しかしながら、本願発明の構成を用いれば、はんだが電子部品からぬれ上がり、チップ部品の第１、第２外部電極に到達しても、チップ部品の底面側の角部に最も付着し、例えば、当該角部から主面に直交する方向に延びる稜線部へはんだが広がり、はんだが外部電極の中心付近に付着することが規制される。これにより、上述の振動音の発生を抑制できる。
　さらに、電子部品がチップ部品に平板状の絶縁性基板を追加するだけの構造であるため、低背化が可能であり、従来と同様の接合強度も得られる。また、特殊な構造を必要としないので、容易な部品変更や設計変更が可能である。
　また、この発明の電子部品は次の構成であることが好ましい。絶縁性基板には、チップ部品の第１外部電極に対応する位置に、それぞれ第１上面電極および第１下面電極が設けられ、チップ部品の第２外部電極に対応する位置に、それぞれ第２上面電極および第２下面電極が設けられている。複数の接続電極は、絶縁性基板の四隅に形成されている。
　この構成では、チップ部品の両端に形成された第１、第２外部電極の配列方向と、電子部品の第１、第２上面電極および第１、第２下面電極の配列方向とが略同じであり、絶縁性基板の四隅に接続電極が形成されているので、当該接続電極は第１、第２外部電極の稜線部に最も近くなる。これにより、第１、第２上面電極にぬれ上がったはんだは、稜線部付近に付着する。
　また、この発明の電子部品では、絶縁性基板の四隅に切り欠き部が形成されており、該切り欠き部の内壁面に接続電極が形成されていることが好ましい。
　この構成では、接続電極と第１、第２外部電極の稜線部の第１、第２上面電極側端部との距離が、より近くなる。
　また、この発明の電子部品では、絶縁性基板にチップ部品を搭載した際に、一方主面および他方主面に直交する方向から見て、切り欠き部の少なくとも一部はチップ部品の外形で構成される領域内に存在することが好ましい。
　この構成では、切り欠き部の少なくとも一部がチップ部品の外形形状の領域内に配置されるので、切り欠き部に形成された接続電極をはんだがぬれ上がっても、そのはんだがチップ部品の外部電極の稜線部付近で止まり、絶縁性基板の上面電極全体、ひいてはチップ部品の長さ方向両端面全体に濡れ広がるのを抑制できる。また、接続電極とチップ部品の外部電極の稜線部とがほぼ同じ位置にあるので、直接チップ部品を回路基板に実装する際に利用する回路基板上のランドを、そのまま利用することができる。
　また、この発明の電子部品では、切り欠き部は、一方主面および他方主面に直交する方向から見た状態で、絶縁性基板の中心側に膨らむ円弧形状で形成されていることが好ましい。
　この構成では、基板の外形すなわち第１、第２上面電極の配列方向である長さ方向、および長さ方向に直交する幅方向に対して切り欠く長さに対して、絶縁性基板の中心側へ凹む距離を、より長くすることができる。これにより、接続電極と第１、第２外部電極の稜線部の第１、第２上面電極側端部との距離が、さらに近くなる。
　また、この発明の電子部品では、絶縁性基板は、チップ部品を搭載した際、一方主面および他方主面に直交する方向から見た状態で、チップ部品の外形よりも小さい外形形状で形成されていてもよい。
　この構成では、絶縁性基板がチップ部品の外形の内側に入り込むことで、接続電極をぬれ上がったはんだが、チップ部品の第１、第２外部電極の稜線部の底面側によってせき止められるので、さらに第１、第２外部電極の中心付近へのはんだの付着を抑制できる。また、絶縁性基板の主面に直交する方向から見て、第１、第２外部電極の稜線部の位置が、電子部品と回路基板との接合位置になるため、チップ部品単体を直接回路基板へ実装する実装用ランドと略同じ形状の実装用ランドで、電子部品を実装できる。これにより、平面的に大型化することなく、電子部品を実装できる。
　また、この発明の電子部品では、絶縁性基板は、チップ部品の第１外部電極および第２外部電極が形成される端部の中心から基板に下ろした垂線が該基板と交差する位置を含む所定範囲において、第１外部電極および第２外部電極に対して直接対面していてもよい。
　この構成では、チップ部品の第１外部電極および第２外部電極が形成される端部の中心から基板に下ろした垂線が該基板と交差する位置を含む所定範囲において、第１外部電極および第２外部電極に対して絶縁性基板が直接対面していることにより、ぬれ上がったはんだが第１、第２外部電極の端面の中心に到達することを阻止できる。すなわち、絶縁性基板の上記所定範囲に電極非形成部が形成されていることで、ぬれ上がったはんだが第１、第２外部電極の端面の中心に到達することを阻止できる。
　また、この発明の電子部品では、第１上面電極および第２上面電極のチップ部品を搭載する面には、チップ部品の第１外部電極および第２外部電極が形成される端部の中心から第１上面電極および第２上面電極に下ろした垂線が基板と交差する位置を含む所定範囲にレジスト膜が設けられていてもよい。
　この構成では、レジスト膜により、ぬれ上がったはんだが第１、第２外部電極の端面の中心に到達することを阻止できる。
　また、この発明は、平板状の絶縁性基板、該絶縁性基板の一方主面に形成された第１上面電極、第２上面電極、絶縁性基板の他方主面に形成された第１下面電極、第２下面電極を備える基板と、本体の長さ方向の両端にそれぞれ対向して第１外部電極と第２外部電極とが形成され、第１外部電極が第１上面電極に実装され、第２外部電極が第２上面電極に実装されるチップ部品と、を備える電子部品に関するものであり、次の構成であってもよい。この電子部品では、基板は、一方主面と他方主面に直交する端面に形成され、第１上面電極と第１下面電極を接続し、第２上面電極と第２上面電極とを接続する複数の接続電極を備える。第１上面電極および第２上面電極には、第１外部電極および第２外部電極の端面の中心から第１上面電極および第２上面電極に下ろした垂線が基板と交差する位置を含む所定範囲が第１上面電極および第２上面電極に対して非接触となる接触規制手段が形成されている。
　この構成では、電子部品をはんだで回路基板に実装する際に、はんだが電子部品からぬれ上がり、チップ部品の第１、第２外部電極に到達しても、接触規制手段により、はんだが第１、第２外部電極の中心付近に付着することを阻止できる。これにより、上述の振動音の発生を抑制できる。
　また、この発明の電子部品では、次の構成であることが好ましい。絶縁性基板には、チップ部品の第１外部電極に対応する位置に、それぞれ第１上面電極および第１下面電極が設けられ、チップ部品の第２外部電極に対応する位置に、それぞれ第２上面電極および第２下面電極が設けられる。接触規制手段は、第１上面電極および第２上面電極に設けられた開口領域である。
　この構成では、第１、第２外部電極の中心から第１、第２上面電極にそれぞれ下ろした垂線の位置（中心直下位置）には電極が形成されない。これにより、当該中心直下位置へのはんだの付着を阻止できる。
　また、この発明の電子部品では、次の構成であることが好ましい。絶縁性基板には、チップ部品の第１外部電極に対応する位置に、それぞれ第１上面電極および第１下面電極が設けられ、チップ部品の第２外部電極に対応する位置に、それぞれ第２上面電極および第２下面電極が設けられている。接触規制手段は、第１上面電極および第２上面電極に形成されたレジスト膜である。
　この構成では、第１、第２外部電極の中心直下位置では、第１、第２外部電極と第１、第２上面電極との間にレジスト膜が配設されている。これにより、当該中心直下位置へのはんだの付着を阻止できる。
　また、この発明の電子部品では、接続電極は、チップ部品の本体の長さ方向と直交する幅方向の略中央に形成されていてもよい。
　また、この発明の電子部品では、接続電極は、絶縁性基板の端面部に形成された切り欠き部の内壁面に形成されていることが好ましい。
　また、この発明の電子部品では、切り欠き部は、一方主面および他方主面に直交する方向から見た状態で、絶縁性基板の中心側に膨らむ円弧形状で形成されていることが好ましい。
　この構成では、絶縁性基板の外形すなわち第１、第２上面電極の配列方向である長さ方向、および長さ方向に直交する幅方向に対して切り欠く長さに対して、絶縁性基板の中心側へ凹む距離を、より長くすることができる。
　また、この発明は、平板状の絶縁性基板、該絶縁性基板の一方主面に形成された第１上面電極、第２上面電極、絶縁性基板の他方主面に形成された第１下面電極、第２下面電極を備える基板と、本体の長さ方向の両端にそれぞれ対向して第１外部電極と第２外部電極とが形成され、第１外部電極が第１上面電極に実装され、第２外部電極が第２上面電極に実装されるチップ部品と、を備える電子部品に関するものであり、次の構成であってもよい。この電子部品では、接続電極は、絶縁性基板の端面から凹む形状で形成された切り欠き部を形成する内壁面に形成されている。切り欠き部の第１上面電極側および第２上面電極側には、絶縁性基板を平面視して切り欠き部を覆う規制部が形成されている。
　この構成では、規制部により、回路基板から絶縁性基板の接続電極を沿って濡れ上がる接合部材が、規制部により堰き止められ、第１、第２上面電極に達しない。これにより、チップ部品の第１、第２外部電極への接合部材の不要な付着を防止できる。
　また、この発明の電子部品では、チップ部品の第１外部電極および第２外部電極が形成される端面の中心を含む所定範囲に接合規制手段が形成されていてもよい。
　この構成では、チップ部品に対しても、はんだがチップ部品の端面中央に付着することを抑制する構造を設けている。これにより、上述の絶縁性基板に対する構造的特徴とともに、チップ部品の端面中央にはんだが付着することを、より確実に抑制できる。
　また、この発明の電子部品では、接合規制手段は端面の全面に亘っていてもよい。
　この構成では、例えば第１、第２外部電極がチップ部品の底面（絶縁性基板へ接合される側の面）にしか形成されていない。これにより、チップ部品の端面中央にはんだが付着することを、さらに確実に抑制できる。
　また、この発明の電子部品では、チップ部品が積層セラミックコンデンサである、ことが好ましい。
　この発明に示す電子部品を用いて積層セラミックコンデンサ等のチップ部品を回路基板へ実装すれば、振動音の発生を抑制できる。さらに、構造が簡素で小型化が可能であり、回路基板への実装構造も容易になる。また、従来の一般的な実装構造と同等の実装強度および電気特性を確保することもできる。
第１の実施形態に係るインターポーザー１２を含む電子部品１０の構成を示す三面図およびインターポーザー１２と積層セラミックコンデンサ１１との形状の関係を示す図である。 第１の実施形態に係るインターポーザー１２の三面図である。 第１の実施形態の係る電子部品１０を回路基板２０に実装した状態での三面図である。 第１の実施形態の構成および従来の構成による音圧レベル－周波数特性を示す図である。 第２の実施形態に係るインターポーザー１２Ａを含む電子部品１０Ａの構成を示す三面図およびインターポーザー１２Ａと積層セラミックコンデンサ１１との形状の関係を示す図である。 第２の実施形態の係る電子部品１０Ａを回路基板２０に実装した状態での三面図である。 第３の実施形態の係るインターポーザー１２Ｂを含む電子部品１０Ｂの構成を示す三面図およびインターポーザー１２Ｂと積層セラミックコンデンサ１１との形状の関係を示す図である。 第４の実施形態の係るインターポーザー１２Ｃを含む電子部品１０Ｃの構成を示す三面図である。 第５の実施形態の係るインターポーザー１２Ｄを含む電子部品１０Ｄの構成を示す三面図である。 第６の実施形態の係るインターポーザー１２Ｅを含む電子部品１０Ｅの構成を示す三面図である。 第７の実施形態の係るインターポーザー１２Ｆを含む電子部品１０Ｆの構成を示す三面図である。 第８の実施形態の係るインターポーザー１２Ｇを含む電子部品１０Ｇの構成を示す三面図である。 第９の実施形態の係るインターポーザー１２Ｈを含む電子部品１０Ｈの構成を示す三面図である。 第１０の実施形態の係るインターポーザー１２Ｋを含む電子部品１０Ｋの構成を示す三面図である。 第１１の実施形態の係るインターポーザー１２Ｌを含む電子部品１０Ｌの構成を示す三面図である。 その他の実施形態に係る電子部品１０Ｊを回路基板２００に実装した状態を示す三面図である。
　本発明の第１の実施形態に係るインターポーザーを含む電子部品について、図を参照して説明する。図１は本実施形態に係るインターポーザー１２を含む電子部品１０の構成を示す三面図およびインターポーザー１２と積層セラミックコンデンサ１１との形状の関係を示す図である。図２は本実施形態に係るインターポーザー１２の三面図である。図３は本実施形態に係る電子部品１０を回路基板２００に実装した状態を示す三面図である。図１、図２、図３に示す三面図は、各図（Ａ）が平面図、各図（Ｂ）が長さ方向側面図、および各図（Ｃ）が幅方向側面図で記載されている。ここで、平面図は、インターポーザー１２もしくは電子部品１０を上面側から見た図である。長さ方向側面図は、インターポーザー１２もしくは電子部品１０を、インターポーザー１２の中間接続用電極（以下、「ＩＰ電極」と称する）１２１，１２２の配列する方向に直交し、インターポーザー１２の主面（積層セラミックコンデンサ１１の実装面）に平行な方向から見た図である。また、幅方向側面図は、インターポーザー１２もしくは電子部品１０を、インターポーザー１２のＩＰ電極１２１，１２２の配列する方向に平行で、インターポーザー１２の主面（積層セラミックコンデンサ１１の実装面）に平行な方向から見た図である。各図では、ハッチングを行っているが、これらは、各部位を識別しやすくするものであり、断面図を示すものではない。なお、以下の各図でも同様に記載しており、断面図である場合には、その都度、断面図であることを示す。
　積層セラミックコンデンサ１１は、本発明の「チップ部品」に相当し、部品本体１１０を備える。部品本体１１０は、誘電体層と内層電極層とを所定数積層して焼成することで、形成される。積層セラミックコンデンサ１１は、部品本体１１０の長さ方向（図１（Ａ）に示す図面の横方向）の一方端に外部電極１１１（本発明の「第１外部電極」に相当する。）が形成されており、対向する他方端に外部電極１１２（本発明の「第２外部電極」に相当する。）が形成されている。当該外部電極１１１，１１２は所定の導電性ペーストを焼成することで形成され、表面に錫メッキが施されている。以下、この外部電極１１１，１１２の配列する方向を積層セラミックコンデンサ１１の長さ方向とし、当該長さ方向に直交し、さらに積層セラミックコンデンサ１１が実装される実装面に平行な方向を積層セラミックコンデンサ１１の幅方向として、説明する。
　外部電極１１１，１１２は、部品本体１１０の長さ方向の両端面のみでなく、当該長さ方向の両端面から幅方向の両端面および天面および底面にかけて広がるように形成されている。
　このように形成される積層セラミックコンデンサ１１は、例えば、長さ×幅が、３．２ｍｍ×１．６ｍｍ、２．０ｍｍ×１．２５ｍｍ、１．６ｍｍ×０．８ｍｍ、１．０ｍｍ×０．５ｍｍ、０．６ｍｍ×０．３ｍｍ等の寸法で形成されている。
　インターポーザー１２は、本発明の「基板」に相当し、図２に示すように、絶縁性基板１２０を備える。絶縁性基板１２０は、例えば０．５ｍｍ程度～１．０ｍｍ程度の厚みを有し、絶縁性樹脂から構成されている。絶縁性基板１２０は、主面に直交する方向から見て、積層セラミックコンデンサ１１と相似な略矩形状に形成されている。絶縁性基板１２０は、主面に直交する方向から見た状態で、四つの角部が主面の中央側に凹む形状で形成された切り欠き部Ｃｄ１１，Ｃｄ１２，Ｃｄ１３，Ｃｄ１４を有する。この際、切り欠き部Ｃｄ１１，Ｃｄ１２，Ｃｄ１３，Ｃｄ１４は、主面に直交する方向から見た状態で、矩形状の絶縁性基板１２０の各角を中心として、所定の半径Ｒで切り欠く形状で形成されている。このような切り欠き部Ｃｄ１１，Ｃｄ１２，Ｃｄ１３，Ｃｄ１４は、複数の絶縁性基板１２０を配列したベース基板から個別の絶縁性基板１２０を分割する際に、隣接する四つの絶縁性基板１２０の接する点に円筒形のスルーホールを形成しておき、当該スルーホール形成部を通るように切断して分割することで容易に形成できる。
　絶縁性基板１２０は、平面視した長さおよび幅が、実装する積層セラミックコンデンサ１１の長さおよび幅に対してわずかに大きくなるように、形成されている。すなわち、図１（Ｄ）に示すように、積層セラミックコンデンサ１１の長さをＬｃｉとし、絶縁性基板１２０（インターポーザー１２）の長さをＬｉとした場合に、Ｌｉ≒Ｌｃｉ且つＬｉ＞Ｌｃｉとする。同様に、積層セラミックコンデンサ１１の幅をＷｃｉとし、絶縁性基板１２０（インターポーザー１２）の幅をＷｉとした場合に、Ｗｉ≒Ｗｃｉ且つＷｉ＞Ｗｃｉとする。
　この際、切り欠き部Ｃｄ１１，Ｃｄ１２，Ｃｄ１３，Ｃｄ１４を規定する曲面の中央部が、実装された積層セラミックコンデンサ１１の外形範囲内に入るように、形成されている。
　絶縁性基板１２０の積層セラミックコンデンサ１１が実装される側となる一方主面には、上面電極１２１１、１２２１が形成されている。上面電極１２１１、１２２１は互いに離間して形成されている。上面電極１２１１が本発明の「第１上面電極」に相当し、上面電極１２２１が本発明の「第２上面電極」に相当する。
　上面電極１２１１は、一方主面の長さ方向の一方端の領域に形成されている。この際、上面電極１２１１は、インターポーザー１２（絶縁性基板１２０）の一方主面上に、互いの長さ方向が略一致するように積層セラミックコンデンサ１１を実装した際に、積層セラミックコンデンサ１１の外部電極１１１の底面が接する領域を含むように、長さ方向に対する電極の形成寸法が設定されている。また、上面電極１２１１は、幅方向には全幅に亘り形成されている。
　上面電極１２２１は、一方主面の長さ方向の他方端の領域に形成されている。この際、上面電極１２２１は、インターポーザー１２（絶縁性基板１２０）の一方主面上に、互いの長さ方向が略一致するように積層セラミックコンデンサ１１を実装した際に、積層セラミックコンデンサ１１の外部電極１１２の底面が接する領域を含むように、長さ方向に対する電極の形成寸法が設定されている。また、上面電極１２２１は、幅方向には全幅に亘り形成されている。
　絶縁性基板１２０の積層セラミックコンデンサ１１が実装される側と反対側になる他方主面には、下面電極１２１２、１２２２が形成されている。下面電極１２１２、１２２２は互いに離間して形成されている。下面電極１２１２が本発明の「第１下面電極」に相当し、下面電極１２２２が本発明の「第２下面電極」に相当する。
　下面電極１２１２は、絶縁性基板１２０の他方主面の長さ方向の一方端の領域に、上面電極１２１１と略対向する形状に形成されている。下面電極１２２２は、絶縁性基板１２０の他方主面の長さ方向の他方端の領域に、上面電極１２２１と略対向する形状で形成されている。この際、下面電極１２１２，１２２２は、実装される積層セラミックコンデンサ１１の外部電極１１１，１１２と、主面に直交する方向から見て、重なる位置に電極が存在するように形成されていると、より好ましい。
　絶縁性基板１２０の長さ方向の一方端に形成された上面電極１２１１と下面電極１２１２は、切り欠き部Ｃｄ１１，Ｃｄ１２の壁面に形成された接続電極４０１，４０２によりそれぞれ接続されている。これら上面電極１２１１、下面電極１２１２および切り欠き部Ｃｄ１１の接続電極４０１、切り欠き部Ｃｄ１２の接続電極４０２により、上述のＩＰ電極１２１が形成される。
　絶縁性基板１２０の長さ方向の他方端に形成された上面電極１２２１と下面電極１２２２は、切り欠き部Ｃｄ１３，Ｃｄ１４の壁面に形成された接続電極４０３，４０３によりそれぞれ接続されている。これら上面電極１２２１、下面電極１２２２および切り欠き部Ｃｄ１３の接続電極４０３、切り欠き部Ｃｄ１４の接続電極４０４により、上述のＩＰ電極１２２が形成される。
　このようなインターポーザー１２に、積層セラミックコンデンサ１１が実装される場合、インターポーザー１２のＩＰ電極１２１の上面電極１２１１と、積層セラミックコンデンサ１１の外部電極１１１とを、外部電極１１１の錫メッキの再溶融により、電気的、機械的に接続する。また、インターポーザー１２のＩＰ電極１２２の上面電極１２２１と、積層セラミックコンデンサ１１の外部電極１１２とを、外部電極１１２の錫メッキの再溶融により、電気的、機械的に接続する。なお、ＩＰ電極１２１，１２２に、予め錫メッキを行っていれば、このＩＰ電極１２１，１２２の錫メッキも含めて接続される。このように錫メッキを用いることで、必要最小限の量で接合でき、チップ部品の外部電極の中心付近をできるだけ拘束しないようにすることができる。これにより、電子部品１０が形成される。なお、積層セラミックコンデンサ１１とインターポーザー１２との接合は、外部電極１１１，１１２の錫メッキやインターポーザー１２の錫メッキを用いず、略同量のはんだによって行ってもよい。
　電子部品１０は、図３に示すように、回路基板２０に実装される。この際、回路基板２０の実装用ランド２０１にインターポーザー１２のＩＰ電極１２１の下面電極１２１２が接続し、実装用ランド２０２にインターポーザー１２のＩＰ電極１２２の下面電極１２２２が接続するように、実装される。インターポーザー１２のＩＰ電極１２１，１２２と回路基板２０の実装用ランド２０１，２０２との接続には、はんだ３００を用いる。
　このようなはんだ３００による接合では、少なくとも回路基板２０の実装用ランド２０１，２０１からインターポーザー１２の接続電極４０１－４０４にかけてはんだフィレットが形成されるように、はんだ接合を行う。このようにフィレットを形成することで、電子部品１０の実装時の浮きを防止したり、接合強度を確保できたり、確実にはんだ接合していることを目視確認することができるため、非常に有効である。
　なお、ぬれ性を有し導電性を有する接合剤であれば、はんだ３００以外の材料を用いてもよい。
　このようなはんだ３００による接合を行うと、供給されるはんだ量が多かった場合、ＩＰ電極１２１，１２２の接続電極４０１－４０４ではんだフィレットを形成する以上に、接続電極４０１－４０４を介してインターポーザー１２の上面側まではんだ３００が上がってくることがある。
　しかしながら、本実施形態の構成では、インターポーザー１２の四つの角にのみ接続電極４０１－４０４を形成し、当該接続電極４０１－４０４が形成される切り欠き部Ｃｄ１１，Ｃｄ１２，Ｃｄ１３，Ｃｄ１４が、主面に直交する方向から見た積層セラミックコンデンサ１１の四つ角、すなわち外部電極１１１，１１２における主面に直交する方向に延びる四稜線の位置と一致する。この構成により、はんだ３００は、図３に示すように、当該四つの角部付近の切り欠き部Ｃｄ１１，Ｃｄ１２，Ｃｄ１３，Ｃｄ１４に対応する外部電極１１１，１１２の四稜線の各下端から四稜線に沿うように付着する。これにより、外部電極１１１，１１２の端面の中央付近にははんだ３００が付着せず、上述のような積層セラミックコンデンサ１１の歪みによる振動音の発生を効果的に抑制することができる。
　図４は、本実施形態の構成および従来の構成による音圧レベル－周波数特性を示す図である。図４における従来の構成とは、インターポーザーを用いず積層セラミックコンデンサを回路基板へ直接実装する構成（態様Ｔ０）と、インターポーザーを用いながら外部電極の端面中心を主として端面全体ではんだ接合した構成（態様Ｉ０）である。図４に示すように、本実施形態の構成を用いることで、従来の態様Ｔ０と比較して、振動音の音圧レベルを広い周波数帯域で大幅に抑制することができる。同様に、従来の態様Ｉ０と比較しても効果的に振動音の音圧レベルを抑制することができる。
　さらに、本実施形態のように板厚の薄い絶縁性基板１２０からなるインターポーザー１２を用いることで、電子部品１０の高さが大きくなることを抑制でき、低背化が可能になる。また、積層セラミックコンデンサ１１、インターポーザー１２を回路基板２０に対して主面が一致するように積層して実装する構造であるので、高い接合強度を実現できる。これにより、積層セラミックコンデンサ１１を回路基板２０に直接実装する場合と略同等の接合強度を得られる。
　さらに、上述の実施形態では、実装用ランド２０１，２０２は、積層セラミックコンデンサ１１を直接実装する場合と同じ仕様で、形状および間隔が設定されている。
　上述のように、本実施形態の電子部品１０は、主面に直交する方向から見て、インターポーザー１２のＩＰ電極１２１，１２２の位置と積層セラミックコンデンサ１１の外部電極１１１，１１２の位置とが重なり、積層セラミックコンデンサ１１の外部電極１１１，１１２の四稜線と略同じ位置に接続電極４０１－４０４が存在するので、積層セラミックコンデンサ１１を直接実装する場合と同じ仕様の実装用ランド２０１，２０２で、そのまま電子部品１０を実装することができる。すなわち、回路基板２０の実装ランド２０１，２０２の設計変更を必要としない。さらに、回路基板２０に積層セラミックコンデンサ１１単体を実装する場合とほぼ同じ専有面積で、電子部品１０を実装することができる。これにより、インターポーザー１２を用いても平面的に殆ど大型化することなく、積層セラミックコンデンサ１１を回路基板２０へ接続できる。
　次に、第２の実施形態に係る電子部品について、図を参照して説明する。図５（Ａ）～図５（Ｃ）は本実施形態に係るインターポーザー１２Ａを含む電子部品１０Ａの構成を示す三面図である。図５（Ｄ）はインターポーザー１２Ａと積層セラミックコンデンサ１１との形状の関係を示す図である。図６は本実施形態の係る電子部品１０Ａを回路基板２０に実装した状態での三面図である。
　本実施形態のインターポーザー１２Ａは、基本的構成は第１の実施形態に示したインターポーザー１２と同じであるが、長さおよび幅が異なる。
　図５（Ｄ）に示すように、インターポーザー１２Ａすなわち絶縁性基板１２０Ａの長さＬｉＡは、積層セラミックコンデンサ１１の長さＬｃｉに対してわずかに短い。すなわち、ＬｉＡ≒Ｌｃｉ且つＬｉＡ＜Ｌｃｉとなる。インターポーザー１２Ａすなわち絶縁性基板１２０Ａの幅は、積層セラミックコンデンサ１１の幅と略同じで且つ短い。すなわち、ＷｉＡ≒Ｗｃｉ且つＷｉＡ＜Ｗｃｉとなる。
　このような構成で、第１の実施形態と同様の回路基板２０へのはんだ接合を行うと、供給されるはんだ量が多かった場合、はんだ３００が、図６に示すように、切り欠き部Ｃｄ１１Ａ，Ｃｄ１２Ａ，Ｃｄ１３Ａ，Ｃｄ１４Ａ（接続電極４０１Ａ，４０２Ａ，４０３Ａ，４０４Ａ）に対応する外部電極１１１，１１２の四稜線の各下端から四稜線に沿うように付着する。これにより、外部電極１１１，１１２の端面の中央付近にははんだ３００が付着せず、上述のような積層セラミックコンデンサ１１の歪みによる振動音の発生を効果的に抑制することができる。
　さらに、本実施形態の構成では、回路基板２０に積層セラミックコンデンサ１１単体を実装する場合と同じ実装用ランドを利用できる。また、積層セラミックコンデンサ１１を単体で実装する場合と同じ面積で、電子部品１０を実装することができる。これにより、インターポーザー１２を用いても、さらなる小型化が可能になる。
　次に、第３の実施形態に係る電子部品について、図を参照して説明する。図７（Ａ）～図７（Ｃ）は本実施形態に係るインターポーザー１２Ｂを含む電子部品１０Ｂの構成を示す三面図である。図７（Ｄ）はインターポーザー１２Ｂと積層セラミックコンデンサ１１との形状の関係を示す図である。
　図７（Ｄ）に示すように、本実施形態のインターポーザー１２Ｂは、第１の実施形態に示したインターポーザー１２に対して、長さおよび幅がより大きくなる構造を有する。具体的には、インターポーザー１２Ｂの長さをＬｉＢとし、幅をＷｉＢとした場合に、ＬｉＢ＞Ｌｃｉ、ＷｉＢ＞Ｗｃｉとなる。
　また、インターポーザー１２Ｂでは、切り欠き部Ｃｄ１１Ｂ，Ｃｄ１２Ｂ，Ｃｄ１３Ｂ，Ｃｄ１４Ｂが、主面に直交する方向から見て直線状となるように、形成されている。切り欠き部Ｃｄ１１Ｂ，Ｃｄ１２Ｂ，Ｃｄ１３Ｂ，Ｃｄ１４Ｂは、主面に直交する方向から見て、積層セラミックコンデンサ１１の外形形状の内側に入らないような形状で形成されている。このような形状であっても、切り欠き部Ｃｄ１１Ｂ，Ｃｄ１２Ｂ，Ｃｄ１３Ｂ，Ｃｄ１４Ｂに形成された接続電極４０１Ｂ，４０２Ｂ，４０３Ｂ，４０４Ｂは、積層セラミックコンデンサ１１の外部電極１１１，１１２に対して、当該外部電極１１１，１１２の前記主面に直交する方向に延びる四稜線のインターポーザー１２Ｂ側端部に最も近くなる。これにより、接続電極４０１Ｂ，４０２Ｂ，４０３Ｂ，４０４Ｂを介してはんだがぬれあがって、外部電極１１１，１１２に付着しても、外部電極１１１，１１２の四稜線付近にのみ付着する。したがって、上述の各実施形態と同様に、振動音の発生を抑制できる。
　さらに、インターポーザー１２ＢのＩＰ電極１２１Ｂの上面電極１２１１Ｂは、幅方向に沿って離間して形成された部分上面電極１２１１ＬＢ，１２１１ＲＢで構成される。すなわち、インターポーザー１２Ｂの上面には、部分上面電極１２１１ＬＢ，１２１１ＲＢで挟まれる電極離間部５００（本発明の「接触規制手段」に相当する。）が形成されている。これら部分上面電極１２１１ＬＢ，１２１１ＲＢは、外部電極１１１の二稜線の位置を含む範囲で電極形成されている。
　インターポーザー１２ＢのＩＰ電極１２２Ｂの上面電極１２２１Ｂは、幅方向に沿って離間して形成された部分上面電極１２２１ＬＢ，１２２１ＲＢで構成される。すなわち、インターポーザー１２Ｂの上面には、部分上面電極１２２１ＬＢ，１２２１ＲＢで挟まれる電極離間部５００（本発明の「接触規制手段」に相当する。）が形成されている。これら部分上面電極１２２１ＬＢ，１２２１ＲＢは、外部電極１１２の二稜線の位置を含む範囲で電極形成されている。
　このような構成とすることで、外部電極１１１，１１２の端面における幅方向の中央付近（電極離間部５００）には、上面電極が形成されず、当該外部電極１１１，１１２の端面における幅方向の中央付近へのはんだの付着を防止できる。これにより、さらに確実に振動音の発生を抑制できる。
　なお、図７では、ＩＰ電極１２１Ｂ，１２２Ｂの下面電極がそれぞれ幅方向に分離していないが、分離させてもよい。
　第４の実施形態に係る電子部品について、図を参照して説明する。図８は本実施形態に係るインターポーザー１２Ｃを含む電子部品１０Ｃの構成を示す三面図である。
　本実施形態のインターポーザー１２Ｃは、上面電極がインターポーザー１２Ｃの全幅に亘って形成されたものであり、他の構成は、第３の実施形態に示したインターポーザー１２Ｂと同じである。
　本実施形態のＩＰ電極１２１Ｃの上面電極１２１１Ｃは、インターポーザー１２Ｃの全幅に亘り形成されている。ＩＰ電極１２２Ｃの上面電極１２２１Ｃも、インターポーザー１２Ｃの全幅に亘り形成されている。
　このような構成であっても、上述の第３実施形態に示したように、切り欠き部Ｃｄ１１Ｃ，Ｃｄ１２Ｃ，Ｃｄ１３Ｃ，Ｃｄ１４Ｃに形成された接続電極４０１Ｃ，４０２Ｃ，４０３Ｃ，４０４Ｃは、積層セラミックコンデンサ１１の外部電極１１１，１１２に対して、当該外部電極１１１，１１２の前記主面に直交する方向に延びる四稜線のインターポーザー１２Ｃ側端部に最も近くなる。これにより、接続電極４０１Ｃ，４０２Ｃ，４０３Ｃ，４０４Ｃを介してはんだがぬれ上がって、外部電極１１１，１１２に付着しても、外部電極１１１，１１２の四稜線付近にのみ付着する。したがって、第３実施形態と同様に、振動音の発生を抑制できる。
　次に、第５の実施形態に係る電子部品について、図を参照して説明する。図９は本実施形態に係るインターポーザー１２Ｄを含む電子部品１０Ｄの構成を示す三面図である。
　本実施形態のインターポーザー１２Ｄは、上面電極１２１１Ｄ，１２２１Ｄ上に、はんだレジスト膜Ｒｅ１２が形成されたものであり、他の構成は、第１の実施形態に示したインターポーザー１２と同じである。
　はんだレジスト膜Ｒｅ１２は、本発明の「接触規制手段」に相当し、積層セラミックコンデンサ１１の外部電極１１１，１１２の幅方向の中心位置から上面電極１２１１Ｄ，１２２１Ｄに下ろす垂線が上面電極１２１１Ｄ，１２２１Ｄに直交する位置を含む所定幅の範囲に形成されている。はんだレジスト膜Ｒｅ１２は、インターポーザー１２Ｄの長さ方向に対しても、前記垂線が上面電極１２１１Ｄ，１２２１Ｄに直交する位置を含む所定長の範囲に形成されている。これにより、外部電極１１１，１１２の幅方向の中央付近が、ＩＰ電極１２１Ｄ，１２２Ｄの上面電極１２１１Ｄ，１２２１Ｄに接しない。
　このため、上述のように、はんだが上面電極１２１１Ｄ，１２２１Ｄにぬれ上がっても、はんだレジスト膜Ｒｅ１２により、中央付近には付着しない。これにより、より確実に振動音の発生を抑制できる。
　次に、第６の実施形態に係る電子部品について、図を参照して説明する。図１０は本実施形態に係るインターポーザー１２Ｅを含む電子部品１０Ｅの構成を示す三面図である。なお、図１０では、インターポーザー１２Ｅの構造を明確に示すために積層セラミックコンデンサ１１の図示を簡略化している。
　本実施形態のインターポーザー１２Ｅは、第３の実施形態に対して、切り欠き部Ｃｄ６１，Ｃｄ６２の形成位置が異なるものであり、他の構成は、第３の実施形態に示したインターポーザー１２Ｂと同じである。
　インターポーザー１２ＥのＩＰ電極１２１Ｅの上面電極１２１１Ｅは、インターポーザー１２Ｅすなわち絶縁性基板１２０Ｅの幅方向に沿って離間して配置された部分上面電極１２１１ＬＥ，１２１１ＲＥを備える。すなわち、インターポーザー１２Ｅの上面には、部分上面電極１２１１ＬＥ，１２１１ＲＥで挟まれる電極離間部５０１が形成されている。この電極離間部５０１では、インターポーザー１２Ｅの絶縁性基板１２０Ｅの上面と、積層セラミックコンデンサ１１の外部電極１１１とが直接対面している。部分上面電極１２１１ＬＥ，１２１１ＲＥは、絶縁性基板１２０Ｅの長さ方向の一方端付近で、且つ積層セラミックコンデンサ１１の外部電極１１１が載置される位置よりも端部側に形成された接続電極により接続されている。
　切り欠き部Ｃｄ６１は、絶縁性基板１２０ＥのＩＰ電極１２１Ｅが形成される側の端面で、絶縁性基板１２０Ｅの幅方向の略中心位置に形成されている。切り欠き部Ｃｄ６１の形状は、上述の第１の実施形態に示した切り欠き部Ｃｄ１１，Ｃｄ１２，Ｃｄ１３，Ｃｄ１４と同様に、主面に直交する方向から見て円弧状になるような形状である。切り欠き部Ｃｄ６１の壁面には接続電極４１１Ｅが形成されており、前記部分上面電極１２１１ＬＥ，１２１１ＲＥを接続する電極を介して、部分上面電極１２１１ＬＥ，１２１１ＲＥに接続されている。
　インターポーザー１２ＥのＩＰ電極１２２Ｅの上面電極１２２１Ｅは、インターポーザー１２Ｅすなわち絶縁性基板１２０Ｅの幅方向に沿って離間して配置された部分上面電極１２２１ＬＥ，１２２１ＲＥを備える。すなわち、インターポーザー１２Ｅの上面には、部分上面電極１２２１ＬＥ，１２２１ＲＥで挟まれる電極離間部５０１が形成されている。この電極離間部５０１では、インターポーザー１２Ｅの絶縁性基板１２０Ｅの上面と、積層セラミックコンデンサ１１の外部電極１１２とが直接対面している。部分上面電極１２２１ＬＥ，１２２１ＲＥは、絶縁性基板１２０Ｅの長さ方向の他方端付近で、且つ積層セラミックコンデンサ１１の外部電極１１２が載置される位置よりも端部側に形成された接続電極により接続されている。
　切り欠き部Ｃｄ６２は、絶縁性基板１２０ＥのＩＰ電極１２２Ｅが形成される側の端面で、絶縁性基板１２０Ｅの幅方向の略中心位置に形成されている。切り欠き部Ｃｄ６２の形状も、切り欠き部Ｃｄ６１と同様に、主面に直交する方向から見て円弧状になるような形状である。切り欠き部Ｃｄ６２の壁面には接続電極４１２Ｅが形成されており、前記部分上面電極１２２１ＬＥ，１２２１ＲＥを接続する電極を介して、部分上面電極１２２１ＬＥ，１２２１ＲＥに接続されている。
　このような構成とすることで、接続電極４１１Ｅ，４１２Ｅをそれぞれ備える切り欠き部Ｃｄ６１，Ｃｄ６２を、インターポーザー１２Ｅの幅方向の中央に設置しても、上述の各実施形態に示したように上面電極１２１Ｅ，１２２Ｅにぬれ上がったはんだは、外部電極１１１，１１２の四稜線付近に付着し、幅方向の中央付近には付着しない。これにより、上述の各実施形態と同様に、振動音の発生を抑制できるとともに、上述の各効果を奏することができる。
　次に、第７の実施形態に係る電子部品について、図を参照して説明する。図１１は本実施形態に係るインターポーザー１２Ｆを含む電子部品１０Ｆの構成を示す三面図である。なお、図１１では、インターポーザー１２Ｆの構造を明確に示すために積層セラミックコンデンサ１１の図示を簡略化している。
　本実施形態のインターポーザー１２Ｆは、第６の実施形態に示したインターポーザー１２Ｅに対して、上面電極１２１１Ｆ，１２２１Ｆを、絶縁性基板１２０Ｆの略全幅に亘るように形成し、部分的に電極非形成部１３１Ｆ，１３２Ｆを設けたものであり、他の構成は同じである。
　電極非形成部１３１Ｆは、積層セラミックコンデンサ１１の外部電極１１１の幅方向の中心位置から上面電極１２１１Ｆに下ろす垂線が上面電極１２１１Ｆに直交する位置を含む所定幅の範囲に形成されている。電極非形成部１３１Ｆは、インターポーザー１２Ｆの長さ方向すなわち絶縁性基板１２０Ｆの長さ方向に対しても、前記垂線が上面電極１２１１Ｆに直交する位置を含む所定長の範囲に形成されている。言い換えれば、インターポーザー１２Ｆの上面における外部電極１１１の幅方向の中央付近に、電極の開口パターンが形成されている。これにより、外部電極１１１の幅方向の中央付近が、ＩＰ電極１２１Ｆの上面電極１２１１Ｆに接しない。
　同様に、電極非形成部１３２Ｆは、積層セラミックコンデンサ１１の外部電極１１２の幅方向の中心位置から上面電極１２２１Ｆに下ろす垂線が上面電極１２２１Ｆに直交する位置を含む所定幅の範囲に形成されている。電極非形成部１３２Ｆは、インターポーザー１２Ｆの長さ方向すなわち絶縁性基板１２０Ｆの長さ方向に対しても、前記垂線が上面電極１２２１Ｆに直交する位置を含む所定長の範囲に形成されている。言い換えれば、インターポーザー１２Ｆの上面における外部電極１１２の幅方向の中央付近に、電極の開口パターンが形成されている。これにより、外部電極１１２の幅方向の中央付近が、ＩＰ電極１２２Ｆの上面電極１２２１Ｆに接しない。
　このため、上述のように、はんだが接続電極４１１Ｆ，４１２Ｆを介して上面電極１２１１Ｆ，１２２１Ｆにぬれ上がっても、電極非形成部１３１Ｆ，１３２Ｆにより、外部電極１１１，１１２の中央付近には付着しない。これにより、振動音の発生を抑制できる。
　次に、第８の実施形態に係る電子部品について、図を参照して説明する。図１２は本実施形態に係るインターポーザー１２Ｇを含む電子部品１０Ｇの構成を示す三面図である。なお、図１２では、インターポーザー１２Ｇの構造を明確に示すために積層セラミックコンデンサ１１の図示を簡略化している。
　本実施形態のインターポーザー１２Ｇは、第７の実施形態に示した電極非形成部１３１Ｆ，１３２Ｆと同じ位置に、はんだレジスト膜Ｒｅ１２Ｇをそれぞれ形成したものであり、他の構成は第７の実施形態と同じである。この際、図１２では、当該位置に上面電極を形成しているように図示されているが、当該位置には上面電極を形成してもしなくてもよい。このはんだレジスト膜Ｒｅ１２Ｇが本発明の「接触規制手段」に相当する。
　このような構成では、上述のように、はんだが接続電極４１１Ｇ，４１２Ｇを介して上面電極１２１１Ｇ，１２２１Ｇにぬれ上がっても、はんだレジスト膜Ｒｅ１２Ｇにより、外部電極１１１，１１２の中央付近には付着しない。これにより、振動音の発生を抑制できる。
　次に、第９の実施形態に係る電子部品について、図を参照して説明する。図１３は本実施形態に係るインターポーザー１２Ｈを含む電子部品１０Ｈの構成を示す三面図である。なお、図１３では、インターポーザー１２Ｈの構造を明確に示すために積層セラミックコンデンサ１１の図示を簡略化している。
　本実施形態のインターポーザー１２Ｈは、第７の実施形態に示した電極非形成部１３１Ｆ，１３２Ｆを形成せず、絶縁性基板１２０Ｈの略全幅に亘って、上面電極１２１１Ｈ，１２２１Ｈが形成されており、当該上面電極１２１１Ｈ，１２２１Ｈ上にはんだレジスト膜Ｒｅ１２Ｈが形成されている。他の構成は、第７の実施形態と同じである。
　はんだレジスト膜Ｒｅ１２Ｈは、積層セラミックコンデンサ１１の外部電極１１１，１１２の幅方向の中心位置から上面電極１２１１Ｈ，１２２１Ｈに下ろす垂線が上面電極１２１１Ｈ，１２２１Ｈに直交する位置を含む所定幅の範囲に形成されている。はんだレジスト膜Ｒｅ１２Ｈは、インターポーザー１２Ｈの長さ方向に対しても、前記垂線が上面電極１２１１Ｈ，１２２１Ｈに直交する位置を含む所定長の範囲に形成されている。このはんだレジスト膜Ｒｅ１２Ｈが本発明の「接触規制手段」に相当する。
　さらに、はんだレジスト膜Ｒｅ１２Ｈは、上面電極１２１１Ｈ，１２２１Ｈが切り欠き部Ｃｄ６１，Ｃｄ６２の接続電極４１１Ｈ，４１２Ｈに接続する領域と、上面電極１２１１Ｈ，１２２１Ｈが外部電極１１１，１１２の前記四稜線に接する領域とを、絶縁性基板１２０Ｈの主面に直交する方向から見て分割するような形状で形成されている。例えば、図１３（Ａ）に示すように、切り欠き部Ｃｄ６１，Ｃｄ６２側に中心を有し、外部電極１１１，１１２の幅方向の中央付近を通り、所定の幅を有する円弧状に形成する。
　このような構成とすることで、上述のようにはんだが接続電極４１１Ｈ，４１２Ｈを介して上面電極１２１１Ｈ，１２２１Ｈにぬれ上がっても、はんだレジスト膜Ｒｅ１２Ｈにより、外部電極１１１，１１２には全くはんだが付着しない。これにより、さらに確実に振動音の発生を抑制できる。
　次に、第１０の実施形態に係る電子部品について、図を参照して説明する。図１４は本実施形態に係るインターポーザー１２Ｋを含む電子部品１０Ｋの構成を示す三面図である。なお、図１４では、インターポーザー１２Ｋの構造を明確に示すために積層セラミックコンデンサ１１の図示を簡略化している。
　本実施形態のインターポーザー１２Ｋは、第９の実施形態に示したインターポーザー１２Ｈに対して、はんだレジスト膜Ｒｅ１２Ｋの形状が異なるものであり、他の構成は同じである。
　はんだレジスト膜Ｒｅ１２Ｋは、インターポーザー１２Ｋの長さ方向に対して、積層セラミックコンデンサ１１の外部電極１１１，１１２の幅方向の中心位置から上面電極１２１１Ｋ，１２２１Ｋに下ろす垂線が上面電極１２１１Ｋ，１２２１Ｋに直交する位置を含み、且つ長さ方向の両端まで達する形状で形成されている。このはんだレジスト膜Ｒｅ１２Ｋが本発明の「規制部」に相当する。
　この際、はんだレジスト膜Ｒｅ１２Ｋは、接続電極４１１Ｋ，４１２Ｋを備える切り欠き部Ｃｄ６１，Ｃｄ６２の上面電極１２１１Ｋ，１２２１Ｋ側の開口端を覆うような形状で形成されている。
　このような構造とすることで、電子部品１０Ｋを回路基板に実装する際にはんだが切り欠き部Ｃｄ６１，Ｃｄ６２の接続電極４１１Ｋ，４１２Ｋに沿ってぬれ上がってきても、はんだレジスト膜Ｒｅ１２Ｋによって、はんだのインターポーザー１２Ｋの上面側へのぬれ上がりを堰き止めることができる。これにより、回路基板へ実装するためのはんだが、インターポーザー１２Ｋの上面側すなわち積層セラミックコンデンサ１１の外部電極１１１，１１２に、不要に付着することを防止できる。この結果、上述の各実施形態と同様に、振動音の発生を抑制できる。
　次に、第１１の実施形態に係る電子部品について、図を参照して説明する。図１５は本実施形態に係るインターポーザー１２Ｌを含む電子部品１０Ｌの構成を示す三面図である。なお、図１５では、インターポーザー１２Ｌの構造を明確に示すために積層セラミックコンデンサ１１の図示を簡略化している。
　本実施形態のインターポーザー１２Ｌは、第１０の実施形態に示したインターポーザー１２Ｋに対して、はんだレジスト膜Ｒｅ１２Ｌの形状が異なるものであり、他の構成は同じである。
　はんだレジスト膜Ｒｅ１２Ｌは、第１０の実施形態のインターポーザー１２Ｋと同様に、インターポーザー１２Ｌの接続電極４１１Ｌ，４１２Ｌを備える切り欠き部Ｃｄ６１，Ｃｄ６２の上面電極１２１１Ｌ，１２２１Ｌ側を覆うような形状で形成されている。ただし、本実施形態のはんだレジスト膜Ｒｅ１２Ｌは、前記長さ方向の中央側の端部が、積層セラミックコンデンサ１１の外部電極１１１，１１２が上面電極１２１１Ｌ，１２２１Ｌに当接する（実装される）位置まで届かない形状で形成されている。言い換えれば、はんだレジスト膜Ｒｅ１２Ｌは、切り欠き部Ｃｄ６１，Ｃｄ６２を覆うことを最小限とし、できる限り小さい形状に形成されている。このはんだレジスト膜Ｒｅ１２Ｌが本発明の「規制部」に相当する。
　このような構造のはんだレジスト膜Ｒｅ１２Ｌを形成すれば、上述の第１０の実施形態に示したインターポーザー１２Ｋと同様に、本実施形態のインターポーザー１２Ｌでも、回路基板へ実装するためのはんだが、インターポーザー１２Ｌの上面側すなわち積層セラミックコンデンサ１１の外部電極１１１，１１２に、不要に付着することを防止できる。この結果、上述の各実施形態と同様に、振動音の発生を抑制できる。
　さらに、本実施形態の構造を用いることで、はんだレジスト膜Ｒｅ１２Ｌが積層セラミックコンデンサ１１の実装される領域まで広がらない形状であるので、積層セラミックコンデンサ１１を上面電極１２１１Ｌ，１２２１Ｌへ実装する際に、積層セラミックコンデンサ１１の外部電極１１１，１１２の底面と上面電極１２１１Ｌ，１２２１Ｌとの間に、はんだレジスト膜Ｒｅ１２Ｌが介在しない。これにより、積層セラミックコンデンサ１１の外部電極１１１，１１２の底面と上面電極１２１１Ｌ，１２２１Ｌとが離間することなく、確実に当接する。したがって、積層セラミックコンデンサ１１の外部電極１１１，１１２の底面と上面電極１２１１Ｌ，１２２１Ｌとの接合強度が向上する。
　なお、第１０の実施形態および第１１の実施形態に示したはんだレジスト膜は、インターポーザーの幅方向の中央領域にのみ形成されているが、幅方向の全域に亘って形成してもよい。
　また、第１０の実施形態および第１１の実施形態に示したインターポーザーは、幅方向の中央に切り欠き部を形成したものであるが、上述の各実施形態に示した、角部に切り欠き部を設けたものであっても、当該切り欠き部を覆うようにはんだレジスト膜を形成することができる。これにより、第１０の実施形態および第１１の実施形態と同様に不要なはんだの外部電極への付着を防止できる。
　また、第１０の実施形態および第１１の実施形態に示したインターポーザーは、はんだレジスト膜を用いた例を示したが、切り欠き部を上面電極側から覆うように金属膜を形成してもよく、はんだのぬれ上がりを堰き止められる板状の部材であればよい。
　また、上述の各実施形態の構成は単独で用いてもよいが、複数の実施形態の構成を組み合わせて用いることもできる。さらには、これらの実施形態の構成に基づき類推できる形状であれば、上述の各実施形態と同様の作用効果を得られる。
　また、上述の実施形態では、絶縁性基板に対して電極非形成部やレジスト膜を形成することで、積層セラミックコンデンサ１１の外部電極１１１，１１２の端面中央にはんだが付着することを抑制したが、このような電極非形成部やレジスト膜を、外部電極１１１，１１２に形成することも可能である。
　図１６は、その他の実施形態に係る電子部品１０Ｊを回路基板２００に実装した状態を示す三面図である。
　図１６に示す電子部品１０Ｊは、第１の実施形態に示した電子部品１０に対して、積層セラミックコンデンサ１１Ｊの外部電極が異なるものであり、他の構成は同じである。
　電子部品１０Ｊの積層セラミックコンデンサ１１Ｊの外部電極１１１Ｊ，１１２Ｊは、図１６（Ｃ）に示すように、部品本体１１０の長手方向の端面、すなわち外部電極１１１Ｊ，１１２Ｊの形成面の中央に、所定面積で電極非形成部１４０が設けられている。このような構成とすることで、部品本体１１０の外部電極１１１Ｊ，１１２Ｊが形成される端面の中央にはんだが付着することを、さらに確実に防止できる。この電極非形成部１４０が、本発明の「接合規制手段」に相当する。
　なお、外部電極に非形成部を設けることやレジスト膜を形成し、直接回路基板に接合する構成でも、振動音の発生を抑制することが可能であるが、上述の構成からなるインターポーザーを介することにより、より確実に振動音の発生を抑制するとともに、実装時の浮きを抑制し接合の安定性を得ることができる。
　また、図１６では、電極非形成部１４０を設ける例を示したが、当該領域に、電極の有無に関係なく、レジスト膜を形成するようにしてもよい。さらには、外部電極を底面にのみ形成する構造であってもよい。そして、このような図１６に類する構成は、上述のいずれの実施形態の構成とも組み合わせることができる。
　また、上述の説明では、チップ部品として積層セラミックコンデンサを用いた例を示したが、同様の振動が発生する他のチップ部品にも、上述の構成を適用することができる。
　そして、本発明で示す略矩形とは、長方形に限るものではなく、正方形や、これら長方形や正方形の角部（隅）が切り取られた多角形、長方形や正方形の角部（隅）が曲面状に成形された形状も含む。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｋ，１０Ｌ：電子部品、
１１，１１Ｊ：積層セラミックコンデンサ、
１１０：部品本体、
１１１，１１２，１１１Ｊ，１１２Ｊ：外部電極、
１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ，１２Ｆ，１２Ｇ，１２Ｈ，１２Ｋ，１２Ｌ：インターポーザー、
１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ，１２０Ｅ，１２０Ｅ，１２０Ｇ，１２０Ｈ，１２０Ｋ，１２０Ｌ：絶縁性基板、
１２１，１２２，１２１Ａ，１２２Ａ，１２１Ｂ，１２２Ｂ，１２１Ｃ，１２２Ｃ，１２１Ｄ，１２２Ｄ，１２１Ｅ，１２２Ｅ，１２１Ｆ，１２２Ｆ，１２１Ｇ，１２２Ｇ，１２１Ｈ，１２２Ｈ，１２１Ｋ，１２２Ｋ，１２１Ｌ，１２２Ｌ：ＩＰ電極、
１２１１，１２２１，１２１１Ａ，１２２１Ａ，１２１１Ｂ，１２２１Ｂ，１２１１Ｃ，１２２１Ｃ，１２１１Ｄ，１２２１Ｄ，１２１１Ｅ，１２２１Ｅ，１２１１Ｆ，１２２１Ｆ，１２１１Ｇ，１２２１Ｇ，１２１１Ｈ，１２２１Ｈ，１２１１Ｋ，１２２１Ｋ，１２１１Ｌ，１２２１Ｌ：上面電極、
１２１１ＬＢ，１２１１ＲＢ，１２２１ＬＢ，１２２１ＲＢ，１２１１ＬＥ，１２１１ＲＥ，１２２１ＬＥ，１２２１ＲＥ：部分上面電極、
１２１２，１２２２：下面電極、
１３１Ｆ，１３２Ｆ：電極非形成部、
１４０：電極非形成部（外部電極）、
Ｃｄ１１，Ｃｄ１２，Ｃｄ１３，Ｃｄ１４，Ｃｄ１１Ａ，Ｃｄ１２Ａ，Ｃｄ１３Ａ，Ｃｄ１４Ａ，Ｃｄ１１Ｂ，Ｃｄ１２Ｂ，Ｃｄ１３Ｂ，Ｃｄ１４Ｂ，Ｃｄ１１Ｃ，Ｃｄ１２Ｃ，Ｃｄ１３Ｃ，Ｃｄ１４Ｃ，Ｃｄ１１Ｄ，Ｃｄ１２Ｄ，Ｃｄ１３Ｄ，Ｃｄ１４Ｄ，Ｃｄ６１，Ｃｄ６２：切り欠き部、
Ｒｅ１２，Ｒｅ１２Ｇ，Ｒｅ１２Ｈ，Ｒｅ１２Ｋ，Ｒｅ１２Ｌ：はんだレジスト膜、
２０：回路基板、
２０１，２０２：実装用ランド、
４０１，４０２，４０３，４０４，４０１Ａ，４０２Ａ，４０３Ａ，４０４Ａ，４０１Ｂ，４０２Ｂ，４０３Ｂ，４０４Ｂ，４０１Ｃ，４０２Ｃ，４０３Ｃ，４０４Ｃ，４０１Ｄ，４０２Ｄ，４０３Ｄ，４０４Ｄ，４１１Ｅ，４１２Ｅ，４１１Ｆ，４１２Ｆ，４１１Ｇ，４１２Ｇ，４１１Ｈ，４１２Ｈ，４１１Ｋ，４１２Ｋ，４１１Ｌ，４１２Ｌ：接続電極、
５００，５０１：電極離間部

Claims (18)

  1. 　平板状の絶縁性基板、該絶縁性基板の一方主面に形成された第１上面電極、第２上面電極、前記絶縁性基板の他方主面に形成された第１下面電極、第２下面電極を備える基板と、
    　本体の長さ方向の両端にそれぞれ対向して第１外部電極と第２外部電極とが形成され、前記第１外部電極が前記第１上面電極に実装され、前記第２外部電極が前記第２上面電極に実装されるチップ部品と、を備える電子部品であって、
    　前記基板は、前記一方主面と前記他方主面に直交する端面に形成され、前記第１上面電極と前記第１下面電極を接続し、前記第２上面電極と前記第２上面電極とを接続する複数の接続電極を備え、
    　前記チップ部品の本体の長さ方向と直交する幅方向の略中央において、前記第１上面電極と前記第１下面電極とが離間し、前記第２上面電極と前記第２下面電極とが離間していることを特徴とする電子部品。
  2. 　請求項１に記載の電子部品であって、
    　前記絶縁性基板には、前記チップ部品の前記第１外部電極に対応する位置に、それぞれ前記第１上面電極および前記第１下面電極が設けられ、前記チップ部品の前記第２外部電極に対応する位置に、それぞれ前記第２上面電極および前記第２下面電極が設けられ、
    　前記複数の接続電極は、前記絶縁性基板の四隅に形成されている、電子部品。
  3. 　請求項２に記載の電子部品であって、
    　前記絶縁性基板の四隅には切り欠き部が形成されており、
    　該切り欠き部の内壁面に前記接続電極が形成されている、電子部品。
  4. 　請求項３に記載の電子部品であって、
    　前記絶縁性基板に前記チップ部品を搭載した際に、前記一方主面および前記他方主面に直交する方向から見て、前記切り欠き部の少なくとも一部は前記チップ部品の外形で構成される領域内に存在する、電子部品。
  5. 　請求項３または請求項４に記載の電子部品であって、
    　前記切り欠き部は、前記一方主面および前記他方主面に直交する方向から見た状態で、前記絶縁性基板の中心側に膨らむ円弧形状で形成されている、電子部品。
  6. 　請求項３または請求項４に記載の電子部品であって、
    　前記絶縁性基板は、前記チップ部品を搭載した際、前記一方主面および前記他方主面に直交する方向から見た状態で、前記チップ部品の外形よりも小さい外形形状で形成されている、電子部品。
  7. 　請求項１乃至請求項６のいずれかに記載の電子部品であって、
    　前記絶縁性基板は、前記チップ部品の前記第１外部電極および前記第２外部電極が形成される端部の中心から前記絶縁性基板に下ろした垂線が該絶縁性基板と交差する位置を含む所定範囲において、前記第１外部電極および前記第２外部電極に対して直接対面している、電子部品。
  8. 　請求項１乃至請求項６のいずれかに記載の電子部品であって、
    　前記第１上面電極および前記第２上面電極の前記チップ部品を搭載する面には、前記チップ部品の前記第１外部電極および前記第２外部電極が形成される端部の中心から前記第１上面電極および前記第２上面電極に下ろした垂線が前記基板と交差する位置を含む所定範囲にレジスト膜が設けられている、電子部品。
  9. 　平板状の絶縁性基板、該絶縁性基板の一方主面に形成された第１上面電極、第２上面電極、前記絶縁性基板の他方主面に形成された第１下面電極、第２下面電極を備える基板と、
    　本体の長さ方向の両端にそれぞれ対向して第１外部電極と第２外部電極とが形成され、前記第１外部電極が前記第１上面電極に実装され、前記第２外部電極が前記第２上面電極に実装されるチップ部品と、を備える電子部品であって、
    　前記基板は、前記一方主面と前記他方主面に直交する端面に形成され、前記第１上面電極と前記第１下面電極を接続し、前記第２上面電極と前記第２上面電極とを接続する複数の接続電極を備え、
    　前記第１上面電極および前記第２上面電極には、前記第１外部電極および前記第２外部電極の端面の中心から前記第１上面電極および前記第２上面電極に下ろした垂線が前記基板と交差する位置を含む所定範囲が前記第１上面電極および前記第２上面電極に対して非接触となる接触規制手段が形成されている、電子部品。
  10. 　請求項９に記載の電子部品であって、
    　前記絶縁性基板には、前記チップ部品の前記第１外部電極に対応する位置に、それぞれ前記第１上面電極および前記第１下面電極が設けられ、前記チップ部品の前記第２外部電極に対応する位置に、それぞれ前記第２上面電極および前記第２下面電極が設けられ、
    　前記接触規制手段は、前記第１上面電極および前記第２上面電極に設けられた開口領域である、電子部品。
  11. 　請求項９に記載の電子部品であって、
    　前記絶縁性基板には、前記チップ部品の前記第１外部電極に対応する位置に、それぞれ前記第１上面電極および前記第１下面電極が設けられ、前記チップ部品の前記第２外部電極に対応する位置に、それぞれ前記第２上面電極および前記第２下面電極が設けられ、
    　前記接触規制手段は、前記第１上面電極および前記第２上面電極に形成されたレジスト膜である、電子部品。
  12. 　請求項９乃至請求項１１のいずれかに記載の電子部品であって、
    　前記接続電極は、前記チップ部品の本体の長さ方向と直交する幅方向の略中央に形成されている、電子部品。
  13. 　請求項９乃至請求項１２のいずれかに記載の電子部品であって、
    　前記接続電極は、前記絶縁性基板の端面部に形成された切り欠き部の内壁面に形成されている、電子部品。
  14. 　請求項１３に記載の電子部品であって、
    　前記切り欠き部は、前記一方主面、前記他方主面に直交する方向から見た状態で、前記絶縁性基板の中心側に膨らむ円弧形状で形成されている、電子部品。
  15. 　平板状の絶縁性基板、該絶縁性基板の一方主面に形成された第１上面電極、第２上面電極、前記絶縁性基板の他方主面に形成された第１下面電極、第２下面電極を備える基板と、
    　本体の長さ方向の両端にそれぞれ対向して第１外部電極と第２外部電極とが形成され、前記第１外部電極が前記第１上面電極に実装され、前記第２外部電極が前記第２上面電極に実装されるチップ部品と、を備える電子部品であって、
    　前記基板は、前記一方主面と前記他方主面に直交する端面に形成され、前記第１上面電極と前記第１下面電極を接続し、前記第２上面電極と前記第２上面電極とを接続する複数の接続電極を備え、
    　前記接続電極は、前記絶縁性基板の前記端面から凹む形状で形成された切り欠き部を形成する内壁面に形成されており、
    　該切り欠き部の前記第１上面電極側および前記第２上面電極側には、前記絶縁性基板を平面視して前記切り欠き部を覆う規制部が形成されている、電子部品。
  16. 　請求項１乃至請求項１５に記載の電子部品であって、
    　前記チップ部品の前記第１外部電極および前記第２外部電極が形成される端面の中心を含む所定範囲に接合規制手段が形成されている、電子部品。
  17. 　請求項１６に記載のチップ構造体であって、
    　前記接合規制手段は、前記端面の全面に亘る、チップ構造体。
  18. 　請求項１乃至請求項１７のいずれかに記載の電子部品であって、
    　前記チップ部品が、二端子型の積層セラミックコンデンサである、電子部品。
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