WO2009147956A1 - 多層配線基板 - Google Patents

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thickness
wiring region
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大見　忠弘
須川　成利
紘 今井
寺本　章伸
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国立大学法人東北大学
財団法人国際科学振興財団
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    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Definitions

  • the present invention relates to a multilayer wiring board including a board for mounting semiconductor elements such as LSI and IC, and more particularly to a semiconductor element mounting board and a multilayer wiring board in general that can reduce electrical signal loss in high frequency applications. .
  • a multilayer wiring board is mounted with a semiconductor element and is housed in the same package together with the semiconductor element to constitute a semiconductor device, or a plurality of electronic components (semiconductor devices and other active parts, capacitors, resistive elements, etc.) It is widely used to construct electronic devices such as information devices, communication devices, and display devices by mounting body parts or the like (see, for example, Patent Document 1). With the recent high-speed transmission and miniaturization of these semiconductor devices and information devices, the signal frequency and signal wiring density have increased, and it is required to simultaneously transmit high-frequency signals and high-density wiring. It came to be able to.
  • the present invention has been made in view of the above problems, and provides a multilayer wiring board that realizes reduction of transmission loss of a high-frequency signal transmission unit and high density of a low-frequency signal transmission unit on the same substrate. Objective.
  • a first wiring region in which a plurality of first wiring layers are stacked with a first insulating layer interposed therebetween, and a thickness that is at least twice the thickness of the first insulating layer.
  • a second wiring region having a second wiring layer provided on the second insulating layer, the second wiring layer having a width of at least twice the width of the first wiring layer.
  • the first wiring area mainly transmits a frequency signal of 1 GHz or less
  • the second wiring area mainly transmits a high-frequency signal exceeding 1 GHz, preferably at a high speed over a long distance of 1 cm or more. While maintaining a high mounting density with this wiring region, it is possible to suppress deterioration of the transmission signal when a high-frequency signal is transmitted over a long distance by the second wiring region. That is, the first wiring region is mainly used as a low-frequency signal transmission unit, and the second wiring region is mainly used as a high-frequency signal transmission unit.
  • insulator or “insulating layer” refers to those having a specific resistance measured by JISC3005 of 1 k ⁇ -cm or more.
  • the “wiring pattern” or “wiring” is a line formed of a material having a specific resistance measured by JISC3005 of less than 1 k ⁇ -cm, and is used in a concept including a circuit.
  • the cross-sectional shape of the conductor is not limited to a rectangle, and may be a circle, an ellipse, or other shapes. Further, the cross-sectional shape of the insulator is not particularly limited.
  • the second wiring region includes a third insulating layer having a thickness greater than that of the second insulating layer, and the second wiring layer provided on the third insulating layer.
  • a portion having a third wiring layer having a width larger than the width can be included.
  • the dielectric material constituting the insulating layer of the second wiring region has a thickness of 40 ⁇ m or more and a wiring width of 30 ⁇ m or more, so that a high-frequency signal mainly exceeding 1 GHz is transmitted over a long distance of 1 cm or more. In this case, it is possible to more effectively suppress deterioration of signal loss.
  • a conductor is formed in an insulating layer at a boundary portion between the first wiring region and the second wiring region so as to penetrate the insulating layer, and the conductor is grounded, whereby the first Mutual electrical coupling of signals in the wiring region and the second wiring region can be suppressed, and radiation noise from the mutual signal wiring can be suppressed.
  • the characteristic impedance of the signal wiring that is generally used at present is 50 ⁇ .
  • the characteristic impedance is preferably 100 ⁇ according to the wiring width, dielectric (insulating layer) thickness and wiring thickness of the first and second wiring regions.
  • the present invention it is possible to suppress deterioration of a transmission signal when a high-frequency signal is transmitted over a long distance by the second wiring region while maintaining a high mounting density by the first wiring region.
  • High density wiring and high frequency transmission signals can be realized on the same substrate.
  • FIG. 1 shows the structure of the multilayer wiring board by the 1st Embodiment of this invention. It is sectional drawing which shows the preparation flow of the multilayer wiring board shown in FIG. It is sectional drawing which shows the structure of the multilayer wiring board by the 2nd Embodiment of this invention. It is sectional drawing which shows the structure of the multilayer wiring board by the 3rd Embodiment of this invention. It is a figure which shows the relationship between the transmission loss and signal frequency of the transmission line by Example 1 of this invention, and the transmission line which formed the microstrip line structure in the 2nd wiring area
  • FIG. 5 is a characteristic diagram obtained for the relationship between wiring width, dielectric thickness (insulating layer thickness) and transmission loss in the case of a dielectric having a relative dielectric constant of 2.6 and a dielectric loss tangent of 0.01 at 0.01 GHz.
  • FIG. 6 is a characteristic diagram showing the relationship between dielectric thickness (insulating layer thickness) and transmission loss in the case of a dielectric having a relative dielectric constant of 2.6 and a dielectric loss tangent of 0.01 at 10 GHz. It is the characteristic view shown in order to compare the relationship between dielectric material thickness (insulating layer thickness) and transmission loss about the case where a dielectric constant and a dielectric loss tangent differ.
  • FIG. 9 is a characteristic diagram showing the relationship between the dielectric thickness (insulating layer thickness) and the transmission loss obtained under the same conditions as in FIG. 8 except for the frequency conditions.
  • It is sectional drawing which shows the structure of the multilayer wiring board by Example 2 of this invention. It is a figure for demonstrating the preparation flow of the multilayer wiring board shown in FIG. It is the figure which showed the example of the wiring dimension of the microstrip line used in Example 2.
  • FIG. 6 is a photograph showing a cross-sectional optical microscope observation image of a multilayer wiring board manufactured as a prototype in Example 2.
  • FIG. It is the figure which showed the transmission characteristic of the microstrip line produced in Example 2.
  • Example 2 It is the figure which showed the transmission characteristic of the microstrip line produced in Example 2, and the calculation result of the high frequency RLGC model. It is the figure shown about the transmission possible distance characteristic of the microstrip line produced in Example 2.
  • FIG. It is the figure which showed the power consumption characteristic of the microstrip line produced in Example 2.
  • a multilayer wiring board 100 as a circuit board according to the first embodiment of the present invention includes a first wiring area (multilayer wiring area) 101 and a second wiring area (multilayer wiring area) 102.
  • the first wiring region (multilayer wiring region) 101 is formed by alternately laminating plate-like or film-like insulating layers 104a and 104b and wirings 103a.
  • the second wiring region (multilayer wiring region) 102 has the wiring 103b on the insulating layer 104 having an insulating layer thickness H2 that is twice or more the insulating layer thickness H1 per layer in the first wiring region 101.
  • the wiring width W2 of the wiring 103b is set to be twice or more the wiring width W1 of the wiring 103a in the first wiring region 101.
  • Reference numeral 105 denotes a conductive film.
  • the multilayer wiring substrate 100 of the first embodiment is used as a semiconductor element package substrate, for example.
  • the second wiring region 102 is used mainly for applications in which the frequency of signals transmitted from the terminals of the semiconductor element exceeds 1 GHz and the transmission distance exceeds 1 cm.
  • the first wiring region 101 is used.
  • the insulating layer thickness H2 in the second wiring region 102 is not particularly limited, but the transmission loss of high frequency signals of 1 GHz or more can be greatly reduced by preferably setting the film thickness to 40 ⁇ m or more.
  • the width W2 of the wiring 103b is not particularly limited, but the transmission loss of a high-frequency signal of 1 GHz or more can be greatly reduced by preferably setting the wiring width to 30 ⁇ m or more.
  • the characteristic impedance of the first wiring region 101 is not particularly limited, but the wiring width, dielectric (insulating layer) thickness, and wiring thickness of the second wiring region 102 are set so that the characteristic impedance is preferably 100 ⁇ or more. By designing, current flowing in the wiring can be suppressed, and transmission loss particularly at high frequencies can be reduced.
  • the inter-wiring distance G1 in the first wiring region 101 is not particularly limited.
  • the inter-wiring distance G2 at the boundary between the first wiring region 101 and the second wiring region 102 is not particularly limited, but by making the insulating layer thickness H2 or more of the second wiring region 102, coupling between the wirings can be suppressed. Crosstalk noise can be suppressed.
  • the thickness T1 of the wiring layer in the first wiring region 101 is not particularly limited.
  • the thickness T2 of the wiring layer in the second wiring region 102 is not particularly limited, but when the transmission signal frequency is f, the conductivity of the wiring 103b is ⁇ , and the magnetic permeability of the insulating layer 104 is ⁇ , the electromagnetic wave is applied to the wiring.
  • the penetration depth d is It is preferable that it is more than the value d represented by following formula 1.
  • a method of integrally configuring the first wiring region 101 and the second wiring region 102 on the same substrate is performed as follows, for example.
  • the lower insulating layer 104a of the insulating layer 104 (FIG. 1) is formed in a sheet shape.
  • a conductive film 105 is formed on the lower surface of the lower insulating layer 104a, and a wiring layer 103 is formed on the lower insulating layer 104a.
  • the conductive film 105 and the wiring layer 103 can be formed, for example, by plating a Cu film, a sputtering method, an organic metal CVD method, a bonding method of a metal film such as Cu, or the like.
  • the wiring layer 103 is patterned by a photolithography method or the like to form a wiring 103a having a desired pattern.
  • the wiring 103a forms a wiring pattern in the first wiring region 101, but the wiring layer in the second wiring region 102 is removed by an etching method or the like.
  • the upper insulating layer 104b is formed on the lower insulating layer 104a on which the wiring 103a is formed.
  • the upper insulating layer 104b is formed in a sheet shape, for example, similarly to the lower insulating layer 104a, and is bonded to the lower insulating layer 104a by, for example, a press method.
  • a wiring layer 103 is formed on the upper insulating layer 104b.
  • the wiring layer 103 on the upper insulating layer 104b is patterned by photolithography or the like to form the wiring 103a in the first wiring region 101 also on the upper insulating layer 104b.
  • the wiring 103b of the second wiring region 102 is formed on the upper insulating layer 104b.
  • the upper insulating layer 104b may be formed by, for example, a spin coating method or a coating method.
  • the insulating layer 104c is formed on the uppermost wirings 103a and 103b described in FIG. 1, and the first wiring region 101 on the insulating layer 104c is wired.
  • the wiring 103c is formed in a second part of the second wiring region 102 that is not the first part in which the wiring 103b is formed.
  • no wiring layer is formed in the insulating layer under the uppermost wiring 103c, and the thickness H3 of the insulating layer is more than three times the insulating layer thickness H1. It has become.
  • the width W3 of the wiring 103c is preferably larger than the width W2 of the wiring 103b of the first portion.
  • the second wiring region (multilayer wiring region) 102 includes a plurality of types of the insulating layer thickness H1 per layer of the first wiring region (multilayer wiring region) 101 that is twice or more. It has an insulating layer 104 defined by insulating layer thicknesses H2 and H3, and has wirings 103b and 103c defined by a plurality of types of wiring widths W2 and W3 that are more than twice the wiring width W1 of the wiring 103a. Other than that, the configuration is the same as that of the first embodiment.
  • the structure having a thick insulating layer thickness below the wiring that is, the wiring 103c on the insulating layer having the thickness H3
  • the wiring in the second wiring region 102 is represented by two types 103b and 103c, but the insulating layer thickness and wiring width of the wiring structure in the second wiring region 102 are limited to two types. Is not to be done.
  • the combination of the insulating layer thickness and the wiring width in the wiring structure in the second wiring region 102 is not limited.
  • a via (VIA) hole that is, a hole penetrating the insulating layer in the vertical direction is provided in a boundary region between the first wiring region 101 and the second wiring region 102, and the hole is formed as a conductor.
  • the structure is the same as that of the first embodiment except that the wiring 106 is formed so as to be connected to the ground electrode 105 via the conductor.
  • the wiring 106 is connected to the conductive film 105 as a ground electrode, but the positional relationship with the ground electrode is not limited as long as the wiring 106 is connected to the ground electrode. Further, the cross-sectional structure of the wiring 106 and the cross-sectional structure of the via-hole conductor are not limited to a rectangle.
  • One via-hole conductor may be connected, and the land and the ground electrode 105 may be connected by a second via-hole conductor that penetrates the lower insulating layer 104a.
  • This example will be described in detail later as a second embodiment. In this case, the first via-hole conductor and the second via-hole conductor may be shifted from each other without being aligned.
  • an insulating layer 104c is formed on the upper part of the structure of FIG. 4 as shown in FIG. 3, and grounded on the insulating layer 104c between the wiring 103b and the wiring 103c in the second wiring region 102 on the insulating layer 104c.
  • a wiring may be provided and connected to the ground electrode 105 via a via-hole conductor.
  • the thickness H1 of the insulating layer 104b is 40 ⁇ m
  • the wiring width W1 of the wiring 103a is 104 ⁇ m
  • the wiring thickness T1 is A microstrip line structure having a thickness of 12 ⁇ m and a microstrip line structure having a thickness H2 of the insulating layer 104 as the second wiring region 102 of 80 ⁇ m, a wiring width W2 of the wiring 103b of 215 ⁇ m, and a wiring thickness T2 of 12 ⁇ m, respectively It was formed on the same substrate by the method described in the first embodiment.
  • the inter-wiring distance G1 in the first wiring area 101 in the first embodiment is 100 ⁇ m
  • the inter-wiring distance G2 between the wiring 103a in the first wiring area 101 and the wiring 103b in the second wiring area 102 is 150 ⁇ m.
  • the insulating layer 104 a polycycloolefin-based insulating material having a relative dielectric constant of 1 GHz obtained by the cavity resonance method of 2.5 and a dielectric loss tangent of 1 GHz of 0.01 was used. Further, metallic copper having a resistivity of 1.8 ⁇ -cm was formed as the wirings 103a and 103b and the conductive film 105 by a plating method.
  • the occupied sectional area per wiring in the first wiring region 101 is 1, the occupied sectional area of the wiring in the multilayer wiring board 100 in Example 1 was 10.1.
  • the second wiring region 102 has the same structure as the first wiring region 101, except that it has a microstrip line structure in which the insulating layer 104 has a thickness H2 of 40 ⁇ m and the wiring 103b has a wiring width W2 of 104 ⁇ m.
  • the first wiring region 101 has the same structure as the second wiring region 102, except that it has a microstrip line structure with an insulating layer thickness of 80 ⁇ m and a wiring width of 215 ⁇ m. Similarly, the multilayer wiring board 100 was manufactured.
  • the transmission loss with respect to the signal frequency of the second wiring region 102 in the multilayer wiring substrate 100 was the same value as the transmission loss with respect to the signal frequency of the second wiring region 102 in Example 1.
  • Example 1 can reduce the occupied sectional area of the wiring as compared with Comparative Example 2.
  • FIG. 9 shows the relationship between the dielectric thickness (insulating layer thickness) and transmission loss obtained under the same conditions as in FIG. 8 except for the frequency of 5 GHz.
  • the transmission loss of the high-frequency signal can be reduced as in the first embodiment.
  • the dielectric thickness that is, the thickness of the insulating layer is increased, the relative dielectric constant and the dielectric loss tangent of the insulating layer. It can be confirmed that the effect of reducing the transmission loss due to the reduction in the frequency is remarkable.
  • the effect of reducing transmission loss is significant when the relative dielectric constant is 2.7 or less and the dielectric loss tangent is 0.015 or less.
  • Example 2 With reference to FIG. 10, the multilayer wiring board 100 which is the Example which combined the 2nd, 3rd embodiment demonstrated in FIG. 3, FIG. 4 is demonstrated.
  • This multilayer wiring board 100 can be referred to as a multi-dielectric thickness mixed / high impedance printed wiring board, and its structure suppresses a decrease in mounting density to a minimum while maintaining the GHz band on one printed wiring board 100. In particular, it has an area where ultra-high frequency signals of 10 GHz or higher can be transmitted with low power consumption.
  • a single printed wiring board 100 has a high-density mounting area 101 for transmitting a low frequency / DC power source of 1 GHz or less and a high frequency transmission area 102 capable of realizing high frequency transmission exceeding 1 GHz with low loss.
  • the wiring width W is formed as fine as possible to improve the mounting density.
  • the dielectric thickness H is not extremely reduced in order to suppress wiring loss.
  • the wiring height T 10 ⁇ m
  • This wiring can be realized by a smooth plating printed wiring technique.
  • the high frequency transmission region 102 has a first portion and a second portion.
  • This dielectric film thickness can be realized by applying a build-up multilayer printed wiring board forming method. In other words, the plating copper wiring on the lower dielectric resin film in the high-frequency transmission region 102 is removed by etching at the time of wiring patterning, and the second and third resin films are built up on the copper wiring to form a special process. This can be realized without newly introducing.
  • the characteristic impedance Z2 of the high-frequency transmission region 102 is 100 ⁇ or more. This is to reduce power consumption, suppress an increase in wiring width accompanying an increase in dielectric resin film thickness, and improve mounting density.
  • the wiring height T 10 ⁇ m
  • the width W2 ′ of the second portion wiring is larger (preferably twice or more) than the width W2 of the first portion wiring.
  • the boundary between the high-frequency transmission region 102 and the high-density mounting region 101 is provided with a noise shield by via holes in order to reduce electrical coupling of signals between wirings and suppress crosstalk noise superimposed on the transmission signal. Also in the high-frequency transmission region 102, a noise seal using a via-hole conductor is provided in order to reduce electrical coupling of signals between the wirings of the first part and the second part.
  • the following configuration is adopted instead of the configuration in which the single via-hole conductor is connected to the ground electrode (conductive film) 105 as shown in FIG.
  • a via hole conductor penetrating the lower insulating layer 104a is connected to the land provided on the surface of the lower insulating layer 104a and the ground electrode (conductive film) 105, and then the land provided on the surface of the lower insulating layer 104a is A via hole conductor penetrating the insulating layer 104b is connected, and a land provided on the surface of the upper insulating layer 104b and a land provided on the surface of the insulating layer 104c are connected by a via hole conductor.
  • This process flow can be realized in a wiring formation process of a build-up multilayer printed wiring board using a technique for forming smooth plating on a polycycloolefin resin.
  • a microstrip line structure was formed by the same process as in FIG. 11, and the high-frequency transmission characteristics were determined.
  • FIG. 13 shows a cross-sectional optical microscope observation image of a multi-dielectric thickness mixed / high impedance printed wiring board produced using a low dielectric constant / low dielectric loss / smooth plating dielectric resin film.
  • FIG. 14 shows the high-frequency transmission characteristics of the produced microstrip line.
  • the wiring metal loss is substantially equal to wiring resistance ⁇ (characteristic impedance) ⁇ 2, and therefore, even if the wiring resistance increases due to the miniaturization of the wiring, the increase in the wiring loss is prevented by increasing the characteristic impedance. Because it can. Since the wiring can be miniaturized by increasing the characteristic impedance in this way, transmission signals exceeding 10 GHz can be propagated by 10 cm or more while suppressing a decrease in in-plane mounting density even in the high-frequency signal transmission region. In addition, the power consumption per wiring can be suppressed to 1/2 or less of the conventional one.
  • FIG. 15 shows the measurement results of the transmission characteristics identical to those in FIG. 14 and the calculation results of the transmission characteristics obtained by the high frequency RLGC model.
  • the values shown in FIG. 12 were used for the dielectric properties and wiring dimensions of the polycycloolefin resin used in the model.
  • the actual measurement results and the calculation results of the high-frequency RLGC model are in good agreement, and there is no influence on the transmission characteristics due to the roughness of the dielectric-metal interface or the resin film interface due to the lamination of the dielectric resin film. I understand that.
  • Fig. 16 shows the transmittable distance calculated from the transmission characteristics of the fabricated microstrip line.
  • the propagation distance is defined as a signal propagation distance where / S21 / is ⁇ 3 dB or less.
  • fp 13.OGHz
  • fp 16.1GHz
  • FIG. 17 shows the power consumption at the time of 10 cm transmission per wiring calculated from this transmission characteristic.
  • the power consumption was reduced to 1/4 and a significant reduction in power consumption was achieved. Even in the low frequency range, we confirmed that the power consumption can be reduced by half because the characteristic impedance was doubled.
  • FIG. 18 shows the transmission characteristics of the prototyped microstrip line as a frequency fp that can be propagated with a distance of 10 cm suppressed to a loss of ⁇ 3 db, and the power consumption P board per wiring as compared with the conventional example.
  • Low dielectric constant, low dielectric loss, and multi-dielectric pressure mixed wiring structure using polycycloolefin resin as a dielectric resin film using smooth plating technology enables signal transmission at 10 GHz or higher Ultra-high frequency, low power consumption, and high-density printed wiring boards can be achieved with the following low power consumption while maintaining mounting density.
  • a polycycloolefin-based insulating material was used as the insulating layer 104, but it is not limited to this as long as the specific resistance measured by the JISC3005 is 1 k ⁇ -cm or more, such as an epoxy resin, Phenol resin, polyimide resin, polyester resin, fluororesin, modified polyphenyl ether resin, bismaleimide / triazine resin, modified polyphenylene oxide resin, silicon resin, acrylic resin, benzocyclobutene resin, polyethylene naphthalate resin, polycycloolefin resin, Examples include polyolefin resins, cyanate ester resins, and melamine resins.
  • metal copper was used as the material of the wirings 103a and 103b and the conductive film 105, but the material is not limited to this as long as the specific resistance measured by the JISC3005 is less than 1 k ⁇ -cm. Examples thereof include gold, silver, aluminum, nickel, and conductive carbon.
  • the method for forming the wirings 103a and 103b and the conductive film 105 is not limited to the plating method, and for example, a sputtering method, an organic metal CVD method, a bonding method of a metal film such as copper, or the like may be used.
  • the wiring structure according to the present invention can be used for wiring structures other than the microstrip wiring structure, for example, a strip wiring structure or other multilayer wiring structures.
  • first wiring area high density mounting area
  • Second wiring area high-frequency transmission area
  • 103a Wiring in the first wiring area
  • 103c Wiring in the second wiring area
  • 104a Insulating layer

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Abstract

　多層配線基板100は、配線103aと絶縁層104a、104bとを交互に積層した第１の配線領域101と、第１の配線領域101の絶縁層の厚みH1に対して絶縁層104の厚みH2が２倍以上でありかつ、配線幅W1に対して配線103bの幅W2が２倍以上である第２の配線領域102とを有する。第１の配線領域101と第２の配線領域102とが同一基板に一体的に形成されている。

Description

多層配線基板
　本発明は、LSI、IC等の半導体素子を搭載するための基板を含む多層配線基板に関し、特に高周波用途における電気信号損失を低減することのできる半導体素子搭載基板及び多層配線基板一般に関するものである。
　多層配線基板は、半導体素子を搭載して該半導体素子とともに同一パッケージに収容されて半導体装置を構成したり、あるいは複数の電子部品（半導体装置やその他の能動体部品、キャパシタや抵抗素子等の受動体部品等）を搭載して情報機器、通信機器、表示装置等の電子装置を構成したりするのに広く用いられている（例えば特許文献１参照）。これら半導体装置や情報機器等の近年の高速伝送化と小型化に伴い、信号周波数の高周波化と信号配線密度の高密度化が進み、高周波信号の伝送と高密度配線を同時に実現することが求められるようになった。
　しかしながら信号周波数の高周波化と信号配線密度の高密度化により、伝送損失が増大するため、伝送信号の信頼性を確保することが困難であり、信号配線の高密度化と高周波信号の伝送を同一基板上で実現する課題は解決されていなかった。
特開２００７－２８８１８０号公報
　本発明は上記の課題に鑑みて為されたものであり、高周波信号伝送部の伝送損失の低減と低周波信号伝送部の高密度化を同一基板上に実現する多層配線基板を提供することを目的とする。
　本発明によれば、複数の第１の配線層が第１の絶縁層を介して積層されている第１の配線領域と、該第１の絶縁層の厚さの２倍以上の厚さをもつ第２の絶縁層を有しかつ前記第１の配線層の幅の２倍以上の幅をもつ第２の配線層を前記第２の絶縁層上に設けた第２の配線領域とを有し、第１の配線領域と第２の配線領域とが同一基板に一体的に構成された多層配線基板が得られる。
　このような構成として、第１の配線領域において主として1GHz以下の周波数信号を伝送し、第２の配線領域において主として1GHzを越える高周波信号を好ましくは1cm以上の長距離高速伝送することで、第１の配線領域によって高実装密度を維持しつつ、第２の配線領域によって高周波信号を長距離伝送する場合の伝送信号の劣化を抑えることができる。すなわち、第１の配線領域を主として低周波信号伝送部として用い、第２の配線領域を主として高周波信号伝送部として用いる。
　本発明において、「絶縁体」あるいは「絶縁層」とは、JISC3005で測定した比抵抗が1kΩ-cm以上のものを言う。また、本発明において、「配線パターン」あるいは「配線」とはJISC3005で測定した比抵抗が1kΩ-cm未満の材料で形成された線路で、回路を含む概念で用いる。導体の断面形状は矩形に限らず、円形、楕円形、その他の形状であっても良い。また、絶縁体の断面形状も特に限定されない。
　本発明において、好ましくは、前記第２の配線領域が、前記第２の絶縁層の厚さより厚い第３の絶縁層と、該第３の絶縁層上に設けられた前記第２の配線層の幅よりも幅の大きい第３の配線層とを有する部分を含むようにすることができる。
　本発明において、好ましくは、前記第２の配線領域の絶縁層を構成する誘電体厚みを40μm以上、配線幅を30μm以上とすることで、主に1GHzを超える高周波信号を1cm以上の長距離伝送する場合の信号損失の劣化をより効果的に抑えることができる。
　本発明において、好ましくは、前記第１の配線領域と第２の配線領域の境界部の絶縁層に、該絶縁層を貫通して導体が形成され、該導体を接地することで、第１の配線領域と第２の配線領域の信号の相互の電気的結合を抑制し、相互の信号配線からの放射ノイズを抑制することができる。
　現在一般的に使用されている信号配線の特性インピーダンスは50Ωであるが、前記第１及び第２の配線領域の配線幅と誘電体（絶縁層）厚み及び配線厚みを、特性インピーダンスが好ましくは100Ω以上となるように設計することで、配線中を流れる電流を抑制し、伝送損失を低減することが可能となる。
　また、前記第１の配線領域と第２の配線領域の絶縁層が、誘電率2.7以下、誘電正接が0.015以下であるような絶縁材料を用いることで、伝送信号の劣化を抑えることが出来る。
　本発明によれば、第１の配線領域によって高実装密度を維持しつつ、第２の配線領域によって高周波信号を長距離伝送する場合の伝送信号の劣化を抑えることができ、多層配線基板の信号配線の高密度化と伝送信号の高周波化を同一基板上で実現可能となる。
本発明の第１の実施形態による多層配線基板の構造を示す断面図である。 図１に示す多層配線基板の作製フローを示す断面図である。 本発明の第２の実施形態による多層配線基板の構造を示す断面図である。 本発明の第３の実施形態による多層配線基板の構造を示す断面図である。 本発明の実施例１による伝送線路、及び比較例として多層配線基板中の第２の配線領域にマイクロストリップライン構造を形成した伝送線路の伝送損失と信号周波数の関係を示す図である。 比誘電率2.6、10GHzの誘電正接0.01の誘電体の場合について、配線幅、誘電体厚さ（絶縁層厚み）と伝送損失の関係について求めた特性図である。 誘電体厚さ（絶縁層厚み）と伝送損失の関係を、比誘電率2.6、10GHzの誘電正接0.01の誘電体の場合について求めた特性図である。 誘電体厚さ（絶縁層厚み）と伝送損失の関係を、比誘電率及び誘電正接が異なる場合について比較するために示した特性図である。 周波数条件以外は図８と同条件下で得られた誘電体厚さ（絶縁層厚み）と伝送損失の関係を示した特性図である。 本発明の実施例２による多層配線基板の構造を示す断面図である。 図１０に示す多層配線基板の作製フローを説明するための図である。 実施例２において用いたマイクロストリップラインの配線寸法の例を示した図である。 実施例２として試作された多層配線基板の断面光学顕微鏡観察像を示す写真である。 実施例２において作製されたマイクロストリップラインの伝送特性を示した図である。 実施例２において作製されたマイクロストリップラインの伝送特性と高周波RLGCモデルの計算結果を示した図である。 実施例２において作製されたマイクロストリップラインの伝送可能距離特性について示した図である。 実施例２において作製されたマイクロストリップラインの消費電力特性を示した図である。 実施例２において作製されたマイクロストリップラインの伝送特性を、距離10cmを-3dbの損失に抑えて伝搬可能な周波数ｆｐと、配線１本あたりの消費電力Pboardとして従来例と比較しつつ示す図である。
　（第１の実施形態）
　以下、本発明の第１の実施形態を図面に基づき説明する。
　図１に示すように、本発明の第１の実施形態に係わる回路基板としての多層配線基板100は、第１の配線領域（多層配線領域）101と第２の配線領域（多層配線領域）10２を有する。第１の配線領域（多層配線領域）101は、板状または膜状の絶縁層104a、104bと、配線103aとが交互に積層されてなる。第２の配線領域（多層配線領域）102は、第１の配線領域101における１層当たりの絶縁層厚みH1に対して２倍以上の絶縁層厚みH2を有する絶縁層104上に配線103bを有する。配線103bの配線幅W２は、第１の配線領域101の配線103aの配線幅W1に対して２倍以上としている。105は導電膜である。
　第１の実施形態の多層配線基板100は、例えば半導体素子パッケージ基板として用いられる。この多層配線基板100においては、主に半導体素子の端子から伝送する信号の周波数が1GHzを越えかつ伝送距離が1cmを越えるような用途には第２の配線領域102が用いられ、それ以外には第１の配線領域101が用いられる。
　第２の配線領域102中の絶縁層厚みH2は特に限定されないが、好ましくは40μm以上の膜厚とすることで、1GHz以上の高周波信号の伝送損失を大きく減少させることができる。配線103bの幅W2は特に限定されないが、好ましくは30μm以上の配線幅とすることで、1GHz以上の高周波信号の伝送損失を大きく減少させることができる。
　また、第１の配線領域101の特性インピーダンスは特に限定されないが，第２の配線領域102の配線幅と誘電体（絶縁層）厚み及び配線厚みを、特性インピーダンスが好ましくは100Ω以上となるように設計することで、配線中を流れる電流を抑制し、特に高周波における伝送損失を低減することができる。
　第１の配線領域101中の配線間距離G1は特に限定されない。第１の配線領域101と第２の配線領域102の境界における配線間距離G2は特に限定されないが、第２の配線領域102の絶縁層厚みH2以上にすることで、配線間の結合を抑え、クロストークノイズを抑制することができる。第１の配線領域101中の配線層の厚みT1は特に限定されない。第２の配線領域102中の配線層の厚みT2は特に限定されないが、伝送信号周波数をf 、配線103bの導電率をσ、絶縁層104の透磁率をμ とした場合、電磁波の配線への進入深さd は、
下記の数１で表される値d以上であることが好ましい。
Figure JPOXMLDOC01-appb-M000001
　第１の配線領域101と第２の配線領域102を同一基板に一体的に構成する方法は、例えば以下のようにして行われる。
　図２（ａ）に示すように、まず、絶縁層104（図１）の下部絶縁層104aをシート状に形成する。その下部絶縁層104aの下面に、導電膜105を形成すると共に、下部絶縁層104aの上部に配線層103を形成する。導電膜105および配線層103は、例えばCu膜をめっき法、スパッタ法、有機金属CVD法、Cu等の金属膜の接着法などにより形成することができる。
　次に、図２（ｂ）に示すように、配線層103をフォトリソグラフィ法などによりパターンニングして、所望パターンの配線103aを形成する。配線103aは第１の配線領域101中の配線パターンを構成するが、第２の配線領域102中の配線層はエッチング法などによって除去される。引き続き、図２（ｃ）に示すように配線103aが形成された下部絶縁層104aの上に、上部絶縁層104bを形成する。上部絶縁層104bは、例えば下部絶縁層104aと同様にしてシート状に形成され、下部絶縁層104aの上に例えばプレス法により張り合わされる。
　その後、図２（ｄ）に示すように、上部絶縁層104bの上に配線層103を形成する。続いて、図２（ｅ）に示すように上部絶縁層104b上の配線層103をフォトリソグラフィ法などによりパターニングして、第１の配線領域101の配線103aを上部絶縁層104b上にも形成すると共に、第２の配線領域102の配線103bを上部絶縁層104b上に形成する。
　なお、上部絶縁層104bは、例えばスピンコート法や塗布法などで形成してもよい。
（第２の実施形態）
　次に、図３を参照して第２の実施形態について説明する。
　図３に示すように、第２の実施形態では、図１で説明した最上層の配線103a、103b上に絶縁層104cが形成されると共に、絶縁層104c上の第１の配線領域101に配線103aが、第２の配線領域102のうち、配線103bが形成されている第１の部分ではない第２の部分に配線103cが、それぞれ形成されている。第２の配線領域102の第２の部分では、最上層の配線103cの下の絶縁層には配線層が形成されておらず、該絶縁層の厚さH3は絶縁層厚みH1の３倍以上となっている。また配線103cの幅W3も好ましくは第１の部分の配線103bの幅W2よりも大きくする。第２の実施形態では、第２の配線領域（多層配線領域）102が、第１の配線領域（多層配線領域）101の１層当たりの絶縁層厚みH1に対して２倍以上の複数種類の絶縁層厚みH2、H3で規定される絶縁層104を有し、かつ配線103aの配線幅W1に対して２倍以上の複数種類の配線幅W2、W3で規定される配線103b、103cを有する点以外は、第１の実施形態と同様な構成を有する。
　以下、各実施形態では、前記第１の実施形態と共通する部材には同一符号を付し、その説明を一部省略し、以下、相違点のみについて詳細に説明する。
　第２の実施形態では、第２の配線領域102中の複数種類の絶縁層厚みを有する配線のうち、配線下部の絶縁層厚みが厚い構造のもの、すなわち厚みH3の絶縁層上の配線103cの方が、より高周波信号の伝送損失を抑制できる。なお、図３では第２の配線領域102中の配線を103bと103cの２種類で代表させているが、第２の配線領域102中の配線構造の絶縁層厚みと配線幅は２種類に限定されるものではない。また、第１の配線領域101の配線構造との関係を満たしていれば、第２の配線領域102中の配線構造における絶縁層厚みと配線幅の組み合わせは限定されない。
（第３の実施形態）
　図４を参照して第３の実施形態について説明する。
　第３の実施形態は、第１の配線領域101と第２の配線領域102との境界領域において、ビア（ＶＩＡ）ホール、すなわち絶縁層を縦方向に貫通する穴を設け、その穴を導電体で埋めて、該導電体を介して配線106を接地電極105に接続するように形成する点以外は、第１の実施形態と同様な構成を有する。接地電極105に接続されたビアホール導電体および配線106を配置することで、第１の配線領域101中の配線の信号と第２の配線領域102中の配線の信号との電気的結合を抑制し、第２の配線領域102中を伝送する信号に対するノイズを抑制することができる。
　図４では、配線106を接地電極としての導電膜105に接続しているが、配線106は接地電極に接続していれば、接地電極との位置関係は限定されない。また、配線106の断面構造やビアホール導電体の断面構造は矩形に限定されない。
　また、図４のように一つのビアホール導電体で接地電極（導電膜）105に接続する構成とする代わりに、まず下部絶縁層104aの表面へ設けたランドへ、上部絶縁層104bを貫通する第１のビアホール導電体で接続し、そのランドと接地電極105とを下部絶縁層104aを貫通する第２のビアホール導電体で接続してもよい。この例は、実施例２として後で詳しく説明する。この場合、第１のビアホール導電体と第２のビアホール導電体は一直線とせずに、ずらして配置してもよい。
　また、図４の構造の上部に図３のように絶縁層104cを形成すると共に、絶縁層104c上の第２の配線領域102内における配線103bと配線103cとの間における絶縁層104c上に接地配線を設けてビアホール導電体を介して接地電極105へ接続させるようにしてもよい。
［実施例］
　以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、この実施例に限定されない。
（実施例１）
　図１を参照すると、前記第１の実施形態に記載の多層配線構造による第１の配線領域101として絶縁層104bの厚みH1が40μmであり、配線103aの配線幅W1が104μm、配線厚みT1が12μmであるマイクロストリップライン構造と、第２の配線領域102として絶縁層104の厚みH2が80μmであり、配線103bの配線幅W2が215μm、配線厚みT2が12μmであるマイクロストリップライン構造を、それぞれ前記第１の実施形態に記載の方法で同一基板上に形成した。
　本実施例１における第１の配線領域101中の配線間距離G1は100μmであり、第１の配線領域101の配線103aと第２の配線領域102の配線103bの配線間距離G2は150μmであった。なお、絶縁層104として、空洞共振法によって求めた1GHzの比誘電率が2.5であり、かつ1GHzの誘電正接が0.01であるようなポリシクロオレフィン系絶縁材料を用いた。また、配線103a、103b、導電膜105として抵抗率が1.8μΩ-cmである金属銅をめっき法により形成した。
　この多層配線基板100中の第２の配線領域102の信号周波数に対する伝送損失をSパラメータ法により測定した結果を図５に実線で示す。
　また、第１の配線領域101の配線１本あたりの占有断面積を１とした場合、実施例１における多層配線基板100中の配線の占有断面積は10.1であった。
（比較例１）
　第２の配線領域102として、第１の配線領域101と同一の構造を有する、絶縁層104の厚みH2が40μmであり、配線103bの配線幅W2が104μmであるマイクロストリップライン構造を有する点以外は、前記実施例１と同様にして多層配線基板100を製造した。この第２の配線領域102の信号周波数に対する伝送損失をSパラメータ法により測定した結果を図５に破線で示す。
　また、第１の配線領域101の配線１本あたりの占有断面積を１とした場合、比較例１における多層配線基板100中の配線の占有断面積は7.0であった。
（比較例２）
　第１の配線領域101として、第２の配線領域102と同一の構造を有する、絶縁層厚みが80μmであり、配線幅が215μmであるマイクロストリップライン構造を有する点以外は、前記実施例１と同様にして多層配線基板100を製造した。
　この多層配線基板100中の第２の配線領域102の信号周波数に対する伝送損失は、実施例１の第２の配線領域102の信号周波数に対する伝送損失と同等の値となった。
　また、第１の配線領域101の配線１本あたりの占有断面積を１とした場合、比較例２における多層配線基板100中の配線の占有断面積は29.9であった。
　図５に示すように、実施例１の方が比較例１に比較して、高周波信号の伝送損失を低減できていることが確認できた。また、実施例１の方が比較例２に比較して配線の占有断面積を小さくすることが可能であることを確認した。
　図６は、比誘電率εr=2.6、10GHzの誘電正接tanδ=0.01の誘電体の場合について配線幅W、誘電体厚さ（絶縁層厚み）Hと伝送損失の関係について求めた特性図である。
　また、図７は誘電体厚さ（絶縁層厚み）と伝送損失の関係を、比誘電率εr=2.6、10GHzの誘電正接tanδ=0.01の誘電体の場合について求めた特性図である。図７に示すように、絶縁層の厚さを40μm以上とすると、伝送損失が極めて低減する。
　一方、図８は10GHzの信号の伝送における誘電体厚さ（絶縁層厚み）と伝送損失の関係を、比誘電率εr=2.6、10GHzの誘電正接tanδ=0.01の誘電体（図中、左側）と、比誘電率εr=3.4、10GHzの誘電正接tanδ=0.023の誘電体（図中、右側）とで比較するために示した図である。
　図９は、周波数5GHz以外は図８と同条件下で得られた誘電体厚さ（絶縁層厚み）と伝送損失の関係を示す。図９の左側に示すように、絶縁層の比誘電率εr=2.6、誘電正接tanδ=0.01とすると、図９の右側に比べて伝送損失が極めて低減することがわかる。
　図６～図９からも、実施例１と同様に高周波信号の伝送損失を低減できることが確認でき、特に誘電体厚さ、すなわち絶縁層厚みを厚くすること、絶縁層の比誘電率および誘電正接を小さくすることによる伝送損失の低減効果が顕著であることが確認できる。なお、伝送損失の低減効果は、比誘電率が2.7以下、誘電正接が0.015以下で顕著である。
（実施例２）
　図１０を参照して、図３、図４で説明した第２、第３の実施形態を組み合わせた実施例である多層配線基板100について説明する。この多層配線基板100は、複数誘電体厚混載・高インピーダンスプリント配線基板と呼ぶことができ、その構造は、実装密度の低下を最小限度に抑制しつつ、一つのプリント配線基板100上にGHz帯域、特に10GHz以上の超高周波信号を低消費電力で伝送可能な領域を持つ。
　この複数誘電体厚混載・高インピーダンスプリント配線基板の特徴をまとめると以下の通りである。
　Ａ）一つのプリント配線基板100上に1GHz以下の低周波・直流電源を伝送するための高密度実装領域101と、1GHzを越える高周波伝送を低損失で実現可能な高周波伝送領域102を有する。
　Ｂ）高密度実装領域101は、配線幅Wを可能な限り微細に形成し、実装密度の向上を図る。誘電体厚みHは配線損失を抑えるために、極端な薄膜化は行わない。また、高密度実装領域101の配線特性インピーダンスZ1を125Ω以上に保ち、低消費電力を実現するためにも、誘電体膜の薄膜化は抑える必要がある。例えば比誘電率εr＝2.60のポリシクロオレフィン樹脂フィルムを用い、誘電体膜厚をH1＝40μm、配線高さT＝10μmとした場合、特性インピーダンスZ１＝125Ωとなる配線幅は、W１＝9.4μmである。この配線は、平滑めっきプリント配線技術によって実現可能である。
　Ｃ）高周波伝送領域102は、第１の部分と第２の部分とを有する。配線金属損失を抑制するために誘電体膜厚を第１の部分では高密度実装領域101の誘電体膜厚の２倍(H2＝2×H1)またはそれ以上にし、第２の部分では３倍(H2’＝3×H1)またはそれ以上とする。この誘電体膜厚は、ビルドアップ多層プリント配線基板の形成方法を応用することで実現可能である。すなわち高周波伝送領域102における下層誘電体樹脂膜上のめっき銅配線を、配線パターニング時にエッチングにより除去し、その上に２層目、および３層目の樹脂膜をビルドアップすることで、特殊な工程を新たに導入することなく実現可能である。高周波伝送領域102の特性インピーダンスZ2は100Ω以上とする。これは消費電力を低下させるとともに、誘電体樹脂膜厚の増加に伴う配線幅の増加を抑制し、実装密度を向上させるためである。例えば、比誘電率εr＝2.60の誘電体樹脂膜を用い、誘電体膜厚をH2＝80μm、配線高さT＝10μmとした場合、特性インピーダンスZ2＝50Ωとなる配線幅は、W2＝209μmである。一方、特性インピーダンスZ2＝100Ωで配線を設計した場合、W2＝52μmとなり、1/2の消費電力を実現しながら配線幅の増大を抑制できる。なお、第２の部分の配線の幅W2’は、第１の部分の配線の幅W2よりも大きく（好ましくは２倍以上に）してある。
　Ｄ）高周波伝送領域102と高密度実装領域101の境界は、配線間の信号の電気的結合を低減し伝送信号に重畳するクロストークノイズを抑制するために、ビアホールによるノイズシールドを設ける。高周波伝送領域102においても、第１の部分と第２の部分との配線間の信号の電気的結合を低減するためにビアホール導電体によるノイズシールを設けてある。前述した図４のように一つのビアホール導電体で接地電極（導電膜）105に接続する構成に代えて、本実施例では以下のような構成を採用している。まず下部絶縁層104aを貫通するビアホール導電体で下部絶縁層104aの表面に設けたランドと接地電極（導電膜）105とを接続し、続いて下部絶縁層104aの表面に設けたランドを、上部絶縁層104bを貫通するビアホール導電体で接続し、更に上部絶縁層104bの表面に設けたランドと絶縁層104cの表面に設けたランドをビアホール導電体で接続している。
　実施例２による複数誘電体厚混載・高インピーダンスプリント配線基板の効果を実証するために、以下の実験を行った。
　まず、複数誘電体厚混載・高インピーダンスプリント配線基板を、図１１に示すビルドアップ多層プリント配線基板の作製フローによって試作した。誘電体樹脂膜には厚さH＝40μmのポリシクロオレフィン樹脂を用い、高密度実装領域101として誘電体厚みH１＝40μm、配線幅W1＝10μm、配線高さT＝10μmの配線を持つ領域(特性インピーダンスZ1＝123Ω)と、高周波伝送領域102としてH2＝80μm、W2＝50μm、T＝10μmのマイクロストリップラインを持つ配線領域(特性インピーダンスZ2＝101Ω)を同一基板上に試作し、複数誘電体厚混載・高インピーダンスプリント配線基板を実証した。
　高周波伝送領域102では、１層目の銅めっき配線をエッチング時に除去することで、２層目の誘電体樹脂膜と併せて膜厚を2×H＝H2＝80μmとする。このプロセスフローは、ポリシクロオレフィン樹脂上に平滑めっきを形成する技術を用いたビルドアップ多層プリント配線基板の配線形成工程で実現可能である。
　次に、高周波伝送領域102の伝送特性を確認するために、図１１と同様のプロセスによってマイクロストリップライン構造を形成し、その高周波伝送特性を判定した。誘電体膜厚は、H＝40μmのポリシクロオレフィン樹脂を２層あるいは３層重ねることによってH2＝80μmとH2’＝120μmとした。配線の特性インピーダンスは、Z0＝50Ωと、Z0＝100Ωの二種類を試作した。試作したマイクロストリップライン構造の配線寸法を図１２に示す。
　上記のマイクロストリップラインの伝送特性と、H＝40μmのマイクロストリップラインの伝送特性の実測値を比較することによって、誘電体膜厚の違いが伝送特性に与える影響を実測し、複数誘電体厚混載・高インピーダンスプリント配線基板の優位性を実証することとした。また高周波RLGCモデルによって上記の複数誘電体厚混載・高インピーダンスプリント配線基板の伝送特性を解析し、その優位性を確認した。
　図１３に、低誘電率・低誘電損失・平滑めっき誘電体樹脂膜を用いて作製した、複数誘電体厚混載・高インピーダンスプリント配線基板の、断面光学顕微鏡観察像を示す。図中左側の高密度実装領域としてH1＝40μmの誘電体膜１層ごとに幅W1＝10μmの配線が形成されており、図中左側の高周波伝送領域として誘電体膜２層分の膜厚H2＝80μmに、配線幅W2＝50μmの配線が正確に形成されている。これにより、複数誘電体厚混載・高インピーダンスプリント配線基板を、ビルドアップ多層プリント配線基板プロセスによって形成可能なことを示している。
　図１４に、作製したマイクロストリップラインの高周波伝送特性を示す。低誘電率・低誘電損失・平滑めっき誘電体樹脂膜を用いて伝送損失を低減した上で、誘電体膜厚をH2＝80μmあるいはH2’＝120μmにすることで、-3dB/10cmの伝送損失で1OGHzを越える超高周波伝送を実現している。特性インピーダンスをZ0＝100Ωとして配線を微細化しても伝送損失はZ0＝50Ωのマイクロストリップラインとほぼ同じ損失に抑制されることを実証した。これは、配線金属損失が、配線抵抗÷（特性インピーダンス）×２、とほぼ等しいために、配線の微細化によって配線抵抗が増大しても、特性インピーダンスを増大させることによって配線損失の増大を防ぐことができるためである。このように、特性インピーダンスを高くすることによって配線を微細化することができるため、高周波信号伝送領域でも面内での実装密度の低下を抑制しながら、1OGHzを越える伝送信号を10cm以上伝搬可能であり、かつ配線１本あたりの消費電力を従来の1/2以下に抑制することが可能となる。
　図１５に、図１４と同一の伝送特性の実測結果と高周波RLGCモデルによって得られた伝送特性の計算結果を示す。モデルに用いたポリシクロオレフィン樹脂の誘電体特性、配線寸法は図１２の値を用いた。配線抵抗率はρ＝1.72μΩ－cmとおき、表面荒れによる配線損失の増大は考慮しない。それぞれの膜厚において、実測結果と高周波RLGCモデルの計算結果が良い一致を見ており、誘電体-金属界面の荒れや、誘電体樹脂膜の積層による樹脂膜界面が伝送特性に与える影響がないことが分かる。
　図１６に、作製したマイクロストリップラインの伝送特性から計算した伝送可能距離を示す。伝搬可能距離は、/S21/が-3dB以下となる信号伝搬距離と定義している。プリント配線基板上でおおよそ必要な伝送距離10cmで比較するとH2＝80μm・Z0＝100Ωでfp＝13.OGHz、H2’＝120μm・Z0＝100Ωではfp＝16.1GHzという超高周波が伝搬可能であることを実証した。
　図１７に、この伝送特性から計算した配線１本あたり、10cm伝送時の消費電力を示す。特性インピーダンスZ0を100Ωと高くし、かつ伝送損失を低減したことで、1OGHzの信号を伝送する際の配線一本当たり、10cm当たりの消費電力はH2＝80μm・Z0＝100Ωの場合でPboard＝13.3mW、H2’＝120μm・Z0＝100ΩではPboard＝12.6mWの消費電力と、従来、エポキシ樹脂上に形成したH＝40μm・Z0＝50Ωのマイクロストリップラインの消費電力51.3mWに比べて約1/4の消費電力に抑え、大幅な低消費電力化を実現した。低周波領域でも、特性インピーダンスを２倍にしたために、消費電力を1/2に低減できることを確認した。
　図１８には、試作したマイクロストリップラインの伝送特性を、距離10cmを-3dbの損失に抑えて伝搬可能な周波数ｆｐと、配線１本あたりの消費電力Pboardとして従来例と比較しつつ示す。低誘電率・低誘電損失・平滑めっき技術を用いたポリシクロオレフィン樹脂を誘電体樹脂膜として用いた複数誘電体圧混載配線構造を用いることで、10GHz以上の信号伝送を、従来の1/2以下の低消費電力で、実装密度を維持しながら達成できる、超高周波・低消費電力・高密度プリント配線基板が実現できる。
　なお、上記各実施例において絶縁層104としてポリシクロオレフィン系絶縁材料を用いたが、前記JISC3005で測定した比抵抗が1kΩ-cm以上の絶縁体であればこれに限定されず、例えばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、フッ素樹脂、変性ポリフェニルエーテル樹脂、ビスマレイミド・トリアジン樹脂、変性ポリフェニレンオキサイド樹脂、ケイ素樹脂、アクリル樹脂、ベンゾシクロブテン樹脂、ポリエチレンナフタレート樹脂、ポリシクロオレフィン樹脂、ポリオレフィン樹脂、シアネートエステル樹脂及びメラミン樹脂などが例示される。また、実施例において、配線103a、103b及び導電膜105の材料として金属銅を用いたが、前記JISC3005で測定した比抵抗が1kΩ-cm未満の材料であればこれに限定されず、例えば銅、金、銀、アルミニウム、ニッケル、導電性カーボンなどが例示される。また、配線103a、103b及び導電膜105の形成方法は、めっき法に限定されず、例えばスパッタ法、有機金属CVD法、銅などの金属膜の接着法などを用いても良い。
　また、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。例えば、本発明に係わる配線構造は、マイクロストリップ配線構造以外の配線構造、例えばストリップ配線構造、あるいはその他の多層配線構造にも用いることができる。
　以下に、本発明が取り得る態様について記載する。
（態様１）
　上記各実施形態による多層配線基板を半導体素子の搭載基板として用いたことを特徴とする半導体装置。
（態様２）
　前記半導体素子と前記多層配線基板とが同一パッケージに収容されていることを特徴とする態様１の半導体装置。
（態様３）
　前記第１の配線領域には周波数が1GHz以下の信号が伝送され、前記第２の配線領域には周波数が1GHzを越える信号が伝送されることを特徴とする態様１または２の半導体装置。
（態様４）
　前記第２の配線領域には信号を1cm以上伝送する部分を含むことを特徴とする態様１から３のいずれかの半導体装置。
（態様５）
　上記各実施形態による多層配線基板を複数の電子部品の搭載基板として用いたことを特徴とする電子装置。
（態様６）
　前記複数の電子部品と前記多層配線基板とが同一容器に収容されていることを特徴とする態様５の電子装置。
（態様７）
　前記第１の配線領域には周波数が1GHz以下の信号が伝送され、前記第２の配線領域には周波数が1GHzを越える信号が伝送されることを特徴とする態様５または６の電子装置。
（態様８）
　前記第２の配線領域には信号を1cm以上伝送する部分を含むことを特徴とする態様５から態様７のいずれかの電子装置。
　　100　　多層配線基板
　　101　　第１の配線領域（高密度実装領域）
　　102　　第２の配線領域（高周波伝送領域）
　　103a　　第１の配線領域中の配線
　　103b、103c　　第２の配線領域中の配線
　　104、104a、104b　　絶縁層
　　105　　導電膜（接地電極）

Claims (14)

  1. 　複数の第１の配線層が第１の絶縁層を介して積層されている第１の配線領域と、該第１の絶縁層の厚さの２倍以上の厚さをもつ第２の絶縁層を有しかつ前記第１の配線層の幅の２倍以上の幅をもつ第２の配線層を前記第２の絶縁層上に設けた第２の配線領域とを有し、前記第１の配線領域と前記第２の配線領域とが同一基板に一体的に形成されていることを特徴とする多層配線基板。
  2. 　前記第２の配線領域が、前記第２の絶縁層の厚さより厚い第３の絶縁層と、該第３の絶縁層上に設けられた前記第２の配線層の幅よりも幅の大きい第３の配線層とを有する部分を含むことを特徴とする請求項１に記載の多層配線基板。
  3. 　前記第２の配線領域における配線層の配線幅が30μm以上でかつ絶縁層の厚さが40μm以上であることを特徴とする請求項１または２に記載の多層配線基板。
  4. 　前記第１の配線領域と前記第２の配線領域との境界部の絶縁層に、該絶縁層を貫通して導体が形成され、該導体が接地されていることを特徴とする請求項１から３のいずれか１項に記載の多層配線基板。
  5. 　前記第２の配線領域における配線層によって形成される配線パターンの特性インピーダンスが100Ω以上であることを特徴とする請求項１から４のいずれか１項に記載の多層配線基板。
  6. 　前記第２の配線領域における絶縁層の比誘電率が2.7以下でかつ誘電正接が0.015以下であることを特徴とする請求項１から５のいずれか１項に記載の多層配線基板。
  7. 　請求項１から６のいずれか１項に記載の多層配線基板を半導体素子の搭載基板として用いたことを特徴とする半導体装置。
  8. 　前記半導体素子と前記多層配線基板とが同一パッケージに収容されていることを特徴とする請求項７に記載の半導体装置。
  9. 　前記第１の配線領域には周波数が1GHz以下の信号が伝送され、前記第２の配線領域には周波数が1GHzを越える信号が伝送されることを特徴とする請求項７または８に記載の半導体装置。
  10. 　前記第２の配線領域には1GHzを越える信号を1cm以上伝送する部分を含むことを特徴とする請求項７から９のいずれか１項に記載の半導体装置。
  11. 　請求項１から６のいずれか１項に記載の多層配線基板を複数の電子部品の搭載基板として用いたことを特徴とする電子装置。
  12. 　前記複数の電子部品と前記多層配線基板とが同一容器に収容されていることを特徴とする請求項１１に記載の電子装置。
  13. 　前記第１の配線領域には周波数が1GHz以下の信号が伝送され、前記第２の配線領域には周波数が1GHzを越える信号が伝送されることを特徴とする請求項１１または１２に記載の電子装置。
  14. 　前記第２の配線領域には1GHzを越える信号を1cm以上伝送する部分を含むことを特徴とする請求項１１から１３のいずれか１項に記載の電子装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012063918A1 (ja) * 2010-11-12 2012-05-18 国立大学法人東北大学 多層配線基板
JP2012169365A (ja) * 2011-02-10 2012-09-06 Fujikura Ltd プリント配線板
JP2013077769A (ja) * 2011-09-30 2013-04-25 Nippon Zeon Co Ltd 回路基板
WO2014192322A1 (ja) * 2013-05-31 2014-12-04 住友電気工業株式会社 高周波用プリント配線板及び配線材料
JP2015008260A (ja) * 2013-05-31 2015-01-15 住友電気工業株式会社 高周波用プリント配線板
JP2015012197A (ja) * 2013-06-28 2015-01-19 住友電気工業株式会社 フレキシブルプリント配線板
JP2017059730A (ja) * 2015-09-17 2017-03-23 富士通コンポーネント株式会社 光受信モジュール及び光受信モジュールの製造方法
JP2017195221A (ja) * 2016-04-18 2017-10-26 日東電工株式会社 配線回路基板およびその製造方法
CN107801294A (zh) * 2016-09-06 2018-03-13 日东电工株式会社 布线电路基板及其制造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101909401B (zh) * 2009-06-05 2013-11-06 鸿富锦精密工业（深圳）有限公司 印刷电路板结构
US9401330B1 (en) * 2009-10-13 2016-07-26 Altera Corporation IC package with non-uniform dielectric layer thickness
TWI659322B (zh) * 2010-02-12 2019-05-11 新思科技股份有限公司 擴展具有不同傳輸線長度的模擬方法與裝置
JP5859219B2 (ja) * 2011-04-22 2016-02-10 日本オクラロ株式会社 差動伝送線路、及び通信装置
US8513815B2 (en) 2011-07-21 2013-08-20 International Business Machines Corporation Implementing integrated circuit mixed double density and high performance wire structure
US20130153266A1 (en) * 2011-12-19 2013-06-20 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
CN103260336B (zh) * 2012-02-20 2016-01-27 联想(北京)有限公司 一种pcb板及电子设备
TWI732753B (zh) 2015-05-13 2021-07-11 日商新力股份有限公司 傳送線路
US9917044B2 (en) * 2015-05-13 2018-03-13 Intel Corporation Package with bi-layered dielectric structure
US9986651B2 (en) * 2015-10-30 2018-05-29 Dell Products, Lp Method for mitigating signal attenuation in printed circuit board connections
JP6819268B2 (ja) * 2016-12-15 2021-01-27 凸版印刷株式会社 配線基板、多層配線基板、及び配線基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113904A (ja) * 1997-06-12 1999-01-06 Oki Electric Ind Co Ltd 高周波用チップキャリアおよびそれを用いた半導体光制御素子の実装構造
JP2003133471A (ja) * 2001-10-26 2003-05-09 Sumitomo Metal Ind Ltd 高周波信号用の配線基板
JP2006074014A (ja) * 2004-08-06 2006-03-16 Toyota Industries Corp 多層プリント基板、及びマイクロストリップラインのインピーダンス管理方法
JP2008109331A (ja) * 2006-10-25 2008-05-08 Nec Corp 伝送線路及びこれを有する配線基板並びに半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878940A (ja) * 1994-09-01 1996-03-22 Hitachi Ltd マイクロストリップ伝送線路基板およびその製造方法とそれを用いた回路モジュール
JP3219067B2 (ja) * 1999-01-08 2001-10-15 日本電気株式会社 集積回路
JP3877132B2 (ja) 2000-11-20 2007-02-07 富士通株式会社 多層配線基板及び半導体装置
JP4079927B2 (ja) * 2004-09-16 2008-04-23 Ｔｄｋ株式会社 多層基板及びその製造方法
JP2006351647A (ja) 2005-06-14 2006-12-28 Hitachi Ltd 配線基板
JP2007288180A (ja) 2006-03-24 2007-11-01 Kyocera Corp 配線構造、多層配線基板および電子装置
JP4969993B2 (ja) * 2006-11-01 2012-07-04 日本メクトロン株式会社 多層フレキシブルプリント配線板およびその製造法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113904A (ja) * 1997-06-12 1999-01-06 Oki Electric Ind Co Ltd 高周波用チップキャリアおよびそれを用いた半導体光制御素子の実装構造
JP2003133471A (ja) * 2001-10-26 2003-05-09 Sumitomo Metal Ind Ltd 高周波信号用の配線基板
JP2006074014A (ja) * 2004-08-06 2006-03-16 Toyota Industries Corp 多層プリント基板、及びマイクロストリップラインのインピーダンス管理方法
JP2008109331A (ja) * 2006-10-25 2008-05-08 Nec Corp 伝送線路及びこれを有する配線基板並びに半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2284882A4 *

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012063918A1 (ja) * 2010-11-12 2012-05-18 国立大学法人東北大学 多層配線基板
CN103222352A (zh) * 2010-11-12 2013-07-24 国立大学法人东北大学 多层布线基板
JP2012169365A (ja) * 2011-02-10 2012-09-06 Fujikura Ltd プリント配線板
JP2013077769A (ja) * 2011-09-30 2013-04-25 Nippon Zeon Co Ltd 回路基板
WO2014192322A1 (ja) * 2013-05-31 2014-12-04 住友電気工業株式会社 高周波用プリント配線板及び配線材料
JP2015008260A (ja) * 2013-05-31 2015-01-15 住友電気工業株式会社 高周波用プリント配線板
US10383215B2 (en) 2013-05-31 2019-08-13 Sumitomo Electric Industries, Ltd. Radio-frequency printed circuit board and wiring material
JP2015012197A (ja) * 2013-06-28 2015-01-19 住友電気工業株式会社 フレキシブルプリント配線板
JP2017059730A (ja) * 2015-09-17 2017-03-23 富士通コンポーネント株式会社 光受信モジュール及び光受信モジュールの製造方法
JP2017195221A (ja) * 2016-04-18 2017-10-26 日東電工株式会社 配線回路基板およびその製造方法
CN107801294A (zh) * 2016-09-06 2018-03-13 日东电工株式会社 布线电路基板及其制造方法
JP2018041795A (ja) * 2016-09-06 2018-03-15 日東電工株式会社 配線回路基板およびその製造方法

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