WO2009096464A1 - 半導体装置およびその製造方法 - Google Patents

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Fujio Masuoka
Shintaro Arai
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Unisantis Electronics (Japan) Ltd.
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    • H01L29/78642—Vertical transistors

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a SGT (Surrounding Gate Transistor) which is a vertical MOS transistor having a columnar semiconductor and having a side wall as a channel region and a gate electrode surrounding the channel region.
  • SGT Standardrounding Gate Transistor
  • the present invention relates to a structure and a manufacturing method thereof.
  • a vertical transistor SGT having a columnar semiconductor formed on the surface of a semiconductor substrate and a gate formed on the sidewall to surround the columnar semiconductor layer.
  • patent document 1 and patent document 2 Since the source, gate, and drain of the SGT are arranged in the vertical direction, the occupied area can be greatly reduced as compared with the conventional planar type transistor. Further, since the gate surrounds the channel region, the channel controllability by the gate can be effectively improved and the steep subthreshold characteristic can be obtained as the columnar semiconductor dimensions are reduced. Furthermore, by setting the columnar semiconductor concentration and dimensions so that the columnar semiconductor is completely depleted, an improvement in mobility due to electric field relaxation in the channel region can be expected. For this reason, when SGT is used, higher integration and higher performance can be realized at the same time as compared with a conventional planar transistor.
  • the first SGT formation method is a method of Patent Document 1, and after forming a columnar semiconductor layer by etching first, a gate insulating film and a gate conductive film are formed on the columnar semiconductor layer by a desired film thickness, In this method, the gate electrode is formed by etching.
  • a second SGT formation method is a method of Patent Document 2, in which a gate conductive film is first formed, a contact hole is formed so as to penetrate the gate conductive curtain, and a gate insulating film and a contact hole are formed inside the contact hole. In this method, a columnar semiconductor layer is formed.
  • a semiconductor device including a circuit formed by a transistor and a method for manufacturing the semiconductor device including a simple inverter having a circuit configuration and a method for manufacturing the semiconductor device are illustrated as examples. Will be described.
  • FIG. 123A shows an equivalent circuit of a CMOS inverter designed using the SGT of Patent Document 1
  • FIG. 123B shows a layout of the CMOS inverter, and AA ′ cut line in the layout of FIG. 123B.
  • FIG. 123 (c) shows the cross-sectional structure of FIG. Referring to FIGS. 123B and 123C, an N well 1302 and a P well 1303 are formed on a Si substrate 1301, and a columnar silicon layer 1305 for forming a PMOS in the N well region is formed on the Si substrate surface.
  • a columnar silicon layer 1306 for forming an NMOS is formed in the P well region, and a gate 1308 is formed so as to surround each columnar silicon layer.
  • the P + drain diffusion layer 1310 formed at the bottom of the columnar semiconductor forming the PMOS and the N + drain diffusion layer 1312 formed at the bottom of the columnar semiconductor forming the NMOS are connected to the output terminal Vout14, and the columnar silicon layer forming the PMOS
  • the source diffusion layer 1309 formed on the upper side is connected to the power supply potential Vcc14
  • the source diffusion layer 1311 formed on the upper part of the columnar silicon layer forming the NMOS is connected to the ground potential Vss14
  • the common gate 1308 of PMOS and NMOS is A CMOS inverter is formed by being connected to the input terminal Vin14.
  • the occupied area of the transistor itself is smaller than that of the conventional planar type transistor.
  • the element isolation is formed by LOCOS, the element isolation width is increased, the area efficiency in the integrated circuit is low, and the effect of area reduction by SGT cannot be fully utilized.
  • the drain diffusion layer (1310, 1312) is lined with a contact in order to reduce the resistance, Since contacts must be formed in almost all regions on the drain diffusion layer, the degree of freedom in routing the first layer wiring is significantly limited.
  • FIG. 124 (a) is an equivalent circuit diagram of the NMOS sense amplifier
  • FIG. 124 (b) is a plan view of the NMOS sense amplifier
  • FIG. 124 (c) is an AA ′ in the plan view of FIG. 124 (b). This is a cross-sectional structure of the cut line.
  • a flip-flop is formed by NMOSs Qn151 and Qn152, and NMOSs Qn151 and Qn152 are connected to bit lines BL and BLB, respectively.
  • Q151 and Q152 are connected to Qn153 which is an NMOS for activating the sense amplifier, and the source of Qn153 is connected to Vss15 which is a ground potential.
  • a P well 1322 is formed on the Si substrate 1321, and a plurality of columnar silicon layers (1323 to 1328) are formed on the surface of the Si substrate.
  • the two columnar silicon layers (1327, 1328) form an NMOS Qn151 constituting the sense amplifier, and the other two columnar silicon layers (1324, 1325) form another NMOS Qn152 constituting the sense amplifier. Is done.
  • a gate insulating film 1329 and a gate electrode 1330 are formed on the outer periphery of each columnar silicon layer.
  • N-type diffusion layers (1331, 1332) serving as a source and a drain are formed below and above each columnar silicon layer, respectively.
  • the paired bit lines BL1333 and BLB1334 are connected by contacts formed on the drain diffusion layers of the MOS transistors Qn151 and Qn152, that is, the N + diffusion layer 1332 above the columnar silicon layer, respectively, by a polycrystalline silicon film.
  • the gate electrode 1330 of the transistor Qn151 is taken out to the upper part of the columnar silicon layer 1323 on the upper left in the layout of FIG. 124B, and is connected to the bit line BL1333 via a contact.
  • the gate electrode 1330 of the transistor Qn152 is taken out to the upper part of the columnar silicon layer 1326 which is obliquely lower right in the layout of FIG. 124B, and is connected to the bit line BLB 1334 via a contact.
  • the columnar silicon layers (1323, 1326) are not provided for forming MOS transistors, but are provided as pedestals for ensuring bit line contacts when connecting the bit lines to the gate electrodes.
  • a source diffusion layer 1331 formed at the bottom of the columnar silicon layer is a common source node, and is connected to Vss15 which is a ground potential by a contact 1335.
  • a PMOS sense amplifier made of PMOS is formed with the same structure and layout along the same bit line.
  • the backing of the source diffusion layer 1331 by the contact is essential.
  • it is difficult to line the source diffusion layer with a contact so that the parasitic resistance of the source diffusion layer is increased and the circuit performance is deteriorated.
  • FIG. 125 shows an outline of a process flow for forming the columnar silicon layer and the gate electrode in the conventional examples of these SGTs. This process flow will be described below.
  • a columnar silicon layer 1401 is formed on a silicon substrate by etching.
  • a gate insulating film 1402 is formed in FIG. 125B.
  • a gate conductive film 1403 is formed in FIG. 125D.
  • a gate wiring resist 1404 is formed in contact with the gate conductive film surrounding the columnar silicon layer.
  • gate etching is performed.
  • an SGT gate electrode and a gate wiring 1405 are formed.
  • the resist is removed.
  • the resist 1404 In this SGT formation method, in FIG. 125 (d), the resist 1404 must be formed so as to be just in contact with the gate conductive film on the side wall of the columnar silicon layer. It is difficult to manufacture. This will be described below.
  • FIG. 126 shows a process diagram when the gate wiring resist 1404 is shifted to the right in FIG. 125 (d).
  • FIG. 126 (d) shows a case where the resist is shifted to the right during exposure alignment. At this time, a space is generated between the resist 1414 and the side wall of the columnar silicon layer 1411.
  • FIG. 126 (e) gate etching is performed.
  • FIG. 126 (f) the resist is peeled off. In this case, the gate electrode 1413 and the gate wiring 1415 of the SGT are disconnected.
  • FIG. 127 shows a process chart in the case where the gate wiring resist 1404 is shifted to the left in FIG. 125 (d).
  • FIG. 127 shows a process chart in the case where the gate wiring resist 1404 is shifted to the left in FIG. 125 (d).
  • 127D shows a case where the resist is shifted to the left during exposure alignment. At this time, an overlapping portion 1426 is generated between the resist 1424 and the gate electrode on the columnar silicon layer 1421.
  • FIG. 127 (e) gate etching is performed.
  • FIG. 127 (f) the resist is peeled off.
  • the SGT gate electrode 1423 has a shape abnormality 1427 on the side where the resist is formed. As described above, the resist misalignment due to alignment always occurs depending on various patterns on the wafer and the position on the wafer. Therefore, in this SGT forming method, the process margin for forming the gate wiring becomes extremely small.
  • FIG. 128A to 128E show cross-sectional structures of CMOS inverters designed using the SGT of Patent Document 2.
  • FIG. 128A an N well 1502 and a P well 1501 are formed on a Si substrate, a P + diffusion layer 1504 is formed in the N well region on the Si substrate surface, and an N + diffusion layer is formed in the P well region. 1503 is formed, and the P + diffusion layer 1504 and the N + diffusion layer 1503 are separated by a LOCOS 1505.
  • a columnar silicon layer 1510 for forming a PMOS is formed on the P + diffusion layer 1504, a columnar silicon layer 1509 for forming an NMOS is formed on the N + diffusion layer, and a gate 1506 is formed so as to surround each columnar silicon layer. Is done.
  • the diffusion layer 1504 below the columnar silicon layer forming the PMOS is connected to the power supply potential
  • the diffusion layer 1503 below the columnar silicon layer forming the NMOS is connected to the ground potential
  • the gate electrode 1506 Are connected to the input potential.
  • the diffusion layers (1512, 1511) above the columnar silicon layers forming the NMOS and PMOS are connected to the wiring layer 1513, and the wiring layer 1513 is connected to the output potential.
  • the element isolation is performed by LOCOS similarly to the SGT structure of Patent Document 1, so that the element isolation width is increased, the area efficiency in the integrated circuit is low, and the effect of area reduction by SGT is achieved. I cannot make full use of it.
  • an inverter is formed with the same configuration as in FIG. 128 (a).
  • diffusion layers 1531 and 1532 above the NMOS and PMOS silicon layers are connected by a silicide layer 1533 and connected to a wiring layer 1534 through a contact formed on the silicide layer 1532.
  • the diffusion layer above the NMOS and PMOS silicon layers is connected by the silicide layer 1533, so that the layout of the wiring layer is facilitated.
  • the area of the inverter is determined by the areas of the diffusion layers (1523, 1524) and the element isolation 1525 below the columnar silicon layer, it cannot be made smaller than that in FIG. 128 (a).
  • the manufacturing process is added to form and pattern the silicide layer, the number of manufacturing processes increases.
  • both of the inverters in FIGS. 128A and 128B have a large parasitic resistance in the source diffusion layer as in the SGT of Patent Document 1, and cause deterioration in circuit performance.
  • a P well 1541 is formed on the Si substrate, an N + diffusion layer 1542 is formed on the surface of the Si substrate, and a silicide layer 1543 is formed on the surface of the N + diffusion layer. Further, the N + diffusion layer 1542 and the silicide layer 1543 are separated by the LOCOS 1551.
  • a columnar silicon layer 1548 for forming a PMOS and a columnar silicon layer 1547 for forming an NMOS are formed on the silicide layer 1543, and a gate 1544 is formed so as to surround each columnar silicon layer.
  • the silicide layer 1543 is connected to the output potential
  • the gate electrode 1544 is connected to the input potential
  • the diffusion layer 1550 above the columnar silicon layer forming the PMOS is connected to the power supply potential
  • the NMOS is connected.
  • the diffusion layer 1549 below the columnar silicon layer to be formed is connected to the ground potential.
  • the output potential is output to the substrate side.
  • the P + diffusion layer region 1546 at the bottom of the columnar silicon layer 1548 and the N + diffusion layer region 1545 at the bottom of the columnar silicon layer 1547 are interposed via the silicide layer 1543. Since the element isolation for separating the P + diffusion layer 1546 and the N + diffusion layer 1545 is not necessary, the occupied area of the inverter is smaller than that of the inverter of FIGS. 128 (a) and (b). Get smaller. However, in this structure, the transistor must be formed after the silicide layer 1543 at the bottom of the columnar silicon layer is formed.
  • the silicide layer has low heat resistance, and in particular, in the case of nickel silicide (NiSi) employed in fine devices of the 65 nm generation and after, the heat resistance is about 500 to 600 ° C. For this reason, when an impurity activation heat treatment of about 1000 ° C. necessary for transistor formation is applied, the silicide layer reacts excessively, which causes an increase in resistance and an increase in leakage current. Therefore, in the structure of this conventional example, it is difficult to actually manufacture stably. Further, since the silicide layer 1443 is present at the bottom of the columnar silicon layer, silicon cannot be formed by epitaxial growth during the growth of the columnar silicon layer, so that transistor characteristics are significantly deteriorated. Also in the conventional example of FIG.
  • the output potential is formed on the substrate side as in the inverter of FIG.
  • a silicide layer 1563 is formed at the interface between the P + diffusion layer region 1566 at the bottom of the columnar silicon layer 1568 and the N + diffusion layer 1562 on the Si substrate, so that the N + diffusion layer at the bottom of the columnar silicon layer 1567 forming the NMOS is formed. Since 1565 is connected to the N + diffusion layer 1562 on the substrate, element isolation for separating the N + diffusion layer and the P + diffusion layer is not necessary, and the area occupied by the inverter is reduced.
  • the transistor is formed after the formation of the silicide layer as in FIG.
  • FIG. 128 (e) shows a conventional example in Non-Patent Document 1 that describes an SGT inverter formed on an SOI substrate using the same manufacturing method as in FIGS. 128 (a) to (d).
  • FIGS. 128A and 128B having the same inverter structure.
  • the area occupied by the inverter can be reduced by the reduction of the element isolation width.
  • the inverter will be described below. As shown in FIG.
  • an N + source diffusion layer 1572 and a P + source diffusion layer 1573 are formed on the buried oxide film 1571, and a columnar silicon layer 1574 forming an NMOS is formed on the N + source diffusion layer 1572. Then, a columnar silicon layer 1575 for forming a PMOS is formed on the P + source diffusion layer. Further, an N + drain diffusion layer 1576 is formed on the columnar silicon layer 1574 forming the NMOS, and a P + drain diffusion layer 1577 is formed on the columnar silicon layer 1575 forming the PMOS. A gate 1578 is formed around each columnar silicon layer.
  • the N + drain diffusion layer 1572 is connected to the ground potential via a contact extending from the wiring layer 1579, and the P + drain diffusion layer 1573 is connected to the power supply potential via a contact extending from the wiring layer 1580 to form an NMOS and a PMOS.
  • the diffusion layers (1576, 1577) above the columnar silicon layer are connected to the output potential via contacts extending from the wiring layer 1581.
  • element isolation is required on the substrate side.
  • an SOI substrate it is not necessary to form a well, so that the element isolation width can be formed only by separating the source diffusion layers (1572, 1573) by etching.
  • the occupied area can be reduced by the reduction of the element isolation width compared to the inverters of FIGS. 128A and 128B using LOCOS for element isolation.
  • this conventional example also has a large parasitic resistance in the source diffusion layer, which causes the circuit performance to deteriorate.
  • FIG. 129 shows an outline of a process flow for forming a columnar silicon layer and a gate electrode in the SGT shown in FIGS. 128 (a) to 128 (e). This process flow will be described below.
  • a silicon oxide film 1601, a gate conductor 1602, and a silicon oxide film 1603 are formed in this order on a silicon substrate.
  • a contact hole 1604 is formed so as to penetrate the silicon oxide film 1603, the gate conductor 1602, and the silicon oxide film 1601.
  • a gate insulating film 1605 is formed on the inner wall of the contact hole.
  • silicon is deposited in the contact hole by epitaxial growth to form a columnar silicon layer 1606.
  • the upper part of the columnar silicon layer is separated.
  • the columnar silicon layer is formed by etching a single crystal silicon substrate. Therefore, by performing surface treatment such as sacrificial oxidation or hydrogen annealing (Non-patent Document 2), etching or the like is performed. It is easy to recover the defects and irregularities in the generated channel portion. Therefore, high carrier mobility can be realized in the channel portion, and high-performance transistor characteristics are easily obtained.
  • the columnar silicon layer is formed of silicon epitaxially grown in the contact hole, but generally there are irregularities formed during etching on the side wall of the contact hole. It is difficult to remove such irregularities.
  • the unevenness is also transferred to the surface of the channel portion formed on the side wall of the contact hole, so that the carrier mobility is low and it is difficult to form a high-performance transistor.
  • the contact hole size of the currently manufactured 65 nm generation LSI is about 80 nm, and considering that the contact hole will be further miniaturized in the future, sufficient epitaxial silicon is provided from the bottom of such a fine contact hole. It is difficult to form a film with a yield.
  • Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 7-99311 S. Maeda et al. “Impact of a Vertical ⁇ -Shape Transistor Cell for 1 Gbit DRAM and Beyond”, IEEE TRANSACTION ON ELECTRON DEVICES, December 1995, VOL. 42, NO. 12, pp. 2117-2124 Y. -K Choi et al. , “FinFET Process Definitions for Improved Mobility and Gate Work Function Engineering”, International Electron Device Technology Technical, 2002. 259
  • the SGT structure and the formation method by the first method are superior to the SGT structure and the formation method by the second method for realizing high-integration, high-performance, and high-yield SGT.
  • the SGT structure and formation method according to the first method have the following problems. First, to realize a reduction in the area of the element and an element isolation with a high area efficiency, thereby reducing the area occupied by the circuit. Second, in order to improve the performance of the transistor, the parasitic capacitance and parasitic resistance of the source / drain portion are reduced. Third, to realize a process having a wide process margin in forming the gate wiring.
  • the present invention has been made in view of the above problems, and an object of the present invention is to propose an SGT capable of higher integration and higher performance as compared with a conventional SGT and a method for manufacturing the same.
  • a first aspect of the present invention is a semiconductor device including a circuit in which either the drain or the source of the first MOS transistor is connected to either the drain or the source of the second MOS transistor, And an insulating film on the substrate, and a planar semiconductor layer formed on the insulating film on the substrate, wherein the first MOS transistor has a first drain / source formed in the planar semiconductor layer.
  • the MOS transistor includes a third drain / source region formed in the planar semiconductor layer, a columnar semiconductor layer formed on the planar semiconductor layer, and a fourth source formed on the columnar semiconductor.
  • a semiconductor device characterized in that a silicide layer is formed is provided.
  • the silicide layer is formed on the entire surface of the planar semiconductor layer including the first drain / source region and the third drain / source region.
  • a contact is formed on the silicide layer.
  • the first MOS transistor and the second MOS transistor are different conductivity type MOS transistors.
  • a second aspect of the present invention is a semiconductor device including a circuit in which either the drain or the source of the first MOS transistor and either the drain or the source of the second MOS transistor are connected, And an insulating film on the substrate, and a planar semiconductor layer formed on the insulating film on the substrate, wherein the first MOS transistor has a first drain / source formed in the planar semiconductor layer.
  • the MOS transistor includes a third drain / source region formed in the planar semiconductor layer, a columnar semiconductor layer formed on the planar semiconductor layer, and a fourth source formed on the columnar semiconductor.
  • the first MOS transistor and the second MOS transistor are MOS transistors of different conductivity types, and are disposed adjacent to each other, including gate / drain regions and gates formed on the sidewalls of the columnar semiconductor layers.
  • the present invention provides a semiconductor device characterized in that a contact is formed on an upper portion of a planar semiconductor layer at an adjacent boundary between the first drain / source region and the third drain / source region.
  • the first MOS transistor and the second MOS transistor are arranged adjacent to each other.
  • At least one gate wiring extending from the gate electrode to the contact includes a portion extending along the first drain / source region or the third drain / source region, and a portion extending along the insulating film on the substrate. Including both parts.
  • the first drain / source region or the third drain / source region drain diffusion region along which the gate wiring extends has an end face in the vicinity of the columnar semiconductor layer.
  • the gate electrodes of the first MOS transistor and the second MOS transistor are connected to each other by a gate wiring, and the first drain / source includes a part corresponding to a part where the gate wiring is disposed.
  • a region or a part of the third drain / source region is removed, and the gate wiring extends along a side surface of the removed drain / source region and an insulating film on the substrate below the removed drain / source region. Arranged.
  • the circuit is a CMOS inverter, and the gate electrodes of the first MOS transistor and the second MOS transistor are connected by a gate wiring extending from the gate electrode to the substrate side.
  • the contact between the gate electrodes of the first MOS transistor and the second MOS transistor, to which the gate electrodes are connected is a columnar semiconductor layer of the first MOS transistor and a columnar semiconductor of the second MOS transistor. Formed between the layers.
  • the first drain / source region and the third drain / source region are formed between the columnar semiconductor layer of the first MOS transistor and the columnar semiconductor layer of the second MOS transistor in which the contact is formed. It is an adjacent boundary part.
  • a part of the first drain / source region or the third drain / source region including a part corresponding to a part where the gate wiring is disposed is removed, and the gate wiring is removed.
  • the drain / source region is disposed along the insulating film on the substrate under the removed drain / source region.
  • the position where the contact is formed is also an upper part of the removed drain / source region.
  • a part of the first drain / source region or the third drain / source region including a part corresponding to a part where the gate wiring is disposed is removed, and the gate wiring is removed.
  • the drain / source region is disposed along the insulating film on the substrate under the removed drain / source region.
  • the gate electrode is formed integrally with the gate wiring, and the entire upper surface of the gate electrode and the gate wiring formed integrally is formed on a surface parallel to the substrate, and a contact to the gate electrode is parallel to the substrate. It is provided in contact with the upper surface formed on the flat surface.
  • a second insulating film is provided between the first insulating film formed under the gate electrode and a gate wiring extending from the gate electrode to the substrate side, and the planar semiconductor layer and the insulating film on the substrate. Intervenes.
  • the second insulating film has a relative dielectric constant smaller than that of the first insulating film.
  • the gate electrode is formed by a laminated structure of a thin metal film and a polysilicon layer, the gate electrode is formed integrally with the gate wiring, and the upper surface of the integrally formed gate electrode and gate wiring is formed. Is formed on a surface parallel to the substrate, and a contact with the gate electrode is provided on the upper surface of the gate electrode formed on the surface parallel to the substrate, and the thin metal film is connected to the polysilicon layer. Between the columnar semiconductor layer, the first drain / source region, the third drain / source region, and the insulating film formed on the insulating film on the substrate.
  • a second insulating film is interposed between the integrally formed gate electrode and the first insulating film formed under the gate wiring, and the planar semiconductor layer and the insulating film on the substrate. To do.
  • the second insulating film has a relative dielectric constant smaller than that of the first insulating film.
  • a semiconductor device including a circuit in which either the drain or the source of the first MOS transistor and either the drain or the source of the second MOS transistor are connected. And an insulating film on the substrate, and a planar semiconductor layer formed on the insulating film on the substrate, wherein the first MOS transistor has a first drain / source formed in the planar semiconductor layer.
  • the MOS transistor includes a third drain / source region formed on the planar semiconductor layer, a columnar semiconductor layer formed on the planar semiconductor layer, and a fourth source formed on the top surface of the columnar semiconductor.
  • the size of the upper surface is larger than the size of the upper surface of the columnar semiconductor layer, and at least part of the upper portion of the first drain / source region of the first MOS transistor and the third drain / source of the second MOS transistor. It is an object of the present invention to provide a semiconductor device in which a silicide layer is formed to connect at least a part of an upper portion of a region.
  • a silicide layer is formed on a surface of the second source / drain region or the fourth source / drain region.
  • the size of the silicide layer formed on the surface of the second source / drain region or the fourth source / drain region is larger than the size of the upper surface of the columnar semiconductor layer.
  • a first contact or a second contact is formed on the second source / drain region formed on the upper surface of the columnar semiconductor layer or on the upper surface of the fourth source / drain region formed on the upper surface of the columnar semiconductor layer.
  • the sizes of the second source / drain regions formed on the upper surface of the columnar semiconductor and the upper surfaces of the fourth source / drain regions formed on the upper surface of the columnar semiconductor are respectively the first contact and the second
  • Each of the columnar semiconductor layers having a size larger than the bottom surface of the contact, the bottom surface of the first contact or the second contact being the top surface of the second source / drain region or the fourth source / drain region. It is larger than the size of the upper surface.
  • the second source / drain region or the fourth source / drain region is formed so as to cover an upper portion of the gate electrode through a fourth insulating film.
  • a silicide layer is formed on a surface of the second source / drain region or the fourth source / drain region.
  • one or both of the first MOS transistor and the second MOS transistor are each composed of a plurality of columnar semiconductor layers, and the second source / drain region is formed on the upper surface of the plurality of columnar semiconductor layers.
  • the fourth source / drain region is integrally formed.
  • the second source / drain region or the fourth source / drain region is an epitaxial layer.
  • the second source / drain region or the fourth source / drain region is an epitaxial silicon layer in the case of n-type, and the second source / drain region or the fourth source / drain region is p-type. In some cases, it is an epitaxial germanium layer.
  • one or both of the first MOS transistor and the second MOS transistor are each composed of a plurality of columnar semiconductor layers, and the upper surface of at least two or more columnar semiconductor layers of the plurality of columnar semiconductor layers.
  • the second source / drain region or the fourth source / drain region is integrally formed.
  • only the plurality of columnar semiconductor layers constituting the first MOS transistor or the second MOS transistor adjacent to each other with a predetermined distance or less are disposed on the upper surface of the plurality of columnar semiconductor layers.
  • / Drain region or fourth source / drain region is integrally formed.
  • a sidewall of the second source / drain region, a sidewall of the fourth source / drain region, or the gate electrode is covered with a silicon nitride film.
  • the silicon nitride film has stress and applies stress to the channel portion of the columnar semiconductor layer.
  • the planar semiconductor layer is formed thin, and the thickness of the silicide layer is smaller than the thickness of the planar semiconductor layer.
  • the silicide layer is formed up to the insulating film on the substrate.
  • a silicide layer is formed on an upper surface of the second source / drain region or the fourth source / drain region.
  • one or both of the first MOS transistor and the second MOS transistor are each composed of a plurality of columnar semiconductor layers, and the second source / drain of at least two of the plurality of columnar semiconductor layers is provided.
  • a contact formed on the upper surface of the diffusion region or the fourth source / drain diffusion region of at least two of the plurality of columnar semiconductor layers is used as a common contact.
  • the contact formed on the second source / drain region or the fourth source / drain region and the contact with the gate are used as a common contact.
  • a contact provided between a columnar semiconductor layer of the first MOS transistor and a columnar semiconductor layer of the second MOS transistor, and a contact with respect to the gate of the first MOS transistor or the second MOS transistor Is a common contact.
  • the step of forming the conductive film on the side surface of the columnar semiconductor layer with a desired length and forming the gate electrode includes forming a second insulating film on the conductive film so that the columnar semiconductor layer is buried. Forming, flattening the upper surface of the second insulating film, removing the first insulating film, the conductive film, and the second insulating film anisotropically, and forming a side surface of the columnar semiconductor layer Forming a gate electrode by forming the conductive film to a desired length.
  • a step of forming a planar semiconductor layer on the insulating film on the substrate, a plurality of columnar semiconductor layers on the planar semiconductor layer, and a stopper film on the plurality of columnar semiconductor layers Separating the planar semiconductor layer into elements, forming an impurity region in the planar semiconductor layer, then forming a first insulating film on at least a part of the surface, and Forming a conductive film on the insulating film; forming a second insulating film on the conductive film so as to bury the columnar semiconductor layer; and then performing CMP using the stopper film as a stopper by CMP.
  • a step of planarizing, the first insulating film, the second insulating film, and the conductive film are anisotropically removed, and the first insulating film and the second insulating film on a side surface of the columnar semiconductor layer And forming the conductive film to a desired length, Forming an electrode; removing the second insulating film; selectively removing the conductive film and the first insulating film; and forming a gate electrode and a gate wiring extending from the gate electrode to the substrate side
  • a plurality of MOS transistors corresponding to each of the columnar semiconductor layers at least a part of the surface of the impurity region formed in the planar semiconductor layer of the first MOS transistor and the planar semiconductor layer of the second MOS transistor are formed.
  • the step of selectively removing the conductive film and the first insulating film and forming a gate electrode and a gate wiring extending from the gate electrode to the substrate side is desired for the conductive film on a side surface of the columnar semiconductor layer.
  • a step of forming a first protective film on at least a part of the surface after the step of forming the gate electrode and forming the gate electrode, removing the first protective film anisotropically, and forming the desired length Forming a first protective film sidewall having a desired film thickness on the conductive film on the side surface of the columnar semiconductor layer and the first insulating film, and forming the desired film by the first protective film sidewall.
  • the conductive film and the first insulating film are selectively removed while protecting the conductive film and the first insulating film on the side surface of the columnar semiconductor layer formed to have a length, and the gate electrode and the substrate from the gate electrode are removed. Forming a gate wiring extending to the side Including the.
  • Impurity region of the same conductivity type as the impurity region formed in the planar semiconductor layer And forming at least part of the surface of the impurity region formed in the planar semiconductor layer of the first MOS transistor among the plurality of MOS transistors corresponding to each of the plurality of columnar semiconductor layers and the second And a step of forming a silicide layer that connects at least a part of the surface of the impurity region formed in the planar semiconductor layer of the MOS transistor.
  • the upper surface of the conductive film is a step of flattening.
  • a step of forming a planar semiconductor layer, a plurality of columnar semiconductor layers on the planar semiconductor layer, and a stopper film on the plurality of columnar semiconductor layers on an insulating film on the substrate Separating the planar semiconductor layer into elements, forming an impurity region in the planar semiconductor layer, then forming a first insulating film on at least a portion of the surface, and A step of forming a conductive film on the insulating film so that the columnar semiconductor layer is buried; a step of planarizing the upper surface by CMP using the stopper film as a stopper; and the first insulating film and the conductive film Forming the first insulating film and the conductive film at a desired height, and selectively removing the conductive film and the first insulating film to form an integrated gate.
  • Forming an electrode and a gate wiring Forming an impurity region of the same conductivity type as the impurity region formed in the planar semiconductor layer below each of the columnar semiconductor layers on each of the columnar semiconductor layers; and each of the plurality of columnar semiconductor layers Of at least a part of the surface of the impurity region formed in the planar semiconductor layer of the first MOS transistor and the impurity region formed in the planar semiconductor layer of the second MOS transistor. And a step of forming a silicide layer connecting at least a part of the surface.
  • a method of manufacturing a semiconductor device is provided.
  • the step of selectively removing the conductive film and the first insulating film to form an integrated gate electrode and gate wiring includes the step of forming a first protective film on the surface, and the first The first protective film sidewall having a desired film thickness is formed on the conductive film on the side surface of the columnar semiconductor layer formed to have the desired length and the first insulating film.
  • Forming the integrated gate electrode and gate wiring by selectively removing the conductive film and the first insulating film, and protecting the first protective film sidewall to form the integrated film. Forming at least a part of the gate electrode and the gate wiring having the desired film thickness.
  • the insulating film and the conductive film are anisotropically removed, the conductive film on the side surface of the columnar semiconductor layer is formed to a desired length, and a gate electrode is formed; and the conductive film, the first An insulating film and the third insulating film are selectively removed, and the gate electrode and Forming a gate wiring extending from the gate electrode to the substrate side, and having the same conductivity type as the impurity region formed in the planar semiconductor layer under each of the columnar semiconductor layers on each of the columnar semiconductor layers;
  • the step of forming a third insulating film on the planar semiconductor layer and the insulating film on the substrate to a height near a lower end of the gate electrode formed on the side wall of the columnar semiconductor layer is performed by insulating the substrate on the substrate. Forming a third insulating film on the film and the planar semiconductor layer so that the columnar semiconductor layer is buried; planarizing an upper surface of the third insulating film; and the third insulating film. And forming a third insulating film at a height near the lower end of the gate electrode formed on the side wall of the columnar semiconductor layer.
  • the step of anisotropically removing the first insulating film and the conductive film, forming the conductive film on a side surface of the columnar semiconductor layer to a desired length, and forming a gate electrode includes the conductive film A step of forming a second insulating film on the columnar semiconductor layer so as to be buried; a step of planarizing an upper surface of the second insulating film; and the first insulating film and the second insulating film. And removing the conductive film anisotropically, forming the conductive film on the side surface of the columnar semiconductor layer to a desired length, and forming a gate electrode.
  • a step of forming a planar semiconductor layer, a plurality of columnar semiconductor layers on the planar semiconductor layer, and a stopper film on the plurality of columnar semiconductor layers on an insulating film on the substrate Separating the planar semiconductor layer into elements; forming an impurity region in the planar semiconductor layer; and so as to bury the columnar semiconductor layer on the insulating film on the substrate and the planar semiconductor layer.
  • Forming a third insulating film on the substrate planarizing the upper surface by CMP using the stopper film as a stopper, removing the third insulating film anisotropically, and removing the third insulating film into the columnar shape.
  • the step of selectively removing the conductive film and the first insulating film and forming a gate electrode and a gate wiring extending from the gate electrode to the substrate side is desired for the conductive film on a side surface of the columnar semiconductor layer.
  • a step of forming a first protective film on at least a part of the surface after the step of forming the gate electrode and forming the gate electrode, removing the first protective film anisotropically, and forming the desired length Forming a first protective film sidewall having a desired film thickness on the conductive film on the side surface of the columnar semiconductor layer and the first insulating film, and forming the desired film by the first protective film sidewall.
  • the conductive film, the first insulating film, and the third insulating film are selectively removed while protecting the conductive film and the first insulating film on the side surface of the columnar semiconductor layer formed to a length of Electrode and gate extending from the gate electrode to the substrate side And forming a line.
  • the step of forming a third insulating film on the planar semiconductor layer and the insulating film on the substrate to a height near a lower end of the gate electrode formed on the side wall of the columnar semiconductor layer is performed by insulating the substrate on the substrate. Forming a third insulating film on the film and the planar semiconductor layer so that the columnar semiconductor layer is buried; planarizing an upper surface of the third insulating film; and the third insulating film. And forming a third insulating film at a height near the lower end of the gate electrode formed on the side wall of the columnar semiconductor layer.
  • the upper surface of the conductive film is a step of flattening.
  • a step of forming a planar semiconductor layer, a plurality of columnar semiconductor layers on the planar semiconductor layer, and a stopper film on the plurality of columnar semiconductor layers on an insulating film on the substrate Separating the planar semiconductor layer into elements; forming an impurity region in the planar semiconductor layer; and so as to bury the columnar semiconductor layer on the insulating film on the substrate and the planar semiconductor layer.
  • Forming a third insulating film on the substrate planarizing the upper surface by CMP using the stopper film as a stopper, removing the third insulating film anisotropically, and removing the third insulating film into the columnar shape.
  • Forming and on the first insulating film A step of forming a conductive film so that the columnar semiconductor layer is buried, a step of planarizing the upper surface by CMP using the stopper film as a stopper, and anisotropy of the first insulating film and the conductive film. Forming the first insulating film and the conductive film at a desired height, and selectively removing and integrating the conductive film, the first insulating film, and the third insulating film.
  • a method of manufacturing a semiconductor device which comprises a step of forming a silicide layer for connecting at least a portion of the planar semiconductor layer on the surface of the formed impurity regions of transistors.
  • the step of selectively removing the conductive film and the first insulating film to form an integrated gate electrode and gate wiring includes the step of forming a first protective film on the surface, and the first The first protective film sidewall having a desired film thickness is formed on the conductive film on the side surface of the columnar semiconductor layer formed to have the desired length and the first insulating film.
  • Forming the gate electrode and the gate wiring by selectively removing the conductive film, the first insulating film, and the third insulating film, and forming the first protective film sidewall A step of forming at least a part of the integrated gate electrode and gate wiring in the desired film thickness.
  • a step of forming a planar semiconductor layer and a plurality of columnar semiconductor layers on the planar semiconductor layer on an insulating film on the substrate and a step of separating the planar semiconductor layer into elements.
  • a step of forming an impurity region in the planar semiconductor layer, a step of forming a first insulating film on at least a part of the surface, and a step of forming a thin conductive film on the first insulating film A step of forming a polysilicon layer on the thin conductive film so that the columnar semiconductor layer is buried; removing the first insulating film, the thin conductive film and the polysilicon layer anisotropically; A step of forming the first insulating film, the thin conductive film and the polysilicon layer in a desired length; and the gate electrode integrated by selectively removing the first insulating film, the thin conductive film and the polysilicon layer And forming the gate wiring, and the columnar semiconductor Forming an impurity region of the same conductivity type as the impurity region formed in the planar semiconductor layer under each of the columnar semiconductor layers on each of the columnar semiconductor layers, and corresponding to each of the plurality of columnar semiconductor layers Of the plurality of MOS transistors, at least a
  • the processing step further includes a step of planarizing the upper surface of the polysilicon layer.
  • a thirteenth aspect of the present invention is the step of forming a planar semiconductor layer, a plurality of columnar semiconductor layers on the planar semiconductor layer, and a stopper film on the plurality of columnar semiconductor layers on an insulating film on the substrate; Separating the planar semiconductor layer into elements, forming an impurity region in the planar semiconductor layer, then forming a first insulating film on at least a portion of the surface, and A step of forming a thin conductive film on the insulating film, a step of forming a polysilicon layer on the thin conductive film so that the columnar semiconductor layer is buried, and then a top surface by CMP using the stopper film as a stopper.
  • a flattening step and the first insulating film, the thin conductive film, and the polysilicon layer are anisotropically removed, and the first insulating film, the thin conductive film, and the polysilicon layer are formed to have a desired length.
  • a step of forming an impurity region of the same conductivity type as the impurity region formed in the semiconductor layer, and a planar semiconductor layer of the first MOS transistor among the plurality of MOS transistors corresponding to each of the plurality of columnar semiconductor layers Forming a silicide layer that connects at least a part of the surface of the impurity region formed in the step and at least a part of the surface of the impurity region formed in the planar semiconductor layer of the second MOS transistor.
  • a feature of the present invention is to provide a method for manufacturing a semiconductor device.
  • the step of selectively removing the first insulating film, the thin conductive film and the polysilicon layer and forming an integrated gate electrode and gate wiring is a step of forming a first protective film on the surface. And removing the first protective film anisotropically, and forming a desired film on the side of the columnar semiconductor layer formed in the desired length on the first insulating film, thin conductive film, and polysilicon layer Forming a thick first protective film sidewall, selectively removing the first insulating film, thin conductive film and polysilicon layer to form an integrated gate electrode and gate wiring; Forming at least a part of the integrated gate electrode and gate wiring to the desired film thickness by protecting one protective film sidewall.
  • a step of forming a planar semiconductor layer and a plurality of columnar semiconductor layers on the planar semiconductor layer on an insulating film on a substrate, and a step of separating the planar semiconductor layer into elements A step of forming an impurity region in the planar semiconductor layer; and a third region up to a height near a lower end of the gate electrode formed on the sidewall of the columnar semiconductor layer on the planar semiconductor layer and the insulating film on the substrate.
  • a step of forming, a step of selectively removing the third insulating film, the first insulating film, the thin conductive film and the polysilicon layer to form an integrated gate electrode and gate wiring, and the columnar semiconductor Forming an impurity region of the same conductivity type as the impurity region formed in the planar semiconductor layer under each of the columnar semiconductor layers on each of the columnar semiconductor layers, and corresponding to each of the plurality of columnar semiconductor layers Of the plurality of MOS transistors, at least a part of the surface of the impurity region formed in the planar semiconductor layer
  • the step of forming a third insulating film on the planar semiconductor layer and the insulating film on the substrate to a height near a lower end of the gate electrode formed on the side wall of the columnar semiconductor layer is performed by insulating the substrate on the substrate. Forming a third insulating film on the film and the planar semiconductor layer so that the columnar semiconductor layer is buried; planarizing an upper surface of the third insulating film; and the third insulating film. And forming a third insulating film at a height near the lower end of the gate electrode formed on the side wall of the columnar semiconductor layer.
  • the processing step further includes a step of planarizing the upper surface of the polysilicon layer.
  • a step of forming a planar semiconductor layer, a plurality of columnar semiconductor layers on the planar semiconductor layer, and a stopper film on the plurality of columnar semiconductor layers on an insulating film on the substrate Separating the planar semiconductor layer into elements; forming an impurity region in the planar semiconductor layer; and so as to bury the columnar semiconductor layer on the insulating film on the substrate and the planar semiconductor layer.
  • Forming a third insulating film on the substrate planarizing the upper surface by CMP using the stopper film as a stopper, removing the third insulating film anisotropically, and removing the third insulating film into the columnar shape.
  • the step of selectively removing the first insulating film, the thin conductive film and the polysilicon layer to form an integrated gate electrode and gate wiring includes a step of forming a first protective film on the surface.
  • the first protective film is anisotropically removed, and the desired film thickness is formed on the first insulating film, the thin conductive film, and the polysilicon layer on the side surface of the columnar semiconductor layer formed to the desired length.
  • Forming the first protective film sidewall, and selectively removing the third insulating film, the first insulating film, the thin conductive film and the polysilicon layer, and integrating the gate electrode and the gate wiring And forming at least a part of the integrated gate electrode and gate wiring to the desired film thickness by protecting the first protective film sidewall.
  • the method further includes a step of forming a silicide layer on a surface of the impurity region formed on each of the columnar semiconductor layers.
  • the anisotropic removal is etch back.
  • the method further includes a step of forming a silicide layer on the surface of the impurity region formed on the upper surface of the columnar semiconductor layer.
  • the size of the silicide layer formed on the surface of the impurity region formed on the upper surface of the columnar semiconductor layer is larger than the size of the upper surface of the columnar semiconductor layer.
  • the method further includes a step of forming a contact on the upper surface of the impurity region formed on the upper surface of the columnar semiconductor layer, and the size of the upper surface of the impurity region formed on the upper surface of the columnar semiconductor is It is larger than the size of the bottom surface, and the size of the bottom surface of the contact is larger than the size of the upper surface of the columnar semiconductor layer in which the impurity region is formed on the upper surface.
  • the gate electrode and the columnar semiconductor layer are larger than the upper surfaces.
  • the method further includes forming a fourth insulating film for isolating the impurity regions.
  • the step of forming a fourth insulating film for separating an impurity region larger than the upper surface of the gate electrode and the columnar semiconductor layer includes a step of forming a silicon nitride film on the surface, and the silicon nitride film, The columnar semiconductor layer is removed anisotropically so that the silicon nitride film above the gate electrode is present in a predetermined thickness and the upper surface of the region serving as the source diffusion region and the surface of the drain diffusion region are exposed. And a step of covering the side wall and the gate wall surface with the silicon nitride film.
  • the method further includes a step of forming a silicide layer on the surface of the impurity region formed on the upper surface of the columnar semiconductor layer.
  • an impurity region is integrally formed on the upper surface of the plurality of columnar semiconductor layers constituting the same conductivity type MOS transistor.
  • the step of forming an impurity region larger than the upper surface of the columnar semiconductor layer on the upper surface of at least one of the plurality of columnar semiconductor layers uses epitaxial growth.
  • the epitaxial silicon layer is used as the impurity region
  • the impurity region larger than the upper surface of the columnar semiconductor layer is p-type
  • the impurity region An epitaxial germanium layer is formed as a region.
  • an impurity region is integrally formed on the upper surface of the plurality of columnar semiconductor layers constituting the same conductivity type MOS transistor.
  • the plurality of the plurality of columnar semiconductor layers constituting the same conductivity type MOS transistors adjacent to each other at a predetermined interval or less are arranged in a self-aligned manner.
  • An impurity region is integrally formed on the upper surface of the columnar semiconductor layer.
  • the silicide layer has a planar semiconductor layer surface including an impurity region formed in the planar semiconductor layer of the first MOS transistor and an impurity region formed in the planar semiconductor layer of the second MOS transistor. It is formed on the entire surface.
  • the step of forming an impurity region in the planar semiconductor layer is a step of selectively forming a first conductivity type impurity region and a second conductivity type impurity region in the planar semiconductor layer.
  • a desired film thickness can be formed in a self-aligned manner around the periphery of the substrate.
  • a silicide layer is formed above the planar semiconductor layer.
  • a stable silicide layer can be formed. This silicide layer can reduce the resistance that increases with miniaturization.
  • the diffusion layers of different conductivity types can be directly connected by the silicide layer, so that the transistors can be arranged close to each other, such as an inverter than the conventional SGT. The area occupied by the circuit can be significantly reduced.
  • the resistance that increases with miniaturization can be reduced by the silicide layer, it is not always necessary to dispose the transistor closest to the transistor, increasing the degree of freedom in circuit design. Furthermore, the parasitic capacitance of the drain or source diffusion layer is reduced by using the substrate in which the insulating film is formed on the substrate.
  • the gate electrodes can be formed in a desired thickness around the columnar silicon layers in a self-aligned manner, so that the columnar silicon layers having different gate electrodes can be densely arranged.
  • the area occupied by the circuit can be reduced.
  • a process having a sufficient process margin for forming the gate wiring can be constructed, it becomes easy to form the gate wiring which has been a problem in the SGT.
  • a semiconductor device including a circuit formed by a transistor and a manufacturing method thereof a semiconductor device including an inverter having a simple circuit configuration and a manufacturing method thereof will be described as an example for simplicity. It will be apparent to those skilled in the art that can be applied to a semiconductor device including a circuit formed by any other transistor and a manufacturing method thereof.
  • FIG. 1 is an equivalent circuit of a CMOS inverter using the present invention.
  • the circuit operation of the CMOS inverter will be described below.
  • the input signal Vin1 is applied to the gates of both NMOS Qn11 and PMOS Qp11 and Qp12.
  • Vin1 is “1”
  • NMOS Qn11 is in the ON state
  • PMOS Qp11 and Qp12 are in the OFF state
  • Vout1 is “0”.
  • Vin1 is “0”
  • NMOS Qn11 is in the OFF state
  • PMOSs Qp11 and Qp12 are in the ON state
  • Vout1 is “1”.
  • the CMOS inverter operates so that the signal Vout1 as the output value takes the opposite value to the signal Vin1 as the input value.
  • FIG. 2 is a plan view of a CMOS inverter using the present invention.
  • 3A and 3B are cross-sectional views taken along cut lines AA ′ and BB ′ in FIG. The present invention will be described with reference to FIGS.
  • a planar silicon layer 2 is formed on the buried oxide film layer 1, and the planar silicon layer 2 includes an N + drain diffusion layer 3 and a P + drain diffusion layer 4, and a boundary between the N + drain diffusion layer 3 and the P + drain diffusion layer 4.
  • a silicide layer for directly connecting the N + drain diffusion layer 3 and the P + drain diffusion layer 4 to each other is formed on the surface in the vicinity.
  • NMOS transistor Qn11 is formed by the columnar silicon layer 5 formed in the N + drain diffusion layer 3
  • PMOS transistors Qp11 and Qp12 are formed by the columnar silicon layers (6a, 6b) formed in the P + drain diffusion layer 4.
  • a gate insulating film 7 is formed by a high-k film such as HfO2 so as to surround the columnar silicon layers (5, 6a, 6b), and a gate electrode (8, 8a, 6) is formed by a metal film such as TaN or TiN so as to surround it. 8b) is formed.
  • An N + source diffusion layer 9 is formed above the columnar silicon layer 5 forming the NMOS, and a P + source diffusion layer (10a, 10b) is formed above the columnar silicon layer (6a, 6b) forming the PMOS.
  • a silicon nitride film 13 is formed as a contact stopper so as to cover these elements.
  • an interlayer silicon oxide film 14 is formed on the silicon nitride film 13, and contacts (15 are provided so as to penetrate the planarized silicon oxide film 14. 16, 16a, 16b, 17a, 17b).
  • contacts are provided so as to penetrate the planarized silicon oxide film 14. 16, 16a, 16b, 17a, 17b).
  • by giving stress to the silicon nitride film 13 it is possible to apply stress to the channel portion of the columnar silicon layer and improve mobility.
  • by separately forming a silicon nitride film having tensile stress on the NMOS and a silicon nitride film having compressive stress on the PMOS it is possible to improve mobility in both the NMOS and the PMOS.
  • the contact 15 formed at the boundary between the N + drain diffusion layer 3 and the P + drain diffusion layer 4 is connected to the output terminal Vout1 through the wiring layer, and the contact 16 formed on the upper part of the columnar silicon layer 5 forming Qn11 passes through the wiring layer.
  • Contacts (16a, 16b) connected to the ground potential Vss1 and formed on top of the columnar silicon layers (6a, 6b) forming Qp11 and Qp12 are connected to the power supply potential Vcc1 through the wiring layer and surround the columnar silicon layer 5.
  • the contact 17a formed on the gate wiring 8c extending from the gate electrode and the contact 17b formed on the gate wiring 8d extending from the gate electrode surrounding the columnar silicon layers (6a, 6b) are connected to the input terminal Vin1 through the wiring layer. To form an inverter.
  • the channel portion of the columnar silicon layer is preferably not doped with impurities or has an impurity concentration of 1e ⁇ 17 cm ⁇ 3 or less. This is because when the impurity concentration is higher than this, the characteristic variation of the transistor due to the statistical fluctuation of the impurity increases.
  • the threshold value of the transistor can be adjusted by adjusting the work function of the gate material.
  • the high-k film may be a silicon oxide film or a silicon nitride film, and the metal gate electrode may be a silicided polysilicon film.
  • the impurity distribution is set so that the drain diffusion layer region (3, 4) at the bottom of the columnar silicon layer is formed up to the buried oxide film layer 1, and the columnar silicon layer is completely depleted during transistor operation. It is preferable to set the dimensions and impurity concentration.
  • the inside of the columnar silicon layer has a floating body structure regardless of the operating state, and the dimensions and impurities of the columnar silicon layer as described above.
  • the concentration By setting the concentration, the inside of the columnar silicon layer is completely depleted during transistor operation, so that the electric field inside the columnar silicon is relaxed and mobility can be improved.
  • the bottom component of the drain diffusion layer capacitance is greatly reduced, and the parasitic capacitance of the total drain diffusion layer can be reduced. it can.
  • the impurity may be diffused so as to cover the bottom of the columnar silicon layer.
  • the contacts (17a, 17b) to the gate on the gate wiring (8c, 8d) formed on the buried oxide film By forming the contact (17a, 17b) to the gate on the gate wiring (8c, 8d) formed on the buried oxide film, the facing area between the drain diffusion layer (3, 4) and the gate can be reduced. Therefore, the parasitic capacitance between the gate and the drain can be reduced.
  • the contacts (17a, 17b) to the gate wiring (8c, 8d) are separately provided in the NMOS and the PMOS. It is formed on the buried oxide film 1.
  • the contact 15 formed on the drain diffusion layer is preferably formed at the boundary between the N + diffusion layer 3 and the P + diffusion layer 4. This is because it is necessary to provide an overlap margin between the columnar silicon layer and the implantation region between the boundary between the N + diffusion layer and the P + diffusion layer and the columnar silicon layer (5, 6a). This is because this space can be used effectively by forming a contact on the boundary. For this reason, the area occupied by the inverter circuit can be reduced.
  • FIGS. An example of a manufacturing method for forming the semiconductor device of the present invention will be described below with reference to FIGS.
  • (a) is a plan view
  • (b) is a cross-sectional view taken along the line A-A '.
  • FIG. 4 shows an SOI substrate in which an SOI layer 2 a not doped with impurities is formed on the buried oxide film 1.
  • a silicon nitride film 18 having a thickness of about 50 to 100 nm is formed on the SOI layer 2a.
  • the nitride film 18 and the SOI layer 2a are etched by reactive ion etching to form columnar silicon layers (5, 6a, 6b).
  • the diameter of the columnar silicon layer is about 10 to 50 nm and the height is about 50 to 200 nm.
  • the planar silicon layer 2 is formed with a thickness of about 10 to 100 nm below the columnar silicon layer.
  • the planar silicon layer 2 is etched and separated by reactive ion etching using a resist mask or a multilayer resist as a mask.
  • element isolation can be formed simply by separating the planar silicon layer, so that the number of steps is small and a narrow element isolation width can be formed with a minimum processing dimension.
  • the columnar silicon layer is sacrificial oxidized to planarize the columnar silicon layer surface that becomes the channel portion.
  • the sacrificial oxide film 19 can also be used as a through oxide film at the time of impurity implantation.
  • an N + drain diffusion layer 3 is formed by introducing impurities such as As and P into the planar silicon layer 2 by ion implantation or the like using the resist mask 20.
  • the nitride film 18 above the columnar silicon layer is used as a stopper for preventing impurity implantation into the columnar silicon layer.
  • impurities such as B and BF2 are similarly introduced to form the P + drain diffusion layer 4.
  • the film thickness of the planar silicon layer 2, impurity implantation conditions, and heat treatment conditions are set so that the impurities diffuse to the buried oxide film 1.
  • the sacrificial oxide film 19 is removed to expose the silicon surface.
  • a high-k film 7 such as HfO2 is formed as a gate insulating film with a thickness of about 1 to 5 nm by CVD or ALD.
  • a gate conductive film 80 such as TiN or TaN is formed as a gate conductive film with a thickness of about 10 to 60 nm.
  • a silicon oxide film 21 is formed and buried between the columnar silicon layers.
  • the silicon oxide film 21, the gate conductive film on the columnar silicon layer, and the high-k film are polished by CMP to flatten the gate upper surface.
  • CMP planarizing the upper portion of the gate by CMP, a favorable gate shape can be realized, and variations in gate length can be suppressed.
  • the nitride film 18 above the columnar silicon layer is used as a CMP stopper.
  • the CMP polishing amount can be controlled with good reproducibility.
  • other films can be used as the CMP stopper film as long as they function as a CMP stopper film. Such a film is formed on the SOI layer 2a in advance. It can also be filmed.
  • the gate conductive film 80 and the silicon oxide film 21 are etched back to form gate electrodes (8, 8a, 8b).
  • an etching condition is used such that the gate conductive film 80 and the silicon oxide film 21 are etched at the same rate as much as possible and a high selection ratio is obtained with respect to the nitride film 18.
  • a silicon nitride film 22 is formed.
  • the silicon nitride film 22 is etched back to form silicon nitride film sidewalls 23 on the metal gate.
  • the silicon nitride film formation amount and the etch back amount are set so that the silicon nitride film side wall 23 remaining on the gate just covers the gate. Since the gate covered with the nitride film sidewall is protected during etching, the gate electrode can be formed in a self-aligned manner with a desired film thickness, and the occupied area can be reduced and the parasitic capacitance between the gate and the diffusion layer can be reduced. Can be reduced.
  • the silicon nitride film is used as the protective film for the sidewall, but other than this, as long as the protective film functions as the protective film for the sidewall, for example, a silicon oxide film is used. Can also be used.
  • a resist or a multilayer resist is applied, and a gate wiring pattern is formed by the resist 24 by lithography.
  • the gate bottom and the high-k film under the gate are etched by reactive ion etching using a resist mask.
  • gate wirings (8c, 8d) are formed.
  • a silicon nitride film which is a hard mask
  • the process of planarizing the upper surface of the gate by CMP, etching for determining the gate length, and gate electrode protection By sequentially performing the formation of the nitride film sidewalls, the patterning of the gate wiring, and the etching for forming the gate wiring, it is possible to form a gate with a good gate shape and small dimensional variation. It can be freely formed.
  • the film thickness of the gate electrode can be controlled in a self-aligned manner, the occupied area can be reduced and the parasitic resistance between the gate and the diffusion layer can be reduced.
  • the silicon nitride film 18 and the nitride film sidewalls 23 on the columnar silicon are removed by wet processing.
  • a silicon nitride film 25 is formed to a thickness of about 10 to 50 nm.
  • the nitride film 25 is etched back to expose the upper surface of the source diffusion layer region (9, 10a, 10b) and the surface of the drain diffusion layer region (3, 4), and the sidewall of the columnar silicon layer.
  • the gate sidewall is covered with the nitride film 25.
  • the High-k film 7 is covered with the nitride film 25, so that damage to the High-k film 7 in a subsequent process due to wet treatment or damage due to impurity implantation can be prevented.
  • the nitride film is too thin, damage to the high-k film 7 cannot be completely prevented, and if it is too thick, the occupied area increases by the film thickness formed on the gate sidewall.
  • a silicon nitride film is used as the protective film.
  • a film having a laminated structure of a silicon nitride film and a silicon oxide film is used. You can also.
  • N + source diffusion layer 9 is formed on the top of the columnar silicon layer 5 by ion implantation or the like.
  • P + source diffusion layers (10a, 10b) are similarly formed on top of the columnar silicon layers (6a, 6b).
  • a silicon oxide film 30 is formed to a thickness of about 10 to 50 nm for protecting a portion that is not silicided.
  • the resist 40 is patterned by lithography to form a groove pattern in the boundary region between the N + diffusion layer and the P + diffusion layer that form silicide.
  • the silicon oxide film 30 at the bottom of the groove formed by resist is etched to expose the surface of the drain diffusion layer.
  • a metal film such as Ni or Co is sputtered, and heat treatment is performed to silicide the portion from which the oxide film has been removed, and the unreacted metal film is removed to remove the N + diffusion layer.
  • a silicide layer 11 near the boundary of the P + diffusion layer is formed.
  • the oxide film 30 covering the surface is removed by wet etching.
  • a liner silicon nitride film 13 is formed, then a silicon oxide film 14 is formed, and the silicon oxide film 14 is planarized by CMP.
  • the liner nitride film 13 is used as an etching stopper during contact formation.
  • contacts (15, 16, 16a, 16b, 17a, 17b) are formed on the source diffusion layer on the planar silicon layer, the gate, and the drain diffusion layer above the columnar silicon layer.
  • the vicinity of the boundary between the N + diffusion layer and the P + diffusion layer is silicided. Since a silicide layer such as a TiSi layer in which Ti and Si, which are part of the barrier metal, are formed, a contact is always formed on the boundary between the N + diffusion layer and the P + diffusion layer. Since the N + diffusion layer and the P + diffusion layer on the planar silicon layer 2 can be directly connected by the formed silicide layer, the silicide layer 11 need not be formed.
  • the gate electrodes can be formed in a desired thickness around the columnar silicon layers in a self-aligned manner, it becomes possible to densely arrange the columnar silicon layers having different gate electrodes. The area occupied by the circuit can be reduced. In addition, since a process having a sufficient process margin for forming the gate wiring can be constructed, it becomes easy to form the gate wiring which has been a problem in the SGT.
  • the output potential Vout1 is formed on the substrate side as in the conventional case of FIGS. 128 (c) and (d), but element isolation is formed in the circuit. Since this is not necessary, the area occupied by the circuit can be reduced. Further, in FIGS. 128 (c) and (d) of the conventional example, it is difficult to stably manufacture due to the heat resistance of the silicide, but in this embodiment, the silicide layer 11 is formed after the transistor is formed. Is formed on the planar silicon layer 2 so that the N + diffusion layer 3 and the P + diffusion layer 4 are connected, so that there is no problem regarding the heat resistance of the silicide.
  • the element isolation is formed by etching the planar silicon layer 2 and isolating it on the buried oxide film layer 1, so that the element isolation with the minimum processing dimension width determined by lithography can be easily performed. Can be formed. Therefore, when the SGT structure of the present invention is used, the circuits can be arranged at intervals of the minimum dimension, so that the effect of reducing the chip area is great.
  • the silicide layer is formed on the drain diffusion layer formed in the planar silicon layer, and the resistance of the drain diffusion layer is reduced, so that the influence of the parasitic resistance due to the drain diffusion layer is reduced. . For this reason, it is possible to reduce the number of contacts on the drain diffusion layer, use the drain diffusion layer as a wiring layer, etc., and increase the degree of freedom in layout design.
  • the planar silicon layer 2 When the planar silicon layer 2 is too thick, a step with the buried oxide film layer 1 at the end of the planar silicon layer 2 becomes large when the gate wiring is etched, and the gate wiring is etched into a desired shape and size. It becomes difficult. Therefore, it is desirable that the thickness of the planar silicon layer 2 be as small as possible.
  • the silicide layer 11 on the drain diffusion layer does not reach the bottom of the planar silicon layer 2. This is because the resistance at the interface between the drain diffusion layer (3, 4) and the silicide layer 11 is one of the main factors of the source-drain parasitic resistance, and therefore the area of the interface between the drain diffusion layer and the silicide layer is made as large as possible. is there.
  • the planar silicon layer 2 is preferably thinner than 100 nm.
  • the gate processing is performed while ensuring the interface area between the silicide and the diffusion layer.
  • the thickness of the planar silicon layer 2 is more preferably 20 to 40 nm.
  • the thickness of the silicide layer 11 is about 10 nm to 30 nm, but in order to ensure the interface area between the drain diffusion layer and the silicide layer, it is preferably 10 nm to 20 nm.
  • the film thickness of the gate electrode and the wiring is preferably as small as possible in order to reduce the occupied area of the SGT integrated circuit.
  • the thickness of the gate wiring is preferably about 10 nm to 50 nm, and more preferably 10 nm to 30 nm in order to form a high density SGT integrated circuit.
  • the silicide layer 11 on the drain diffusion layer does not reach the bottom of the planar silicon layer 2, but in the patterning at the time of gate wiring exposure and at the stepped part at the time of subsequent gate wiring etching.
  • the thickness of the planar silicon layer is made as small as possible (preferably about 10 to 30 nm), and the silicide layer 211 is buried and oxidized.
  • a structure in which a film is formed can also be used.
  • a CMOS inverter is configured by SGT having a structure in which a silicide layer is formed on the entire surface of a drain diffusion layer formed in a planar silicon layer and a source diffusion layer above a columnar silicon layer.
  • SGT SGT having a structure in which a silicide layer is formed on the entire surface of a drain diffusion layer formed in a planar silicon layer and a source diffusion layer above a columnar silicon layer.
  • FIG. 32 is an equivalent circuit of a CMOS inverter using the present invention.
  • the circuit operation of the CMOS inverter will be described below.
  • the input signal Vin2 is applied to the gates of both NMOS Qn21 and PMOS Qp21 and Qp22.
  • Vin2 is “1”
  • NMOS Qn21 is in the ON state
  • PMOSs Qp21 and Qp22 are in the OFF state
  • Vout2 is “0”.
  • Vin2 is “0”
  • NMOS Qn21 is in the OFF state
  • PMOSs Qp21 and Qp22 are in the ON state
  • Vout2 is “1”.
  • the CMOS inverter operates so that the signal Vout2 as the output value takes the opposite value to the signal Vin2 as the input value.
  • FIG. 33 is a plan view of a CMOS inverter using the present invention.
  • 34A and 34B are cross-sectional views taken along cut lines A-A 'and B-B' in FIG. The present invention will be described with reference to FIGS. 33 and 34.
  • FIG. 33 is a plan view of a CMOS inverter using the present invention.
  • 34A and 34B are cross-sectional views taken along cut lines A-A 'and B-B' in FIG. The present invention will be described with reference to FIGS. 33 and 34.
  • a planar silicon layer 102 is formed on the buried oxide film layer 101, and the planar silicon layer 102 includes an N + drain diffusion layer 103 and a P + drain diffusion layer 104.
  • the surfaces of the N + drain diffusion layer 103 and the P + drain diffusion layer 104 A silicide layer 111 is formed in order to reduce the resistance of the drain diffusion layer, and the N + drain diffusion layer 103 and the P + drain diffusion layer 104 are directly connected to each other by the silicide layer 111. This eliminates the need for contacts and element isolation for connecting the N + drain diffusion layer 103 and the P + drain diffusion layer 104, thereby reducing the area occupied by the inverter.
  • An NMOS transistor Qn21 is formed by the columnar silicon layer 105 formed in the N + drain diffusion layer 103, and PMOS transistors Qp21 and Qp22 are formed by the columnar silicon layers (106a, 106b) formed in the P + drain diffusion layer 104.
  • a gate insulating film 107 is formed of a high-k film such as HfO2 so as to surround the columnar silicon layer (105, 106a, 106b), and a gate electrode (108, 108a, 106) is formed of a metal film such as TaN or TiN so as to surround it. 108b) is formed.
  • N + source diffusion layer 109 is formed above the columnar silicon layer 105 forming the NMOS, and a P + source diffusion layer (110a, 110b) is formed above the columnar silicon layer (106a, 106b) forming the PMOS. 109, 110a, 110b), a silicide film 112 is formed.
  • a silicon nitride film 113 is formed as a contact stopper so as to cover these elements, an interlayer silicon oxide film 114 is further formed on the silicon nitride film 113, and a contact (115 is formed so as to penetrate the planarized silicon oxide film 114. 116, 116a, 116b, 117a, 117b).
  • stress can be applied to the channel portion of the columnar silicon layer, and mobility can be improved.
  • silicon nitride film having tensile stress on the NMOS and a silicon nitride film having compressive stress on the PMOS it is possible to improve mobility in both the NMOS and the PMOS.
  • the contact 115 formed at the boundary between the N + drain diffusion layer 103 and the P + drain diffusion layer 104 is connected to the output terminal Vout2 through the wiring layer, and the contact 116 formed on the columnar silicon layer 105 forming the Qn21 is passed through the wiring layer.
  • Contacts (116a, 116b) connected to the ground potential Vss2 and formed on the top of the columnar silicon layers (106a, 106b) forming Qp21 and Qp22 are connected to the power supply potential Vcc2 through the wiring layer and surround the columnar silicon layer 105.
  • a contact 117a formed on the gate wiring 108c extending from the gate electrode and a contact 117b formed on the gate wiring 108d extending from the gate electrode surrounding the columnar silicon layers (106a, 106b) are connected to the input terminal Vin2 through the wiring layer. Forming the inverter by connecting.
  • the channel portion of the columnar silicon layer is preferably not doped with impurities or has an impurity concentration of 1e ⁇ 17 cm ⁇ 3 or less. This is because when the impurity concentration is higher than this, the characteristic variation of the transistor due to the statistical fluctuation of the impurity increases.
  • the threshold value of the transistor can be adjusted by adjusting the work function of the gate material.
  • the high-k film may be a silicon oxide film or a silicon nitride film, and the metal gate electrode may be a silicided polysilicon film.
  • the impurity distribution is set so that the drain diffusion layer region (103, 104) at the bottom of the columnar silicon layer is formed up to the buried oxide film layer 101, and the columnar silicon layer is completely depleted during the transistor operation. It is preferable to set the dimensions and impurity concentration.
  • the impurity distribution in the drain diffusion layer regions (103, 104) as described above, the inside of the columnar silicon layer has a floating body structure regardless of the operation state, and the dimensions of the columnar silicon layer as described above
  • the impurity concentration the columnar silicon layer is completely depleted during transistor operation, so that the electric field in the columnar silicon is relaxed and mobility can be improved.
  • the bottom component of the drain diffusion layer capacitance can be greatly reduced, and the parasitic capacitance of the total drain diffusion layer can be reduced. it can.
  • the impurity may be diffused so as to cover the bottom of the columnar silicon layer.
  • the facing area between the drain diffusion layer (103, 104) and the gate can be reduced. Therefore, the parasitic capacitance between the gate and the drain can be reduced.
  • contacts (117a, 117b) to the gate wiring (108c, 108d) are separately provided in the NMOS and the PMOS. It is formed on the buried oxide film 101.
  • the contact 115 formed on the drain diffusion layer is preferably formed at the boundary between the N + diffusion layer 103 and the P + diffusion layer 104. This is because it is necessary to provide an overlap margin between the columnar silicon layer and the implantation region between the boundary between the N + diffusion layer and the P + diffusion layer and the columnar silicon layer (105, 106a). This is because this space can be used effectively by forming a contact on the boundary. For this reason, the area occupied by the inverter circuit can be reduced.
  • FIGS. In each figure, (a) is a plan view, and (b) is a cross-sectional view taken along the line A-A '.
  • the process after the gate formation is the same as the manufacturing process of the first embodiment, and the process after the gate formation is described below.
  • a silicon nitride film 125 is formed to a thickness of about 10 to 50 nm.
  • the nitride film 125 is etched back to expose the upper surface of the source diffusion layer region (109, 110a, 110b) and the surface of the drain diffusion layer region (103, 104), and the sidewall of the columnar silicon layer.
  • the gate sidewall is covered with a nitride film 125.
  • the silicon nitride film forming process for protection includes the purpose of preventing excessive silicidation and preventing damage. Therefore, in order to prevent excessive silicidation of one of them, an ion implantation process described later and It can also be performed before the silicidation step of the source / drain surface.
  • this silicon nitride film 125 is a silicon oxide film, it will be wet etched by hydrofluoric acid used in the cleaning / peeling process and the silicide pretreatment, so that it is a film that does not dissolve in hydrofluoric acid, such as a silicon nitride film. Preferably there is. If the nitride film is too thin, the High-k film 107 cannot be completely protected. If it is too thick, the area occupied by the film formed on the gate sidewall increases.
  • a silicon nitride film is used as the protective film. However, in addition to this, as long as the protective film functions as a protective film, for example, a film having a laminated structure of a silicon nitride film and a silicon oxide film is used. You can also.
  • N + source diffusion layer 109 is formed on the columnar silicon layer 105 by ion implantation or the like.
  • P + source diffusion layers (110a, 110b) are formed on top of the columnar silicon layers (106a, 106b).
  • the source / drain surface is silicided by sputtering a metal film such as Ni or Co, and the unreacted metal film is removed by removing the unreacted metal film (103, 104).
  • the upper silicide layer 111 and the silicide layer 112 on the source diffusion layers (109, 110a, 110b) are formed.
  • a liner silicon nitride film 113 is formed, then a silicon oxide film 114 is formed, and the silicon oxide film 114 is planarized by CMP. Subsequently, contacts (115, 116, 116a, 116b, 117a, 117b) are formed on the source diffusion layer on the planar silicon layer, the gate, and the drain diffusion layer above the columnar silicon layer.
  • the liner nitride film 113 is used as an etching stopper during contact formation.
  • the gate electrodes can be formed in a desired thickness around the columnar silicon layers in a self-aligned manner, it becomes possible to densely arrange the columnar silicon layers having different gate electrodes. The area occupied by the circuit can be reduced. In addition, since a process having a sufficient process margin for forming the gate wiring can be constructed, it becomes easy to form the gate wiring which has been a problem in the SGT.
  • the silicide layer is formed on the entire surface of the drain diffusion layer formed in the planar silicon layer, and the resistance of the drain diffusion layer is significantly reduced. Becomes very small. For this reason, it is possible to reduce the number of contacts on the drain diffusion layer, use the drain diffusion layer as a wiring layer, etc., and increase the degree of freedom in layout design.
  • FIG. 43 is an equivalent circuit of a CMOS inverter using the present invention. Since the circuit operation of the CMOS inverter is the same as that of the second embodiment, it is omitted here.
  • FIG. 44 is a plan view of a CMOS inverter using the present invention. 45 (a) and 45 (b) are cross-sectional views taken along cut lines AA ′ and BB ′ in FIG.
  • the difference from the second embodiment is that in this embodiment, the source diffusion layers on the two adjacent columnar silicon layers (306a, 306b) forming the PMOSs Qp41 and Qp42 are the same rectangular contact. It is a point connected by 316c.
  • the distance between adjacent columnar silicon layers is smaller than the minimum contact size, it is difficult to form normal contacts on all the columnar silicon layers, but this method makes it easy to form contacts. it can.
  • Other configurations are the same as those in the second embodiment, and are omitted here.
  • FIG. 46 is a plan view of the CMOS inverter in this example.
  • the gate area 408 and 408a, 408b of the NMOS Qn51 and the PMOS Qp51 and Qp52 are connected by the gate wiring 408e, and the contact to the gate is reduced, thereby reducing the area occupied by the inverter. is doing.
  • the gate wiring 408e is formed on the buried oxide film 401 so that the opposing area between the gate wiring 408e and the planar silicon layer 402 is as small as possible.
  • the shape of the planar silicon layer 402 is changed.
  • the area occupied by the inverter is further reduced by forming the contact 467c to the gate on the gate wiring 458e.
  • This embodiment relates to an SGT in which the connection to the source diffusion layer formed on the columnar silicon layer and the gate electrode is formed by the same contact, and an E-type NMOS inverter will be described as an example.
  • FIG. 47 is an equivalent circuit diagram of an E-type NMOS inverter using the present invention.
  • the gate and source of Q L1 which is a load NMOS are connected to each other.
  • the input signal Vin6 is applied to the gate of Q D1 which is a driver NMOS.
  • Vin6 is “1”
  • the driver NMOS Q D1 is in the ON state and the load NMOS Q L1 is also in the ON state.
  • Vout6 is “0”. become.
  • Vout6 becomes "1".
  • the E-type NMOS inverter operates so that the Vout6 signal as the output value takes the opposite value to the Vin6 signal as the input value.
  • FIG. 48 is an example of a plan view of an E-type NMOS inverter using the present invention.
  • 49A and 49B are cross-sectional views taken along the cut lines AA ′ and BB ′ in FIG. The present invention will be described with reference to FIGS. 48 and 49.
  • FIG. A planar silicon layer 502 is formed on the buried oxide film layer 501, and the planar silicon layer 502 is composed of an N + drain diffusion layer 503.
  • a silicide layer 511 is formed on the surface of the N + drain diffusion layer 503 in order to reduce the drain diffusion layer resistance. Is formed.
  • An NMOS driving transistor Q D1 is formed by the columnar silicon layer 505 formed on the N + drain diffusion layer 503, and an NMOS load transistor Q L1 is formed by the columnar silicon layer 506 formed on the N + drain diffusion layer 503 in the same manner.
  • a gate insulating film 507 is formed of a high-k film such as HfO2 so as to surround the columnar silicon layers (505, 506), and gate electrodes (508a, 508b) are formed of a metal film such as TaN or TiN.
  • An N + source diffusion layer 509a is formed above the columnar silicon layer 505 that forms the driving NMOS, and an N + source diffusion layer 509b is formed above the columnar silicon layer 506 that forms the load NMOS.
  • a silicide film 512 is formed on each source diffusion layer.
  • a silicon nitride film 513 is formed as a contact stopper so as to cover these elements.
  • an interlayer silicon oxide film 514 is formed on the silicon nitride film 513, and contacts (515) are formed so as to penetrate the planarized silicon oxide film 514. 516, 517a, 527).
  • a contact 517a connected to the gate of the driving NMOS Q D1 is connected to the input terminal Vin6 through a wiring layer, and a contact 516 formed on the columnar silicon layer 505 forming the driving NMOS Q D1 is grounded through the wiring layer.
  • the gate wiring 508c of Q L1 which is a load NMOS and the source diffusion layer 509b above the columnar silicon layer are connected to the power supply potential Vcc6 through the wiring layer by the same contact 527.
  • the contact 515 formed in the drain N + diffusion layer 503 is connected to the output terminal Vout6, whereby an E-type NMOS inverter is formed.
  • the silicide layer 511 is formed on the entire surface of the N + drain diffusion layer 503. However, the silicide layer 511 is part of the surface of the N + drain diffusion layer 503 (the drive transistor Q D1 and the load transistor Q L1 (Between).
  • the same common contact 527 forms a contact with the gate wiring 508c extending from the gate electrode of Q L1 which is a load NMOS and the source diffusion layer 509b above the columnar silicon layer. For this reason, the number of contacts can be reduced, and the area of an inverter or the like can be reduced.
  • the silicide layer is formed on the drain diffusion layer formed in the planar silicon layer, and the resistance of the drain diffusion layer is reduced, so that the influence of the parasitic resistance due to the drain diffusion layer is reduced. . For this reason, it is possible to reduce the number of contacts on the drain diffusion layer, use the drain diffusion layer as a wiring layer, etc., and increase the degree of freedom in layout design.
  • an example of the common contact to the gate wiring and the source diffusion layer in the E-type NMOS inverter is taken, but the above-mentioned common contact is not limited to the E-type NMOS inverter, but a normal CMOS. It can also be used in a circuit using.
  • This embodiment relates to an SGT in which the connection to the drain diffusion layer formed at the bottom of the columnar silicon layer and the gate electrode is formed by the same contact, and a D-type NMOS inverter will be described as an example.
  • FIG. 50 is an equivalent circuit diagram of a D-type NMOS inverter using the present invention.
  • the operation circuit of the D-type NMOS inverter will be described below.
  • the load NMOS Q L2 is a depletion type transistor, and its drain and gate are connected to each other.
  • the input signal Vin7 is applied to the gate of Q D2 which is a driver NMOS.
  • Q D2 is ON state a driver NMOS, although the Q L2 is also ON state is a load NMOS, due to the high driving capability towards the Q D2 is a driver NMOS, Vout7 is "0" become.
  • FIG. 51 is an example of a plan view of a D-type NMOS inverter using the present invention.
  • 52A and 52B are cross-sectional views taken along cut lines AA ′ and BB ′ in FIG. The present invention will be described with reference to FIGS.
  • a planar silicon layer 602 is formed on the buried oxide film layer 601, and the planar silicon layer 602 is composed of an N + drain diffusion layer 603.
  • a silicide layer 611 is formed on the surface of the N + drain diffusion layer 603 in order to reduce the drain diffusion layer resistance. Is formed.
  • An NMOS driving transistor Q D2 is formed by the columnar silicon layer 605 formed on the N + drain diffusion layer 603, and an NMOS load transistor Q L2 is formed by the columnar silicon layer 606 formed on the N + drain diffusion layer 603 in the same manner.
  • a gate insulating film 607 is formed of a high-k film such as HfO2 so as to surround the columnar silicon layers (605, 606), and a gate electrode (608a, 608b) is formed of a metal film such as TaN or TiN so as to surround it. Has been.
  • N + source diffusion layer 609a is formed above the columnar silicon layer 605 forming the driving NMOS, and an N + source diffusion layer 609b is formed above the columnar silicon layer 606 forming the load NMOS.
  • a silicide film 612 is formed on each source diffusion layer.
  • a silicon nitride film 613 is formed as a contact stopper so as to cover these elements.
  • an interlayer silicon oxide film 614 is formed on the silicon nitride film 613, and contacts (616) are formed so as to penetrate the planarized silicon oxide film 614. , 616a, 617a, 6128).
  • the contact 617a connected to the gate of the driving NMOS Q D2 is connected to the input terminal Vin7 through the wiring layer, and the contact 616 formed on the columnar silicon layer 605 forming the driving NMOS Q D2 is grounded through the wiring layer.
  • the gate wiring 608c of the Q L2 that is the load NMOS and the drain diffusion layer 603 are connected to the output terminal Vout7 through the same contact 628.
  • the contact 616a formed on the source N + diffusion layer 609b above the columnar silicon layer forming the load NMOS is connected to the power supply potential Vcc7, thereby forming a D-type NMOS inverter.
  • the silicide layer 611 is formed on the entire surface of the N + drain diffusion layer 603, but the silicide layer 611 is part of the surface of the N + drain diffusion layer 603 (the drive transistor Q D1 and the load transistor Q L1 (Between).
  • the gate wiring 608 c extending from the gate electrode of Q L2 as the load NMOS and the contact to the drain diffusion layer 603 are formed by the same common contact 628. For this reason, the number of contacts can be reduced, and the area of an inverter or the like can be reduced.
  • the silicide layer is formed on the drain diffusion layer formed in the planar silicon layer, and the resistance of the drain diffusion layer is reduced, so that the influence of the parasitic resistance due to the drain diffusion layer is reduced. . For this reason, it is possible to reduce the number of contacts on the drain diffusion layer, use the drain diffusion layer as a wiring layer, etc., and increase the degree of freedom in layout design.
  • the common contact to the gate wiring and the drain diffusion layer in the D-type NMOS inverter is taken, but the above-mentioned common contact is not limited to the D-type NMOS inverter, but a normal CMOS. It can also be used in a circuit using.
  • FIG. 53 is an equivalent circuit of a CMOS inverter using the present invention. Since the circuit operation of the CMOS inverter is the same as that of the second embodiment, it is omitted here.
  • FIG. 54 is a plan view of a CMOS inverter using the present invention.
  • 55A and 55B are cross-sectional views taken along cut lines A-A 'and B-B' in FIG.
  • the gate electrodes (708, 708a, 708b) surrounding the columnar silicon layer and the gate wirings (708c, 708d) extending from these gate electrodes have the same height. That is, the gate electrode and the gate wiring are integrally formed, and the entire upper surface of the integrally formed gate electrode and gate wiring is formed in a plane parallel to the substrate.
  • the number of manufacturing steps in the gate forming step can be reduced, and the gate wiring can be easily formed during manufacturing.
  • FIG. 54 and 55 The present invention will be described with reference to FIGS. 54 and 55.
  • a planar silicon layer 702 is formed on the buried oxide film layer 701.
  • the planar silicon layer 702 includes an N + drain diffusion layer 703 and a P + drain diffusion layer 704, and the surfaces of the N + drain diffusion layer 703 and the P + drain diffusion layer 704 are formed.
  • a silicide layer 711 is formed in order to lower the resistance of the drain diffusion layer, and the N + drain diffusion layer 703 and the P + drain diffusion layer 704 are directly connected to each other by the silicide layer 711. This eliminates the need for contacts or element isolation for connecting the N + drain diffusion layer 703 and the P + drain diffusion layer 704, thereby reducing the area occupied by the inverter.
  • An NMOS transistor Qn81 is formed by the columnar silicon layer 705 formed in the N + drain diffusion layer 703, and PMOS transistors Qp81 and Qp82 are formed by the columnar silicon layers (706a, 706b) formed in the P + drain diffusion layer 704.
  • a gate insulating film 707 is formed by a high-k film such as HfO2 so as to surround the columnar silicon layers (705, 706a, 706b), and a gate electrode (708, 708a, 706) is formed by a metal film such as TaN or TiN so as to surround it. 708b) is formed.
  • N + source diffusion layer 709 is formed above the columnar silicon layer 705 that forms the NMOS, and a P + source diffusion layer (710a, 710b) is formed above the columnar silicon layer (706a, 706b) that forms the PMOS. 709, 710a, 710b), a silicide film 712 is formed.
  • a silicon nitride film 713 is formed as a contact stopper so as to cover these elements, and an interlayer silicon oxide film 714 is further formed on the silicon nitride film 713, and contacts (715 are formed so as to penetrate the flattened silicon oxide film 714. , 716, 716a, 716b, 717a, 717b).
  • a contact 715 formed at the boundary between the N + drain diffusion layer 703 and the P + drain diffusion layer 704 is connected to the output terminal Vout8 through a wiring layer, and a contact 716 formed on the upper part of the columnar silicon layer 705 forming Qn81 passes through the wiring layer.
  • Contacts (716a, 716b) connected to the ground potential Vss8 and formed on top of the columnar silicon layers (706a, 706b) forming Qp81 and Qp82 are connected to the power supply potential Vcc8 through the wiring layer and surround the columnar silicon layer 705.
  • a contact 717a formed on the gate wiring 708c extending from the gate electrode and a contact 717b formed on the gate wiring 708d extending from the gate electrode surrounding the columnar silicon layers (706a, 706b) are connected to the input terminal Vin8 through the wiring layer. Forming the inverter by connecting.
  • FIGS. An example of a manufacturing method for forming the semiconductor device of the present invention will be described below with reference to FIGS.
  • (a) is a plan view between A and A '
  • (b) is a sectional view.
  • a high-k film 7 such as HfO2 is formed as a gate insulating film with a thickness of about 1 to 5 nm by CVD or ALD
  • a metal such as TiN or TaN is formed as a gate conductive film.
  • a film 729 is formed to a thickness of about 100 to 400 nm. In film formation, in an initial stage where coverage is required, film formation can be performed efficiently by performing film formation by CVD or ALD, and then performing film formation by sputtering at a high film formation rate. .
  • the gate conductive film 729 is planarized by CMP.
  • CMP is stopped at the nitride film 718 on the columnar silicon layer.
  • the nitride film 718 as a CMP stopper, the CMP polishing amount can be controlled with good reproducibility.
  • other films can be used as the CMP stopper film as long as they function as a CMP stopper film.
  • the gate conductive film 729 is etched back to determine the gate length.
  • a silicon nitride film 722 is formed.
  • the silicon nitride film 722 is etched back to form a silicon nitride film sidewall 723 on the metal gate.
  • a gate electrode corresponding to the thickness of the silicon nitride film side wall 723 remaining on the gate can be formed in a self-aligned manner around the columnar silicon layer.
  • the film thickness and etch back amount of the silicon nitride film 723 are adjusted so that the electrode film thickness is obtained.
  • the silicon nitride film is used as the protective film for the sidewall, but other than this, as long as the protective film functions as the protective film for the sidewall, for example, a silicon oxide film is used. Can also be used.
  • a resist or a multilayer resist is applied, and a gate wiring pattern is formed with a resist 724 by lithography.
  • gate bottom and the high-k film under the gate are etched by reactive ion etching using a resist mask.
  • gate electrodes (708, 708a, 708b) and gate wirings (708c, 708d) are formed.
  • the silicon nitride film 718 and the silicon nitride film sidewalls 723 on the columnar silicon are removed by wet processing.
  • a silicon nitride film 725 is formed to a thickness of about 10 to 50 nm.
  • the silicon nitride film 725 is etched back to expose the upper surface of the columnar silicon layer and the upper surface of the planar silicon layer, and the sidewall and gate sidewall of the upper portion of the columnar silicon layer are covered with the silicon nitride film 725.
  • This structure has the following effects.
  • the silicon nitride film 725 is a silicon oxide film, it is wet-etched by hydrofluoric acid used for the cleaning / peeling process and the silicide pretreatment, so that it does not dissolve in hydrofluoric acid like the silicon nitride film.
  • a membrane is preferred. If the nitride film is too thin, the High-k film cannot be completely protected. If it is too thick, the occupied area increases by the film thickness formed on the gate sidewall.
  • a silicon nitride film is used as the protective film.
  • the protective film functions as a protective film, for example, a film having a laminated structure of a silicon nitride film and a silicon oxide film is used. You can also.
  • an N + source diffusion layer 709 is formed on the columnar silicon layer 705 by ion implantation or the like.
  • P + source diffusion layers (710a, 710b) are formed on top of the columnar silicon layers (706a, 706b).
  • a metal film such as Ni or Co is sputtered, and the surface of the source / drain is silicided by applying heat treatment, and the unreacted metal film is removed to remove the drain diffusion layer (703, 704).
  • An upper silicide layer 711 and a silicide layer 712 on the source diffusion layer (709, 710a, 710b) are formed.
  • a liner silicon nitride film 713 is formed, then a silicon oxide film 714 is formed, and the silicon oxide film is planarized by CMP.
  • the liner nitride film is used as an etching stopper during contact formation.
  • contacts (715, 716, 716a, 716b, 717a, 717b) are formed on the source diffusion layer on the planar silicon layer, the gate, and the drain diffusion layer above the columnar silicon layer.
  • the number of manufacturing steps in the gate forming step can be reduced, and the formation of the gate wiring at the time of manufacturing becomes easy.
  • This embodiment shows an embodiment of SGT for reducing the parasitic capacitance between the gate electrode and the gate wiring and the drain diffusion layer at the bottom of the columnar silicon layer.
  • FIG. 70 is an equivalent circuit of a CMOS inverter using the present invention. Since the circuit operation of the CMOS inverter is the same as that of the second embodiment, it is omitted here.
  • FIG. 71 is a plan view of a CMOS inverter using the present invention.
  • 72A and 72B are cross-sectional views taken along cut lines A-A 'and B-B' in FIG.
  • This embodiment is characterized in that a silicon oxide film 820 exists between the gate electrode (808, 808a, 808b) or gate wiring (808c, 808d) and the drain diffusion layer (803, 804).
  • This structure increases the thickness of the insulating film between the gate electrode or gate wiring and the drain diffusion layer, thereby reducing the parasitic capacitance between the gate and the drain diffusion layer.
  • the parasitic capacitance between the gate and the drain diffusion layer increases because the relative dielectric constant of the high-k film is large. Therefore, the parasitic capacitance can be greatly reduced by inserting a silicon oxide film having a lower relative dielectric constant than the High-k film between the gate wiring and the drain diffusion layer.
  • FIGS. 71 and 72 The present invention will be described with reference to FIGS. 71 and 72.
  • a planar silicon layer 802 is formed on the buried oxide film layer 801.
  • the planar silicon layer 802 includes an N + drain diffusion layer 803 and a P + drain diffusion layer 804, and the surfaces of the N + drain diffusion layer 803 and the P + drain diffusion layer 804 are formed.
  • An NMOS transistor Qn91 is formed by the columnar silicon layer 805 formed on the N + drain diffusion layer 803, and PMOS transistors Qp91 and Qp92 are formed by the columnar silicon layers (806a, 806b) formed on the P + drain diffusion layer 804. Yes.
  • a gate insulating film 807 is formed by a high-k film such as HfO2 so as to surround the columnar silicon layers (805, 806a, 806b), and a gate electrode (808, 808a, 808) is formed by a metal film such as TaN or TiN so as to surround it. 808b) is formed.
  • An N + source diffusion layer 809 is formed above the columnar silicon layer 805 forming the NMOS, and a P + source diffusion layer (810a, 810b) is formed above the columnar silicon layers (806a, 806b) forming the PMOS. 809, 810a and 810b), a silicide film 812 is formed.
  • a silicon nitride film 813 is formed as a contact stopper so as to cover these elements.
  • an interlayer silicon oxide film 814 is formed on the silicon nitride film 813, and contacts (815 are formed so as to penetrate the planarized silicon oxide film 814.
  • a contact 815 formed at the boundary between the N + drain diffusion layer 803 and the P + drain diffusion layer 804 is connected to the output terminal Vout9 through the wiring layer, and a contact 816 formed at the upper portion of the columnar silicon layer 805 forming Qn91 passes through the wiring layer.
  • Contacts (816a, 816b) connected to the ground potential Vss9 and formed on top of the columnar silicon layers (806a, 806b) forming Qp91 and Qp92 are connected to the power supply potential Vcc9 through the wiring layer and surround the columnar silicon layer 805.
  • a contact 817a formed on the gate wiring 808c extending from the gate electrode and a contact 817b formed on the gate wiring 808d extending from the gate electrode surrounding the columnar silicon layers (806a, 806b) are connected to the input terminal Vin9 through the wiring layer. Forming the inverter by connecting.
  • FIGS. An example of a manufacturing method for forming the semiconductor device of the present invention will be described below with reference to FIGS.
  • (a) is a plan view between A and A '
  • (b) is a sectional view.
  • the columnar silicon layer is sacrificial oxidized to planarize the columnar silicon layer surface that becomes the channel portion.
  • the sacrificial oxide film 819 can also be used as a through oxide film during impurity implantation.
  • impurities such as As and P are introduced by ion implantation or the like to form an N + drain diffusion layer 803, and impurities such as B and BF2 are introduced to cause P + drain diffusion.
  • Layer 804 is formed.
  • the nitride film 818 above the columnar silicon layer is used as a stopper for preventing impurity implantation into the columnar silicon layer.
  • implantation conditions and heat treatment conditions are set so that the impurities diffuse to the buried oxide film 1 and further diffuse to the lower portion of the columnar silicon layer.
  • a silicon oxide film 820 is formed with a film thickness of about 200 to 500 nm to embed columnar silicon layers.
  • the silicon oxide film 820 is planarized by CMP, and CMP is stopped at the silicon nitride film 818.
  • the CMP polishing amount can be controlled with good reproducibility.
  • other films can be used as the CMP stopper film as long as they function as a CMP stopper film.
  • the silicon oxide film 820 is etched back to expose the portion of the columnar silicon layer that becomes the channel. At this time, the silicon oxide film 820 is left on the drain diffusion layer (803, 804) by a thickness of about 5 to 50 nm.
  • a High-k film 807 such as HfO 2 is formed as a gate insulating film with a thickness of about 1 to 5 nm by a CVD method or an ALD method.
  • a metal film 880 such as TiN or TaN is formed as a gate conductive film with a thickness of about 10 to 60 nm. Since a silicon oxide film 820 having a relative dielectric constant lower than that of the gate insulating film 807 is inserted between the gate conductive film 880 and the drain diffusion layers (803 and 804), the parasitic capacitance between the two is reduced.
  • a silicon oxide film 821 is formed and buried between the columnar silicon layers.
  • the silicon oxide film 821, the gate conductive film over the columnar silicon layer, and the high-k film are polished by CMP to planarize the gate upper surface.
  • CMP planarizing the upper portion of the gate by CMP, a favorable gate shape can be realized, and variations in gate length can be suppressed.
  • the nitride film 818 above the columnar silicon layer is used as a CMP stopper.
  • the CMP polishing amount can be controlled with good reproducibility.
  • other films can be used as the CMP stopper film as long as they function as a CMP stopper film.
  • the gate conductive film and the silicon oxide film 821 are etched back to form gate electrodes (808, 808a, 808b).
  • the gate conductive films (808, 808a, 808b) and the silicon oxide film 821 are etched at the same rate as possible, and etching conditions are used so as to obtain a high selectivity with respect to the nitride film 818.
  • etching the gate conductive film (808, 808a, 808b) and the silicon oxide film 821 at the same rate it is possible to suppress the step difference between the upper surfaces of the gate conductive film (808, 808a, 808b).
  • a silicon nitride film 822 is formed.
  • the silicon nitride film 822 is etched back to form a silicon nitride film sidewall 823 on the metal gate.
  • the silicon nitride film deposition amount and the etch back amount are set so that the silicon nitride film sidewall 823 remaining on the gate just covers the gate. Since the gate covered with the nitride film sidewall is protected during etching, the gate electrode can be formed in a self-aligned manner with a desired film thickness, and the occupied area can be reduced and the parasitic capacitance between the gate and the diffusion layer can be reduced. Can be reduced.
  • the silicon nitride film is used as the protective film for the sidewall, but other than this, as long as the protective film functions as the protective film for the sidewall, for example, a silicon oxide film is used. Can also be used.
  • a resist or a multilayer resist is applied, and a gate wiring pattern is formed from the resist 824 by lithography.
  • the high-k film and silicon oxide film under the gate and under the gate are etched by reactive ion etching using a resist mask.
  • gate electrodes (808, 808a, 808b) and gate wirings (808c, 808d) are formed.
  • the silicon nitride film 818 and the nitride film sidewalls 823 on the columnar silicon are removed by wet processing.
  • a silicon nitride film 825 is formed to a thickness of about 10 to 50 nm.
  • the nitride film 825 is etched back to expose the upper surface of the pillar-shaped silicon layer and the upper surface of the planar silicon layer, so that the sidewall and gate sidewalls on the pillar-shaped silicon layer are covered with the nitride film 825.
  • This structure has the following effects. First, since the gate electrode (808, 808a, 808b) and the upper part of the columnar silicon layer are separated by the nitride film 825, a short circuit between the gate electrode and the upper part of the columnar silicon layer due to excessive silicide, Short circuit between the drain diffusion layers can be prevented.
  • the silicon nitride film 825 is a silicon oxide film, it is wet-etched by hydrofluoric acid used for the cleaning / peeling process and the silicide pretreatment, so that it does not dissolve in hydrofluoric acid like the silicon nitride film.
  • a membrane is preferred. If the nitride film is too thin, the High-k film 807 cannot be completely protected. If it is too thick, the occupied area increases by the film thickness formed on the gate sidewall.
  • a silicon nitride film is used as the protective film.
  • the protective film functions as a protective film, for example, a film having a laminated structure of a silicon nitride film and a silicon oxide film is used. You can also.
  • an N + source diffusion layer 809 is formed on the columnar silicon layer 805 by ion implantation or the like.
  • P + source diffusion layers (810a, 810b) are formed on top of the columnar silicon layers (806a, 806b).
  • a metal film such as Ni or Co is sputtered, and the surface of the source / drain is silicided by applying heat treatment, and the unreacted metal film is removed to remove the silicide layer 811 on the drain diffusion layer and the source diffusion layer.
  • the silicide layer 812 is formed.
  • a liner silicon nitride film 813 is formed, then a silicon oxide film 814 is formed, and the silicon oxide film is planarized by CMP. Thereafter, contacts (815, 816, 816a, 816b, 817a, 817b) are formed on the source diffusion layer on the planar silicon layer, on the gate, and on the drain diffusion layer above the columnar silicon layer.
  • the insulating film between the gate insulating film and the drain diffusion layer is thickened by inserting the insulating film between the gate insulating film and the drain diffusion layer.
  • the parasitic capacitance between the gate and the drain diffusion layer is reduced.
  • the parasitic capacitance can be greatly reduced by inserting an insulating film having a relatively low relative dielectric constant such as a silicon oxide film between the gate insulating film and the drain diffusion layer.
  • This embodiment shows an embodiment in which the gate formation process in the embodiment 7 is simplified and the SGT structure for reducing the parasitic capacitance between the gate wiring and the drain diffusion layer at the bottom of the columnar silicon layer in the embodiment 8 is simultaneously performed. .
  • FIG. 91 is an equivalent circuit of a CMOS inverter using the present invention. Since the circuit operation of the CMOS inverter is the same as that of the second embodiment, it is omitted here.
  • FIG. 92 is a plan view of a CMOS inverter using the present invention.
  • 93A and 93B are cross-sectional views taken along cut lines AA ′ and BB ′ in FIG.
  • the gate electrodes (908, 908a, 908b) surrounding the columnar silicon layer and the gate wirings (908c, 908d) extending from these gate electrodes have the same height, that is, The gate electrode and the gate wiring are integrally formed, the entire upper surface of the integrally formed gate electrode and the gate wiring is formed in a plane parallel to the substrate, and the gate electrode (908, 908a, 908b) or gate An insulating film 920 such as a silicon oxide film exists between the wiring (908c, 908d) and the drain diffusion layer (903, 904).
  • the CMOS inverter shown in this embodiment can be formed using a manufacturing method as described below.
  • a silicon oxide film is formed so as to embed the columnar silicon layer, and then the silicon oxide film is CMP-processed. Then, the silicon oxide film is etched back to form a silicon oxide film in the drain diffusion layer by a desired film thickness.
  • a gate conductive film is formed so as to embed the columnar silicon layer after the columnar silicon layer is formed.
  • Silicon for planarizing the film by CMP, subsequently etching back the gate conductive film, and subsequently forming and etching back a silicon nitride film for determining the gate electrode film thickness to form the gate electrode in a self-aligned manner By forming a nitride film sidewall and subsequently performing lithography and etching of the gate wiring pattern, a gate electrode and a gate wiring extending from the gate electrode are integrally formed, and the integrally formed gate electrode and A gate electrode structure is formed in which the entire upper surface of the gate wiring is formed in a plane parallel to the substrate.
  • a silicon nitride film is formed to protect the sidewalls of the columnar silicon layer, a diffusion layer is formed on the columnar silicon layer, and a silicide layer is formed on the planar silicon layer surface and the columnar silicon layer. Subsequently, a contact is formed.
  • the number of manufacturing steps in the gate forming step can be reduced, and the gate wiring can be easily formed during manufacturing. Furthermore, by inserting the insulating film between the gate insulating film and the drain diffusion layer, the insulating film between the gate electrode and the gate wiring and the drain diffusion layer becomes thick, so that the parasitic capacitance between the gate and the drain diffusion layer is reduced. In particular, the parasitic capacitance can be greatly reduced by inserting an insulating film having a relatively low relative dielectric constant such as a silicon oxide film between the gate insulating film and the drain diffusion layer.
  • the SGT is formed by using the same gate forming method as in the embodiment 7, but the gate structure is a laminated structure of a thin metal film on the gate insulating film side and polysilicon on the surface side. This is different from Example 7.
  • FIG. 94 is an equivalent circuit of a CMOS inverter using the present invention. Since the circuit operation of the CMOS inverter is the same as that of the second embodiment, it is omitted here.
  • FIG. 95 is a plan view of a CMOS inverter using the present invention.
  • 96 (a) and 96 (b) are cross-sectional views taken along cut lines A-A 'and B-B' in FIG.
  • the gate electrodes (1008, 1008a, 1008b) surrounding the columnar silicon layer and the gate wirings (1008c, 1008d) extending from these gate electrodes have the same height, that is, the gate electrodes
  • the gate wiring is integrally formed, and the entire upper surface of the integrally formed gate electrode and gate wiring is formed in a plane parallel to the substrate, and has a feature of a laminated structure of a thin metal film and polysilicon.
  • the present invention will be described below with reference to FIGS. 95 and 96.
  • a planar silicon layer 1002 is formed on the buried oxide film layer 1001, and the planar silicon layer 1002 includes an N + drain diffusion layer 1003 and a P + drain diffusion layer 1004, and the surfaces of the N + drain diffusion layer 1003 and the P + drain diffusion layer 1004.
  • a silicide layer 1011 is formed to lower the resistance of the drain diffusion layer, and the N + drain diffusion layer 1003 and the P + drain diffusion layer 1004 are directly connected to each other by the silicide layer 1011. For this reason, contact and element isolation for connecting the N + drain diffusion layer 1003 and the P + drain diffusion layer 1004 are not required, so that the area occupied by the inverter can be reduced.
  • the NMOS transistor Qn111 is formed by the columnar silicon layer 1005 formed on the N + drain diffusion layer 1003, and the PMOS transistors Qp111 and Qp112 are formed by the columnar silicon layers (1006a, 1006b) formed on the P + drain diffusion layer 1004. Yes.
  • a gate insulating film 1007 is formed of a high-k film such as HfO2 so as to surround the columnar silicon layers (1005, 1006a, 1006b), and a thin metal film 1030 such as TaN or TiN and polysilicon 1029 are surrounded so as to surround it.
  • Gate electrodes (1008, 1008a, 1008b) having a stacked structure are formed.
  • An N + source diffusion layer 1009 is formed above the columnar silicon layer 1005 forming the NMOS, and a P + source diffusion layer (1010a, 1010b) is formed above the columnar silicon layers (1006a, 1006b) forming the PMOS.
  • a silicide film 1012 is formed.
  • a silicon nitride film 1013 is formed as a contact stopper so as to cover these elements, an interlayer silicon oxide film 1014 is further formed on the silicon nitride film 1013, and a contact (1015 is formed so as to penetrate the planarized silicon oxide film 1014. 1016, 1016a, 1016b, 1017a, 1017b).
  • the contact 1015 formed at the boundary between the N + drain diffusion layer 1003 and the P + drain diffusion layer 1004 is connected to the output terminal Vout11 through the wiring layer, and the contact 1016 formed on the columnar silicon layer 1005 forming Qn111 passes through the wiring layer.
  • Contacts (1016a, 1016b) connected to the ground potential Vss11 and formed on top of the columnar silicon layers (1006a, 1006b) forming Qp111 and Qp112 are connected to the power supply potential Vcc11 through the wiring layer and surround the columnar silicon layer 1005.
  • (a) is a plan view and (b) is a cross-sectional view taken along the line AA ′. Since the process up to the formation of the gate conductive film is the same as the manufacturing process of the second embodiment, it will be described below from the process of forming the gate conductive film.
  • a high-k film 1007 such as HfO 2 is formed as a gate insulating film with a thickness of about 1 to 5 nm by CVD or ALD.
  • a thin metal film 1030 such as TiN or TaN is formed as a gate conductive film with a thickness of about 1 to 10 nm, and then polysilicon 1029 is formed so that the columnar silicon layer is embedded.
  • the polysilicon 1029 and the thin metal film 1030 are polished and planarized by CMP.
  • CMP is stopped at the nitride film 1018 on the columnar silicon layer.
  • the nitride film 1018 as a CMP stopper, the CMP polishing amount can be controlled with good reproducibility.
  • other films can be used as the CMP stopper film as long as they function as a CMP stopper film.
  • the polysilicon 1029 and the thin metal film 1030 are etched back to determine the gate length. This step determines the gate length.
  • a silicon nitride film 1022 is formed on the surface.
  • the silicon nitride film 1022 is etched back to form a silicon nitride film side wall 1023 on the metal gate.
  • a gate electrode having a film thickness of the silicon nitride film sidewall 1023 remaining on the gate can be formed in a self-aligned manner around the columnar silicon layer.
  • the film thickness and etchback amount of the silicon nitride film 1023 can be adjusted so that the electrode film thickness is obtained.
  • the silicon nitride film is used as the protective film for the sidewall, but other than this, as long as the protective film functions as the protective film for the sidewall, for example, a silicon oxide film is used. Can also be used.
  • a resist or a multilayer resist is applied, and a gate wiring pattern is formed with a resist 1024 by lithography.
  • gate bottom and the high-k film under the gate are etched by reactive ion etching using a resist mask.
  • gate electrodes (1008, 1008a, 1008b) and gate wirings (1008c, 1008d) are formed.
  • the silicon nitride film 1018 and the silicon nitride film side wall 1023 on the columnar silicon are removed by wet processing.
  • a silicon nitride film 1025 is formed on the surface to a thickness of about 10 to 50 nm.
  • the silicon nitride film 1025 is etched back to expose the upper surface of the columnar silicon layer and the upper surface of the planar silicon layer, and the sidewall and gate sidewalls on the upper portion of the columnar silicon layer are covered with the silicon nitride film 1025.
  • This structure has the following effects.
  • the gate electrode (1008, 1008a, 1008b) and the upper part of the columnar silicon layer, and the gate electrode (1008, 1008a, 1008b) and the drain diffusion layer (1003, 1004) are separated by the nitride film 1025, excessively A short circuit between the gate electrode and the upper portion of the columnar silicon layer and a short circuit between the gate electrode and the drain diffusion layer due to the formed silicide can be prevented.
  • the silicide layer When an excessive silicide layer is formed on the upper part of the columnar silicon layer and the silicide layer approaches the junction of the source diffusion layer, it becomes a factor that increases junction leakage. Therefore, it is necessary to control so that the silicide layer is not excessively formed.
  • the high-k film 1007 is covered with the nitride film 1025 at the time of ion implantation in the next process, it is possible to prevent damage to the high-k film in the subsequent process and damage due to impurity implantation. it can.
  • the thin metal film 1030 which is a part of the gate electrode is covered with the nitride film 1025 so that the metal film is not exposed to the surface. Therefore, it is manufactured on the same manufacturing line as a conventional transistor having a polysilicon gate. It becomes possible.
  • the silicon nitride film 1025 is a silicon oxide film, it is wet-etched by hydrofluoric acid used for the cleaning / peeling process and the silicide pretreatment, so that it does not dissolve in hydrofluoric acid like the silicon nitride film.
  • a membrane is preferred. If the nitride film is too thin, the High-k film cannot be completely protected. If it is too thick, the occupied area increases by the film thickness formed on the gate sidewall.
  • a silicon nitride film is used as the protective film.
  • the protective film functions as a protective film, for example, a film having a laminated structure of a silicon nitride film and a silicon oxide film is used. You can also.
  • an N + source diffusion layer 1009 is formed on the columnar silicon layer 1005 by ion implantation or the like.
  • P + source diffusion layers (1010a, 1010b) are formed on top of the columnar silicon layers (1006a, 1006b).
  • a metal film such as Ni or Co is sputtered, and heat treatment is performed to silicidize the source / drain surface and the upper surface of the gate electrode made of polysilicon, thereby removing the unreacted metal film.
  • a silicide layer 1011 on the drain diffusion layer (1003, 1004), a silicide layer 1012 on the source diffusion layer (1009, 1010a, 1010b), and a silicide layer 1031 on the gate electrode are formed.
  • a liner silicon nitride film 1013 is formed, then a silicon oxide film 1014 is formed, and the silicon oxide film is planarized by CMP.
  • the liner nitride film is used as an etching stopper during contact formation.
  • contacts (1015, 1016, 1016a, 1016b, 1017a, 1017b) are formed on the source diffusion layer on the planar silicon layer, on the gate, and on the drain diffusion layer on the columnar silicon layer.
  • the gate structure which is a laminated structure of the thin metal film on the gate insulating film side and the polysilicon on the surface side suppresses depletion of the gate electrode by the thin metal film on the gate insulating film side.
  • the surfaces of the gate electrode and the gate wiring are polysilicon, they can be manufactured on the same manufacturing line as a transistor using a conventional polysilicon gate.
  • the gate electrode is formed of a laminated structure of a thin metal film and polysilicon as in the embodiment 10, and further, the parasitic capacitance between the gate wiring and the drain diffusion layer at the bottom of the columnar silicon layer in the embodiment 8 is reduced. Examples of SGT structures that can be shown.
  • FIG. 111 is an equivalent circuit of a CMOS inverter using the present invention. Since the circuit operation of the CMOS inverter is the same as that of the second embodiment, it is omitted here.
  • FIG. 112 is a plan view of a CMOS inverter using the present invention.
  • 113 (a) and 113 (b) are cross-sectional views taken along cut lines AA ′ and BB ′ in FIG.
  • the gate electrodes (1108, 1108a, 1108b) surrounding the columnar silicon layer and the gate wirings (1108c, 1108d) extending from these gate electrodes have the same height, that is,
  • the gate electrode and the gate wiring are integrally formed, and the whole upper surface of the integrally formed gate electrode and gate wiring is formed in a plane parallel to the substrate.
  • the gate electrode and the gate wiring have a laminated structure of a thin metal film and polysilicon.
  • an insulating film 1120 such as a silicon oxide film exists between the gate electrodes (1108, 1108a, 1108b) and the gate wirings (1108c, 1108d) and the drain diffusion layers (1103, 1104).
  • the CMOS inverter shown in this embodiment can be formed using a manufacturing method as described below.
  • a silicon oxide film is formed so as to embed the columnar silicon layer, and then the silicon oxide film is CMP-processed.
  • the silicon oxide film is etched back, and a silicon oxide film is formed in the drain diffusion layer by a desired film thickness, thereby forming an inverter structure that reduces the parasitic capacitance between the gate electrodes.
  • a gate having a laminated structure of a thin metal film and polysilicon so as to embed the columnar silicon layer after the columnar silicon layer is formed.
  • a conductive film is formed, and then the gate conductive film is planarized by CMP, followed by etching back the gate conductive film, and subsequently forming and etching back a silicon nitride film for determining the gate electrode film thickness.
  • a gate electrode and a gate electrode having a laminated structure of a thin metal film and a polysilicon film are formed by forming a silicon nitride film sidewall for forming the electrode in a self-aligned manner and then performing lithography and etching of the gate wiring pattern.
  • More extended gate wiring is integrally formed, and the entire upper surface of the integrally formed gate electrode and gate wiring is the substrate.
  • the gate structure which is a laminated structure of the thin metal film 1130 on the gate insulating film side and the polysilicon 1129 on the surface side suppresses depletion of the gate electrode by the thin metal film on the gate insulating film side. Since the surface of the gate electrode and the gate wiring is polysilicon, it can be manufactured on the same manufacturing line as a transistor using a conventional polysilicon gate. Further, by inserting the insulating film 1120 between the gate insulating film and the drain diffusion layer, the insulating film between the gate electrode and the gate wiring and the drain diffusion layer becomes thick, so that the parasitic capacitance between the gate and the drain diffusion layer is reduced. In particular, the parasitic capacitance can be greatly reduced by inserting an insulating film having a relatively low relative dielectric constant such as a silicon oxide film between the gate insulating film and the drain diffusion layer.
  • the columnar semiconductor layer column In order to improve the controllability of the channel by the gate in the SGT and sufficiently suppress the short channel effect, the columnar semiconductor layer column must be formed with a dimension sufficiently smaller than the gate length. In order to reduce the size of the columnar semiconductor layer, the size can be reduced relatively easily by a method of shrinking the size during dry etching or a method of performing sacrificial oxidation after forming the columnar semiconductor layer. For this reason, since it is not so difficult to form a columnar semiconductor layer having a size smaller than the minimum processing dimension, in an actual SGT, the columnar semiconductor layer is often formed smaller than the minimum processing dimension.
  • the area of the interface between the silicide layer and the diffusion layer formed in the upper diffusion layer of the columnar semiconductor layer is reduced.
  • Interfacial resistance increases.
  • the diffusion layer above the columnar semiconductor layer having a small interface area with the silicide layer it becomes a main factor of source / drain parasitic resistance, which is a cause of deterioration of transistor characteristics.
  • the contact area between the contact formed on the pillar-shaped semiconductor layer and the top surface of the pillar-shaped semiconductor is smaller than the bottom area of the contact. Since the area is the upper surface of the semiconductor layer, the contact resistance is increased.
  • the above problems are solved in the SGT in which the diameter of the columnar semiconductor layer is small, particularly 50 nm or less, and the SGT having a structure in which the diameter of the columnar semiconductor layer is smaller than the minimum processing dimension.
  • An SGT structure and method of manufacture are provided.
  • FIG. 114 is an equivalent circuit of a CMOS inverter using the present invention.
  • the circuit operation of the CMOS inverter will be described below.
  • the input signal Vin13 is applied to the gates of NMOS Qn131 and PMOS Qp131 and Qp132.
  • Vin13 is “1”
  • NMOS Qn131 is in the ON state
  • PMOS Qp131 and Qp132 are in the OFF state
  • Vout13 is “0”.
  • Vin13 is “0”
  • the NMOS Qn131 is in the OFF state
  • the PMOSs Qp131 and Qp132 are in the ON state
  • the Vout13 is “1”.
  • the CMOS inverter operates such that the signal Vout13 as the output value takes the opposite value to the signal Vin13 as the input value.
  • FIG. 115 is a plan view of a CMOS inverter using the present invention.
  • a plan view of the CMOS inverter of FIG. 115 will be briefly described below.
  • a planar silicon layer is formed on the buried oxide layer 1200.
  • the planar silicon layer is a lower N + diffusion layer 1201 in the N + implantation region and a lower P + diffusion layer 1211 in the P + implantation region.
  • a lower silicide layer 1203 is formed on the surface of the planar silicon layer to reduce the parasitic resistance of the source / drain region, and the lower N + diffusion layer 1201 and the lower P + diffusion layer 1211 are connected by the lower silicide layer 1203.
  • An NMOS transistor Qn131 is formed on the lower N + diffusion layer 1201, and PMOS transistors Qp131 and Qp132 are formed on the lower P + diffusion layer 1211.
  • Contacts (1209a, 1209b) formed on gate wirings (1208a, 1208b) extending from the gate electrodes of the respective transistors are connected to the input wiring Vin13, and contacts 1209c formed on the lower silicide layer 1203 are output wirings.
  • a contact 1209d connected to Vout13 and formed on the upper diffusion layer of the columnar silicon layer forming the NMOS transistor Qn131 is connected to the ground potential wiring Vss13, and the columnar silicon layer forming the PMOS transistors Qp131 and Qp132 is formed.
  • the contact 1209e formed on the upper diffusion layer constitutes an inverter by being connected to the power supply potential wiring Vcc13.
  • a planar silicon layer is formed on the buried oxide film layer 1200.
  • the planar silicon layer is composed of a lower N + diffusion layer 1201 and a lower P + diffusion layer 1211.
  • a lower epitaxial silicon layer 1202 is formed, and a lower silicide layer 1203 is formed on the surface thereof.
  • the lower silicide layer 1203 connects the lower N + diffusion layer 1201 and the lower P + diffusion layer 1211 directly to each other.
  • the NMOS transistor Qn131 is formed by the columnar silicon layer 1204 formed on the lower N + diffusion layer 1201, and the PMOS transistor Qp131 and Qp132 are formed by the columnar silicon layers 1214a and 1214b formed on the lower P + diffusion layer 1211. .
  • a gate insulating film 1207 is formed so as to surround the columnar silicon layers (1204, 1214a, 1214b), and a gate electrode 1208 is formed so as to surround it.
  • Upper epitaxial silicon layers (1205, 1215) are formed on the upper part of the columnar silicon layer, and are insulated from the gate electrode 1208 via the first insulating film 1210. Epitaxial silicon layers formed on top of adjacent columnar silicon layers (1214a, 1214b) with a certain distance or less are connected to each other.
  • the upper epitaxial silicon layer 1205 formed on the NMOS Qn121 is an upper N + diffusion layer
  • the upper epitaxial silicon layer 1215 formed on the PMOS Qp121 and Qp122 is an upper P + diffusion layer 1215.
  • An upper silicide layer 1206 is formed on the epitaxial silicon layer to reduce parasitic resistance in the source / drain region.
  • the diameter of the columnar silicon layer is small, the interface resistance between the silicide layer and the diffusion layer at the upper part of the columnar silicon layer becomes a main factor of the source / drain parasitic resistance, so it is desirable that the area of the interface between the two is as large as possible.
  • the upper silicide layer 1206 By setting the upper silicide layer 1206 to be formed on the surface of the upper epitaxial silicon layer, the area of the interface between the silicide layer and the diffusion layer increases, and the interface resistance decreases.
  • the contacts (1209d, 1209e) formed on the epitaxial silicon layers (1205, 1215) above the columnar silicon layer are completely formed on the epitaxial silicon layer.
  • the epitaxial silicon layer and the condition where the selection ratio between the silicide layer formed on the surface and the silicon oxide film is large are used. Therefore, even if overetching is performed during contact formation, the epitaxial silicon layer and the silicide layer are almost all Since it is not etched, a short circuit between the contact and the gate does not occur.
  • FIGS. An example of a manufacturing method for forming the semiconductor device of the present invention will be described below with reference to FIGS.
  • (a) is a plan view
  • (b) is a cross-sectional view taken along the line A-A '.
  • the silicon nitride film forming process which is the same process as FIG.
  • a silicon nitride film 1222 is formed after the gate is formed.
  • the silicon nitride film 1222 is etched back to expose the upper diffusion layer and the lower diffusion layer of the columnar silicon layer. If the silicon nitride film 1210 above the gate electrode does not exist after the etch back, the upper portion of the gate electrode and the epitaxial silicon layer formed in the next process will be in contact with each other. In order to leave the silicon nitride film 1210 on the gate electrode, it is necessary to make the silicon nitride film 1222 formed in FIG. 117 thicker than the gate electrode. In this case, the silicon nitride film can be left on the gate electrode even after the etch back.
  • silicon is selectively epitaxially grown on the upper and lower diffusion layers of the columnar silicon layer, and the epitaxial silicon layers formed in the diffusion layers on the upper side of the adjacent columnar silicon layers within a predetermined interval are mutually connected.
  • Epitaxial silicon layers (1223, 1224) are formed so as to be connected.
  • the diameter of the epitaxial silicon layer is set to be larger than the contact diameter formed in a later step, a structure in which the contact and the gate are not short-circuited can be achieved.
  • the epitaxial silicon layer 1223 is shared by the adjacent columnar silicon layers (1214a and 1214b), the parasitic resistance of the upper diffusion layer in each columnar silicon layer can be further reduced.
  • impurities are implanted by ion implantation or the like in order to form the upper diffusion layer of the columnar silicon layer.
  • An upper N + diffusion layer 1205 is formed by implanting As or P, and an upper P + diffusion layer 1215 is formed by implanting B or BF 2 .
  • a metal such as Co or Ni is sputtered and heat treatment is performed to selectively silicide the source / drain diffusion layer to form a lower silicide layer 1203 and an upper silicide layer 1206.
  • a metal such as Co or Ni is sputtered and heat treatment is performed to selectively silicide the source / drain diffusion layer to form a lower silicide layer 1203 and an upper silicide layer 1206.
  • the area of the interface between the upper silicide layer 1206 and the upper diffusion layer becomes larger than the upper surface of the columnar silicon layer. Therefore, the interface resistance is reduced and the source / drain parasitic resistance can be reduced.
  • the interface area between the upper diffusion layer and the silicide layer in each columnar silicon layer further increases, so the reduction in interface resistance is large, and parasitic resistance Is further reduced.
  • contacts (1209a to 1209e) are formed after the formation of the silicon oxide film as the interlayer film. At this time, since the contacts (1209d and 1209e) formed on the upper part of the columnar silicon layer are completely formed on the upper epitaxial silicon layer, even if overetching is performed at the time of forming the contact, a short circuit between the contact and the gate is performed. Will not occur.
  • an epitaxial silicon layer is formed by both NMOS and PMOS.
  • an epitaxial silicon layer for NMOS and an epitaxial silicon germanium layer for PMOS stress is applied to the channel portion in PMOS. It is also possible to improve mobility by adding.
  • the contact area between the upper silicide layer 1206 and the upper diffusion layer is only the area of the upper surface of the columnar silicon layer.
  • the contact area between the upper silicide layer 1206 and the upper diffusion layer (1205, 1215), which is an epitaxial silicon layer is larger than the area of the upper surface of the columnar silicon layer, so that the contact resistance is reduced.
  • the interface resistance between the silicide layer and the upper diffusion layer per columnar silicon layer is further reduced. For this reason, by forming the epitaxial silicon layer, the contact resistance between the silicide layer and the upper diffusion layer, which is the main factor of the source-drain parasitic resistance, is greatly reduced, so that the performance of the SGT can be improved.
  • the contact bottom is formed with a minimum processing dimension.
  • the contact area of the contact is determined by the size of the upper portion of the columnar silicon layer smaller than the contact.
  • the contact area of the contact is determined by the size of the upper part of the columnar silicon layer.
  • contact formation in SGT it is desirable to simultaneously form contacts formed in the upper diffusion layer and the lower diffusion layer of the columnar silicon layer in order to reduce the manufacturing process.
  • over-etching higher than the columnar silicon layer height is performed on the contact formed in the upper diffusion layer.
  • the gate and the contact are likely to be short-circuited if excessive overetching is performed on the contact formed in the upper diffusion layer of the columnar silicon layer. .
  • this short circuit can be alleviated by forming a liner nitride film for a contact stopper, but this is not a fundamental solution.
  • the contact is completely formed on the epitaxial silicon layer, and the contact etching uses a condition in which the selectivity ratio between the epitaxial silicon layer and the silicide layer formed on the surface thereof and the silicon oxide film is large. Contact and gate will not be short-circuited. As described above, by using this embodiment, it is possible to realize a reduction in contact resistance, a reduction in source / drain parasitic resistance, and a short-circuit between a contact and a gate as compared with the conventional SGT.
  • an example is shown in which the upper diffusion layers of adjacent columnar silicon layers forming a PMOS are connected to each other.
  • the film formation conditions and the film thickness of the epitaxial silicon layer By adjusting the film formation conditions and the film thickness of the epitaxial silicon layer, only the upper diffusion layer of the adjacent columnar silicon layer can be connected in a self-aligned manner within a specific interval.
  • the interface area between the silicon and the silicide in the upper diffusion layer is increased, so that the interface resistance can be reduced.
  • a semiconductor device including a circuit formed by a transistor and a manufacturing method thereof a semiconductor device including an inverter in which drains of transistors having a simple circuit configuration are connected to each other for simplicity, and a manufacturing method thereof.
  • a semiconductor device including an inverter in which drains of transistors having a simple circuit configuration are connected to each other for simplicity and a manufacturing method thereof.
  • the SOI substrate is described as an example of the substrate on which the transistor is formed.
  • an insulating film is formed on the substrate, and a planar semiconductor layer is formed on the insulating film. It will be apparent to those skilled in the art that it can be implemented using any other substrate.
  • 1 is an equivalent circuit diagram of a CMOS inverter according to a first embodiment of the present invention. It is a top view of the CMOS inverter of 1st Example of this invention. It is sectional drawing of the CMOS inverter of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example of this invention. It is a part of manufacturing process of 1st Example
  • CMOS inverter of the 2nd Example of this invention It is an equivalent circuit schematic of the CMOS inverter of the 2nd Example of this invention. It is a top view of the CMOS inverter of 2nd Example of this invention. It is sectional drawing of the CMOS inverter of 2nd Example of this invention. It is a part of manufacturing process of 2nd Example of this invention. It is a part of manufacturing process of 2nd Example of this invention. It is a part of manufacturing process of 2nd Example of this invention. It is a part of manufacturing process of 2nd Example of this invention. It is a part of manufacturing process of 2nd Example of this invention. It is the equivalent circuit schematic of the other CMOS inverter of the 1st Example of this invention.
  • CMOS inverter of the 8th Example of this invention It is an equivalent circuit schematic of the CMOS inverter of the 8th Example of this invention. It is a top view of the CMOS inverter of the 8th Example of this invention. It is sectional drawing of the CMOS inverter of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is a part of manufacturing process of the 8th Example of this invention. It is

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Abstract

　第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層と、を備え、前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第２のＭＯＳトランジスタは、前記平面状半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第１ドレイン／ソース領域の上部の少なくとも一部と第３ドレイン／ソース領域の上部の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体装置を提供する。

Description

半導体装置およびその製造方法
本発明は半導体装置およびその製造方法に関し、特に柱状半導体を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型MOSトランジスタであるＳＧＴ(Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ)の構造およびその製造方法に関する。
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型トランジスタＳＧＴが提案された（例えば、特許文献１および特許文献２）。ＳＧＴはソース、ゲート、ドレインが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。また、ゲートがチャネル領域を取り囲んでいるため、柱状半導体寸法を縮小するにつれて、ゲートによるチャネル制御性を効果的に向上させることができ、急峻なサブスレッショルド特性が得られる。さらに、柱状半導体が完全空乏化するように柱状半導体濃度と寸法を設定することにより、チャネル領域の電界緩和によるモビリティーの向上が期待できる。このため、ＳＧＴを用いると従来のプレーナー型トランジスタに比べて、高集積化と高性能化を同時に実現することができる。
ＳＧＴの形成方法として主に以下の２つの方法がある。第１のＳＧＴ形成方法は特許文献１の方法であり、先に柱状半導体層をエッチングにより形成した後、柱状半導体層上にゲート絶縁膜およびゲート導電膜を所望の膜厚だけ成膜して、ゲート電極をエッチングにより形成する方法である。第２のＳＧＴ形成方法は特許文献２の方法であり、先にゲート導電膜を成膜して、このゲート導電幕を貫通するようにコンタクトホールを形成し、コンタクトホールの内側にゲート絶縁膜および柱状半導体層を成膜して形成する方法である。以下にこれらの２つの方法を使用した従来例について、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なインバーターを含む半導体装置及びその製造方法を例として説明する。
まず、第１の方法をとっている特許文献１のＳＧＴの従来例について説明する。
特許文献１のＳＧＴを用いて設計したＣＭＯＳインバーターの等価回路を図１２３（ａ）に、ＣＭＯＳインバーターのレイアウトを図１２３（ｂ）に、図１２３（ｂ）のレイアウトにおけるＡ－Ａ’のカットラインの断面構造を図１２３（ｃ）に示す。図１２３（ｂ）、（ｃ）を参照すると、Ｓｉ基板１３０１上にＮウェル１３０２およびＰウェル１３０３が形成され、Ｓｉ基板表面にはＮウェル領域にＰＭＯＳを形成する柱状シリコン層１３０５が形成され、Ｐウェル領域にＮＭＯＳを形成する柱状シリコン層１３０６が形成され、それぞれの柱状シリコン層を取り囲むようにゲート１３０８が形成される。ＰＭＯＳを形成する柱状半導体の底部に形成されるＰ＋ドレイン拡散層１３１０およびＮＭＯＳを形成する柱状半導体の底部に形成されるＮ＋ドレイン拡散層１３１２は出力端子Ｖｏｕｔ１４に接続され、ＰＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層１３０９は電源電位Ｖｃｃ１４に接続され、ＮＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層１３１１は接地電位Ｖｓｓ１４に接続され、ＰＭＯＳとＮＭＯＳの共通のゲート１３０８は入力端子Ｖｉｎ１４に接続されることによりＣＭＯＳインバーターを形成する。
上記従来例においてはソース、ゲート、ドレインが垂直方向に配置されるため、トランジスタ自体の占有面積は従来のプレーナー型トランジスタより小さい。しかし、素子分離をＬＯＣＯＳで形成しているため、素子分離幅が大きくなり、集積回路における面積効率が低く、ＳＧＴによる面積縮小の効果を十分に生かすことができない。また、このＳＧＴ構造においては、ドレイン拡散層（１３１０、１３１２）を低抵抗化することが必要であるが、低抵抗化のためにドレイン拡散層（１３１０、１３１２）をコンタクトで裏打ちする場合には、ドレイン拡散層上のほとんどの領域にコンタクトを形成しなくてはならないので、第１層配線の引き回しの自由度が著しく制限される。
また、以下に特許文献１におけるＳＧＴを用いたＤＲＡＭのＮＭＯＳセンスアンプの例を示す。図１２４（ａ）はＮＭＯＳセンスアンプの等価回路図であり、図１２４（ｂ）はＮＭＯＳセンスアンプの平面図であり、図１２４（ｃ）は図１２４（ｂ）の平面図におけるＡ－Ａ’のカットラインの断面構造である。
図１２４（ａ）を参照すると、ＮＭＯＳであるＱｎ１５１およびＱｎ１５２によってフリップフロップが形成され、ＮＭＯＳであるＱｎ１５１およびＱｎ１５２はそれぞれビット線であるＢＬおよびＢＬＢに接続される。また、Ｑ１５１およびＱ１５２はセンスアンプを活性化するためのＮＭＯＳであるＱｎ１５３に接続され、Ｑｎ１５３のソースは接地電位であるＶｓｓ１５に接続される。
図１２４（ｂ）、（ｃ）を参照すると、Ｓｉ基板１３２１上にＰウェル１３２２が形成され、Ｓｉ基板表面には複数の柱状シリコン層（１３２３～１３２８）が形成される。２つの柱状シリコン層（１３２７、１３２８）によってセンスアンプを構成するＮＭＯＳであるＱｎ１５１が形成され、他の２つの柱状シリコン層（１３２４、１３２５）によってセンスアンプを構成する他のＮＭＯＳであるＱｎ１５２が形成される。それぞれの柱状シリコン層の外周にゲート絶縁膜１３２９およびゲート電極１３３０が形成される。また、それぞれの柱状シリコン層の下部、上部にはそれぞれソース、ドレインとなるＮ型拡散層（１３３１、１３３２）が形成される。対を成すビット線ＢＬ１３３３およびＢＬＢ１３３４は、多結晶シリコン膜によってそれぞれＭＯＳトランジスタＱｎ１５１、Ｑｎ１５２のドレイン拡散層、即ち柱状シリコン層上部のＮ＋拡散層１３３２上に形成されるコンタクトにより接続される。トランジスタＱｎ１５１のゲート電極１３３０は図１２４（ｂ）のレイアウトで左斜め上にある柱状シリコン層１３２３の上部まで取り出され、コンタクトを経由してビット線ＢＬ１３３３に接続されている。トランジスタＱｎ１５２のゲート電極１３３０は図１２４（ｂ）のレイアウトで右斜め下にある柱状シリコン層１３２６の上部まで取り出され、コンタクトを経由してビット線ＢＬＢ１３３４に接続されている。
柱状シリコン層（１３２３、１３２６）はＭＯＳトランジスタを形成するために設けられているのではなく、ビット線をゲート電極に接続する際のビット線コンタクトを確実にするための台座として設けられている。柱状シリコン層の底部に形成されたソース拡散層１３３１は共通のソースノードであり、コンタクト１３３５によって、接地電位であるＶｓｓ１５に接続される。また、図には示していないが、同じビット線に沿って、ＰＭＯＳよりなるＰＭＯＳセンスアンプが同様の構造とレイアウトにより形成される。
上記のセンスアンプにおいては、接地配線に接続されるコンタクト１３３５から隣接するトランジスタまでのソース拡散層１３３１の距離が長くなるので、コンタクトによるソース拡散層１３３１の裏打ちが必須である。しかし、このような複雑なレイアウトの回路においてはソース拡散層をコンタクトで裏打ちすることが困難であるので、ソース拡散層の寄生抵抗が高くなり、回路性能が劣化してしまう。
これらのＳＧＴの従来例における柱状シリコン層およびゲート電極形成プロセスフローの概要を図１２５に示す。以下にこのプロセスフローについて説明する。図１２５（ａ）において、シリコン基板上に柱状シリコン層１４０１をエッチングすることにより形成する。図１２５（ｂ）において、ゲート絶縁膜１４０２を成膜する。図１２５（ｃ）において、ゲート導電膜１４０３を成膜する。図１２５（ｄ）において、ゲート配線用のレジスト１４０４を、柱状シリコン層を取り囲むゲート導電膜と接するように形成する。図１２５（ｅ）において、ゲートエッチを行う。この工程において、ＳＧＴのゲート電極およびゲート配線１４０５を形成する。図１２５（ｆ）において、レジストを剥離する。
このＳＧＴ形成方法においては、図１２５（ｄ）においてレジスト１４０４を柱状シリコン層の側壁のゲート導電膜とちょうど接するように形成しなくてはいけないので、ゲート配線形成のプロセスマージンが小さく、安定して製造することは困難である。この点に関して、以下に説明する。
図１２６に図１２５（ｄ）においてゲート配線レジスト１４０４が右にズレた場合の工程図を示す。図１２６（ｄ）は露光のアライメント時にレジストが右にズレた場合である。このとき、レジスト１４１４と柱状シリコン層１４１１の側壁の間にスペースが生じる。図１２６（ｅ）において、ゲートエッチを行う。図１２６（ｆ）において、レジストを剥離する。この場合、ＳＧＴのゲート電極１４１３とゲート配線１４１５は断線してしまう。
続いて、図１２７に図１２５（ｄ）においてゲート配線レジスト１４０４が左にズレた場合の工程図を示す。図１２７（ｄ）は露光のアライメント時にレジストが左にズレた場合である。このとき、レジスト１４２４と柱状シリコン層１４２１上部のゲート電極の間で重なり部１４２６が生じる。図１２７（ｅ）において、ゲートエッチを行う。図１２７（ｆ）において、レジストを剥離する。この場合、ＳＧＴのゲート電極１４２３はレジストが形成される側で形状異常１４２７が生じてしまう。
上記のような、アライメント起因のレジストのズレはウェハー上の様々なパターンやウェハー上の位置によっては必ず生じてしまうため、このＳＧＴ形成方法においてはゲート配線形成のプロセスマージンが極端に小さくなる。
次に、第２の方法の方法を用いている特許文献２のＳＧＴの従来例について説明する。
特許文献２のＳＧＴを用いて設計したＣＭＯＳインバーターの断面構造を図１２８（ａ）～（ｅ）に示した。図１２８（ａ）に示されるように、Ｓｉ基板上にＮウェル１５０２およびＰウェル１５０１が形成され、Ｓｉ基板表面にはＮウェル領域にＰ＋拡散層１５０４が形成され、Ｐウェル領域にＮ＋拡散層１５０３が形成され、Ｐ＋拡散層１５０４とＮ＋拡散層１５０３はＬＯＣＯＳ１５０５により分離されている。Ｐ＋拡散層１５０４上にはＰＭＯＳを形成する柱状シリコン層１５１０が形成され、Ｎ＋拡散層上にはＮＭＯＳを形成する柱状シリコン層１５０９が形成され、それぞれの柱状シリコン層を取り囲むようにゲート１５０６が形成される。図には示されていないが、ＰＭＯＳを形成する柱状シリコン層下部の拡散層１５０４は電源電位に接続され、ＮＭＯＳを形成する柱状シリコン層下部の拡散層１５０３は接地電位に接続され、ゲート電極１５０６は入力電位に接続される。また、ＮＭＯＳおよびＰＭＯＳを形成する柱状シリコン層上部の拡散層（１５１２、１５１１）は配線層１５１３に接続され、配線層１５１３は出力電位に接続される。
図１２８（ａ）の構造のＳＧＴにおいては特許文献１のＳＧＴ構造と同様にＬＯＣＯＳで素子分離を行うため、素子分離幅が大きくなり、集積回路における面積効率が低く、ＳＧＴによる面積縮小の効果を十分に生かすことができない。
図１２８（ｂ）の従来例においても図１２８（ａ）と同様の構成にてインバーターが形成されている。図１２８（ｂ）においては、ＮＭＯＳおよびＰＭＯＳのシリコン層上部の拡散層１５３１と１５３２をシリサイド層１５３３によって接続し、シリサイド層１５３２上に形成されたコンタクトを通して配線層１５３４に接続される。
この構造においては、ＮＭＯＳとＰＭＯＳのシリコン層上部の拡散層をシリサイド層１５３３により接続しているため、配線層のレイアウトが容易になる。しかし、インバーターの面積に関しては、柱状シリコン層下部の拡散層（１５２３、１５２４）と素子分離１５２５の面積によって決まってしまうので、図１２８（ａ）と比べて小さくすることはできない。また、製造工程を追加してシリサイド層の形成およびパターニングを行うため、製造工程数が多くなってしまう。また、図１２８（ａ）、（ｂ）のインバーターともに特許文献１のＳＧＴと同様に、ソース拡散層における寄生抵抗が大きく、回路性能が劣化する要因となる。
図１２８（ｃ）、（ｄ）においてはインバーターの構成が図１２８（ａ）、（ｂ）の場合と異なるため、以下に図１２８（ｃ）を例に説明する。
図１２８（ｃ）を参照して、Ｓｉ基板にＰウェル１５４１が形成され、Ｓｉ基板表面にはＮ＋拡散層１５４２が形成され、Ｎ＋拡散層表面にはシリサイド層１５４３が形成される。また、Ｎ＋拡散層１５４２及びシリサイド層１５４３はＬＯＣＯＳ１５５１により分離されている。シリサイド層１５４３上にはＰＭＯＳを形成する柱状シリコン層１５４８およびＮＭＯＳを形成する柱状シリコン層１５４７が形成され、それぞれの柱状シリコン層を取り囲むようにゲート１５４４が形成される。図には示されていないが、シリサイド層１５４３は出力電位に接続され、ゲート電極１５４４は入力電位に接続され、ＰＭＯＳを形成する柱状シリコン層上部の拡散層１５５０は電源電位に接続され、ＮＭＯＳを形成する柱状シリコン層下部の拡散層１５４９は接地電位に接続される。このインバーターにおいては、図１２８（ａ）、（ｂ）と異なり、出力電位が基板側に出力される。
図１２８（ｃ）の構造においては、出力電位が基板側に出力されるため、柱状シリコン層１５４８底部のＰ＋拡散層領域１５４６および柱状シリコン層１５４７底部のＮ＋拡散層領域１５４５がシリサイド層１５４３を介して接続される構造になっており、Ｐ＋拡散層１５４６とＮ＋拡散層１５４５を分離するための素子分離が必要ないので、図１２８（ａ）、（ｂ）のインバーターと比べるとインバーターの占有面積は小さくなる。
しかし、この構造では、柱状シリコン層底部のシリサイド層１５４３を形成した後で、トランジスタを形成しなければならない。通常、シリサイド層は耐熱性が低く、特に６５ｎｍ世代以降の微細なデバイスに採用されているニッケルシリサイド（ＮｉＳｉ）の場合には、その耐熱性は５００～６００℃程度である。このため、トランジスタ形成に必要な１０００℃程度の不純物活性化熱処理が加わるとシリサイド層は過剰反応してしまい高抵抗化やリーク電流の増加の原因となる。したがって、この従来例の構造においては実際には安定して製造することは困難である。さらに、柱状シリコン層底部にシリサイド層１４４３が存在しているため、柱状シリコン層の成長時においてシリコンをエピタキシャル成長により形成することができないので、トランジスタ特性が著しく低下してしまう。
図１２８（ｄ）の従来例においても、（ｃ）のインバーターと同様に出力電位が基板側に形成されている。この従来例では、柱状シリコン層１５６８底部のＰ＋拡散層領域１５６６とＳｉ基板上のＮ＋拡散層１５６２の界面にシリサイド層１５６３を形成することにより、ＮＭＯＳを形成する柱状シリコン層１５６７底部のＮ＋拡散層１５６５と基板上のＮ＋拡散層１５６２接続しているため、Ｎ＋拡散層とＰ＋拡散層を分離するための素子分離が必要ないので、インバーターの占有面積は小さくなる。しかし、この従来例においても、図１２８（ｂ）と同様にシリサイド層形成後にトランジスタが形成されるため、シリサイド層の耐熱性の問題のため、安定して製造することは困難である。さらに、図１２８（ｃ）の場合と同様に、ＰＭＯＳ柱状シリコン層底部にシリサイド層１５６３が存在しているため、ＰＭＯＳの柱状シリコン層の成長時においてシリコンをエピタキシャル成長により形成することができないので、トランジスタ特性が著しく低下してしまう。
図１２８（ｅ）には、図１２８（ａ）～（ｄ）と同様の製造方法を用いてＳＯＩ基板上に形成されたＳＧＴのインバーターについて記述している非特許文献１における従来例を示す。この従来例においては、インバーターがＳＯＩ基板上に形成されるため、ウェルを形成する必要がなく、素子分離幅を縮小することができるので、同様のインバーター構造を持つ図１２８（ａ）、（ｂ）に比べると、素子分離幅の縮小分だけインバーターの占有面積を縮小することができる。
以下にこのインバーターについて説明する。図１２８（ｅ）に示されるように、埋め込み酸化膜１５７１上にＮ＋ソース拡散層１５７２およびＰ＋ソース拡散層１５７３が形成され、Ｎ＋ソース拡散層１５７２上にはＮＭＯＳを形成する柱状シリコン層１５７４が形成され、Ｐ＋ソース拡散層上にはＰＭＯＳを形成する柱状シリコン層１５７５が形成される。また、ＮＭＯＳを形成する柱状シリコン層１５７４の上部にはＮ＋ドレイン拡散層１５７６が形成され、ＰＭＯＳを形成する柱状シリコン層１５７５上にはＰ＋ドレイン拡散層１５７７が形成される。それぞれの柱状シリコン層の周囲にはゲート１５７８が形成される。Ｎ＋ドレイン拡散層１５７２は配線層１５７９から延びるコンタクトを経由して接地電位に接続され、Ｐ＋ドレイン拡散層１５７３は配線層１５８０から延びるコンタクトを経由して電源電位に接続され、ＮＭＯＳおよびＰＭＯＳを形成する柱状シリコン層上部の拡散層（１５７６、１５７７）は配線層１５８１から延びるコンタクトを経由して出力電位に接続される。
本従来例においては、図１２８（ａ）、（ｂ）と同様に、出力電位が配線側に形成されるため、基板側に素子分離が必要になる。しかし、ＳＯＩ基板を使用しているため、ウェルを形成する必要がないので、ソース拡散層（１５７２、１５７３）をエッチングにより分離するだけで素子分離幅を形成することができる。このため、素子分離にＬＯＣＯＳを用いた図１２８（ａ）、（ｂ）のインバーターよりも素子分離幅の縮小分だけ占有面積を縮小することができる。しかし、この従来例についても、ソース拡散層における寄生抵抗が大きく、回路性能が劣化する要因となる。
以上より、図１２８（ａ）～（ｅ）に示したいずれのインバーターにおいても、ソース拡散層の寄生抵抗による回路性能の低下を避けることができない。
図１２８（ａ）～（ｅ）に示されたＳＧＴにおける柱状シリコン層およびゲート電極形成プロセスフローの概要を図１２９に示す。以下にこのプロセスフローについて説明する。
図１２９（ａ）において、シリコン基板上にシリコン酸化膜１６０１、ゲート導電体１６０２、シリコン酸化膜１６０３の順で成膜する。図１２９（ｂ）において、シリコン酸化膜１６０３、ゲート導電体１６０２、シリコン酸化膜１６０１を貫通するようにコンタクトホール１６０４を形成する。図１２９（ｃ）において、コンタクトホールの内壁にゲート絶縁膜１６０５を形成する。図１２９（ｄ）において、エピタキシャル成長によりシリコンをコンタクトホール内に成膜して、柱状シリコン層１６０６を形成する。図１２９（ｅ）において、柱状シリコン層上部を分離する。
このＳＧＴ形成方法において、柱状シリコン層を形成するためのコンタクトホールとゲート配線パターンを同一のリソグラフィー工程において形成する場合には、ゲートのパターニングが複雑になり、ＳＧＴのゲート電極の膜厚を薄く形成することが非常に困難であるためゲート電極が占める面積は大きくなる。また、柱状シリコン層を形成するためのコンタクトホールとゲート配線パターンを別々のリソグラフィー工程で形成する場合には、両工程における重ね合わせのズレや寸法のズレを考慮して、柱状シリコン層を取り囲むゲート電極が占めるの面積を必要以上に大きく形成しなくてはならない。よっていずれの場合においても、ゲート電極の占める面積は実際に必要な面積より増えるため、回路の占有面積が増加することになる。
上記の２つのＳＧＴ形成方法において最も異なる点として、以下の点が挙げられる。
第１の方法においては、柱状シリコン層は単結晶であるシリコン基板をエッチングすることにより形成されているため、犠牲酸化や水素アニール（非特許文献２）等の表面処理を行うことによってエッチング等によって生じるチャネル部の欠陥や凹凸を回復させることが容易である。このため、チャネル部において高いキャリア移動度を実現することができ、高性能なトランジスタ特性が得られやすい。
一方、第２の方法においては、柱状シリコン層はコンタクトホールの中にエピタキシャル成長されたシリコンによって形成されているが、一般的にはコンタクトホールの側壁にはエッチング時に形成される凹凸が存在しており、このような凹凸を除去することは困難である。したがって、コンタクトホール側壁に形成されるチャネル部表面にも凹凸が転写されるため、キャリアの移動度は低くなり、高性能なトランジスタを形成するのは困難である。また、現在製造されている６５ｎｍ世代のＬＳＩのコンタクトホールサイズは８０ｎｍ程度であり、今後さらにコンタクトホールが微細化していくことを考慮すると、このような微細なコンタクトホールの底部からエピタキシャルシリコンを十分な歩留まりで成膜することは難しい。
特開平２－１８８９６６号公報 特開平７－９９３１１号公報 Ｓ．Ｍａｅｄａ　ｅｔ　ａｌ．、"Ｉｍｐａｃｔ　ｏｆ　ａ　Ｖｅｒｔｉｃａｌ　Φ－Ｓｈａｐｅ　Ｔｒａｎｓｉｓｔｏｒ　Ｃｅｌｌ　ｆｏｒ　１　Ｇｂｉｔ　ＤＲＡＭ　ａｎｄ　Ｂｅｙｏｎｄ"、ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮ　ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ、１９９５年１２月、ＶＯＬ．４２、ＮＯ．１２、ｐｐ．２１１７－２１２４ Ｙ．－Ｋ　Ｃｈｏｉ　ｅｔ　ａｌ．，"ＦｉｎＦＥＴ　Ｐｒｏｃｅｓｓ　Ｒｅｆｉｎｅｍｅｎｔｓ　ｆｏｒ　Ｉｍｐｒｏｖｅｄ　Ｍｏｂｉｌｉｔｙ　ａｎｄ　Ｇａｔｅ　Ｗｏｒｋ　Ｆｕｎｃｔｉｏｎ　Ｅｎｇｉｎｅｅｒｉｎｇ"、Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ，２００２年、ｐ．２５９
したがって、高集積化かつ高性能で高い歩留まりのＳＧＴの実現には、第１の方法によるＳＧＴの構造及び形成方法が、第2の方法によるＳＧＴの構造及び形成方法に比べて優れているが、第1の方法によるＳＧＴの構造及び形成方法においては、以下の課題がある。
第１に、素子の面積縮小及び面積効率のよい素子分離を実現し、回路の占有面積を低減すること。第２に、トランジスタの性能を向上するために、ソースドレイン部の寄生容量及び寄生抵抗を低減すること。第３に、ゲート配線の形成において広いプロセスマージンを持つプロセスを実現すること。
本発明は上記の問題点を鑑みてなされたもので、従来のＳＧＴに比べてより高集積化かつ高性能化が可能なＳＧＴおよびその製造方法を提案することを目的とする。
本発明の第１の態様は、第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第２のＭＯＳトランジスタは、前記平面状半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第１ドレイン／ソース領域の表面の少なくとも一部と第３ドレイン／ソース領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体装置を提供するものである。
好ましくは、前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域を含む平面状半導体層表面の全面に、前記シリサイド層が形成されている。
好ましくは、前記シリサイド層上にコンタクトが形成されている。
好ましくは、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタは異なる導電型のＭＯＳトランジスタである。
本発明の第２の態様は、第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第２のＭＯＳトランジスタは、前記平面状半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタは異なる導電型のＭＯＳトランジスタであって、互いに隣接して配置され、前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域との隣接境界部の平面状半導体層の上部にコンタクトが形成されたことを特徴とする半導体装置を提供するものである。
好ましくは、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは隣接して配置されている。
好ましくは、前記ゲート電極からコンタクトへ延びる少なくとも１つのゲート配線は、前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域に沿って延びる部分、及び前記基板上の絶縁膜に沿って延びる部分の両方の部分を含む。
好ましくは、前記ゲート配線が沿う第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域ドレイン拡散領域は、前記柱状半導体層近傍にその端面を有する。
好ましくは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート電極同士がゲート配線により接続され、該ゲート配線が配置される部分に相当する部分の一部を含む前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域の一部が除去され、前記ゲート配線は、前記除去されたドレイン／ソース領域の側面及び該除去されたドレイン／ソース領域の下部の基板上の絶縁膜に沿って配置される。
好ましくは、前記回路は、ＣＭＯＳインバータであり、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート電極同士が、該ゲート電極から基板側へ延びるゲート配線により接続されている。
好ましくは、前記ゲート電極同士が接続された、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタのゲート電極に対するコンタクトが、前記第１のＭＯＳトランジスタの柱状半導体層と前記第２のＭＯＳトランジスタの柱状半導体層の間に形成されている。
好ましくは、前記コンタクトが形成される、前記第１のＭＯＳトランジスタの柱状半導体層と前記第２のＭＯＳトランジスタの柱状半導体層の間は、前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域との隣接境界部である。
好ましくは、前記ゲート配線が配置される部分に相当する部分の一部を含む前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域の一部が除去され、前記ゲート配線は、前記除去されたドレイン／ソース領域の側面及び該除去されたドレイン／ソース領域の下部の前記基板上の絶縁膜に沿って配置される。
好ましくは、前記コンタクトが形成される位置は、更に前記除去されたドレイン／ソース領域の上部でもある。
好ましくは、前記ゲート配線が配置される部分に相当する部分の一部を含む前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域の一部が除去され、前記ゲート配線は、前記除去されたドレイン／ソース領域の側面及び該除去されたドレイン／ソース領域の下部の前記基板上の絶縁膜に沿って配置される。
好ましくは、前記ゲート電極はゲート配線と一体的に形成され、該一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成され、ゲート電極に対するコンタクトが該基板に平行な面に形成された上面において接するように設けられている。
好ましくは、前記ゲート電極及び該ゲート電極から基板側へ延びるゲート配線の下に形成された第１の絶縁膜と前記平面状半導体層及び前記基板上の絶縁膜との間に第２の絶縁膜が介在する。
好ましくは、前記第２の絶縁膜は、前記第１の絶縁膜よりも比誘電率が小さい。
好ましくは、前記ゲート電極は、薄い金属膜とポリシリコン層の積層構造で形成され、該ゲート電極はゲート配線と一体的に形成され、該一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成され、前記ゲート電極に対するコンタクトが該基板に平行な面に形成されたゲート電極の上面において接するように設けられており、前記薄い金属膜は、前記ポリシリコン層と前記柱状半導体層、前記第１ドレイン／ソース領域、前記第３ドレイン／ソース領域、及び前記基板上の絶縁膜上に形成された絶縁膜との間にある。
好ましくは、前記一体的に形成されたゲート電極及びゲート配線の下に形成された第１の絶縁膜と前記平面状半導体層及び前記基板上の絶縁膜との間に第２の絶縁膜が介在する。
好ましくは、前記第２の絶縁膜は、前記第１の絶縁膜よりも比誘電率が小さい。
本発明の第３の態様は、第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上面に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第２のＭＯＳトランジスタは、前記平面上半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上面に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記柱状半導体上面に形成された第２ソース／ドレイン領域又は前記柱状半導体上面に形成された第４ソース／ドレイン領域の上面の大きさは、前記柱状半導体層の上面の大きさよりも大きく、前記第１のＭＯＳトランジスタの第１ドレイン／ソース領域の上部の少なくとも一部と前記第２のＭＯＳトランジスタの第３ドレイン／ソース領域の上部の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体装置を提供するものである。
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の表面には、シリサイド層が形成されている。
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の表面に形成されたシリサイド層の大きさは、前記柱状半導体層の上面の大きさよりも大きい。
好ましくは、前記柱状半導体層上面に形成された第２ソース／ドレイン領域又は前記柱状半導体層上面に形成された第４ソース／ドレイン領域の上面上には、第１のコンタクト又は第２のコンタクトがそれぞれ形成され、前記柱状半導体上面に形成された第２ソース／ドレイン領域又は前記柱状半導体上面に形成された第４ソース／ドレイン領域の上面の大きさはそれぞれ、前記第１のコンタクト又は第２のコンタクトの底面の大きさよりも大きく、前記第１のコンタクト又は第２のコンタクトの底面の大きさが、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が上面に形成された柱状半導体層それぞれの上面の大きさよりも大きい。
好ましくは、前記第２ソース／ドレイン領域又は前記第４ソース／ドレイン領域は、第４の絶縁膜を介してゲート電極の上部を覆うように形成されている。
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の表面にシリサイド層が形成されている。
好ましくは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方又は両方はそれぞれ、複数の柱状半導体層から構成され、該複数の柱状半導体層上面上部に前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が一体的に形成されている。
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域は、エピタキシャル層である。
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域は、ｎ型の場合にはエピタキシャルシリコン層であり、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域は、ｐ型の場合にはエピタキシャルゲルマニウム層である。
好ましくは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方又は両方はそれぞれ、複数の柱状半導体層から構成され、該複数の柱状半導体層の少なくとも２以上の柱状半導体層上面上部に前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が一体的に形成されている。
好ましくは、所定の間隔以下で隣接する、前記第１のＭＯＳトランジスタ又は前記第２のＭＯＳトランジスタを構成する複数の柱状半導体層に対してのみ、該複数の柱状半導体層上面上部に前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が一体的に形成されている。
好ましくは、前記第２ソース／ドレイン領域の側壁、前記第４ソース／ドレイン領域の側壁、又は前記ゲート電極がシリコン窒化膜で覆われている。
好ましくは、前記シリコン窒化膜は応力を有し、前記柱状半導体層のチャネル部に応力を与える。
好ましくは、前記平面状半導体層は薄く形成され、前記シリサイド層の厚さは前記平面状半導体層の厚さよりも小さく形成されている。
好ましくは、前記シリサイド層が前記基板上の絶縁膜上まで形成されている。
好ましくは、前記第２ソース／ドレイン領域又は前記第４ソース／ドレイン領域の上面にシリサイド層が形成されている。
好ましくは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方又は両方はそれぞれ、複数の柱状半導体層から構成され、少なくとも２つの該複数の柱状半導体層の前記第２ソース／ドレイン拡散領域、又は少なくとも２つの該複数の柱状半導体層の前記第４ソース／ドレイン拡散領域の上面上に形成されるコンタクトを共通のコンタクトとしている。
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の上部に形成されるコンタクトと、前記ゲートに対するコンタクトとを共通のコンタクトとしている。
好ましくは、前記第１のＭＯＳトランジスタの柱状半導体層と前記第２のＭＯＳトランジスタの柱状半導体層との間に設けられるコンタクトと、前記第１のＭＯＳトランジスタ又は第２のＭＯＳトランジスタのゲートに対するコンタクトとを共通のコンタクトとしている。
本発明の第４の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜上面を平坦化する工程と、前記第１の絶縁膜、前記導電膜及び前記第２の絶縁膜を異方的に除去し、前記柱状半導体層側面の前記導電膜の所望の長さに形成し、ゲート電極を形成する工程とを含む。
本発明の第５の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記第２の絶縁膜を除去する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程は、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記第１の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程とを含む。
本発明の第６の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含む。
本発明の第７の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
本発明の第８の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程と、前記柱状半導体層及び前記第３の絶縁膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、前記ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜上面を平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程とを含む。
好ましくは、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜上面を平坦化する工程と、前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程とを含む。
本発明の第９の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記第２の絶縁膜を除去する工程と、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程は、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記第１の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程とを含む。
本発明の第１０の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程と、前記柱状半導体層及び前記第３の絶縁膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜上面を平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程とを含む。
好ましくは、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含む。
本発明の第１１の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜、前記第１の絶縁膜及び第３の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
本発明の第１２の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含む。
本発明の第１３の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記第１の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
本発明の第１４の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程と、前記柱状半導体層及び前記第３の絶縁膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第３の絶縁膜、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜上面を平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程とを含む。
好ましくは、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含む。
本発明の第１５の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記第１の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記第３の絶縁膜、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
好ましくは、前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第２の保護膜を形成する工程と、前記第２の保護膜を異方的に除去し、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程の前処理として行う。
好ましくは、前記柱状半導体層の各々の上部に形成された不純物領域の表面にシリサイド層を形成する工程を更に含む。
好ましくは、前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第２の保護膜を形成する工程と、前記第２の保護膜を異方的に除去し、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを、前記柱状半導体層の各々の上部に形成された不純物領域の表面にシリサイド層を形成する工程の前処理として行う。
好ましくは、前記異方的な除去は、エッチバックある。
本発明の第１６の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記複数の柱状半導体層の少なくとも１つの上面上部に、該柱状半導体層の上面よりも大きい不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
好ましくは、前記柱状半導体層の上面上部に形成された不純物領域の表面にシリサイド層を形成する工程を更に含む。
好ましくは、前記柱状半導体層の上面上部に形成された不純物領域の表面に形成されたシリサイド層の大きさは、前記柱状半導体層の上面の大きさよりも大きい。
好ましくは、前記柱状半導体層の上面上部に形成された不純物領域の上面上部に、コンタクトを形成する工程を更に含み、前記柱状半導体上面上部に形成された不純物領域の上面の大きさは、コンタクトの底面の大きさよりも大きく、前記コンタクトの底面の大きさが、前記不純物領域が上面上部に形成された柱状半導体層の上面の大きさよりも大きい。
好ましくは、前記複数の柱状半導体層の少なくとも１つの上面上部に、該柱状半導体層の上面よりも大きい不純物領域を形成する工程の前処理として、前記ゲート電極と前記柱状半導体層の上面よりも大きい不純物領域を分離するための第４絶縁膜を形成する工程を更に含む。
好ましくは、前記ゲート電極と前記柱状半導体層の上面よりも大きい不純物領域を分離するための第４絶縁膜を形成する工程は、表面にシリコン窒化膜を形成する工程と、前記シリコン窒化膜を、前記ゲート電極上部のシリコン窒化膜が所定の膜厚で存在するように、且つ前記ソース拡散領域となる領域の上面及び前記ドレイン拡散領域表面を露出させるように異方的に除去し、柱状半導体層の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを更に含む。
好ましくは、前記柱状半導体層の上面上部に形成された不純物領域の表面にシリサイド層を形成する工程を更に含む。
好ましくは、同じ導電型のＭＯＳトランジスタを構成する複数の前記柱状半導体層の上面上部に不純物領域を一体的に形成する。
好ましくは、前記複数の柱状半導体層の少なくとも１つの上面上部に、該柱状半導体層の上面よりも大きい不純物領域を形成する工程は、エピタキシャル成長を用いる。
好ましくは、前記柱状半導体層の上面よりも大きい不純物領域がｎ型の場合には該不純物領域としてエピタキシャルシリコン層を、前記柱状半導体層の上面よりも大きい不純物領域がｐ型の場合には該不純物領域としてエピタキシャルゲルマニウム層を形成する。
好ましくは、同じ導電型のＭＯＳトランジスタを構成する複数の前記柱状半導体層の上面上部に不純物領域を一体的に形成する。
好ましくは、エピタキシャル成長の成膜条件を調整することにより、所定の間隔以下で隣接する、同じ導電型のＭＯＳトランジスタを構成する複数の前記柱状半導体層に対してのみ、自己整合的に、前記複数の柱状半導体層の上面上部に不純物領域を一体的に形成する。
好ましくは、前記シリサイド層は、前記第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域と前記第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域を含む平面状半導体層表面の全面に形成されている。
好ましくは、前記平面状半導体層に不純物領域を形成する工程は、前記平面状半導体層に選択的に第１の導電型の不純物領域及び第２の導電型の不純物領域を形成する工程である。
本発明の構成により、ＳＧＴにおいて、狭い素子分離を容易に可能とする基板上に絶縁膜が形成された基板の採用、トランジスタ同士を接続するシリサイド層の安定的な形成、ゲート電極の柱状半導体層の周囲への自己整合的な所望の膜厚での形成が同時に可能となった。これにより、素子の面積縮小及び面積効率のよい素子分離、回路の占有面積の低減、微細化に伴って増加する寄生抵抗、寄生容量の低減、回路設計の自由度の増大を同時に実現することができる。すなわち、基板上に絶縁膜が形成された基板状に形成された平面状半導体層に形成された拡散層においてトランジスタ同士を接続する構造において、平面状半導体層の上部にシリサイド層を形成することにより、安定したシリサイド層を形成することができる。このシリサイド層によって、微細化に伴って増加する抵抗を減少させることができる。特に、異なる導電型のトランジスタを接続する場合には、シリサイド層によって異なる導電型の拡散層を直接接続することができるので、トランジスタ同士を近接して配置することができ、従来のＳＧＴよりインバーター等の回路の占有面積を著しく縮小することができる。また、シリサイド層によって微細化に伴って増加する抵抗を減少させることができるので、トランジスタを必ずしも最近接に配置する必要がなく、回路設計の自由度が増す。さらに、基板上に絶縁膜が形成された基板を用いたことよりドレイン又はソース拡散層の寄生容量が低減する。
本発明の製造方法によれば、ゲート電極を柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでＳＧＴで課題とされてきたゲート配線の形成が容易になる。
以下の実施例においては、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なインバーターを含む半導体装置及びその製造方法を例として説明するが、本発明が他の任意のトランジスタによって形成される回路を含む半導体装置及びその製造方法にも適用可能であることは、当業者に明らかであるであろう。
図１は本発明を用いたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ１はＮＭＯＳであるＱｎ１１およびＰＭＯＳであるＱｐ１１およびＱｐ１２の両方のゲートに印加される。Ｖｉｎ１が“１”のとき、ＮＭＯＳであるＱｎ１１はＯＮ状態、ＰＭＯＳであるＱｐ１１およびＱｐ１２はOＦＦ状態となり、Ｖｏｕｔ１は“０”になる。逆に、Ｖｉｎ１が“０”のとき、ＮＭＯＳであるＱｎ１１はOＦＦ状態、ＰＭＯＳであるＱｐ１１およびＱｐ１２はＯＮ状態となり、Ｖｏｕｔ１は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ１の信号に対して、出力値であるＶｏｕｔ１の信号は反対の値をとるように動作する。
図２は本発明を用いたＣＭＯＳインバーターの平面図である。図３（ａ）、（ｂ）は図２におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。図２および図３を参照して本発明について説明する。
埋め込み酸化膜層１の上に平面状シリコン層２が形成され、平面状シリコン層２はＮ＋ドレイン拡散層３およびＰ＋ドレイン拡散層４からなり、Ｎ＋ドレイン拡散層３とＰ＋ドレイン拡散層４の境界付近の表面にはＮ＋ドレイン拡散層３とＰ＋ドレイン拡散層４を互いに直接接続させるためのシリサイド層が形成される。このため、Ｎ＋ドレイン拡散層３とＰ＋ドレイン拡散層４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層３に形成される柱状シリコン層５によってＮＭＯＳトランジスタＱｎ１１が形成され、Ｐ＋ドレイン拡散層４に形成される柱状シリコン層（６ａ、６ｂ）によってＰＭＯＳトランジスタＱｐ１１およびＱｐ１２が形成されている。柱状シリコン層（５、６ａ、６ｂ）を取り囲むようにＨｆO２などのＨｉｇｈ－ｋ膜によりゲート絶縁膜７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（８、８ａ、８ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層５の上部にＮ＋ソース拡散層９が、ＰＭＯＳを形成する柱状シリコン層（６ａ、６ｂ）の上部にＰ＋ソース拡散層（１０ａ、１０ｂ）が形成される。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜１３が形成され、さらにシリコン窒化膜１３上に層間シリコン酸化膜１４が形成され、平坦化されたシリコン酸化膜１４を貫通するようにコンタクト（１５、１６、１６ａ、１６ｂ、１７ａ、１７ｂ）が形成されている。なお、シリコン窒化膜１３に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、ＮＭＯＳ上には引っ張り応力を持つシリコン窒化膜を、ＰＭＯＳ上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、ＮＭＯＳとＰＭＯＳにおいて共にモビリティーを向上させることも可能である。
Ｎ＋ドレイン拡散層３とＰ＋ドレイン拡散層４の境界に形成されたコンタクト１５は配線層を通して出力端子Ｖｏｕｔ１に接続され、Ｑｎ１１を形成する柱状シリコン層５の上部に形成されたコンタクト１６は配線層を通して接地電位Ｖｓｓ１に接続され、Ｑｐ１１およびＱｐ１２を形成する柱状シリコン層（６ａ、６ｂ）の上部に形成されたコンタクト（１６ａ、１６ｂ）は配線層を通して電源電位Ｖｃｃ１に接続され、柱状シリコン層５を取り囲むゲート電極から延在するゲート配線８ｃ上に形成されるコンタクト１７ａおよび柱状シリコン層（６ａ、６ｂ）を取り囲むゲート電極から延在するゲート配線８ｄ上に形成されるコンタクト１７ｂは配線層を通して入力端子Ｖｉｎ１に接続されることによりインバーターを形成する。
上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が１ｅ-17ｃｍ-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなるためである。トランジスタのしきい値調整はゲート材料の仕事関数を調整すること等により行うことができる。なお、Ｈｉｇｈ－ｋ膜はシリコン酸化膜やシリコン窒化膜などでもよく、金属ゲート電極はシリサイド化されたポリシリコン膜でもよい。
柱状シリコン層底部のドレイン拡散層領域（３、４）が埋め込み酸化膜層１まで形成されるように不純物分布を設定し、トランジスタ動作時に柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や、不純物濃度を設定することが好ましい。上記のようにドレイン拡散層領域（３，４）の不純物分布を設定することにより、動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、また上記のように柱状シリコン層の寸法や不純物濃度を設定することにより、トランジスタ動作時には柱状シリコン層内部は完全空乏化するため、柱状シリコン内部の電界が緩和され、モビリティーを向上することができる。また、ドレイン拡散層領域（３、４）の不純物を埋め込み酸化膜１まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することができる。なお、不純物は柱状シリコン層の底部を覆うように拡散されていてもよい。
ゲートへのコンタクト（１７ａ、１７ｂ）を埋め込み酸化膜上に形成されたゲート配線（８ｃ、８ｄ）上に形成することにより、ドレイン拡散層（３、４）とゲートの対向面積を減らすことができるため、ゲート－ドレイン間の寄生容量を低減することができる。図２のレイアウトにおいては、ゲート配線とドレイン拡散層（３、４）との対向面積を低減するために、ゲート配線（８ｃ，８ｄ）へのコンタクト（１７ａ，１７ｂ）をＮＭＯＳとＰＭＯＳにおいて別々に埋め込み酸化膜１上に形成している。
ドレイン拡散層上に形成されたコンタクト１５は、Ｎ＋拡散層３とＰ＋拡散層４との境界に形成されるのが好ましい。この理由は、Ｎ＋拡散層とＰ＋拡散層との境界から柱状シリコン層（５、６ａ）までの間には、柱状シリコン層と注入領域間の重ね合わせマージン分の距離を設ける必要があるが、境界上にコンタクトを形成することにより、このスペースを有効に活用することができるためである。このため、インバーター回路の占有面積を縮小することができる。
以下に本発明の半導体装置を形成するための製造方法の一例を図４～図３１を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ－Ａ’間の断面図を示している。
図４は埋め込み酸化膜１上に不純物がドープされていないＳＯＩ層２ａが形成されているＳＯＩ基板である。まず、ＳＯＩ層２ａ上に膜厚５０～１００ｎｍ程度のシリコン窒化膜１８を成膜する。
図５に示されるように、レジストまたは多層レジストをマスクにして、反応性イオンエッチングにより窒化膜１８およびＳＯＩ層２ａをエッチングして、柱状シリコン層（５、６ａ、６ｂ）を形成する。柱状シリコン層の直径は１０～５０ｎｍ程度、高さは５０～２００ｎｍ程度とする。このとき、柱状シリコン層の下部に平面状シリコン層２を１０～１００ｎｍ程度の厚さで形成する。
図６に示されるように、レジストマスクまたは多層レジストをマスクとして、反応性イオンエッチングにより平面状シリコン層２をエッチングして分離する。本発明において、素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で狭い素子分離幅を形成することができる。
図７に示されるように、柱状シリコン層を犠牲酸化し、チャネル部になる柱状シリコン層表面を平坦化する。犠牲酸化膜１９は不純物注入時のスルー酸化膜として用いることもできる。
図８に示されるように、レジストマスク２０を用いて、平面状シリコン層２にイオン注入等によりＡｓやＰなどの不純物を導入してＮ＋ドレイン拡散層３を形成する。このとき、柱状シリコン層上部の窒化膜１８を柱状シリコン層上部への不純物注入防止用のストッパーとして使用する。
図９に示されるように、同様にＢやＢＦ２などの不純物を導入して、Ｐ＋ドレイン拡散層４を形成する。その後の熱処理後に、埋め込み酸化膜１まで不純物が拡散するように平面状シリコン層２の膜厚や不純物の注入条件、熱処理条件を設定する。
図１０に示されるように、犠牲酸化膜１９を除去して、シリコン表面を露出する。
図１１に示されるように、ゲート絶縁膜としてＨｆO２などのＨｉｇｈ－ｋ膜７をＣＶＤ法もしくはＡＬＤ法により１～５ｎｍ程度の厚さで成膜する。
図１２に示されるように、ゲート導電膜としてＴｉＮやＴａＮなどのゲート導電膜８０を１０～６０ｎｍ程度の厚さで成膜する。
図１３に示されるように、シリコン酸化膜２１を成膜して柱状シリコン層間を埋め込む。
図１４に示されるように、ＣＭＰによりシリコン酸化膜２１、柱状シリコン層上部のゲート導電膜、Ｈｉｇｈ－ｋ膜を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部の窒化膜１８をＣＭＰのストッパーとして使用する。窒化膜１８をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができ、そのような膜をＳＯＩ層２ａ上に予め成膜しておくこともできる。
図１５に示されるように、ゲート長を決定するために、ゲート導電膜８０およびシリコン酸化膜２１をエッチバックして、ゲート電極（８、８ａ、８ｂ）を形成する。このときに、ゲート導電膜８０とシリコン酸化膜２１をなるべく同じレートでエッチングし、なおかつ窒化膜１８に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜８０とシリコン酸化膜２１を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程以降においてシリコン窒化膜サイドウォール２３の形成が容易になる。
図１６に示されるように、シリコン窒化膜２２を成膜する。
図１７に示されるように、シリコン窒化膜２２をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール２３を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール２３がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートはエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小およびゲートと拡散層間の寄生容量を低減することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
図１８に示されるように、メタルゲート上に残存するシリコン酸化膜２１をウェットエッチにて除去した後、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト２４により形成する。
図１９に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のＨｉｇｈ－ｋ膜を反応性イオンエッチングによりエッチングする。これによりゲート配線（８ｃ、８ｄ）が形成される。上記のように、柱状シリコン層の上部にハードマスクであるシリコン窒化膜を形成した構造を用いて、ゲート上面をＣＭＰによって平坦化する工程と、ゲート長を決めるためのエッチングと、ゲート電極保護用の窒化膜サイドウォールの形成と、ゲート配線のパターニングと、ゲート配線を形成するためのエッチングを順次行うことにより、良好なゲート形状で寸法バラつきの小さいゲートを形成することができ、さらにゲート配線を自由に形成することができる。また、ゲート電極の膜厚を自己整合的に制御することができるため、占有面積の縮小およびゲートと拡散層間の寄生抵抗の削減が可能である。
図２０に示されるように、柱状シリコン上部のシリコン窒化膜１８および窒化膜サイドウォール２３をウェット処理により除去する。
図２１に示されるように、シリコン窒化膜２５を１０～５０ｎｍ程度の膜厚で成膜する。
図２２に示されるように、窒化膜２５をエッチバックして、ソース拡散層領域（９、１０ａ、１０ｂ）の上面およびドレイン拡散層領域（３、４）表面を露出させ、柱状シリコン層の側壁およびゲート側壁を窒化膜２５で覆う構造にする。このような構造にすることにより、Ｈｉｇｈ－ｋ膜７が上記窒化膜２５により覆われるので、後工程におけるＨｉｇｈ－ｋ膜７へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。このとき、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ－ｋ膜７へのダメージを完全に防ぎきれず、厚すぎるとゲート側壁に成膜された膜厚分だけ占有面積が増加するので、最適な膜厚を選択する必要がある。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
図２３に示されるように、レジスト２０によるパターニングを行い、イオン注入等により柱状シリコン層５の上部にＮ＋ソース拡散層９を形成する。
図２４に示されるように、同様に柱状シリコン層（６ａ、６ｂ）の上部にＰ＋ソース拡散層（１０ａ、１０ｂ）を形成する。
図２５に示されるように、シリサイド化しない箇所を保護するためのシリコン酸化膜３０を１０～５０ｎｍ程度の膜厚で形成する。
図２６に示されるように、リソグラフィーによりレジスト４０をパターニングして、シリサイドを形成するＮ＋拡散層とＰ＋拡散層の境界領域に溝パターンを形成する。
図２７に示されるように、レジストにより形成された溝底部のシリコン酸化膜３０をエッチングしてドレイン拡散層表面を露出する。
図２８に示されるように、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることにより、酸化膜を除去した箇所をシリサイド化して、未反応の金属膜を除去することによってＮ＋拡散層とＰ＋拡散層の境界付近のシリサイド層１１を形成する。
図２９に示されるように、表面を覆う酸化膜３０をウェットエッチにより除去する。
図３０に示されるように、ライナーシリコン窒化膜１３を成膜し、その後シリコン酸化膜１４を成膜し、ＣＭＰにおいてシリコン酸化膜１４を平坦化する。ライナー窒化膜１３はコンタクト形成時のエッチングストッパーとして使用する。
図３１に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト（１５、１６、１６ａ、１６ｂ、１７ａ、１７ｂ）を形成する。
本実施例においては、Ｎ＋拡散層とＰ＋拡散層を平面状シリコン層２上において直接接続するために、Ｎ＋拡散層とＰ＋拡散層の境界付近をシリサイド化したが、通常コンタクトの底部にはコンタクトのバリアメタルの一部であるＴｉとＳｉが反応したＴｉＳｉ層等のシリサイド層が形成されるため、Ｎ＋拡散層とＰ＋拡散層の境界上に必ずコンタクトが形成される場合には、コンタクト底部に形成されるシリサイド層により平面状シリコン層２上におけるＮ＋拡散層とＰ＋拡散層の直接接続を行うことができるため、シリサイド層１１を形成しなくてもよい。
本実施例においては、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでＳＧＴで課題とされてきたゲート配線の形成が容易になる。
本実施例に示したインバーター回路においては従来例である図１２８（ｃ）、（ｄ）の場合と同様に、出力電位Ｖｏｕｔ１を基板側に形成しているが、回路内において素子分離を形成する必要がないため、回路占有面積を縮小することができる。また、従来例の図１２８（ｃ）、（ｄ）においてはシリサイドの耐熱性の問題で安定して製造することが困難であるが、本実施例においては、トランジスタを形成した後でシリサイド層１１を平面状シリコン層２上に形成することにより、Ｎ＋拡散層３とＰ＋拡散層４を接続させているので、シリサイドの耐熱性についての問題はない。
本実施例に示したインバーター回路において素子分離は平面状シリコン層２をエッチングして埋め込み酸化膜層１上で分離することにより形成されるため、容易にリソグラフィーによって決まる最小加工寸法幅の素子分離を形成することができる。したがって、本発明のＳＧＴ構造を用いると、各回路同士を最小寸法の間隔で配置することができるので、チップ面積縮小の効果が大きい。
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
平面状シリコン層２が厚すぎる場合には、ゲート配線のエッチング時に、平面状シリコン層２の端部における埋め込み酸化膜層１との段差が大きくなり、ゲート配線を所望の形状および寸法にエッチングするのが困難になる。したがって、平面状シリコン層２の膜厚はできるだけ小さいことが望ましい。
また、本実施例の構造においては、ドレイン拡散層上のシリサイド層１１は平面状シリコン層２の底部まで到達していない。これは、ドレイン拡散層（３，４）とシリサイド層１１の界面の抵抗はソースドレイン寄生抵抗の主要因の一つであるため、ドレイン拡散層とシリサイド層の界面の面積をなるべく大きくするためである。
ゲート配線を所望の形状および寸法に安定してエッチングするためには、平面状シリコン層２の膜厚は１００ｎｍより薄くすることが好ましいが、シリサイドと拡散層の界面面積を確保しつつ、ゲート加工を容易にするためには、平面状シリコン層２の膜厚は２０～４０ｎｍであることが、更に好ましい。
一般に、シリサイド層１１の膜厚は１０ｎｍ～３０ｎｍ程度であるが、ドレイン拡散層とシリサイド層の界面面積を確実に確保するためには、１０ｎｍ～２０ｎｍであることが好ましい。
ゲート電極及び配線の膜厚は、ＳＧＴの集積回路の占有面積を小さくするためにできるだけ小さくすることが好ましいが、ゲート配線のシート抵抗が回路への支障を来たさないためには、最低でも１０ｎｍ程度の膜厚が必要である。したがって、ゲート配線膜厚は１０ｎｍ～５０ｎｍ程度であることが好ましく、高密度なＳＧＴの集積回路を形成するためには、１０ｎｍ～３０ｎｍであることが更に好ましい。
上記の構造は、ドレイン拡散層上のシリサイド層１１が平面状シリコン層２の底部まで到達していないものであったが、ゲート配線露光時のパターニングや、その後のゲート配線エッチング時の段差部におけるエッチングやゲート寸法の制御の容易性を重視し、図４１、４２に示されるように、平面状シリコン層の厚さをできるだけ小さくし（好ましくは、１０～３０ｎｍ程度）、シリサイド層２１１が埋め込み酸化膜まで形成される構造とすることもできる。
本実施例は平面状シリコン層に形成されるドレイン拡散層の全面、および柱状シリコン層上部のソース拡散層においてシリサイド層が形成される構造を持つＳＧＴによりＣＭＯＳインバーターを構成した実施例である。平面状シリコン層に形成されるドレイン拡散層の全面にシリサイド層を形成することにより、ドレイン拡散層の寄生抵抗を低減することができる。また、柱状シリコン層上部のソース拡散層にシリサイド層を形成することによりソース拡散層の寄生抵抗を低減することができる。ドレイン拡散層およびソース拡散層に形成されるシリサイド層は同一工程において自己整合的にドレイン拡散層およびソース拡散層にのみ形成することが可能である。
図３２は本発明を用いたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ２はＮＭＯＳであるＱｎ２１およびＰＭＯＳであるＱｐ２１およびＱｐ２２の両方のゲートに印加される。Ｖｉｎ２が“１”のとき、ＮＭＯＳであるＱｎ２１はＯＮ状態、ＰＭＯＳであるＱｐ２１およびＱｐ２２はOＦＦ状態となり、Ｖｏｕｔ２は“０”になる。逆に、Ｖｉｎ２が“０”のとき、ＮＭＯＳであるＱｎ２１はOＦＦ状態、ＰＭＯＳであるＱｐ２１およびＱｐ２２はＯＮ状態となり、Ｖｏｕｔ２は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ２の信号に対して、出力値であるＶｏｕｔ２の信号は反対の値をとるように動作する。
図３３は本発明を用いたＣＭＯＳインバーターの平面図である。図３４（ａ）、（ｂ）は図３３におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。図３３および図３４を参照して本発明について説明する。
埋め込み酸化膜層１０１の上に平面状シリコン層１０２が形成され、平面状シリコン層１０２はＮ＋ドレイン拡散層１０３およびＰ＋ドレイン拡散層１０４からなり、Ｎ＋ドレイン拡散層１０３とＰ＋ドレイン拡散層１０４の表面にはドレイン拡散層抵抗を下げるためにシリサイド層１１１が形成され、このシリサイド層１１１によってＮ＋ドレイン拡散層１０３とＰ＋ドレイン拡散層１０４は互いに直接接続されている。このため、Ｎ＋ドレイン拡散層１０３とＰ＋ドレイン拡散層１０４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層１０２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層１０３に形成される柱状シリコン層１０５によってＮＭＯＳトランジスタＱｎ２１が形成され、Ｐ＋ドレイン拡散層１０４に形成される柱状シリコン層（１０６ａ、１０６ｂ）によってＰＭＯＳトランジスタＱｐ２１およびＱｐ２２が形成されている。柱状シリコン層（１０５、１０６ａ、１０６ｂ）を取り囲むようにＨｆO２などのＨｉｇｈ－ｋ膜によりゲート絶縁膜１０７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（１０８、１０８ａ、１０８ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層１０５の上部にＮ＋ソース拡散層１０９が、ＰＭＯＳを形成する柱状シリコン層（１０６ａ、１０６ｂ）の上部にＰ＋ソース拡散層（１１０ａ、１１０ｂ）が形成され、ソース拡散層（１０９、１１０ａ、１１０ｂ）上にはシリサイド膜１１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜１１３が形成され、さらにシリコン窒化膜１１３上に層間シリコン酸化膜１１４が形成され、平坦化されたシリコン酸化膜１１４を貫通するようにコンタクト（１１５、１１６、１１６ａ、１１６ｂ、１１７ａ、１１７ｂ）が形成されている。なお、シリコン窒化膜１１３に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、ＮＭＯＳ上には引っ張り応力を持つシリコン窒化膜を、ＰＭＯＳ上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、ＮＭＯＳとＰＭＯＳにおいて共にモビリティーを向上させることも可能である。
Ｎ＋ドレイン拡散層１０３とＰ＋ドレイン拡散層１０４の境界に形成されたコンタクト１１５は配線層を通して出力端子Ｖｏｕｔ２に接続され、Ｑｎ２１を形成する柱状シリコン層１０５の上部に形成されたコンタクト１１６は配線層を通して接地電位Ｖｓｓ２に接続され、Ｑｐ２１およびＱｐ２２を形成する柱状シリコン層（１０６ａ、１０６ｂ）の上部に形成されたコンタクト（１１６ａ、１１６ｂ）は配線層を通して電源電位Ｖｃｃ２に接続され、柱状シリコン層１０５を取り囲むゲート電極から延在するゲート配線１０８ｃ上に形成されるコンタクト１１７ａおよび柱状シリコン層（１０６ａ、１０６ｂ）を取り囲むゲート電極から延在するゲート配線１０８ｄ上に形成されるコンタクト１１７ｂは配線層を通して入力端子Ｖｉｎ２に接続されることによりインバーターを形成する。
上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が１ｅ-17ｃｍ-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなるためである。トランジスタのしきい値調整はゲート材料の仕事関数を調整すること等により行うことができる。なお、Ｈｉｇｈ－ｋ膜はシリコン酸化膜やシリコン窒化膜などでもよく、金属ゲート電極はシリサイド化されたポリシリコン膜でもよい。
柱状シリコン層底部のドレイン拡散層領域（１０３、１０４）が埋め込み酸化膜層１０１まで形成されるように不純物分布を設定し、トランジスタ動作時に柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や、不純物濃度を設定することが好ましい。上記のようにドレイン拡散層領域（１０３，１０４）の不純物分布を設定することにより、その動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、また上記のように柱状シリコン層の寸法や不純物濃度を設定することにより、トランジスタ動作時には柱状シリコン層内部は完全空乏化するため、柱状シリコン内部の電界が緩和され、モビリティーを向上することができる。また、ドレイン拡散層領域（１０３、１０４）の不純物を埋め込み酸化膜１０１まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することができる。なお、不純物は柱状シリコン層の底部を覆うように拡散されていてもよい。
ゲートへのコンタクト（１１７ａ、１１７ｂ）を埋め込み酸化膜上に形成されたゲート配線（１０８ｃ、１０８ｄ）上に形成することにより、ドレイン拡散層（１０３、１０４）とゲートの対向面積を減らすことができるため、ゲート－ドレイン間の寄生容量を低減することができる。図３３のレイアウトにおいては、ゲート配線とドレイン拡散層（１０３、１０４）との対向面積を低減するために、ゲート配線（１０８ｃ，１０８ｄ）へのコンタクト（１１７ａ，１１７ｂ）をＮＭＯＳとＰＭＯＳにおいて別々に埋め込み酸化膜１０１上に形成している。
ドレイン拡散層上に形成されたコンタクト１１５は、Ｎ＋拡散層１０３とＰ＋拡散層１０４との境界に形成されるのが好ましい。この理由は、Ｎ＋拡散層とＰ＋拡散層との境界から柱状シリコン層（１０５、１０６ａ）までの間には、柱状シリコン層と注入領域間の重ね合わせマージン分の距離を設ける必要があるが、境界上にコンタクトを形成することにより、このスペースを有効に活用することができるためである。このため、インバーター回路の占有面積を縮小することができる。
以下に本発明の半導体装置を形成するための製造方法の一例を図３５～図３９を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ－Ａ’間の断面図を示している。
ゲート形成後までは実施例１の製造工程と同一であるので、ゲート形成後の工程について以下に示す。
図３５に示されるように、シリコン窒化膜１２５を１０～５０ｎｍ程度成膜する。
図３６に示されるように、窒化膜１２５をエッチバックして、ソース拡散層領域（１０９、１１０ａ、１１０ｂ）の上面およびドレイン拡散層領域（１０３、１０４）表面を露出させ、柱状シリコン層の側壁およびゲート側壁を窒化膜１２５で覆う。この構造により以下の効果が生じる。第１に、ゲート電極（１０８、１０８ａ、１０８ｂ）と柱状シリコン層上部、およびゲート電極（１０８、１０８ａ、１０８ｂ）とドレイン拡散層（１０３、１０４）が窒化膜１２５により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
第２に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図３８のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。第３に、次工程のイオン注入時において、Ｈｉｇｈ－ｋ膜１０７が上記窒化膜１２５により覆われるので、後工程におけるＨｉｇｈ－ｋ膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
したがって、この保護のためのシリコン窒化膜の形成工程は、過剰なシリサイド化防止とダメージ防止の目的を含むので、その一方の過剰なシリサイド化を防止のために、後述のイオン注入工程の後且つソースドレイン表面のシリサイド化工程の前に行うこともできる。
このシリコン窒化膜１２５がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ－ｋ膜１０７を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
図３７に示されるように、レジストによるパターニングを行い、イオン注入等により柱状シリコン層１０５の上部にＮ＋ソース拡散層１０９を形成する。同様に柱状シリコン層（１０６ａ、１０６ｂ）の上部にＰ＋ソース拡散層（１１０ａ、１１０ｂ）を形成する。
図３８に示されるように、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層（１０３、１０４）上のシリサイド層１１１、およびソース拡散層（１０９，１１０ａ，１１０ｂ）上のシリサイド層１１２を形成する。
図３９に示されるように、ライナーシリコン窒化膜１１３を成膜し、その後シリコン酸化膜１１４を成膜し、ＣＭＰにおいてシリコン酸化膜１１４を平坦化する。続いて、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト（１１５、１１６、１１６ａ、１１６ｂ、１１７ａ、１１７ｂ）を形成する。ここで、ライナー窒化膜１１３はコンタクト形成時のエッチングストッパーとして使用する。
本実施例においては、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでＳＧＴで課題とされてきたゲート配線の形成が容易になる。
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上の全面にシリサイド層が形成されており、ドレイン拡散層の抵抗が著しく低下するので、ドレイン拡散層による寄生抵抗の影響が非常に小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
本実施例は柱状シリコン層上部に形成されるコンタクトが複数の柱状シリコン層で共有される構造を持つＳＧＴの実施例である。
図４３は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
図４４は本発明を用いたＣＭＯＳインバーターの平面図である。図４５（ａ）、（ｂ）は図４４におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。
本実施例において実施例２と異なる点は、本実施例においてはＰＭＯＳであるＱｐ４１、Ｑｐ４２を形成している隣接する２つの柱状シリコン層（３０６ａ、３０６ｂ）上部のソース拡散層が共通の長方形コンタクト３１６ｃにより接続されている点である。特に、隣接する柱状シリコン層の間隔が最小コンタクト寸法より小さい場合には、すべての柱状シリコン層上部に通常のコンタクトを形成することは困難であるが、この方法により容易にコンタクトを形成することができる。その他の構成については実施例２の場合と同様であるので、ここでは省略する。
本実施例においては、ゲート配線へのコンタクトの形成方法を変更することによって、ＣＭＯＳインバーターの占有面積を縮小したレイアウトを示す。
図４６に本実施例におけるＣＭＯＳインバーターの平面図を示す。図４６（ａ）では、ＮＭＯＳであるＱｎ５１とＰＭＯＳであるＱｐ５１およびＱｐ５２のゲート４０８および４０８ａ、４０８ｂをゲート配線４０８ｅにより接続して、ゲートへのコンタクトを削減することにより、インバーターの占有面積を縮小している。さらに、ドレイン拡散層とゲートの寄生容量を低減するために、ゲート配線４０８ｅと平面状シリコン層４０２の対向面積がなるべく小さくなるように、ゲート配線４０８ｅは埋め込み酸化膜４０１上に形成されるように平面状シリコン層４０２の形状を変更している。
図４６（ｂ）では、ゲートへのコンタクト４６７ｃをゲート配線４５８ｅ上に形成することにより、さらにインバーターの占有面積を縮小している。
本実施例は、柱状シリコン層上部に形成されるソース拡散層とゲート電極への接続を同一のコンタクトにより構成するＳＧＴについてのものであり、Ｅ型ＮＭＯＳインバーターを例に説明する。
図４７は本発明を用いたＥ型ＮＭＯＳインバーターの等価回路図である。以下に、Ｅ型ＮＭＯＳインバーターの動作回路について説明する。負荷ＮＭＯＳであるＱL1のゲートとソースが互いに接続されている。入力信号Ｖｉｎ６はドライバＮＭＯＳであるＱD1のゲートに印加される。Ｖｉｎ６が“１”のとき、ドライバＮＭＯＳであるＱD1はＯＮ状態、負荷ＮＭＯＳであるＱL1もＯＮ状態となるが、ドライバＮＭＯＳであるＱD1の駆動能力のほうが大きいため、Ｖｏｕｔ６は“０”になる。逆に、Ｖｉｎ６が“０”のとき、ドライバＮＭＯＳであるＱD1はOＦＦ状態、負荷ＮＭＯＳであるＱL1はＯＮ状態となり、Ｖｏｕｔ６は“１”になる。以上のように、Ｅ型ＮＭＯＳインバーターは入力値であるＶｉｎ６の信号に対して、出力値であるＶｏｕｔ６の信号は反対の値をとるように動作する。
図４８は本発明を用いたＥ型ＮＭＯＳインバーターの平面図の一例である。図４９（ａ）、（ｂ）は図４８におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。図４８および図４９を参照して本発明について説明する。
埋め込み酸化膜層５０１上に平面状シリコン層５０２が形成され、平面状シリコン層５０２はＮ＋ドレイン拡散層５０３からなり、Ｎ＋ドレイン拡散層５０３の表面にはドレイン拡散層抵抗を下げるためにシリサイド層５１１が形成されている。Ｎ＋ドレイン拡散層５０３上に形成される柱状シリコン層５０５によってＮＭＯＳ駆動トランジスタＱD1が形成され、同様にＮ＋ドレイン拡散層５０３上に形成される柱状シリコン層５０６によってＮＭＯＳ負荷トランジスタＱL1が形成されている。柱状シリコン層（５０５、５０６）を取り囲むようにＨｆO２などのＨｉｇｈ－ｋ膜によりゲート絶縁膜５０７が形成され、ＴａＮやＴｉＮなどの金属膜によりゲート電極（５０８ａ、５０８ｂ）が形成されている。
駆動ＮＭＯＳを形成する柱状シリコン層５０５の上部にＮ＋ソース拡散層５０９ａが、負荷ＮＭＯＳを形成する柱状シリコン層５０６の上部にＮ＋ソース拡散層５０９ｂが形成される。それぞれのソース拡散層上にはシリサイド膜５１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜５１３が形成され、さらにシリコン窒化膜５１３上に層間シリコン酸化膜５１４が形成され、平坦化されたシリコン酸化膜５１４を貫通するようにコンタクト（５１５、５１６、５１７ａ、５２７、）が形成されている。
駆動ＮＭＯＳであるＱD1のゲートに接続するコンタクト５１７ａは配線層を通じて入力端子Ｖｉｎ６に接続され、駆動ＮＭＯＳであるＱD1を形成する柱状シリコン層５０５の上部に形成されたコンタクト５１６は配線層を通じて接地電位Ｖｓｓ６に接続され、負荷ＮＭＯＳであるＱL1のゲート配線５０８ｃと柱状シリコン層上部のソース拡散層５０９ｂには同一のコンタクト５２７により配線層を通じて電源電位Ｖｃｃ６に接続される。また、ドレインＮ＋拡散層５０３に形成されるコンタクト５１５が出力端子Ｖｏｕｔ６に接続されることにより、Ｅ型ＮＭＯＳインバーターが形成される。
上記の例では、Ｎ＋ドレイン拡散層５０３の表面の全面にシリサイド層５１１が形成されているが、シリサイド層５１１は、Ｎ＋ドレイン拡散層５０３の表面の一部（駆動トランジスタＱD1と負荷トランジスタＱL1の間）に形成することもできる。
本実施例の半導体装置を形成するための製造方法は、実施例１、２と同様であるので省略する。
本実施例においては、負荷ＮＭＯＳであるＱL1のゲート電極から延在するゲート配線５０８ｃと柱状シリコン層上部のソース拡散層５０９ｂへのコンタクトを同一の共通コンタクト５２７にて形成している。このため、コンタクトの数を削減することができ、インバーター等の面積を縮小することができる。
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
なお、本実施例においては、Ｅ型ＮＭＯＳインバーターにおけるゲート配線とソース拡散層への共通コンタクトの例を取り上げたが、上記の共通コンタクトはＥ型ＮＭＯＳインバーターに限定されるものではなく、通常のＣＭＯＳを用いた回路においても用いることができる。
本実施例は、柱状シリコン層底部に形成されるドレイン拡散層とゲート電極への接続を同一のコンタクトにより構成するＳＧＴについてのものであり、Ｄ型ＮＭＯＳインバーターを例に説明する。
図５０は本発明を用いたＤ型ＮＭＯＳインバーターの等価回路図である。以下に、Ｄ型ＮＭＯＳインバーターの動作回路について説明する。負荷ＮＭＯＳであるＱL2はディプリーション型のトランジスタであり、そのドレインとゲートが互いに接続されている。入力信号Ｖｉｎ７はドライバＮＭＯＳであるＱD2のゲートに印加される。Ｖｉｎ７が“１”のとき、ドライバＮＭＯＳであるＱD2はＯＮ状態、負荷ＮＭＯＳであるＱL2もＯＮ状態となるが、ドライバＮＭＯＳであるＱD2のほうが駆動能力が高いため、Ｖｏｕｔ７は“０”になる。逆に、Ｖｉｎ７が“０”のとき、ドライバＮＭＯＳであるＱD2はOＦＦ状態、負荷ＮＭＯＳであるＱL2はＯＮ状態となり、Ｖｏｕｔ７は“１”になる。以上のように、Ｄ型ＮＭＯＳインバーターは入力値であるＶｉｎ７の信号に対して、出力値であるＶｏｕｔ７の信号は反対の値をとるように動作する。
図５１は本発明を用いたＤ型ＮＭＯＳインバーターの平面図の一例である。図５２（ａ）、（ｂ）は図５１におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。図５１および図５２を参照して本発明について説明する。
埋め込み酸化膜層６０１上に平面状シリコン層６０２が形成され、平面状シリコン層６０２はＮ＋ドレイン拡散層６０３からなり、Ｎ＋ドレイン拡散層６０３の表面にはドレイン拡散層抵抗を下げるためにシリサイド層６１１が形成されている。Ｎ＋ドレイン拡散層６０３上に形成される柱状シリコン層６０５によってＮＭＯＳ駆動トランジスタＱD2が形成され、同様にＮ＋ドレイン拡散層６０３上に形成される柱状シリコン層６０６によってＮＭＯＳ負荷トランジスタＱL2が形成されている。柱状シリコン層（６０５、６０６）を取り囲むようにＨｆO２などのＨｉｇｈ－ｋ膜によりゲート絶縁膜６０７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（６０８ａ、６０８ｂ）が形成されている。駆動ＮＭＯＳを形成する柱状シリコン層６０５の上部にＮ＋ソース拡散層６０９ａが、負荷ＮＭＯＳを形成する柱状シリコン層６０６の上部にＮ＋ソース拡散層６０９ｂが形成される。それぞれのソース拡散層上にはシリサイド膜６１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜６１３が形成され、さらにシリコン窒化膜６１３上に層間シリコン酸化膜６１４が形成され、平坦化されたシリコン酸化膜６１４を貫通するようにコンタクト（６１６、６１６ａ、６１７ａ、６１２８）が形成されている。
駆動ＮＭＯＳであるＱD2のゲートに接続するコンタクト６１７ａは配線層を通じて入力端子Ｖｉｎ７に接続され、駆動ＮＭＯＳであるＱD2を形成する柱状シリコン層６０５の上部に形成されたコンタクト６１６は配線層を通じて接地電位Ｖｓｓ７に接続され、負荷ＮＭＯＳであるＱL2のゲート配線６０８ｃとドレイン拡散層６０３には同一のコンタクト６２８により出力端子Ｖｏｕｔ７に接続される。また、負荷ＮＭＯＳを形成する柱状シリコン層上部のソースＮ＋拡散層６０９ｂに形成されるコンタクト６１６ａが電源電位Ｖｃｃ７に接続されることにより、Ｄ型ＮＭＯＳインバーターが形成される。
上記の例では、Ｎ＋ドレイン拡散層６０３の表面の全面にシリサイド層６１１が形成されているが、シリサイド層６１１は、Ｎ＋ドレイン拡散層６０３の表面の一部（駆動トランジスタＱD1と負荷トランジスタＱL1の間）に形成することもできる。
本実施例の半導体装置を形成するための製造方法は、実施例１、２と同様であるので省略する。
本実施例においては、負荷ＮＭＯＳであるＱL2のゲート電極から延在するゲート配線６０８ｃとドレイン拡散層６０３へのコンタクトを同一の共通コンタクト６２８にて形成している。このため、コンタクトの数を削減することができ、インバーター等の面積を縮小することができる。
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
なお、本実施例においては、Ｄ型ＮＭＯＳインバーターにおけるゲート配線とドレイン拡散層への共通コンタクトの例を取り上げたが、上記の共通コンタクトはＤ型ＮＭＯＳインバーターに限定されるものではなく、通常のＣＭＯＳを用いた回路においても用いることができる。
本実施例は、ゲート形成工程を簡略化することができる実施例について示す。
図５３は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
図５４は本発明を用いたＣＭＯＳインバーターの平面図である。図５５（ａ）、（ｂ）は図５４におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極（７０８、７０８ａ、７０８ｂ）とこれらのゲート電極より延在するゲート配線（７０８ｃ、７０８ｄ）の上面の高さが同一である特徴を持つ。すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成されている。本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。図５４および図５５を参照して本発明について説明する。
埋め込み酸化膜層７０１の上に平面状シリコン層７０２が形成され、平面状シリコン層７０２はＮ＋ドレイン拡散層７０３およびＰ＋ドレイン拡散層７０４からなり、Ｎ＋ドレイン拡散層７０３とＰ＋ドレイン拡散層７０４の表面にはドレイン拡散層抵抗を下げるためにシリサイド層７１１が形成され、このシリサイド層７１１によってＮ＋ドレイン拡散層７０３とＰ＋ドレイン拡散層７０４は互いに直接接続されている。このため、Ｎ＋ドレイン拡散層７０３とＰ＋ドレイン拡散層７０４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層７０２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層７０３に形成される柱状シリコン層７０５によってＮＭＯＳトランジスタＱｎ８１が形成され、Ｐ＋ドレイン拡散層７０４に形成される柱状シリコン層（７０６ａ、７０６ｂ）によってＰＭＯＳトランジスタＱｐ８１およびＱｐ８２が形成されている。柱状シリコン層（７０５、７０６ａ、７０６ｂ）を取り囲むようにＨｆO２などのＨｉｇｈ－ｋ膜によりゲート絶縁膜７０７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（７０８、７０８ａ、７０８ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層７０５の上部にＮ＋ソース拡散層７０９が、ＰＭＯＳを形成する柱状シリコン層（７０６ａ、７０６ｂ）の上部にＰ＋ソース拡散層（７１０ａ、７１０ｂ）が形成され、ソース拡散層（７０９、７１０ａ、７１０ｂ）上にはシリサイド膜７１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜７１３が形成され、さらにシリコン窒化膜７１３上に層間シリコン酸化膜７１４が形成され、平坦化されたシリコン酸化膜７１４を貫通するようにコンタクト（７１５、７１６、７１６ａ、７１６ｂ、７１７ａ、７１７ｂ）が形成されている。なお、シリコン窒化膜１３に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、ＮＭＯＳ上には引っ張り応力を持つシリコン窒化膜を、ＰＭＯＳ上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、ＮＭＯＳとＰＭＯＳにおいて共にモビリティーを向上させることも可能である。
Ｎ＋ドレイン拡散層７０３とＰ＋ドレイン拡散層７０４の境界に形成されたコンタクト７１５は配線層を通して出力端子Ｖｏｕｔ８に接続され、Ｑｎ８１を形成する柱状シリコン層７０５の上部に形成されたコンタクト７１６は配線層を通して接地電位Ｖｓｓ８に接続され、Ｑｐ８１およびＱｐ８２を形成する柱状シリコン層（７０６ａ、７０６ｂ）の上部に形成されたコンタクト（７１６ａ、７１６ｂ）は配線層を通して電源電位Ｖｃｃ８に接続され、柱状シリコン層７０５を取り囲むゲート電極から延在するゲート配線７０８ｃ上に形成されるコンタクト７１７ａおよび柱状シリコン層（７０６ａ、７０６ｂ）を取り囲むゲート電極から延在するゲート配線７０８ｄ上に形成されるコンタクト７１７ｂは配線層を通して入力端子Ｖｉｎ８に接続されることによりインバーターを形成する。
以下に本発明の半導体装置を形成するための製造方法の一例を図５６～図６９を参照して説明する。各図において（ａ）はＡ－Ａ’間の平面図、（ｂ）は断面図を示している。
ゲート絶縁膜の成膜工程までは実施例２の製造工程と同一であるので、ゲート導電膜の成膜工程より以下に示す。
図５６に示されるように、ゲート絶縁膜としてＨｆO２などのＨｉｇｈ－ｋ膜７をＣＶＤ法もしくはＡＬＤ法により１～５ｎｍ程度の厚さで成膜した後、ゲート導電膜としてＴｉＮやＴａＮなどの金属膜７２９を１００～４００ｎｍ程度の厚さで成膜する。成膜においては、被覆性が要求される初期段階においては、ＣＶＤ法やＡＬＤ法によって成膜を行い、その後成膜レートの早いスパッタにより成膜を行うことにより効率よく成膜を行うことができる。
図５７に示されるように、ＣＭＰによりゲート導電膜７２９を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。また、柱状シリコン層上部の窒化膜７１８にてＣＭＰをストップする。窒化膜７１８をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することもできる。
図５８に示されるように、ゲート長を決定するために、ゲート導電膜７２９をエッチバックする。
図５９に示されるように、シリコン窒化膜７２２を成膜する。
図６０に示されるように、シリコン窒化膜７２２をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール７２３を形成する。このシリコン窒化膜サイドウォールを形成することにより、ゲート上に残るシリコン窒化膜サイドウォール７２３の膜厚分のゲート電極を柱状シリコン層の周囲に自己整合的に形成することができるので、所望のゲート電極膜厚になるように、シリコン窒化膜７２３の膜厚とエッチバック量を調整する。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
図６１に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト７２４により形成する。
図６２に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のＨｉｇｈ－ｋ膜を反応性イオンエッチングによりエッチングする。これによりゲート電極（７０８、７０８ａ、７０８ｂ）及びゲート配線（７０８ｃ、７０８ｄ）が形成される。
図６３に示されるように、柱状シリコン上部のシリコン窒化膜７１８およびシリコン窒化膜サイドウォール７２３をウェット処理により除去する。
図６４に示されるように、シリコン窒化膜７２５を１０～５０ｎｍ程度成膜する。
図６５に示されるように、シリコン窒化膜７２５をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁をシリコン窒化膜７２５で覆う構造にする。この構造により以下の効果が生じる。
第１に、ゲート電極（７０８、７０８ａ、７０８ｂ）と柱状シリコン層上部、およびゲート電極（７０８、７０８ａ、７０８ｂ）とドレイン拡散層（７０３、７０４）が窒化膜７２５により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
第２に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図６７のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。第３に、次工程のイオン注入時において、Ｈｉｇｈ－ｋ膜７０７が上記窒化膜７２５により覆われるので、後工程におけるＨｉｇｈ－ｋ膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
また、このシリコン窒化膜７２５がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ－ｋ膜を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
図６６に示されるように、イオン注入等により、柱状シリコン層７０５の上部にＮ＋ソース拡散層７０９を形成する。同様に柱状シリコン層（７０６ａ、７０６ｂ）の上部にＰ＋ソース拡散層（７１０ａ、７１０ｂ）を形成する。
図６７に示されるように、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層（７０３、７０４）上のシリサイド層７１１、およびソース拡散層（７０９、７１０ａ、７１０ｂ）上のシリサイド層７１２を形成する。
図６８に示されるように、ライナーシリコン窒化膜７１３を成膜し、その後シリコン酸化膜７１４を成膜し、ＣＭＰにおいてシリコン酸化膜を平坦化する。ライナー窒化膜はコンタクト形成時のエッチングストッパーとして使用する。
図６９に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト（７１５、７１６、７１６ａ、７１６ｂ、７１７ａ、７１７ｂ）を形成する。
上記のように本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。
本実施例はゲート電極およびゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減するＳＧＴの実施例について示す。
図７０は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
図７１は本発明を用いたＣＭＯＳインバーターの平面図である。図７２（ａ）、（ｂ）は図７１におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。本実施例においては、ゲート電極（８０８、８０８ａ、８０８ｂ）やゲート配線（８０８ｃ、８０８ｄ）とドレイン拡散層（８０３、８０４）との間にシリコン酸化膜８２０が存在する特徴を持つ。この構造により、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、ゲート絶縁膜としてＨｉｇｈ－ｋ膜が使われる場合には、Ｈｉｇｈ－ｋ膜の比誘電率が大きいためゲートとドレイン拡散層間の寄生容量は大きくなる。このため、Ｈｉｇｈ－ｋ膜と比べて比誘電率の低いシリコン酸化膜をゲート配線とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。図７１および図７２を参照して本発明について説明する。
埋め込み酸化膜層８０１の上に平面状シリコン層８０２が形成され、平面状シリコン層８０２はＮ＋ドレイン拡散層８０３およびＰ＋ドレイン拡散層８０４からなり、Ｎ＋ドレイン拡散層８０３とＰ＋ドレイン拡散層８０４の表面にはドレイン拡散層抵抗を下げるためにシリサイド層８１１が形成され、このシリサイド層８１１によってＮ＋ドレイン拡散層８０３とＰ＋ドレイン拡散層８０４は互いに直接接続されている。このため、Ｎ＋ドレイン拡散層８０３とＰ＋ドレイン拡散層８０４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層８０２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層８０３上に形成される柱状シリコン層８０５によってＮＭＯＳトランジスタＱｎ９１が形成され、Ｐ＋ドレイン拡散層８０４上に形成される柱状シリコン層（８０６ａ、８０６ｂ）によってＰＭＯＳトランジスタＱｐ９１およびＱｐ９２が形成されている。柱状シリコン層（８０５、８０６ａ、８０６ｂ）を取り囲むようにＨｆO２などのＨｉｇｈ－ｋ膜によりゲート絶縁膜８０７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（８０８、８０８ａ、８０８ｂ）が形成されている。ゲート電極とドレイン拡散層間にはシリコン酸化膜８２０が存在するため、ゲートとドレイン拡散層間の寄生容量を低減することができる。ＮＭＯＳを形成する柱状シリコン層８０５の上部にＮ＋ソース拡散層８０９が、ＰＭＯＳを形成する柱状シリコン層（８０６ａ、８０６ｂ）の上部にＰ＋ソース拡散層（８１０ａ、８１０ｂ）が形成され、ソース拡散層（８０９、８１０ａ、８１０ｂ）上にはシリサイド膜８１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜８１３が形成され、さらにシリコン窒化膜８１３上に層間シリコン酸化膜８１４が形成され、平坦化されたシリコン酸化膜８１４を貫通するようにコンタクト（８１５、８１６、８１６ａ、８１６ｂ、８１７ａ、８１７ｂ）が形成されている。なお、シリコン窒化膜１３に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、ＮＭＯＳ上には引っ張り応力を持つシリコン窒化膜を、ＰＭＯＳ上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、ＮＭＯＳとＰＭＯＳにおいて共にモビリティーを向上させることも可能である。
Ｎ＋ドレイン拡散層８０３とＰ＋ドレイン拡散層８０４の境界に形成されたコンタクト８１５は配線層を通して出力端子Ｖｏｕｔ９に接続され、Ｑｎ９１を形成する柱状シリコン層８０５の上部に形成されたコンタクト８１６は配線層を通して接地電位Ｖｓｓ９に接続され、Ｑｐ９１およびＱｐ９２を形成する柱状シリコン層（８０６ａ、８０６ｂ）の上部に形成されたコンタクト（８１６ａ、８１６ｂ）は配線層を通して電源電位Ｖｃｃ９に接続され、柱状シリコン層８０５を取り囲むゲート電極から延在するゲート配線８０８ｃ上に形成されるコンタクト８１７ａおよび柱状シリコン層（８０６ａ、８０６ｂ）を取り囲むゲート電極から延在するゲート配線８０８ｄ上に形成されるコンタクト８１７ｂは配線層を通して入力端子Ｖｉｎ９に接続されることによりインバーターを形成する。
以下に本発明の半導体装置を形成するための製造方法の一例を図７３～図９０を参照して説明する。各図において（ａ）はＡ－Ａ’間の平面図、（ｂ）は断面図を示している。
柱状シリコン層の犠牲酸化工程までは実施例１の製造工程と同一であるので、犠牲酸化工程以降の工程について以下に示す。
図７３に示されるように、柱状シリコン層を犠牲酸化し、チャネル部になる柱状シリコン層表面を平坦化する。犠牲酸化膜８１９は不純物注入時のスルー酸化膜として用いることもできる。
図７４に示されるように、レジストマスクを用いて、イオン注入等によりＡｓやＰなどの不純物を導入してＮ＋ドレイン拡散層８０３を形成し、ＢやＢＦ２などの不純物を導入してＰ＋ドレイン拡散層８０４を形成する。このとき、柱状シリコン層上部の窒化膜８１８を柱状シリコン層上部への不純物注入防止用のストッパーとして使用する。その後の熱処理後に、埋め込み酸化膜１まで不純物が拡散し、さらに柱状シリコン層の下部まで不純物が拡散するように注入条件および熱処理条件を設定する。
図７５に示されるように、シリコン酸化膜８２０を２００～５００ｎｍ程度の膜厚で成膜して柱状シリコン層間を埋め込む。
図７６に示されるように、ＣＭＰによりシリコン酸化膜８２０を平坦化し、シリコン窒化膜８１８でＣＭＰをストップする。窒化膜８２０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができる。
図７７に示されるように、シリコン酸化膜８２０をエッチバックして、柱状シリコン層のチャネルとなる部分を露出する。このときにドレイン拡散層（８０３、８０４）の上にシリコン酸化膜８２０を５～５０ｎｍ程度の厚さだけ残しておく。
図７８に示されるように、ゲート絶縁膜としてＨｆO２などのＨｉｇｈ－ｋ膜８０７をＣＶＤ法もしくはＡＬＤ法により１～５ｎｍ程度の厚さで成膜する。その後、ゲート導電膜としてＴｉＮやＴａＮなどの金属膜８８０を１０～６０ｎｍ程度の厚さで成膜する。ゲート導電膜８８０とドレイン拡散層（８０３、８０４）の間にはゲート絶縁膜８０７より比誘電率の低いシリコン酸化膜８２０が挿入されているため、両者の寄生容量は小さくなる。
図７９に示されるように、シリコン酸化膜８２１を成膜して柱状シリコン層間を埋め込む。
図８０に示されるように、ＣＭＰによりシリコン酸化膜８２１、柱状シリコン層上部のゲート導電膜、Ｈｉｇｈ－ｋ膜を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部の窒化膜８１８をＣＭＰのストッパーとして使用する。窒化膜８１８をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができる。
図８１に示されるように、ゲート長を決定するために、ゲート導電膜およびシリコン酸化膜８２１をエッチバックして、ゲート電極（８０８、８０８ａ、８０８ｂ）を形成する。このときに、ゲート導電膜（８０８、８０８ａ、８０８ｂ）とシリコン酸化膜８２１をなるべく同じレートでエッチングし、なおかつ窒化膜８１８に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜（８０８、８０８ａ、８０８ｂ）とシリコン酸化膜８２１を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程以降においてシリコン窒化膜サイドウォールの形成が容易になる。
図８２に示されるように、シリコン窒化膜８２２を成膜する。
図８３に示されるように、シリコン窒化膜８２２をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール８２３を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール８２３がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートはエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小およびゲートと拡散層間の寄生容量を低減することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
図８４に示されるように、メタルゲート上に残存するシリコン酸化膜８２１をウェットエッチにて除去した後、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト８２４により形成する。
図８５に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のＨｉｇｈ－ｋ膜、シリコン酸化膜を反応性イオンエッチングによりエッチングする。これによりゲート電極（８０８、８０８ａ、８０８ｂ）及びゲート配線（８０８ｃ、８０８ｄ）が形成される。
図８６に示されるように、柱状シリコン上部のシリコン窒化膜８１８および窒化膜サイドウォール８２３をウェット処理により除去する。
図８７に示されるように、シリコン窒化膜８２５を１０～５０ｎｍ程度の膜厚で成膜する。
図８８に示されるように、窒化膜８２５をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁を窒化膜８２５で覆う構造にする。この構造により以下の効果が生じる。第１に、ゲート電極（８０８、８０８ａ、８０８ｂ）と柱状シリコン層上部が窒化膜８２５により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
第２に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図８９のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。第３に、次工程のイオン注入時において、Ｈｉｇｈ－ｋ膜８０７が上記窒化膜８２５により覆われるので、後工程におけるＨｉｇｈ－ｋ膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
また、このシリコン窒化膜８２５がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ－ｋ膜８０７を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
図８９に示されるように、イオン注入等により、柱状シリコン層８０５の上部にＮ＋ソース拡散層８０９を形成する。同様に柱状シリコン層（８０６ａ、８０６ｂ）の上部にＰ＋ソース拡散層（８１０ａ、８１０ｂ）を形成する。その後、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層上のシリサイド層８１１、およびソース拡散層上のシリサイド層８１２を形成する。
図９０に示されるように、ライナーシリコン窒化膜８１３を成膜し、その後シリコン酸化膜８１４を成膜し、ＣＭＰにおいてシリコン酸化膜を平坦化する。その後、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト（８１５、８１６、８１６ａ、８１６ｂ、８１７ａ、８１７ｂ）を形成する。
本実施例においては、上記実施例で述べた効果に加えて、絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
本実施例は実施例７におけるゲート形成工程を簡略化と、実施例８におけるゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減するＳＧＴの構造を同時に行った場合の実施例について示す。
図９１は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
図９２は本発明を用いたＣＭＯＳインバーターの平面図である。図９３（ａ）、（ｂ）は図９２におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極（９０８、９０８ａ、９０８ｂ）とこれらのゲート電極より延在するゲート配線（９０８ｃ、９０８ｄ）の上面の高さが同一である特徴を持ち、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成され、さらにゲート電極（９０８、９０８ａ、９０８ｂ）やゲート配線（９０８ｃ、９０８ｄ）とドレイン拡散層（９０３、９０４）との間にシリコン酸化膜などの絶縁膜９２０が存在する特徴を持つ。
本実施例に示すＣＭＯＳインバーターは以下に示すような製造方法を用いて形成することができる。
まず、実施例８の製造方法（図７３～図７７）において示さるように、柱状シリコン層の形成後、柱状シリコン層を埋め込むようにシリコン酸化膜を成膜し、続いてシリコン酸化膜をＣＭＰにより平坦化し、続いてシリコン酸化膜をエッチバックすることにより、所望の膜厚だけドレイン拡散層にシリコン酸化膜を形成する。
その後、実施例７の製造方法（図５６～図６９）おいてに示されたと同様にして、柱状シリコン層の形成後に柱状シリコン層を埋め込むようにゲート導電膜を成膜し、続いてゲート導電膜をＣＭＰにより平坦化し、続いてゲート導電膜をエッチバックし、続いてゲート電極膜厚を決めるためのシリコン窒化膜を成膜及びエッチバックしてゲート電極を自己整合的に形成するためのシリコン窒化膜サイドウォールを形成し、続いてゲート配線パターンのリソグラフィー及びエッチングを行うことにより、ゲート電極とゲート電極より延在するゲート配線が一体的に形成され、その一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成されているゲート電極構造を形成する。さらにその後、柱状シリコン層の側壁を保護するためのシリコン窒化膜を形成し、続いて柱状シリコン層上部の拡散層を形成し、続いて平面状シリコン層表面及び柱状シリコン層上部にシリサイド層を形成し、続いてコンタクトを形成する。
本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。さらに、絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
本実施例においては、実施例７と同様のゲート形成方法を用いてＳＧＴが形成されるが、ゲートの構造がゲート絶縁膜側の薄い金属膜と表面側のポリシリコンの積層構造である点において実施例７とは異なっている。
上記のゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。
図９４は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
図９５は本発明を用いたＣＭＯＳインバーターの平面図である。図９６（ａ）、（ｂ）は図９５におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極（１００８、１００８ａ、１００８ｂ）とこれらのゲート電極より延在するゲート配線（１００８ｃ、１００８ｄ）の上面の高さが同一であり、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成され、薄い金属膜とポリシリコンの積層構造である特徴を持つ。以下に図９５および図９６を参照して本発明について説明する。
埋め込み酸化膜層１００１の上に平面状シリコン層１００２が形成され、平面状シリコン層１００２はＮ＋ドレイン拡散層１００３およびＰ＋ドレイン拡散層１００４からなり、Ｎ＋ドレイン拡散層１００３とＰ＋ドレイン拡散層１００４の表面にはドレイン拡散層抵抗を下げるためにシリサイド層１０１１が形成され、このシリサイド層１０１１によってＮ＋ドレイン拡散層１００３とＰ＋ドレイン拡散層１００４は互いに直接接続されている。このため、Ｎ＋ドレイン拡散層１００３とＰ＋ドレイン拡散層１００４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層１００２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層１００３上に形成される柱状シリコン層１００５によってＮＭＯＳトランジスタＱｎ１１１が形成され、Ｐ＋ドレイン拡散層１００４上に形成される柱状シリコン層（１００６ａ、１００６ｂ）によってＰＭＯＳトランジスタＱｐ１１１およびＱｐ１１２が形成されている。柱状シリコン層（１００５、１００６ａ、１００６ｂ）を取り囲むようにＨｆO２などのＨｉｇｈ－ｋ膜によりゲート絶縁膜１００７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの薄い金属膜１０３０とポリシリコン１０２９との積層構造であるゲート電極（１００８、１００８ａ、１００８ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層１００５の上部にＮ＋ソース拡散層１００９が、ＰＭＯＳを形成する柱状シリコン層（１００６ａ、１００６ｂ）の上部にＰ＋ソース拡散層（１０１０ａ、１０１０ｂ）が形成され、ソース拡散層（１００９、１０１０ａ、１０１０ｂ）上にはシリサイド膜１０１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜１０１３が形成され、さらにシリコン窒化膜１０１３上に層間シリコン酸化膜１０１４が形成され、平坦化されたシリコン酸化膜１０１４を貫通するようにコンタクト（１０１５、１０１６、１０１６ａ、１０１６ｂ、１０１７ａ、１０１７ｂ）が形成されている。
Ｎ＋ドレイン拡散層１００３とＰ＋ドレイン拡散層１００４の境界に形成されたコンタクト１０１５は配線層を通して出力端子Ｖｏｕｔ１１に接続され、Ｑｎ１１１を形成する柱状シリコン層１００５の上部に形成されたコンタクト１０１６は配線層を通して接地電位Ｖｓｓ１１に接続され、Ｑｐ１１１およびＱｐ１１２を形成する柱状シリコン層（１００６ａ、１００６ｂ）の上部に形成されたコンタクト（１０１６ａ、１０１６ｂ）は配線層を通して電源電位Ｖｃｃ１１に接続され、柱状シリコン層１００５を取り囲むゲート電極から延在するゲート配線１００８ｃ上に形成されるコンタクト１０１７ａおよび柱状シリコン層（１００６ａ、１００６ｂ）を取り囲むゲート電極から延在するゲート配線１００８ｄ上に形成されるコンタクト１０１７ｂは配線層を通して入力端子Ｖｉｎ１１に接続されることによりインバーターを形成する。
以下に本発明の半導体装置を形成するための製造方法の一例を図９７～図１１０を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ－Ａ’間の断面図を示している。
ゲート導電膜の成膜工程までは実施例２の製造工程と同一であるので、ゲート導電膜の成膜工程より以下に示す。
図９７に示されるように、ゲート絶縁膜としてＨｆO２などのＨｉｇｈ－ｋ膜１００７をＣＶＤ法もしくはＡＬＤ法により１～５ｎｍ程度の厚さで成膜する。続いて、ゲート導電膜としてＴｉＮやＴａＮなどの薄い金属膜１０３０を１～１０ｎｍ程度の厚さで成膜し、その後、ポリシリコン１０２９を柱状シリコン層が埋め込まれるように成膜する。
図９８に示されるように、ＣＭＰによりポリシリコン１０２９及び薄い金属膜１０３０を研磨して平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。また、柱状シリコン層上部の窒化膜１０１８にてＣＭＰをストップする。窒化膜１０１８をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができる。
図９９に示されるように、ゲート長を決定するために、ポリシリコン１０２９および薄い金属膜１０３０をエッチバックする。この工程により、ゲート長を決定する。
図１００に示されるように、表面にシリコン窒化膜１０２２を成膜する。
図１０１に示されるように、シリコン窒化膜１０２２をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール１０２３を形成する。このシリコン窒化膜サイドウォールを形成することにより、ゲート上に残るシリコン窒化膜サイドウォール１０２３の膜厚分のゲート電極を柱状シリコン層の周囲に自己整合的に形成することができるので、所望のゲート電極膜厚になるように、シリコン窒化膜１０２３の膜厚とエッチバック量を調整することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
図１０２に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト１０２４により形成する。
図１０３に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のＨｉｇｈ－ｋ膜を反応性イオンエッチングによりエッチングする。これによりゲート電極（１００８、１００８ａ、１００８ｂ）及びゲート配線（１００８ｃ、１００８ｄ）が形成される。
図１０４に示されるように、柱状シリコン上部のシリコン窒化膜１０１８およびシリコン窒化膜サイドウォール１０２３をウェット処理により除去する。
図１０５に示されるように、表面にシリコン窒化膜１０２５を１０～５０ｎｍ程度成膜する。
図１０６に示されるように、シリコン窒化膜１０２５をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁をシリコン窒化膜１０２５で覆う構造にする。この構造により以下の効果が生じる。
第１に、ゲート電極（１００８、１００８ａ、１００８ｂ）と柱状シリコン層上部、およびゲート電極（１００８、１００８ａ、１００８ｂ）とドレイン拡散層（１００３、１００４）が窒化膜１０２５により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。第２に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図１０８のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。第３に、次工程のイオン注入時において、Ｈｉｇｈ－ｋ膜１００７が上記窒化膜１０２５により覆われるので、後工程におけるＨｉｇｈ－ｋ膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。第４に、ゲート電極の一部である薄い金属膜１０３０を上記窒化膜１０２５で覆うことによって、金属膜が表面に露出されないので、従来のポリシリコンゲートを持つトランジスタと同じ製造ラインにおいて、製造することが可能になる。
また、このシリコン窒化膜１０２５がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ－ｋ膜を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
図１０７に示されるように、イオン注入等により、柱状シリコン層１００５の上部にＮ＋ソース拡散層１００９を形成する。同様に柱状シリコン層（１００６ａ、１００６ｂ）の上部にＰ＋ソース拡散層（１０１０ａ、１０１０ｂ）を形成する。
図１０８に示されるように、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面、およびポリシリコンであるゲート電極の上面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層（１００３、１００４）上のシリサイド層１０１１、ソース拡散層（１００９、１０１０ａ、１０１０ｂ）上のシリサイド層１０１２、およびゲート電極上のシリサイド層１０３１を形成する。
図１０９に示されるように、ライナーシリコン窒化膜１０１３を成膜し、その後シリコン酸化膜１０１４を成膜し、ＣＭＰにおいてシリコン酸化膜を平坦化する。ライナー窒化膜はコンタクト形成時のエッチングストッパーとして使用する。
図１１０に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト（１０１５、１０１６、１０１６ａ、１０１６ｂ、１０１７ａ、１０１７ｂ）を形成する。
上記のように本実施例においては、ゲート絶縁膜側の薄い金属膜と表面側のポリシリコンの積層構造であるゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを用いたトランジスタと同じ製造ラインにて製造することができる。
本実施例は実施例１０のように、ゲート電極が薄い金属膜とポリシリコンの積層構造で形成されており、さらに実施例８におけるゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減することができるＳＧＴの構造の実施例について示す。
図１１１は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
図１１２は本発明を用いたＣＭＯＳインバーターの平面図である。図１１３（ａ）、（ｂ）は図１１２におけるカットラインＡ－Ａ’とＢ－Ｂ’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極（１１０８、１１０８ａ、１１０８ｂ）とこれらのゲート電極より延在するゲート配線（１１０８ｃ、１１０８ｄ）の上面の高さが同一である特徴を持ち、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成される。また、ゲート電極およびゲート配線は薄い金属膜とポリシリコンの積層構造からなる。さらに、ゲート電極（１１０８、１１０８ａ、１１０８ｂ）やゲート配線（１１０８ｃ、１１０８ｄ）とドレイン拡散層（１１０３、１１０４）との間にシリコン酸化膜などの絶縁膜１１２０が存在する特徴を持つ。
本実施例に示すＣＭＯＳインバーターは以下に示すような製造方法を用いて形成することができる。
まず、実施例８の製造方法（図７３～図７７）において示さるように、柱状シリコン層の形成後、柱状シリコン層を埋め込むようにシリコン酸化膜を成膜し、続いてシリコン酸化膜をＣＭＰにより平坦化し、続いてシリコン酸化膜をエッチバックすることにより、所望の膜厚だけドレイン拡散層にシリコン酸化膜を形成し、ゲート電極とゲート電極間の寄生容量を低減するインバーター構造を形成する。
その後、実施例１０の製造方法（図９７～図１１０）おいてに示されたと同様にして、柱状シリコン層の形成後に柱状シリコン層を埋め込むように薄い金属膜とポリシリコンの積層構造よりなるゲート導電膜を成膜し、続いてゲート導電膜をＣＭＰにより平坦化し、続いてゲート導電膜をエッチバックし、続いてゲート電極膜厚を決めるためのシリコン窒化膜を成膜及びエッチバックしてゲート電極を自己整合的に形成するためのシリコン窒化膜サイドウォールを形成し、続いてゲート配線パターンのリソグラフィー及びエッチングを行うことにより、薄い金属膜とポリシリコン膜の積層構造よりなるゲート電極とゲート電極より延在するゲート配線が一体的に形成され、その一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成されているゲート電極構造を形成する。さらにその後、柱状シリコン層の側壁を保護するためのシリコン窒化膜を形成し、続いて柱状シリコン層上部の拡散層を形成し、続いて平面状シリコン層表面及び柱状シリコン層上部にシリサイド層を形成し、続いてコンタクトを形成する。
本実施例においては、ゲート絶縁膜側の薄い金属膜１１３０と表面側のポリシリコン１１２９の積層構造であるゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを用いたトランジスタと同じ製造ラインにて製造することができる。さらに、絶縁膜１１２０をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
ＳＧＴにおいてゲートによるチャネルの制御性を向上させて、ショートチャネル効果を十分に抑制するには、柱状半導体層柱の寸法をゲート長に比べて十分に小さく形成しなければならない。柱状半導体層の寸法を小さく形成するには、ドライエッチング時に寸法をシュリンクする方法や、柱状半導体層形成後に犠牲酸化を行う方法などにより、比較的容易に寸法を縮小できる。このため、最小加工寸法より小さい寸法を持つ柱状半導体層を形成することはそれほど困難ではないため、実際のＳＧＴにおいては、柱状半導体層は最小加工寸法より小さく形成されることが多い。
上記のように径の小さい柱状半導体層、特に５０ｎｍ以下の柱状半導体層柱状シリコン層においては、柱状半導体層の上部拡散層に形成されるシリサイド層と拡散層との界面の面積が小さくなるため、界面抵抗が増加する。特にシリサイド層との界面面積の小さい柱状半導体層上部の拡散層においてはソースドレイン寄生抵抗の主要因になり、トランジスタ特性を劣化させる一因となる。
また、柱状シリコン層の径を最小加工寸法で作成されたコンタクトよりも小さく形成する場合には、柱状半導体層上部に形成されるコンタクトと柱状半導体上面との接触面積がコンタクトの底面積より小さい柱状半導体層上面の面積になるため、コンタクト抵抗が大きくなる。
さらに、ＳＧＴを形成する場合、製造工程削減のため柱状半導体層の上部と下部の拡散層上に同時にコンタクトを形成することが望ましいが、その場合、柱状半導体層上部に形成されるコンタクトに対しては、柱状半導体層下部に形成されるコンタクトと比べると、柱状半導体層の高さ以上のオーバーエッチが行われる。このため、柱状シリコン層上部に形成されるコンタクトにおいて、コンタクトエッチング時にオーバーエッチが過剰に行われることにより、ゲートとコンタクト間のショートが生じやすい構造になる。
本実施例においては、上記のような柱状半導体層の径が小さい、特に５０ｎｍ以下であるＳＧＴ、さらには柱状半導体層の径が最小加工寸法より小さい構造を持つＳＧＴにおいて上記の問題点を解決するＳＧＴの構造および製造方法を提供する。
図１１４は本発明を用いたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ１３はＮＭＯＳであるＱｎ１３１およびＰＭＯＳであるＱｐ１３１およびＱｐ１３２のゲートに印加される。Ｖｉｎ１３が“１”のとき、ＮＭＯＳであるＱｎ１３１はＯＮ状態、ＰＭＯＳであるＱｐ１３１およびＱｐ１３２はＯＦＦ状態となり、Ｖｏｕｔ１３は“０”になる。逆に、Ｖｉｎ１３が“０”のとき、ＮＭＯＳであるＱｎ１３１はＯＦＦ状態、ＰＭＯＳであるＱｐ１３１およびＱｐ１３２はＯＮ状態となり、Ｖｏｕｔ１３は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ１３の信号に対して、出力値であるＶｏｕｔ１３の信号は反対の値をとるように動作する。
図１１５は本発明を用いたＣＭＯＳインバーターの平面図である。以下に図１１５のＣＭＯＳインバーターの平面図について簡単に説明する。埋め込み酸化膜層１２００の上に平面状シリコン層が形成され、平面状シリコン層はＮ＋注入領域においては下部Ｎ＋拡散層１２０１であり、Ｐ＋注入領域においては下部Ｐ＋拡散層１２１１である。平面状シリコン層表面にはソースドレイン領域の寄生抵抗低減のため下部シリサイド層１２０３が形成され、下部シリサイド層１２０３により下部Ｎ＋拡散層１２０１と下部Ｐ＋拡散層１２１１が接続される。下部Ｎ＋拡散層１２０１上にはＮＭＯＳトランジスタであるＱｎ１３１が、下部Ｐ＋拡散層１２１１上にはＰＭＯＳトランジスタであるＱｐ１３１およびＱｐ１３２が形成される。それぞれのトランジスタのゲート電極より延在するゲート配線（１２０８ａ、１２０８ｂ）上に形成されるコンタクト（１２０９ａ、１２０９ｂ）は入力配線Ｖｉｎ１３に接続され、下部シリサイド層１２０３上に形成されるコンタクト１２０９ｃは出力配線Ｖｏｕｔ１３に接続され、ＮＭＯＳトランジスタであるＱｎ１３１を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト１２０９ｄは接地電位配線Ｖｓｓ１３に接続され、ＰＭＯＳトランジスタであるＱｐ１３１およびＱｐ１３２を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト１２０９ｅは電源電位配線Ｖｃｃ１３に接続されることによりインバーターを構成する。
図１１６（ａ）、（ｂ）に図１１５のカットラインＡ－Ａ’およびＢ－Ｂ’における断面構造を示す。以下に図１１５、図１１６を参照してＣＭＯＳインバーターの構造について説明する。
埋め込み酸化膜層１２００の上に平面状シリコン層が形成され、平面状シリコン層は下部Ｎ＋拡散層１２０１および下部Ｐ＋拡散層１２１１からなり、下部Ｎ＋拡散層１２０１と下部Ｐ＋拡散層１２１１の表面には下部エピタキシャルシリコン層１２０２が形成され、その表面には下部シリサイド層１２０３が形成され、この下部シリサイド層１２０３によって下部Ｎ＋拡散層１２０１と下部Ｐ＋拡散層１２１１は互いに直接接続されている。下部Ｎ＋拡散層１２０１上に形成される柱状シリコン層１２０４によってＮＭＯＳトランジスタＱｎ１３１が形成され、下部Ｐ＋拡散層１２１１上に形成される柱状シリコン層１２１４ａおよび１２１４ｂによってＰＭＯＳトランジスタＱｐ１３１がおよびＱｐ１３２が形成されている。柱状シリコン層（１２０４、１２１４ａ、１２１４ｂ）を取り囲むようにゲート絶縁膜１２０７が形成され、それを取り囲むようにゲート電極１２０８が形成されている。柱状シリコン層上部には上部エピタキシャルシリコン層（１２０５、１２１５）が形成され、第１の絶縁膜１２１０を介してゲート電極１２０８と絶縁されている。一定間隔以下で隣接する柱状シリコン層（１２１４ａ、１２１４ｂ）の上部に形成されるエピタキシャルシリコン層は互いに接続される。ＮＭＯＳであるＱｎ１２１上に形成される上部エピタキシャルシリコン層１２０５は上部Ｎ＋拡散層であり、ＰＭＯＳであるＱｐ１２１およびＱｐ１２２上に形成される上部エピタキシャルシリコン層１２１５は上部Ｐ＋拡散層１２１５であり、それぞれの上部エピタキシャルシリコン層上にはソースドレイン領域の寄生抵抗低減のため上部シリサイド層１２０６が形成されている。柱状シリコン層の径が小さい場合には柱状シリコン層上部においてシリサイド層と拡散層の界面抵抗はソースドレイン寄生抵抗の主要因になるため、両者の界面の面積はなるべく大きいことが望ましい。上部シリサイド層１２０６は上部エピタキシャルシリコン層の表面に形成されるように設定することにより、シリサイド層と拡散層の界面の面積が大きくなり、界面抵抗は減少する。柱状シリコン層上部のエピタキシャルシリコン層（１２０５、１２１５）上に形成されるコンタクト（１２０９ｄ、１２０９ｅ）は完全にエピタキシャルシリコン層上に形成される。コンタクトエッチングにおいてはエピタキシャルシリコン層やその表面に形成されるシリサイド層とシリコン酸化膜の選択比が大きい条件を用いるため、コンタクトの形成時にオーバーエッチが行われても、エピタキシャルシリコン層やシリサイド層はほとんどエッチングされないため、コンタクトとゲート間のショートは発生しない。　
以下に本発明の半導体装置を形成するための製造方法の一例を図１１７～図１２２を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ－Ａ’間の断面図を示している。
ゲート形成後のシリコン窒化膜エッチバック工程までは実施例２と同一であるので、図３５と同一工程であるシリコン窒化膜成膜工程から示す。
図１１７に示されるように、ゲート形成後にシリコン窒化膜１２２２を成膜する。
図１１８に示されるように、シリコン窒化膜１２２２をエッチバックして柱状シリコン層の上部拡散層および下部拡散層を露出する。エッチバック後にゲート電極上部のシリコン窒化膜１２１０が存在しなければ、ゲート電極上部と次工程で形成されるエピタキシャルシリコン層が接触してしまう。ゲート電極上部にシリコン窒化膜１２１０を残すためには、図１１７において成膜するシリコン窒化膜１２２２の膜厚をゲート電極の膜厚より厚くする必要がある。この場合には、エッチバック後においてもゲート電極上部にシリコン窒化膜を残すことができる。
図１１９に示されるように、シリコンを柱状シリコン層上部と下部の拡散層上に選択的にエピタキシャル成長させて、一定間隔以内で隣接する柱状シリコン層上部の拡散層に形成されるエピタキシャルシリコン層が互いに接続されるようにエピタキシャルシリコン層（１２２３、１２２４）を形成する。このとき、エピタキシャルシリコン層の直径が後工程で形成されるコンタクト径よりも大きく設定されることにより、コンタクトとゲート間がショートしない構造にすることができる。また、エピタキシャルシリコン層１２２３が隣接する柱状シリコン層（１２１４ａ、１２１４ｂ）において共通化されることで、各柱状シリコン層における上部拡散層の寄生抵抗をさらに低減することができる。
図１２０に示されるように、柱状シリコン層の上部拡散層を形成するために、イオン注入などにより不純物を注入する。ＡｓやＰを注入することにより上部Ｎ＋拡散層１２０５を形成し、ＢやＢＦ2を注入することにより上部Ｐ＋拡散層１２１５を形成する。
図１２１に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、下部シリサイド層１２０３および上部シリサイド層１２０６を形成する。このときに、エピタキシャルシリコン層全体をシリサイド化せずに、エピタキシャルシリコン層の一部をシリサイド化することによって、上部シリサイド層１２０６と上部拡散層との界面の面積が柱状シリコン層の上面より大きくなるため、界面抵抗が減少し、ソースドレイン寄生抵抗を低減することができる。また、エピタキシャルシリコン層が複数の柱状シリコン層により共通化されている場合には、各柱状シリコン層における上部拡散層とシリサイド層の界面面積はさらに増加するため、界面抵抗の減少は大きく、寄生抵抗はさらに低減される。
図１２２に示されるように、層間膜であるシリコン酸化膜形成後にコンタクト（１２０９ａ～１２０９ｅ）を形成する。このときに、柱状シリコン層上部に形成されるコンタクト（１２０９ｄ、１２０９ｅ）は完全に上部エピタキシャルシリコン層上に形成されるため、コンタクトの形成時にオーバーエッチが行われても、コンタクトとゲート間のショートは発生しない構造になる。
本実施例においてはＮＭＯＳとＰＭＯＳでともにエピタキシャルシリコン層を形成した場合を示しているが、例えばＮＭＯＳにはエピタキシャルシリコン層をＰＭＯＳにはエピタキシャルシリコンゲルマニウム層を形成することにより、ＰＭＯＳにおいてチャネル部に応力を加えて、移動度を向上させることも可能である。
上記のように柱状シリコン層の径が小さいＳＧＴにおいては、本発明を用いることにより以下の効果を生じる。
上部シリサイド層と上部拡散層の界面の抵抗に関して、エピタキシャルシリコン層（１２０５、１２１５）がない場合には、上部シリサイド層１２０６と上部拡散層の接触面積が柱状シリコン層上面の面積しかないが、図１１６においては上部シリサイド層１２０６とエピタキシャルシリコン層である上部拡散層（１２０５、１２１５）の接触面積は柱状シリコン層の上面の面積より大きいエピタキシャルシリコン層の面積になるので、接触抵抗は小さくなる。さらに、図１１６のＰＭＯＳのようにエピタキシャルシリコン層が複数の柱状シリコン層間で接続されている場合には、１個の柱状シリコン層あたりのシリサイド層と上部拡散層との界面抵抗はさらに小さくなる。このため、エピタキシャルシリコン層を形成することによって、ソースドレイン寄生抵抗の主要因であるシリサイド層と上部拡散層の接触抵抗が大幅に減少するため、ＳＧＴの性能を向上することができる。
また、柱状シリコン層の径が最小加工寸法より小さい場合には以下の効果を生じる。ただし、コンタクト底部は最小加工寸法で形成されるとする。
第１に、柱状シリコン層上部のコンタクト抵抗に関して、エピタキシャルシリコン層（１２０５、１２１５）がない場合には、コンタクトの接触面積はコンタクトより小さい柱状シリコン層上部の大きさにより決まる。一方、図１１６のＳＧＴ構造のようにコンタクトより柱状シリコン層上部の面積が小さい場合には、コンタクトの接触面積は柱状シリコン層上部の大きさにより決まる。このため、柱状シリコン層がコンタクトより小さい場合には、エピタキシャルシリコン層を形成して、コンタクト寸法より柱状シリコン層上部の寸法を大きくすることにより、柱状シリコン層上部に形成されるコンタクトのコンタクト抵抗を低減することができる。
さらに、ＳＧＴにおけるコンタクト形成に関して、製造工程削減のためには柱状シリコン層の上部拡散層と下部拡散層に形成されるコンタクトを同時に形成することが望ましい。この場合、上部拡散層に形成されるコンタクトに対しては、柱状シリコン層高さ以上のオーバーエッチが行われることになる。エピタキシャルシリコン層（１２０５、１２１５）がない場合には、柱状シリコン層の上部拡散層に形成されるコンタクトにおいて過剰なオーバーエッチが行われると、ゲートとコンタクトのショートが発生しやすい構造になっている。図に示してはいないが、このショートはコンタクトストッパー用のライナー窒化膜を形成することにより緩和することができるが、根本的な解決にはならない。一方、図１１６においては、コンタクトは完全にエピタキシャルシリコン層上に形成されており、コンタクトエッチングにおいてはエピタキシャルシリコン層やその表面に形成されるシリサイド層とシリコン酸化膜の選択比が大きい条件を用いるため、コンタクトとゲートがショートすることはない。
以上のように、本実施例を用いることにより従来のＳＧＴに比べて、コンタクト抵抗の低減、ソースドレイン寄生抵抗の低減、コンタクトとゲート間ショートの抑制が実現できる。
本実施例においては、ＰＭＯＳを形成している隣接する柱状シリコン層の上部拡散層が互いに接続されている例を示した。エピタキシャルシリコン層の成膜条件や膜厚を調整することによって、特定間隔以下で隣接する柱状シリコン層の上部拡散層のみを自己整合的に接続できる。このような構造にすることによって、上部拡散層におけるシリコンとシリサイドとの界面面積が増えるため、界面抵抗を低減することができる。また、このような構造を持つ場合には、すべての柱状シリコン層上部にコンタクトを形成する必要はなく、コンタクトのレイアウトも容易になる。
上記の実施例においては、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なトランジスタのドレイン同士が接続されるインバーターを含む半導体装置及びその製造方法を例として説明したが、本発明が他の任意のトランジスタによって形成される回路を含む半導体装置及びその製造方法にも適用可能であることは、当業者に明らかであるであろう。
また、上記の実施例においては、トランジスタを形成する基板として、ＳＯＩ基板を例として説明したが、本発明が、基板上に絶縁膜が形成され、該絶縁膜上に平面状半導体層が形成された、他の任意の基板を用いて実施可能であることは、当業者に明らかであろう。
本発明の第１の実施例のＣＭＯＳインバーターの等価回路図である。 本発明の第１の実施例のＣＭＯＳインバーターの平面図である。 本発明の第１の実施例のＣＭＯＳインバーターの断面図である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第１の実施例の製造工程の一部である。 本発明の第２の実施例のＣＭＯＳインバーターの等価回路図である。 本発明の第２の実施例のＣＭＯＳインバーターの平面図である。 本発明の第２の実施例のＣＭＯＳインバーターの断面図である。 本発明の第２の実施例の製造工程の一部である。 本発明の第２の実施例の製造工程の一部である。 本発明の第２の実施例の製造工程の一部である。 本発明の第２の実施例の製造工程の一部である。 本発明の第２の実施例の製造工程の一部である。 本発明の第１の実施例の他のＣＭＯＳインバーターの等価回路図である。 本発明の第１の実施例の他のＣＭＯＳインバーターの平面図である。 本発明の第１の実施例の他のＣＭＯＳインバーターの断面図である。 本発明の第３の実施例のＣＭＯＳインバーターの等価回路図である。 本発明の第３の実施例のＣＭＯＳインバーターの平面図である。 本発明の第３の実施例のＣＭＯＳインバーターの断面図である。 本発明の第４の実施例のＣＭＯＳインバーターの平面図である。 本発明の第５の実施例のＮＭＯＳインバーターの等価回路図である。 本発明の第５の実施例のＮＭＯＳインバーターの平面図である。 本発明の第６の実施例のＮＭＯＳインバーターの断面図である。 本発明の第６の実施例のＮＭＯＳインバーターの等価回路図である。 本発明の第６の実施例のＮＭＯＳインバーターの平面図である。 本発明の第６の実施例のＮＭＯＳインバーターの断面図である。 本発明の第７の実施例のＣＭＯＳインバーターの等価回路図である。 本発明の第７の実施例のＣＭＯＳインバーターの平面図である。 本発明の第７の実施例のＣＭＯＳインバーターの断面図である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第７の実施例の製造工程の一部である。 本発明の第８の実施例のＣＭＯＳインバーターの等価回路図である。 本発明の第８の実施例のＣＭＯＳインバーターの平面図である。 本発明の第８の実施例のＣＭＯＳインバーターの断面図である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第８の実施例の製造工程の一部である。 本発明の第９の実施例のＣＭＯＳインバーターの等価回路図である。 本発明の第９の実施例のＣＭＯＳインバーターの平面図である。 本発明の第９の実施例のＣＭＯＳインバーターの断面図である。 本発明の第１０の実施例のＣＭＯＳインバーターの等価回路図である。 本発明の第１０の実施例のＣＭＯＳインバーターの平面図である。 本発明の第１０の実施例のＣＭＯＳインバーターの断面図である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１０の実施例の製造工程の一部である。 本発明の第１１の実施例のＣＭＯＳインバーターの等価回路図である。 本発明の第１１の実施例のＣＭＯＳインバーターの平面図である。 本発明の第１１の実施例のＣＭＯＳインバーターの断面図である。 本発明の第１２の実施例のＣＭＯＳインバーターの等価回路図である。 本発明の第１２の実施例のＣＭＯＳインバーターの平面図である。 本発明の第１２の実施例のＣＭＯＳインバーターの断面図である。 本発明の第１２の実施例の製造工程の一部である。 本発明の第１２の実施例の製造工程の一部である。 本発明の第１２の実施例の製造工程の一部である。 本発明の第１２の実施例の製造工程の一部である。 本発明の第１２の実施例の製造工程の一部である。 本発明の第１２の実施例の製造工程の一部である。 縦型トランジスタの従来例である。 縦型トランジスタの従来例である。 従来の縦型トランジスタの製造方法である。 従来の縦型トランジスタの製造方法である。 従来の縦型トランジスタの製造方法である。 縦型トランジスタの従来例である。 縦型トランジスタの従来例である。 縦型トランジスタの従来例である。 縦型トランジスタの従来例である。 縦型トランジスタの従来例である。 従来の縦型トランジスタの製造方法である。
符号の説明
１、１０１、２０１、３０１、４０１、４５１、５０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２００：埋め込み酸化膜
２、１０２、２０２、３０２、４０２、４５２、５０２、６０２、７０２、８０２、９０２、１００２、１１０２：平面状シリコン層
３、１０３、２０３、３０３、５０３、６０３、７０３、８０３、９０３、１００３、１１０３、１２０１、１３１２、１５０３、１５０７、１５２３、１５２７、１５４２、１５４５、１５６２、１５６５、１５７２：Ｎ＋ドレイン拡散層
４、１０４、２０４、３０４、７０４、８０４、９０４、１００４、１１０４、１２１１、１３１０、１５０４、１５０８、１５２４、１５２８、１５４６、１５６２、１５６６、１５７３：Ｐ＋ドレイン拡散層
５、１０５、２０５、３０５、５０５、６０５、７０５、８０５、９０５、１００５、１１０５、１２０４、１５１０、１５３０、１５４８、１５６８、１５７５、１６０６、１５０９、１５２９、１５４７、１５６７、１５７４：ＮＭＯＳ柱状シリコン層
６ａ、１０６ａ、２０６ａ、３０６ａ、７０６ａ、８０６ａ、９０６ａ、１００６ａ、１１０６ａ、１２１４ａ、６ｂ、１０６ｂ、２０６ｂ、３０６ｂ、７０６ｂ、８０６ｂ、９０６ｂ、１００６ｂ、１１０６ｂ、１２１４ｂ、１３０５、１５１０、１５３０、１５４８、１５６８、１５７５：ＰＭＯＳ柱状シリコン層
５０５、６０５：駆動ＮＭＯＳ柱状シリコン層
５０６、６０６：負荷ＮＭＯＳ柱状シリコン層
７、１０７、２０７、３０７、５０７、６０７、７０７、８０７、９０７、１００７、１１０７、１２０７：ゲート絶縁膜
８、１０８、２０８、３０８、４０８、４５８、７０８、８０８、９０８、１００８、１１０８：ＮＭＯＳゲート電極
８ａ、１０８ａ、２０８ａ、３０８ａ、４０８ａ、４５８ａ、７０８ａ、８０８ａ、９０８ａ、１００８ａ、１１０８ａ、８ｂ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、４５８ｂ、７０８ｂ、８０８ｂ、９０８ｂ、１００８ｂ、１１０８ｂ：ＰＭＯＳゲート電極
８ｃ、１０８ｃ、２０８ｃ、３０８ｃ，５０８ｃ、６０８ｃ、７０８ｃ、８０８ｃ、９０８ｃ、１００８ｃ、１１０８ｃ、８ｄ、１０８ｄ、２０８ｄ、３０８ｄ、４０８ｄ、７０８ｄ、８０８ｄ、９０８ｄ、１００８ｄ、１１０８ｄ、４０８ｅ、４５８ｅ：ゲート配線
５０８ａ、６０８ａ：駆動ＮＭＯＳゲート電極
５０８ｂ、６０８ｂ：負荷ＮＭＯＳゲート電極
９、１０９、２０９、３０９、５０９ａ、６０９ａ、５０９ｂ、６０９ｂ、７０９、８０９、９０９、１００９、１１０９、１２０５、１３１１、１５１１、１５３１、１５４９、１５１１、１５３１、１５４９、１５６９、１５７６：Ｎ＋ソース拡散層
１０ａ、１１０ａ、２１０ａ、３１０ａ、７１０ａ、８１０ａ、９１０ａ、１０１０ａ、１１１０ａ、１０ｂ、１１０ｂ、２１０ｂ、３１０ｂ、７１０ｂ、８１０ｂ、９１０ｂ、１０１０ｂ、１１１０ｂ、１２１５、１３０９、１５１２、１５３２、１５５０、１５７０、１５７７：Ｐ＋ソース拡散層
１１、１１１、２１１、３１１、５１１、６１１、７１１、８１１、９１１、１０１１、１１１１、１２０３：ドレイン部シリサイド
１２、１１２、２１２、３１２、５１２、６１２、７１２、８１２、９１２、１０１２、１１１２、１２０６：ソース部シリサイド
１２１０：第１の絶縁膜
１３、１１３、２１３、３１２、５１３、６１３、７１３、８１３、９１３、１０１３、１１１３：シリコン窒化膜
１４、１１４、２１４、３１４、５１４、６１４、７１４、８１４、９１４、１０１４、１１１４：シリコン酸化膜
１５、１１５、２１５、３１５、４１５、４６５、５１５、７１５、８１５、９１５、１０１５、１１１５、１２０９ｃ：ドレイン拡散層上コンタクト
１６、１１６、２１６、３１６、４１６、４６６、５１６、６１６、６１６ａ、７１６、８１６、９１６、１０１６、１１１６、１２０９ｄ：ＮＭＯＳソース拡散層上コンタクト
１６ａ、１１６ａ、２１６ｃ、３１６ａ、４１６ａ、４６６ａ、７１６ａ、８１６ａ、９１６ａ、１０１６ａ、１１１６ａ、１６ｂ、１１６ｂ、２１６ｂ、４１６ｂ、４６６ｂ、７１６ｂ、８１６ｂ、９１６ｂ、１０１６ｂ、１１１６ｂ、１２０９ｅ：ＰＭＯＳソース拡散層上コンタクト
３１６ｃ：長方形形状コンタクト
１７ａ、１１７ａ、２１７ａ、３１７ｃ、４１７ｃ、４６７ｃ、５１７ａ、６１７ａ、７１７ａ、８１７ａ、９１７ａ、１０１７ａ、１１１７ａ、１７ｂ、１１７ｂ、２１７ｂ、３１７ｂ、７１７ｂ、８１７ｂ、９１７ｂ、１０１７ｂ、１１１７ｂ、１２０９ａ、１２０９ｂ：ゲート上コンタクト
１８、７１８、８１８、１０１８：シリコン窒化膜ハードマスク
１９、８１９：犠牲酸化膜
２０：注入用レジスト
４０：シリサイド領域形成用レジスト
２１、８２１：シリコン酸化膜
２２、７２２、８２２、１０２２：ゲート形成用シリコン窒化膜
２３、７２３、８２３、１０２３：シリコン窒化膜サイドウォール
２４、７２４、８２４、１０２４：ゲートレジスト
２５、７２５、８２５、１０２５：シリコン窒化膜
５２７：ソースゲート共通コンタクト
６２８：ドレインゲート共通コンタクト
８０、７２９、８８０：ゲート導電膜
３０ａ、１３０ａ、２３０ａ、３３０ａ、５３０ａ、６３０ａ、７３０ａ、８３０ａ、９３０ａ、１０３０ａ、１１３０ａ、３０ｂ、１３０ｂ、２３０ｂ、３３０ｂ、４３０ｂ、５３０ｂ、６３０ｂ、７３０ｂ、８３０ｂ、９３０ｂ、１０３０ｂ、１１３０ｂ：入力端子用配線
３１、１３１、２３１、３３１、４３１、５３１、６３１、７３１、８３１、９３１、１０３１、１１３１：出力端子用配線
３２、１３２、２３２、３３２、４３２、５３２、６３２、７３２、８３２、９３２、１０３２、１１３２：接地配線
３３、１３３、２３３、３３３、４３３、５３３、６３３、７３３、８３３、９３３、１０３３、１１３３：電源配線
１０２９、１１２９：ポリシリコン膜
１０３０、１１３０：薄い金属膜
１０３１、１１３１：ゲート上シリサイド
１２２３、１２２４：エピタキシャルシリコン層
１３０１：シリコン基板
１３０２、１３０２、１５０２、１５２２：Ｎウェル
１３０３、１５０１、１５２１、１５４１：Ｐウェル
１３０４、１５０５、１５２５、１５５１：ＬＯＣＯＳ
１３０８、１５０６、１５２６、１５４４、１５６４、１５７８：ゲート電極
Ｑｎ１１、Ｑｎ２１、Ｑｎ３１、Ｑｎ４１、Ｑｎ５１、Ｑｎ８１、Ｑｎ９１、Ｑｎ１０１、Ｑｎ１１１、Ｑｎ１２１、Ｑｎ１３１：ＮＭＯＳトランジスタ
Ｑｐ１１、Ｑｐ２１、Ｑｐ３１、Ｑｐ４１、Ｑｐ５１、Ｑｐ８１、Ｑｐ９１、Ｑｐ１０１、Ｑｐ１１１、Ｑｐ１２１、Ｑｐ１３１、Ｑｐ１２、Ｑｐ２２、Ｑｐ３２、Ｑｐ４２、Ｑｐ５２、Ｑｐ８２、Ｑｐ９２、Ｑｐ１０２、Ｑｐ１１２、Ｑｐ１２２、Ｑｐ１３２：ＰＭＯＳトランジスタ
ＱD1、ＱD2：駆動ＮＭＯＳトランジスタ
ＱL1、ＱL2：負荷ＮＭＯＳトランジスタ
１４０１、１４１１、１４２１、１６０７：柱状シリコン層
１４０５、１４１５、１４２５：ゲート配線
１４０４、１４１４、１４２４：ゲート配線用レジスト
１４０２、１４１２、１４２２、１６０５：ゲート絶縁膜
１４０３、１４１３、１４２３：ゲート電極
１６０１、１６０３：シリコン酸化膜
１６０２：ゲート導電体
１６０４：コンタクトホール

Claims (85)

  1. 　第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、
    　基板と、
    　前記基板上の絶縁膜と、
    　前記基板上の絶縁膜上に形成された平面状半導体層と、
    を備え、
    　前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
    　前記第２のＭＯＳトランジスタは、前記平面状半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
    　前記第１ドレイン／ソース領域の表面の少なくとも一部と第３ドレイン／ソース領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体装置。
  2. 　前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域を含む平面状半導体層表面の全面に、前記シリサイド層が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記シリサイド層上にコンタクトが形成されたことを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタは異なる導電型のＭＯＳトランジスタであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 　第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、
    　基板と、
    　前記基板上の絶縁膜と、
    　前記基板上の絶縁膜上に形成された平面状半導体層と、
    を備え、
    　前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
    　前記第２のＭＯＳトランジスタは、前記平面状半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
    　前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタは異なる導電型のＭＯＳトランジスタであって、互いに隣接して配置され、
    　前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域との隣接境界部の平面状半導体層の上部にコンタクトが形成されたことを特徴とする半導体装置。
  6. 　前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは隣接して配置されていることを特徴とする請求項４又は５に記載の半導体装置。
  7. 　前記ゲート電極からコンタクトへ延びる少なくとも１つのゲート配線は、前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域に沿って延びる部分、及び前記基板上の絶縁膜に沿って延びる部分の両方の部分を含むことを特徴とする請求項１ないし３、５のいずれか１項に記載の半導体装置。
  8. 　前記ゲート配線が沿う第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域ドレイン拡散領域は、前記柱状半導体層近傍にその端面を有することを特徴とする請求項７に記載の半導体装置。
  9. 　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート電極同士がゲート配線により接続され、該ゲート配線が配置される部分に相当する部分の一部を含む前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域の一部が除去され、前記ゲート配線は、前記除去されたドレイン／ソース領域の側面及び該除去されたドレイン／ソース領域の下部の基板上の絶縁膜に沿って配置されることを特徴とする請求項１ないし３、５のいずれか１項に記載の半導体装置。
  10. 　前記回路は、ＣＭＯＳインバータであり、
    　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート電極同士が、該ゲート電極から基板側へ延びるゲート配線により接続されていることを特徴とする請求項４又は５に記載の半導体装置。
  11. 　前記ゲート電極同士が接続された、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタのゲート電極に対するコンタクトが、前記第１のＭＯＳトランジスタの柱状半導体層と前記第２のＭＯＳトランジスタの柱状半導体層の間に形成されていることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記コンタクトが形成される、前記第１のＭＯＳトランジスタの柱状半導体層と前記第２のＭＯＳトランジスタの柱状半導体層の間は、前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域との隣接境界部であることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記ゲート配線が配置される部分に相当する部分の一部を含む前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域の一部が除去され、前記ゲート配線は、前記除去されたドレイン／ソース領域の側面及び該除去されたドレイン／ソース領域の下部の前記基板上の絶縁膜に沿って配置されることを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 　前記コンタクトが形成される位置は、更に前記除去されたドレイン／ソース領域の上部でもあることを特徴とする請求項１３に記載の半導体装置。
  15. 　前記ゲート配線が配置される部分に相当する部分の一部を含む前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域の一部が除去され、前記ゲート配線は、前記除去されたドレイン／ソース領域の側面及び該除去されたドレイン／ソース領域の下部の前記基板上の絶縁膜に沿って配置されることを特徴とする請求項１０に記載の半導体装置。
  16. 　前記ゲート電極はゲート配線と一体的に形成され、該一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成され、ゲート電極に対するコンタクトが該基板に平行な面に形成された上面において接するように設けられていることを特徴とする請求項１ないし３、５のいずれか１項に記載の半導体装置。
  17. 　前記ゲート電極及び該ゲート電極から基板側へ延びるゲート配線の下に形成された第１の絶縁膜と前記平面状半導体層及び前記基板上の絶縁膜との間に第２の絶縁膜が介在することを特徴とする請求項１ないし３、５のいずれか１項に記載の半導体装置。
  18. 　前記第２の絶縁膜は、前記第１の絶縁膜よりも比誘電率が小さいことを特徴とする請求項１７に記載の半導体装置。
  19. 　前記ゲート電極は、薄い金属膜とポリシリコン層の積層構造で形成され、該ゲート電極はゲート配線と一体的に形成され、該一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成され、前記ゲート電極に対するコンタクトが該基板に平行な面に形成されたゲート電極の上面において接するように設けられており、前記薄い金属膜は、前記ポリシリコン層と前記柱状半導体層、前記第１ドレイン／ソース領域、前記第３ドレイン／ソース領域、及び前記基板上の絶縁膜上に形成された絶縁膜との間にあることを特徴とする請求項１ないし３、５のいずれか１項に記載の半導体装置。
  20. 　前記一体的に形成されたゲート電極及びゲート配線の下に形成された第１の絶縁膜と前記平面状半導体層及び前記基板上の絶縁膜との間に第２の絶縁膜が介在することを特徴とする請求項１６又は１９に記載の半導体装置。
  21. 　前記第２の絶縁膜は、前記第１の絶縁膜よりも比誘電率が小さいことを特徴とする請求項２０に記載の半導体装置。
  22. 　第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、
    　基板と、
    　前記基板上の絶縁膜と、
    　前記基板上の絶縁膜上に形成された平面状半導体層と、
    を備え、
    　前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上面に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
    　前記第２のＭＯＳトランジスタは、前記平面上半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上面に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
    　前記柱状半導体上面に形成された第２ソース／ドレイン領域又は前記柱状半導体上面に形成された第４ソース／ドレイン領域の上面の大きさは、前記柱状半導体層の上面の大きさよりも大きく、
    　前記第１のＭＯＳトランジスタの第１ドレイン／ソース領域の上部の少なくとも一部と前記第２のＭＯＳトランジスタの第３ドレイン／ソース領域の上部の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体装置。
  23. 　前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の表面には、シリサイド層が形成されていることを特徴とする請求項２２に記載の半導体装置。
  24. 　前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の表面に形成されたシリサイド層の大きさは、前記柱状半導体層の上面の大きさよりも大きいことを特徴とする請求項２３に記載の半導体装置。
  25. 　前記柱状半導体層上面に形成された第２ソース／ドレイン領域又は前記柱状半導体層上面に形成された第４ソース／ドレイン領域の上面上には、第１のコンタクト又は第２のコンタクトがそれぞれ形成され、
    　前記柱状半導体上面に形成された第２ソース／ドレイン領域又は前記柱状半導体上面に形成された第４ソース／ドレイン領域の上面の大きさはそれぞれ、前記第１のコンタクト又は第２のコンタクトの底面の大きさよりも大きく、
    　前記第１のコンタクト又は第２のコンタクトの底面の大きさが、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が上面に形成された柱状半導体層それぞれの上面の大きさよりも大きいことを特徴とする請求項２２に記載の半導体装置。
  26. 　前記第２ソース／ドレイン領域又は前記第４ソース／ドレイン領域は、第４の絶縁膜を介してゲート電極の上部を覆うように形成されていることを特徴とする請求項２２に記載の半導体装置。
  27. 　前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の表面にシリサイド層が形成されていることを特徴とする請求項２５又は２６に記載の半導体装置。
  28. 　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方又は両方はそれぞれ、複数の柱状半導体層から構成され、該複数の柱状半導体層上面上部に前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が一体的に形成されていることを特徴とする請求項２２ないし２７のいずれか1項に記載の半導体装置。
  29. 　前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域は、エピタキシャル層であることを特徴とする請求項２２ないし２７のいずれか1項に記載の半導体装置。
  30. 　前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域は、ｎ型の場合にはエピタキシャルシリコン層であり、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域は、ｐ型の場合にはエピタキシャルゲルマニウム層であることを特徴とする請求項２９に記載の半導体装置。
  31. 　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方又は両方はそれぞれ、複数の柱状半導体層から構成され、該複数の柱状半導体層の少なくとも２以上の柱状半導体層上面上部に前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が一体的に形成されていることを特徴とする請求項２９又は３０に記載の半導体装置。
  32. 　所定の間隔以下で隣接する、前記第１のＭＯＳトランジスタ又は前記第２のＭＯＳトランジスタを構成する複数の柱状半導体層に対してのみ、該複数の柱状半導体層上面上部に前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が一体的に形成されていることを特徴とする請求項３１に記載の半導体装置。
  33. 　前記第２ソース／ドレイン領域の側壁、前記第４ソース／ドレイン領域の側壁、又は前記ゲート電極がシリコン窒化膜で覆われていることを特徴とする請求項１ないし３２のいずれか１項に記載の半導体装置。
  34. 　前記シリコン窒化膜は応力を有し、前記柱状半導体層のチャネル部に応力を与えることを特徴とする請求項３３に記載の半導体装置。
  35. 　前記平面状半導体層は薄く形成され、前記シリサイド層の厚さは前記平面状半導体層の厚さよりも小さく形成されていることを特徴とする請求項１ないし３２のいずれか１項に記載の半導体装置。
  36. 　前記シリサイド層が前記基板上の絶縁膜上まで形成されていることを特徴とする請求項１ないし３２のいずれか１項に記載の半導体装置。
  37. 　前記第２ソース／ドレイン領域又は前記第４ソース／ドレイン領域の上面にシリサイド層が形成されたことを特徴とする請求項１ないし３２のいずれか１項に記載の半導体装置。
  38. 　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方又は両方はそれぞれ、複数の柱状半導体層から構成され、少なくとも２つの該複数の柱状半導体層の前記第２ソース／ドレイン拡散領域、又は少なくとも２つの該複数の柱状半導体層の前記第４ソース／ドレイン拡散領域の上面上に形成されるコンタクトを共通のコンタクトとしたことを特徴とする請求項１ないし３２のいずれか１項に記載の半導体装置。
  39. 　前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の上部に形成されるコンタクトと、前記ゲートに対するコンタクトとを共通のコンタクトとしたことを特徴とする請求項１ないし３２のいずれか１項に記載の半導体装置。
  40. 　前記第１のＭＯＳトランジスタの柱状半導体層と前記第２のＭＯＳトランジスタの柱状半導体層との間に設けられるコンタクトと、前記第１のＭＯＳトランジスタ又は第２のＭＯＳトランジスタのゲートに対するコンタクトとを共通のコンタクトとしたことを特徴とする請求項１ないし３２のいずれか１項に記載の半導体装置。
  41. 　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  42. 　前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、
    　前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、
    　前記第２の絶縁膜上面を平坦化する工程と、
    　前記第１の絶縁膜、前記導電膜及び前記第２の絶縁膜を異方的に除去し、前記柱状半導体層側面の前記導電膜の所望の長さに形成し、ゲート電極を形成する工程と、
    を含むことを特徴とする請求項４１に記載の半導体装置の製造方法。
  43. 　基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、
    　その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
    　前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    　前記第２の絶縁膜を除去する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  44. 　前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程は、
    　前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第１の保護膜を形成する工程と、
    　前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、
    　前記第１の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    を含むことを特徴とする請求項４１ないし４３のいずれか1項に記載の半導体装置の製造方法。
  45. 　基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  46. 　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含むことを特徴とする請求項４５に記載の半導体装置の製造方法。
  47. 　基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
    　その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  48. 　前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、
    　表面に第１の保護膜を形成する工程と、
    　前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
    を含むことを特徴とする請求項４５ないし４７のいずれか１項に記載の半導体装置の製造方法。
  49. 　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程と、
    　前記柱状半導体層及び前記第３の絶縁膜上に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    　前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、前記ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  50. 　前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程は、
    　前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、
    　前記第３の絶縁膜上面を平坦化する工程と、
    　前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、
    を含むことを特徴とする請求項４９に記載の半導体装置の製造方法。
  51. 　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、
    　前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、
    　前記第２の絶縁膜上面を平坦化する工程と、
    　前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    を含むことを特徴とする請求項４９又は５０に記載の半導体装置の製造方法。
  52. 　基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、
    　上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
    　前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、
    　上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
    　前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    　前記第２の絶縁膜を除去する工程と、
    　前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  53. 　前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程は、
    　前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第１の保護膜を形成する工程と、
    　前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、
    　前記第１の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    を含むことを特徴とする請求項４９ないし５２のいずれか１項に記載の半導体装置の製造方法。
  54. 　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程と、
    　前記柱状半導体層及び前記第３の絶縁膜上に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、
    　前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  55. 　前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程は、
    　前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、
    　前記第３の絶縁膜上面を平坦化する工程と、
    　前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、
    を含むことを特徴とする請求項５４に記載の半導体装置の製造方法。
  56. 　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含むことを特徴とする請求項５４又は５５に記載の半導体装置の製造方法。
  57. 　基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、
    　上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
    　前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
    　その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、
    　前記導電膜、前記第１の絶縁膜及び第３の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  58. 　前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、
    　表面に第１の保護膜を形成する工程と、
    　前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、
    　前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
    を含むことを特徴とする請求項５４ないし５７のいずれか１項に記載の半導体装置の製造方法。
  59. 　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に薄い導電膜を形成する工程と、
    　前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
    　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
    　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  60. 　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含むことを特徴とする請求項５９に記載の半導体装置の製造方法。
  61. 　基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に薄い導電膜を形成する工程と、
    　前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
    　その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
    　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
    　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  62. 　前前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、
    　表面に第１の保護膜を形成する工程と、
    　前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記第１の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、
    　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
    を含むことを特徴とする請求項５９ないし６１のいずれか１項に記載の半導体装置の製造方法。
  63. 　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程と、
    　前記柱状半導体層及び前記第３の絶縁膜上に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に薄い導電膜を形成する工程と、
    　前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
    　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
    　前記第３の絶縁膜、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  64. 　前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程は、
    　前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、
    　前記第３の絶縁膜上面を平坦化する工程と、
    　前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、
    を含むことを特徴とする請求項６３に記載の半導体装置の製造方法。
  65. 　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含むことを特徴とする請求項６３又は６４に記載の半導体装置の製造方法。
  66. 　基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、
    　上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
    　前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に薄い導電膜を形成する工程と、
    　前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
    　その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
    　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
    　前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  67. 　前前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、
    　表面に第１の保護膜を形成する工程と、
    　前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記第１の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、
    　前記第３の絶縁膜、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
    を含むことを特徴とする請求項６３ないし６６のいずれか１項に記載の半導体装置の製造方法。
  68. 　前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第２の保護膜を形成する工程と、
    　前記第２の保護膜を異方的に除去し、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程と、
    を前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程の前処理として行うことを特徴とする請求項４１ないし６７のいずれか１項に記載の半導体装置の製造方法。
  69. 　前記柱状半導体層の各々の上部に形成された不純物領域の表面にシリサイド層を形成する工程を更に含むことを特徴とする請求項４１ないし６８のいずれか１項に記載の半導体装置の製造方法。
  70. 　前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第２の保護膜を形成する工程と、
    　前記第２の保護膜を異方的に除去し、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程と、
    を前記柱状半導体層の各々の上部に形成された不純物領域の表面にシリサイド層を形成する工程の前処理として行うことを特徴とする請求項６９に記載の半導体装置の製造方法。
  71. 　前記異方的な除去は、エッチバックあることを特徴とする請求項４１ないし７０のいずれか１項に記載の半導体装置の製造方法。
  72. 　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    　前記複数の柱状半導体層の少なくとも１つの上面上部に、該柱状半導体層の上面よりも大きい不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  73. 　前記柱状半導体層の上面上部に形成された不純物領域の表面にシリサイド層を形成する工程を更に含むことを特徴とする請求項７２に記載の半導体装置の製造方法。
  74. 　前記柱状半導体層の上面上部に形成された不純物領域の表面に形成されたシリサイド層の大きさは、前記柱状半導体層の上面の大きさよりも大きいことを特徴とする請求項７３に記載の半導体装置の製造方法。
  75. 　前記柱状半導体層の上面上部に形成された不純物領域の上面上部に、コンタクトを形成する工程を更に含み、
    　前記柱状半導体上面上部に形成された不純物領域の上面の大きさは、コンタクトの底面の大きさよりも大きく、
    　前記コンタクトの底面の大きさが、前記不純物領域が上面上部に形成された柱状半導体層の上面の大きさよりも大きいことを特徴とする請求項７２に記載の半導体装置の製造方法。
  76. 　前記複数の柱状半導体層の少なくとも１つの上面上部に、該柱状半導体層の上面よりも大きい不純物領域を形成する工程の前処理として、
    　前記ゲート電極と前記柱状半導体層の上面よりも大きい不純物領域を分離するための第４絶縁膜を形成する工程を更に含むことを特徴とする請求項７２に記載の半導体装置の製造方法。
  77. 　前記ゲート電極と前記柱状半導体層の上面よりも大きい不純物領域を分離するための第４絶縁膜を形成する工程は、
    　表面にシリコン窒化膜を形成する工程と、
    　前記シリコン窒化膜を、前記ゲート電極上部のシリコン窒化膜が所定の膜厚で存在するように、且つ前記ソース拡散領域となる領域の上面及び前記ドレイン拡散領域表面を露出させるように異方的に除去し、柱状半導体層の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程と、
    を更に含むことを特徴とする請求項７６に記載の半導体装置の製造方法。
  78. 　前記柱状半導体層の上面上部に形成された不純物領域の表面にシリサイド層を形成する工程を更に含むことを特徴とする請求項７５ないし７７のいずれか1項に記載の半導体装置の製造方法。
  79. 　同じ導電型のＭＯＳトランジスタを構成する複数の前記柱状半導体層の上面上部に不純物領域を一体的に形成することを特徴とする請求項７２から７８のいずれか１項に記載の半導体装置の製造方法。
  80. 　前記複数の柱状半導体層の少なくとも１つの上面上部に、該柱状半導体層の上面よりも大きい不純物領域を形成する工程は、エピタキシャル成長を用いることを特徴とする請求項７２ないし７８のいずれか1項に記載の半導体装置の製造方法。
  81. 　前記柱状半導体層の上面よりも大きい不純物領域がｎ型の場合には該不純物領域としてエピタキシャルシリコン層を、前記柱状半導体層の上面よりも大きい不純物領域がｐ型の場合には該不純物領域としてエピタキシャルゲルマニウム層を形成することを特徴とする請求項８０に記載の半導体装置の製造方法。
  82. 　同じ導電型のＭＯＳトランジスタを構成する複数の前記柱状半導体層の上面上部に不純物領域を一体的に形成することを特徴とする請求項８０又は８１に記載の半導体装置の製造方法。
  83. 　エピタキシャル成長の成膜条件を調整することにより、所定の間隔以下で隣接する、同じ導電型のＭＯＳトランジスタを構成する複数の前記柱状半導体層に対してのみ、自己整合的に、前記複数の柱状半導体層の上面上部に不純物領域を一体的に形成することを特徴とする請求項８２に記載の半導体装置の製造方法。
  84. 　前記シリサイド層は、前記第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域と前記第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域を含む平面状半導体層表面の全面に形成されていることを特徴とする請求項４１ないし８３のいずれか1項に記載の半導体装置の製造方法。
  85. 　前記平面状半導体層に不純物領域を形成する工程は、前記平面状半導体層に選択的に第１の導電型の不純物領域及び第２の導電型の不純物領域を形成する工程であることを特徴とする請求項４１ないし８３のいずれか1項に記載の半導体装置の製造方法。
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