WO2008053627A1 - OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, METHOD FOR MANUFACTURE OF OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURE OF SEMICONDUCTOR DEVICE - Google Patents

OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, METHOD FOR MANUFACTURE OF OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURE OF SEMICONDUCTOR DEVICE Download PDF

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ohmic electrode
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Kazuhiro Fujikawa
Hideto Tamaso
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Sumitomo Electric Industries, Ltd.
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Definitions

  • the present invention relates to an SiC (Chemical Carbide) semiconductor ohmic electrode, a method of manufacturing an SiC semiconductor ohmic electrode, a semiconductor device, and a method of manufacturing a semiconductor device.
  • SiC Chemical Carbide
  • SiC semiconductors have a band gap of about 3 times, a breakdown voltage of about 10 times, an electron saturation speed of about 2 times, and a thermal conductivity of about 3 times that of Si (silicon) semiconductors.
  • semiconductor devices such as electronic devices using SiC semiconductors are being developed because they have characteristics that are not found in semiconductors.
  • Non-Patent Document 1 Korean 'Co-edited by Sadafumi Yoshida, “Basics and Applications of SiC Devices”, Ohmsha, March 2003, p. 116-p. 118
  • An electrode made of Ni (nickel) has been disclosed as an electrode that can take the above.
  • Non-Patent Document 1 describes a stacked body of a Ti (titanium) layer and an A1 (aluminum) layer as an electrode that can make ohmic contact with a p-type SiC semiconductor (the A1 layer is in contact with the p-type SiC semiconductor). ) Is disclosed. Furthermore, in Non-Patent Document 1, by using an electrode made of thin Ni as an electrode capable of making ohmic contact with both n-type SiC semiconductor and p-type SiC semiconductor, n-type SiC semiconductor and p-type SiC are used. It is disclosed that electrodes can be formed simultaneously on a semiconductor.
  • Non-Patent Document 1 Kazuo Arai 'Co-edited by Sadafumi Yoshida, “Basics and Applications of SiC Devices”, Ohmsha, March 2003, p. 116—p. 118
  • the object of the present invention is to make an ohmic contact with both an n-type SiC semiconductor and a p-type SiC semiconductor, and to reduce the occurrence of surface roughness of the electrode.
  • An object of the present invention is to provide an SiC semiconductor ohmic electrode, a method of manufacturing an SiC semiconductor ohmic electrode, a semiconductor device using the SiC semiconductor ohmic electrode, and a method of manufacturing the semiconductor device.
  • the present invention is an ohmic electrode for SiC semiconductor containing Si and Ni. With such a configuration, it is possible to make an ohmic contact with both the n-type SiC semiconductor and the p-type SiC semiconductor, reduce the occurrence of surface roughness of the electrode, and reduce the erosion of the SiC semiconductor. Power S can be.
  • the ratio of the number of Si atoms to the number of Ni atoms (number of Si atoms / number of Ni atoms) in the ohmic electrode for SiC semiconductor of the present invention is preferably 0.9 or more and 1.1 or less. .
  • the present invention is an ohmic electrode for a SiC semiconductor containing Si and Ni and further containing Au (gold) or Pt (platinum). Even with such a configuration, it is possible to make ohmic contact with both the n-type SiC semiconductor and the p-type SiC semiconductor, reduce the occurrence of surface roughness of the electrode, and erode the SiC semiconductor. Can be reduced.
  • the ohmic electrode for SiC semiconductor of the present invention includes a mixed layer of Si and Ni formed on a SiC semiconductor, a metal layer made of Au or Pt formed on the mixed layer, and a metal layer. And a Ni layer formed on the substrate.
  • the present invention also includes a step of forming S leakage on the SiC semiconductor, a step of forming a Ni layer on the Si layer, and a step of heat-treating the stacked body of the Si layer and the Ni layer.
  • This is a method for producing an SiC semiconductor electrode.
  • the n-type SiC semiconductor and p It is possible to produce an ohmic electrode for a SiC semiconductor that can make ohmic contact with both of the type SiC semiconductor, reduce the occurrence of surface roughness of the electrode, and reduce the erosion of the SiC semiconductor.
  • the ratio between the number of Si atoms constituting the Si layer and the number of Ni atoms constituting the Ni layer (number of Si atoms)
  • the number of / Ni atoms is preferably 0.9 or more and 1.1 or less.
  • the present invention is also a method for producing an ohmic electrode for SiC semiconductor, comprising a step of forming a mixed layer of Si and Ni on the SiC semiconductor and a step of thermally treating the mixed layer. Even with such a configuration, it is possible to achieve ohmic contact with both n-type and p-type SiC semiconductors, reduce the occurrence of electrode surface roughness, and reduce erosion of SiC semiconductors. It is possible to manufacture an ohmic electrode for SiC semiconductor.
  • the ratio of the number of Si atoms to the number of Ni atoms in the mixed layer is 0.9 or more 1 1 or less is preferable.
  • the present invention also includes a step of forming the first INi layer on the SiC semiconductor, a step of forming a metal layer composed of an Au layer or a Pt layer on the first INi layer, and a second Ni layer on the metal layer.
  • a method for producing an ohmic electrode for a SiC semiconductor comprising: a step of forming; and a step of heat-treating a laminate of an INi layer, a metal layer, and a second Ni layer. Even with this configuration, it is possible to make ohmic contact with both the n-type SiC semiconductor and the p-type SiC semiconductor, reduce the occurrence of surface roughness of the electrode, and reduce the erosion of the SiC semiconductor. Can produce ohmic electrodes for SiC semiconductors.
  • the present invention also includes a step of forming S leakage on the SiC semiconductor, a step of forming the INi layer on the Si layer, and a metal layer made of an Au layer or a Pt layer on the INi layer. Manufacturing a second N leakage on the metal layer, and a step of heat-treating the stacked body of the Si layer, the first N leakage, the metal layer, and the second N leakage. Is the method. Even with such a configuration, it is possible to achieve ohmic contact with both n-type and p-type SiC semiconductors, reduce the occurrence of electrode surface roughness, and reduce erosion of SiC semiconductors. It is possible to manufacture an ohmic electrode for SiC semiconductor.
  • the Si of the Si layer is formed.
  • the ratio of the number of atoms to the number of Ni atoms constituting the INi layer is preferably 0.9 or more and 1.1 or less.
  • the present invention also includes a step of forming a mixed layer of Si and Ni on a SiC semiconductor, a step of forming a metal layer composed of an Au layer or a Pt layer on the mixed layer, and a Ni layer on the metal layer.
  • a method for producing an ohmic electrode for a SiC semiconductor comprising: a step of forming a layer; and a step of heat-treating a laminate of a mixed layer, a metal layer, and a Ni layer. Even with such a configuration, it is possible to make ohmic contact with both the n-type SiC semiconductor and the p-type SiC semiconductor, reduce the occurrence of surface roughness of the electrode, and erode the SiC semiconductor.
  • An ohmic electrode for SiC semiconductor can be manufactured.
  • the ratio of the number of Si atoms to the number of Ni atoms in the mixed layer is 0.9 or more. 1. It is preferably 1 or less.
  • the present invention is a semiconductor device having a p-type SiC semiconductor region and an n-type SiC semiconductor region, wherein the above-mentioned ohmic electrode for SiC semiconductor is formed on the p-type SiC semiconductor region, and the n-type SiC
  • This is a semiconductor device in which the above-mentioned SiC semiconductor ohmic electrode is formed on a semiconductor region.
  • the force S can be used to simultaneously form electrodes that make ohmic contact with each of the p-type SiC semiconductor region and the n-type SiC semiconductor region.
  • the present invention performs 1S simultaneously with the formation of the above-mentioned SiC semiconductor ohmic electrode on the p-type SiC semiconductor region and the above-mentioned formation of the SiC semiconductor ohmic electrode on the n-type SiC semiconductor region.
  • a method for manufacturing a semiconductor device With this configuration, it is possible to make ohmic contact with both the n-type SiC semiconductor and the p-type SiC semiconductor, reduce the occurrence of surface roughness of the electrode, and reduce the erosion of the SiC semiconductor.
  • an electrode having ohmic contact with each of the p-type SiC semiconductor region and the n-type SiC semiconductor region can be formed at the same time.
  • an SiC semiconductor ohmic electrode it is possible to make ohmic contact with both the n-type SiC semiconductor and the p-type SiC semiconductor, reduce the occurrence of surface roughness of the electrode, and reduce the erosion of the SiC semiconductor.
  • An SiC semiconductor ohmic electrode, a method of manufacturing an SiC semiconductor ohmic electrode, a semiconductor device using the SiC semiconductor ohmic electrode, and a method of manufacturing the semiconductor device can be provided.
  • FIG. 1 is a schematic cross-sectional view of a preferred example of an ohmic electrode for SiC semiconductor according to the present invention.
  • FIG. 2 is a schematic cross-sectional view for illustrating a preferred example of a method for producing an SiC semiconductor ohmic electrode of the present invention.
  • FIG. 3 is a schematic cross-sectional view for illustrating another preferred example of the method for producing the SiC semiconductor ohmic electrode of the present invention.
  • FIG. 4 is a schematic cross-sectional view for illustrating another preferred example of the method for producing the SiC semiconductor ohmic electrode of the present invention.
  • FIG. 5 is a schematic cross-sectional view for illustrating another preferred example of the method for producing the SiC semiconductor ohmic electrode of the present invention.
  • FIG. 1 shows a schematic cross-sectional view of a preferred example of the SiC semiconductor ohmic electrode of the present invention.
  • the SiC semiconductor ohmic electrode 2 is formed on the SiC semiconductor 1, and the SiC semiconductor ohmic electrode 2 makes ohmic contact with the SiC semiconductor 1! /.
  • the conductivity type of the SiC semiconductor 1 may be either n-type or p-type.
  • the Si layer 3 is formed on the SiC semiconductor 1.
  • the Si layer 3 can be formed by a conventionally known method such as a vapor deposition method or a sputtering method.
  • the Ni layer 4 is formed on the Si layer 3.
  • the Ni layer 4 can be formed by a conventionally known method such as vapor deposition or sputtering.
  • the stacked body of the Si layer 3 and the Ni layer 4 is heat-treated by being heated.
  • the stacked body of the Si layer 3 and the Ni layer 4 is silicided, and the SiC semiconductor ohmic electrode 2 shown in FIG. 2 (c) containing Si and Ni is formed.
  • Silicidation means the formation of an alloy of Si and a metal other than Si!
  • the ratio of the number of Si atoms constituting Si layer 3 to the number of Ni atoms constituting Ni layer 4 is 0.9 or more and 1.1 or less. It is preferable that it is 0.95 or more and 1.05 or less. If the ratio of the number of Si atoms constituting Si layer 3 to the number of Ni atoms constituting Ni layer 4 (number of Si atoms / number of Ni atoms) is less than 0.9, the above heat treatment There is a risk that the SiC semiconductor 1 may be eroded, and if it is larger than 1, a part of the Si layer 3 may remain unreacted after the heat treatment.
  • the ratio of the number of Si atoms constituting the Si layer 3 to the number of Ni atoms constituting the Ni layer 4 (the number of Si atoms / the number of Ni atoms) is 0.95 or more and 1.05 or less.
  • the Si C semiconductor 1 is not eroded by the heat treatment, and there is a tendency that a homogeneous Si C semiconductor ohmic electrode 2 in which Si and Ni are uniformly dispersed as a whole can be formed.
  • the ratio of the number of Si atoms to the number of Ni atoms (number of Si atoms / number of Ni atoms) in the SiC semiconductor ohmic electrode 2 is preferably 0.9 or more and 1.1 or less. It is more preferably 0.95 or more and 1.0 or less 5 or less.
  • the ratio of the number of Si atoms to the number of Ni atoms in the SiC semiconductor ohmic electrode 2 is less than 0.9, several types of SiC semiconductor ohmic electrodes 2 are used.
  • the SiC semiconductor ohmic electrode 2 may become a heterogeneous alloy layer consisting of silicide and unreacted Si. .
  • the ratio of the number of Si atoms to the number of Ni atoms in the SiC semiconductor ohmic electrode 2 (Si If the number of atoms of Ni / the number of Ni) is 0.95 or more and 1.05 or less, a homogeneous SiC semiconductor ohmic electrode 2 in which Si and Ni are uniformly dispersed as a whole can be formed. is there.
  • the ratio of the number of Si atoms to the number of Ni atoms (number of Si atoms / number of Ni atoms) in the ohmic electrode 2 for SiC semiconductor is 0.9 or more and 1.1 or less, especially 0.9. If it is 1.05 or less, the surface roughness of the SiC semiconductor ohmic electrode 2 tends to decrease. Therefore, the contact resistance between the surface of the SiC semiconductor ohmic electrode 2 and the wiring metal layer formed on the surface decreases, and the adhesion strength between the SiC semiconductor ohmic electrode 2 and the wiring metal layer tends to increase. It is in.
  • the total thickness of the Si layer 3 and the Ni layer 4 is preferably not less than 50 nm and not more than lOOnm. If the total thickness of the Si layer 3 and Ni layer 4 is less than 50 nm, the formed SiC semiconductor ohmic electrode 2 may not cover the entire electrode formation region. If the total thickness of the Ni layer 4 and the Ni layer 4 exceeds lOOnm, the resistance of the SiC semiconductor ohmic electrode 2 may increase.
  • the heat treatment temperature of the laminate of the Si layer 3 and the Ni layer 4 is preferably 900 ° C or higher, more preferably 950 ° C or higher. If the heat treatment temperature of the laminate of Si layer 3 and N-leakage 4 is less than 900 ° C, silicidation may be insufficient during the formation of SiC semiconductor ohmic electrode 2, and Si layer 3 and Ni layer When the heat treatment temperature of the laminated body of 4 is 950 ° C. or higher, silicidation tends to be sufficiently performed during the formation of the SiC semiconductor ohmic electrode 2.
  • the heat treatment temperature of the laminate of S leakage 3 and Ni layer 4 is preferably 1100 ° C or less.
  • the SiC semiconductor ohmic electrode 2 may be damaged.
  • the heat treatment temperature of the Si layer 3 and Ni layer 4 stack When the temperature is 1050 ° C. or lower, damage to the SiC semiconductor ohmic electrode 2 tends to be reduced.
  • the heat treatment time of the laminate of the Si layer 3 and the Ni layer 4 is preferably 1 minute or more and 5 minutes or less. If the heat treatment time of the laminate of Si layer 3 and Ni layer 4 is less than 1 minute, silicidation may be insufficient during formation of the ohmic electrode 2 for SiC semiconductor. If the heat treatment time of the Ni layer 4 laminate exceeds 5 minutes, the SiC semiconductor ohmic electrode 2 may be damaged.
  • the thus obtained ohmic electrode 2 for SiC semiconductor can make ohmic contact with both the n-type SiC semiconductor and the p-type SiC semiconductor, and the occurrence of surface roughness of the electrode is reduced.
  • the erosion of the SiC semiconductor 1 can be reduced.
  • the Si layer 3 and the Ni layer 4 are stacked and then heat-treated to form the SiC semiconductor ohmic electrode 2.
  • the Si target and the Ni target are used.
  • this mixed layer is heat-treated to silicidize the mixed layer to form an ohmic electrode 2 for SiC semiconductor containing Si and Ni You can also
  • the thickness of the mixed layer is preferably 50 nm or more and lOOnm or less. If the thickness of the mixed layer is less than 50 nm, the formed SiC semiconductor ohmic electrode 2 may not cover the entire electrode formation region. If the thickness exceeds lOOnm, the SiC semiconductor ohmic electrode 2 Resistance may increase.
  • the ratio of the number of Si atoms to the number of Ni atoms (number of Si atoms / number of Ni atoms) in the mixed layer is preferably 0.9 or more and 1.1 or less. It is more preferably 0.95 or more and 1.05 or less.
  • the ratio of the number of Si atoms to the number of Ni atoms in the above mixed layer is less than 0.9, several SiC ohmic electrodes 2 are used.
  • the SiC semiconductor ohmic electrode 2 may become an inhomogeneous alloy layer consisting of silicide and unreacted Si. There is.
  • the ratio of the number of Si atoms to the number of Ni atoms (number of Si atoms / number of Ni atoms) in the above mixed layer is 0.9 or more and 1.1 or less, especially 0.9 or more and 1 If it is less than 05, the surface roughness of the SiC semiconductor ohmic electrode 2 tends to decrease. Therefore, the contact resistance between the surface of the SiC semiconductor ohmic electrode 2 and the wiring metal layer formed on the surface is small. At the same time, the adhesive strength between the SiC semiconductor ohmic electrode 2 and the wiring metal layer tends to increase.
  • the heat treatment temperature of the mixed layer is preferably 900 ° C or higher, more preferably 950 ° C or higher. If the heat treatment temperature of the mixed layer is less than 900 ° C, silicidation may be insufficient during the formation of the SiC semiconductor ohmic electrode 2, and the heat treatment temperature of the mixed layer is 950 ° C or higher. In this case, silicidation tends to be sufficiently performed during the formation of the SiC semiconductor ohmic electrode 2.
  • the heat treatment temperature of the mixed layer is preferably 1100 ° C or lower, more preferably 1050 ° C or lower! /. If the heat treatment temperature of the above mixed layer is higher than 1100 ° C !, the SiC semiconductor ohmic electrode 2 may be damaged, and the heat treatment temperature of the above mixed layer is 1050 ° C or less There is a tendency that damage to the ohmic electrode 2 for SiC semiconductor can be reduced.
  • the heat treatment time of the mixed layer is preferably 1 minute or more and 5 minutes or less. If the heat treatment time of the mixed layer is less than 1 minute, silicidation may be insufficient during the formation of the SiC semiconductor ohmic electrode 2, and the heat treatment time of the mixed layer exceeds 5 minutes. In some cases, the SiC semiconductor ohmic electrode 2 may be damaged.
  • an INi layer 4 a is formed on the SiC semiconductor 1.
  • the first Ni layer 4a can be formed by a conventionally known method such as vapor deposition or sputtering.
  • the Au layer 5 is formed on the INi layer 4a.
  • the Au layer 5 can be formed by a conventionally known method such as vapor deposition or sputtering.
  • a second Ni layer 4b is formed on the Au layer 5.
  • the second Ni layer 4b can be formed by a conventionally known method such as vapor deposition or sputtering.
  • the laminated body of the INi layer 4a, the Au layer 5, and the second Ni layer 4b is heat-treated by being heated.
  • the SiC semiconductor ohmic electrode 2 shown in FIG. 3 (d) containing Si and Ni and further containing Au is formed.
  • the thickness of the second Ni layer 4b is preferably not less than 50 nm and not more than lOOnm. If the thickness of the second Ni layer 4b is less than 50 nm, the formed SiC semiconductor ohmic electrode 2 may not cover the entire electrode forming region, and if it exceeds lOOnm, the resistance of the SiC semiconductor ohmic electrode 2 is reduced. May grow.
  • the thickness of the Au layer 5 is preferably 20 nm or more and 30 nm or less. If the thickness force of the Au layer 5 is less than 3 ⁇ 4 Onm, Si may diffuse into the second Ni layer 4b through the Au layer 5 and the second Ni layer 4b may be silicided. The resistance of the SiC semiconductor ohmic electrode 2 may increase.
  • the heat treatment temperature of the laminate of the INi layer 4a, the Au layer 5 and the second Ni layer 4b is preferably 900 ° C or higher, more preferably 950 ° C or higher. If the heat treatment temperature of the 1N leakage 4a, Au layer 5 and 2Ni layer 4b stack is less than 900 ° C, silicidation may be insufficient during the formation of the SiC semiconductor ohmic electrode 2, When the heat treatment temperature of the laminated body of the INi layer 4a, the Au layer 5 and the second Ni layer 4b is 950 ° C. or higher, silicidation tends to be sufficiently performed when the SiC semiconductor ohmic electrode 2 is formed.
  • the heat treatment temperature of the laminate of the INi layer 4a, the Au layer 5 and the second Ni layer 4b is preferably 1100 ° C or less, and more preferably 1050 ° C or less. If the heat treatment temperature of the laminated body of the INi layer 4a, Au layer 5 and 2Ni layer 4b is higher than 1100 ° C, the SiC semiconductor ohmic electrode 2 may be damaged, and the INi layer 4a and Au When the heat treatment temperature of the laminate of the layer 5 and the second Ni layer 4b is 1050 ° C. or lower, damage to the SiC semiconductor ohmic electrode 2 tends to be reduced.
  • the heat treatment time of the laminate of the INi layer 4a, the Au layer 5 and the second Ni layer 4b is 1 minute or more and 5 minutes or less. Preferably it is below. If the heat treatment time of the laminate of the INi layer 4a, the Au layer 5 and the second Ni layer 4b is less than ⁇ minutes, silicidation may be insufficient during the formation of the SiC semiconductor ohmic electrode 2, and the INi layer 4a and the Au layer 5 in the case where the heat treatment time of the stack of the 2Ni layer 4b exceeds 5 minutes is a fear force s SiC semiconductor for Omikku electrode 2 may be damaged.
  • the thus obtained ohmic electrode 2 for SiC semiconductor is composed of an n-type SiC semiconductor and a p-type
  • a Pt layer may be formed. This is because the Pt layer is not silicided like the Au layer 5. At this time, the thickness of the Pt layer is preferably 20 nm or more and 30 nm or less for the same reason as in the case where the Au layer 5 is used.
  • S leakage 3 is formed on SiC semiconductor 1.
  • the first INi layer 4 a is formed on the S leakage 3.
  • a second Ni layer 4b is formed on the Au layer 5.
  • the stacked body of the Si layer 3, the INi layer 4a, the Au layer 5, and the second Ni layer 4b is heat-treated by being heated.
  • the SiC semiconductor ohmic electrode 2 shown in FIG. 4 (e) containing Si and Ni and further containing Au is formed.
  • the thus obtained ohmic electrode 2 for SiC semiconductor comprises an n-type SiC semiconductor and a p-type
  • Si diffuses from the Si layer 3 in contact with the SiC semiconductor 1 by the heat treatment.
  • Si layer 3 and INi layer 4a are silicided.
  • Au layer 5 is not silicided. Therefore,
  • the heat treatment temperature of the laminated body of the Si layer 3, the INi layer 4a, the Au layer 5, and the second Ni layer 4b is preferably 900 ° C or higher, more preferably 950 ° C or higher.
  • the heat treatment temperature of the laminate of Si layer 3, INi layer 4a, Au layer 5, and second Ni layer 4b is less than 900 ° C, silicidation at the time of forming the ohmic electrode 2 for SiC semiconductor is insufficient. If the heat treatment temperature of the stack of Si layer 3, INi layer 4a, Au layer 5, and second Ni layer 4b is 950 ° C or higher, silicidation during formation of ohmic electrode 2 for SiC semiconductors Tend to be fully implemented.
  • the heat treatment temperature of the laminate of the Si layer 3, the INi layer 4a, the Au layer 5, and the second Ni layer 4b is preferably 1100 ° C or less, more preferably 1050 ° C or less. . If the heat treatment temperature of the stack of Si layer 3, INi layer 4a, Au layer 5, and second Ni layer 4b is higher than 1100 ° C, the ohmic electrode 2 for Si C semiconductor may be damaged. If the heat treatment temperature of the laminate of the INi layer 4a, the Au layer 5 and the second Ni layer 4b is 1050 ° C. or less, the damage to the SiC semiconductor ohmic electrode 2 tends to be reduced.
  • the heat treatment time of the laminated body of the Si layer 3, the INi layer 4a, the Au layer 5, and the second Ni layer 4b is preferably 1 minute or more and 5 minutes or less. If the heat treatment time of the stack of Si layer 3, INi layer 4a, Au layer 5, and 2Ni layer 4b is less than 1 minute, silicidation may be insufficient during formation of SiC semiconductor ohmic electrode 2 If the heat treatment time of the laminate of the Si layer 3, the INi layer 4a, the Au layer 5, and the second Ni layer 4b exceeds 5 minutes, the SiC semiconductor ohmic electrode 2 may be damaged.
  • a mixed layer 6 of Si and Ni is formed on SiC semiconductor 1 by, for example, simultaneously sputtering a Si target and a Ni target.
  • the ratio of the number of Si atoms to the number of Ni atoms in the mixed layer 6 (the number of Si atoms / The number of Ni atoms is preferably 0.9 or more and 1.1 or less for the same reason as described in Embodiment 1 above, but is 0.9 or more and 1.05 or less. Is more preferred.
  • the Au layer 5 is formed on the mixed layer 6.
  • the Ni layer 4 is formed on the Au layer 5.
  • the laminated body of the mixed layer 6, the Au layer 5, and the Ni layer 4 is heat-treated by being heated.
  • the mixed layer of Si and Ni is silicided to form the SiC semiconductor ohmic electrode 2 shown in FIG. 5 (d) including the mixed layer of Si and Ni, the Au layer, and the Ni layer.
  • the heat treatment temperature of the laminate of the mixed layer 6, the Au layer 5 and the Ni layer 4 is preferably 900 ° C or higher, more preferably 950 ° C or higher. If the heat treatment temperature of the laminate of mixed layer 6, Au layer 5 and Ni layer 4 is less than 900 ° C, silicidation may be insufficient during formation of SiC semiconductor ohmic electrode 2, and the mixed layer When the heat treatment temperature of the laminated body of 6, Au layer 5 and N leakage 4 is 950 ° C or higher, silicidation tends to be sufficiently performed during the formation of the SiC semiconductor ohmic electrode 2.
  • the heat treatment temperature of the laminate of the mixed layer 6, the Au layer 5, and the Ni layer 4 is preferably 1100 ° C or lower, more preferably 1050 ° C or lower. If the heat treatment temperature of the laminate of mixed layer 6, Au layer 5 and Ni layer 4 is higher than 1100 ° C, ohmic electrode 2 for SiC semiconductors may be damaged, and mixed layer 6, Au layer 5 and Ni layer When the heat treatment temperature of the laminate 4 is 1050 ° C or lower, damage to the SiC semiconductor ohmic electrode 2 tends to be reduced.
  • the heat treatment time of the laminate of the mixed layer 6, the Au layer 5 and the Ni layer 4 is preferably 1 minute or more and 5 minutes or less. If the laminated body of Au 6, Au 5 and Ni 4 is less than the heat treatment time, the silicidation may be insufficient during the formation of the SiC semiconductor ohmic electrode 2. In addition, if the heat treatment time of the laminate of Au layer 5 and Ni layer 4 exceeds 5 minutes, the SiC semiconductor ohmic electrode 2 may be damaged.
  • the thus obtained ohmic electrode 2 for SiC semiconductor can make ohmic contact with both the n-type SiC semiconductor and the p-type SiC semiconductor, and the generation of surface roughness of the electrode is reduced.
  • the erosion of the SiC semiconductor 1 can be reduced.
  • the SiC semiconductor ohmic electrode of the present invention obtained as described above can be suitably used for a semiconductor device having a p-type SiC semiconductor region and an n-type SiC semiconductor region.
  • the SiC semiconductor ohmic electrode of the present invention makes ohmic contact with each of the p-type SiC semiconductor region and the n-type SiC semiconductor region. Therefore, in the manufacturing process of the semiconductor device described above, after exposing the p-type SiC semiconductor region and the n-type SiC semiconductor region, respectively, the P-type SiC semiconductor region and the n-type SiC semiconductor region are exposed. By simultaneously forming the ohmic electrodes for SiC semiconductor of the present invention in each case, the electrode forming process can be simplified.
  • a semiconductor device of the present invention for example, a junction field effect transistor, a MOS field effect transistor or a bipolar transistor can be cited.
  • an n-type 4H—SiC semiconductor layer is epitaxially grown on a 2 inch diameter 4H—SiC semiconductor substrate with a thickness of 2 am and a p-type 4H—SiC semiconductor layer with a thickness of 2 ⁇ m.
  • the n- type 4H—SiC semiconductor layer was doped with nitrogen as an n-type impurity, and the n-type impurity concentration in the n-type 4H—SiC semiconductor layer was 1.4 ⁇ 10 19 cm ⁇ 3 .
  • the p-type 4H—SiC semiconductor layer was doped with aluminum as a p-type impurity, and the p-type impurity concentration in the p-type 4H—SiC semiconductor layer was 5.0 ⁇ 10 18 cm ⁇ 3 .
  • a Si layer was formed to a thickness of 48 nm on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer by a sputtering method.
  • a Ni layer having a thickness of 26 nm was formed on the Si layer by sputtering.
  • the number of Si atoms constituting the Si layer and Ni constituting the Ni layer The ratio of this to the number of atoms was measured by Auger electron spectroscopy.
  • the resist pattern is removed by lift-off, and the n-type 4H—SiC semiconductor layer and the p-type are removed.
  • a stack of patterned Si and Ni layers was formed on each surface of the 4H—SiC semiconductor layer.
  • a 4H- SiC semiconductor substrate having an n-type 4H- SiC semiconductor layer formed with a Si layer and Ni layer stack, and a p-type 4H- SiC semiconductor formed with a Si layer and Ni layer stack Each 4H—SiC semiconductor substrate having a layer was placed in a chamber and heat-treated by heating at 1000 ° C. for 2 minutes in an argon atmosphere. As a result, the electrode of Example 1 containing Si and Ni was formed on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer.
  • Si and Ni targets are simultaneously sputtered on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer, thereby simultaneously forming Si and Ni.
  • the mixed layer was formed with a thickness of 80 nm.
  • the ratio of the number of Si atoms and the number of Ni atoms constituting the mixed layer separately formed under the same method and under the same conditions as this mixed layer was measured by the Auger electron spectroscopy.
  • the Si atoms constituting the mixed layer The ratio of the number of atoms to the number of Ni atoms (number of Si atoms / number of Ni atoms) was confirmed to be 1.03.
  • the resist pattern is removed by lift-off, and the n-type 4H—SiC semiconductor layer and the p-type
  • a mixed layer containing Si and Ni patterned on each surface of the 4H—SiC semiconductor layer was formed.
  • a 4H- SiC semiconductor substrate having an n-type 4H- SiC semiconductor layer formed with a mixed layer containing Si and Ni and a 4H- SiC semiconductor substrate having a p-type 4H- SiC semiconductor layer respectively in the chamber Then, heat treatment was performed by heating at 1000 ° C for 2 minutes in an argon atmosphere. As a result, the electrodes of Example 2 containing Si and Ni were formed on the surfaces of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer, respectively.
  • Example 2 formed on the surface of the n-type 4H-SiC semiconductor layer was obtained.
  • the current voltage of the electrode of Example 2 formed on the surfaces of the n-type 4H-SiC semiconductor layer and the p-type 4H-SiC semiconductor layer by passing a current between the electrodes of Example 2 adjacent to each other Special Sex was measured respectively.
  • the displacement of the electrode of Example 2 formed on the surface of the n-type 4H-SiC semiconductor layer and the electrode of Example 2 formed on the surface of the p-type 4H-SiC semiconductor layer was reduced! / Even though it was confirmed to show ohmic characteristics.
  • an INi layer having a thickness of 50 nm was formed on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer by vacuum evaporation.
  • an Au layer with a thickness of 30 nm was formed on the INi layer by vacuum deposition.
  • a second Ni layer having a thickness of 50 nm was formed on the Au layer by vacuum deposition.
  • the resist pattern is removed by lift-off, and the n-type 4H—SiC semiconductor layer and the p-type are removed.
  • a 4H— SiC semiconductor substrate having an n-type 4H—SiC semiconductor layer and a 4H—having a p-type 4H—SiC semiconductor layer on which a laminate composed of an INi layer, an Au layer, and a second Ni layer is formed.
  • Each SiC semiconductor substrate was placed in a chamber and heat-treated by heating at 1000 ° C for 2 minutes in an argon atmosphere.
  • the electrode of Example 3 containing Si and Ni and further containing Au was formed on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer.
  • Example 3 formed on the surface of the n-type 4H—SiC semiconductor layer was obtained.
  • a Si layer having a thickness of 48 nm was formed on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer by a sputtering method.
  • an INi layer having a thickness of 26 nm was formed on the Si layer by sputtering.
  • the number of Si atoms constituting the Si layer and the Ni content constituting the INi layer are The ratio to the number of atoms was measured by Auger electron spectroscopy.
  • both the Si layer and the INi layer formed on the surface of the n-type 4H-SiC semiconductor layer and the Si layer and the INi layer formed on the surface of the p-type 4H-SiC semiconductor layer It was confirmed that the ratio of the number of Si atoms constituting the Si layer to the number of Ni atoms constituting the INi layer (number of Si atoms / number of Ni atoms) was 1.02.
  • the resist pattern is removed by lift-off, and the n-type 4H—SiC semiconductor layer and the p-type
  • a layered body consisting of a patterned Si layer, INi layer, Au layer, and 2Ni layer was formed.
  • a 4H- SiC semiconductor substrate having an n-type 4H-SiC semiconductor layer and a p-type 4H- SiC semiconductor layer on which a laminate composed of a Si layer, a first N leakage, an Au layer, and a second Ni layer is formed.
  • Each 4H—SiC semiconductor substrate is placed in a chamber and placed in an argon atmosphere at 1000 ° C for 2 minutes. Heat treatment was performed with heating in between.
  • the electrode of Example 4 containing Si and Ni and further containing Au was formed on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer.
  • Example 4 formed on the surface of the n-type 4H-SiC semiconductor layer was obtained.
  • Si and Ni targets are simultaneously sputtered on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer, thereby simultaneously forming Si and Ni.
  • the mixed layer was formed with a thickness of 80 nm.
  • the ratio of the number of Si atoms and the number of Ni atoms constituting the mixed layer separately formed under the same method and under the same conditions as this mixed layer was measured by the Auger electron spectroscopy.
  • the Si atoms constituting the mixed layer The ratio of the number of atoms to the number of Ni atoms (number of Si atoms / number of Ni atoms) was confirmed to be 1.03.
  • Ni layer having a thickness of 50 nm was formed on the Au layer by vacuum deposition.
  • the resist pattern was removed by lift-off, and the n-type 4H—SiC semiconductor layer and p-type On each surface of the 4H—SiC semiconductor layer, a layered product composed of the above mixed layer, Au layer and Ni layer was formed.
  • a 4H-SiC semiconductor substrate having an n-type 4H-SiC semiconductor layer on which a laminate composed of the mixed layer, Au layer and Ni layer is formed, the mixed layer, the Au layer and the Ni layer is used.
  • a 4H—SiC semiconductor substrate having a P-type 4H—SiC semiconductor layer on which the laminate was formed was placed in a chamber, and heat-treated by heating at 1000 ° C. for 2 minutes in an argon atmosphere.
  • the electrode of Example 5 containing Si and Ni and further containing Au was formed on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer.
  • Example 5 formed on the surface of the n-type 4H-SiC semiconductor layer was obtained.
  • a Ni layer having a thickness of lOOnm was formed on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer by vacuum evaporation.
  • the resist pattern was removed by lift-off, and the n-type 4H—SiC semiconductor layer and p-type
  • a patterned Ni layer was formed on each surface of the 4H—SiC semiconductor layer.
  • the n-type 4H-SiC semiconductor layer and the p-type 4H-SiC semiconductor layer on which the Ni layer was formed were placed in a chamber, and heated at 1000 ° C for 2 minutes in an argon atmosphere. The Heat treatment was performed. Thus, the electrode of Comparative Example 1 containing Ni was formed on the surface of each of the n-type 4H—SiC semiconductor layer and the p-type 4H—SiC semiconductor layer.
  • the electrodes of Examples;! To 5 are ohmic electrodes with respect to the SiC semiconductor.
  • the present invention it is possible to make ohmic contact with both the n-type SiC semiconductor and the p-type SiC semiconductor, reduce the occurrence of surface roughness of the electrode, and reduce the erosion of the SiC semiconductor.
  • An SiC semiconductor ohmic electrode, a method of manufacturing an SiC semiconductor ohmic electrode, a semiconductor device using the SiC semiconductor ohmic electrode, and a method of manufacturing the semiconductor device can be provided.

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Description

明 細 書
SiC半導体用ォーミック電極、 SiC半導体用ォーミック電極の製造方法、 半導体装置および半導体装置の製造方法
技術分野
[0001] 本発明は、 SiC (炭化ケィ素）半導体用ォーミック電極、 SiC半導体用ォーミック電 極の製造方法、半導体装置および半導体装置の製造方法に関する。
背景技術
[0002] SiC半導体は、 Si (シリコン）半導体に比べてバンドギャップが約 3倍、絶縁破壊電 圧が約 10倍、電子飽和速度が約 2倍、さらに熱伝導率が約 3倍大きぐ Si半導体に ない特徴を有しているため、近年では、 SiC半導体を用いた電子デバイスなどの半導 体装置の開発が進められている。
[0003] SiC半導体を用いた半導体装置においては、半導体装置に電流を流すために、 Si C半導体上にォーミック電極を形成する必要がある。たとえば、非特許文献 1 (荒井 和雄 '吉田貞史共編、「SiC素子の基礎と応用」、オーム社、 2003年 3月、 p. 116〜 p. 118)には、 n型 SiC半導体とォーミック接触をとることができる電極として Ni (ニッ ケル)からなる電極が開示されている。また、非特許文献 1には、 p型 SiC半導体とォ 一ミック接触をとることができる電極として Ti (チタン)層と A1 (アルミユウム）層との積層 体 (A1層が p型 SiC半導体に接触）からなる電極が開示されている。さらに、非特許文 献 1には、 n型 SiC半導体および p型 SiC半導体の双方とォーミック接触をとることが できる電極として薄い Niからなる電極を用いることによって、 n型 SiC半導体上および p型 SiC半導体上に同時に電極を形成できることが開示されている。
非特許文献 1 :荒井和雄 '吉田貞史共編、「SiC素子の基礎と応用」、オーム社、 200 3年 3月、 p. 116—p. 118
発明の開示
発明が解決しょうとする課題
[0004] しかしながら、 SiC半導体上に Niからなる電極を形成した場合には、電極の表面荒 れが発生するという問題があった。これは、電極の形成時の熱処理により、 Niと Siの 相互拡散を起こして、シリサイド化を行なうが、その過程で脱離した C (炭素）が反応 層内で凝集することによるものと考えられる。また、この場合には、電極が形成された
SiC半導体が浸食されてしまうという問題もあった。
[0005] また、 SiC半導体を用いた半導体装置の p型 SiC半導体領域上に Ti層と A1層との 積層体からなる電極を形成した場合には、電極の形成時の熱処理により A1が融解し て、隣接する電極間において短絡が発生するという問題があった。
[0006] 上記の事情に鑑みて、本発明の目的は、 n型 SiC半導体および p型 SiC半導体の 双方とォーミック接触をとることができるとともに、電極の表面荒れの発生を低減し、 Si C半導体の浸食を低減することができる SiC半導体用ォーミック電極、 SiC半導体用 ォーミック電極の製造方法、その SiC半導体用ォーミック電極を用いた半導体装置 およびその半導体装置の製造方法を提供することにある。
課題を解決するための手段
[0007] 本発明は、 Siと Niとを含む、 SiC半導体用ォーミック電極である。このような構成と することによって、 n型 SiC半導体および p型 SiC半導体の双方とォーミック接触をとる こと力 Sできるとともに、電極の表面荒れの発生を低減し、 SiC半導体の浸食を低減す ること力 Sできる。ここで、本発明の SiC半導体用ォーミック電極中における Siの原子数 と Niの原子数との比（Siの原子数/ Niの原子数）は 0. 9以上 1. 1以下であることが 好ましい。
[0008] また、本発明は、 Siと Niとを含み、さらに Au (金）または Pt (白金）を含む、 SiC半導 体用ォーミック電極である。このような構成とすることによつても、 n型 SiC半導体およ び p型 SiC半導体の双方とォーミック接触をとることができるとともに、電極の表面荒 れの発生を低減し、 SiC半導体の浸食を低減することができる。ここで、本発明の SiC 半導体用ォーミック電極は、 SiC半導体上に形成された Siと Niとの混合層と、混合層 上に形成された Au層または Pt層からなる金属層と、金属層上に形成された Ni層と、 を含んでいてもよい。
[0009] また、本発明は、 SiC半導体上に S漏を形成する工程と、 Si層上に Ni層を形成す る工程と、 Si層と Ni層の積層体を熱処理する工程と、を含む、 SiC半導体用ォーミツ ク電極の製造方法である。このような構成とすることによって、 n型 SiC半導体および p 型 SiC半導体の双方とォーミック接触をとることができるとともに、電極の表面荒れの 発生を低減し、 SiC半導体の浸食を低減することができる SiC半導体用ォーミック電 極を製造することができる。ここで、本発明の SiC半導体用ォーミック電極の製造方 法にお!/、ては、 Si層を構成する Siの原子数と Ni層を構成する Niの原子数との比（Si の原子数/ Niの原子数）が 0. 9以上 1. 1以下であることが好ましい。
[0010] また、本発明は、 SiC半導体上に Siと Niとの混合層を形成する工程と、混合層を熱 処理する工程と、を含む、 SiC半導体用ォーミック電極の製造方法である。このような 構成とすることによつても、 n型 SiC半導体および p型 SiC半導体の双方とォーミック 接触をとること力 Sできるとともに、電極の表面荒れの発生を低減し、 SiC半導体の浸食 を低減することができる SiC半導体用ォーミック電極を製造することができる。ここで、 本発明の SiC半導体用ォーミック電極の製造方法においては、混合層中における Si の原子数と Niの原子数との比（Siの原子数/ Niの原子数）が 0. 9以上 1. 1以下で あることが好ましい。
[0011] また、本発明は、 SiC半導体上に第 INi層を形成する工程と、第 INi層上に Au層 または Pt層からなる金属層を形成する工程と、金属層上に第 2Ni層を形成する工程 と、第 INi層と金属層と第 2Ni層との積層体を熱処理する工程と、を含む、 SiC半導 体用ォーミック電極の製造方法である。このような構成とすることによつても、 n型 SiC 半導体および p型 SiC半導体の双方とォーミック接触をとることができるとともに、電極 の表面荒れの発生を低減し、 SiC半導体の浸食を低減することができる SiC半導体 用ォーミック電極を製造することができる。
[0012] また、本発明は、 SiC半導体上に S漏を形成する工程と、 Si層上に第 INi層を形成 する工程と、第 INi層上に Au層または Pt層からなる金属層を形成する工程と、金属 層上に第 2N漏を形成する工程と、 Si層と第 1N漏と金属層と第 2N漏との積層体を 熱処理する工程と、を含む、 SiC半導体用ォーミック電極の製造方法である。このよう な構成とすることによつても、 n型 SiC半導体および p型 SiC半導体の双方とォーミック 接触をとること力 Sできるとともに、電極の表面荒れの発生を低減し、 SiC半導体の浸食 を低減することができる SiC半導体用ォーミック電極を製造することができる。ここで、 本発明の SiC半導体用ォーミック電極の製造方法においては、 Si層を構成する Siの 原子数と第 INi層を構成する Niの原子数との比（Siの原子数/ Niの原子数）が 0. 9 以上 1. 1以下であることが好ましい。
[0013] また、本発明は、 SiC半導体上に Siと Niとの混合層を形成する工程と、混合層上に Au層または Pt層からなる金属層を形成する工程と、金属層上に Ni層を形成するェ 程と、混合層と金属層と Ni層との積層体を熱処理する工程と、を含む、 SiC半導体用 ォーミック電極の製造方法である。このような構成とすることによつても、 n型 SiC半導 体および p型 SiC半導体の双方とォーミック接触をとることができるとともに、電極の表 面荒れの発生を低減し、 SiC半導体の浸食を低減することができる SiC半導体用ォ 一ミック電極を製造することができる。ここで、本発明の SiC半導体用ォーミック電極 の製造方法においては、混合層中における Siの原子数と Niの原子数との比（Siの原 子数/ Niの原子数）が 0. 9以上 1. 1以下であることが好ましい。
[0014] また、本発明は、 p型 SiC半導体領域と n型 SiC半導体領域とを有する半導体装置 であって、 p型 SiC半導体領域上に上記の SiC半導体用ォーミック電極が形成され、 n型 SiC半導体領域上に上記の SiC半導体用ォーミック電極が形成されている半導 体装置である。このような構成の半導体装置においては、 n型 SiC半導体および p型 SiC半導体の双方とォーミック接触をとることができるとともに、電極の表面荒れの発 生を低減し、 SiC半導体の浸食を低減することができ、さらには、 p型 SiC半導体領域 および n型 SiC半導体領域のそれぞれに対してォーミック接触をとる電極を同時に形 成すること力 Sでさる。
[0015] さらに、本発明は、 p型 SiC半導体領域上への上記の SiC半導体用ォーミック電極 の形成と、 n型 SiC半導体領域上への上記の SiC半導体用ォーミック電極の形成と、 1S 同時に行なわれる、半導体装置の製造方法である。このような構成とすることによ つて、 n型 SiC半導体および p型 SiC半導体の双方とォーミック接触をとることができる とともに、電極の表面荒れの発生を低減し、 SiC半導体の浸食を低減することができ る半導体装置を製造することができ、さらには、 p型 SiC半導体領域および n型 SiC半 導体領域のそれぞれに対してォーミック接触をとる電極を同時に形成することができ 発明の効果 [0016] 本発明によれば、 n型 SiC半導体および p型 SiC半導体の双方とォーミック接触をと ることができるとともに、電極の表面荒れの発生を低減し、 SiC半導体の浸食を低減 することができる SiC半導体用ォーミック電極、 SiC半導体用ォーミック電極の製造方 法、その SiC半導体用ォーミック電極を用いた半導体装置およびその半導体装置の 製造方法を提供することができる。
図面の簡単な説明
[0017] [図 1]本発明の SiC半導体用ォーミック電極の好ましい一例の模式的な断面図である
〇
[図 2]本発明の SiC半導体用ォーミック電極を製造する方法の好ましい一例を図解す るための模式的な断面図である。
[図 3]本発明の SiC半導体用ォーミック電極を製造する方法の他の好ましい一例を図 解するための模式的な断面図である。
[図 4]本発明の SiC半導体用ォーミック電極を製造する方法の他の好ましい一例を図 解するための模式的な断面図である。
[図 5]本発明の SiC半導体用ォーミック電極を製造する方法の他の好ましい一例を図 解するための模式的な断面図である。
符号の説明
[0018] 1 SiC半導体、 2 SiC半導体用ォーミック電極、 3 Si層、 4 Ni層、 4a 第 INi層 、 4b 第 2Ni層、 5 Au層、 6 混合層。
発明を実施するための最良の形態
[0019] 以下、本発明の実施の形態について説明する。なお、本発明の図面において、同 一の参照符号は、同一部分または相当部分を表わすものとする。
[0020] (実施の形態 1)
図 1に、本発明の SiC半導体用ォーミック電極の好ましい一例の模式的な断面図を 示す。ここで、 SiC半導体用ォーミック電極 2は、 SiC半導体 1上に形成されており、 S iC半導体用ォーミック電極 2は SiC半導体 1に対してォーミック接触をとつて!/、る。な お、本発明において、 SiC半導体 1の導電型は、 n型または p型のいずれであっても よい。 [0021] 以下、図 2 (a)〜（c)の模式的断面図を参照して、本発明の SiC半導体用ォーミック 電極を製造する方法の好ましい一例について説明する。まず、図 2 (a)に示すように 、 SiC半導体 1上に Si層 3を形成する。なお、 Si層 3は、たとえば蒸着法またはスパッ タ法などの従来から公知の方法で形成することができる。
[0022] 次に、図 2 (b)に示すように、 Si層 3上に Ni層 4を形成する。なお、 Ni層 4は、たとえ ば蒸着法またはスパッタ法などの従来力 公知の方法で形成することができる。
[0023] その後、 Si層 3と Ni層 4の積層体は加熱されることによって熱処理される。この熱処 理によって、 Si層 3と Ni層 4の積層体はシリサイド化され、 Siと Niとを含む図 2 (c)に示 す SiC半導体用ォーミック電極 2が形成される。なお、シリサイド化とは、 Siと Si以外 の金属との合金を形成することを!/、う。
[0024] ここで、 Si層 3を構成する Siの原子数と Ni層 4を構成する Niの原子数との比（Siの 原子数/ Niの原子数）が 0. 9以上 1. 1以下であることが好ましぐ 0. 95以上 1. 05 以下であることがより好ましい。 Si層 3を構成する Siの原子数と Ni層 4を構成する Ni の原子数との比（Siの原子数/ Niの原子数）が 0. 9未満である場合には上記熱処 理によって SiC半導体 1が浸食されるおそれがあり、 1. 1よりも大きい場合には Si層 3 の一部が上記熱処理後に未反応のまま残るおそれがある。
[0025] また、 Si層 3を構成する Siの原子数と Ni層 4を構成する Niの原子数との比（Siの原 子数/ Niの原子数）が 0. 95以上 1. 05以下である場合には上記熱処理によって Si C半導体 1が浸食されることなぐ Siおよび Niが全体により均一に分散した均質な Si C半導体用ォーミック電極 2を形成することができる傾向にある。
[0026] また、 SiC半導体用ォーミック電極 2中における Siの原子数と Niの原子数との比（Si の原子数/ Niの原子数）が 0. 9以上 1. 1以下であることが好ましぐ 0. 95以上 1. 0 5以下であることがより好ましい。 SiC半導体用ォーミック電極 2中における Siの原子 数と Niの原子数との比（Siの原子数/ Niの原子数）が 0. 9未満である場合には SiC 半導体用ォーミック電極 2が数種のシリサイドからなる不均質な合金層となるおそれ があり、 1. 1よりも大きい場合には SiC半導体用ォーミック電極 2がシリサイドと未反応 の Siとからなる不均質な合金層となるおそれがある。
[0027] また、 SiC半導体用ォーミック電極 2中における Siの原子数と Niの原子数との比（Si の原子数/ Niの原子数）が 0. 95以上 1. 05以下である場合には Siおよび Niが全体 により均一に分散した均質な SiC半導体用ォーミック電極 2を形成することができる傾 向にある。
[0028] また、 SiC半導体用ォーミック電極 2中における Siの原子数と Niの原子数との比（Si の原子数/ Niの原子数）が 0. 9以上 1. 1以下、特に 0. 95以上 1. 05以下である場 合には SiC半導体用ォーミック電極 2の表面荒れが減少する傾向にある。そのため、 SiC半導体用ォーミック電極 2の表面とその表面上に形成される配線金属層との接 触抵抗が小さくなるとともに、 SiC半導体用ォーミック電極 2と配線金属層との接着強 度が増加する傾向にある。
[0029] また、 Si層 3の厚みと Ni層 4の厚みとの合計厚みは 50nm以上 lOOnm以下である ことが好ましい。 Si層 3の厚みと Ni層 4の厚みとの合計厚みが 50nm未満である場合 には形成される SiC半導体用ォーミック電極 2が電極形成領域全体を覆わないおそ れがあり、 Si層 3の厚みと Ni層 4の厚みとの合計厚みが lOOnmを超える場合には Si C半導体用ォーミック電極 2の抵抗が大きくなるおそれがある。
[0030] また、 Si層 3と Ni層 4の積層体の熱処理温度は 900°C以上であることが好ましぐ 9 50°C以上であることがより好ましい。 Si層 3と N漏 4の積層体の熱処理温度が 900°C 未満である場合には SiC半導体用ォーミック電極 2の形成時におけるシリサイド化が 不十分となるおそれがあり、 Si層 3と Ni層 4の積層体の熱処理温度が 950°C以上で ある場合には SiC半導体用ォーミック電極 2の形成時におけるシリサイド化が十分に 行なわれる傾向にある。
[0031] また、 S漏 3と Ni層 4の積層体の熱処理温度は 1100°C以下であることが好ましぐ
1050°C以下であることがより好ましい。 Si層 3と Ni層 4の積層体の熱処理温度が 110 0°Cよりも高い場合には SiC半導体用ォーミック電極 2が損傷するおそれがあり、 Si層 3と Ni層 4の積層体の熱処理温度が 1050°C以下である場合には SiC半導体用ォー ミック電極 2の損傷を低減することができる傾向にある。
[0032] また、 Si層 3と Ni層 4の積層体の熱処理時間は 1分以上 5分以下であることが好まし い。 Si層 3と Ni層 4の積層体の熱処理時間が 1分未満である場合には SiC半導体用 ォーミック電極 2の形成時におけるシリサイド化が不十分となるおそれがあり、 Si層 3と Ni層 4の積層体の熱処理時間が 5分を超える場合には SiC半導体用ォーミック電極 2が損傷するおそれがある。
[0033] このようにして得られた SiC半導体用ォーミック電極 2は、 n型 SiC半導体および p型 SiC半導体の双方とォーミック接触をとることができるとともに、電極の表面荒れの発 生が低減し、 SiC半導体 1の浸食を低減することができる。
[0034] なお、上記においては、 Si層 3と Ni層 4を積層した後に熱処理をして SiC半導体用 ォーミック電極 2を形成したが、本発明においては、 Siからなるターゲットと Niからなる ターゲットを同時にスパッタするなどの手法により Siと Niの混合層を形成した後に、こ の混合層を熱処理することによって、この混合層をシリサイド化して、 Siと Niとを含む SiC半導体用ォーミック電極 2を形成することもできる。
[0035] また、上記の混合層の厚みは、 50nm以上 lOOnm以下であることが好ましい。上記 の混合層の厚みが 50nm未満である場合には形成される SiC半導体用ォーミック電 極 2が電極形成領域全体を覆わないおそれがあり、 lOOnmを超える場合には SiC半 導体用ォーミック電極 2の抵抗が大きくなるおそれがある。
[0036] また、上記の混合層中における Siの原子数と Niの原子数との比（Siの原子数/ Ni の原子数）は 0. 9以上 1. 1以下であることが好ましぐ 0. 95以上 1. 05以下であるこ とがより好ましい。上記の混合層中における Siの原子数と Niの原子数との比（Siの原 子数/ Niの原子数）が 0. 9未満である場合には SiC半導体用ォーミック電極 2が数 種のシリサイドからなる不均質な合金層となるおそれがあり、 1. 1よりも大きい場合に は SiC半導体用ォーミック電極 2がシリサイドと、未反応の Siと、からなる不均質な合 金層となるおそれがある。
[0037] また、上記の混合層中における Siの原子数と Niの原子数との比（Siの原子数/ Ni の原子数）が 0. 95以上 1. 05以下である場合には Siおよび Niが全体により均一に 分散した均質な SiC半導体用ォーミック電極 2を形成することができる傾向にある。
[0038] また、上記の混合層中における Siの原子数と Niの原子数との比（Siの原子数/ Ni の原子数）が 0. 9以上 1. 1以下、特に 0. 95以上 1. 05以下である場合には SiC半 導体用ォーミック電極 2の表面荒れが減少する傾向にある。そのため、 SiC半導体用 ォーミック電極 2の表面とその表面上に形成される配線金属層との接触抵抗が小さく なるとともに、 SiC半導体用ォーミック電極 2と配線金属層との接着強度が増加する傾 向にある。
[0039] また、上記の混合層の熱処理温度は 900°C以上であることが好ましぐ 950°C以上 であることがより好ましい。上記の混合層の熱処理温度が 900°C未満である場合には SiC半導体用ォーミック電極 2の形成時におけるシリサイド化が不十分となるおそれ があり、上記の混合層の熱処理温度が 950°C以上である場合には SiC半導体用ォ 一ミック電極 2の形成時におけるシリサイド化が十分に行なわれる傾向にある。
[0040] また、上記の混合層の熱処理温度は 1100°C以下であることが好ましぐ 1050°C以 下であることがより好まし!/、。上記の混合層の熱処理温度が 1100°Cよりも高!/、場合 には SiC半導体用ォーミック電極 2が損傷するおそれがあり、上記の混合層の熱処 理温度が 1050°C以下である場合には SiC半導体用ォーミック電極 2の損傷を低減 することができる傾向にある。
[0041] また、上記の混合層の熱処理時間は 1分以上 5分以下であることが好ましい。上記 の混合層の熱処理時間が 1分未満である場合には SiC半導体用ォーミック電極 2の 形成時におけるシリサイド化が不十分となるおそれがあり、上記の混合層の熱処理時 間が 5分を超える場合には SiC半導体用ォーミック電極 2が損傷するおそれがある。
[0042] (実施の形態 2)
以下、図 3 (a)〜（d)の模式的断面図を参照して、本発明の SiC半導体用ォーミック 電極を製造する方法の好まし!/、他の一例につ!/、て説明する。
[0043] まず、図 3 (a)に示すように、 SiC半導体 1上に第 INi層 4aを形成する。なお、第 1N i層 4aは、たとえば蒸着法またはスパッタ法などの従来力 公知の方法で形成するこ と力 Sできる。
[0044] 次に、図 3 (b)に示すように、第 INi層 4a上に Au層 5を形成する。なお、 Au層 5は、 たとえば蒸着法またはスパッタ法などの従来から公知の方法で形成することができる
〇
[0045] 続いて、図 3 (c)に示すように、 Au層 5上に第 2Ni層 4bを形成する。ここで、第 2Ni 層 4bは、たとえば蒸着法またはスパッタ法などの従来から公知の方法で形成すること ができる。 [0046] その後、第 INi層 4aと Au層 5と第 2Ni層 4bの積層体は加熱されることによって熱処 理される。この熱処理によって、 Siと Niとを含み、さらに Auを含む図 3 (d)に示す SiC 半導体用ォーミック電極 2が形成される。
[0047] 上記の熱処理によって、 SiC半導体 1に接している第 INi層 4a中に SiC半導体 1か ら Siが拡散してシリサイド化する力 Au層 5はシリサイド化しない。したがって、 Au層 5の形成により、 SiC半導体 1に接している第 INi層 4aのシリサイド化を容易に制御す ること力 S可倉 となる。
[0048] ここで、第 2Ni層 4bの厚みは 50nm以上 lOOnm以下であることが好ましい。第 2Ni 層 4bの厚みが 50nm未満の場合には形成される SiC半導体用ォーミック電極 2が電 極形成領域全体を覆わないおそれがあり、 lOOnmを超える場合には SiC半導体用 ォーミック電極 2の抵抗が大きくなるおそれがある。
[0049] また、 Au層 5の厚みは 20nm以上 30nm以下であることが好ましい。 Au層 5の厚み 力 ¾Onm未満である場合には Au層 5を透過して Siが第 2Ni層 4bに拡散して第 2Ni 層 4bがシリサイド化するおそれがあり、 30nmを超える場合には形成される SiC半導 体用ォーミック電極 2の抵抗が大きくなるおそれがある。
[0050] また、第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理温度は 900°C以上であ ること力 S好ましく、 950°C以上であることがより好ましい。第 1N漏 4aと Au層 5と第 2Ni 層 4bの積層体の熱処理温度が 900°C未満である場合には SiC半導体用ォーミック 電極 2の形成時におけるシリサイド化が不十分となるおそれがあり、第 INi層 4aと Au 層 5と第 2Ni層 4bの積層体の熱処理温度が 950°C以上である場合には SiC半導体 用ォーミック電極 2の形成時におけるシリサイド化が十分に行なわれる傾向にある。
[0051] また、第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理温度は 1100°C以下で あること力 S好ましく、 1050°C以下であることがより好ましい。第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理温度が 1100°Cよりも高い場合には SiC半導体用ォーミ ック電極 2が損傷するおそれがあり、第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の 熱処理温度が 1050°C以下である場合には SiC半導体用ォーミック電極 2の損傷を 低減することができる傾向にある。
[0052] また、第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理時間は 1分以上 5分以 下であることが好ましい。第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理時間 力 ^分未満である場合には SiC半導体用ォーミック電極 2の形成時におけるシリサイ ド化が不十分となるおそれがあり、第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱 処理時間が 5分を超える場合には SiC半導体用ォーミック電極 2が損傷するおそれ 力 sある。
[0053] このようにして得られた SiC半導体用ォーミック電極 2は、 n型 SiC半導体および p型
SiC半導体の双方とォーミック接触をとることができるとともに、電極の表面荒れの発 生が低減し、 SiC半導体 1の浸食を低減することができる。
[0054] なお、上記においては、 Au層 5を形成した力 本発明においては Au層 5に代えて
Pt層を形成してもよい。 Pt層も Au層 5と同様にシリサイド化されないためである。この とき、 Pt層の厚みは、 Au層 5を用いた場合と同様の理由により、 20nm以上 30nm以 下であることが好ましい。
[0055] (実施の形態 3)
以下、図 4 (a)〜（e)の模式的断面図を参照して、本発明の SiC半導体用ォーミック 電極を製造する方法の好まし!/、他の一例につ!/、て説明する。
[0056] まず、図 4 (a)に示すように、 SiC半導体 1上に S漏 3を形成する。次に、図 4 (b)に 示すように、 S漏 3上に第 INi層 4aを形成する。
[0057] 次いで、図 4 (c)に示すように、第 INi層 4a上に Au層 5を形成する。続いて、図 4 (d
)に示すように、 Au層 5上に第 2Ni層 4bを形成する。
[0058] その後、 Si層 3と第 INi層 4aと Au層 5と第 2Ni層 4bの積層体は加熱されることによ つて熱処理される。この熱処理によって、 Siと Niとを含み、さらに Auを含む図 4 (e)に 示す SiC半導体用ォーミック電極 2が形成される。
[0059] このようにして得られた SiC半導体用ォーミック電極 2は、 n型 SiC半導体および p型
SiC半導体の双方とォーミック接触をとることができるとともに、電極の表面荒れの発 生が低減し、 SiC半導体 1の浸食を低減することができる。
[0060] ここで、上記の熱処理によって、 SiC半導体 1に接している Si層 3から Siが拡散して
Si層 3と第 INi層 4aはシリサイド化する力 Au層 5はシリサイド化しない。したがって、
Au層 5の形成により、 SiC半導体 1に接している Si層 3と第 INi層 4aとのシリサイド化 を容易に制御することが可能となる。
[0061] また、 Si層 3と第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理温度は 900°C 以上であることが好ましぐ 950°C以上であることがより好ましい。 Si層 3と第 INi層 4a と Au層 5と第 2Ni層 4bの積層体の熱処理温度が 900°C未満である場合には SiC半 導体用ォーミック電極 2の形成時におけるシリサイド化が不十分となるおそれがあり、 Si層 3と第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理温度が 950°C以上で ある場合には SiC半導体用ォーミック電極 2の形成時におけるシリサイド化が十分に 行なわれる傾向にある。
[0062] また、 Si層 3と第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理温度は 1100 °C以下であることが好ましぐ 1050°C以下であることがより好ましい。 Si層 3と第 INi 層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理温度が 1100°Cよりも高い場合には Si C半導体用ォーミック電極 2が損傷するおそれがあり、 Si層 3と第 INi層 4aと Au層 5と 第 2Ni層 4bの積層体の熱処理温度が 1050°C以下である場合には SiC半導体用ォ 一ミック電極 2の損傷を低減することができる傾向にある。
[0063] また、 Si層 3と第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理時間は 1分以 上 5分以下であることが好ましい。 Si層 3と第 INi層 4aと Au層 5と第 2Ni層 4bの積層 体の熱処理時間が 1分未満である場合には SiC半導体用ォーミック電極 2の形成時 におけるシリサイド化が不十分となるおそれがあり、 Si層 3と第 INi層 4aと Au層 5と第 2Ni層 4bの積層体の熱処理時間が 5分を超える場合には SiC半導体用ォーミック電 極 2が損傷するおそれがある。
[0064] なお、その他の説明は、実施の形態 1および実施の形態 2と同様である。
(実施の形態 4)
以下、図 5 (a)〜（d)の模式的断面図を参照して、本発明の SiC半導体用ォーミック 電極を製造する方法の好まし!/、他の一例につ!/、て説明する。
[0065] まず、図 5 (a)に示すように、たとえば Siからなるターゲットと Niからなるターゲットを 同時にスパッタするなどの手法により SiC半導体 1上に Siと Niの混合層 6を形成する
〇
[0066] ここで、上記の混合層 6中における Siの原子数と Niの原子数との比（Siの原子数/ Niの原子数）は、上記の実施の形態 1に記載されている理由と同様の理由により、 0 . 9以上 1. 1以下であることが好ましぐ 0. 95以上 1. 05以下であることがより好まし い。
[0067] 次に、図 5 (b)に示すように、混合層 6上に Au層 5を形成する。次いで、図 5 (c)に 示すように、 Au層 5上に Ni層 4を形成する。
[0068] その後、混合層 6と Au層 5と Ni層 4の積層体は加熱されることによって熱処理される 。この熱処理によって、 Siと Niとの混合層がシリサイド化し、 Siと Niとの混合層と Au層 と Ni層とを含む図 5 (d)に示す SiC半導体用ォーミック電極 2が形成される。
[0069] また、混合層 6と Au層 5と Ni層 4の積層体の熱処理温度は 900°C以上であることが 好ましぐ 950°C以上であることがより好ましい。混合層 6と Au層 5と Ni層 4の積層体 の熱処理温度が 900°C未満である場合には SiC半導体用ォーミック電極 2の形成時 におけるシリサイド化が不十分となるおそれがあり、混合層 6と Au層 5と N漏 4の積層 体の熱処理温度が 950°C以上である場合には SiC半導体用ォーミック電極 2の形成 時におけるシリサイド化が十分に行なわれる傾向にある。
[0070] また、混合層 6と Au層 5と Ni層 4の積層体の熱処理温度は 1100°C以下であること が好ましぐ 1050°C以下であることがより好ましい。混合層 6と Au層 5と Ni層 4の積層 体の熱処理温度が 1100°Cよりも高い場合には SiC半導体用ォーミック電極 2が損傷 するおそれがあり、混合層 6と Au層 5と Ni層 4の積層体の熱処理温度が 1050°C以 下である場合には SiC半導体用ォーミック電極 2の損傷を低減することができる傾向 にめ ·ο。
[0071] また、混合層 6と Au層 5と Ni層 4の積層体の熱処理時間は 1分以上 5分以下である ことが好ましい。混合層 6と Au層 5と Ni層 4の積層体の熱処理時間力 分未満である 場合には SiC半導体用ォーミック電極 2の形成時におけるシリサイド化が不十分とな るおそれがあり、混合層 6と Au層 5と Ni層 4の積層体の熱処理時間が 5分を超える場 合には SiC半導体用ォーミック電極 2が損傷するおそれがある。
[0072] このようにして得られた SiC半導体用ォーミック電極 2は、 n型 SiC半導体および p型 SiC半導体の双方とォーミック接触をとることができるとともに、電極の表面荒れの発 生が低減し、 SiC半導体 1の浸食を低減することができる。 [0073] なお、その他の説明は、実施の形態 1、実施の形態 2および実施の形態 3と同様で ある。
[0074] (半導体装置）
上記のようにして得ることができる本発明の SiC半導体用ォーミック電極は、 p型 Si C半導体領域と n型 SiC半導体領域とを有する半導体装置に好適に用いることができ
[0075] すなわち、本発明の SiC半導体用ォーミック電極は、 p型 SiC半導体領域および n 型 SiC半導体領域のそれぞれに対してォーミック接触をとる。したがって、上記の半 導体装置の製造工程にお!/、て、 p型 SiC半導体領域と n型 SiC半導体領域とをそれ ぞれ露出させた後に、 P型 SiC半導体領域と n型 SiC半導体領域のそれぞれに本発 明の SiC半導体用ォーミック電極を同時に形成することによって、電極形成工程の簡 略化を図ることができる。
[0076] このような本発明の半導体装置としては、たとえば接合型電界効果トランジスタ、 M OS型電界効果トランジスタまたはバイポーラトランジスタなどが挙げられる。
実施例
[0077] (実施例 1)
SiC半導体として、口径 2インチの 4H— SiC半導体基板上に n型 4H— SiC半導体 層を 2 a mの厚みでェピタキシャル成長させたものと p型 4H— SiC半導体層を 2 μ m の厚みでェピタキシャル成長させたものとを用意した。ここで、 n型 4H— SiC半導体 層には、 n型不純物として窒素がドープされ、 n型 4H— SiC半導体層における n型不 純物濃度は 1. 4 X 1019cm— 3であった。また、 p型 4H— SiC半導体層には、 p型不純 物としてアルミニウムがドープされ、 p型 4H— SiC半導体層における p型不純物濃度 は 5· 0 X 1018cm— 3であった。
[0078] 上記の n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面を洗浄 した後、これらの SiC半導体層のそれぞれの表面上にフォトリソグラフィ技術を用いて 、これらの SiC半導体層の表面の一部が露出しているレジストパターンを形成した。
[0079] そして、 n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面上にス パッタ法により Si層を 48nmの厚みで形成した。 [0080] 次に、 Si層上に、スパッタ法により Ni層を 26nmの厚みで形成した。ここで、上記の Si層および Ni層と同一の方法および同一の条件で別途形成した Si層および Ni層に つ!/、て、 Si層を構成する Siの原子数と Ni層を構成する Niの原子数との比をォージェ 電子分光分析法により測定した。その結果、 n型 4H— SiC半導体層の表面上に形 成された Si層および N漏と p型 4H— SiC半導体基板の表面上に形成された Si層お よび Ni層とのいずれにおいても、 Si層を構成する Siの原子数と Ni層を構成する Niの 原子数との比（Siの原子数/ Niの原子数）は 1. 02であることが確認された。
[0081] その後、リフトオフによりレジストパターンを除去して、 n型 4H— SiC半導体層と p型
4H— SiC半導体層のそれぞれの表面上にパターンユングされた Si層と Ni層の積層 体を形成した。
[0082] その後、 Si層と Ni層の積層体が形成された n型 4H— SiC半導体層を有する 4H— SiC半導体基板と Si層と Ni層の積層体が形成された p型 4H— SiC半導体層を有す る 4H— SiC半導体基板とをそれぞれチャンバ内に入れ、アルゴン雰囲気中で、 100 0°Cで 2分間の加熱をして熱処理を行なった。これにより、 n型 4H— SiC半導体層と p 型 4H— SiC半導体層のそれぞれの表面上に Siと Niを含む実施例 1の電極を形成し た。
[0083] このようにして形成した実施例 1の電極を目視により観察したところ、 n型 4H— SiC 半導体層の表面上に形成された実施例 1の電極の表面荒れおよび p型 4H— SiC半 導体層の表面上に形成された実施例 1の電極の表面荒れならびに n型 4H— SiC半 導体層の浸食および p型 4H— SiC半導体層の浸食はいずれも確認されなかった。
[0084] また、隣接する実施例 1の電極間に電流を流すことにより、 n型 4H— SiC半導体層 および p型 4H— SiC半導体層の表面上に形成された実施例 1の電極の電流電圧特 性をそれぞれ測定した。その結果、 n型 4H— SiC半導体層の表面上に形成された実 施例 1の電極および p型 4H— SiC半導体層の表面上に形成された実施例 1の電極 のレ、ずれにつ!/、てもォーミック特性を示すことが確認された。
[0085] なお、上記と同一の方法および同一の条件により別途作製した実施例 1の電極に ついて、ォージェ電子分光分析法によりその組成を分析したところ、実施例 1の電極 を構成する Siの原子数と Niの原子数との比（Siの原子数/ Niの原子数）は 1. 01で あることが確認された。
[0086] (実施例 2)
実施例 1と同様にして、実施例 1と同一のレジストパターンが形成された n型 4H— S iC半導体層を有する 4H— SiC半導体基板と p型 4H— SiC半導体層を有する 4H— SiC半導体基板とをそれぞれ作製した。
[0087] そして、 n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面上に Si 力、らなるターゲットおよび Niからなるターゲットを同時にスパッタすることにより、 Siと N iとの混合層を 80nmの厚みで形成した。ここで、この混合層と同一の方法および同 一の条件で別途形成した混合層を構成する Siの原子数と Niの原子数との比をォー ジェ電子分光分析法により測定した。その結果、 n型 4H— SiC半導体層の表面上に 形成された混合層および P型 4H— SiC半導体層の表面上に形成された混合層のい ずれにおいても、混合層を構成する Siの原子数と Niの原子数との比（Siの原子数/ Niの原子数）は 1. 03であることが確認された。
[0088] その後、リフトオフによりレジストパターンを除去して、 n型 4H— SiC半導体層と p型
4H— SiC半導体層のそれぞれの表面上にパターンユングされた Siと Niとを含む混 合層を形成した。
[0089] そして、 Siと Niとを含む混合層が形成された n型 4H— SiC半導体層を有する 4H— SiC半導体基板と p型 4H— SiC半導体層を有する 4H— SiC半導体基板をそれぞれ チャンバ内に入れ、アルゴン雰囲気中で、 1000°Cで 2分間加熱して熱処理を行なつ た。これにより、 n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面 上に Siと Niを含む実施例 2の電極を形成した。
[0090] そして、上記のようにして作製した実施例 2の電極を目視により実施例 1と同一の基 準で観察したところ、 n型 4H— SiC半導体層の表面上に形成された実施例 2の電極 の表面荒れおよび P型 4H— SiC半導体層の表面上に形成された実施例 2の電極の 表面荒れならびに n型 4H— SiC半導体層の浸食および p型 4H— SiC半導体層の浸 食は!/、ずれも確認されなかった。
[0091] また、隣接する実施例 2の電極間に電流を流すことにより、 n型 4H— SiC半導体層 および p型 4H— SiC半導体層の表面上に形成された実施例 2の電極の電流電圧特 性をそれぞれ測定した。その結果、 n型 4H— SiC半導体層の表面上に形成された実 施例 2の電極および p型 4H— SiC半導体層の表面上に形成された実施例 2の電極 のレ、ずれにつ!/、てもォーミック特性を示すことが確認された。
[0092] なお、上記と同一の方法および同一の条件により別途作製した実施例 2の電極に ついて、ォージェ電子分光分析法によりその組成を分析したところ、実施例 2の電極 を構成する Siの原子数と Niの原子数との比（Siの原子数/ Niの原子数）は 1. 02で あることが確認された。
[0093] (実施例 3)
実施例 1と同様にして、実施例 1と同一のレジストパターンが形成された n型 4H— S iC半導体層を有する 4H— SiC半導体基板と p型 4H— SiC半導体層を有する 4H— SiC半導体基板とをそれぞれ作製した。
[0094] そして、 n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面上に真 空蒸着法により第 INi層を 50nmの厚みで形成した。次に、第 INi層上に、真空蒸着 法により Au層を 30nmの厚みで形成した。次いで、 Au層上に、真空蒸着法により第 2Ni層を 50nmの厚みで形成した。
[0095] その後、リフトオフによりレジストパターンを除去して、 n型 4H— SiC半導体層と p型
4H— SiC半導体層のそれぞれの表面上にパターンユングされた第 INi層と Au層と 第 2Ni層からなる積層体を形成した。
[0096] そして、第 INi層と Au層と第 2Ni層からなる積層体が形成された n型 4H— SiC半 導体層を有する 4H— SiC半導体基板と p型 4H— SiC半導体層を有する 4H— SiC 半導体基板をそれぞれチャンバ内に入れ、アルゴン雰囲気中で、 1000°Cで 2分間 の加熱をして熱処理を行なった。これにより、 n型 4H— SiC半導体層と p型 4H— SiC 半導体層のそれぞれの表面上に Siと Niとを含み、さらに Auを含む実施例 3の電極を 形成した。
[0097] そして、上記のようにして作製した実施例 3の電極を目視により実施例 1と同一の基 準で観察したところ、 n型 4H— SiC半導体層の表面上に形成された実施例 3の電極 の表面荒れおよび P型 4H— SiC半導体層の表面上に形成された実施例 3の電極の 表面荒れならびに n型 4H— SiC半導体層の浸食および p型 4H— SiC半導体層の浸 食は!/、ずれも確認されなかった。
[0098] また、隣接する実施例 3の電極間に電流を流すことにより、 n型 4H— SiC半導体層 および p型 4H— SiC半導体層の表面上に形成された実施例 3の電極の電流電圧特 性をそれぞれ測定した。その結果、 n型 4H— SiC半導体層の表面上に形成された実 施例 3の電極および p型 4H— SiC半導体層の表面上に形成された実施例 3の電極 のレ、ずれにつ!/、てもォーミック特性を示すことが確認された。
[0099] (実施例 4)
実施例 1と同様にして、実施例 1と同一のレジストパターンが形成された n型 4H— S iC半導体層を有する 4H— SiC半導体基板と p型 4H— SiC半導体層を有する 4H— SiC半導体基板とをそれぞれ作製した。
[0100] そして、 n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面上にス パッタ法により Si層を 48nmの厚みで形成した。
[0101] 次に、この Si層上にスパッタ法により第 INi層を 26nmの厚みで形成した。ここで、 上記の Si層および第 INi層と同一の方法および同一の条件で別途形成した Si層お よび第 INi層について、 Si層を構成する Siの原子数と第 INi層を構成する Niの原子 数との比をォージェ電子分光分析法により測定した。その結果、 n型 4H— SiC半導 体層の表面上に形成された Si層および第 INi層と p型 4H— SiC半導体層の表面上 に形成された Si層および第 INi層のいずれにおいても、 Si層を構成する Siの原子数 と第 INi層を構成する Niの原子数との比（Siの原子数/ Niの原子数）は 1. 02である ことが確認された。
[0102] 続いて、第 INi層上に、真空蒸着法により Au層を 30nmの厚みで形成した。次い で、 Au層上に、真空蒸着法により第 2Ni層を 50nmの厚みで形成した。
[0103] その後、リフトオフによりレジストパターンを除去して、 n型 4H— SiC半導体層と p型
4H— SiC半導体層のそれぞれの表面上にパターンユングされた Si層と第 INi層と A u層と第 2Ni層からなる積層体を形成した。
[0104] そして、 Si層と第 1N漏と Au層と第 2Ni層からなる積層体が形成された n型 4H— S iC半導体層を有する 4H— SiC半導体基板と p型 4H— SiC半導体層を有する 4H— SiC半導体基板をそれぞれチャンバ内に入れ、アルゴン雰囲気中で、 1000°Cで 2分 間の加熱をして熱処理を行なった。これにより、 n型 4H— SiC半導体層と p型 4H— S iC半導体層のそれぞれの表面上に Siと Niとを含み、さらに Auを含む実施例 4の電 極を形成した。
[0105] そして、上記のようにして作製した実施例 4の電極を目視により実施例 1と同一の基 準で観察したところ、 n型 4H— SiC半導体層の表面上に形成された実施例 4の電極 の表面荒れおよび P型 4H— SiC半導体層の表面上に形成された実施例 4の電極の 表面荒れならびに n型 4H— SiC半導体層の浸食および p型 4H— SiC半導体層の浸 食は!/、ずれも確認されなかった。
[0106] また、隣接する実施例 4の電極間に電流を流すことにより、 n型 4H— SiC半導体層 および p型 4H— SiC半導体層の表面上に形成された実施例 4の電極の電流電圧特 性をそれぞれ測定した。その結果、 n型 4H— SiC半導体層の表面上に形成された実 施例 4の電極および p型 4H— SiC半導体層の表面上に形成された実施例 4の電極 のレ、ずれにつ!/、てもォーミック特性を示すことが確認された。
[0107] (実施例 5)
実施例 1と同様にして、実施例 1と同一のレジストパターンが形成された n型 4H— S iC半導体層を有する 4H— SiC半導体基板と p型 4H— SiC半導体層を有する 4H— SiC半導体基板とをそれぞれ作製した。
[0108] そして、 n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面上に Si 力、らなるターゲットおよび Niからなるターゲットを同時にスパッタすることにより、 Siと N iとの混合層を 80nmの厚みで形成した。ここで、この混合層と同一の方法および同 一の条件で別途形成した混合層を構成する Siの原子数と Niの原子数との比をォー ジェ電子分光分析法により測定した。その結果、 n型 4H— SiC半導体層の表面上に 形成された混合層および P型 4H— SiC半導体層の表面上に形成された混合層のい ずれにおいても、混合層を構成する Siの原子数と Niの原子数との比（Siの原子数/ Niの原子数）は 1. 03であることが確認された。
[0109] 続いて、上記の混合層上に、真空蒸着法により Au層を 30nmの厚みで形成した。
次いで、 Au層上に、真空蒸着法により Ni層を 50nmの厚みで形成した。
[0110] その後、リフトオフによりレジストパターンを除去して、 n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面上にパターンユングされた上記の混合層と Au 層と Ni層からなる積層体を形成した。
[0111] そして、上記の混合層と Au層と Ni層からなる積層体が形成された n型 4H— SiC半 導体層を有する 4H— SiC半導体基板と上記の混合層と Au層と Ni層からなる積層体 が形成された P型 4H— SiC半導体層を有する 4H— SiC半導体基板とをそれぞれチ ヤンバ内に入れ、アルゴン雰囲気中で、 1000°Cで 2分間加熱して熱処理を行なった 。これにより、 n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面上 に Siと Niとを含み、さらに Auを含む実施例 5の電極を形成した。
[0112] そして、上記のようにして作製した実施例 5の電極を目視により実施例 1と同一の基 準で観察したところ、 n型 4H— SiC半導体層の表面上に形成された実施例 5の電極 の表面荒れおよび P型 4H— SiC半導体層の表面上に形成された実施例 5の電極の 表面荒れならびに n型 4H— SiC半導体層の浸食および p型 4H— SiC半導体層の浸 食は!/、ずれも確認されなかった。
[0113] また、隣接する実施例 5の電極間に電流を流すことにより、 n型 4H— SiC半導体層 および p型 4H— SiC半導体層の表面上に形成された実施例 5の電極の電流電圧特 性をそれぞれ測定した。その結果、 n型 4H— SiC半導体層の表面上に形成された実 施例 5の電極および p型 4H— SiC半導体層の表面上に形成された実施例 5の電極 のレ、ずれにつ!/、てもォーミック特性を示すことが確認された。
[0114] (比較例 1)
実施例 1と同様にして、実施例 1と同一のレジストパターンが形成された n型 4H— S iC半導体層を有する 4H— SiC半導体基板と p型 4H— SiC半導体層を有する 4H— SiC半導体基板とをそれぞれ作製した。
[0115] そして、 n型 4H— SiC半導体層と p型 4H— SiC半導体層のそれぞれの表面上に真 空蒸着法により Ni層を lOOnmの厚みで形成した。
[0116] その後、リフトオフによりレジストパターンを除去して、 n型 4H— SiC半導体層と p型
4H— SiC半導体層のそれぞれの表面上にパターンユングされた Ni層を形成した。
[0117] そして、上記の Ni層が形成された n型 4H— SiC半導体層と p型 4H— SiC半導体層 をそれぞれチャンバ内に入れ、アルゴン雰囲気中で、 1000°Cで 2分間の加熱をして 熱処理を行なった。これにより、 n型 4H— SiC半導体層と p型 4H— SiC半導体層の それぞれの表面上に Niを含む比較例 1の電極を形成した。
[0118] そして、上記のようにして作製した比較例 1の電極を目視により実施例 1と同一の基 準で観察したところ、 n型 4H— SiC半導体層の表面上に形成された比較例 1の電極 の表面および p型 4H— SiC半導体層の表面上に形成された比較例 1の電極の表面 は、実施例 1〜5の電極と比べて大きく荒れていることが確認された。
[0119] また、比較例 1の電極が形成された n型 4H— SiC半導体層および p型 4H— SiC半 導体層はレ、ずれも浸食されて!/、ることが確認された。
[0120] したがって、実施例;!〜 5の電極は SiC半導体に対してォーミック電極をとるとともに
、従来の電極と比べて、電極の表面荒れの発生を低減でき、さらに SiC半導体の浸 食を低減すること力 Sできること力 S確言忍された。
[0121] 今回開示された実施の形態および実施例はすべての点で例示であって制限的な ものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求 の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が 含まれることが意図される。
産業上の利用可能性
[0122] 本発明によれば、 n型 SiC半導体および p型 SiC半導体の双方とォーミック接触をと ることができるとともに、電極の表面荒れの発生を低減し、 SiC半導体の浸食を低減 することができる SiC半導体用ォーミック電極、 SiC半導体用ォーミック電極の製造方 法、その SiC半導体用ォーミック電極を用いた半導体装置およびその半導体装置の 製造方法を提供することができる。

Claims

請求の範囲
[1] Siと Niとを含む、 SiC半導体用ォーミック電極（2)。
[2] 前記 SiC半導体用ォーミック電極（2)中における Siの原子数と Niの原子数との比（ Siの原子数/ Niの原子数）が 0. 9以上 1. 1以下であることを特徴とする、請求の範 囲第 1項に記載の SiC半導体用ォーミック電極（2)。
[3] Siと Niとを含み、さらに Auまたは Ptを含む、 SiC半導体用ォーミック電極（2)。
[4] SiC半導体（1)上に形成された Siと Niとの混合層（6)と、前記混合層（6)上に形成 された Au層または Pt層からなる金属層（5)と、前記金属層（5)上に形成された Ni層 (4)と、を含む、請求の範囲第 3項に記載の SiC半導体用ォーミック電極（2)。
[5] SiC半導体（1)上に Si層（3)を形成する工程と、前記 Si層（3)上に Ni層（4)を形成 する工程と、前記 Si層（3)と前記 Ni層（4)の積層体を熱処理する工程と、を含む、 Si C半導体用ォーミック電極（2)の製造方法。
[6] 前記 Si層（3)を構成する Siの原子数と、前記 Ni層（4)を構成する Niの原子数との 比（Siの原子数/ Niの原子数）が 0. 9以上 1. 1以下であることを特徴とする、請求の 範囲第 5項に記載の SiC半導体用ォーミック電極（2)の製造方法。
[7] SiC半導体（1)上に Siと Niとの混合層（6)を形成する工程と、前記混合層（6)を熱 処理する工程と、を含む、 SiC半導体用ォーミック電極（2)の製造方法。
[8] 前記混合層（6)中における Siの原子数と Niの原子数との比（Siの原子数/ Niの原 子数）が 0. 9以上 1. 1以下であることを特徴とする、請求の範囲第 7項に記載の SiC 半導体用ォーミック電極 (2)の製造方法。
[9] SiC半導体（1)上に第 INi層（4a)を形成する工程と、前記第 1N漏（4a)上に Au 層または Pt層からなる金属層（5)を形成する工程と、前記金属層（5)上に第 2Ni層（ 4b)を形成する工程と、前記第 INi層（4a)と前記金属層（5)と前記第 2Ni層（4b)と の積層体を熱処理する工程と、を含む、 SiC半導体用ォーミック電極（2)の製造方法
〇
[10] SiC半導体（1)上に Si層（3)を形成する工程と、前記 Si層（3)上に第 INi層（4a)を 形成する工程と、前記第 INi層（4a)上に Au層または Pt層からなる金属層（5)を形 成する工程と、前記金属層（5)上に第 2Ni層（4b)を形成する工程と、前記 Si層（3) と前記第 INi層（4a)と前記金属層（5)と前記第 2Ni層（4b)との積層体を熱処理する 工程と、を含む、 SiC半導体用ォーミック電極（2)の製造方法。
[11] 前記 Si層（3)を構成する Siの原子数と、前記第 INi層（4a)を構成する Niの原子数 との比（Siの原子数/ Niの原子数）が 0. 9以上 1. 1以下であることを特徴とする、請 求の範囲第 10項に記載の SiC半導体用ォーミック電極（2)の製造方法。
[12] SiC半導体（1)上に Siと Niとの混合層（6)を形成する工程と、前記混合層（6)上に Au層または Pt層からなる金属層（5)を形成する工程と、前記金属層（5)上に Ni層（ 4)を形成する工程と、前記混合層（6)と前記金属層（5)と前記 Ni層（4)との積層体 を熱処理する工程と、を含む、 SiC半導体用ォーミック電極（2)の製造方法。
[13] 前記混合層（6)中における Siの原子数と Niの原子数との比（Siの原子数/ Niの原 子数）が 0. 9以上 1. 1以下であることを特徴とする、請求の範囲第 12項に記載の Si C半導体用ォーミック電極（2)の製造方法。
[14] p型 SiC半導体領域と n型 SiC半導体領域とを有する半導体装置であって、前記 p 型 SiC半導体領域上に請求の範囲第 1項に記載の SiC半導体用ォーミック電極（2) が形成され、前記 n型 SiC半導体領域上に請求の範囲第 1項に記載の SiC半導体用 ォーミック電極（2)が形成されていることを特徴とする、半導体装置。
[15] p型 SiC半導体領域上への請求の範囲第 1項に記載の SiC半導体用ォーミック電 極（2)の形成と、 n型 SiC半導体領域上への請求の範囲第 1項に記載の SiC半導体 用ォーミック電極（2)の形成と、 1S、同時に行なわれることを特徴とする、半導体装置 の製造方法。
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KR1020097007415A KR101283774B1 (ko) 2006-11-02 2007-08-13 ＳｉＣ 반도체용 오믹 전극, ＳｉＣ 반도체용 오믹 전극의 제조 방법, 반도체 장치 및 반도체 장치의 제조 방법
CA002667648A CA2667648A1 (en) 2006-11-02 2007-08-13 Ohmic electrode for sic semiconductor, method of manufacturing ohmic electrode for sic semiconductor, semiconductor device, and method of manufacturing semiconductor device
US12/444,537 US8623752B2 (en) 2006-11-02 2007-08-13 Ohmic electrode for SiC semiconductor, method of manufacturing ohmic electrode for SiC semiconductor, semiconductor device, and method of manufacturing semiconductor device
EP07792459A EP2079101B1 (en) 2006-11-02 2007-08-13 OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, METHOD FOR MANUFACTURE OF OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURE OF SEMICONDUCTOR DEVICE

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062513A (ja) * 2008-08-05 2010-03-18 Toyota Motor Corp 半導体装置及びその製造方法
CN103779419B (zh) * 2008-12-25 2017-01-04 罗姆股份有限公司 半导体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5446148B2 (ja) * 2008-07-02 2014-03-19 富士電機株式会社 炭化珪素半導体装置の製造方法
JP5391643B2 (ja) * 2008-10-22 2014-01-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US8188484B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
JP5369762B2 (ja) * 2009-03-02 2013-12-18 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
EP2560194A4 (en) 2010-04-14 2013-11-20 Sumitomo Electric Industries SEMICONDUCTOR DEVICE OF SILICON CARBIDE AND METHOD FOR MANUFACTURING THE SAME
JP5636752B2 (ja) * 2010-06-15 2014-12-10 日産自動車株式会社 半導体装置及びその製造方法
JP5418466B2 (ja) * 2010-11-01 2014-02-19 住友電気工業株式会社 半導体装置およびその製造方法
US9917171B2 (en) * 2016-07-21 2018-03-13 International Business Machines Corporation Low-resistive, CMOS-compatible, Au-free ohmic contact to N—InP
US10629686B2 (en) 2018-08-02 2020-04-21 Semiconductor Components Industries, Llc Carbon-controlled ohmic contact layer for backside ohmic contact on a silicon carbide power semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106350A (ja) * 1998-09-28 2000-04-11 Sanyo Electric Co Ltd オーミック電極の製造方法及び半導体素子の製造方法
JP2003243323A (ja) * 2001-12-14 2003-08-29 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2005101255A (ja) * 2003-09-25 2005-04-14 Toshiba Corp 高耐圧半導体装置
JP2005167249A (ja) * 2003-12-01 2005-06-23 Samsung Electronics Co Ltd 熱的安定性に優れるシリサイド膜の形成方法、その方法で形成されたシリサイド膜を備える半導体素子と半導体メモリ素子およびそれらの素子の製造方法
JP2006024880A (ja) * 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317190A (en) * 1991-10-25 1994-05-31 International Business Machines Corporation Oxygen assisted ohmic contact formation to N-type gallium arsenide
JP3693300B2 (ja) * 1993-09-03 2005-09-07 日本特殊陶業株式会社 半導体パッケージの外部接続端子及びその製造方法
US6388272B1 (en) * 1996-03-07 2002-05-14 Caldus Semiconductor, Inc. W/WC/TAC ohmic and rectifying contacts on SiC
AU2001255874A1 (en) 2000-05-02 2001-11-12 Case Western Reserve University Method for low temperature formation of stable ohmic contacts to silicon carbide
US6599644B1 (en) * 2000-10-06 2003-07-29 Foundation For Research & Technology-Hellas Method of making an ohmic contact to p-type silicon carbide, comprising titanium carbide and nickel silicide
JP4026339B2 (ja) * 2001-09-06 2007-12-26 豊田合成株式会社 ＳｉＣ用電極及びその製造方法
US20060006393A1 (en) * 2004-07-06 2006-01-12 Ward Allan Iii Silicon-rich nickel-silicide ohmic contacts for SiC semiconductor devices
JP4087365B2 (ja) * 2004-09-14 2008-05-21 新電元工業株式会社 ＳｉＣ半導体装置の製造方法
JP4594113B2 (ja) 2005-01-19 2010-12-08 新電元工業株式会社 半導体装置の製造方法
JP4699812B2 (ja) * 2005-06-07 2011-06-15 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106350A (ja) * 1998-09-28 2000-04-11 Sanyo Electric Co Ltd オーミック電極の製造方法及び半導体素子の製造方法
JP2003243323A (ja) * 2001-12-14 2003-08-29 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2005101255A (ja) * 2003-09-25 2005-04-14 Toshiba Corp 高耐圧半導体装置
JP2005167249A (ja) * 2003-12-01 2005-06-23 Samsung Electronics Co Ltd 熱的安定性に優れるシリサイド膜の形成方法、その方法で形成されたシリサイド膜を備える半導体素子と半導体メモリ素子およびそれらの素子の製造方法
JP2006024880A (ja) * 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"SiC Sosi no Kiso to Ouyou", March 2003, OHMSHA, LTD., pages: 116 - 118
See also references of EP2079101A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062513A (ja) * 2008-08-05 2010-03-18 Toyota Motor Corp 半導体装置及びその製造方法
CN103779419B (zh) * 2008-12-25 2017-01-04 罗姆股份有限公司 半导体装置

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