JP2005101255A - 高耐圧半導体装置 - Google Patents

Abstract

【課題】 ＳｉＣの高耐圧半導体装置において、超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げること。
【解決手段】 高抵抗炭化珪素層１０２と、低抵抗の第１導電型の第１の炭化珪素層１０５ａ、１０５ｂ、１０５ｃと、この層に隣接して設けられたトレンチ１０４ａ、１０４ｂと、トレンチ底面に設けられた第２導電型の第１の炭化珪素領域１０６ａ、１０６ｂと、トレンチ側面に設けられた絶縁層パターン１１５と、低抵抗の第２の炭化珪素層１０１と、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層１１６ｂを有するソース電極１０９ａ、１０９ｂ、１０９ｃと、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層１１６ａを有するゲート電極１０７ａ、１０７ｂと、ドレイン電極１０８とを具備することを特徴とする高耐圧半導体装置。
【選択図】 図１

Description

本発明は、高耐圧半導体装置及びその製造方法に係わり、特に電力制御用の静電誘導トランジスタやバイポーラトランジスタ等の高耐圧半導体装置に関する。

次世代のパワー半導体デバイス材料として炭化珪素（ＳｉＣ）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有し、この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。

かかるＳｉＣの特性を利用した高耐圧半導体装置は種々存在するが、例えば静電誘導トランジスタ（以下ＳＩＴと略す。）が知られている。ＳＩＴは特性の優れた素子であるが、特にトレンチゲート型のものがスイッチングの特性に優れている。ＳｉＣを利用したトレンチゲート型ＳＩＴとしては、特許文献１に記載されたものがある。
特開平９−１７２１８７号公報（図１等）

特許文献１に記載されたトレンチゲート型ＳＩＴでは、以下のような問題点がある。すなわち、トレンチゲート電極とトレンチ底部に設けられたｐ型ＳｉＣ（ゲート領域）との間に大きなバンド不連続が生じ、結果としてゲート電極界面に例えば１０^-2Ω・ｃｍ²以上の接触抵抗が発生してしまう。このような大きな接触抵抗はゲート領域の充放電時定数ＲＣを増加させてしまうため、ＳＩＴのスイッチングの高速化を妨げてしまう。

ここで、パワー半導体デバイスの代表的な応用装置であるインバータ回路を考えた場合、一般にその電力損失の約半分はトランジスタのスイッチング損失によって占められる。すなわち、トランジスタの高速なスイッチング動作を実現できなければ、インバータ回路等ではＳｉＣの物性を活かした低損失化を十分に図ることができないのである。

なお、上記した接触抵抗は、他の素子、例えばトレンチベース型のバイポーラトランジスタやジャンクションバリアショットキーダイオード（ＪＢＳ）等においても同様に存在し、高速なスイッチング動作を実現する上で問題である。

本発明は、上述した課題に鑑みてなされたものであり、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることが可能な高耐圧半導体装置及びその製造方法を提供することを目的とする。

（構成）
上記課題を解決するために、本発明は以下の構成を採用している。

本発明の第１の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素領域と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に
設けられ前記高抵抗炭化珪素層よりも低抵抗の第２の炭化珪素層と、前記第１の炭化珪素層上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するソース電極と、前記第１の炭化珪素領域上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するゲート電極と、前記第２の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする。

本発明の第２の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素領域と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して設けられ前記高抵抗炭化珪素層よりも低抵抗の第２の炭化珪素層と、前記第１の炭化珪素層上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するソース電極と、前記第１の炭化珪素領域上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するゲート電極と、前記第２の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする。

かかる本発明の第１、第２の高耐圧半導体装置において、以下の構成を備えることが好ましい。

（１）前記第２の炭化珪素層は第１導電型であり、前記高耐圧半導体装置は静電誘導トランジスタであること。

（２）前記第２の炭化珪素層は第２導電型であり、前記高耐圧半導体装置は静電誘導サイリスタであること。

本発明の第３の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に設けられた第２導電型の第１の炭化珪素層と、前記第１の炭化珪素層上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第２の炭化珪素層を挟みかつ前記第１の炭化珪素層に達して設けられたトレンチと、前記トレンチの側面に設けられた絶縁層パターンと、前記トレンチの底面に設けられ前記第１の炭化珪素層よりも低抵抗の第２導電型の第１の炭化珪素領域と、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第３の炭化珪素層と、前記第２の炭化珪素層上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するエミッタ電極と、前記第１の炭化珪素領域上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するベース電極と、前記第３の炭化珪素層に設けられたコレクタ電極とを具備することを特徴とする。

本発明の第４の高耐圧半導体装置は、高抵抗炭化珪素層と、この高抵抗炭化珪素層の第１の表面領域に設けられた炭化珪素からなる第１導電型ソース領域及び第１導電型ドレイン領域と、前記第１導電型ソース領域と第１導電型ドレイン領域の間に設けられた炭化珪素からなる第１のチャネル領域と、この第１のチャネル領域上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１導電型ソース領域及び第１導電型ドレイン領域の上にそれぞれ設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層をそれぞれ有する第１のソース電極及びドレイン電極と、を備えた第１のトランジスタと、前記高抵抗炭化珪素層の第２の表面領域に設けられた炭化珪素からなる第２導電型ソース領域及び第２導電型ドレイン領域と、前記第２導電型ソース領域と第２導電型ドレイン領域の間に設けられた炭化珪素からなる第２のチャネル領域と、この第２のチャネル領域上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第２導電型ソース領域及び第２導電型ドレイン領域の上にそれぞれ設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を
それぞれ有する第２のソース電極及びドレイン電極と、を備えた第２のトランジスタと、を具備することを特徴とする。

上記した本発明の第１乃至第４の高耐圧半導体装置において、以下の構成を備えることが好ましい。

（１）前記Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であること。

（２）前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記低抵抗の第１導電型の第１の炭化珪素層は５ｘ１０¹⁹ｃｍ^-3以上のＮ型不純物濃度を有し、前記Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であること。

（３）前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記低抵抗の第１導電型の第２の炭化珪素層は５ｘ１０¹⁹ｃｍ^-3以上のＮ型不純物濃度を有し、前記Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であること。

（４）前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記第１導電型ソース領域及び第１導電型ドレイン領域は５ｘ１０¹⁹ｃｍ^-3以上のＮ型不純物濃度を有し、前記Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であること。

（５）前記高抵抗炭化珪素層の主面が[０００１]面であり、前記トレンチの側壁面が[１１−２０]面、又は[１−１００]のいずれかであること。

（６）前記トレンチはストライプ形状を有し、その長手方向は<１−１００>方向軸、又は<１１−２０>方向軸のいずれかであること。

（作用）
本発明によれば、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする電極が、トレンチ型静電誘導トランジスタやトレンチ型静電誘導サイリスタ等においてはソース電極及びゲート電極として、またトレンチ型バイポーラトランジスタにおいてはエミッタ電極及びベース電極として各々用いられている。そのため各電極の接触抵抗をＰ、Ｎ型電極のいずれにおいても十分に低減することができ、トレンチゲート等を用いた充放電を円滑且つ高速に行うことができる。従って、上記した各素子において、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることが可能となる。

また、トレンチの側面に絶縁層パターンが形成されており、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする電極がトレンチの底面の一導電型の炭化珪素領域に選択的に（自己整合的に）形成されているので、当該炭化珪素領域に対して選択的にゲート電位を印加することができる。一方、トレンチの側面に対しては絶縁膜パターンが存在するため直接ゲート電位が印加されない。このため、トレンチの底面の角部に隣接して位置する炭化珪素領域部分に対してゲート電圧を優先的に印加することができ、当該部分に隣接する高抵抗炭化珪素層内の空乏層の延びを支配的なものとすることができるので、スイッチング特性を向上させることが可能である。

また、相補型ＭＯＳＦＥＴにおいても、各電極の接触抵抗をＰ、Ｎ型電極のいずれにお
いても十分に低減することができ、各電極を通じた充放電を円滑且つ高速に行うことができるので、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることが可能となる。

本発明によれば、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることが可能となる。

以下、本発明の実施形態について図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わるトレンチゲート型の静電誘導トランジスタ（以下ＳＩＴと略す。）の構成を示す断面図である。図２乃至図４は、図１に示す素子の製造方法を示す工程断面図である。本実施形態においては、第１導電型としてＮ型を、また第２導電型としてＰ型を用いた。

図１に示すように、本実施形態のトレンチゲート型ＳＩＴは、Ｎ型高抵抗ＳｉＣ層１０２と、Ｎ型高抵抗ＳｉＣ層１０２の一面に設けられた低抵抗のＮ型のソース領域１０５ａ、１０５ｂ、１０５ｃと、トレンチ１０４ａ、１０４ｂと、トレンチ１０４ａ、１０４ｂの底面に設けられたＰ型拡散領域１０６ａ、１０６ｂと、トレンチ１０４ａ、１０４ｂの側面に設けられたシリコン酸化膜１１５と、Ｎ型高抵抗ＳｉＣ層１０２の他面に設けられた低抵抗のＮ型のドレイン領域１０１とを備えている。さらに、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層１１６ｂとこの上に設けられたＡｌ層はソース電極１０９ａ、１０９ｂ、１０９ｃを構成し、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層１１６ａとこの上に設けられたポリシリコン層１１７はゲート電極１０７ａ、１０７ｂを構成し、ドレイン領域１０１にはドレイン電極１０８が設けられている。

次に、図１に示すトレンチゲート型ＳＩＴの製造方法について説明する。

最初に、図２（ａ）に示すように不純物濃度１×１０¹⁹ｃｍ^-3、厚さ３００μｍのＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）１０１（後のドレイン領域）上に、エピタキシャル成長法により不純物濃度５×１０¹⁵ｃｍ^-3、厚さ８μｍのＮ型高抵抗ＳｉＣ層１０２と、不純物濃度５×１０¹⁸ｃｍ^-3〜１×１０²⁰ｃｍ^-3、厚さ０．３〜１μｍのＮ型低抵抗ＳｉＣ層１０３を順次形成する。但し、ここではＮ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、両不純物を同時に用いてもよい。また、Ｎ型低抵抗層を形成するかわりに、Ｎ型高抵抗層１０２の表面に燐や窒素を、基板温度５００℃程度の下で加速エネルギー１０〜２００ｋｅＶ、総ドーズ５×１０¹⁵ｃｍ^-2の条件で選択的に多段イオン注入し、その後、１６００℃程度の活性化熱処理により表面から深さ約０．３μｍの領域に不純物濃度１×１０²⁰ｃｍ^-3のＮ型低抵抗領域を形成してもよい。

次に、Ｎ型低抵抗層１０３の表面にシリコン酸化膜１１１を形成する。その後、酸化膜１１１の表面にレジスト１１２をスピン塗布し、フォトリソグラフィ技術により、図２(ａ)に示すように、レジスト１１２をパターニングする。パターニングされたレジスト１１２をエッチングマスクとして用い、図２(ｂ)に示すように、ＲＩＥ等の異方性エッチング及びこれに続くＣＤＥ等によるトレンチ内の平滑化処理によりＮ型低抵抗層１０３を貫通し、底部がＮ型高抵抗層１０２に達するトレンチ１０４ａ、１０４ｂを形成する。図面ではトレンチは２個しか記載されていないが、より多数のトレンチが存在する。トレンチ１０４ａ、１０４ｂの形成により、Ｎ型低抵抗層１０３はストライプ状のソース領域１０
５ａ、１０５ｂ、１０５ｃにパターニングされる。ここで例えば、トレンチ間のメサの幅は２μｍであり、またトレンチの幅は０．６μｍとした。

そして、レジスト１１２を除去した後、図２(ｃ)に示すように、トレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１３を形成する。この後、ＲＩＥ等の異方性エッチングにより、トレンチ１０４ａ、１０４ｂの底部の酸化膜１１３を除去する。この時同時にトレンチ間のメサの上の酸化膜１１３も除去されてしまうが、その下の酸化膜１１１及びトレンチ側壁の酸化膜が残る。これにより、以下に続く工程のイオン注入マスク１１３Ａが形成される。

次に、イオン注入マスク１１３Ａを介して、図３(ａ)に示すように、底部に露出したＮ型高抵抗層１０２に対して²⁷Ａｌ⁺の選択イオン注入を行う。²⁷Ａｌ⁺は、基板温度Ｔsub＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥacc＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０¹³ｃｍ^-2の条件で多段注入する。この結果、表面から深さ０．３μｍの領域に、不純物濃度１×１０¹⁸ｃｍ^-3の²⁷Ａｌ⁺注入層１１４が形成される。

その後、酸化膜１１３Ａを除去し、基板温度Ｔsub＝１６００℃程度の活性化熱処理により、図３(ｂ)に示すように選択的にＰ型拡散領域１０６ａ、１０６ｂを形成する。このｐ型ＳｉＣ拡散領域１０６ａ、１０６ｂは、トレンチゲート型ＳＩＴのゲート領域である。

次に、基板表面及びトレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１５を形成する。その後、基板表面全体をレジスト（図示せず。）でカバーして、低抵抗ＳｉＣ基板１０１の裏面に存在する薄い酸化膜（自然酸化膜等）を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチング除去する。さらに、ｎ型低抵抗ＳｉＣ基板１０１の裏面に、Ｎｉ膜を約１μｍの厚さで蒸着し、ドレイン電極１０８を形成する（図４（ａ））。

次に、基板表面のレジストを除去した後、基板温度Ｔsub＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、ドレイン電極１０８のオーミック接触を良好なものにする。その後、ＲＩＥ等の異方性エッチングにより、ソース領域１０５ａ、１０５ｂ、１０５ｃの上部のシリコン酸化膜１１５及びトレンチ１０４ａ、１０４ｂの底部のシリコン酸化膜１１５を同時に除去する。これにより、トレンチ１０４ａ、１０４ｂの側面に選択的にシリコン酸化膜１１５が残置される。

次に、基板表面全体にスパッタ法等によりＮｉ膜を５〜８０ｎｍ、望ましくは１０〜５０ｎｍ程度の厚さで形成する。その後、基板温度Ｔsub＝８５０〜９５０℃、望ましくは９００℃程度の熱処理により、上記Ｎｉ膜とソース領域１０５ａ、１０５ｂ、１０５ｃとを、また上記Ｎｉ膜とＰ型拡散領域１０６ａ、１０６ｂとをそれぞれ熱反応させる。次に、基板を硫酸と過酸化水素水の混合液を用いて洗浄することにより、酸化膜１１５上にある未反応なＮi膜のみが除去される。上述のごとくいわゆるＮｉサリサイドプロセスの結果、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層１１６ａ（ゲート電極の一部）、１１６ｂ（ソース電極の一部）が各々選択的に形成される。

本実施形態では、Ｎ型及びＰ型ともに実用的な低い接触抵抗を得るために、Ｎ型オーミック界面（本実施形態ではソース領域１０５ａ、１０５ｂ、１０５ｃと層１１６ｂ間の界面に対応。）及びＰ型オーミック界面（本実施形態ではＰ型拡散領域１０６ａ、１０６ｂと層１１６ａ間の界面に対応。）においてＮｉ₂Ｓｉ及びＮｉＳｉを電極の主成分としている。特に、８５０〜９５０℃の熱処理によりＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が電極界面近傍で３〜１０重量％となるように調節することが望ましい。ここで、熱処理温度が８５０℃から９５０℃へと高くなるにともない、Ｎｉ₂ＳｉとＮｉＳｉの
和に対するＮｉＳｉの割合は１０重量％から３重量％へと減少していく。

ここで、Ｎｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合と、Ｐ型及びＮ型オーミックの接触抵抗と、Ｎ型コンタクト層の不純物濃度と、の関係を示す特性図を、図１０乃至図１２に示す。図１０乃至図１２において、横軸はＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合を、縦軸はＰ型及びＮ型オーミックの接触抵抗を示し、図１０はＮ型コンタクト層（ソース領域１０５ａ、１０５ｂ、１０５ｃ）の不純物濃度が５ｘ１０¹⁹ｃｍ^-3の場合の図を、図１１はＮ型コンタクト層の不純物濃度が１ｘ１０²⁰ｃｍ^-3の場合の図を、図１２はＮ型コンタクト層の不純物濃度が４ｘ１０¹⁹ｃｍ^-3の場合の図を、それぞれ示す。

電極を上記構成にすることにより、Ｎ型オーミック界面のショットキー障壁は０．５ｅＶ程度と少し高めになるものの、Ｎ型では不純物準位が４０〜６０ｍｅＶ程度と浅く高キャリア濃度なコンタクト層を得ることができるため、キャリアのトンネリングにより接触抵抗を１ｘ１０^-5Ωｃｍ²以下と低く抑えることができる。ここで、ショットキー障壁に対してキャリアのトンネリングを十分に起こさせるためには、Ｎ型コンタクト層（ソース領域１０５ａ、１０５ｂ、１０５ｃ）の不純物濃度を５ｘ１０¹⁹ｃｍ^-3以上に設定することが重要である。一方、Ｐ型オーミック界面では、Ｎ型とは逆にショットキー障壁を低めに設定できる。すなわち、Ｎｉ₂Ｓｉが支配的となる（ＮｉＳｉの割合が３重量％未満。）場合と比べて相対的にショットキー障壁を０．1ｅＶ程度低めに設定できるため、接触抵抗を１ｘ１０^-4Ωｃｍ²以下に低減することができる。

Ｎｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が電極界面近傍で３〜１０重量％の範囲を外れた場合には、Ｎ型及びＰ型電極の接触抵抗をともに低くすることは困難である。その理由は以下の通りである。すなわち、熱処理時の基板温度を９５０℃よりも高くした場合には、Ｎｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３重量％未満と低く電極の主成分が主にＮｉ₂Ｓｉとなり、この場合には、Ｎ型オーミック界面のショットキー障壁は０．４ｅＶ程度と低くなるが、同じ電極成分（Ｎｉ₂Ｓｉ）からなるＰ型オーミックの界面ではショットキー障壁がＮ型の場合とは逆に相対的に高くなってしまう。その結果、Ｎ型オーミックの接触抵抗は５ｘ１０^-6Ωｃｍ²以下に下がるものの、Ｐ型オーミックについては１ｘ１０^-2Ωｃｍ²以上と著しく高くなってしまう。特にＳｉＣではＰ型の不純物準位が２００〜３００ｍｅＶ程度と深く、高い活性化率を得られないので、低抵抗な（高キャリア濃度の）コンタクト層を得ることは不可能である。すなわち、Ｐ型オーミック界面に生じるショットキー障壁の幅を高キャリア濃度のコンタクト層を活用して狭くし、キャリアのトンネリングを起きやすくすることそれ自体が難しいため、上記のショットキー障壁の高さ増大による影響は甚大である。ここで、Ｐ型オーミックの接触抵抗を低減するためにＰ型不純物の過度なドーピングを行うことは、ＳｉＣの結晶格子欠陥を誘発するので、避ける必要がある。結果として、Ｎ型オーミック電極と同じ電極成分（Ｎｉ₂Ｓｉ）からなるＰ型オーミック電極では実用的な低い接触抵抗を得ることは難しいのである。

一方、８５０℃よりも低い温度での熱処理では、Ｎｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が１０重量％より大きくなり、この場合には、Ｐ型オーミック界面のショットキー障壁は０．４ｅＶとなるものの、Ｎ型オーミック界面のショットキー障壁は０．５ｅＶよりも高くなる。その結果、相対的にＰ型の接触抵抗は１ｘ１０^-4Ωｃｍ²程度になるものの、Ｎ型オーミックの接触抵抗が１ｘ１０^-4Ωｃｍ²より大きくなってしまう。Ｎ型オーミック界面のショットキー障壁が０．５ｅＶ以上と高くなった場合には、もはやＮ型コンタクト層の不純物濃度を高くすることによりショットキー障壁に対するキャリアのトンネリングを十分に起こさせることが難しくなり、Ｎ型オーミックの接触抵抗を実用的なレベルまで低くすることは困難となってしまう。ここでも、Ｎ型オーミックの接触抵抗
を低減するためにＮ型不純物の過度なドーピングを行うことは、ＳｉＣの結晶格子欠陥を誘発するので、避ける必要がある。

次に、図４（ａ）に示すように、全面にポリシリコン膜を堆積して、この膜をエッチバックすることにより、トレンチ１０４ａ、１０４ｂ内部にポリシリコン層１１７を残置する。トレンチ１０４ａ、１０４ｂ内部の層１１６ａ及びポリシリコン層１１７はゲート電極１０７ａ、１０７ｂを構成する。さらに、図４（ｂ）に示すように、Ａｌ膜を成膜しこれをパターニングすることにより、層１１６ｂ上にＡｌ層を形成する。このＡｌ層及び層１１６ｂはソース電極１０９ａ、１０９ｂ、１０９ｃを構成する。なお、ＭＯＣＶＤ法を用いることにより、例えば０．５〜１μｍ程度の厚さのＡｌ層を層１１６ａ及び層１１６ｂ上にそれぞれ選択的に堆積して、層１１６ａ及びこの上のＡｌ層をゲート電極、層１１６ｂ及びこの上のＡｌ層をソース電極としても良い。上記したポリシリコン層やＡｌ層の代わりに、Ｗ、Ｃｕ等の金属、Ｗシリサイド等の金属シリサイド、あるいはこれらを組み合わせて形成しても良い。以上によりトレンチゲート型ＳＩＴの概略工程は終了する。

本実施形態においては、上述したように、ゲート電極１０７ａ、１０７ｂの一部としてＮｉ₂Ｓｉ及びＮｉＳｉを主成分とするシリサイド層を用いることにより、特にそのシリサイド層中でＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合を３〜１０重量％とすることにより、Ｎｉ₂Ｓｉが支配的となる場合と比較して下地のｐ型ＳｉＣ（Ｐ型拡散領域１０６ａ、１０６ｂ）に対しバリアハイトが０．１ｅＶ程度低くなることを我々は見出した。その結果、ゲート電極１０７ａ、１０７ｂとＰ型拡散領域１０６ａ、１０６ｂ間の界面の接触抵抗を大幅に削減して、Ｎ型オーミック界面（ソース電極界面）及びＰ型オーミック界面（ゲート電極界面）のいずれにおいても接触抵抗を低くすることが可能である。これにより、Ｐ型拡散領域１０６ａ、１０６ｂに対して効果的にゲート電位を印加することができるので、スイッチング特性を顕著に向上させることが可能である。

また、上記の埋め込みゲート電極１０７ａ、１０７ｂの作製工程において、Ｎｉサリサイドプロセス、及びそれに続くＡｌ膜等のＭＯＣＶＤ法を用いることにより、上記の幅０．６μｍという微細なトレンチの底部にゲート電極を所定の膜厚でより正確にかつ均一に形成することが可能である。

また、六方晶炭化珪素（ＳｉＣ）基板の主面、トレンチゲート側壁面、ゲートの長手方向の設定にも、Ａｌ膜の選択形成の観点から望ましくは配慮が必要である。例えば、基板主面に[０００１]面を設定した場合には、トレンチゲート側壁面として[１１−２０]面、又は[１−１００]面のいずれかを、ゲートの長手方向としては側壁面に対応して<１−１００>方向軸（[１１−２０]面の場合。）、又は<１１−２０>方向軸（[１−１００]面の場合。）のいずれかを選択することが望ましい。

その理由は、ＲＩＥ及びそれに続くＣＤＥプロセスで形成されたトレンチゲート側壁の平坦性は、面方位に強く依存するからである。｛１１−２０｝面または[１−１００]面であれば、最適化されたＣＤＥ条件のもとで、表面粗さの二乗平均Ｒｍｓは０．３ｎｍ程度となり、この面上に形成される絶縁膜の表面粗さの二乗平均Ｒｍｓも下地の平坦性を反映して０．５ｎｍ前後と非常に平坦性が高い。トレンチ側壁にこのような平坦性の高い絶縁膜を形成した場合には、ＭＯＣＶＤ法によるＡｌ膜の形成において側壁絶縁膜上にはＡｌの核形成の発生確率を低く抑えることができる。その結果、トレンチ底部にのみＡｌ膜を選択性よく形成することができるのである。ここで例としてあげた面、方向軸に関しては、等価な面、等価な方向軸も含むことは言うまでもない。

以上のように製造したトレンチゲート型ＳＩＴの電気的特性を評価した結果は以下の通りである。耐圧８００Ｖのトレンチゲート型ＳＩＴで、ゲート電圧−４０Ｖ及びドレイン
電圧６００Ｖ印加時のリーク電流は１×１０^-6Ａ／ｃｍ²、またオン抵抗は３ｍΩｃｍ²となった。また、電源電圧３００Ｖ、主電流密度１５０Ａ／ｃｍ²の条件においてターンオフ時間は１０ナノ秒となり非常に高速なスイッチング動作を得ることができた。その結果、インバータ回路において電力損失の約半分を占めるスイッチング損失を大幅に削減し、スイッチング特性を顕著に向上させることができる。

一方、比較例として、ゲート電極及びソース電極各々のシリサイド層として（Ｎｉ₂Ｓｉ）を用いその他は本実施形態と同様の構成を有するＳＩＴでは、同じ耐圧８００Ｖで比較すると、オン抵抗は３ｍΩｃｍ²前後と同等であった。しかし、同条件におけるターンオフ時間は、ゲート電極界面に寄生する大きな接触抵抗の影響を受けて約３００ｎｓｅｃと非常に遅い。その結果、これを用いたインバータ回路では、電力損失の約半分を占めるトランジスタスイッチング損失を低減することが難しいため、結局炭化珪素の優れた物性を十分に活用することができない。

ここで、本実施形態によりターンオフ時間を１０ｎｓｅｃと大幅に短縮できた理由は、Ｐ型拡散領域１０６ａ、１０６ｂと埋め込みゲート電極１０７ａ、１０７ｂとの接触抵抗を大幅に低減し、トレンチゲートを用いた充放電を円滑且つ高速に行うことを実現したからである。従って、上記のような構成をとることにより、トレンチゲート型ＳＩＴにおいてＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることができるのである。

また、本実施形態の素子構造における他の特徴は、トレンチ１０４ａ、１０４ｂの側面に絶縁層として酸化膜１１５が形成されており、トレンチ１０４ａ、１０４ｂの底面には選択的にＰ型拡散領域（ゲート領域）１０６ａ、１０６ｂが露呈し、このゲート領域１０６ａ、１０６ｂに選択的にＮｉ₂Ｓｉ及びＮｉＳｉを主成分とするゲート電極層１１６ａが形成されている点である。かかる構造では、ゲート電極層１１６ａ／Ａｌ層１１７からなる埋め込みゲート電極１０７ａ、１０７ｂは、トレンチ１０４ａ、１０４ｂの側面には直接接することは無く、トレンチ１０４ａ、１０４ｂの底面のゲート領域１０６ａ、１０６ｂに直接コンタクトしている。即ち、埋め込みゲート電極１０７ａ、１０７ｂは酸化膜１１５に対して自己整合的に形成されているので、トレンチ１０４ａ、１０４ｂの底面の中心領域に正確に位置する。従って、トレンチ１０４ａ、１０４ｂの底面のゲート領域１０６ａ、１０６ｂに対して選択的にゲート電位を印加することができ、トレンチ１０４ａ、１０４ｂの側面に対しては直接ゲート電位が印加されない。このため、トレンチ１０４ａ、１０４ｂの底面の角部に隣接して位置するゲート領域１０６ａ、１０６ｂの部分に対してゲート電圧を優先的に印加することができ、当該部分に隣接するＮ型高抵抗層１０２内の空乏層の延びを支配的なものとすることができるので、スイッチング特性を向上させることが可能である。

なお、本発明は静電誘導サイリスタにも適用できる。静電誘導サイリスタの場合、図１においてＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板１０１の導電型をＰ型にすればよく、上記実施形態と同様の効果を得ることが可能である。

（第２の実施形態）
図５は、本発明の第２の実施形態に係わるトレンチベース型のバイポーラトランジスタ（以下ＢＪＴと略す。）の構成を示す断面図である。本実施形態において、第１導電型としてＮ型を、また第２導電型としてＰ型を用いた。

図５に示すように、本実施形態のトレンチベース型ＢＪＴは、Ｎ型高抵抗ＳｉＣ層２０２と、Ｎ型高抵抗ＳｉＣ層２０２の一面に設けられたＰ型ＳｉＣ層２０３と、Ｐ型ＳｉＣ層２０３上に部分的に設けられた低抵抗のＮ型のエミッタ領域２０６ａ、２０６ｂ、２０
６ｃと、トレンチ２０５ａ、２０５ｂと、トレンチ２０５ａ、２０５ｂの側面に設けられたシリコン酸化膜２１５と、トレンチ２０５ａ、２０５ｂの底面に設けられた低抵抗のＰ型拡散領域２０７ａ、２０７ｂと、Ｎ型高抵抗ＳｉＣ層２０２の他面に設けられた低抵抗のＮ型のコレクタ領域２０１とを備えている。さらに、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層２１６ｂとこの上に設けられたＡｌ層はエミッタ電極２１０ａ、２１０ｂ、２１０ｃを構成し、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層２１６ａとこの上に設けられたポリシリコン層２１７はベース電極２０８ａ、２０８ｂを構成し、コレクタ領域２０１にはコレクタ電極２０９が設けられている。

次に、図５に示すトレンチベース型ＢＪＴの製造方法について説明する。

最初に、不純物濃度１×１０¹⁹ｃｍ^-3、厚さ３００μｍのＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）２０１（後のコレクタ領域）上にエピタキシャル成長法により不純物濃度５×１０¹⁵ｃｍ^-3、厚さ１０μｍのＮ型高抵抗ＳｉＣ層２０２、不純物濃度３×１０¹⁷ｃｍ^-3、厚さ１μｍのＰ型ＳｉＣ層２０３、及び不純物濃度１×１０¹⁹ｃｍ^-3、厚さ１μｍのＮ型低抵抗ＳｉＣ層２０４を順次形成する。但し、ここではＮ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、Ｐ型不純物としてはボロンを用いたが、別の不純物、例えばアルミニウム等を用いてもよい。また、両不純物を同時に用いてもよい。また、Ｎ型低抵抗ＳｉＣ層２０４を形成するかわりにＮ型高抵抗ＳｉＣ層２０３の表面に燐や窒素を、基板温度５００℃程度の下で加速エネルギー１０〜４００ｋｅＶ、総ドーズ２×１０¹⁵ｃｍ^-2の条件で選択的に多段イオン注入し、その後、１６００℃程度の活性化熱処理により表面から深さ約０．７μｍの領域に不純物濃度１×１０¹⁹ｃｍ^-3のＮ型低抵抗領域を形成してもよい。また、Ｐ型ＳｉＣ層２０３についても同様にアルミ、又はボロン等を用いてイオン注入により形成してもよい。

次に、Ｎ型低抵抗層２０４の表面に第１の実施形態と同様にシリコン酸化膜（図示せず。）を形成する。その後、この酸化膜の表面にレジスト（図示せず。）をスピン塗布し、フォトリソグラフィ技術により、このレジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、ＲＩＥ等の異方性エッチング及びこれに続くＣＤＥ等によるトレンチ内の平滑化処理により、Ｎ型低抵抗層２０４を貫通し、底部がＰ型層２０３に達するトレンチ２０５ａ、２０５ｂを形成する。図面ではトレンチは２個しか記載されていないが、より多数のトレンチが存在する。トレンチ２０５ａ、２０５ｂの形成により、Ｎ型低抵抗層２０４はストライプ状のエミッタ領域２０６ａ、２０６ｂ、２０６ｃにパターニングされる。

次に、レジストを除去した後、第１の実施形態と同様にトレンチ２０５ａ、２０５ｂの内部に酸化膜（図示せず。）を形成する。ＲＩＥ等の異方性エッチングによりトレンチ２０５ａ、２０５ｂの底部の酸化膜を除去する。これにより以下に続く工程のイオン注入マスクが形成される。

そして、このイオン注入マスクを介して、第１の実施形態と同様にトレンチ２０５ａ、２０５ｂの底部に露出したＰ型層２０３に対して²⁷Ａｌ⁺の選択イオン注入を行う。²⁷Ａｌ⁺は、基板温度Ｔsub＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥacc＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０¹⁵ｃｍ^-2の条件で多段注入する。この結果、表面から深さ０．３μｍの領域に、不純物濃度１×１０²⁰ｃｍ^-3の²⁷Ａｌ⁺注入層が形成される。

その後、第１の実施形態と同様に基板上の酸化膜をすべて除去し、基板温度Ｔsub＝１６００℃程度の活性化熱処理により、選択的にＰ型拡散領域２０７ａ、２０７ｂを形成する。このＰ型拡散領域２０７ａ、２０７ｂはトレンチベース型ＢＪＴのベースコンタクト
領域である。

次に、基板表面及びトレンチ２０５ａ、２０５ｂの内部に第１の実施形態と同様に酸化膜を形成する。その後、基板表面全体をレジストでカバーして、低抵抗ＳｉＣ基板２０１の裏面に存在する薄い酸化膜（自然酸化膜等）を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。ｎ型低抵抗ＳｉＣ基板２０１の裏面には、Ｎｉ膜を約１μｍの厚さで蒸着し、コレクタ電極２０９を形成する（図４（ｂ））。

次に基板表面のレジストを除去した後、基板温度Ｔsub＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、コレクタ電極２０９のオーミック接触を良好なものにする。その後、ＲＩＥ等の異方性エッチングにより、エミッタ領域２０６ａ、２０６ｂ、２０６ｃの上部の上記酸化膜及びトレンチ２０５ａ、２０５ｂの底部の上記酸化膜を同時に除去する。これにより、トレンチ２０５ａ、２０５ｂの側面に選択的にシリコン酸化膜２１５が残置される。

次に、基板表面全体にスパッタ法等によりＮｉ膜を５〜８０ｎｍ、望ましくは１０〜５０ｎｍ程度の厚さで形成する。その後、基板温度Ｔsub＝８５０〜９５０℃、望ましくは９００℃程度の熱処理により、上記Ｎｉ膜とエミッタ領域２０６ａ、２０６ｂ、２０６ｃとを、また上記Ｎｉ膜とＰ型拡散領域２０６ａ、２０６ｂとをそれぞれ熱反応させる。次に、基板を硫酸と過酸化水素水の混合液を用いて洗浄することにより、酸化膜２１５上にある未反応なＮi膜のみが除去される。上述のごとくいわゆるＮｉサリサイドプロセスの結果、Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層２１６ａ（ベース電極の一部）、２１６ｂ（エミッタ電極の一部）が各々選択的に形成される。

次に、全面にポリシリコン膜を堆積して、この膜をエッチバックすることにより、トレンチ２０５ａ、２０５ｂ内部にポリシリコン層２１７を残置する。トレンチ２０５ａ、２０５ｂ内部の層２１６ａ及びポリシリコン層２１７はベース電極２０８ａ、２０８ｂを構成する。さらに、Ａｌ膜を成膜しこれをパターニングすることにより、層２１６ｂ上にＡｌ層を形成する。このＡｌ層及び層２１６ｂはエミッタ電極２１０ａ、２１０ｂ、２１０ｃを構成する。なお、ＭＯＣＶＤ法を用いることにより、例えば０．５〜１μｍ程度の厚さのＡｌ層を層２１６ａ及び層２１６ｂ上にそれぞれ選択的に堆積して、層２１６ａ及びこの上のＡｌ層をベース電極、層２１６ｂ及びこの上のＡｌ層をエミッタ電極としても良い。上記したポリシリコン層やＡｌ層の代わりに、Ｗ、Ｃｕ等の金属、Ｗシリサイド等の金属シリサイド、あるいはこれらを組み合わせて形成しても良い。以上によりトレンチベース型ＢＪＴの概略工程は終了する。

本実施形態においても、第１の実施形態と同様に、ベース電極２０８ａ、２０８ｂの一部としてＮｉ₂Ｓｉ及びＮｉＳｉを主成分とするシリサイド層を用いることにより、特にそのシリサイド層中でＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合を３〜１０重量％とすることにより、Ｎｉ₂Ｓｉが支配的となる場合と比較して下地のｐ型ＳｉＣ（Ｐ型拡散領域２０７ａ、２０７ｂ）に対しバリアハイトが０．１ｅＶ程度低くなる。その結果、ベース電極２０８ａ、２０８ｂとＰ型拡散領域２０７ａ、２０７ｂ間の界面の接触抵抗を大幅に削減して、Ｎ型オーミック界面（エミッタ電極界面）及びＰ型オーミック界面（ベース電極界面）のいずれにおいても接触抵抗を低くすることが可能である。これにより、Ｐ型拡散領域２０７ａ、２０７ｂに対して効果的にベース電位を印加することができるので、スイッチング特性を顕著に向上させることが可能である。

また、上記の埋め込みベース電極２０８ａ、２０８ｂの作製工程において、Ｎｉサリサイドプロセス、及びそれに続くＡｌ膜等のＭＯＣＶＤ法を用いることにより、上記の幅０．６μｍという微細なトレンチの底部にベース電極を所定の膜厚でより正確にかつ均一に
形成することが可能である。

また、六方晶炭化珪素（ＳｉＣ）基板の主面、トレンチベース側壁面、ベースの長手方向の設定にも、Ａｌ膜の選択形成の観点から望ましくは十分な配慮が必要である。これに関しては第１の実施形態の場合と同様であるため、ここでは説明は省略する。

以上のように製造したトレンチベース型ＢＪＴの電気的特性を評価した結果は以下の通りである。耐圧１６００Ｖのトレンチゲート型ＢＪＴで、ベース電流１００ｍＡ及びコレクタ電圧１２００Ｖ印加時のリーク電流は１×１０^-6Ａ／ｃｍ²、またオン抵抗は７ｍΩｃｍ²となった。また、電源電圧５００Ｖ、主電流密度１５０Ａ／ｃｍ²の条件においてターンオフ時間は３０ナノ秒と非常に高速なスイッチング動作を得ることができた。その結果、インバータ回路において電力損失の約半分を占めるスイッチング損失を大幅に削減し、スイッチング特性を向上させることができる。

一方、比較例として、ベース電極及びエミッタ電極各々のシリサイド層として（Ｎｉ₂Ｓｉ）を用いその他は本実施形態と同様の構成を有するＢＪＴでは、同じ耐圧１６００Ｖで比較すると、オン抵抗は８ｍΩｃｍ²前後と同等であった。しかし、同条件におけるターンオフ時間は、ベース電極界面に寄生する大きな接触抵抗の影響を受けてベース電流の排出が円滑且つ高速に行われないため約３００ｎｓｅｃと非常に遅い。その結果、これを用いたインバータ回路では、電力損失の約半分に相当するトランジスタスイッチング損失を低減することが難しいため、結局炭化珪素の優れた物性を十分に活用することができない。

ここで、本発明によりターンオフ時間を３０ｎｓｅｃと大幅に短縮できた理由は、Ｐ型拡散領域２０７ａ、２０７ｂと埋め込みベース電極２０８ａ、２０８ｂとの接触抵抗を大幅に低減し、ベース電流の注入及び排出を円滑且つ高速に行うことを実現したからである。従って、上記のような構成をとることにより、トレンチベース型ＢＪＴにおいてＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることができるのである。

（第３の実施形態）
図６は、本発明の第３の実施形態に係わるトレンチゲート型横型静電誘導トランジスタ（以下横型ＳＩＴと略す。）の構成を示す断面図である。本実施形態の横型ＳＩＴと第１の実施形態のＳＩＴとの異なる点は、ドレイン電極を基板裏面にではなくエピタキシャル成長等により形成されたＮ型高抵抗層の表面に形成している点である。本実施形態において、第１導電型としてＮ型を、また第２導電型としてＰ型を用いた。

即ち、本実施形態では、Ｎ型高抵抗層１０２上にエピタキシャル法等によりＮ型低抵抗層１０３を形成する第１の実施形態とは異なり、Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）３０１上のＮ型高抵抗ＳｉＣ層３０２表面の所定の領域に対して燐あるいは窒素又はその両方を選択的にイオン注入することによりＮ型領域を形成し、このＮ型領域からストライプ状のＮ型ソース領域３０５ａ、３０５ｂ、３０５ｃを形成する。このＮ型ソース領域３０５ａ、３０５ｂ、３０５ｃを形成する方法として、第１の実施形態に示した方法を適用することができ、Ｐ型ＳｉＣ拡散領域（ゲート領域）３０６ａ、３０６ｂと、シリコン酸化膜３１５と、Ａｌ膜３１６ａ／多結晶シリコン３１７からなるゲート電極３０９ａ、３０９ｂと、Ａｌ膜３１６ｂ／Ａｌ層からなるソース電極３１０ａ、３１０ｂ、３１０ｃも、第１の実施形態と同様の方法により形成する。

また、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃが形成された側と同じ側のＮ型高抵抗ＳｉＣ層３０２の表面には、ゲート領域３０６ａ、３０６ｂから一定距離はなれた位
置に、Ｎ型ドレイン領域３０８を形成する。また、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃとＮ型ドレイン領域３０８との間には、１個又はそれ以上のＰ型電界緩和領域３０７ａ、３０７ｂをゲート領域３０６ａ、３０６ｂに並行して設けている。このＰ型電界緩和領域３０７ａ、３０７ｂは、ゲート領域３０６ａ、３０６ｂ端部の電界集中を緩和するものである。

本実施形態では、トレンチ形成後にトレンチ内面を含む全面に酸化膜３１５を形成し、この上にレジストマスクを形成し、ソースコンタクトホール及びドレインコンタクトホールを開口する。ソースコンタクトホールはゲート領域３０６ａ、３０６ｂを含むように開口され、ＲＩＥ等の異方性エッチングにより、ソース領域３０５ａ、３０５ｂ、３０５ｃ、及びドレイン領域３０８の上部のシリコン酸化膜１１５及びトレンチ底部のシリコン酸化膜３１５を同時に除去する。この除去工程でトレンチの側面にシリコン酸化膜３１５が選択的に残置される。この後、第１の実施形態と同様のサリサイド工程を用いて、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃ上にＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層３１６ｂを、Ｎ型ドレイン領域３０８上にＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層３１６ｃを、Ｐ型ＳｉＣ拡散領域（ゲート領域）３０６ａ、３０６ｂ上にＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層３１６ａを、それぞれ形成する。層３１６ａ、３１６ｂ、３１６ｃの組成は互いに同じである。さらに、通常の電極形成工程により、ソース電極３１０ａ、３１０ｂ、３１０ｃ、ドレイン電極３１１、ゲート電極３０９ａ、３０９ｂを形成する。ここで、ドレイン電極３１１はゲート電極３０９ａ、３０９ｂから所定の距離を隔てて、ゲート電極３０９ａ、３０９ｂに並行して形成することが望ましい。上記した以外の構成及び工程は、図１に示す第１の実施形態のＳＩＴと基本的に同じである。以上で横型ＳＩＴを完成する。

横型ＳＩＴでは、ソース電極とドレイン電極とが同じ面に設けられているため、モノシリックＩＣとして同一半導体チップ上に集積化するのが容易である。また、ハイブリッドＩＣ等に組み込んで用いる場合にも配線作業が簡単となる。また、ドレイン電極が個々の半導体装置に設けられているため、表面配線や接続の自由度が増すことになり、設計が容易となる。かかる横型ＳＩＴにおいても、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることができる。

なお、本発明は静電誘導サイリスタにも適用できる。静電誘導サイリスタの場合、図６においてＮ型ドレイン領域３０８の導電型をＰ型にすればよく、上記実施形態と同様の効果を得ることが可能である。

（第４の実施形態）
図７は、本発明の第４の実施形態に係わる相補型ＭＯＳＦＥＴ（以下ＣＭＯＳと略す。）の構成を示す断面図である。図８及び図９は、図７に示す素子の製造方法を示す工程断面図である。本実施形態において、第１導電型としてＮ型を、また第２導電型としてＰ型を用いた。

まず、図８（ａ）に示すように、イオン注入法を用いたウェル形成法により高抵抗炭化珪素基板４０１の表面にＮウェル４０２、Ｐウェル４０３をそれぞれ形成する。ここで、Ｎ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、Ｐ型不純物としてはボロンを用いたが、別の不純物、例えばアルミニウム等を用いてもよい。また、両不純物を同時に用いてもよい。具体的には、窒素に関しては基板温度を室温程度の下で加速エネルギー１０〜４００ｋｅＶ、総ドーズ量１ｘ１０¹²ｃｍ^-2の条件で選択的に多段イオン注入する。一方、ボロンに関しても同様に基板温度を室温程度で、加速エネルギー１０〜４００ｋｅＶ、総ドーズ量２ｘ１０¹²の条件で選択的に多段注入する。イ
オン注入後の不純物の電気的活性化は、１６００℃程度の熱処理にて行う。

次に、図８（ｂ）に示すように、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタそれぞれの領域においてソース・ドレイン領域４０５ａ、４０５ｂ、４０４ａ、４０４ｂを形成するための不純物のイオン注入を行う。ｎＭＯＳトランジスタ領域（Ｐウェル４０３）には燐を、ｐＭＯＳトランジスタ領域（Ｎウェル４０２）にはアルミニウムをそれぞれイオン注入する。具体的には、燐に関しては基板温度５００℃程度の下で加速エネルギー１０〜２００ｋｅＶ、総ドーズ量５×１０¹⁵ｃｍ^-2の条件で選択的に多段イオン注入する。一方、アルミニウムに関しても同様に基板温度５００℃程度で、加速エネルギー１０〜１５０ｋｅＶ、総ドーズ量２×１０¹⁵ｃｍ^-2の条件で選択的に多段注入する。イオン注入後の不純物の電気的活性化は、１６００℃程度の熱処理にて行う。なお、Ｎ型不純物としては燐を用いたが、別の不純物、例えば窒素等を用いてもよい。また、Ｐ型不純物としてはアルミニウムを用いたが、別の不純物、例えばボロン等を用いてもよい。また、両不純物を同時に用いてもよい。

次に、図８（ｃ）に示すように、公知の素子分離法（例えばショートトレンチ分離）により上記炭化珪素基板４０１の表面に素子分離絶縁膜４０６を形成した後、ゲート絶縁膜（例えばシリコン酸化膜）４０７を形成する。次に、図８（ｄ）に示すように、ＣＶＤ法により厚さ４０ｎｍ程度のアンドープの多結晶シリコン膜４０８を全面に形成する。次に、多結晶シリコン膜４０８のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの各ゲート電極となる予定領域に、ｎＭＯＳトランジスタ領域にはＡｓを、ｐＭＯＳトランジスタ領域にはボロンを選択的にイオン注入する。これらのイオン注入は、ゲート電極の低抵抗化を図るためのものである。イオン注入の条件は、Ａｓに関しては、３０ｋｅＶ、４×１０¹⁵ｃｍ^-2、ボロンに関しては３ｋｅＶ、４×１０¹⁵ｃｍ^-2とする。イオン注入後の不純物の電気的活性化は、９５０℃、１０秒のＲＴＡ（Rapid Thermal Annealing）で行う。

次に、図９（ａ）に示すように、多結晶シリコン膜４０８及びゲート絶縁膜４０７をゲート電極の形状に加工した後、ゲート電極４０８ａ、４０８ｂの側壁にそれぞれ側壁絶縁膜４０９ａ、４０９ｂを形成する。側壁絶縁膜４０９ａ、４０９ｂは、例えば厚さ５ｎｍのシリコン酸化膜、厚さ４０ｎｍのシリコン窒化膜を順次全面に堆積した後、これらの絶縁膜に異方性エッチングを施すことにより形成する。ここでは、側壁絶縁膜に積層絶縁膜を用いたが、単層絶縁膜を用いても良い。

次に、図９（ｂ）に示すように、基板表面全体にスパッタ法によりＮｉ膜４１０を５〜８０ｎｍ、望ましくは１０〜５０ｎｍ程度の厚さで形成する。その後、基板温度８５０〜９５０℃、望ましくは９００℃程度の熱処理により、Ｎｉ膜４１０とＮ型ソース・ドレイン領域４０５ａ、４０５ｂの表面、Ｐ型ソース・ドレイン領域４０４ａ、４０４ｂの表面、及び多結晶シリコンからなるゲート電極４０８ａ、４０８ｂの表面とをそれぞれ熱反応させる。次に、基板を硫酸と過酸化水素水の混合液を用いて洗浄することにより、絶縁膜（側壁絶縁膜４０９ａ、４０９ｂ及び素子分離絶縁膜４０６）上にある未反応なＮi膜のみが除去される。上記のようにいわゆるＮｉサリサイドプロセスの結果、それぞれＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層４１１ａ、４１１ｂ、４１１ｄ、４１１ｅ、４１１ｃ、４１１ｆが選択的に形成される。層４１１ａ、４１１ｂはｐＭＯＳトランジスタのソース・ドレイン電極の一部に、層４１１ｃはｐＭＯＳトランジスタのゲート電極の一部に、層４１１ｄ、４１１ｅはｎＭＯＳトランジスタのソース・ドレイン電極の一部に、４１１ｆはｎＭＯＳトランジスタのゲート電極の一部になる。その後、公知の方法に従い、層間絶縁膜や金属配線（図示せず。）を形成してＣＭＯＳを完成する。

本実施形態においても、第１の実施形態と同様に、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ各々のソース・ドレイン電極及びゲート電極の少なくとも一部としてＮｉ₂
Ｓｉ及びＮｉＳｉを主成分とするシリサイド層を用いることにより、特にそのシリサイド層中でＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合を３〜１０重量％とすることにより、Ｎｉ₂Ｓｉが支配的となる場合と比較して下地のｐ型ＳｉＣ（Ｐ型ソース・ドレイン領域４０４ａ、４０４ｂ）に対しバリアハイトが０．１ｅＶ程度低くなる。その結果、Ｐ型ソース・ドレイン領域４０４ａ、４０４ｂと電極層４１１ａ、４１１ｂ間の界面それぞれにおいても接触抵抗を大幅に削減することができ、Ｎ型オーミック界面（ｎＭＯＳトランジスタのソース・ドレイン及びゲート。）及びＰ型オーミック界面（ｐＭＯＳトランジスタのソース・ドレイン及びゲート。）のいずれにおいても接触抵抗を低くすることが可能である。これにより、Ｎ型ソース・ドレイン領域４０５ａ、４０５ｂのみならずＰ型ソース・ドレイン領域４０４ａ、４０４ｂに対しても効果的に電位を印加することができるので、超低オン抵抗で消費電力を低減するとともにスイッチング特性を顕著に向上させることが可能である。また、Ｎｉサリサイドプロセスを採用しているため製造工程の簡略化を実現することができる。

従って、上記のような構成をとることにより、ＣＭＯＳにおいても、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることができる。

（その他の実施形態）
上述したように、第１から第４の実施形態により本発明を開示したが、本発明はこれらの実施形態に限定されることはない。

例えば、既に述べた第１から第４の実施形態の説明においては、トレンチあるいは表面に形成する絶縁膜としてシリコン酸化膜を用いたが、これ以外に酸化タンタル（Ｔａ₂Ｏ₅）、窒化珪素（Ｓｉ₃Ｎ₄）、窒化アルミニウム（ＡｌＮ）といった他の絶縁膜を用いてもよい。
また、第１導電型をＮ型、第２導電型をＰ型としたが、両者を入れ替えても良い。

また、トレンチゲート型の静電誘導トランジスタや静電誘導サイリスタ、トレンチベース型のバイポーラトランジスタ、相補型ＭＯＳＦＥＴに限定されることはなく、それ以外のＰ型オーミック界面とＮ型オーミック界面をともに有する炭化珪素から構成される半導体素子に対しても本発明は適用可能である。例えば、高耐圧ＭＯＳＦＥＴのＮ型ソース領域及び該ソース領域の表面に又は隣接して設けられたＰ型コンタクト領域に対して、両領域にまたがるように同時にコンタクトして設けられる電極層に対しても本発明を適用することができる。例えば、図７のＮ型ソース領域（４０５ａ又は４０５ｂ）の表面に或いは該Ｎ型ソース領域に隣接してＰ型コンタクト領域を設け、これらのソース領域及びＰ型コンタクト領域にまたがるように同時にコンタクトする電極層を、上述したＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層とすることも可能である。かかる高耐圧ＭＯＳＦＥＴは横型でも良いし縦型でも良い。この場合も、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることが可能となる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るトレンチゲート型の静電誘導トランジスタの構成を示す断面図。 図１に示す静電誘導トランジスタの製造方法を示す工程断面図。 図２に続く工程断面図。 図３に続く工程断面図。 本発明の第２の実施形態に係るトレンチベース型のバイポーラトランジスタの構成を示す断面図。 本発明の第３の実施形態に係るトレンチゲート型の横型静電誘導トランジスタの構成を示す断面図。 本発明の第４の実施形態に係るＣＭＯＳトランジスタの構成を示す断面図。 図７に示すＣＭＯＳトランジスタの製造方法を示す工程断面図。 図８に続く工程断面図。 Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層におけるＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合とＰ型オーミック及びＮ型オーミックの接触抵抗との関係を示す特性図。 Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層におけるＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合とＰ型オーミック及びＮ型オーミックの接触抵抗との関係を示す特性図。 Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層におけるＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合とＰ型オーミック及びＮ型オーミックの接触抵抗との関係を示す特性図。

符号の説明

１０１ Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（ドレイン領域）
１０２ Ｎ型高抵抗ＳｉＣ層
１０３ Ｎ型低抵抗ＳｉＣ層
１０４ａ、１０４ｂ トレンチ
１０５ａ、１０５ｂ、１０５ｃ ソース領域
１０６ａ、１０６ｂ ｐ型ＳｉＣ拡散領域（ゲート領域）
１０７ａ、１０７ｂ ゲート電極
１０８ ドレイン電極
１０９ａ、１０９ｂ、１０９ｃ ソース電極
１１１、１１３ シリコン酸化膜
１１２ レジスト
１１３Ａ イオン注入マスク
１１４ ²⁷Ａｌ⁺注入層
１１５ シリコン酸化膜
１１６ａ、１１６ｂ Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする層
１１７ ポリシリコン層

Claims (10)

1. 第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素領域と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第２の炭化珪素層と、前記第１の炭化珪素層上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するソース電極と、前記第１の炭化珪素領域上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するゲート電極と、前記第２の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする高耐圧半導体装置。
2. 第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素領域と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して設けられ前記高抵抗炭化珪素層よりも低抵抗の第２の炭化珪素層と、前記第１の炭化珪素層上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するソース電極と、前記第１の炭化珪素領域上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するゲート電極と、前記第２の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする高耐圧半導体装置。
3. 前記第２の炭化珪素層は第１導電型であり、前記高耐圧半導体装置は静電誘導トランジスタであることを特徴とする請求項１又は２に記載の高耐圧半導体装置。
4. 前記第２の炭化珪素層は第２導電型であり、前記高耐圧半導体装置は静電誘導サイリスタであることを特徴とする請求項１又は２に記載の高耐圧半導体装置。
5. 第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に設けられた第２導電型の第１の炭化珪素層と、前記第１の炭化珪素層上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第２の炭化珪素層を挟みかつ前記第１の炭化珪素層に達して設けられたトレンチと、前記トレンチの側面に設けられた絶縁層パターンと、前記トレンチの底面に設けられ前記第１の炭化珪素層よりも低抵抗の第２導電型の第１の炭化珪素領域と、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第３の炭化珪素層と、前層を有する記第２の炭化珪素層上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するエミッタ電極と、前記第１の炭化珪素領域上に設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層を有するベース電極と、前記第３の炭化珪素層に設けられたコレクタ電極とを具備することを特徴とする高耐圧半導体装置。
6. 高抵抗炭化珪素層と、この高抵抗炭化珪素層の第１の表面領域に設けられた炭化珪素からなる第１導電型ソース領域及び第１導電型ドレイン領域と、前記第１導電型ソース領域と第１導電型ドレイン領域の間に設けられた炭化珪素からなる第１のチャネル領域と、この第１のチャネル領域上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１導電型ソース領域及び第１導電型ドレイン領域の上にそれぞれ設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層をそれぞれ有する第１のソース電極及びドレイン電極と、を備えた第１のトランジスタと、前記高抵抗炭化珪素層の第２の表面領域に設けられた炭化珪素からなる第２導電型ソース領域及び第２導電型ドレイン領域と、前記第２導電型ソース領域と第２導電型ドレイン領域の間に設けられた炭化珪素からなる第２のチャネル領域と、この第２のチャネル領域上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第２導電型ソース領域及び第２導電型ドレイン領域の上にそれぞれ設けられたＮｉ₂Ｓｉ及びＮｉＳｉを主成分とする層をそれぞれ有する第２のソース電極及びドレイン電極と、を備えた第２のトランジスタと、を具備することを特徴とする高耐圧半導体装置。
7. 前記Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ₂ＳｉとＮｉ
   Ｓｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする請求項１乃至６のいずれかに記載の高耐圧半導体装置。
8. 前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記低抵抗の第１導電型の第１の炭化珪素層は５ｘ１０¹⁹ｃｍ^-3以上のＮ型不純物濃度を有し、前記Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする請求項１乃至４のいずれかに記載の高耐圧半導体装置。
9. 前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記低抵抗の第１導電型の第２の炭化珪素層は５ｘ１０¹⁹ｃｍ^-3以上のＮ型不純物濃度を有し、前記Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする請求項５に記載の高耐圧半導体装置。
10. 前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記第１導電型ソース領域及び第１導電型ドレイン領域は５ｘ１０¹⁹ｃｍ^-3以上のＮ型不純物濃度を有し、前記Ｎｉ₂Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ₂ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする請求項６に記載の高耐圧半導体装置。

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