WO2008016061A1 - Dispositif de circuit électronique et son procédé de fabrication - Google Patents

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WO2008016061A1
WO2008016061A1 PCT/JP2007/065018 JP2007065018W WO2008016061A1 WO 2008016061 A1 WO2008016061 A1 WO 2008016061A1 JP 2007065018 W JP2007065018 W JP 2007065018W WO 2008016061 A1 WO2008016061 A1 WO 2008016061A1
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layer
substrate
thin film
opening
resist layer
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PCT/JP2007/065018
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Ryohei Satoh
Koji Nakagawa
Eiji Morinaga
Reo Usui
Kenji Tanaka
Satoru Takaki
Kenichi Ebata
Hiroshi Sakamoto
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Asahi Glass Co., Ltd.
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    • Y10T29/49155—Manufacturing circuit on or in base

Definitions

  • the present invention relates to a substrate with a circuit pattern and a method for manufacturing the same.
  • a method using a photolithography 'etching process has been generally employed.
  • a typical process for this method is shown in FIGS.
  • FIG. 10 to FIG. 11 in this method, after forming a thin film for forming a circuit pattern on at least a part of the surface of the substrate, a resist layer is formed by applying and drying a resist. . Then, by exposing and developing the resist layer through the mask, a pattern (reverse circuit pattern) opposite to the circuit pattern is formed. Then, a desired circuit pattern is formed through etching and resist layer removal.
  • This method can reproduce the same pattern with good pattern formation accuracy as many times as possible, and can form multiple electronic circuits on the same substrate, so it has excellent mass productivity! ! /
  • the circuit pattern of the electronic circuit is completed by repeating a number of processes.
  • the resist layer 52 is formed (FIG. 10 (c)), and exposure, development, and etching are performed. Resist layer 52 is stripped (Fig. 10 (c!) To (e), Fig. 11 (a)), and after insulating layer 53 is formed (Fig. 11 (b)), resist layer 54 is formed. Exposure, development, etching 'Resist layer 54 is removed (Fig. Ll (c) to (e)).
  • the film is formed by “resist application, drying, exposure, development, etching”, and the like. It requires a very large number of steps. For this reason, there has been a problem that the manufacturing cost becomes very high. Further, in this method, a large amount of developer, a chemical solution such as an etchant, and a cleaning solution are used for each of the above-described many steps. This is not only a problem in that the yield is poor and the manufacturing cost is very high, but there is also a problem that the environmental load such as the treatment of waste liquid, which has become a serious concern nowadays, is very large.
  • FIGS. 12 to 13 show a process of forming a reverse circuit pattern of a resist layer by exposing and developing the resist layer, which is a wet lift-off performed under so-called wet conditions (wet conditions). It shows the process of the law.
  • a resist layer 62 is formed on a substrate 61 (FIG. 12 (b)), and a resist pattern is formed by exposure-development (FIGS. 12 (c) to (d)). Thereafter, after forming the thin film layer 63, the unnecessary resist layer 62 and the thin film layer 63 are peeled off (FIGS. 12 (e) and 13 (a)) D Further, the resist layer 64 is formed on the substrate 61 again. After forming the resist pattern by exposure and development and forming the insulating layer 65 (FIGS. 13 (b) to (c)), the unnecessary resist layer 64 and insulating layer 65 are peeled off! /, (Fig. 13 (d)).
  • the sectional shape of the opening formed in the resist layer is important.
  • a shape a method of forming a pattern as a reverse taper shape, an overhang shape, a two-layer laminated type, or a T-shape has been proposed (see Patent Documents 8 to 12).
  • Patent Document 1 Patent No. 2989064 Specification
  • Patent Document 2 Patent No. 3028094
  • Patent Document 3 Japanese Patent Laid-Open No. 7-168368
  • Patent Document 4 Japanese Patent Laid-Open No. 8-315981
  • Patent Document 5 Japanese Patent Laid-Open No. 11 317418
  • Patent Document 6 Japanese Patent Laid-Open No. 2002-134004
  • Patent Document 7 JP-A-11 339574
  • Patent Document 8 Japanese Patent Laid-Open No. 56-81954
  • Patent Document 9 JP-A-1 236658
  • Patent Document 10 Japanese Patent Laid-Open No. 7-29846
  • Patent Document 11 Japanese Unexamined Patent Publication No. 2003-287905
  • Patent Document 12 JP-A-9 211868
  • the present inventor has intensively studied the mechanism by which the lift-off method! / Pattern accuracy is reduced and a phenomenon occurs such as a gap or separation between the thin film layer forming the pattern and the substrate. did. Then, the present invention has found that the above-mentioned problems can be solved by making the cross-sectional shape of the opening formed in the resist layer into an elongate shape and further limiting the shape by the relationship with the thickness of the thin film layer to be formed, etc. It came to.
  • the present invention includes the following (1) to (; 15).
  • a method of manufacturing a substrate with a circuit pattern for forming a desired circuit pattern comprising a thin film layer on a substrate comprising: a resist layer forming step for forming a resist layer on the substrate; and a desired layer for the resist layer.
  • An opening forming step for forming an opening having a shape corresponding to the circuit pattern, and a thin film layer for forming a thin film layer on the substrate of the opening and the resist layer Forming an opening formed in the resist layer by the opening forming step, comprising: a forming step; and a peeling step of peeling the resist layer and the thin film layer formed on the resist layer from the substrate.
  • the height (h) and the depth (w) are determined so that the end of the thin film layer formed on the substrate of the opening does not run over the bottom of the resist layer.
  • the opening forming step has P, Q, and R as exposure amounts to the opening forming portion, the opening non-forming portion, and the boundary portion that is a boundary region of the resist layer, respectively.
  • a mask that blocks exposure light to the opening forming portion and the boundary portion is used, and the distance between the mask and the resist layer is made constant, and is generated around the light shielding portion of the mask.
  • the exposed resist layer is washed with water containing 0.005 to 5% by mass of any one of 1, 2, or 3 valent cations, according to the above (4) to (8)! / A method for manufacturing a substrate with a circuit pattern according to any one of the above.
  • the thin film layer force of the circuit pattern is an electrode layer mainly composed of at least one selected from the group consisting of S, Cu, Al, Ag and Ni, or composed of SnO, ITO and ZnO
  • the thin film layer of the circuit pattern is composed of three or more layers, and the electrode layer is a layer mainly composed of Cu, and Cr and / Or the manufacturing method of the board
  • (12) comprising a protective layer forming step of forming a protective layer covering the upper surface and side surfaces of the thin film layer of the circuit pattern, wherein the protective layer comprises SiO 2, TiO 2, ZrO, Ta 2 O 3, Cr 2 O and
  • substrate with a circuit pattern which can form a desired fine circuit pattern more accurately can be provided.
  • the end (side surface) of the thin film layer is not exposed, and the protective layer is The thin film layer can be covered.
  • the patterned thin film layer can be used as an electrode. In such a case, it is difficult to break the electronic circuit using this! /
  • FIG. 1 is a schematic cross-sectional view for explaining a resist opening in the method for manufacturing a circuit pattern-attached substrate according to the present invention.
  • FIGS. 2 (a) and 2 (b) are schematic cross-sectional views for explaining a resist opening forming step in the method for manufacturing a circuit pattern-attached substrate of the present invention.
  • FIGS. 3 (a) to 3 (d) are schematic cross-sectional views for explaining the opening forming method in the resist opening forming step of the manufacturing method of the circuit pattern-attached substrate of the present invention.
  • FIGS. 5 (a) to 5 (d) are schematic cross-sectional views for explaining another opening forming method in the resist opening forming step of the method for manufacturing a circuit pattern-attached substrate of the present invention.
  • FIG. 6 is a schematic cross-sectional view showing a preferred embodiment of the substrate with a circuit pattern of the present invention.
  • FIG. 7 is a schematic cross-sectional view showing a preferred embodiment of the PDP of the present invention.
  • FIGS. 8 (a) to 8 (c) are schematic cross-sectional views showing preferred and / or embodiments of the circuit pattern-equipped substrate of the present invention.
  • FIGS. 9 (a) to 9 (c) are schematic cross-sectional views showing a preferred embodiment of the substrate with a circuit pattern of the present invention.
  • FIG. 10 (a) to FIG. 10 (e) are partial sectional views showing a schematic configuration of an electronic circuit, showing a part of a process of forming a conventional thin film circuit pattern.
  • FIGS. 11 (a) to 11 (e) show the continuation of the process of FIG. 10 and are sectional views showing a schematic configuration of an electronic circuit.
  • FIG. 12 (a) to FIG. 12 (e) are cross-sectional views showing a schematic configuration of an electronic circuit, showing a part of a process for forming a conventional thin film circuit pattern.
  • FIGS. 13 (a) to 13 (d) are sectional views showing a continuation of the process of FIG. 12 and showing a schematic configuration of an electronic circuit.
  • Figures 14 (a) and 14 (b) show the thin film layer of the conventional method for manufacturing a substrate with a circuit pattern. It is thin film layer sectional drawing for demonstrating the thin film layer formed in a formation process.
  • FIG. 15 is an SEM photograph of a cross section around the opening of the resist layer in which the opening is formed by the method for manufacturing a circuit pattern-attached substrate of the present invention.
  • FIG. 16 is an SEM photograph of a cross section around the opening of the resist layer in which the opening is formed by the method of manufacturing a circuit pattern-provided substrate of the present invention, and then a thin film layer is formed on the opening and the resist layer. is there.
  • the manufacturing method of the present invention is a method of manufacturing a circuit pattern-attached substrate for forming a desired circuit pattern composed of a thin film layer on a substrate, the resist layer forming step for forming a resist layer on the substrate, An opening forming step of forming an opening having a shape corresponding to a desired circuit pattern in the resist layer; a thin film layer forming step of forming a thin film layer on the substrate of the opening and on the resist layer; and the resist layer; A peeling step of peeling the thin film layer formed on the resist layer from the substrate.
  • the resist layer forming step is a step of forming a resist layer on the substrate.
  • the substrate is not particularly limited, and a transparent substrate such as glass is preferable, and a glass substrate is more preferable.
  • the thickness and size are not particularly limited. For example, if it is a glass substrate having a plate thickness of about 1 to 3 mm, a substrate with a circuit pattern produced by the production method of the present invention can be preferably used as a front or back substrate of a plasma display panel (hereinafter also referred to as “PDP”). .
  • PDP plasma display panel
  • the resist material used for forming the resist layer is not particularly limited as long as it is a negative resist material, and the same force S as that used in a normal lift-off method can be used.
  • a polymer having a phenolic hydroxyl group or a polymer obtained by adding an aromatic acid compound to this polymer is used.
  • the polymer having a phenolic hydroxyl group include polyhydroxystyrenes, phenols or addition condensates of tales with aldehydes, polyhydroxybenzal, and polyisopropurephenol.
  • aromatic azide compounds examples include 4,4'-diazide diphenyls Rufido, 4, '-diazidodiphenylsulfone, 3, 3'-diazidophenylsulfone, 4, 4'-diazidodiphenylmethane, 3, 3'—dichloro-4,4'-diazidodiphenylmethane, 4 , A'-diazidodiphenyl ether, 4, A'-diazidodibenzyl, etc.
  • polychloromethylated poly-methylstyrene as a main component, a combination of alkali-soluble polybutanol and azidochalcone, a combination of alkali-soluble polybutanol and a condensate of azidocinnamaldehyde and isophorone, Combination of alkali-soluble polybutanol and azidodiphenylsulfone, combination of alkali-soluble nopolac resin and quinonediazide, combination of alkali-soluble nopolac resin, compound that generates acid by light and compound that forms a crosslink by acid, cresol Those containing a combination of a nopolac resin, a triazine compound and an alkoxymethylated urea, a polymer or copolymer of hydroxystyrene or a partially modified product thereof, a triazine compound and an alkoxymethylated amino tree It is possible to list photoresists exemplified in combination with oil.
  • the resist material may contain commonly used additives such as thermosetting resins, sensitizers, plasticizers, stabilizers, surfactants, and dyes.
  • the content is not particularly limited and can be a level normally used.
  • a method of forming a resist layer on one main surface of the substrate using such a resist material is not particularly limited, and after being dissolved in an appropriate solvent and coated on the substrate, for example, It can be formed by removing the solvent. Further, for example, a sheet-like resist can be attached to the substrate.
  • the preferred opening of the resist layer V and the formation method will be described in the following description of the opening forming step.
  • the thickness H of the resist layer formed in this way is not particularly limited, and can be appropriately adjusted depending on the thickness of the thin film layer or protective layer to be formed.
  • the thickness H is preferably 2 to 40 111, and preferably S is 10 to 30 111. If the resist layer is too thin compared to the thin film layer or the like, it is difficult to separate the resist layer from the thin film layer formed on the upper surface during the peeling process, and a desired pattern may not be obtained. If the resist layer is too thick, the desired patterning accuracy may not be obtained.
  • the thickness H of the resist layer means the average thickness of the resist layer before the opening is formed.
  • the material of the resist layer and the conditions for exposure and development are preferably selected in consideration of the photosensitive threshold for exposure, the dissolution rate with respect to the developer, and the adhesive force with the substrate.
  • the resist layer may be a resist layer composed of one layer or a resist layer composed of two or more layers.
  • the opening forming step is a step of forming an opening having a shape corresponding to a desired circuit pattern in the resist layer.
  • the opening of the resist layer formed by this step has a cross-sectional shape of an eaves shape having a gap of height h and depth w at the boundary between the resist layer and the substrate.
  • FIG. 1 shows a resist layer 1 and a thin film layer 3 having an opening with an elongate cross-sectional shape obtained after the resist layer forming step, the opening forming step, and the thin film layer forming step in the manufacturing method of the present invention.
  • 2 is a diagram illustrating a cross section of a substrate 5 having a thin film layer 32 formed on the upper surface of the resist layer 1 and a thin film layer 31 formed on the upper surface of the substrate 5 in the opening 8.
  • the surface facing the opening 8 of the resist layer 1 faces the substrate 5.
  • the mating surface is raised and the lower surface 13 is designated.
  • a surface connecting the eaves lower surface 13 and the substrate 5 is a wall 15.
  • the side surface (side surface in contact with the opening 8 in the resist layer 1) that connects the eaves lower surface 13 and the upper surface of the resist layer 1 (the surface in contact with the thin film layer 32 of the resist layer 1). (Surfaces other than 5) are designated as resist end face 11.
  • the height h of the gap at the boundary between the resist layer 1 and the substrate 5 is the average value of the distance between the eaves bottom surface 13 and the substrate 5.
  • the depth w of the gap between the resist layer 1 and the substrate 5 is the horizontal distance between the boundary line between the resist end surface 11 and the eaves bottom surface 13 and the boundary line between the eaves lower surface 13 and the wall 15 (substrate 5 and Parallel direction shall be horizontal). Therefore, as shown in FIG. 1, when the eaves lower surface 13 is parallel to the substrate 5, the depth w is the same as the horizontal distance of the eaves lower surface 13. Also, as shown in FIG. 1, the horizontal distance between the boundary line between the resist end surface 11 and the eaves bottom surface 13 and another similar boundary line sandwiching the resist layer 1 therebetween is defined as the opening.
  • the horizontal opening size of the resist top surface at the opening 8 is the opening size 2a.
  • the horizontal center of the opening 8 in the cross section as shown in FIG. 1 means that the horizontal distance from the top end of the opening of the two resist layers 1 sandwiching the opening 8 is both a.
  • the point where the opening 8 is vertically lowered from the horizontal center to the thin film layer 31 is defined as the center of the thin film layer 31.
  • the thickness T of the thin film layer 31 means the thickness at the center of the thin film layer 31. Also, the horizontal length of the end of the thin film layer 31 formed around the gap between the eaves lower surface 13 and the substrate 5 (the eaves lower surface 13 and the resist end surface 11 The horizontal distance from the boundary line to the tip of the thin film layer closest to the wall 15 is the distance d that the thin film layer goes into the gap.
  • the distance d is a cross section of the resist layer forming step, the opening forming step, and the thin film layer forming step in the manufacturing method of the present invention as shown in FIG. 1, using a scanning electron microscope or the like. Can be observed and measured.
  • h, w, T, 2a, 2b, 2c can be measured in the same way.
  • the cross-sectional shape of the opening has an eaves-shaped cross-sectional shape having the gaps described above, it is possible to suppress the end of the thin film layer formed on the substrate from climbing over the bottom of the resist layer in the thin film layer forming step. The power to do S. As a result, a desired fine circuit pattern can be accurately formed, and a highly reliable circuit pattern can be obtained.
  • the depth w and the height of the gap It is preferable that h satisfies the relationship of 0.06 XT ⁇ h ⁇ 0.67 X (2c) and h / 4 ⁇ w ⁇ (2c) / 6.
  • the height h is 0.06 XT or more, the gap between the gaps is suppressed by the formed thin film layer.
  • the height h and depth w of the gap at the opening w Force S, h ⁇ 0. 67 X (2c), and h / 4 ⁇ w ⁇ (2c) / 6 Can be made smaller than the depth w of the gap.
  • FIG. 14 (a) an opening having a reverse taper shape is formed in the resist layer 72 on the substrate 71, and a thin film layer 73 (the thin film layer formed on the resist layer 72 is formed on the upper surface thereof as a thin film layer 732, 7 is a cross-sectional view of a thin film layer formed on the substrate 71 as a thin film layer 731).
  • FIG. 14 (b) is a cross-sectional view showing the resist layer 72 peeled off after the protective layer 75 is further formed on the upper surface of the thin film layer 73 in FIG. 14 (a).
  • a thin film layer 731 is formed on a substrate 71 having an inversely tapered opening formed in the resist layer 72. It is difficult to form the thin film layer 731 so as not to contact the resist layer 72. Normally, as shown in FIG. 14 (a), the thin film layer 731 is located near the portion of the resist layer 72 that is in contact with the substrate 71. These end portions are in contact with the resist layer 72 and are formed so that the end portions run over the resist layer 72.
  • a phenomenon in which both end portions of the thin film layer 731 are formed so as to be larger than a desired width is a wraparound phenomenon.
  • This wraparound phenomenon is a phenomenon that occurs inevitably when a thin film layer is formed by vapor phase vapor deposition, particularly vapor deposition using plasma such as ion plating or sputtering. . This is because the film-forming material does not scatter linearly from the target or the like toward the substrate or the like, and the scattered film-forming material scatters to the substrate with a certain probability distribution.
  • a portion of the thin film layer 731 formed on the resist layer 72 (the portion on which the substrate 71 is climbed) is formed in the vicinity of the portion where the substrate 71 and the resist layer 72 are in contact with each other.
  • this is referred to as the “wraparound portion” (in FIG. 14 (a), it is referred to as “wraparound portion 733”).
  • a portion of the resist layer 72 existing so as to be sandwiched between the wraparound portion 733 and the substrate 71 is connected to the bottom of the resist layer (see FIG. 14 (a)! / Hem 721 ”).
  • the wraparound portion 733 in contact with the resist layer 72 is formed due to such a wraparound phenomenon, the accuracy of the pattern formed of the thin film layer 731 decreases. For example, as shown in FIG. 14 (a), when the wrap-around portion 733 reaches the bottom 721 of the resist layer, when the resist layer 72 is peeled off, the resist as shown at 735 in FIG. When the bottom 721 of the layer remains There is a match. Then, it may cause a fatal failure as an electronic circuit such as peeling of the formed thin film layer 731 and contact failure.
  • the thin film layer 731 cannot be completely covered (indicated by 736). Like the part, the side 734 of the wraparound part 733 is not covered and exposed.) The thin film layer 731 is likely to deteriorate from the exposed portion. An electronic circuit or the like that uses the pattern with the exposed side surface as an electrode is likely to be disconnected.
  • the circuit pattern is formed by forming the opening having the cross-sectional shape as shown in FIG. 1, the wraparound portion 733 shown in FIG. 14 is formed. Absent.
  • the resist layer can be easily peeled off and a desired pattern can be formed with high accuracy, and at the end of the thin film layer (thin film layer 31 in FIG. 1), the resist layer as shown in FIG. There is no residual hem 721 or side 734 exposure. Therefore, highly reliable electronic circuits can be manufactured.
  • the opening size 2a of the resist layer is 20 to 200 ⁇ m, and the thin film layer It is preferable that the thickness T be 0.1 ⁇ 5 to 5 m, and 2a is 25 to 150 ⁇ m, and the thickness T of the thin film layer is more preferably 2 to 4 ⁇ m.
  • the thickness H of the resist layer is preferably 2 to 40 111, more preferably 10 to 30 111, more preferably the force S. If the thickness H of the resist layer is less than 2 m, patterning may be difficult, which makes it relatively difficult to remove the resist layer in the stripping process. If it exceeds 40 111, the wraparound distance d may increase, or the dimensional accuracy of the resist layer may decrease, and sufficient patterning accuracy may not be obtained.
  • the resist layer forming the eaves mold may sag and the gap may be blocked.
  • the resist layer provided with the opening may be peeled off from the substrate before the peeling process. It is preferable.
  • the wraparound distance d when the thickness of the thin film layer is 15 m or less. It is possible to reduce S to 2 m or less.
  • Such a circuit pattern can be preferably used as a front panel of a PDP.
  • the gap height h is 3 m or less and the gap depth depth w is more than 5 m.
  • the distance d that the thin film layer wraps around with respect to the thickness T of the thin film layer of 12 m or less can be 5 am or less, which is preferable because the thin film layer does not run up to the lower end of the resist.
  • the gap height h is set to 2 ⁇ m or less, whereby the distance d that the thin film layer wraps around can be set to 3 m or less. It is preferable that the depth depth w of the substrate is more than 3 m, because the thin film layer does not run on the lower end of the resist.
  • the distance d that the thin film layer wraps around can be 1.5 m or less by setting the gap height h to 1 ⁇ m or less. It is preferable that the depth depth w is more than 1.5 m, because the thin film layer does not run on the lower end of the resist.
  • the gap height h can be set to 0.7 m or less so that the distance d wrapping around the thin film layer can be set to 1.0 m or less. It is possible to set the depth w of the gap to more than 1.0 m, and it is preferable that the thin film layer does not run on the lower end of the resist.
  • the distance d that the thin film layer wraps around can be set to 0.5 m or less by setting the gap height h to 0.4 m or less.
  • the depth depth w of the gap be greater than 0.5 m, so that the thin film layer does not run on the lower end of the resist.
  • the distance d that the thin film layer wraps into the gap is 1 m or less. This makes it possible to support high-definition display, especially when used as an electrode for PDP.
  • the eaves-shaped opening has a shape having a reverse taper shape.
  • the inversely tapered shape means that the horizontal distance 2b of each boundary line between the resist end surface 11 and the eaves bottom surface 13 in two resist layers in contact with one opening, and the opening size 2a are A shape that satisfies 2a ⁇ 2b. Having such a reverse taper shape In this case, the wraparound distance d becomes small, and therefore the wraparound portion 733 shown in FIG. 14 is not formed, which is preferable. Further, it is preferable because adhesion of the thin film layer to the resist end face 11 is suppressed and the resist layer can be easily peeled off.
  • the opening having the above shape is formed in the resist layer after the resist layer is formed on the substrate by using a negative resist by the method as described above. Exposure is performed so that P ⁇ R ⁇ Q, where P, Q, and R are exposure amounts for the opening formation site, the opening non-formation site, and the boundary region that is the boundary region. In addition, it is necessary to change the resist curing degree (that is, the solubility in the developer) and the adhesion between the resist layer and the substrate, and then to develop by the development force S.
  • the resist curing degree that is, the solubility in the developer
  • FIG. 2 (a) is a cross-sectional view of the state in which the resist layer 22 is formed on the upper surface of the substrate 20, and FIG. 2 (b) is a diagram illustrating the resist layer of FIG. It is sectional drawing of the state which formed the part.
  • the region J that becomes the opening shown in Fig. 2 (b) is an opening forming portion (referred to as "opening forming portion iij").
  • the area K of the eaves is the boundary part (referred to as “boundary part K”), and the V and L areas that do not form the opening and do not form the opening are non-opening parts (“ It is referred to as a non-opening portion L ”.
  • the opening having such a shape can be formed by developing after changing the exposure amount to these portions. Specifically, P ⁇ R ⁇ Q, where P is the exposure amount to the opening formation part iij, R is the exposure amount to the boundary portion K, and Q is the exposure amount to the non-opening formation site. It exposes so that it may become.
  • the resist layer thickness after image formation increases as the exposure amount increases. Thickness is real There is a relationship that becomes a constant value.
  • the minimum exposure amount at which the resist layer thickness after development becomes a substantially constant value is referred to as a saturated exposure amount.
  • the saturation exposure varies depending on the resist layer material and thickness, developer concentration, and solution temperature, but is generally from 10 mj / cm 2 to 50 OmJ / cm.
  • the exposure doses P, Q, and R are preferably in the following ranges with respect to the saturated exposure dose. That is, the exposure dose P is 0% to 20% of the saturation exposure dose, preferably S, more preferably 0% to 10%.
  • the exposure amount R is preferably 5% to 150% of the saturated exposure amount, more preferably 10% to 100%.
  • the exposure amount Q is preferably 25% to 500% with respect to the saturation exposure amount, more preferably 50% to 200%! /.
  • the exposure method is not limited so that the exposure amounts P, Q, and R satisfy P ⁇ R ⁇ Q, but the mask that blocks the exposure light to the opening forming portion iij and the boundary portion K, and the opening forming portion Exposure to fij It is preferable to perform exposure so that P ⁇ R ⁇ Q, using a mask that blocks light.
  • FIG. 3 (a) is a diagram showing a cross-sectional shape of the substrate 20 with the resist layer 22 formed on the substrate surface. Like FIG. 2 (a), the opening forming portion J, the boundary portion K, and the opening are shown. It has a part non-forming site L.
  • a complete light-shielding portion 40a that blocks transmission of the exposure light 26 to the opening forming portion fij and the boundary portion K, and an exposure light 26 to the opening non-forming portion L 26
  • exposure is performed using a mask 40 having a completely transmissive portion 40b that transmits light (FIG. 3 (b)).
  • the opening non-forming part L in the resist layer 22 is exposed, and the opening forming part fij and the boundary part K are not exposed.
  • a mask 42 having a complete light-shielding part 42a that blocks transmission of the exposure light 27 to the opening forming part fij and a complete transmission part 42b that transmits the exposure light 27 to the opening non-forming part L and the boundary part K is provided.
  • the opening non-forming site L is exposed twice and the boundary site K is exposed once.
  • the exposure amounts P, R, and Q of the opening forming portion, the boundary portion K, and the opening non-forming portion L can be set as desired exposure amounts where P ⁇ R ⁇ Q. it can.
  • an opening having a desired eaves-shaped cross-sectional shape as shown in FIG. 3 (d) can be formed in the resist layer 22.
  • the amount of exposure R at the boundary K is adjusted to adjust the resist curing degree (solubility in the developer) and the adhesion between the resist layer and the substrate.
  • the depth w and height h of the gap at the opening described above can be adjusted by changing the position. Note that the order of the step shown in FIG. 3 (b) and the step shown in FIG. 3 (c) may be reversed.
  • FIG. 4 (a) is a diagram showing a cross-sectional shape of the substrate 20 on which the resist layer 22 is formed on the substrate surface.
  • FIG. 4 (b) is a cross-sectional view showing a state in which exposure is performed with exposure light 28 using a mask 44 that blocks transmission to the opening forming portion ⁇ and semi-transmits to the boundary portion K.
  • 4 (c) is a cross-sectional view of an opening having an eaves-shaped cross-sectional shape obtained by developing after the exposure shown in FIG. 4 (b).
  • Exposure is performed using a mask 44 having a semi-transmissive portion 44b that semi-transmits the exposure light 28 and a completely transmissive portion 44c that transmits the exposure light 28 to the portion L where the opening is not formed.
  • the exposure dose P, R, Q to the opening formation site J, the boundary site K, and the opening non-formation site L can be set to P ⁇ R ⁇ Q.
  • an opening having a desired eaves-shaped cross section as shown in FIG. 4C can be formed in the resist layer.
  • the semi-transmissive portion 44b having a desired transmittance is formed by adjusting a film thickness or adjusting a numerical aperture, for example, by forming a thin film made of a material that transmits the exposure light 28 while partially absorbing the exposure light 28. It can be formed by forming a light-shielding thin film having a pattern.
  • the exposure amount R at the boundary portion K is adjusted to change the resist curing degree (solubility in the developer) and the adhesion between the resist layer and the substrate depending on the location. It is possible to adjust the depth w and height h of the gap in the opening described above. wear.
  • FIG. 5 (a) is a diagram showing a cross-sectional shape of the substrate 20 on which the resist layer 22 is formed on the substrate surface.
  • the opening forming portion J, the boundary portion K, and the opening It has a part non-forming site L. As shown in FIG.
  • the mask 46 used in this exposure method exposes the complete light-shielding portion 46a that blocks the transmission of the exposure light 29 to the opening forming portion and the boundary portion K, and the opening non-forming portion L. And a completely transmissive portion 46b that transmits the light 29.
  • the resist layer 22 in FIG. 5A is exposed in a state where the mask 46 is close to the resist layer 22 (FIG. 5B).
  • the “close state” means a force closer to the “distant state” described later.
  • the distance between the resist layer 22 and the mask 46 is about 0 to 200 ⁇ 111.
  • the opening non-forming part L in the resist layer 22 is exposed by the exposure light 29, and the opening forming part iij and the boundary part K are not exposed.
  • the state where the mask 46 is separated from the resist layer 22 means that the exposure light 29 is diffracted by the edge of the light shielding portion 46a of the mask to the extent that the eaves-shaped opening in the present invention can be formed in the resist layer.
  • a part of the exposure light 29 is diffracted as the exposure light 29 ′ as shown in FIG.
  • the boundary part K is also exposed.
  • the distance between the resist layer 22 and the mask 46 ' is approximately 50 to 400 111. Exposure may be performed while moving the mask 46.
  • the exposure amount P, R, and Q of the opening formation site J, the boundary site K, and the non-opening site is P ⁇ R ⁇ Q, and the resist curing degree (solubility in the developer) ), And the adhesion between the resist layer and the substrate can be changed depending on the location. Then, by developing this and washing with water, an opening having a desired cross-sectional shape as shown in FIG. 5 (d) can be formed in the resist layer.
  • the depth w and height h of the gap in the opening described above can be adjusted by adjusting the distance of the mask 46 (mask 46 ') from the resist layer 22 at the boundary portion K. Adjusting power S can be achieved by changing the exposure level.
  • the force S which shows the method of exposing the mask 46 in the state close to the resist layer 22 first, and then exposing the mask 46 away from the resist layer 22, is reversed.
  • the order may be That is, referring to FIG. 5, the resist layer on the substrate shown in FIG. 5 (a) is first exposed with the mask 46 separated from the resist layer 22 as shown in FIG. 5 (c). Then, as shown in FIG. 5B, exposure may be performed with the mask 46 close to the resist layer 22. Even in this case, an opening as shown in FIG. 5 (d) can be formed.
  • a fourth exposure method for forming the eaves-shaped opening will be described.
  • the same force as that used in the third exposure method and a mask that blocks the exposure light to the boundary portion is used without changing the distance between the mask 46 and the resist layer 22.
  • Exposure. By developing and washing with water after exposure, an opening having a desired eaves-shaped cross section as shown in FIG. 5 (d) can be formed in the resist layer.
  • the non-opening portion portion L in the resist layer 22 is exposed by the exposure light 29 transmitted through the completely transmissive portion 46b of the mask 46, and the opening portion forming portion ⁇ in the resist layer 22 is Then, the transmission of the exposure light is blocked by the completely light-shielding part 46a of the mask 46 and the exposure is suppressed, and the boundary portion K in the resist layer 22 is exposed by the diffracted light 29 'generated around the complete light-shielding part 46a of the mask 46.
  • the exposure amount R to the boundary portion K can be adjusted by changing the distance between the mask 46 and the resist layer 22 at the time of exposure, for example, according to the exposure amount Q to the opening non-forming portion L.
  • the distance between the mask 46 and the resist layer 22 during exposure is substantially zero when contact exposure is performed with the mask 46 in close contact with the resist layer 22 depending on the conditions of the exposure optical system used. It is preferable to select a range force up to 500 m.
  • sneak light or multiple reflected light can be further increased. By using this, it is possible to further adjust the exposure amount R for the boundary portion K in the resist layer 22.
  • the inclination of the incident angle is preferably selected from the range of !! to 5 °.
  • the exposure doses P, R, and Q of the opening formation site J, the boundary site K, and the opening non-formation site L are P ⁇ R ⁇ It is possible to squeeze to achieve Q.
  • the exposure dose Q at the opening non-formation site L is set to 25 to 100% of the saturation exposure dose, and the exposure dose R at the boundary portion K is set to 10 to 80% of the saturation exposure dose. More preferably, the exposure amount P in the opening portion forming section ⁇ is 0 to 20% of the saturated exposure amount.
  • the resist layer in the exposed area is not substantially eluted, but in the resist layer at the boundary between the exposed area and the non-exposed area, the area near the substrate interface where the exposure amount is particularly low is eluted.
  • an opening having a desired cross-sectional shape can be formed in the resist layer.
  • the exposure amount P to the opening non-formation site L is less than 25% of the saturation exposure amount, the adhesion between the resist layer and the substrate is insufficient, and the subsequent steps such as the development step and the thin film layer formation step
  • the resist layer may peel off, and if the saturation exposure amount exceeds 100%, the appropriate exposure amount R to the boundary portion K cannot be obtained, and the gap having the appropriate height h and depth w cannot be formed.
  • the end of the thin film layer formed in the thin film layer forming process described later rides on the bottom of the resist layer, and the resist layer cannot be peeled off from the substrate in the peeling process described later. there fear force s reliability of the circuit device becomes insufficient.
  • development performed after exposure by the first to fourth exposure methods can be performed by a usual method. That is, an aqueous solution of an inorganic base such as sodium hydroxide or potassium hydroxide, an aqueous solution of an organic base such as an aqueous solution of sodium carbonate, a quaternary ammonium salt represented by tetramethylammonium hydroxide or choline. It is processed by means such as spraying using a developer as a developer. It is preferable to appropriately adjust or select the developer temperature, additives, development time, etc. so as to obtain a desired cross-sectional shape of the opening!
  • an inorganic base such as sodium hydroxide or potassium hydroxide
  • an organic base such as an aqueous solution of sodium carbonate
  • a quaternary ammonium salt represented by tetramethylammonium hydroxide or choline a quaternary ammonium salt represented by tetramethylammonium hydroxide or choline. It is processed by means such as spraying
  • the development processing time is 2 to 10 times the breakpoint, which is the time from the start of development until the resist layer in the non-exposed area is eluted and the substrate surface is exposed. It is preferable to be selected from a double range.
  • the water washing performed after the development is performed using pure water or ion-exchanged water, and it is performed for a time in the range of 0.05 to 3 times the development time that can be achieved by removing the uncured resist material. It is preferable. It is preferable to contain 1 to 3 valent metal ions in the water used for washing, since the swelling order of the resist end can be suppressed. ;!
  • Free Yuryou for water to trivalent metal ion is preferably from 0.0005 to 5 mass 0/0. 0.0005 mass 0/0 below in Les such obtained the effect of suppressing the swelling of the resist, there is a risk, which may cause disadvantages eluted resist to form a aggregated foreign matter is 5 mass percent.
  • Metal ions to be contained in the water used for washing C a 2+ ions, Mg 2+ ions, divalent metal ions preferably fixture Ca 2+ ions, such as Ba 2+ ions, Mg 2+ ions are more preferable.
  • the content of divalent metal ions is preferably 0.005-0. 5% by mass based on water! /. If the amount is less than 0.005% by mass, the effect of suppressing the swelling of the resist may not be obtained, and if it exceeds 0.5% by mass, there may be a defect due to aggregation of the eluted resist.
  • This pre-exposure heat treatment is preferably carried out usually at a temperature in the range of 80 to 150 ° C. for 0.5 to 3 minutes, and the post-exposure heat treatment is usually carried out at a temperature of 80 to 200 ° C. for 1 to 10 minutes.
  • the resist layer may be a resist layer including two or more layers.
  • the resist layer in contact with the surface of the substrate (referred to as “resist layer F”) has a higher dissolution rate in the developing solution during development than the resist layer in other portions (referred to as “resist layer G”).
  • the resist layer F in contact with the surface of the substrate has normal photosensitivity, or low photosensitivity compared to the layers described later, and others.
  • the resist layer G preferably contains carbon black fine particles and the like and has an appropriate light-shielding property, or has a higher sensitivity than the resist layer F.
  • the thicknesses of the resist layer F and the resist layer G are preferably 0.1 to 5 m and 2 to 40 ⁇ m, respectively.
  • the resist layer F may be composed of a plurality of layers. That is, in a resist layer composed of two or more layers, one of the resist layers in contact with the surface of the substrate, and one or more resist layers in contact with this layer, and further laminated thereon Developing relative to resist layer G
  • the resist layer F can be regarded as a plurality of layers made of materials with a high dissolution rate in the liquid.
  • each resist layer F and resist layer G is formed and exposed by the method described in the resist layer forming step, and then an opening is formed using a developer.
  • a developer More specifically, for example, an aqueous solution of an inorganic alkali such as sodium hydroxide or potassium hydroxide, or an aqueous solution of an organic base such as a quaternary ammonium salt represented by tetramethylammonium hydroxide or choline.
  • an aqueous solution of an inorganic alkali such as sodium hydroxide or potassium hydroxide
  • an organic base such as a quaternary ammonium salt represented by tetramethylammonium hydroxide or choline.
  • a heat treatment can be applied to the photoresist layer before and / or after the exposure treatment.
  • the heat treatment before exposure is preferably performed at a temperature in the range of 80 to 150 ° C for 30 seconds to 3 minutes, and the heat treatment after exposure is usually performed at a temperature of 80 to 200 ° C for 1 to 10 minutes.
  • the above-described eaves-shaped opening having a cross-sectional shape can be formed.
  • the depth w and height h of the eaves-shaped gap in the cross-sectional shape of the opening can be adjusted.
  • FIG. 15 is a SEM photograph of a cross section around the opening of the resist layer in which the opening has been formed by the method for manufacturing a circuit pattern-provided substrate of the present invention, where 2a force 7. O ⁇ m, 2b force 0 ⁇ It can be seen that a gap with a height h of 2 ⁇ O ⁇ m and a depth w of 4.0 ⁇ 0 m is formed in the opening of 0 m.
  • Figure 16 shows a film thickness T of 3 in which a Cr layer with a film thickness of lOOnm, a Cu layer with a film thickness of 2800 nm, and a Cr layer with a film thickness of lOOnm are stacked in this order on the opening and resist layer in FIG.
  • the thin film layer forming step is a step of forming a thin film layer on the substrate and the resist layer.
  • the material of the thin film layer formed in the thin film layer forming step is not particularly limited.
  • a thin film layer can be formed on the substrate and the resist layer by a method described later. That's fine.
  • the thin film layer may consist of one layer or a plurality of layers. Further, the thickness is not limited, and can be, for example, about 0.;
  • the thickness of the thin film layer of the circuit pattern is preferably from 0.1 to 5 ⁇ m from the viewpoint of ensuring preferable adhesion to the substrate and ensuring favorable conductivity.
  • the thin film layer is composed of one layer or two or more layers, and at least one of them is selected from a group force composed of Cu, Al, Ag, Ni, SnO, ITO and ZnO.
  • Main component
  • a layer is preferred. Since this layer conducts electricity easily, it can be preferably used as an electrode layer (hereinafter also simply referred to as “electrode layer”).
  • electrode layer As used herein, “main component” means that the electrode layer contains 50% by mass or more of these components. The content is preferably 80% by mass or more, more preferably 90% by mass or more, and even more preferably 99% by mass.
  • main component is used in the same meaning.
  • the material for forming the electrode layer preferably uses Ti or Mn as another component when Cu is the main component, and other Pd or Au when Ag is the main component. .
  • Ti or Mn as another component when Cu is the main component
  • other Pd or Au when Ag is the main component.
  • SnO is the main component
  • Ta, Nb In order to improve conductivity, when SnO is the main component, Ta, Nb
  • Sb is mainly composed of ZnO, it is preferable to use Al, Ga, or In as other components.
  • the electrode layer is composed of a layer mainly composed of at least one selected from the group consisting of Cu, Al, Ag and Ni
  • the thin film layer is composed of Cr, Ti, Mo and W. It is preferable to further include a layer mainly composed of at least one selected from the group consisting of This layer can be preferably used as an adhesive layer having high adhesion to the electrode layer, a protective layer or a substrate described later (hereinafter also referred to as “adhesive layer”). Further, it is preferable that the thin film layer has three layers, one of which is the electrode layer, and two layers of the adhesive layers sandwiching the electrode layer.
  • a structure (adhesive layer / electrode layer / adhesive layer) having the adhesive layer on each of one main surface and the other main surface of the electrode layer is preferable. Further, it is particularly preferable from the viewpoint of improving durability that the adhesive layer covers the electrode layer side surface at the same time.
  • the three layers having such a structure are also referred to as laminated electrode layers.
  • the thin film layer in particular, a laminated electrode layer in which an adhesive layer mainly containing Cr and an electrode layer mainly containing Cu are laminated, and an adhesive layer mainly containing Ti and Cu are mainly used.
  • Component electrode A laminated electrode layer in which the layers are laminated is preferable. Further, these thin film layers are similarly preferable even if they have a structure having other layers such as a low reflection layer and other adhesive layers.
  • a thin film layer including such a stacked electrode layer can be preferably used as a bus electrode in a PDP front substrate.
  • the electrode layer has at least one selected from the group force consisting of SnO, ITO and ZnO.
  • a transparent electrode layer may be a layer made of a conductive transparent conductive material as a main component (hereinafter referred to as a transparent electrode layer).
  • a thin film including such a transparent electrode layer can be preferably used as a discharge sustaining electrode in a PDP front substrate.
  • a normal vapor deposition method for example, a physical vapor deposition method (electron beam or resistance Vacuum deposition method by heating, ion plating method, sputtering method, ion beam sputtering method), chemical vapor deposition method (thermal CVD method, plasma CVD method, photo CVD method), etc. can be applied.
  • a physical vapor deposition method electron beam or resistance Vacuum deposition method by heating, ion plating method, sputtering method, ion beam sputtering method
  • chemical vapor deposition method thermal CVD method, plasma CVD method, photo CVD method
  • sputtering may be performed using a Cu target under an inert atmosphere such as argon.
  • an inert atmosphere such as argon.
  • Sputtering may be performed by mixing 2 4.
  • sputtering may be performed in an atmosphere containing oxygen.
  • the film formation time in a conventionally known method for example, a vapor deposition method such as sputtering or a vapor deposition method, is controlled. Adjusting power with S Further, a protective layer described later may be formed on the thin film layer.
  • the peeling step is a step of peeling the resist layer and the thin film layer formed on the resist layer from the substrate.
  • a method for peeling the resist layer and the substrate is not particularly limited, and for example, a conventionally known method such as a wet peeling method or a mechanical peeling method can be applied.
  • the wet stripping method include a method of immersing in a conventionally known stripping solvent.
  • the solvent include water-soluble stripping solutions such as sodium hydroxide, potassium hydroxide, periodic acid, and sodium periodate.
  • the mechanical peeling method includes, for example, a method of peeling from an end of the resist layer, a method of peeling using a member that adheres to the thin film layer formed on the resist layer, a reduced pressure state, With a force S, a method of separating by suction with a high pressure gas, a method of blowing off a resist layer by blowing a high-pressure gas or liquid, a method of peeling by rubbing with a brush or the like is mentioned.
  • a method of peeling off from the end of the resist layer specifically, a method of picking the end of the resist layer and gradually peeling it from the end, or using a roller or the like on the resist layer
  • An example is a method in which after the thin film layer formed on the substrate is adsorbed to a roller, the roller is rotated to peel the resist layer together with the thin film layer.
  • the thin film layer is bonded to the adhesive tape using an adhesive member such as an adhesive tape.
  • a method of peeling by attaching an adhesive tape to a roller and rotating the roller while adhering the thin film layer to the adhesive tape.
  • the method of sucking and peeling in a reduced pressure state is a method of peeling the resist layer together with the thin film layer by forming the thin film layer on the resist layer and then reducing the pressure.
  • the pressure may be reduced to such an extent that the resist layer and the thin film layer can be peeled off.
  • the method of blowing off the resist layer by blowing a high-pressure gas or liquid is to peel off the resist layer together with the thin film layer by blowing the gas or liquid after forming the thin film layer on the resist layer. It is a method to make it.
  • a gas or liquid may be sprayed at a pressure that can peel off the resist layer and the thin film layer.
  • the manufacturing method of the present invention is a method of manufacturing a circuit pattern-provided substrate including the resist layer forming step, the opening forming step, the thin film layer forming step, and the peeling step described above.
  • the manufacturing method of the invention may include a plurality of the resist layer forming step, the opening forming step, the thin film layer forming step, and the peeling step described above.
  • the substrate is subjected to the resist layer forming step, the opening forming step, the thin film layer forming step, and the peeling step to form a circuit pattern including a thin film layer on the substrate, and then the resist layer forming step.
  • a protective layer which will be described later, or a thin film layer having a pattern different from that of the thin film layer forming step is formed, and then a peeling step is used to form a circuit pattern. Good.
  • the method further comprises a protective layer forming step of forming a protective layer covering the surface and side surfaces of the thin film layer.
  • the protective layer forming step is provided after the thin film layer forming step. And even if it is provided after the said peeling process, it may be provided before.
  • the substrate is subjected to the resist layer forming step, the opening forming step, and the thin film layer forming step, followed by a protective layer forming step, and then the resist layer, the thin film layer formed thereon, and the protective layer.
  • the layer can be peeled off.
  • the production method of the present invention includes a protective layer forming step
  • a protective layer for protecting the circuit pattern of the circuit pattern-attached substrate produced by the production method of the present invention can be formed, and in a subsequent step. It is preferable because a substrate with a circuit pattern can be obtained, in which deterioration of the characteristics of the substrate is suppressed and reliability is excellent.
  • the peeling step is performed subsequent to the resist layer forming step, the opening portion forming step, and the thin film layer forming step, and the thin film layer force is obtained.
  • a circuit pattern is formed, and then the resist layer forming step and the opening forming step are performed again, a protective layer forming step is subsequently performed to form a protective layer, the peeling step is performed, and the resist layer and the resist layer are formed.
  • the material of the protective layer is not particularly limited, but SiO, TiO, ZrO, TaO, CrO and
  • At least one selected from the group consisting of 2 2 2 2 5 2 3 and SnO force is a main component.
  • the protective layer is made of such a material, when the substrate with a circuit pattern manufactured by the manufacturing method of the present invention is used as a PDP front substrate by further forming a dielectric layer or the like on the surface, for example, the thin film It is preferable that the protective layer protects the layer from being oxidized in the high temperature process for forming the dielectric layer or the like, or being eroded from the dielectric layer itself. Of these, SnO strength S and protection performance are superior, which is preferable.
  • the protective layer is composed of two or more layers, and at least two of them are mainly SnO.
  • the protective layer is SnO containing at least one selected from the group consisting of Ta, Nb and Sb. Before Ta, Nb and Sb
  • the content in the SnO protective layer is not particularly limited, but is preferably 0.5 to 15% by mass.
  • the thickness of the protective layer is not particularly limited, and a force capable of achieving a desired thickness is preferably 0.05 to 1 ⁇ m, more preferably 0 .;! To 0.5 m.
  • the definition, measurement method, and adjustment method of the thickness of the protective layer are the same as those of the thin film layer. Further, the vapor deposition method can be applied to the method for forming the protective layer in the same manner as the method for forming the thin film layer.
  • the thin film layer forming step forms an adhesive layer mainly composed of Cr and / or Ti on the substrate and the resist layer, and on the upper surface of the adhesive layer.
  • Such a substrate with a circuit pattern manufactured by the manufacturing method of the present invention can be preferably used as a PDP front substrate.
  • the thin film layer of the circuit pattern and the substrate In addition, it is preferable to further include a low reflection layer forming step of forming a low reflection layer.
  • This low reflective layer forming step is preferably after the opening forming step and before the thin film layer forming step. For example, after passing through the resist layer forming step and the opening forming step, this low reflective layer is formed, and further, after the thin film layer is formed, it is subjected to the peeling step so that the circuit pattern of the present invention described later is attached. The ability to manufacture substrates is possible.
  • the low reflection layer having such material strength When the low reflection layer having such material strength is formed on the substrate, a thin film is formed when a substrate with a circuit pattern manufactured by the manufacturing method of the present invention is formed and used as, for example, a PDP front substrate.
  • the low reflection layer When the layer is observed from the substrate side, the low reflection layer functions as an antireflection layer and is preferable because the contrast is improved.
  • the low reflective layer preferably contains chromium oxide and / or titanium oxide as a main component.
  • the main component mentioned here means that the content in the low reflection layer is 50% by mass or more, 70 to 100% by mass is preferred 80 to 100% by mass force, 90 to More preferably 100% by weight.
  • nitrogen or carbon is preferably contained. This is because the antireflection performance can be improved.
  • the thickness of the low reflection layer is not particularly limited.
  • the force to achieve the desired thickness The force that can be applied S is preferably 0.03 to 0.1 m, more preferably 0.04 to 0.07 m.
  • the definition, measurement method, and adjustment method of the thickness of the low reflection layer are the same as those of the thin film layer.
  • the vapor deposition method can be applied to the method for forming the low reflection layer as well as the method for forming the thin film layer.
  • the thin film layer forming step forms an adhesive layer mainly composed of Cr and / or Ti on the substrate and the resist layer, and on the upper surface of the adhesive layer.
  • the projecting layer forming step is a step of forming a low reflection layer mainly composed of chromium oxide and / or titanium oxide.
  • the circuit pattern-attached substrate manufactured by the manufacturing method of the present invention can be preferably used as a PDP front substrate.
  • the manufacturing method of the present invention can further include a second thin film layer forming step of forming a second thin film layer between the thin film layer and the substrate.
  • This second thin film layer forming step is provided before the thin film layer forming step. And it may be before the resist layer forming step, or after the opening forming step and before the thin film layer forming step.
  • the second thin film layer forming step is used to form a circuit pattern comprising the second thin film layer on the substrate, and then the resist layer forming step is further performed. And forming a resist layer on the upper surface of the circuit pattern composed of the second thin film layer, further passing through the opening forming step, then subjecting to the thin film layer forming step, and then subjecting to the peeling step.
  • the substrate with a circuit pattern according to the embodiment of the present invention can be manufactured.
  • the material of the second thin film layer is not particularly limited, but Cu, Al, Ag, Ni, SnO, ITO and
  • the main component is at least one selected from the group consisting of 2 and ZnO.
  • the second thin film layer can be used as an electrode different from the thin film layer.
  • SnO, ITO and Zn as the second thin film layer
  • a transparent conductive material mainly composed of at least one selected from the group consisting of O because it can be used as a transparent sustain electrode.
  • the protective layer contains SiO as a main component. Definition of the thickness of the second thin film layer
  • the measuring method and the adjusting method are the same as those for the thin film layer.
  • the vapor deposition method can be applied similarly to the method for forming the thin film layer.
  • the thin film layer is preferably covered with the adhesive layer and / or the protective layer on the opposite surface and the side surface in contact with the substrate. Les.
  • FIG. 6 shows a circuit pattern-provided substrate obtained by the manufacturing method of the present invention and a dielectric. It is a schematic sectional drawing of what formed the layer.
  • the circuit-patterned substrate shown in FIG. 6 has a Cr O layer 81, a Cr layer 82, a Cu layer 83, a Cr layer 84, and a SnO layer 85 laminated on the upper surface of the glass substrate 80.
  • the Cr 2 O layer means a layer containing Cr 2 O as a main component.
  • FIG. 7 is a schematic cross-sectional view of a plasma display panel (PDP) manufactured using the substrate with a circuit pattern in which the dielectric layer shown in FIG. 6 is formed.
  • the PDP shown in FIG. 7 has a Cr O layer 88, Cr layer 89, Cu layer 90, Cr layer 91, SnO on the upper surface of the glass substrate 87, as in FIG.
  • It has a pattern consisting of a thin film layer in which layers 92 are stacked, and further has a dielectric layer 93 on the top surface
  • the glass counter substrate 95 is opposed to the glass counter substrate 95 through a close seal material 94.
  • the thin film layer is covered with the adhesive layer and / or the protective layer, so that the thin film layer is protected from oxidation and corrosion.
  • PDP front and back plates are SnO as a protective layer on top of the laminated electrode layer (eg Cr / Cu / Cr).
  • a film is formed and a dielectric layer is further formed on the film.
  • a laminated electrode layer is formed on a glass substrate, and then a resist layer is formed thereon.
  • desired electrode patterning is performed through exposure, development, and wet etching of the electrode layer. Accordingly, as shown in FIG. 10 (e), the Cu layer is exposed on the side surface portion of the laminated electrode layer, and the Cu layer is oxidized or corroded in the subsequent high-temperature process.
  • the side surface of the laminated electrode layer can be covered with the adhesive layer and / or the protective layer, so that deterioration due to oxidation of the laminated electrode layer or reaction with the dielectric layer is prevented. Since it can suppress, it is very preferable.
  • Such a structure having a protective layer on the laminated electrode layer can be easily realized by the production method of the present invention. Specifically, for example, a resist is applied on a substrate, exposed and developed as described above, and then Cr is formed as an adhesive layer, Cu is formed as an electrode layer, and SnO is formed as a protective layer. So, for example, a resist is applied on a substrate, exposed and developed as described above, and then Cr is formed as an adhesive layer, Cu is formed as an electrode layer, and SnO is formed as a protective layer. So
  • the Cu layer By lifting off the thin film layer that also has Cr / Cu / Cr / SnO force together with the resist layer, the Cu layer
  • the desired electrode pad is coated with an adhesive layer made of Cr and a protective layer made of SnO.
  • the pattern power of the protective layer is different from the pattern of the laminated electrode layer.
  • FIG. 8 (a) is a schematic cross-sectional view showing a stacked electrode layer formed on the upper surface of the substrate 100 by the manufacturing method of the present invention.
  • a pattern is formed on the upper surface of the substrate 100.
  • the pattern consists of a low-reflection layer 101 containing Cr 2 O as the main component, and a laminated electrode layer consisting of Cr / Cu / Cr (Cr
  • FIG. 8 (b) is a schematic cross-sectional view of what is obtained after subjecting the product obtained in FIG. 8 (a) to the resist step and the opening forming step and further to the protective layer forming step. It is. A resist layer 105 having openings and protective layers 106 and 107 are formed.
  • FIG. 8 (c) is a schematic cross-sectional view of a product obtained by subjecting the product obtained in FIG. 8 (b) to a further peeling process. The upper surface and side surfaces of the laminated electrode layer are covered with a protective layer 106. Such a method shown in FIGS. 8 (a) to 8 (c) protects SnO force.
  • a layer having a pattern different from that of the laminated electrode layer can be produced.
  • FIG. 9 (a) is a schematic cross-sectional view showing a laminated electrode layer formed on the upper surface of the substrate 110 by the manufacturing method of the present invention.
  • a pattern is formed on the upper surface of the substrate 110.
  • the pattern consists of a low-reflective layer 111 containing Cr 2 O as the main component and a multilayer electrode layer (Cr
  • FIG. 9 (b) is a schematic cross-sectional view of a structure obtained by further forming a protective layer 115 on the entire upper surface of the structure obtained in FIG. 9 (a).
  • FIG. 9 (c) is a diagram (schematic cross-sectional view) showing that a desired pattern of the protective layer is formed by laser patterning using a YAG laser or the like as obtained in FIG. 9 (b). The method using laser patterning is preferable in that the lift-off process is only required once. In the product thus obtained, the upper surface and the side surface of the laminated electrode layer are covered with the protective layer 115! /.
  • FIGS. 9A to 9C the pattern of the protective layer having SnO force is different from the pattern of the laminated electrode layer.
  • the dielectric layers shown in FIGS. 6 and 7 are specifically formed by the following method after the protective layer is formed by such a method as shown in FIGS. 8 and 9, for example.
  • the screen printing method as described above is used to form a desired pattern (for example, as shown in FIG. Covered (B—a), not covered outside electrode (B—b)), printed and coated with glass dielectric frit paste, fired at high temperature.
  • a desired pattern for example, as shown in FIG. Covered (B—a), not covered outside electrode (B—b)
  • glass dielectric frit paste fired at high temperature.
  • the Cu layer which is heavily oxidized and corroded, is completely covered with the Cr adhesive layer and SnO protective layer.
  • the manufacturing method of the present invention includes the resist layer forming step, the opening forming step, the thin film layer forming step, and the peeling step.
  • it is a method for producing a substrate with a circuit pattern, comprising at least one step selected from the group consisting of the protective layer forming step, the low reflective layer forming step, and the second thin film layer forming step.
  • the production method of the present invention may include a plurality of the resist layer forming step, the opening forming step, and the peeling step.
  • the thin film layer forming step, the protective layer forming step, the low reflective layer forming step, and the second thin film layer forming step may each include a plurality of steps.
  • another process for example, a process for forming another thin film layer, or a process for reducing the adhesive strength for facilitating peeling of the resist layer may be provided before the resist layer forming process.
  • a substrate with a circuit pattern can be manufactured. And, it is possible to manufacture a PDP front substrate and a PDP rear substrate using this substrate with a circuit pattern. Furthermore, a PDP front substrate and a PDP rear substrate can be manufactured by such a manufacturing method of the present invention. In addition, PDP can be obtained by using these PDP front substrate and / or PDP rear substrate.
  • the substrate with a circuit pattern according to the manufacturing method of the present invention can be preferably applied to a force S that can be preferably used for manufacturing a plasma display panel, and other similar displays and electronic circuits of a plasma display panel. Needless to say. In addition, even if the shape of the pattern is relatively small and thin, it can be similarly applied to a pattern or a larger or thicker pattern.
  • a glass substrate product name: PD200, manufactured by Asahi Glass Co., Ltd.
  • a resist film manufactured by Tokyo Ohka Kogyo Co., Ltd. was attached to the surface of this substrate to form a resist layer.
  • This resist layer had a thickness of 25 Hm and a saturated exposure dose S80 mj / cm 2 .
  • the accumulated exposure amount to the opening shape formed part iij is 0, the accumulated exposure amount to the boundary site K is 100 mj / cm 2, accumulated exposure amount to the opening non-forming site L is 200 mj / cm 2, i.e. saturated
  • the exposure was set to 0%, 125%, and 250%, respectively.
  • the development temperature was 30 ° C, and the development time was twice the breakpoint, which is the time from the elution of the resist layer in the unexposed area to the exposure of the substrate surface.
  • an opening having an eaves-shaped cross-sectional shape having a gap as shown in FIG. 1 could be formed in the 25-inch resist layer.
  • This opening had an opening dimension 2a of 21.8 mm, a width 2b force O ⁇ rn, and a gap with a height h of 1.1 m and a depth w of 2 O ⁇ rn.
  • the formed cross-sectional shape was observed and measured using a scanning electron microscope (SEM).
  • a thin film layer is formed on the substrate and on the resist layer having an opening.
  • a Cr pellet purity: 99.99% by mass
  • a Cr layer having a thickness of lOOnm is formed by ion plating under an inert atmosphere of argon.
  • Cu pellets Purity: 99.99% by mass
  • a lOOOnm-thick Cu layer is laminated, and a lOOnm-thick Cr layer is formed on the Cu layer in the same manner.
  • a thin film layer laminated in which an adhesive layer made of a Cr layer, an electrode layer made of a Cu layer, and an adhesive layer made of a Cr layer are laminated is formed.
  • the cross section of the opening of the resist layer was observed using a scanning electron microscope.
  • the thickness of the thin film layer ⁇ 1 ⁇ 2 m.
  • the thickness ⁇ of the thin film layer at the gap entrance (the point perpendicular to the thin film layer from the boundary line between the resist end face and the bottom of the eaves) is 0 ⁇ 13 111, and the distance d entering the gap is 0 ⁇ 33 m. (The wraparound film thickness at this position is several nm).
  • the resist layer and the thin film layer formed on the resist layer were peeled from the substrate. Specifically, a 3% sodium hydroxide aqueous solution heated to 50 ° C. was sprayed from a full cone nozzle at a pressure of 0.2 MPa for 60 seconds to perform the peeling process.
  • the substrate with a circuit pattern obtained by the above method had a good accuracy because the distance d in which the thin film layer entered the gap between the eaves of the resist layer was very small at 0.33 m.
  • the formed circuit pattern has a trapezoidal cross-sectional shape, the thin film layers are laminated in layers, and the side surface of the electrode layer made of Cu is covered with an adhesive layer made of Cr and is not exposed. Also, at the edge of the circuit pattern, there was a gap or resist residue between the substrate and the force that did not cause peeling.
  • a resist pattern having the same opening is formed on the substrate, and then a low reflection layer made of chromium oxide and having a thickness of 50 nm is formed on the substrate and the resist layer having the opening.
  • the chromium oxide layer can be formed by ion plating in an atmosphere containing oxygen using Cr pellets (purity: 99. 99%).
  • a three-layered thin film layer (laminated electrode layer) is formed by laminating an adhesive layer composed of a Cr layer, an electrode layer composed of a Cu layer, and an adhesive layer composed of a Cr layer.
  • the method for forming the thin film layer and the configuration conditions are the same as in Example 1 except that the thickness of the electrode layer made of the Cu layer is 2800 nm.
  • the obtained circuit pattern has a low reflection layer thickness of 50 nm in the horizontal center of the thin film layer.
  • the thickness T of the membrane layer is 3 ⁇ 0 ⁇ m, and the thickness ⁇ is 0 ⁇ 32 ⁇ m.
  • the wraparound distance d is very small at 0.4 m (the wraparound film thickness at this position is a few nm), and it has good accuracy.
  • the formed circuit pattern had a trapezoidal cross-sectional shape, each thin film layer was laminated in layers, and the side surface of the electrode layer made of Cu was covered with an adhesive layer made of Cr and was not exposed . Also, at the edge of the circuit pattern, there was no gap or resist residue with the substrate, and no peeling occurred.
  • a resist film is applied to the substrate to form a resist layer.
  • An opening is formed in the resist layer by the method shown in FIG. That is, a completely light-shielding part with a width of 25 m (exposure light transmittance of 0%), a semi-transmission part with a width of 2.5 m (exposure light transmittance of 45%) and a perfect transmission part with a width of 270 m (exposure light)
  • a mask 44 having a line / space pattern with a transmittance of 90% exposure is performed using an ultra-high pressure mercury lamp similar to Example 1, and an opening is formed by performing development processing similar to Example 1. .
  • the exposure amounts to the opening forming portion, the boundary portion K, and the opening non-forming portion L are Omj / cm 2 , l OOmJ / cm 2 , and 200 mj / cm 2 , respectively. Development conditions and washing conditions are the same as in Example 1.
  • an opening having an eaves-shaped cross section having a gap as shown in FIG. 1 can be formed in the 25-inch resist layer.
  • This opening has an opening dimension 2a of 22.0 m, a width 2b of 3 ⁇ 0 ⁇ m, and a gap having a height h of 1 ⁇ 2 m and a depth w of 2 ⁇ 2 m.
  • the formed cross-sectional shape can be observed using a scanning electron microscope (SEM).
  • a low reflective layer having a thickness of 50 nm is formed on the substrate and the resist layer having the opening in the same manner as in Example 2.
  • a thin film layer (laminated electrode layer) having a three-layer structure in which an adhesive layer made of a Cr layer, an electrode layer made of a Cu layer, and an adhesive layer made of a Cr layer were laminated on the low reflective layer in the same manner as in Example 2.
  • the composition and thickness of each layer are the same as in Example 2.
  • SnO is the main component on the top surface of the adhesive layer, which is the top surface of the thin film layer (laminated electrode layer).
  • a protective layer is laminated.
  • the protective layer with SnO as the main component is 97 mass% of SnO
  • the substrate force is peeled off in the same manner as in Example 2 from the resist layer and the low-reflection layer formed on the resist layer, the thin film layer (electrode layer) and the protective layer.
  • the substrate with a circuit pattern of Example 3 obtained by the above method has a low reflection layer thickness of 50 nm at the horizontal center of the thin film layer, a thin film layer thickness T of 3.0 m, and a protective layer thickness. Is 200nm and ⁇ is 0 ⁇ 4 ⁇ m.
  • the wraparound distance d is very small, 0.4 mm (the wraparound film thickness at this position is several nm), and it has good accuracy.
  • the formed circuit pattern has a trapezoidal cross-sectional shape, each thin film layer is laminated in layers, and the side surface of the electrode layer made of Cu is covered with an adhesive layer made of Cr and is not exposed. The upper surface and side surfaces of the laminated electrode layer are covered with a protective layer mainly composed of SnO and are not exposed.
  • a dielectric paste made of an organic solvent containing low-melting glass and cellulose is printed on the upper surface of the circuit pattern-provided substrate obtained in Example 2 in a desired thickness and pattern by a screen printing method, and in the atmosphere at 600 ° C. Heat and sinter.
  • the dielectric film thickness after sintering is 20 ⁇ m ⁇ ).
  • the dielectric layer which was a problem with the conventional method, was eroded by electrode layers, deteriorated in conductivity, and foamed in the dielectric. Does not occur. In addition, good characteristics can be obtained at the dielectric layer coating interface as shown in FIG.
  • Example 3 On the circuit pattern of the circuit pattern-provided substrate in Example 3, a further 18 m thick dielectric layer is formed and laminated in the same manner as in Example 4.
  • the electrode layer is eroded by the dielectric film, which is a problem of the conventional method, the conductivity is deteriorated, and bubbles are generated in the dielectric. Does not occur.
  • good characteristics can be obtained at the dielectric layer coating interface as shown in FIG.
  • Example 6 On the resist layer of a glass substrate with a resist layer, prepared in the same way as in Example 1, the integrated exposure dose to the opening formation part I is Omj / cm 2 , the integrated exposure dose to the boundary part K is 25 mj / cm 2 , the opening The exposure was performed in the same manner as in Example 1 except that the integrated exposure dose to the part non-formation site L was 50 mj / cm 2 , that is, 0%, 32%, and 63%, respectively, with respect to the saturated exposure dose. Thereafter, development was performed using a 1% aqueous sodium carbonate solution at a development temperature of 30 ° C. and a development time of 2.5 times the break point.
  • an opening as shown in Fig. 1 could be formed in a 25 m thick resist layer.
  • This opening has a cross section with an opening dimension 2a of 32 ⁇ O ⁇ m, a width 2b of 37 ⁇ O ⁇ m, and an eave-shaped gap with a height h of 7.0111 and a depth of 8.0 m. Had a shape.
  • the thickness of the thin film layer at the eaves-shaped gap entrance of the resist layer (the point perpendicular to the thin film layer from the boundary line between the resist end face and the eaves bottom) ⁇ is 0 ⁇ 13 111, the distance d wrapping around the gap was 0.33 m (the wraparound film thickness at this position is several nm).
  • a peeling process was performed in the same manner as in Example 1 to obtain a substrate with a circuit pattern of this example.
  • the substrate with a circuit pattern of this example had good accuracy because the distance d that the thin film layer entered the gap between the eaves of the resist layer was very small, 0.33 111.
  • the formed circuit pattern has a trapezoidal cross-sectional shape, the thin film layer is laminated in layers, and the side surface of the electrode layer made of Cu is covered with an adhesive layer made of Cr and is not exposed. It was.
  • the exposure amounts to the opening forming portion m, the boundary portion K, and the opening non-forming portion L are respectively Omj / cm 2 and 2 Omj / except that the cm 2, 25mj / cm 2 was formed an opening in the same manner as in example 3.
  • an opening as shown in FIG. 1 could be formed in the 25 m thick resist layer.
  • This opening has an opening dimension 2a of 32 ⁇ O ⁇ m, a width 2b of 37 ⁇ O ⁇ m, and the eaves gap has a height h of 10 ⁇ 0 111 and a depth of 1 1.0 m. It had a cross-sectional shape.
  • SnO having a thickness of 0.1 m is mainly formed on the substrate and the resist layer having the openings.
  • a thin film layer which is a transparent electrode layer having a length of 2 minutes, was formed.
  • the transparent electrode layer mainly composed of SnO
  • the thickness T of the thin film layer was 0.1, m, and ⁇ was 0.05 mm or less.
  • the wraparound distance d was very small, 4. Om (the wraparound film thickness at this position was several nm), and it had good accuracy.
  • the formed circuit pattern had a trapezoidal cross-sectional shape, and at the end of the circuit pattern, a gap and a resist residue were generated between the substrate and the substrate, and peeling was not generated.
  • the exposure was performed using.
  • the exposure amount to the non-opening portion is 150 mj / cm 2, that is, 188% of the saturated exposure amount
  • the exposure amount to the boundary portion is 40 mj / cm 2, that is, 50% of the saturated exposure amount
  • the opening forming portion is formed.
  • the exposure amount to was 0 mj / cm 2, that is, 0% of the saturation exposure amount.
  • the distance between the resist layer and the mask during exposure was 75 in, and the inclination of the incident angle of the exposure light with respect to the normal direction of the substrate surface was 2.5 °.
  • the obtained opening has a gap with an opening size 2a of 27.0 m, a width 2b of 30.0 ⁇ m, a height h of 2 ⁇ 0 111 and a depth of 4.0 m. It had an eaves-shaped cross-sectional shape
  • Cr layer / Cu layer / Cr layer on the glass substrate and resist layer in the opening except that the thickness of the Cu layer was 2800 ⁇ m and the thickness T of the 3 layer configuration was 3 m
  • a thin film layer was formed.
  • the thickness ⁇ of the thin film layer at the eaves-shaped gap entrance of the resist layer (the point perpendicular to the thin film layer from the boundary line between the resist end face and the eaves bottom) is 0 ⁇ 7 m and goes around the gap.
  • the distance d was 2.0 m (the wraparound film thickness at this position is several nm).
  • the substrate with a circuit pattern obtained by the above method had a very good distance d, in which the distance d into which the thin film layer entered the gap between the eaves of the resist layer was very small, 2 ⁇ ⁇ .
  • the formed circuit pattern has a trapezoidal cross-sectional shape, the thin film layer is laminated in layers, and the side surface of the electrode layer made of Cu is covered with an adhesive layer made of Cr and exposed. I got it. In addition, there were no gaps, resist residue, or peeling between the edge of the circuit pattern and the substrate.
  • the exposure was performed in the same manner as in Example 8 except that the distance between the resist layer and the mask during exposure was 75 111, and the inclination of the incident angle of the exposure light with respect to the normal direction of the substrate surface was 2.5 °. It was. Next, development and washing were carried out in the same manner as in Example 8 except that the developer temperature was 15 ° C.
  • the resulting opening has an eaves with an opening dimension 2a of 31 ⁇ O ⁇ m, width 2b force 38. O ⁇ m, a height h of 1.5 m and a depth w of 3.0 m. It had a mold cross-sectional shape.
  • the thickness ⁇ of the thin film layer at the eaves-shaped gap entrance of the resist layer (the point perpendicular to the thin film layer from the boundary line between the resist end face and the eaves bottom) is 0 ⁇ 05 111, and the gap
  • the wraparound distance d was 1.5 m (the wraparound film thickness at this position is several nm).
  • the obtained substrate with a circuit pattern had a good accuracy because the distance d in which the thin film layer entered the gap between the eaves of the resist layer was as small as 1. ⁇ . Further, the formed circuit pattern has a trapezoidal cross-sectional shape, the thin film layer is laminated in layers, and the side surface of the electrode layer made of Cr or Cu is covered with an adhesive layer made of Cr and is not exposed. I was strong. Further, at the end of the circuit pattern, there was no gap or resist residue between the substrate and no peeling occurred.
  • the exposure was performed in the same manner as in Example 8 except that the distance between the resist layer and the mask during exposure was 75 111, and the inclination of the incident angle of the exposure light with respect to the normal direction of the substrate surface was 2.5 °. It was.
  • 0.1% sodium carbonate aqueous solution was used as the developer, and development and washing were carried out in the same manner as in Example 8 except that the development time was 6 times the breakpoint to form openings in the resist layer. did.
  • the obtained opening has a gap with an opening size 2a of 27.0 m, a width 2b of 35.0 ⁇ m, a height h of 2.0111, and a depth of 4.0 m. It had an eaves-shaped cross-sectional shape
  • the thickness T 0. 2 i m (SnO
  • the thickness ⁇ of the thin film layer at the eaves-shaped gap entrance of the resist layer (the point perpendicular to the thin film layer from the boundary line between the resist end face and the bottom surface of the eaves) is 0 ⁇ 06 m, and the gap The distance d wrapping in between was 1 ⁇ 8 ⁇ m (the wraparound film thickness at this position is several nm)
  • the obtained substrate with a circuit pattern had a good accuracy because the distance d into which the thin film layer entered the gap of the eaves of the resist layer was as small as 1.8111.
  • the formed circuit pattern has a trapezoidal cross-sectional shape, and no gap or resist residue occurs between the circuit pattern edge and the substrate, and no peeling occurs.
  • the present invention it is possible to provide a method for manufacturing a substrate with a circuit pattern, which can form a desired fine circuit pattern with higher accuracy. Therefore, the present invention can be suitably used particularly for an electronic circuit device that requires high integration (high definition).

Landscapes

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Description

明 細 書
電子回路装置とその製造方法
技術分野
[0001] 本発明は回路パターン付き基板とその製造方法に関する。
背景技術
[0002] 従来から、コンピュータ、通信、情報家電、各種表示デバイス等に用いられているあ らゆる電子回路には、基板上に金属や絶縁物の薄膜で形成された回路パターンが 使用されている。また、急速に進展する高度情報化社会に対応するために、より高集 積（高精細化）が求められてレ、る。
[0003] この回路パターンの形成には、概ね、フォトリソグラフィ 'エッチングプロセスを用い た方法が採用されてきた。この方法の典型的なプロセスを図 10〜図 11に示す。図 1 0〜図 1 1に示すように、この方法は、基板の表面の少なくとも一部分に回路パターン を形成するための薄膜を成膜した後に、レジストを塗布 ·乾燥してレジスト層を形成す る。そして、マスクを介してレジスト層を露光'現像することによって、回路パターンとは 逆のパターン (逆回路パターン)を形成する。その後、エッチング、レジスト層除去を 経て所望の回路パターンを形成する方法である。この方法は、パターンの形成精度 が良ぐ同じパターンを何回でも再現できるとともに、同一基板上に複数個の電子回 路を形成できるため、量産性を有して!/、る点で優れて!/、る。
[0004] しかしながら、このフォトリソグラフィ 'エッチングプロセスを用いた方法は、図 10〜図
11に示すように、多数の工程を繰り返して電子回路の回路パターンを完成させてレヽ くものである。図 10〜図 11に示す方法では、基板 50上に薄膜層 51を形成した後に (図 10 (b) )、レジスト層 52を形成し（図 10 (c) )、露光 ·現像処理 ·エッチング 'レジス ト層 52剥離を行い（図 10 (c！)〜（e)、図 1 1 (a) )、さらに、絶縁層 53を形成した後に ( 図 11 (b) )、レジスト層 54の形成.露光.現像.エッチング 'レジスト層 54剥離を行って いる（図 l l (c)〜（e) )。
すなわち、この方法では、薄膜層と絶縁層とからなる回路パターンを形成する度に 、成膜'レジスト塗布 ·乾燥 ·露光 ·現像 ·エッチング 'レジスト層剥離等からなる約 22 工程の非常に多数の工程数を必要とする。このため、製造コストが非常に高くなると いう問題があった。さらに、この方法では、上記多数の工程の度に大量の現像液や、 エッチング剤等の薬液および洗浄液を使用することとなる。これは、単に歩留まりが 悪く製造コストが非常に高くなるということのみならず、昨今、重大な関心事となってき た廃液の処理などの環境負荷が非常に大きいという問題があった。
[0005] そこで、上記フォトリソグラフィ 'エッチングプロセスと比較して工程数が少なぐ環境 負荷も小さいリフトオフ法が提案された (例えば、特許文献;!〜 7参照）。
このリフトオフ法は、一般に、基板上にレジスト層で逆回路パターンを形成し、基板 の表面に薄膜層を形成し、次いでレジスト層を剥離することによって、レジスト層の開 口部分に薄膜層による回路パターンを形成する方法である。図 12〜図 13は、レジス ト層を露光'現像等することによってレジスト層の逆回路パターンを形成する工程を示 しており、これは、いわゆる湿式条件（ウエット条件）にて行われるウエットリフトオフ法 の工程を示している。
図 12〜図 13に示す方法では、基板 61上にレジスト層 62を形成し（図 12 (b) )、露 光-現像によりレジストパターンを形成する（図 12 (c)〜（d) )。その後、薄膜層 63を形 成した後に、不要なレジスト層 62および薄膜層 63を剥離している（図 12 (e)、図 13 ( a) ) Dさらに、基板 61上に再度レジスト層 64を形成し、露光 ·現像によりレジストバタ ーンを形成し、絶縁層 65を形成した後に（図 13 (b)〜（c) )、不要なレジスト層 64お よび絶縁層 65を剥離して!/、る（図 13 (d) )。
[0006] そして、このようなリフトオフ法にお!/、て、所望の微細なパターンを精度よく形成する ためには、レジスト層に形成する開口部の断面形状が重要であり、具体的な断面形 状として、逆テーパ形状、オーバーハング形状、 2層積層型または T字型としてバタ ーンを形成する方法が提案されている（特許文献 8〜； 12参照）。
特許文献 1：特許第 2989064号明細書
特許文献 2：特許第 3028094号明細書
特許文献 3：特開平 7— 168368号公報
特許文献 4：特開平 8— 315981号公報
特許文献 5：特開平 11 317418号公報 特許文献 6：特開 2002— 134004号公報
特許文献 7：特開平 11 339574号公報
特許文献 8：特開昭 56— 81954号公報
特許文献 9 :特開平 1 236658号公報
特許文献 10 :特開平 7— 29846号公報
特許文献 11 :特開 2003— 287905号公報
特許文献 12 :特開平 9 211868号公報
発明の開示
発明が解決しょうとする課題
[0007] しかしながら、このような断面形状を有する開口部をレジスト層に形成した場合であ つても、所望のパターンを精度よく形成することができず、またレジストを剥離するとき にパターンを形成する薄膜層と基板との間に隙間を生じたり剥離したりする膜はがれ の問題が起きる場合があった。また、例えば、電極とすることを目的に形成した薄膜 層の上面に、その保護を目的とした保護層を形成した場合において、薄膜層が保護 層により完全に被覆されずに薄膜層の端部 (側面）が露出するため、後工程中に劣 化したり、これを電極として用いた電子回路等において断線を生じたりする場合があ つた。
課題を解決するための手段
[0008] 本発明者は、リフトオフ法にお!/、てパターン精度が低下し、パターンを形成する薄 膜層と基板との間に隙間を生じたり剥離する等の現象が生じるメカニズムを鋭意検討 した。そして、レジスト層に形成する開口部の断面形状をひさし型とし、さらにその形 状を、形成する薄膜層の厚さ等との関係によって限定することで、上記の課題を解決 できることを見出し本発明に至った。
[0009] すなわち、本発明は以下の（1)〜（； 15)である。
(1)基板上に薄膜層からなる所望の回路パターンを形成する回路パターン付き基板 の製造方法であって、前記基板上にレジスト層を形成するレジスト層形成工程と、前 記レジスト層に所望の回路パターンに対応する形状の開口部を形成する開口部形 成工程と、前記開口部の基板上および前記レジスト層上に薄膜層を形成する薄膜層 形成工程と、前記レジスト層と前記レジスト層上に形成された前記薄膜層とを前記基 板から剥離する剥離工程とを具備し、前記開口部形成工程により前記レジスト層に 形成された開口部は、前記レジスト層と前記基板との境界部に高さ (h)で奥行き (w) の隙間を有するひさし型の段面形状を有して!/、て、前記薄膜層形成工程にお!、て薄 膜層を形成したときに、前記開口部の基板上に形成された薄膜層の端部がレジスト 層の裾に乗り上げないように前記高さ（h)および前記奥行き（w)が決められている、 回路パターン付き基板の製造方法。
(2)前記レジスト層に形成された複数の開口部のうち隣り合う 2つの開口部の間隔（2 c)、前記薄膜層形成工程において前記基板上に形成される前記薄膜層の厚さ (T) 、 0. 06 XT≤h≤0. 67 X (2c)、かつ、 h/4<w≤ (2c) /6の関係を満たす、上 記（1)に記載の回路パターン付き基板の製造方法。
(3)前記レジスト層の前記開口部における断面形状が、さらに逆テーパ形状を有す る上記（1)または（2)に記載の回路パターン付き基板の製造方法。
(4)前記開口部形成工程が、前記レジスト層における開口部形成部位、開口部非形 成部位およびこれらの境界領域である境界部位への露光量をそれぞれ P、 Q、 Rとし た場合に、 P<R< Qとなるように露光し現像する工程を具備する、上記（1)、（2)ま たは（3)に記載の回路パターン付き基板の製造方法。
(5)前記開口部形成部位および前記境界部位への露光光を遮るマスクと、前記開口 部形成部位への露光光を遮るマスクとを用いて、 P<R< Qとなるように露光する、上 記 (4)に記載の回路パターン付き基板の製造方法。
(6)前記開口部形成部位への露光光を遮り、前記境界部位への露光光を半透過す るマスクを用いて、 P<R< Qとなるように露光する、上記 (4)に記載の回路パターン 付き基板の製造方法。
(7)前記開口部形成部位および前記境界部位への露光光を遮るマスクを用い、この マスクと前記レジスト層との距離を変化させて P<R< Qとなるように露光する、上記（ 4)に記載の回路パターン付き基板の製造方法。
(8)前記開口部形成部位および前記境界部位への露光光を遮るマスクを用い、この マスクと前記レジスト層との距離を一定として、前記マスクの遮光部の周辺部で生じる 回折光および回り込み光により前記境界部位を露光して、 P<R< Qとなるように露 光する、上記 (4)に記載の回路パターン付き基板の製造方法。
(9)露光されたレジスト層を、 1、 2または 3価のいずれかの陽イオンを 0· 0005〜5質 量％含む水を用いて水洗する、上記 (4)〜（8)の!/、ずれかに記載の回路パターン付 き基板の製造方法。
(10)前記回路パターンの前記薄膜層力 S、 Cu、 Al、 Agおよび Niからなる群から選ば れる少なくとも 1つを主成分とする電極層、または、 SnO 、 ITOおよび ZnOからなる
2
群から選ばれる少なくとも 1つを主成分とする電極層、を含む、上記（1)〜（9)のいず れかに記載の回路パターン付き基板の製造方法。
(11)前記回路パターンの前記薄膜層が 3層以上からなり、前記電極層が Cuを主成 分とする層であって、前記 Cuを主成分とする電極層の上面および下面に Crおよび /または Tiを主成分とする層を含む、上記（10)に記載の回路パターン付き基板の 製造方法。
(12)前記回路パターンの前記薄膜層の上面および側面を覆う保護層を形成する保 護層形成工程を具備し、前記保護層が、 SiO 、 TiO 、 ZrO、 Ta O 、 Cr Oおよび
2 2 2 2 5 2 3
SnO力 なる群から選ばれる少なくとも 1つを主成分とする層を含む、上記（1)〜（1
2
1)のいずれかに記載の回路パターン付き基板の製造方法。
(13)上記（1)〜（； 12)の!/、ずれかに記載の回路パターン付き基板の製造方法により 製造される回路パターン付き基板。
(14)上記（1)〜（； 12)の!/、ずれかに記載の回路パターン付き基板の製造方法により 製造される PDP前面基板。
(15)上記（14)に記載の PDP前面基板を用いてなるプラズマディスプレイパネル。 発明の効果
本発明によれば、所望の微細な回路パターンをより精度よく形成することができる回 路パターン付き基板の製造方法を提供することができる。
また、例えば電極とすることを目的に形成した薄膜層の上面に、その薄膜の保護を 目的とした保護層を形成した場合において、薄膜層の端部 (側面）が露出せず、保護 層が薄膜層を覆うことができ、例えばそのパターユングされた薄膜層を電極として用 、た場合に、これを用いた電子回路等におレ、て断線が生じ難!/、。
図面の簡単な説明
園 1]図 1は本発明の回路パターン付き基板の製造方法におけるレジスト開口部を説 明するための概略断面図である。
園 2]図 2 (a)および 2 (b)は本発明の回路パターン付き基板の製造方法におけるレ ジスト開口部形成工程を説明するための概略断面図である。
園 3]図 3 (a)〜3 (d)は本発明の回路パターン付き基板の製造方法のレジスト開口部 形成工程における開口部形成方法を説明するための概略断面図である。
[図 4]図 4 (a)〜4 (c)は本発明の回路パターン付き基板の製造方法のレジスト開口部 形成工程における別の開口部形成方法を説明するための概略断面図である。 園 5]図 5 (a)〜5 (d)は本発明の回路パターン付き基板の製造方法のレジスト開口部 形成工程における別の開口部形成方法を説明するための概略断面図である。 園 6]図 6は本発明の回路パターン付き基板の好ましい態様を示す概略断面図であ
[図 7]図 7は本発明の PDPの好ましい態様を示す概略断面図である。
[図 8]図 8 (a)〜8 (c)は本発明の回路パターン付き基板の好まし!/、態様を示す概略 断面図である。
園 9]図 9 (a)〜9 (c)は本発明の回路パターン付き基板の好ましい態様を示す概略 断面図である。
園 10]図 10 (a)〜； 10 (e)は、従来の薄膜回路パターンを形成する工程の一部を示す ものであり、電子回路の概略構成を示す断面図である。
[図 11]図 11 (a)〜； 11 (e)は、図 10の工程の続きを示すものであり、電子回路の概略 構成を示す断面図である。
園 12]図 12 (a)〜； 12 (e)は、従来の薄膜回路パターンを形成する工程の一部を示す ものであり、電子回路の概略構成を示す断面図である。
[図 13]図 13 (a)〜； 13 (d)は、図 12の工程の続きを示すものであり、電子回路の概略 構成を示す断面図である。
園 14]図 14 (a)および 14 (b)は、従来の回路パターン付き基板の製造方法の薄膜層 形成工程において形成される薄膜層を説明するための薄膜層断面図である。
園 15]図 15は本発明の回路パターン付き基板の製造方法により開口部を形成したレ ジスト層の開口部周辺の断面の SEM写真である。
園 16]図 16は本発明の回路パターン付き基板の製造方法により開口部を形成して、 次いで開口部とレジスト層上に薄膜層を形成した、レジスト層の開口部周辺の断面の SEM写真である。
符号の説明
1 レジスト層
11 レジスト端面
13 ひさし下面
15 壁
3、 31、 32 薄膜層
5 基板
8 開口部
w ひさし型の隙間の奥行き
h ひさし型の隙間の高さ
d レジスト隙間への薄膜の回り込む距離
2a 開口寸法
2b 幅 (水平距離）
2c 幅 (水平距離）
T 薄膜層の中心部での厚さ
H レジス卜厚さ
τ レジスト隙間入口での薄膜の厚さ
20 基板
22' レジスト層
27、 28、 29 露光光
回折した露光光 0a 完全遮光部
0b 完全透過部2 マスク
2a 完全遮光部
2b 完全透過部4 マスク
4a 完全遮光部
4b 半透過部
4c 完全透過部
6, 46' マスク6a, 46' a 完全遮光部6b、 46'b 完全透過部
J 開口部形成部位
K 境界部位
L 開口部非形成部位0 基板
1 薄膜層
2、 54 レジスト層3 絶縁層
1 基板
2、 64 レジス卜層3 薄膜層
5 絶縁層
1 基板
2 レジスト層
21 レジスト層の据3、 731、 732 薄膜層33 回り込み部分 734 側面
735、 736 薄膜層の端部付近の部分 75 保護層
80 ガラス基板
81 Cr O層
2 3
82、 84 Cr層
83 Cu層
85 SnO層
86 誘電体層
87 ガラス基板
88 Cr O層
2 3
89、 91 Cr層
90 Cu層
92 SnO層
2
93 誘電体層
94 密着シール材
95 ガラス対向基板
B-a 誘電体被覆部分
B-b 誘電体非被覆部分
100 基板
101 低反射層
102、 104 Crを主成分とする接着層 103 Cuを主成分とする接着層 105 レジスト層
106、 107 保護層
110 基板
111 低反射層
112、 114 Crを主成分とする接着層 113 Cuを主成分とする接着層
115 保護層
116 レーザパターユング用遮光マスク
117 レーザ光
発明を実施するための最良の形態
[0013] 以下に、本発明につ!/、て説明する。
本発明の製造方法は、基板上に薄膜層からなる所望の回路パターンを形成する回 路パターン付き基板の製造方法であって、前記基板上にレジスト層を形成するレジス ト層形成工程と、前記レジスト層に所望の回路パターンに対応する形状の開口部を 形成する開口部形成工程と、前記開口部の基板上および前記レジスト層上に薄膜 層を形成する薄膜層形成工程と、前記レジスト層と前記レジスト層上に形成された前 記薄膜層とを前記基板から剥離する剥離工程とを具備する。
[0014] <レジスト層形成工程〉
初めに、本発明の製造方法におけるレジスト層形成工程について説明する。
本発明の製造方法においてレジスト層形成工程は、基板上にレジスト層を形成する 工程である。ここで基板は特に限定されず、ガラスのような透明な基板であることが好 ましぐガラス基板であることがより好ましい。また、その厚さや大きさも特に限定され ない。例えば、板厚 l〜3mm程度のガラス基板であれば、本発明の製造方法により 製造した回路パターン付き基板をプラズマディスプレイパネル (以下、「PDP」ともいう )前面または背面基板として好ましく用いることができる。
[0015] また、レジスト層を形成するために用いるレジスト材料は、ネガ型レジスト材料であ れば特に限定されず、通常のリフトオフ法において用いるものと同様のものを用いる こと力 Sでさる。
例えばフエノール性水酸基をもつポリマーまたはこのポリマーに芳香族ァシド化合 物を添加したものが用いられる。上記のフエノール性水酸基をもつポリマーの例とし ては、ポリヒドロキシスチレン類、フエノール類またはタレゾール類とアルデヒド類との 付加縮合物、ポリヒドロキシベンザール、ポリイソプロぺユルフェノールなどを挙げるこ とができる。上記の芳香族アジド化合物の例としては、 4, 4' ージアジドジフエニルス ルフイド、 4 , ' ージアジドジフエニルスルホン、 3, 3' -ジアジドフエニルスルホン、 4, 4' ージアジドジフエニルメタン、 3, 3' —ジクロロー 4, 4' ージアジドジフエ二ノレ メタン、 4, A' ージアジドジフエニルエーテル、 4, A' ージアジドジベンジルなどを挙 げること力 Sできる。さらには、ポリ —メチルスチレン)をクロロメチル化したものを主 成分とするもの、アルカリ可溶性ポリビュルフエノールおよびアジドカルコンの組合せ 、アルカリ可溶性ポリビュルフエノールおよびアジドシンナムアルデヒドとイソホロンと の縮合物の組合せ、アルカリ可溶性ポリビュルフエノールとアジドジフエニルスルホン との組合せ、アルカリ可溶性ノポラック樹脂とキノンジアジドとの組合せ、アルカリ可溶 性ノポラック樹脂と光により酸を発生する化合物と酸により架橋を形成する化合物の 組合せ、クレゾールノポラック樹脂とトリァジン化合物とアルコキシメチル化尿素との組 み合せを含むもの、ヒドロキシスチレンの重合体または共重合体あるいはこれらの部 分変性体とトリァジン化合物とアルコキシメチル化ァミノ樹脂との組合せ等に例示され るフォトレジストを挙げ'ること力 Sできる。
[0016] また、前記レジスト材料は、通常用いられる添加剤、例えば熱硬化性樹脂、増感剤 、可塑剤、安定剤、界面活性剤、染料を含有することができる。その含有率は特に限 定されず、通常に用いられる程度とすることができる。
このようなレジスト材料を用いて前記基板の一方主面上にレジスト層を形成する方 法は特に限定されず、通常の方法、例えば、適当な溶剤に溶かし、前記基板上に塗 布した後、溶剤を除去することで形成することができる。また、例えば、シート状のレジ ストを前記基板上に貼り付けて形成することもできる。レジスト層への開口部の好まし V、形成方法は、次の開口部形成工程の説明にお!/、て述べる。
[0017] また、このようにして形成される前記レジスト層の厚さ Hは特に限定されず、形成す る薄膜層や保護層の厚さ等により適宜調整することができる。厚さ Hは、 2〜40 111 であること力 S好ましく、 10〜30 111であることがより好ましい。薄膜層等に比較してレ ジスト層が薄すぎると、剥離工程時にレジスト層とその上面に形成された薄膜層との 剥離が困難となり、所望のパターンが得られないおそれがある。レジスト層が厚すぎる と所望のパターユング精度が得られないおそれがある。以下、レジスト層の厚さ Hとい う場合、開口部形成前のレジスト層の平均厚さを意味するものとする。 [0018] レジスト層の材料および露光と現像の条件は、露光に対する感光閾値、現像液に 対する溶解速度、および前記基板との付着力を考慮して選択することが好ましい。レ ジスト層は 1層からなるレジスト層であってもよぐあるいは 2層以上からなるレジスト層 であってもよい。
[0019] <開口部形成工程〉
次に、本発明の製造方法における開口部形成工程について説明する。 本発明の製造方法において開口部形成工程は、前記レジスト層に所望の回路バタ ーンに対応する形状の開口部を形成する工程である。本工程により形成される、前 記レジスト層の前記開口部は、断面形状が、前記レジスト層と前記基板との境界部に 高さ hで奥行き wの隙間を有するひさし型の形状である。
[0020] このような前記レジスト層の前記開口部における断面形状について、図 1を用いて 詳細に説明する。図 1は、本発明の製造方法におけるレジスト層形成工程、開口部 形成工程および薄膜層形成工程を経た後に得られる、断面形状がひさし型の開口 部が形成されたレジスト層 1および薄膜層 3 (レジスト層 1の上面に形成されたものを 薄膜層 32、開口部 8において基板 5の上面に形成されたものを薄膜層 31とする。）を 有する基板 5の断面を例示する図である。
[0021] 図 1に示すように、レジスト層 1の開口部 8における断面において、レジスト層 1の開 口部 8に接する面（開口部 8を形成するレジスト層 1の側面）における基板 5と向い合う 面をひさし下面 13とする。また、ひさし下面 13と基板 5とを繋ぐ面を壁 15とする。また 、ひさし下面 13とレジスト層 1の上面（レジスト層 1の薄膜層 32と接している面）とを繋 ぐ面（レジスト層 1における開口部 8に接する側面であって、ひさし下面 13および壁 1 5以外の面）をレジスト端面 11とする。
レジスト層 1と基板 5との境界部の隙間の高さ hは、ひさし下面 13と基板 5との距離 の平均値とする。また、レジスト層 1と基板 5との境界部の隙間の奥行き wは、レジスト 端面 11とひさし下面 13との境界線と、ひさし下面 13と壁 15との境界線との水平距離 (基板 5と平行な方向を水平とする）とする。したがって、図 1に示したように、ひさし下 面 13が基板 5と平行である場合は、奥行き wはひさし下面 13の水平距離と同じとなる [0022] また、図 1に示すように、レジスト端面 11とひさし下面 13との境界線と、これにレジス ト層 1を挟んで隣り合う、別の同様の境界線との水平距離を開口部の間隔 2cとし、開 口部 8におけるレジスト最上面の水平方向の開口寸法を開口寸法 2aとする。
また、図 1のような断面における開口部 8の水平方向の中心とは、開口部 8を挟む 2 つのレジスト層 1の開口部最上面端部からの水平距離が共に aである点を意味するも のとする。また、このような開口部 8の水平方向の中心から薄膜層 31へ垂直に下ろし た点を薄膜層 31の中心とする。
[0023] 薄膜層 31の厚さ Tは、薄膜層 31の中心での厚さを意味する。また、薄膜層 31の端 部であって、ひさし下面 13と基板 5との間の隙間に回り込んで形成された薄膜層の 端部の水平方向の長さ（ひさし下面 13とレジスト端面 11との境界線からこの薄膜層 の最も壁 15に近い先端までの水平距離)を、薄膜層が隙間へ回り込む距離 dとする。 ここで距離 dは、図 1に示したような、本発明の製造方法におけるレジスト層形成工程 、開口部形成工程および薄膜層形成工程を経た後に得られるものの断面を、走査型 電子顕微鏡などを用いて観察して測定することができる。その他、 h、 w、 T、 て、 2a、 2b、 2cについても同様に測定することができる。
[0024] 開口部の断面形状が上述の隙間を有するひさし型の断面形状を有するので、薄膜 層形成工程において基板上に形成された薄膜層の端部がレジスト層の裾に乗り上げ るのを抑制すること力 Sできる。それにより所望の微細な回路パターンを精度よく形成 することができるとともに、信頼性の高い回路パターンが得られる。
[0025] 前記レジスト層に形成された複数の開口部において隣り合う 2つの開口部との間隔 を 2c、前記基板上の前記薄膜層の厚さを Tとしたときに、隙間の奥行き wおよび高さ hは、 0. 06 X T≤h≤0. 67 X (2c)、かつ、 h/4 <w≤ (2c) /6の関係を満たすこ とが好ましい。高さ hが 0. 06 X T以上であると、形成された薄膜層により隙間がふさ 力 ¾のが抑制される。開口部における隙間の高さ hおよび奥行き w力 S、 h≤0. 67 X ( 2c)、かつ h/4 <w≤ (2c) /6なる関係を満たすと、薄膜層が隙間へ回り込む距離 dを隙間の奥行き wより小さくすることができる。それにより、薄膜層の端部がレジスト 層の裾へ乗り上げるのを効果的に抑制されて、図 14でいう裾 721に乗り上げた回り 込み部分 733のような部分は形成されな!/、ので、所望の微細な回路パターンを膜剥 がれなぐ精度よく形成することができる。この理由には、回り込み現象が影響してい ると本発明者は考えている。これについて従来の例である図 14を用いて具体的に説 明する。
[0026] 図 14 (a)は、基板 71上のレジスト層 72に逆テーパ状の開口部を形成し、その上面 に薄膜層 73 (レジスト層 72上に形成された薄膜層を薄膜層 732、基板 71上に形成 された薄膜層を薄膜層 731とする）を形成したものの断面図である。また、図 14 (b) は、図 14 (a)に薄膜層 73の上面にさらに保護層 75を形成した後に、レジスト層 72を 剥離したものを示す断面図である。
図 14 (a)において、レジスト層 72に形成された逆テーパ状の開口部の基板 71上に 、薄膜層 731が形成されている。薄膜層 731はレジスト層 72と接しないように形成す ることは難く、通常、図 14 (a)に示すように、レジスト層 72における基板 71と接触して いる部分の付近で、薄膜層 731の端部はレジスト層 72に接し、その端部がレジスト層 72に乗り上げるように形成される。
[0027] このように、薄膜層 731が所望の幅よりも大きくなるように、その両端部分が形成さ れる現象が回りこみ現象である。この回り込み現象は、気相蒸着法、特にイオンプレ 一ティング法ゃスパッタ法などのプラズマを使った気相蒸着法により薄膜層を成膜し て形成する場合には、必然的に発生する現象である。成膜物質がターゲット等から 基板等に向かって直線的に飛散せず、散乱された成膜物質がある確率分布をもって 他の方向力、らも基板に飛来するからである。
[0028] なお、上記のように、基板 71とレジスト層 72とが接触している部分の付近で、レジス ト層 72に乗り上げるように形成された薄膜層 731の一部分 (乗り上げた部分）を、以 下では「回り込み部分」という（図 14 (a)においては「回り込み部分 733」とする）。また 、回り込み部分 733と基板 71との間に挟まれるように存在するレジスト層 72の一部分 をレジスト層の裾とレ、う（「図 14 (a)にお!/、ては「レジスト層の裾 721」とする）。
[0029] このような回り込み現象により、レジスト層 72と接する回り込み部分 733が形成され ると、薄膜層 731からなるパターンの精度が低下する。例えば、図 14 (a)に示すよう に回り込み部分 733がレジスト層の裾 721に乗り上げた状態となると、レジスト層 72を 剥離した際に、図 14 (b)で 735と示す部分のようにレジスト層の裾 721が残存する場 合がある。すると形成した薄膜層 731の剥離や接触不良等、電子回路として致命的 な不良の原因となりうる。
[0030] また、例えば図 14 (b)に示すように、薄膜層 731の上面に他の層、例えば保護層 7 5を形成した場合、薄膜層 731を完全に覆うことができない（736と示す部分のように 回り込み部分 733の側面 734が覆われず露出する。）。この露出した部分から薄膜層 731の劣化が進行しやすい。そして、このように側面が露出したパターンを電極とし て用いた電子回路等は断線が生じ易い。
[0031] これに対して本発明の製造方法では、図 1に示したような断面形状を有する開口部 を形成して回路パターンを形成するので、図 14に示した回り込み部分 733が形成さ れない。それにより、レジスト層の剥離が容易となり、精度よく所望のパターンを形成 できるとともに、薄膜層（図 1における薄膜層 31)の端部において、図 14 (b)に示した ような、レジスト層の裾 721の残存や側面 734の露出が生じることがない。そのため信 頼性の高レ、電子回路を製造することができる。
[0032] 薄膜層のパターン幅が狭過ぎたり、薄膜層の厚さが薄過ぎたりすると、薄膜層を電 極として用いた場合に電極の抵抗が高くなる。また、パターン幅が広すぎると、一定 の幅に配置できる電極の本数が限られる。そのため、特に PDP等の電極として用い る場合に、パターンの抵抗を低く抑えるとともに、高精細表示を可能とするためには、 レジスト層の開口寸法 2aは 20〜200 μ mで、かつ薄膜層の厚さ Tは 0· 1〜5 mと すること力 S好ましく、さらに 2aは 25〜； 150 μ mで、かつ薄膜層の厚さ Tが 2〜4 μ mで あることがより好ましい。
[0033] さらに、レジスト層の厚さ Hは、 2〜40 111であることが好ましぐ 10〜30 111である こと力 Sより好ましい。レジスト層の厚さ Hが 2 m未満であると剥離工程でレジスト層を 剥離することが比較的難しぐパターユングが困難となる場合がある。 40 111超であ ると回り込む距離 dが大きくなつたり、レジスト層の寸法精度が低下し、十分なパター ユング精度得られなレ、おそれがある。
隙間の奥行き wが（2c) /6より大であると、ひさし型を形成するレジスト層が垂れて 隙間がふさがるおそれがある。また、隙間の奥行き wが 20 m超では開口部を設け たレジスト層が剥離工程前に基板から剥がれるおそれがあるので、 20 m以下とす ることが好ましい。
[0034] 本発明の製造方法においては、さらに、高さ hを 0. l ^ mとし、奥行き wを 20 m以 下とすると、薄膜層の厚さが 15 m以下のときに、回り込む距離 dを 2 m以下にす ること力 Sできる。このような回路パターンは、 PDPの前面板として好ましく用いることが できる。
[0035] 例えば、レジスト層の厚さ Hを 33 ,1 m、レジスト開口部距離 2aを 25 μ mとした場合、 隙間高さ hを 3 m以下、隙間の奥行き深さ wを 5 m超とすると、 12 m以下の薄膜 層の厚さ Tに対して薄膜層が回り込む距離 dを 5 a m以下とすることができるので、薄 膜層がレジスト下端部へ乗り上げることがなく好ましい。
[0036] また、薄膜層の厚さ Tを 8 a m以下としたとき、隙間高さ hを 2 μ m以下とすることで、 薄膜層の回り込む距離 dを 3 m以下とすることができ、隙間の奥行き深さ wを 3 m 超とすることで薄膜層のレジスト下端部への乗り上げもなく好ましい。
また、薄膜層の厚さ Tを 4 m以下としたとき、隙間高さ hを 1 μ m以下とすることで、 薄膜層の回り込む距離 dを 1. 5 m以下とすることができ、隙間の奥行き深さ wを 1. 5 m超とすることで薄膜層のレジスト下端部への乗り上げもなく好ましい。
また、薄膜層の厚さ Tを 2· 8 m以下としたとき、隙間高さ hを 0. 7 m以下とするこ とで、薄膜層の回り込む距離 dを 1. 0 m以下とすることができ、隙間の奥行き深さ w を 1. 0 m超とすることで薄膜層のレジスト下端部への乗り上げもなく好ましい。 また、薄膜層の厚さ Tを 1 · 4 m以下としたとき、隙間高さ hを 0· 4 m以下とするこ とで、薄膜層の回り込む距離 dを 0. 5 m以下とすることができ、隙間の奥行き深さ w を 0. 5 m超とすることで薄膜層のレジスト下端部への乗り上げもなく好ましい。
[0037] 本発明の製造方法を、 PDP用の電極の形成に用いる場合は、隙間への薄膜層の 回り込む距離 dを 1 m以下とすることが好ましい。それにより、特に PDP用の電極と して用いる場合に、高精細表示に対応することが可能になる。
また、前記ひさし型の開口部が、さらに逆テーパ形状を有する形状であることが好 ましい。逆テーパ形状とは、図 1に示したように、 1つの開口部に接する 2つのレジスト 層におけるレジスト端面 11とひさし下面 13との境界線の各々の水平距離である 2b、 および開口寸法 2aが、 2a < 2bを満足する形状をいう。このような逆テーパ形状を有 すると、回り込む距離 dが小さくなるので図 14でいう回り込み部分 733が形成されず 好ましい。また、レジスト端面 11への薄膜層の付着が抑制され、レジスト層の剥離が 容易となるので好ましい。
[0038] 次に、本発明の製造方法における開口部形成工程において、上記のような開口部 を前記レジスト層に形成する方法について説明する。
本発明の製造方法における開口部形成工程において、上記のような形状の開口部 は、前述のような方法で前記基板上にネガ型レジストを用いて前記レジスト層を形成 した後に、前記レジスト層における開口部形成部位、開口部非形成部位およびこれ らの境界領域である境界部位への露光量をそれぞれ P、 Q、 Rとした場合に P<R< Qとなるように露光して、部位ごとにレジストの硬化度（すなわち現像液に対する溶解 度）、およびレジスト層と基板との密着性を変化させ、その後現像することにより形成 すること力 Sでさる。
前記の開口部形成部位、開口部非形成部位およびこれらの境界領域である境界 部位へのそれぞれの露光量 P、 Q、 Rを、 P<R< Qとなるように露光する方法は特に 限定されないが、次に示す第 1〜第 4の露光方法で好ましく形成することができる。
[0039] まず、第 1の露光方法について、図 2および図 3を用いて説明する。図 2 (a)は、基 板 20の上面にレジスト層 22が形成された状態の断面図であり、図 2 (b)は、図 2 (a) のレジスト層を露光、現像して、開口部を形成した状態の断面図である。
[0040] 図 2 (a)に示すレジスト層 22において、図 2 (b)に示す開口部となる Jの領域が開口 部形成部位である（「開口部形成部 iij」とする）。同様に、ひさし部分となる Kの領域 が境界部位（「境界部位 K」とする）であり、開口部を形成せず、ひさし部分ともならな V、Lの領域が開口部非形成部位（「開口部非形成部位 L」とする）である。
このような形状の開口部は、これらの部位に対する露光量を変えた後、現像するこ とで形成すること力できる。具体的には、開口部形成部 iijへの露光量を P、境界部 位 Kへの露光量を R、開口部非形成部位への露光量を Qとした場合に、 P<R< Qと なるように露光する。
[0041] レジスト層への露光量と現像後のレジスト層の厚さとの間には、露光量を増すと現 像後のレジスト層厚さは増加していくが、ある露光量以上ではレジスト層厚さが実質 的に一定値となる関係がある。本明細書では、現像後のレジスト層厚さが実質的に一 定値となる最小の露光量を飽和露光量というものとする。飽和露光量は、レジスト層 の材料や厚さ、現像液の濃度や液温などによって異なるが、概ね 10mj/cm2〜50 OmJ/ cmである。
[0042] 本発明の製造方法では、露光量 P、 Q、 Rは、上記の飽和露光量に対してそれぞれ 以下の範囲であることが好ましい。すなわち、露光量 Pは、飽和露光量に対して 0% 〜20%であること力 S好ましく、 0%〜； 10%であることがより好ましい。露光量 Rは飽和 露光量に対して 5%〜150%であることが好ましぐ 10%〜； 100%であることがより好 ましい。露光量 Qは飽和露光量に対して 25%〜500%であることが好ましぐ 50%〜 200%であることがより好まし!/、。
[0043] 露光量 P、 Q、 Rが P<R< Qとなるように露光する方法は限定されないが、開口部 形成部 iijおよび境界部位 Kへの露光光を遮るマスクと、開口部形成部 fijへの露光 光を遮るマスクとを用いて、 P < R< Qとなるように露光することが好ましレ、。
これについて図 3を用いて具体的に説明する。図 3 (a)は、レジスト層 22が基板面 に形成された基板 20の断面形状を示す図であり、前述の図 2 (a)と同様に、開口部 形成部位 J、境界部位 Kおよび開口部非形成部位 Lを有する。
まず、図 3 (a)のレジスト層 22に対して、開口部形成部 fijおよび境界部位 Kへの露 光光 26の透過を遮る完全遮光部 40aと、開口部非形成部位 Lへ露光光 26を透過さ せる完全透過部 40bとを具備するマスク 40を用いて露光する（図 3 (b) )。この場合、 レジスト層 22における開口部非形成部位 Lが露光され、開口部形成部 fijおよび境 界部位 Kが露光されない。次に、開口部形成部 fijへの露光光 27の透過を遮る完全 遮光部 42aと開口部非形成部位 Lおよび境界部位 Kへ露光光 27を透過させる完全 透過部 42bとを具備するマスク 42を用いて露光する。この場合、レジスト層 22におけ る開口部非形成部位 Lおよび境界部位 Kが露光され、開口部形成部 iijは露光され ない。
[0044] 上記の露光工程を施すことにより、開口部非形成部位 Lは 2回露光され、境界部位 Kは 1回露光されることとなる。このようにして、開口部形成部 、境界部位 Kおよび 開口部非形成部位 Lの露光量 P、 R、 Qを P<R< Qである所望の露光量とすることが できる。そして、これを現像し、水洗することで、レジスト層 22に図 3 (d)に示すような 所望のひさし型の断面形状を有する開口部を形成することができる。
露光光 26および 27の強度または露光時間を調整することで、境界部位 Kへの露 光量 Rを調整してレジストの硬化度（現像液に対する溶解度）、およびレジスト層と基 板との密着性を場所によって変化させ、前述した開口部における隙間の奥行き wと 高さ hを調整することができる。なお、図 3 (b)に示す工程と図 3 (c)に示す工程とは順 番が逆であっても良い。
[0045] 次に、ひさし型の開口部を形成するための第 2の露光方法について図 4を用いて具 体的に説明する。第 2の露光方法では、開口部形成部 iijへの露光光を遮り、境界 部位 Kへの露光光を半透過するマスクを用いる。図 4 (a)は、レジスト層 22が基板面 に形成された基板 20の断面形状を示す図であり、前述の図 2 (a)と同様に、開口部 形成部位 J、境界部位 Kおよび開口部非形成部位 Lを有する。そして、図 4 (b)は、開 口部形成部 ^への透過を遮り境界部位 Kへ半透過させるマスク 44を用いて、露光 光 28により露光している様子を示す断面図であり、図 4 (c)は、図 4 (b)に示した露光 の後に、現像して得られるひさし型の断面形状を有する開口部の断面図である。
[0046] まず、図 4 (a)のレジスト層 22に対して、図 4 (b)に示すように、開口部形成部 へ の露光光 28の透過を遮る完全遮光部 44aと、境界部位 Kへ露光光 28を半透過させ る半透過部 44bと、開口部非形成部位 Lへ露光光 28を透過させる完全透過部 44cと を具備するマスク 44を用いて露光する。このような露光工程を施すことにより、開口部 形成部位 J、境界部位 Kおよび開口部非形成部位 Lへの露光量 P、 R、 Qを P<R< Q とすること力 Sできる。そして、これを現像し、水洗することで、レジスト層に図 4 (c)に示 すような所望のひさし型の断面形状を有する開口部を形成することができる。
ここで、所望の透過率を有する半透過部 44bは、例えば、露光光 28を一部吸収し つつ透過させる材料からなる薄膜を、膜厚を調整して形成したり、開口率を調整した 微小パターンを有する遮光性の薄膜を形成したりすることにより形成できる。このよう な半透過するマスクを用いることにより、境界部位 Kにおける露光量 Rを調整してレジ ストの硬化度（現像液に対する溶解度）、およびレジスト層と基板との密着性を場所に よって変化させ、前述した開口部における隙間の奥行き wと高さ hを調整することがで きる。
[0047] 次に、ひさし型の開口部を形成するための第 3の露光方法について、図 5を用いて 説明する。第 3の露光方法では、前記開口部形成部位および前記境界部位への露 光光を遮るマスクを用い、このマスクと前記レジスト層との距離を変化させて露光する 。図 5 (a)は、レジスト層 22が基板面に形成された基板 20の断面形状を示す図であり 、前述の図 2 (a)と同様に、開口部形成部位 J、境界部位 Kおよび開口部非形成部位 Lを有する。本露光方法で用いるマスク 46は、図 5 (b)に示すように、開口部形成部 および境界部位 Kへの露光光 29の透過を遮る完全遮光部 46aと、開口部非形成 部位 Lへ露光光 29を透過させる完全透過部 46bとを具備する。
[0048] 本露光方法では、まず、図 5 (a)のレジスト層 22に、マスク 46をレジスト層 22に近づ けた状態で露光する（図 5 (b) )。ここで「近づけた状態」とは、後述する「離れた状態」 よりも近い状態を意味する力 レジスト層 22とマスク 46との距離は、概ね 0〜200〃111 程度である。このとき、レジスト層 22における開口部非形成部位 Lが露光光 29により 露光され、開口部形成部 iijおよび境界部位 Kは露光されない。
[0049] 次に、マスク 46とレジスト層 22を離した状態（マスク 46')として、再度、露光する（図 5 (c) )。ここでマスク 46がレジスト層 22から離れた状態とは、本発明におけるひさし型 の開口部をレジスト層に形成することができる程度に、露光光 29がマスクの遮光部 4 6aのエッジにより回折される状態を意味する。レジスト層 22とマスク 46とを離して露光 すると、図 5 (c)に示したように、露光光 29の一部は露光光 29'のように回折されて、 開口部非形成部位 Lだけでなく境界部位 Kも露光される。レジスト層 22とマスク 46'と の距離は、概ね 50〜400 111とされる。露光はマスク 46を移動させながら行ってもよ い。
[0050] このような方法により、開口部形成部位 J、境界部位 Kおよび開口部非形成部位しの 露光量 P、 R, Qを P<R< Qとして、レジストの硬化度（現像液に対する溶解度）、お よびレジスト層と基板との密着性を場所によって変化させることができる。そして、これ を現像し、水洗することで、レジスト層に図 5 (d)に示すような所望の断面形状の開口 部を形成すること力できる。前述した開口部における隙間の奥行き wと高さ hは、マス ク 46 (マスク 46')のレジスト層 22からの距離を調整することで、境界部位 Kにおける 露光の程度を変化させることにより、調整すること力 Sできる。
[0051] なお、上記の図 5を用いた説明では、初めにマスク 46をレジスト層 22に近づけた状 態で露光し、その後、レジスト層 22から離して露光する方法を示した力 S、逆の順序で あってもよい。すなわち、図 5を用いて説明すれば、図 5 (a)に示した基板上のレジス ト層を、まず図 5 (c)に示したようにマスク 46をレジスト層 22から離した状態で露光し、 その後図 5 (b)に示したようにマスク 46をレジスト層 22に近づけて露光してもよい。こ の場合でも、図 5 (d)に示したような開口部を形成することができる。
[0052] 次に、ひさし型の開口部を形成するための第 4の露光方法について説明する。第 4 の露光方法では、第 3の露光方法と同様の前記開口部形成部位および前記境界部 位への露光光を遮るマスクを用いる力 マスク 46とレジスト層 22との距離を変化させ ずに一定として露光をおこなう。露光の後、現像し、水洗することで、レジスト層に図 5 (d)に示したような所望のひさし型の断面形状を有する開口部を形成することができ 本露光方法では、図 5 (c)に記したように、レジスト層 22における開口部非形成部 位 Lは、マスク 46の完全透過部 46bにより透過された露光光 29により露光され、レジ スト層 22における開口部形成部 ί は、マスク 46の完全遮光部 46aにより露光光の 透過が遮られて露光が抑制され、レジスト層 22における境界部位 Kは、マスク 46の 完全遮光部 46aの周辺部で生じる回折光 29 'により露光される。
[0053] 境界部位 Kへの露光量 Rは、開口部非形成部位 Lへの露光量 Qに応じて、例えば 露光時のマスク 46とレジスト層 22との距離を変えることにより調整できる。露光時のマ スク 46とレジスト層 22との距離は、用いる露光光学系の条件により、マスク 46をレジ スト層 22に密着させて露光するコンタクト露光をおこなうときの実質的にゼロを下限と して 500 mまでの範囲力、ら適宜選ぶことが好ましい。さらに、露光光がマスク 46お よびレジスト層に入射する入射角を傾けて入射させたり、マスク 46とレジスト層 22の 間の距離を調整したりすることにより、回り込み光や多重反射光などをさらに利用して 、レジスト層 22における境界部位 Kに対する露光量 Rをさらに調整することができる。 前記入射角の傾きは、；!〜 5° の範囲から選ぶことが好ましい。このようにして、開口 部形成部位 J、境界部位 Kおよび開口部非形成部位 Lの露光量 P、 R, Qが P < R< Qとなるように露光すること力 sできる。
[0054] 本露光方法を用いる場合は、開口部非形成部位 Lにおける露光量 Qを飽和露光量 の 25〜； 100%とし、境界部位 Kにおける露光量 Rを飽和露光量の 10〜80%とし、開 口部形成部 ^における露光量 Pを飽和露光量の 0〜20%とすることがより好ましい。 上述の条件で露光することにより、開口部形成部位 Lのレジスト層は、表面および 層内の大部分で充分硬化される一方、境界部位 Kのレジスト層は、基板界面近傍で 露光量がとくに低い半硬化状態とすることができる。そのため、この露光の後、現像 すると、露光部のレジスト層は実質的に溶出されないが、露光部位と非露光部位との 境界部位のレジスト層は、露光量がとくに低い基板界面近傍部分が溶出して、レジス ト層に所望の断面形状を有する開口部を形成することができる。
[0055] 開口部非形成部位 Lへの露光量 Pは、飽和露光量の 25%未満では、レジスト層と 基板との密着力が不十分となって現像工程や薄膜層形成工程などの後工程でレジ スト層が剥離する恐れがあり、飽和露光量の 100%超では、境界部位 Kへの適切な 露光量 Rが得られなくて適切な高さ hおよび奥行き wを持つ前記隙間を形成できない おそれがある。すなわち、後述の薄膜層形成工程で形成した薄膜層の端部がレジス ト層の裾に乗り上げて後述する剥離工程でレジスト層を基板から剥離できなかったり 、得られた回路パターン付基板を用いる電子回路装置の信頼性が不十分となる恐れ 力 sある。
[0056] 本発明の製造方法における開口部形成工程において、第 1〜第 4の露光方法によ る露光の後おこなう現像は、通常の方法で行なうことができる。すなわち、水酸化ナト リウム、水酸化カリウムのような無機アルカリの水溶液や、炭酸ナトリウム水溶液や、テ トラメチルアンモニゥムヒドロキシド、コリンに代表される第四級アンモニゥム塩のような 有機塩基の水溶液を現像液として用いて浸漬ゃスプレーなどの手段で処理をおこな われる。現像液の温度、添加剤、現像処理をおこなう時間等は、所望の開口部の断 面形状が得られるように適宜調整または選択することが好まし!/、。
とくに第 4の露光方法を用いた場合は、現像処理をおこなう時間は、現像開始から 、非露光部のレジスト層が溶出して基板表面が露出するまでの時間であるブレークポ イントの 2倍〜 10倍の範囲から選ばれることが好ましい。 [0057] 現像に次いでおこなわれる水洗は、純水やイオン交換水を用いておこなわれ、未 硬化状態のレジスト材を除去すればよぐ現像時間の 0. 05〜3倍の範囲の時間おこ なうことが好ましい。水洗に用いる水に 1〜3価の金属イオンを含有させると、レジスト 端部の膨順を抑制することができて好ましい。；!〜 3価の金属イオンの水に対する含 有量は 0. 0005〜5質量0 /0が好ましい。 0. 0005質量0 /0未満ではレジストの膨潤の 抑制効果を得られなレ、おそれがあり、 5質量％超では溶出したレジストが凝集して異 物を形成し欠点を生じる恐れがある。水洗に用いる水に含有させる金属イオンは、 C a2+イオン、 Mg2+イオン、 Ba2+イオンなどの 2価の金属イオンが好ましぐ Ca2+イオン 、 Mg2+イオンがより好ましい。 2価の金属イオンの含有量は水に対して 0. 005-0. 5質量％が好まし!/、。 0. 005質量％未満ではレジストの膨潤の抑制効果を得られな いおそれがあり、 0. 5質量％超では溶出したレジストの凝集による欠点が生じるおそ れがある。
露光処理の前または後ある!/、はその両方でレジスト層を熱処理すると、基板との密 着性を安定化させるので好ましい。この露光前の熱処理は、通常 80〜150°Cの範囲 の温度で 0. 5〜3分間、露光後の熱処理は、通常 80〜200°Cの温度において 1〜1 0分間行うことが好ましい。
[0058] レジスト層は、前述のように、 2層以上からなるレジスト層であっても良い。その場合 、前記基板の表面に接するレジスト層は（「レジスト層 F」とする）、その他の部分のレジ スト層（「レジスト層 G」とするより現像時の現像液に対する溶解速度が速!/、材料で構 成すること力 S好ましい。前記基板の表面に接するレジスト層 Fは、通常の感光性を有 するもの、または後述の層に比較して低感度な感光性を有するものとし、その他のレ ジスト層 G」は、カーボンブラック微粒子などを含有し適当な遮光性を有するもの、ま たはレジスト層 Fと比較して高感度な感光性を有するものとすることが好ましレ、。レジ スト層 Fおよびレジスト層 Gの厚さはそれぞれ 0· 1〜5 mおよび 2〜40 μ mとするこ とが好ましい。
[0059] レジスト層 Fは複数の層からなってもよい。つまり、 2層以上からなるレジスト層にお いて、これらの中の前記基板の表面に接する 1層のレジスト層と、この層に接する 1以 上のレジスト層とであって、さらにその上に積層するレジスト層 Gよりも相対的に現像 液に対する溶解速度が早レ、材料からなる複数の層を、レジスト層 Fをみなすことがで きる。
そして、前述のレジスト層形成工程において説明した方法で、レジスト層 Fおよびレ ジスト層 Gの各々のレジスト層を形成し露光した後、現像液を用いて開口部を形成す る。より具体的には、例えば水酸化ナトリウム、水酸化カリウムのような無機アルカリの 水溶液や、テトラメチルアンモニゥムヒドロキシド、コリンに代表される第四級アンモニ ゥム塩のような有機塩基の水溶液を現像液として用い、浸漬ゃスプレーなどの手段で 処理して現像すること力 Sでさる。
[0060] 所望により露光処理の前または後あるいはその両方でフォトレジスト層を熱処理す ること力 Sできる。露光前の熱処理は、 80〜150°Cの範囲の温度で 30秒〜 3分間、露 光後の熱処理は、通常 80〜200°Cの温度において 1〜； 10分間行うことが好ましい。 このような場合、レジスト層 Fの現像液への溶解速度がレジスト層 Gへのそれと比較し て早いので、前記ひさし型の断面形状の開口部を形成することができる。各々のレジ スト層に用いる材料の種類を変化させることで、開口部の断面形状におけるひさし型 の隙間の奥行き wおよび高さ hを調整することができる。
[0061] 図 15は、本発明の回路パターン付き基板の製造方法により開口部を形成したレジ スト層の開口部周辺の断面の SEM写真であって、 2a力 7. O ^ m, 2b力 0· 0 m の開口部に、高さ hが 2· O ^ m,奥行き wが 4· 0 mの隙間が形成されていることが わかる。図 16は、図 15の開口部とレジスト層上に、膜厚 lOOnmの Cr層、膜厚 2800 nmの Cu層、膜厚 lOOnmの Cr層がこの順番で積層された、膜厚 Tが 3. O ^ mの薄 膜層を形成した、レジスト層の開口部周辺の断面の SEM写真であって、薄膜層の端 部が隙間に回り込んでいる力 前述の寸法の隙間を有しているのでレジスト層の裾へ 乗り上げが生じて!/ヽな!/、ことがわかる。
[0062] <薄膜層形成工程〉
次に、本発明の製造方法における薄膜層形成工程について説明する。薄膜層形 成工程は、前記基板上および前記レジスト層上に薄膜層を形成する工程である。 薄膜層形成工程で形成する薄膜層の材質は特に限定されない。後述する方法に より前記基板上および前記レジスト層上に薄膜層を形成することができるものであれ ばよい。またこの薄膜層は 1層からなってもよいし、複数の層からなってもよい。また、 その厚さも限定されず、例えば、 0. ；!〜 10 m程度とすることができる。基板への好 ましい付着力を確保するとともに、好ましい導電性を確保するという観点から、回路パ ターンの薄膜層の厚さは、 0. l〜5〃mであることが好ましい。
[0063] 前記薄膜層は、 1層または 2層以上からなり、それらの中の 1層以上が、 Cu、 Al、 A g、 Ni、 SnO 、 ITOおよび ZnOからなる群力も選ばれる少なくとも 1つを主成分とする
2
層であることが好ましい。この層は電気を容易に通すので電極層として好ましく用い ることができる（以下、単に「電極層」ともいう）。なお、ここでいう「主成分」とは電極層 にお!/、てこれらの成分が 50質量％以上含有されることを意味する。この含有率は 80 質量％以上であることが好ましぐ 90質量％以上であることがより好ましぐ 99質量％ であることがさらに好ましい。以下、「主成分」とは、同様な意味に用いる。
なお、前記電極層を形成する材料は、 Cuを主成分とするときは他の含有成分とし てじ Tiや Mnを、 Agを主成分とするときは、他の Pdや Auを用いることが好ましい。 また、導電性の向上のため、 SnOを主成分とするときは他の含有成分として Ta、 Nb
2
や Sbを、 ZnOを主成分とするときは他の含有成分として Al、 Gaや Inを用いることが 好ましい。
[0064] 電極層が、 Cu、 Al、 Agおよび Niからなる群から選ばれる少なくと 1つを主成分とす る層からなる場合には、前記薄膜層が、 Cr、 Ti、 Moおよび Wからなる群から選ばれ る少なくとも 1つを主成分とする層をさらに含むことが好ましい。この層は前記電極層 や、後述する保護層や基板等との密着性が高ぐ接着層として好ましく用いることが できる（以下、「接着層」ともいう）。また、前記薄膜層が 3層を有し、その中の 1層が前 記電極層であり、その電極層を挟むように 2層の前記接着層を有する構造であること が好ましい。つまり、電極層の一方主面および他方主面の各々に、前記接着層を有 する構造 (接着層/電極層/接着層）であることが好ましい。また、前記接着層が電 極層側面をも同時に被覆していることが耐久性向上の点から特に好ましい。以下で は、このような構造の 3層を積層電極層ともいう。
[0065] 前記薄膜層としては、特に、 Crを主成分とする接着層と Cuを主成分とする電極層と が積層された積層電極層、および Tiを主成分とする接着層と Cuを主成分とする電極 層とが積層された積層電極層が好ましい。また、これらの薄膜層は、さらに低反射層 や他の接着層などの他の層を有する構造であっても、同様に好ましい。このような積 層電極層を含む薄膜層は、 PDP前面基板におけるバス電極として好ましく用いること ができる。
また、電極層が、 SnO 、 ITOおよび ZnOからなる群力も選ばれる少なくとも 1つを
2
主成分とする導電性透明導電材料からなる層（以下、透明電極層という）であってもよ い。このような透明電極層を含む薄膜は、 PDP前面基板における放電維持電極とし て好ましく用いることができる。
[0066] 本発明の製造方法における薄膜層形成工程において、前記基板上および前記レ ジスト層上に薄膜層を形成する方法として通常の気相蒸着法、例えば、物理的蒸着 法（電子ビームや抵抗加熱等による真空蒸着法、イオンプレーティング法、スパッタリ ング法、イオンビームスパッタリング法）、化学的蒸着法（熱 CVD法、プラズマ CVD法 、光 CVD法）等を適用することができる。
[0067] 例えば、スパッタリングにより、 Cuを主成分とする層を形成するためには、 Cuターグ ットを用い、アルゴン等の不活性雰囲気下で、スパッタリングを行なえばよい。 Cr、 Ti 等を主成分とする層を形成する場合も同様である。ここでアルゴン等に Nや CHなど
2 4 を混合させてスパッタリングを行ってもよい。また、薄膜層として酸化物の層を形成す る場合は、酸素を含む雰囲気下でスパッタリングを行なってもよい。
[0068] 薄膜層を所望の厚さ、例えば、上記のような好ましい厚さとするためには、従来公知 の方法、例えばスパッタリングや蒸着法等の気相蒸着法における成膜時間等を制御 することで調整すること力 Sできる。また、この薄膜層上に引き続いて後述する保護層を 成膜してもよい。
[0069] <剥離工程〉
次に、本発明の製造方法における剥離工程について説明する。本発明の製造方 法にぉレ、て剥離工程は、前記レジスト層と前記レジスト層上に形成された前記薄膜 層とを前記基板から剥離する工程である。ここで、前記レジスト層と前記基板とを剥離 する方法は特に限定されず、例えば、従来公知の方法である湿式剥離法や機械的 剥離法を適用することができる。 [0070] 湿式剥離法としては、従来公知の剥離用の溶剤に浸漬させる方法が挙げられる。こ の溶剤としては、例えば水酸化ナトリウム、水酸化カリウム、過ヨウ素酸、過ヨウ素酸ナ トリウムなどの水溶性剥離液が挙げられる。このような水溶性剥離液であつて数パー セント質量濃度のものを 30〜80°Cに加温制御し、ノ^ト状の容器等中で揺動しなが ら浸漬、またはフルコーンノズル等を用い、吹き付け圧力を 0. ；!〜 0. 5MPaで制御し スプレー処理することで、前記レジスト層と前記基板とを好ましく剥離することができる
[0071] また、機械的剥離法としては、例えば、前記レジスト層の端部から引き剥がす方法、 前記レジスト層上に成膜された前記薄膜層に接着する部材を用いて剥離させる方法 、減圧状態で吸引して剥離させる方法、高圧の気体や液体を吹き付けて前記レジス ト層を吹き飛ばして剥離させる方法、ブラシ等でこすることにより剥離させる方法等を 挙げること力 Sでさる。
[0072] 前記レジスト層の端部から引き剥がす方法としては、具体的には、前記レジスト層の 端部を摘み、端部から徐々に剥がしていく方法や、ローラ等を用いて前記レジスト層 上に成膜された前記薄膜層をローラに吸着させた後に、ローラを回転させて前記レ ジスト層を前記薄膜層ごと剥離させる方法を挙げることができる。また、前記レジスト 層上に成膜された前記薄膜層に接着する部材を用いて剥離させる方法としては、具 体的には、接着テープ等の接着部材を用いて前記薄膜層を接着テープに接着させ て剥離させる方法や、接着テープをローラに取り付け、接着テープに前記薄膜層を 接着させながらローラを回転することによって剥離させる方法を挙げることができる。
[0073] また、減圧状態で吸引して剥離させる方法は、前記レジスト層上に前記薄膜層を成 膜した後に減圧することにより、前記レジスト層を前記薄膜層ごと剥離させる方法であ る。この場合、前記レジスト層および前記薄膜層を剥離させることができる程度に減 圧すればよい。また、高圧の気体や液体を吹き付けて前記レジスト層を吹き飛ばす 方法とは、前記レジスト層上に前記薄膜層を成膜した後に、気体や液体を吹き付ける ことにより、前記レジスト層を前記薄膜層ごと剥離させる方法である。この場合、前記 レジスト層および前記薄膜層を剥離させることができる程度の圧力で気体や液体を 吹き付ければよい。 [0074] 本発明の製造方法は、以上に説明したレジスト層形成工程と、開口部形成工程と、 薄膜層形成工程と、剥離工程とを具備する回路パターン付き基板の製造方法である なお、本発明の製造方法は、以上に説明したレジスト層形成工程と、開口部形成ェ 程と、薄膜層形成工程と、剥離工程と、を複数具備してもよい。例えば、前記基板を 前記レジスト層形成工程、前記開口部形成工程、前記薄膜層形成工程および前記 剥離工程に供し、前記基板上に薄膜層からなる回路パターンを形成した後、さらに 前記レジスト層形成工程、開口部形成工程に供した後、後述する保護層や、前記薄 膜層形成工程とは異なるパターンの薄膜層を形成し、その後、剥離工程に供したりし て、回路パターンを形成してもよい。
[0075] <保護層形成工程〉
このような本発明の製造方法において、さらに、前記薄膜層の表面および側面を覆 う保護層を形成する保護層形成工程を具備することが好ましレ、。保護層形成工程は 、前記薄膜層形成工程の後に具備される。そして、前記剥離工程の後に具備されて も、前に具備されてもよい。例えば、前記基板に前記レジスト層形成工程、前記開口 部形成工程、および前記薄膜層形成工程を施し、引き続き保護層形成工程を施し、 その後、前記レジスト層とその上に形成された薄膜層および保護層を剥離することが できる。
[0076] 本発明の製造方法が保護層形成工程を具備すると、本発明の製造方法により製造 された回路パターン付き基板の回路パターンを保護する保護層を形成することがで きて、後工程での特性の劣化を抑えたり、信頼性に優れた回路パターン付き基板が 得られるので好ましい。
[0077] 薄膜層と保護層のパターンが異なる場合には、前記レジスト層形成工程、前記開 口部形成工程、前記薄膜層形成工程に引き続いて、前記剥離工程を施し、薄膜層 力、らなる回路パターンを形成し、その後再び、前記レジスト層形成工程、前記開口部 形成工程を施し、引き続いて保護層形成工程を施して保護層を形成し、前記剥離ェ 程を施して、前記レジスト層とその上に形成された保護層を剥離することで、所望の ノ ターンの薄膜層と所望のパターンの保護層とを積層して形成することができる。 [0078] この保護層の材質は特に限定されないが、 SiO、 TiO、 ZrO、 Ta O、 Cr Oお
2 2 2 2 5 2 3 よび SnO力、らなる群から選ばれる少なくとも 1つを主成分とすることが好ましい。前記
2
保護層がこのような材質からなると、本発明の製造方法によって製造される回路バタ ーン付き基板を、表面にさらに誘電体層等を形成して例えば PDP前面基板として用 いる場合に、前記薄膜層がその誘電体層等を形成する高温過程で酸化したり、ある いは誘電体層そのものから侵食されることを、前記保護層で保護することができるの で好ましい。なかでも SnO力 S、保護性能がより優れているので好ましい。
2
[0079] さらに、前記保護層が 2層以上からなり、その中の少なくとも 2層として、 SnOを主
2 成分とする層と、その上面の SiOを主成分とする層とを含むことが好ましい。保護性
2
能がより優れるからである。前記保護層は、 Ta、 Nbおよび Sbからなる群から選ばれ る少なくとも 1つを含有した SnOとすることがさらに好ましい。 Ta、 Nbおよび Sbの前
2
記 SnO保護層における含有率は特に限定されないものの、 0. 5〜； 15質量％が好ま
2
しぐ 3〜； 10質量％がより好ましい。このような含有率であると前記保護層にも高い電 気伝導特性を付与できるからである。
[0080] 前記保護層の厚さは特に限定されず所望の厚さとすることができる力 0. 05〜1 μ mが好ましぐ 0.；!〜 0. 5 mがより好ましい。前記保護層の厚さの定義、測定方法 およびその調整方法は、前記薄膜層の場合と同様である。また、前記保護層の形成 方法も、前記薄膜層の形成方法と同様に気相蒸着法を適用することができる。
[0081] 本発明の製造方法において、前記薄膜層形成工程が、前記基板上および前記レ ジスト層上に Crおよび/または Tiを主成分とする接着層を形成し、その接着層の上 面に Cuを主成分とする電極層を形成し、さらにその電極層の上面にさらに Crおよび /または Tiを主成分とする接着層を形成する工程であり、前記保護層形成工程が、 前記薄膜層の表面に SnOを主成分とする保護層を形成する工程であることが好ま
2
しい。
このような本発明の製造方法によって製造される回路パターン付き基板は、 PDP前 面基板として好ましく用いること力できる。
[0082] <低反射層形成工程〉
また、本発明の製造方法において、前記回路パターンの前記薄膜層と前記基板と の間に、さらに、低反射層を形成する低反射層形成工程を具備することが好ましい。 この低反射層形成工程は、前記開口部形成工程の後であって前記薄膜層形成工程 の前であることが好ましい。例えば、前記レジスト層形成工程および前記開口部形成 工程を経た後に、この低反射層形成し、さらに、前記薄膜層形成の後に、前記剥離 工程に供することで、後述する好ましい本発明の回路パターン付き基板を製造するこ と力 Sできる。
[0083] このような材質力 なる前記低反射層が前記基板に形成されると、本発明の製造方 法によって製造された回路パターン付き基板を形成して例えば PDP前面基板として 用いる場合に、薄膜層を基板側より観察したとき、前記低反射層が反射防止層として 機能し、コントラストが向上するので好ましい。
[0084] また、前記低反射層はクロム酸化物および/またはチタン酸化物を主成分すること が好ましい。ここで言う主成分とは、前記低反射層における含有率が 50質量％以上 であるものを意味し、 70〜； 100質量％が好ましぐ 80〜； 100質量％力 り好ましく、 9 0〜； 100質量％がさらに好ましい。前記低反射層を形成するこの主成分以外の材料 としては、例えば、窒素や炭素を含有させることが好ましい。前記反射防止性能を向 上できるからである。
[0085] 前記低反射層の厚さは特に限定されない。所望の厚さとすること力 Sできる力 0. 03 〜0· 1 mが好ましぐ 0. 04—0. 07 mがより好ましい。前記低反射層の厚さの定 義、測定方法およびその調整方法は、前記薄膜層の場合と同様である。前記低反射 層の形成方法も、前記薄膜層の形成方法と同様に気相蒸着法を適用することができ
[0086] 本発明の製造方法において、前記薄膜層形成工程が、前記基板上および前記レ ジスト層上に Crおよび/または Tiを主成分とする接着層を形成し、その接着層の上 面に Cuを主成分とする電極層を形成し、さらにその電極層の上面にさらに Crおよび /または Tiを主成分とする接着層を形成する工程であり、前記保護層形成工程が、 前記薄膜層の表面に SnOを主成分とする保護層を形成する工程であり、前記低反
2
射層形成工程が、さらに、クロム酸化物および/またはチタン酸化物を主成分とする 低反射層を形成する工程であることが好ましレ、。 [0087] このような本発明の製造方法によって製造される回路パターン付き基板は、 PDP前 面基板として好ましく用いること力できる。
[0088] <第 2薄膜層形成工程〉
本発明の製造方法は、さらに、前記薄膜層と前記基板との間に、第 2薄膜層を形成 する第 2薄膜層形成工程を具備することができる。この第 2薄膜層形成工程は、前記 薄膜層形成工程の前に具備される。そして、前記レジスト層形成工程の前であっても よいし、前記開口部形成工程の後であって前記薄膜層形成工程の前であってもよい
〇
例えば、前記レジスト層形成工程および前記開口部形成工程を経た後に、この第 2 薄膜層形成工程に供し、前記基板上に第 2薄膜層からなる回路パターンを形成した 後、さらにレジスト層形成工程に供し、その第 2薄膜層からなる回路パターンの上面 にレジスト層を形成して、さらに開口部形成工程を経た後に、前記薄膜層形成工程 に供し、その後前記剥離工程に供することで、後述する好ましい態様の本発明の回 路パターン付き基板を製造することができる。
[0089] この第 2薄膜層の材質は特に限定されないが、 Cu、 Al、 Ag、 Ni、 SnO 、 ITOおよ
2 び ZnOからなる群から選ばれる少なくとも 1つを主成分とすることが好ましい。本発明 の製造方法によって製造された回路パターン付き基板を形成して例えば PDP前面 基板として用いる場合に、第 2薄膜層を前記薄膜層とは別の電極として用いることが できる力、らである。特に PDPの用途では、第 2薄膜層としての SnO 、 ITOおよび Zn
2
Oからなる群から選ばれる少なくとも 1つを主成分とする透明導電材料を用いると、透 明なサスティン電極として用いることができるので好ましい。この場合に、さらに前記 保護層が SiOを主成分とすることが、さらに好ましい。前記第 2薄膜層の厚さの定義
2
、測定方法およびその調整方法は、前記薄膜層と場合と同様である。前記第 2薄膜 層の形成方法も、前記薄膜層の形成方法と同様に気相蒸着法を適用することができ
[0090] 前記薄膜層は、図 6と図 7に示すように、前記接着層および/または前記保護層に よって、基板と接する面と反対面と側面が被覆されてレ、ることが好ましレ、。
[0091] 図 6は、本発明の製造方法により得られる回路パターン付き基板に、さらに誘電体 層を形成したものの概略断面図である。図 6に示した回路パターン付き基板は、ガラ ス基板 80の上面に Cr O層 81、 Cr層 82、 Cu層 83、 Cr層 84、 SnO層 85を積層し
2 3 2
た薄膜層からなるパターンを有し、さらにその上面に誘電体層 86を有している。ここ で、 Cr O層とは Cr Oを主成分とする層を意味する。 Cr層、 Cu層、 Cr層、 SnO層
2 3 2 3 2 あ同義である。
[0092] 図 7は、図 6に示した誘電体層を形成した回路パターン付き基板を用いて製造した 、プラズマディスプレイパネル（PDP)の概略断面図である。図 7に示した PDPは、図 6と同様に、ガラス基板 87の上面に Cr O層 88、 Cr層 89、 Cu層 90、 Cr層 91、 SnO
2 3
層 92を積層した薄膜層からなるパターンを有し、さらにその上面に誘電体層 93を有
2
し、ガラス対向基板 95と密着シール材 94を介して対向している。
[0093] 本発明の製造方法によれば、前記薄膜層が前記接着層および/または前記保護 層によって被覆されるので、酸化や腐食から薄膜層が保護される。例えば、 PDP前 面板や背面板は、積層電極層（例えば Cr/Cu/Cr)の上面に保護層として SnO
2 膜が形成され、さらにその上に誘電体層が形成された構成を有するが、従来におけ る製造方法は、ガラス基板上に積層電極層を形成した後に、その上にレジスト層を形 成し、露光、現像、電極層のウエットエッチング工程を経て、所望の電極パターユング を行う方法である。したがって、図 10(e)に示したように、積層電極層の側面部分に C u層が露出し、その後の高温プロセスで Cu層が酸化したり、腐食したりする。これに 対して本発明の製造方法では、前記接着層および/または前記保護層により、積層 電極層の側面も被覆することができるので、積層電極層の酸化や誘電体層との反応 による劣化を抑制できるので非常に好ましい。
[0094] このような積層電極層に保護層を有する構成は、本発明の製造方法によって容易 に実現できる。具体的には、例えば、基板上にレジストを塗布し、上記のように露光、 現像した後、接着層として Cr、電極層として Cu、保護層として SnOを成膜する。そし
2
て、レジスト層ごと Cr/Cu/Cr/SnO力もなる薄膜層をリフトオフすることで Cu層
2
側面が Crからなる接着層と SnO力 なる保護層によって被覆された所望の電極パ
2
ターンが得られる。
[0095] また、別の製造方法として、次に図 8および図 9を用いて説明する方法でも、上記の ような積層電極層に保護層を有する構成を得ることができる。この方法では、 SnOか
2 らなる保護層のパターン力 積層電極層のパターンと異なる。
[0096] 図 8 (a)は、本発明の製造方法によって基板 100の上面に積層電極層を形成したも のを示す概略断面図である。基板 100の上面にパターンが形成されている。パター ンは、 Cr Oを主成分とする低反射層 101、 Cr/Cu/Crからなる積層電極層（Crを
2 3
主成分とする接着層 102/Cuを主成分とする電極層 103/Crを主成分とする接着 層 104)力もなつている。図 8 (b)は、図 8 (a)により得られたものを前記レジスト工程お よび前記開口部形成工程に供した後、さらに前記保護層形成工程に供した後に得ら れるものの概略断面図である。開口部が形成されたレジスト層 105、および保護層 1 06、 107が形成されている。図 8 (c)は、図 8 (b)で得られるものを、さらに剥離工程に 供して得られるものの概略断面図である。積層電極層の上面および側面が保護層 1 06で覆われている。このような図 8 (a)〜（c)に示した方法により、 SnO力もなる保護
2
層のパターンが積層電極層のパターンと異なるものを製造することができる。
[0097] 図 9 (a)は、本発明の製造方法によって基板 110の上面に積層電極層を形成したも のを示す概略断面図である。基板 110の上面にパターンが形成されている。パター ンは、 Cr Oを主成分とする低反射層 111、 Cr/Cu/Crからなる積層電極層（Crを
2 3
主成分とする接着層 112/Cuを主成分とする電極層 113/Crを主成分とする接着 層 114)力もなつている。図 9 (b)は、図 9 (a)により得られたものの上面の全面に、さら に保護層 115を形成したものの概略断面図である。図 9 (c)は、図 9 (b)で得られるも のを、 YAGレーザ等を用いたレーザパターユングにより保護層の所望のパターンを 形成することを示す図（概略断面図）である。レーザパターユングを用いた方法は、リ フトオフ工程が一度で済むという点で好ましい。このようにして得られるものは、積層 電極層の上面および側面が保護層 115で覆われて!/、る。このような図 9 (a)〜（c)に 示した方法により、 SnO力 なる保護層のパターンが積層電極層のパターンと異な
2
るあのを製造すること力 sでさる。
[0098] 図 6、図 7で示した誘電体層は、例えばこのような図 8、図 9のような方法で保護層を 形成した後に、具体的には次のような方法で形成する。前述のようなスクリーン印刷 法を用いて所望のパターンで (例えば、図 7のようにプラズマ放電部分は誘電体に被 覆され (B— a)、電極外部取り出し部分は被覆されない（B— b) )、ガラス誘電体フリツ トペーストを印刷、塗布し、高温焼成する。この時、図 6、図 7に示すように酸化や腐 食の激しい Cu層は、 Cr接着層や SnO保護層によって完全に被覆されているので、
2
誘電体下部や誘電体に被覆されてレ、なレ、電極外部取り出し部分のレ、ずれも安定し た状態を確保することが可能である。
[0099] このように本発明の製造方法は、前記レジスト層形成工程と、前記開口部形成工程 と、前記薄膜層形成工程と、前記剥離工程とを具備する。そして、好ましくは前記保 護層形成工程、前記低反射層形成工程および前記第 2薄膜層形成工程からなる群 力、ら選ばれる少なくとも 1つの工程を具備する回路パターン付き基板の製造方法であ
[0100] 本発明の製造方法は、前述のように、前記レジスト層形成工程、前記開口部形成 工程および前記剥離工程を、各々複数具備してもよい。同様に、前記薄膜層形成ェ 程、前記保護層形成工程、前記低反射層形成工程および前記第 2薄膜層形成工程 を、各々複数具備してもよい。さらに、他の工程、例えば、他の薄膜層を形成するェ 程や、前記レジスト層形成工程の前に、前記レジスト層を剥離し易くする接着力低下 工程等を具備してもよい。
[0101] このような本発明の製造方法により、回路パターン付き基板を製造することができる そして、この回路パターン付き基板を用いて PDP前面基板および PDP背面基板を 製造すること力 Sできる。さらに、このような本発明の製造方法により、 PDP前面基板お よび PDP背面基板を製造することができる。また、これらの PDP前面基板および/ま たは PDP背面基板を用いて PDPが得られる。
[0102] 本発明の製造方法による回路パターン付き基板は、プラズマディスプレイパネルの 製造に好ましく用いることができる力 S、プラズマディスプレイパネルの他の同様なディ スプレイや電子回路に対しても好ましく適用できることは言うまでも無い。また、パター ンの形状につ!/、ても、相対的に小さく薄!/、パターンあるいはより大きく厚!/、パターンに 対しても同様に適用できる。
実施例 [0103] 以下、例;!〜 10の実施例を用いて本発明について説明するが、本発明は以下の 実施例に何ら限定されるものではない。
[0104] <例 1〉
基板として 100mm角で厚さ 2. 8mmのガラス基板（商品名： PD200、旭硝子社製 )を用意する。そして、この基板の表面にレジストフイルム (東京応化工業社製)を貼り 付けてレジスト層を形成した。このレジスト層は厚さが 25 H mであって、飽和露光量 力 S80mj/cm2であった。
[0105] 次に、このレジスト層付き基板のレジスト層を、上記図 3を用いて説明した方法と同 様な方法で加工して開口部を形成した。すなわち、露光光源として超高圧水銀灯を 用いてレジスト層に対して、まず完全遮光部と完全透過部とを具備し、開口部形成部 ί および境界部位 Kへの露光光を遮るライン/スペース = 30/270 μ mのマスク パターンを有するマスク 40を通して露光をおこない、次に、完全遮光部と完全透過 部とを具備し、開口部形成部 への露光光のみを遮るライン/スペース = 25/27 5〃mのマスクパターンを有するマスク 42を用いて露光を行った。このとき、開口部形 成部 iijへの積算露光量は 0、境界部位 Kへの積算露光量は 100mj/cm2、開口部 非形成部位 Lへの積算露光量は 200mj/cm2、すなわち飽和露光量に対してそれ ぞれ 0%、 125%、 250%とした。
露光の後、 1 %炭酸ナトリウムアルカリ水溶液を用いて現像する。現像温度は 30°C とし、現像時間は、非露光部のレジスト層が溶出して基板表面が露出するまでの時間 であるブレークポイントの 2倍とした。
[0106] 以上により厚さ 25 inレジスト層に図 1に示したような、隙間を有するひさし型の断 面形状を有する開口部を形成することができた。この開口部は、開口寸法 2aが 21. 8〃m、幅 2b力 O ^ rnで、隙間は高さ hが 1 · 1 m、奥行き wが 2· O ^ rnであった 。形成された断面形状は、走査型電子顕微鏡（SEM)を用いて観察して測定をおこ なった。
[0107] 次に、基板上および開口部を有するレジスト層上に薄膜層を形成する。まず、 Crぺ レット（純度： 99. 99質量％)を用い、アルゴンの不活性雰囲気下でイオンプレーティ ング法により膜厚 lOOnmの Cr層を形成する。次いで、この Cr層の上に、 Cuペレツト（ 純度： 99. 99質量％)を用いた以外は同様の方法で、膜厚 lOOOnmの Cu層を積層 し、さらに Cu層の上に、膜厚 lOOnmの Cr層を同様にして形成する。以上により、 Cr 層からなる接着層、 Cu層からなる電極層、 Cr層からなる接着層が積層された薄膜層 (積層電極層）が形成される。
[0108] 薄膜層を形成した後、レジスト層の開口部の断面を走査型電子顕微鏡を用いて観 察すると、薄膜層の厚さ Τ= 1 · 2 mに対して、レジスト層のひさし型の隙間入り口（ レジスト端面とひさし下面との境界線から薄膜層へ垂直に下ろした点）での薄膜層の 厚さ τは、 0· 13 111で、隙間に回り込んだ距離 dは 0· 33 mであった（この位置で の回り込み膜厚は数 nmである。）。
[0109] 次に、レジスト層と、レジスト層上に形成された薄膜層とを基板から剥離した。具体 的には 50°Cに加熱した 3%水酸化ナトリウム水溶液を圧力 0. 2MPaで 60秒間、フル コーンノズルよりスプレー噴射して、剥離工程を行なった。
以上の方法により得られた回路パターン付き基板は、薄膜層がレジスト層のひさし の隙間に入り込んだ距離 dが 0. 33 mと非常に小さいため、良好な精度を有してい た。また、形成された回路パターンは、断面形状が台形で、薄膜層は層状に積層さ れており、さらに、 Cuからなる電極層の側面が Crからなる接着層で覆われて露出し ていない。また、回路パターン端部において、基板との間に隙間やレジスト残りが生 じたり、剥離が生じな力、つた。
[0110] <例 2〉
例 1と同様にして、基板上に同様の開口部を有するレジストパターンを形成し、次い で、基板上および開口部を有するレジスト層上に、酸化クロムからなる膜厚 50nmの 低反射層を形成する。酸化クロム層は、 Crペレット（純度： 99. 99%)を用い、酸素を 含む雰囲気下でイオンプレーティング法により形成することができる。
[0111] 次に、 Cr層からなる接着層、 Cu層からなる電極層、 Cr層からなる接着層が積層さ れた、 3層構成の薄膜層（積層電極層）を形成する。薄膜層の形成方法、構成条件 は、 Cu層からなる電極層の厚さを 2800nmとした以外は、例 1と同様である。
[0112] 次に、例 1と同様に剥離工程を施して、例 2の回路パターン付き基板を得る。得られ た回路パターンは、薄膜層の水平方向の中心における低反射層の厚さが 50nm、薄 膜層の厚さ Tが 3· 0 μ mであって、厚さ τは 0· 32 μ mである。また、回り込む距離 d が 0. 4 mと非常に小さく（この位置での回り込み膜厚は数 nmである。）、良好な精 度を有している。また、形成された回路パターンは、断面形状が台形で、各薄膜層が 層状に積層されているとともに、 Cuからなる電極層の側面が Crからなる接着層で覆 われて露出していな力 た。また、回路パターン端部において、基板との間に隙間や レジスト残りが生じたり、剥離が生じな力 た。
[0113] <例 3〉
例 1と同様に、基板に対してレジストフイルムを貼り付けてレジスト層を形成する。 このレジスト層に対して、図 4に示した方法により開口部を形成する。すなわち、幅 2 5 mの完全遮光部（露光光透過率 0%)とその両側に幅 2. 5 mの半透過部（露光 光透過率 45 %)と幅 270 mの完全透過部（露光光透過率 90%)のライン/スぺー スパターンを具備するマスク 44を用いて、例 1と同様の超高圧水銀灯を用いて露光 し、例 1と同様の現像処理を行って開口部を形成する。なお、開口部形成部 、境 界部位 Kおよび開口部非形成部位 Lへの露光量はそれぞれ、 Omj/cm2、 l OOmJ /cm2, 200mj/cm2とする。現像条件および水洗条件は、例 1と同様とする。
[0114] 以上により厚さ 25 inレジスト層に図 1に示したような、隙間を有するひさし型の断 面形状を有する開口部を形成することができる。この開口部は、開口寸法 2aが 22. 0 m、幅 2bが 30· 0 μ m \隙間は高さ hが 1 · 2 m、奥行き wが 2· 2 mである。 形成された断面形状は、走査型電子顕微鏡（SEM)を用いて観察することができる。
[0115] 次に、基板上および開口部を有するレジスト層上に、例 2と同様にして膜厚 50nm の低反射層を形成する。
次いで、低反射層上に、例 2と同様にして、 Cr層からなる接着層、 Cu層からなる電 極層、 Cr層からなる接着層が積層された 3層構成の薄膜層（積層電極層）を形成す 各層の組成、厚さも例 2と同様である。
さらに、薄膜層（積層電極層）の最上面である接着層の上面に SnOを主成分とす
2
る保護層を積層する。 SnOを主成分とする保護層は、 SnOを 97質量％、丁&を 3質
2 2
量0 /0含有するターゲットを用いて、アルゴンに酸素を 1 %添加した雰囲気下で、スパ ッタリング法により形成し、厚さ 200nmとする。
[0116] 次に、レジスト層と、レジスト層上に形成された低反射層、薄膜層（電極層）および 前記保護層からなる薄膜層とを例 2と同様にして前記基板力 剥離する。
上記の方法で得られた例 3の回路パターン付き基板は、薄膜層の水平方向の中心 での低反射層の厚さが 50nm、薄膜層の厚さ Tが 3. 0 m、保護層の厚さが 200nm であって、 τは 0· 4〃mである。また、回り込む距離 dが 0· 4〃 mと非常に小さく（この 位置での回り込み膜厚は数 nmである。）、良好な精度を有している。また、形成され た回路パターンは、断面形状が台形で、各薄膜層が層状に積層されているとともに、 Cuからなる電極層の側面が Crからなる接着層で覆われて露出していない。積層電 極層の上面および側面が、 SnOを主成分とする保護層により覆われて露出していな
2
い。また、回路パターン端部において、基板との間に隙間やレジスト残りが生じたり、 剥離が生じない。
[0117] <例 4〉
さらに、例 2で得られた回路パターン付き基板の上面に低融点ガラスとセルロースを 含む有機溶剤からなる誘電体ペーストをスクリーン印刷法により所望の厚み、パター ンに印刷し、 600°Cで大気中で加熱、焼結する。この時の焼結後の誘電体膜厚は 20 μ mであ^)。
例 4の誘電体層を積層した回路パターン付き基板では、従来法の課題であった誘 電体被膜により電極層が侵食されたり導電性が低下する劣化や、誘電体中での泡の 発生が生じない。また、図 7に示したような誘電体層塗布界面においても良好な特性 が得られる。
[0118] <例 5〉
例 3の回路パターン付き基板の回路パターン上に、さらに 18 mの厚さの誘電体 層を、例 4と同様にして形成し積層する。本例の誘電体層を積層した回路パターン付 き基板では、従来法の課題であった誘電体被膜により電極層が侵食されたり導電性 が低下する劣化や、誘電体中での泡の発生が生じない。また、図 7に示したような誘 電体層塗布界面においても良好な特性が得られる。
[0119] <例 6〉 例 1と同様にして作製した、レジスト層付きガラス基板のレジスト層に、開口部形成 部 Iへの積算露光量を Omj/cm2、境界部位 Kへの積算露光量を 25mj/cm2、 開口部非形成部位 Lへの積算露光量を 50mj/cm2、すなわち飽和露光量に対して それぞれ 0%、 32%、 63%とする以外は、例 1と同様にして露光をおこなった。その 後、 1 %炭酸ナトリウムアルカリ水溶液を用いて、現像温度 30°Cで、現像時間をブレ ークポイントの 2. 5倍として現像をおこなった。
[0120] 以上により厚さ 25 mレジスト層に図 1に示したような開口部を形成することができ た。この開口部は、開口寸法 2aが 32· O ^ m,幅 2bが 37· O ^ mであって、ひさし型 の隙間は高さ hが 7· 0 111で奥行き が8. 0 mである断面形状を有していた。 次に、例 1と同様にして、基板上および開口部を有するレジスト層上に、膜厚 100η mの Cr層からなる接着層、膜厚 lOOOnmの Cu層からなる電極層、膜厚 lOOnmの Cr 層からなる接着層が積層された 3層構成で、厚さ T= l . 2 の薄膜層（積層電極層 )を形成した。
[0121] 形成した薄膜層は、レジスト層のひさし型の隙間入り口（レジスト端面とひさし下面と の境界線から薄膜層へ垂直に下ろした点）での薄膜層の厚さ τは、 0· 13 111であつ て、隙間に回り込んだ距離 dは 0. 33 mであった (この位置での回り込み膜厚は数 n mである。 )。
[0122] 次に、例 1と同様にして、剥離工程をおこなって、本例の回路パターン付き基板を 得た。本例の回路パターン付き基板は、薄膜層がレジスト層のひさしの隙間に入り込 んだ距離 dが 0. 33 111と非常に小さいため、良好な精度を有していた。また、形成さ れた回路パターンは、断面形状が台形で、薄膜層は層状に積層されており、さらに、 Cuからなる電極層の側面が Crからなる接着層で覆われて露出していな力 た。また 、回路パターン端部において、基板との間に隙間やレジスト残りが生じたり、剥離が 生じな力 た。
[0123] <例 7〉
例 1と同様にして形成したレジスト層付き基板のレジスト層に対して、開口部形成部 m,境界部位 Kおよび開口部非形成部位 Lへの露光量を、それぞれ Omj/cm2、 2 Omj/cm2、 25mj/cm2とした以外は例 3と同様にして開口部を形成した。 以上により厚さ 25 mレジスト層に図 1に示したような開口部を形成することができ た。この開口部は、開口寸法 2aが 32· O ^ m,幅 2bが 37· O ^ mであって、ひさし型 の隙間は高さ hが 10· 0 111で奥行き が1 1. 0 mである断面形状を有していた。
[0124] 次に、基板上および開口部を有するレジスト層上に、膜厚 0. 1 mの SnOを主成
2 分とする透明電極層である薄膜層を形成した。 SnOを主成分とする透明電極層は、
2
SnOを 97質量0 /0、Taを 3質量％含有するターゲットを用いて、アルゴンに酸素を 1
2
%添加した雰囲気下で、スパッタリング法により形成した。
次に、レジスト層と、レジスト層上に形成された薄膜層とを例 1と同様にして前記基 板から剥離した。
[0125] 上記の方法で得られた本例の回路パターン付き基板は、薄膜層の厚さ Tが 0. 1 ,ι mであって、 τは 0. 05〃 m以下であった。また、回り込む距離 dが 4. O mと非常に 小さく（この位置での回り込み膜厚は数 nmである。）、良好な精度を有していた。また 、形成された回路パターンは、断面形状が台形で、回路パターン端部において、基 板との間に隙間やレジスト残りが生じたり、剥離が生じな力、つた。
[0126] <例 8〉
例 1と同様にして形成したレジスト層付き基板のレジスト層に対して、遮光部と透過 部とがライン/スペース = 30/270 a mのマスクパターンを有するマスクを通して、 例 1と同様の超高圧水銀灯を用いて露光をおこなった。このとき、開口部非形成部位 への露光量は 150mj/cm2すなわち飽和露光量の 188 %とし、境界部位への露光 量は 40mj/cm2すなわち飽和露光量の 50%とし、開口部形成部位への露光量は 0 mj/cm2すなわち飽和露光量の 0%とした。また、露光時のレジスト層とマスクとの距 離は 75 inとし、基板面の法線方向に対する、露光光の入射角の傾きを 2. 5° とし た。
次いで、 1 %炭酸ナトリウム水溶液を用いて現像した。現像液温度は 30°Cとし、現 像時間はブレークポイントの 3倍とした。次いで、純水に塩化カルシウム 0. 01質量％ を添加した水洗水を用いて水洗をおこなった。
[0127] 得られた開口部は、開口寸法 2aが 27· 0 m、幅 2bが 30· 0 μ mであって、高さ h が 2· 0 111で奥行き が4. 0 mの隙間を有するひさし型の断面形状を有していた 次いで、開口部のガラス基板上およびレジスト層上に、 Cu層の膜厚を膜厚 2800η m、 3層構成の厚さ Tを 3 mとした以外は同様にして Cr層/ Cu層/ Cr層なる薄膜 層を形成した。レジスト層のひさし型の隙間入り口（レジスト端面とひさし下面との境界 線から薄膜層へ垂直に下ろした点）での薄膜層の厚さ τは、 0· 7 mであって、隙間 に回り込んだ距離 dは 2. 0 mであった（この位置での回り込み膜厚は数 nmである。 )。
次に、例 1と同様にして、レジスト層と、レジスト層上に形成された薄膜層とを基板か ら剥離する剥離工程を行った。
[0128] 以上の方法により得られた回路パターン付き基板は、薄膜層がレジスト層のひさし の隙間に入り込んだ距離 dが 2· Ο πιと非常に小さく、良好な精度を有していた。ま た、形成された回路パターンは、断面形状が台形で、薄膜層は層状に積層されてお り、さらに、 Cuからなる電極層の側面が Crからなる接着層で覆われて露出していなか つた。また、回路パターン端部と基板との間に、隙間やレジスト残り、剥離が見られな かった。
[0129] <例 9〉
例 1と同様にして形成したレジスト層付き基板のレジスト層に対して、開口部非形成 部位への露光量を 30mj/cm2すなわち飽和露光量の 38%とし、境界部位への露 光量は 16mj/cm2すなわち飽和露光量の 20%とし、開口部形成部位への露光量 は Omj/cm2すなわち飽和露光量の 0%とした。また、露光時のレジスト層とマスクと の距離は 75 111とし、基板面の法線方向に対する、露光光の入射角の傾きを 2. 5 ° とした以外は例 8と同様にして露光をおこなった。次いで、現像液温度を 15°Cとし 、現像時間はブレークポイントの 6倍とした以外は例 8と同様に現像および水洗をおこ なった。得られた開口部は、開口寸法 2aが 31 · O ^ m,幅 2b力 38. O ^ mであって、 高さ hが 1 · 5 mで奥行き wが 3· 0 mの隙間を有するひさし型の断面形状を有して いた。
[0130] 次いで、開口部のガラス基板上およびレジスト層上に、膜厚 lOOnmの Cr層、膜厚 2800nmの Cu層、膜厚 lOOnmの Cr層薄膜層をこの順で、例 1と同様にして形成し て、 Cr層/ Cu層/ Cr層なる 3層構成の厚さ T = 3. 0 mの薄膜層を形成した。レジ スト層のひさし型の隙間入り口（レジスト端面とひさし下面との境界線から薄膜層へ垂 直に下ろした点）での薄膜層の厚さ τは、 0· 05 111であって、隙間に回り込んだ距 離 dは 1. 5 mであった（この位置での回り込み膜厚は数 nmである。）。
[0131] 次に、 50°Cに加熱した 3%水酸化ナトリウム水溶液を用いてブラシ洗浄をおこなつ て、レジスト層と、レジスト層上に形成された薄膜層とを基板から剥離して（剥離工程） 、回路パターン付き基板が得られた。
得られた回路パターン付き基板は、薄膜層がレジスト層のひさしの隙間に入り込ん だ距離 dが 1. δ πιと小さく、良好な精度を有していた。また、形成された回路パター ンは、断面形状が台形で、薄膜層は層状に積層されており、さらに Cr、 Cuからなる 電極層の側面が Crからなる接着層で覆われて露出していな力 た。また、回路バタ ーン端部において、基板との間に隙間やレジスト残りが生じたり、剥離が生じなかつ た。
[0132] <例 10〉
例 1と同様にして形成したレジスト層付き基板のレジスト層に対して、開口部非形成 部位への露光量を 50mj/cm2すなわち飽和露光量の 63%とし、境界部位への露 光量は 20mj/cm2すなわち飽和露光量の 25%とし、開口部形成部位への露光量 は Omj/cm2すなわち飽和露光量の 0%とした。また、露光時のレジスト層とマスクと の距離は 75 111とし、基板面の法線方向に対する、露光光の入射角の傾きを 2. 5 ° とした以外は例 8と同様にして露光をおこなった。次いで、現像液として 0. 1 %炭 酸ナトリウム水溶液を用いて、現像時間をブレークポイントの 6倍とした以外は例 8と 同様にして、現像および水洗をおこなって、レジスト層に開口部を形成した。
[0133] 得られた開口部は、開口寸法 2aが 27· 0 m、幅 2bが 35· 0 μ mであって、高さ h が 2· 0 111で奥行き が4. 0 mの隙間を有するひさし型の断面形状を有していた
〇
次いで、開口部のガラス基板上およびレジスト層上に、膜厚 T= 0. 2 i m( SnO
2 層を形成した。レジスト層のひさし型の隙間入り口（レジスト端面とひさし下面との境界 線から薄膜層へ垂直に下ろした点）での薄膜層の厚さ τは、 0· 06 mであって、隙 間に回り込んだ距離 dは 1 · 8 μ mであった（この位置での回り込み膜厚は数 nmであ
^ o ノ
次に、レジスト層と、レジスト層上に形成された薄膜層とを、例 7と同様の方法で基板 力も剥離して (剥離工程）、回路パターン付き基板が得られた。
[0134] 得られた回路パターン付き基板は、薄膜層がレジスト層のひさしの隙間に入り込ん だ距離 dが 1. 8 111と小さく、良好な精度を有していた。また、形成された回路パター ンは、断面形状が台形で、回路パターン端部において、基板との間に隙間やレジスト 残りが生じたり、剥離が生じない。
[0135] 本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲 を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明ら 力、である。
本出願は、 2006年 8月 2日出願の日本特許出願 2006— 210835、 2007年 7月 25日出 願の日本特許出願 2007— 193567に基づくものであり、その内容はここに参照として 取り込まれる。
産業上の利用可能性
[0136] 本発明によれば、所望の微細な回路パターンをより精度よく形成することができる回 路パターン付き基板の製造方法を提供することができる。従って、本発明は、特に、 高集積（高精細化）が求められる電子回路装置に好適に用いることができる。

Claims

請求の範囲
[1] 基板上に薄膜層からなる所望の回路パターンを形成する回路パターン付き基板の 製造方法であって、
前記基板上にレジスト層を形成するレジスト層形成工程と、
前記レジスト層に所望の回路パターンに対応する形状の開口部を形成する開口部 形成工程と、
前記開口部の基板上および前記レジスト層上に薄膜層を形成する薄膜層形成ェ 程と、
前記レジスト層と前記レジスト層上に形成された前記薄膜層とを前記基板力 剥離 する剥離工程とを具備し、
前記開口部形成工程により前記レジスト層に形成された開口部は、前記レジスト層 と前記基板との境界部に高さ (h)で奥行き (w)の隙間を有するひさし型の段面形状 を有していて、前記薄膜層形成工程において薄膜層を形成したときに、前記開口部 の基板上に形成された薄膜層の端部がレジスト層の裾に乗り上げないように前記高 さ（h)および前記奥行き (w)が決められている、回路パターン付き基板の製造方法。
[2] 前記レジスト層に形成された複数の開口部のうち隣り合う 2つの開口部の間隔（2c) 、前記薄膜層形成工程において前記基板上に形成される前記薄膜層の厚さ (T)が
0. 06 X T≤h≤0. 67 X (2c)、力、つ、 h/4 <w≤ (2c) /6
の関係を満たす、請求項 1記載の回路パターン付き基板の製造方法。
[3] 前記レジスト層の前記開口部における断面形状が、さらに逆テーパ形状を有する 請求項 1または 2に記載の回路パターン付き基板の製造方法。
[4] 前記開口部形成工程が、前記レジスト層における開口部形成部位、開口部非形成 部位およびこれらの境界領域である境界部位への露光量をそれぞれ P、 Q、 Rとした 場合に、 P < R< Qとなるように露光し現像する工程を具備する、請求項 1、 2または 3 に記載の回路パターン付き基板の製造方法。
[5] 前記開口部形成部位および前記境界部位への露光光を遮るマスクと、前記開口部 形成部位への露光光を遮るマスクとを用いて、 P < R< Qとなるように露光する、請求 項 4に記載の回路パターン付き基板の製造方法。
[6] 前記開口部形成部位への露光光を遮り、前記境界部位への露光光を半透過する マスクを用いて、 P<R< Qとなるように露光する、請求項 4に記載の回路パターン付 き基板の製造方法。
[7] 前記開口部形成部位および前記境界部位への露光光を遮るマスクを用い、このマ スクと前記レジスト層との距離を変化させて P<R< Qとなるように露光する、請求項 4 に記載の回路パターン付き基板の製造方法。
[8] 前記開口部形成部位および前記境界部位への露光光を遮るマスクを用い、このマ スクと前記レジスト層との距離を一定として、前記マスクの遮光部の周辺部で生じる回 折光および回り込み光により前記境界部位を露光して、 P<R< Qとなるように露光 する、請求項 4に記載の回路パターン付き基板の製造方法。
[9] 露光されたレジスト層を、 1、 2または 3価のいずれかの陽イオンを 0· 0005〜5質量
%含む水を用いて水洗する、請求項 4〜8のいずれかに記載の回路パターン付き基 板の製造方法。
[10] 前記回路パターンの前記薄膜層が、 Cu、 Al、 Agおよび Niからなる群から選ばれる 少なくとも 1つを主成分とする電極層、または、 SnO、 ITOおよび ZnOからなる群か
2
ら選ばれる少なくとも 1つを主成分とする電極層、を含む、請求項；!〜 9のいずれかに 記載の回路パターン付き基板の製造方法。
[11] 前記回路パターンの前記薄膜層が 3層以上からなり、前記電極層が Cuを主成分と する層であって、前記 Cuを主成分とする電極層の上面および下面に Crおよび/ま たは Tiを主成分とする層を含む、請求項 10に記載の回路パターン付き基板の製造 方法。
[12] 前記回路パターンの前記薄膜層の上面および側面を覆う保護層を形成する保護 層形成工程を具備し、前記保護層が、 SiO 、 TiO 、 ZrO、 Ta O 、 Cr Oおよび Sn
2 2 2 2 5 2 3
O力もなる群から選ばれる少なくとも 1つを主成分とする層を含む、請求項；!〜 11の
2
いずれかに記載の回路パターン付き基板の製造方法。
[13] 請求項 1〜； 12のいずれかに記載の回路パターン付き基板の製造方法により製造さ れる回路パターン付き基板。
[14] 請求項 1〜； 12のいずれかに記載の回路パターン付き基板の製造方法により製造さ れる PDP前面基板。
[15] 請求項 14に記載の PDP前面基板を用いてなるプラズマディスプレイパネル。
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