WO2007105763A1 - 回路基板、電子回路装置及び表示装置 - Google Patents

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circuit board
bump
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bump connection
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PCT/JP2007/055117
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Hiroki Nakahama
Seiji Muraoka
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Sharp Kabushiki Kaisha
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    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2009—Reinforced areas, e.g. for a specific part of a flexible printed circuit

Definitions

  • Circuit board electronic circuit device, and display device
  • the present invention relates to a circuit board, an electronic circuit device, and a display device. More particularly, the present invention relates to a circuit board suitable for face-down mounting of a semiconductor integrated circuit, and an electronic circuit device and a display device including the circuit board.
  • FIG. 13 is a schematic plan view showing a configuration on the second main surface (back surface) side of a conventional circuit board.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • FIG. 14 is a schematic cross-sectional view showing a conventional circuit board in the process of mounting the IC chip on the circuit board shown in FIG. 13, and shows a state before the IC chip is thermally bonded.
  • FIG. 14 is a schematic sectional view taken along line XY in FIG.
  • a plurality of second wirings 31g are randomly arranged in an area where an IC chip is mounted (hereinafter also referred to as an "IC chip mounting area").
  • the first wiring 30 having the bump connection terminals 32 is formed on the surface of the circuit board 20g, and the second wiring 31g is formed on the back surface.
  • the IC chip 1 is mounted on the surface of the circuit board 20g so that the bump 2 and the bump connection terminal 32 are in contact with each other. At this time, the upper surface of the IC chip 1 is heated and pressurized. As a result, the IC chip 1 is mounted on the circuit board 20g, and the first wiring 30 and the IC chip 1 are electrically connected.
  • Patent Document 1 discloses an invention relating to a connection structure between an IC chip and a wiring.
  • Patent Document 1 discloses a technique for forming a resist for preventing a short circuit between an IC and a pattern (wiring).
  • wiring a pattern for preventing a short circuit between an IC and a pattern
  • Patent Document 2 and Patent Document 3 are not techniques for suppressing edge shorts.
  • the invention described in Patent Document 3 is a single wiring force.
  • the invention described in Patent Document 2 is also incapable of providing wiring with high density because no wiring is provided on the back surface of the mounting portion.
  • the conventional circuit board has room for improvement in terms of achieving both high wiring density and suppression of edge shorts.
  • Patent Document 1 Patent No. 3026205 Specification
  • Patent Document 2 JP 2004-193277 A
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2004-303803
  • the present invention has been made in view of the above-described situation, and is capable of suppressing the occurrence of edge short-circuits and capable of arranging wirings at high density, an electronic circuit device, and a display.
  • the object is to provide an apparatus.
  • the inventors of the present invention have made various studies on a circuit board, an electronic circuit device, and a display device that can suppress the occurrence of an edge short circuit and can arrange wirings at high density.
  • the second wiring 3 lg is not disposed and the region overlapping the bump 2g A gap 50 is formed between the crimping device stage 51 and the cover lay film 6.
  • the circuit board 20g is pressed during the IC chip thermocompression bonding, as shown in FIG. 15, the circuit board 20a around the bump 2g where the second wiring 31g is not arranged due to the gap 50 is raised.
  • the edge portion 52 of the IC chip and the first wiring 30 are in direct contact with each other or contacted via conductive particles contained in an anisotropic conductive film (ACF), thereby causing an edge short circuit. Has been found to occur.
  • ACF anisotropic conductive film
  • the present inventors have further studied, and as a result, the second wiring overlaps with the region where the semiconductor integrated circuit is mounted, and a plurality of the second wirings are arranged independently from each other, and the circuit board is connected to the bump connection terminal It has been found that by providing the wiring portion in the region in the second main surface that overlaps the region where the wiring is provided, the occurrence of an edge short can be suppressed and the wiring can be arranged with high density.
  • the present inventors have arrived at the present invention by conceiving that the problem can be solved brilliantly.
  • the present invention includes a substrate having a first main surface on which a semiconductor integrated circuit is mounted and a second main surface, and a first wiring having a bump connection terminal is formed on the first main surface.
  • the second main surface is a circuit board on which a second wiring is formed, and the second wiring overlaps with a region where the semiconductor integrated circuit is mounted and is arranged independently of each other.
  • the circuit board is a circuit board (hereinafter, also referred to as “first circuit board of the present invention”) having a wiring portion in a region in the second main surface that overlaps the region where the bump connection terminals are provided. .
  • a first circuit board of the present invention includes a substrate having a first main surface on which a semiconductor integrated circuit is mounted and a second main surface, and the first main surface has a bump connection terminal. One wiring is formed, and the second wiring is formed on the second main surface.
  • the first circuit board of the present invention is a double-sided board or a multilayer board on which an IC chip is mounted.
  • the IC chip mounting method is not particularly limited, but is normally mounted by a bare chip by the COF (Chip On Film) method.
  • the first circuit board of the present invention may be a multilayer board in which wirings are formed in a plurality of layers
  • the first main surface becomes the surface of the first layer
  • the second main board The surface is the surface of the second layer (the boundary between the first layer and the second layer). Therefore, in this case, the first wiring functions as the first layer wiring
  • the second wiring functions as the second layer wiring.
  • the first layer means a layer on which an IC chip is mounted, and is usually the outermost layer. Then, as the first layer force increases, each layer is defined as the second layer and the third layer.
  • the form of each layer after the third layer is not particularly limited and may be set as appropriate.
  • the bump connection terminal is a terminal for electrically connecting the first wiring and the bump of the IC chip. Therefore, the bump connection terminal usually has an arrangement form substantially the same as the arrangement form of the bumps of the IC chip. From the viewpoint of simplifying the manufacturing process, the bump connection terminal is preferably formed integrally with the first wiring. That is, it is preferable that the first wiring includes a bump connection terminal.
  • the bump is a protruding electrode provided on the IC chip to connect the IC chip and an external circuit.
  • a plurality of the second wirings are arranged independently of each other so as to overlap a region where the semiconductor integrated circuit is mounted.
  • a plurality of second wirings are arranged overlapping the IC chip mounting area when the circuit board is viewed in plan from the first or second main surface side (hereinafter simply referred to as “circuit board in plan view”). ")" Means that there are multiple second wires in the IC chip mounting area.
  • the plurality of second wirings being arranged independently of each other means that the plurality of second wirings are arranged without being electrically connected to each other in the IC chip mounting region. Thereby, in the first circuit board of the present invention, wirings can be arranged on the circuit board with high density.
  • the interval between the multiple second wires is not particularly limited, but is preferably 10 m or more in the IC chip mounting area from the viewpoint of suppressing the occurrence of a short circuit between the multiple second wires. More preferably, it is 20 m or more. If the distance between the plurality of second wirings is 10 m or less, when the second wiring is formed by wet etching, the wiring remaining between the second wirings (between the wirings due to insufficient etching). Phenomenon that wiring material remains on) Force S may occur. As a result, a short circuit may occur between the second wires.
  • a plurality of second wirings arranged overlapping the IC chip mounting region are formed on the second main surface. It is not necessary for all the second wirings formed. Therefore, among all the second wirings formed on the second main surface, a plurality of second wirings may be appropriately overlapped in the IC chip mounting area according to the desired design. Further, the plurality of second wirings may or may not be connected to each other outside the IC chip mounting area.
  • the circuit board includes a wiring portion in a region in the second main surface that overlaps a region where the bump connection terminals are provided. That is, the circuit board includes a wiring portion in a region in the second main surface that overlaps a region where the bumps are disposed when the IC chip is mounted.
  • the wiring section has a function of filling a gap generated between the circuit board and the crimping device stage in the region overlapping with the bump in the IC chip mounting process. Thereby, in the first circuit board of the present invention, the occurrence of edge short can be suppressed.
  • the wiring portion is formed so as to cover a plurality of the bump connection terminals (regions corresponding to the plurality of bump connection terminals) when the circuit board is viewed in plan. ⁇ .
  • the second wiring in the region where the bump connection terminal is provided is arranged. It is preferable that the wiring part and the second wiring do not overlap if the wiring part is arranged in the area. Further, the wiring portion may or may not be disposed in all the regions in the second main surface that overlap the region where the bump connection terminals are provided. However, the above-mentioned circuit board has substantially the same area on the second main surface that overlaps the area where the bump connection terminals are provided. It is preferable to provide a wiring part.
  • the circuit board includes a wiring portion in substantially all the region in the second main surface that overlaps the region where the bumps are arranged when the IC chip is mounted. Therefore, such a viewpoint power is that the circuit board covers all of the bump connection terminals (all areas corresponding to the plurality of bump connection terminals) when the circuit board is viewed in plan view. It is preferable that a plurality of second wirings and the wiring part are formed. From the same point of view, the second wiring should overlap the bump connection terminal (area corresponding to the plurality of bump connection terminals) when the circuit board is viewed in plan view! The wiring portion is formed so as to cover all of the bump connection terminals (all the regions corresponding to the plurality of bump connection terminals) when the circuit board is viewed in plan view. There may be.
  • the first circuit board of the present invention a plurality of second wirings are arbitrarily arranged in the region where the semiconductor integrated circuit is mounted, and the second wirings are arranged.
  • the wiring part By forming the wiring part so as to cover the part where each bump is pressed during the IC chip mounting process outside the region, the wiring can be formed with a high density, and each bump in the IC chip mounting process can be formed on each bump. The balance of applied pressure can be made good, and as a result, the occurrence of edge shorts can be suppressed.
  • the first circuit board of the present invention is a circuit board including a substrate having a first main surface on which a semiconductor integrated circuit is mounted and a second main surface.
  • a plurality of bump connection terminals formed in a region where the semiconductor integrated circuit is mounted, and a plurality of first wirings respectively connected to the plurality of bump connection terminals on the first main surface side, and the circuit board A plurality of second wirings formed so as to pass (separate from each other) a region where the semiconductor integrated circuit is mounted and a wiring portion on the second main surface side, and the wiring The portion may be a circuit board formed so as to cover the plurality of bump connection terminals (area corresponding to the plurality of bump connection terminals) when the circuit board is viewed in plan.
  • the shape of the wiring part is not particularly limited, but it is preferable that the thickness of the wiring part is equal to the thickness of the second wiring in order to sufficiently achieve the effects of the present invention.
  • the wiring part preferably has the same or substantially the same thickness as the second wiring.
  • the wiring portion has the same or substantially the same material force as the second wiring.
  • the wiring portion and the second wiring having the same thickness can be easily formed in the same process. Is possible.
  • a certain member has substantially the same thickness as another member means that a member having the same thickness as is realizable when a certain member is formed by the same process as another member.
  • the difference in thickness between the wiring portion and the second wiring is more preferably 6 m or less, and more preferably 3 m or less.
  • the form of the wiring section is preferably (1) a form connected to the second wiring, and (2) a form which is a dummy wiring independent of the second wiring.
  • the dummy wiring independent of the second wiring means a dummy wiring that is not electrically connected to the second wiring.
  • a dummy wiring means an electrically insulated wiring that is not connected to an external circuit. According to the form (1), it is possible to more effectively suppress the occurrence of edge shorts.
  • the method for connecting the second wiring and the wiring part is not particularly limited, but a form in which the second wiring and the wiring part are formed in a body is preferred. The form (1) can be realized.
  • the distance between the wiring portion and the second wiring is equal to or less than the distance between the bump connection terminals from the viewpoint of effectively suppressing the occurrence of edge short circuit.
  • the distance between the wiring portion and the second wiring is preferably equal to or less than the distance between the bumps when the IC is mounted. More specifically, in the form (2), the distance between the wiring portion and the second wiring is preferably 50 m or less, more preferably 30 / z m or less.
  • a part (some) of the wiring portions are connected to the second wiring, and the remaining wiring portions are not connected to any of the second wirings. Also good.
  • the form of the bump connection terminal may be appropriately designed according to the bump of the IC chip to be mounted.
  • the bump connection terminal is mounted with a semiconductor integrated circuit.
  • the circuit board includes a through hole, and the innermost bump connection terminal and the second wiring are connected through the through hole (hereinafter referred to as ⁇ Also referred to as “first form”).
  • ⁇ Also referred to as “first form”.
  • the form of the through hole is not particularly limited as long as the bump connection terminal on the first main surface and the second wiring on the second main surface can be connected, but the opening provided on the substrate is not limited.
  • a form in which a conductive substance is filled in the mouth and a form in which a conductive substance is formed on the inner wall surface of the opening provided in the substrate are preferable.
  • the form of the opening is not particularly limited, and examples thereof include a cylinder, an elliptic cylinder, and a rectangular parallelepiped.
  • the bump connection terminals are arranged in two or more rows in a staggered manner; (b) the through hole is arranged inside the innermost bump connection terminal; Is preferred.
  • the bump connection terminals are staggered, that is, arranged in two or more rows alternately, there is no defect such as a short circuit between the inner bump connection terminal and the outer bump connection terminal.
  • production can be suppressed.
  • the present invention also includes a substrate having a first main surface on which a semiconductor integrated circuit is mounted and a second main surface, and a first wiring having a bump connection terminal is formed on the first main surface.
  • the circuit board includes a wiring portion in a region where the bump connection terminals on the second main surface side are arranged, and a plurality of the wiring portions are arranged at intervals equal to or less than the intervals between the bump connection terminals (hereinafter referred to as ⁇ books ''). It is also referred to as “the second circuit board of the invention”).
  • the second circuit board of the present invention will be described in detail. Note that the second circuit board of the present invention and the first circuit board of the present invention differ only in the form of the wiring portions, and therefore, description of overlapping components is omitted.
  • the circuit board includes a wiring portion in a region where the bump connection terminals on the second main surface side are arranged. That is, the circuit board includes a wiring portion in a region where the bumps on the second main surface side are arranged when the IC chip is mounted. In this way, the wiring portion is usually arranged along the boundary line of the IC chip mounting area.
  • the second circuit board of the present invention a plurality of the wiring portions are arranged at intervals equal to or less than the interval between the bump connection terminals.
  • the substrate usually has a certain amount of strain.
  • the occurrence of an edge short can be suppressed.
  • the interval means the shortest distance between two adjacent objects, that is, the shortest length of a space (gap) existing between two adjacent objects.
  • straight plating bump when mounting an IC chip that has a straight bump made of Au plating or the like (so-called straight plating bump), it is possible to make the bump finer pitch.
  • the distance between the terminals is larger than the distance between the bumps of the IC chip mounted on the circuit board.
  • a plurality of the wiring portions are arranged at intervals equal to or less than the intervals between the bumps when the IC chip is mounted.
  • the distance between the bump connection terminals is usually smaller than the distance between the bumps of the IC chip mounted on the circuit board. Therefore, in this case, the occurrence of edge shorts can be more sufficiently suppressed by arranging a plurality of wiring portions at intervals equal to or less than the intervals between the bump connection terminals as described above.
  • the stud bump is formed, for example, by discharging and melting the tip of an Au wire to form a ball-shaped Au, which is bonded to the IC pad by heat and ultrasonic waves, and then cutting the wire. it can. Stud bumps can be made to have the same bump height by leveling.
  • the wiring portion has a space equal to or less than an interval between the bump connection terminals in a region covering a plurality of the bump connection terminals (a region corresponding to the plurality of bump connection terminals) when the circuit board is viewed in plan view. It is preferable to arrange them at intervals of.
  • the form of the wiring part is not particularly limited, but (A) a form in which the wiring part is arranged in a dot shape and (B) a form in which a slit is provided in the wiring part are preferable. Thereby, the second circuit board of the present invention can be easily realized.
  • the distance between the wiring parts is not particularly limited as long as it is equal to or smaller than the distance between the bump connection terminals. More specifically, the distance between the wiring parts is preferably 50 m or less. More preferably, it is 30 m or less. As a result, even when an IC chip having fine bumps with a pitch of 100 m or 60 m is mounted on the second circuit board of the present invention, the occurrence of edge shorts can be more effectively suppressed.
  • the pitch means a distance between two corresponding points of two adjacent objects.
  • the interval between the wiring portions may be substantially the same as the interval between the bump connection terminals.
  • the wiring portion may or may not be disposed in all the regions where the bump connection terminals on the second main surface side are disposed. That is, the wiring portion may be arranged so as to overlap with all parts of the bump connection terminal (area corresponding to all parts of the bump connection terminal) when the circuit board is viewed in plan view. It does not have to be placed.
  • the second circuit board of the present invention a plurality of second wirings are arbitrarily arranged in the region where the semiconductor integrated circuit is mounted, and the second wirings are arranged.
  • Wiring can be formed at a high density by forming the wiring part at an interval equal to or less than the interval between the bumps in the area that covers the part pressed by each bump in the IC chip mounting process other than the area.
  • the balance of pressure applied to each bump in the chip mounting process can be improved, and as a result, the occurrence of edge shorts can be suppressed.
  • the second circuit board of the present invention is a circuit board including a substrate having a first main surface on which a semiconductor integrated circuit is mounted and a second main surface, and the circuit board includes the semiconductor substrate.
  • a plurality of bump connection terminals formed in a region where the integrated circuit is mounted and a plurality of first wirings respectively connected to the plurality of bump connection terminals are provided on the first main surface side.
  • a plurality of second wirings formed so as to pass (separate from each other) a region where the semiconductor integrated circuit is mounted when viewed from above the substrate, and a plurality of wiring parts are provided on the second main surface side.
  • the plurality of wiring portions are not more than the interval between the bump connection terminals in an area covering the plurality of bump connection terminals (area corresponding to the plurality of bump connection terminals) when the circuit board is viewed in plan view.
  • the circuit boards may be arranged at intervals.
  • the other embodiments detailed in the first circuit board of the present invention can be applied as appropriate to the second circuit board of the present invention.
  • the second circuit board of the present invention it is preferable that a part (some) of the wiring portions are not connected to the second wiring from the viewpoint of easily designing the arrangement of the wiring portions. More specifically, the second wiring It is preferable that the wiring parts other than the adjacent wiring part are not connected to the second wiring.
  • the present invention may be a form in which the first and second circuit boards of the present invention are combined.
  • the present invention also includes a substrate having a first main surface on which a semiconductor integrated circuit is mounted and a second main surface, and a first wiring having a bump connection terminal is formed on the first main surface.
  • a circuit board on which the second wiring is formed on the second main surface, and the second wiring is a circuit board in which a plurality of overlapping wirings are arranged on all the bump connection terminals (hereinafter referred to as “books”). It is also referred to as “the third circuit board of the invention”).
  • the third circuit board of the present invention will be described in detail. Note that the third circuit board of the present invention and the first circuit board of the present invention differ only in the form of the second wiring and the wiring portion, and thus the description of the overlapping components is omitted.
  • a plurality of the second wirings are disposed so as to overlap all the bump connection terminals. That is, a plurality of the second wirings are arranged so as to overlap all the bumps when the IC is mounted. As a result, the occurrence of an edge short circuit can be suppressed in the third circuit board of the present invention without having a wiring portion.
  • the multiple second wirings overlapped with all bump connection terminals means that there are multiple second wirings overlapping with all bump connection terminals when the circuit board is viewed in plan view. Means that.
  • the third circuit board of the present invention is a circuit board comprising a substrate having a first main surface on which a semiconductor integrated circuit is mounted and a second main surface, wherein the circuit board is the semiconductor substrate.
  • a plurality of bump connection terminals formed in the region and a plurality of first wirings respectively connected to the plurality of bump connection terminals on the first main surface side, and when the circuit board is viewed in plan view A plurality of second wirings formed on the second main surface side so as to pass through a region where the semiconductor integrated circuit is mounted (separated from each other), and the plurality of bump connection terminals (the plurality of bump connection terminals);
  • the area corresponding to (2) may be a circuit board that overlaps the second wirings when the circuit board is viewed in plan!
  • the present invention further includes an electronic circuit device (hereinafter referred to as "the present invention") comprising any one of the first to third circuit boards of the present invention and a semiconductor integrated circuit having bumps connected to the bump connection terminals. Also referred to as “electronic circuit device”. This makes it possible to suppress the occurrence of edge shorts and increase the wiring density in the circuit board, thereby reducing the occurrence of defects in the electronic circuit device and reducing the size thereof.
  • the present invention is also a display device including the electronic circuit device of the present invention.
  • the occurrence of defects in the electronic circuit device can be reduced and the size can be reduced, so that the occurrence of defects in the display device can be reduced and the size can be reduced.
  • circuit board of the present invention it is possible to suppress the occurrence of edge shorts and to arrange the wirings with high density.
  • the electronic circuit device and the display device of the present invention it is possible to reduce the occurrence of defects and reduce the size.
  • the present invention will be described in more detail with reference to the embodiments, but the present invention is not limited only to these embodiments.
  • the display device of the present invention is not limited to a liquid crystal display device, but various display devices such as an organic electroluminescence (EL) display device, an inorganic EL display device, a plasma display panel (PDP), and a vacuum fluorescent display (VFD).
  • EL organic electroluminescence
  • PDP plasma display panel
  • VFD vacuum fluorescent display
  • the circuit board and the electronic circuit device of the present invention are not limited to display devices, and various electronic devices such as For example, it can be applied to mobile phones, PDAs (Personal Digital Assistants), and office automation equipment.
  • FIG. 2 is a schematic plan view of the liquid crystal display device of the present embodiment.
  • the liquid crystal display device 100 includes a liquid crystal display panel 10 and an electronic circuit device 7 connected to an end of the liquid crystal display panel 10.
  • the liquid crystal display panel 10 includes an element substrate on which switching elements are formed, a counter substrate disposed to face the element substrate, and a liquid crystal layer interposed between the two substrates.
  • the counter substrate has a common electrode provided on almost the entire display area on the substrate and a color filter layer.
  • the liquid crystal layer is made of a nematic liquid crystal material having electro-optical characteristics.
  • the element substrate includes a plurality of gate wirings provided on the substrate so as to extend in parallel to each other.
  • a source wiring provided so as to extend in parallel with each other in a direction perpendicular to the gate wiring, a TFT provided at each intersection of the gate wiring and the source wiring, and a pixel provided corresponding to each TFT Electrode.
  • the liquid crystal display panel 10 includes a driver 22 that is bare-chip mounted on a substrate by a COG (Chip On Glass) method.
  • COG Chip On Glass
  • Examples of the driver 22 include a gate driver and a source driver, and the gate driver gates only the selected gate wiring to a high potential and keeps other gate wirings at a low potential. It plays the role of sending a gate signal to the wiring.
  • the source driver serves to convert the received image data into a voltage (signal voltage) to be applied to the liquid crystal capacitor, and to cover the signal voltage to the pixel electrode through the selected source line. .
  • the gate signal is sent from the gate driver via the gate wiring, and the TFT is turned on.
  • a predetermined source signal is sent from the source driver via the source wiring and charges are written to the pixel electrode, and the voltage applied to the liquid crystal capacitor formed between the pixel electrode and the common electrode is controlled. And thereby changing the alignment state of the liquid crystal molecules in the liquid crystal layer It is configured to display an image by adjusting the light transmittance!
  • the electronic circuit device 7 includes a circuit board 20a, an IC chip 1, and a chip electronic component 21.
  • the IC chip 1 is bare-chip mounted on the circuit board 20a by a COF (Chip On Film) method, and has bumps 2 that are bump-shaped bonding bump electrodes.
  • This IC chip 1 corresponds to a controller IC, a power supply IC, etc. of a liquid crystal display device in this embodiment.
  • the outer dimensions of the IC chip 1 are, for example, 5 mm long, 5 mm wide, and 400 ⁇ m high.
  • the bumps 2 are provided so that a plurality of bumps 2 protrude in the normal direction of the IC chip 1 at the outer peripheral portion of the bottom surface of the IC chip 1, and Au plating is applied to the surface thereof. I / O terminal.
  • the bump 2 is a so-called straight-mesh bump.
  • the outer dimensions of the bumps 2 are, for example, 60 / z m wide (pitch direction) 40 / z m, 15 / z m high, and the intervals and pitches of the bumps 2 are 20 m and 60 m, respectively.
  • the controller IC generates a control signal for operating the source driver and the gate driver, and controls the timing of polarity inversion of the reference power supply circuit.
  • the power supply IC converts the input AC voltage into an optimum voltage according to the driving target of the source driver, gate driver, controller IC, and the like.
  • the chip electronic component 21 is an electronic component around the liquid crystal display panel 10 such as a resistor or a ceramic capacitor.
  • FIG. 1 is a schematic plan view showing the configuration of the second main surface (back surface) side in the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 1.
  • FIG. 1 dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • FIG. 3 is a schematic cross-sectional view of the electronic circuit device of Embodiment 1 taken along the PQ line of FIG.
  • the circuit board 20a covers the insulating base film (substrate) 4, the first wiring 30, the second wiring 31a, the wiring part 40a, the second wiring 3la, and the wiring part 40a. And a cover lay film 6.
  • the base film 4 is a flexible film mainly made of polyimide.
  • the cover lay film 6 includes an insulating film 6a such as a polyimide film and an adhesive layer 6b.
  • the base film 4 may be a film having a glass epoxy, liquid crystal polymer and the like.
  • the first wiring 30 is provided on the first main surface (front surface) of the base film 4 on which the IC chip 1 is mounted.
  • the IC chip 1, the input signal connector (not shown), and the liquid crystal display Panel 10 etc. are connected.
  • bump connection terminals 32 for connecting the bump 2 of the IC chip 1 and the first wiring 30 are provided in the IC chip mounting area for mounting the IC chip 1.
  • an insulating resist 5 having an epoxy resin and the like is provided on the first main surface (front surface) of the base film 4 so as to cover the first wiring 30.
  • the bump connection terminal 32 is formed by performing Ni plating treatment on the end portion of the first wiring 30 extended to the IC chip mounting region and further performing Au plating treatment on the Ni plating.
  • the second wiring 3 la is the second main surface of the base film 4 opposite to the surface on which the IC chip 1 is mounted.
  • the second wiring 31a On the back.
  • a part of the first wiring 30 is detoured to the back surface for the purpose of arranging the wiring at a high density while preventing the first wiring 30 from crossing the surface of the base film 4.
  • the dimensions of the second wiring are, for example, a width of 50 / ⁇ ⁇ and a thickness of 17 m.
  • the plurality of second wirings 3 la are arranged in the IC chip mounting area without being connected to each other with an interval of 30 m or more in the IC chip mounting area. It has been. That is, the plurality of second wirings 31a are arranged so as to pass through the IC chip mounting region away from each other when the circuit board a is viewed in plan. As a result, the wiring density can be increased.
  • the wiring portion 40a has a function of filling a gap generated between the circuit board and the crimping apparatus stage in the region overlapping with the bumps in the IC chip mounting process.
  • the circuit board 20a is formed in a region on the second main surface that overlaps the region where the bump 2 is provided. That is, the wiring part 40a is formed on the second main surface side of the circuit board 20a, and the wiring part 40a is arranged so as to cover each bump 2 when the circuit board 20a is viewed in plan. Further, the wiring part 40a and the second wiring 31a are connected by being integrally formed, and the wiring part 40a has substantially the same width and thickness as the second wiring 3la.
  • the occurrence of an edge short can be effectively suppressed by arranging either the second wiring 3 la or the wiring part 40 a in the region overlapping with the bump 2.
  • either the second wiring 3 la or the wiring portion 40 a is formed so as to overlap all the bump connection terminals 32 when the circuit board 20 a is viewed in plan.
  • Examples of a method for manufacturing the circuit board 20a include a subtractive method and an additive method.
  • a copper Z polyimide (base film 4) Z copper laminated substrate is manufactured by a casting method or the like.
  • the casting method is, for example, a method in which a polyimide precursor solution is applied onto a copper foil, and then dried and hardened to produce a laminated substrate of copper Z polyimide.
  • the copper layer on one side (front surface) of the obtained copper Z polyimide Z copper multilayer substrate was subjected to notching by photolithography technology (Photo Engraving Process, hereinafter also referred to as "PEP technology"). To do. Then, the bump connection terminal 32 and the first wiring 30 are integrally formed so that the bump connection terminal 32 is disposed in the IC chip mounting region.
  • photolithography technology Photo Engraving Process, hereinafter also referred to as "PEP technology”
  • the copper layer on the other side (back side) of the copper Z polyimide Z copper multilayer substrate is patterned by PEP technology, and a plurality of second wirings having the above-described arrangement form 3 la and wiring portion 40a are formed.
  • this is immersed in a mixed aqueous solution of a metal salt and a reducing agent, and electroless plating is performed on the polyimide. As a result, the metal layer is reduced and deposited in the region where the wiring is to be formed.
  • a resist 5 is applied to the surface of the multilayer substrate so as to cover the first wiring 30, except for the IC chip mounting region where the bump connection terminals 32 are present, by a printing method on the substrate formed as described above. Cloth. At this time, the portion of the first wiring 30 not covered with the resist 5 becomes the bump connection terminal 32.
  • the surface of the bump connection terminal 32 is subjected to Ni plating treatment and Au plating treatment.
  • the cover lay film 6 in which the insulating film 6a and the adhesive layer 6b are laminated is attached to the back surface of the laminated substrate so as to cover the second wiring 31a.
  • the circuit board 20a of the present invention is manufactured.
  • the bump 2 of the IC chip 1 and the bump connection terminal 32 on the circuit board 20a are connected by an ACF (Anisotropic Conductive Film) 8 according to the conventional technique. After that, the chip electronic component 21 is connected.
  • ACF Adisotropic Conductive Film
  • FIG. 4 is a schematic cross-sectional view showing the structure near the end of the IC chip in the electronic circuit device of Embodiment 1, and shows the case where the IC chip and the circuit board are connected using ACF. Note that illustration of components that are not necessary for explanation is omitted.
  • ACF8 is attached on the circuit board 20a so as to cover the bump connection terminals 32.
  • ACF8 is made by dispersing conductive particles 8a made of plastic beads with Ni, Au or the like dispersed in a film-like adhesive 8b having an epoxy resin equivalent force.
  • the conductive particles 8a are pressed between the bump 2 of the IC chip 1 and the bump connection terminal 32, and the bump 2 and the bump connection terminal 32 are Are electrically connected.
  • the adhesive 8b is thermally cured to fix the connection portion between the bump 2 and the bump connection terminal 32, and the IC chip 1 is mounted on the circuit board 20a.
  • a cream solder containing solder powder, solder powder, solvent and flats is applied to a connection terminal (not shown) for mounting the chip electronic component 21 provided on the circuit board 20a by a printing method, a dispenser method, or the like. Apply mixture).
  • circuit board 20a and the chip electronic component 21 are aligned, and the chip electronic component 21 is mounted.
  • the circuit board 2 Oa on which the chip electronic component 21 is mounted is put into a reflow furnace at about 230 ° C. to 260 ° C. to melt the cream solder (reflow heating process).
  • the moisture contained in the ACF 8 interposed between the IC chip 1 and the base film 4 is heated to become water vapor and try to be ejected to the outside.
  • the circuit board 20a of the present embodiment there is an area where neither the wiring part 40a nor the second wiring 3la is arranged in the IC chip mounting area, and the base film 4 and the cover lay film 6 in this area are connected. Water vapor is emitted to the outside through the permeation. Therefore, this embodiment can prevent the occurrence of poor connection between the bump 2 and the bump connection terminal 32 due to the ejection of water vapor in the reflow heating process.
  • cream solder is cooled and cured, and the chip electronic component 21 and the circuit board 20a are electrically connected.
  • the electronic circuit device 7 of the present embodiment is manufactured. Furthermore, the liquid crystal display device 100 of this embodiment is manufactured by connecting the liquid crystal display panel 10 and the electronic circuit device 7 by, for example, ACF.
  • ACF the connection between the bump 2 and the bump connection terminal 32 by ACF8 has been described as an example.
  • the connection method between the bump 2 and the bump connection terminal 32 is not limited to the connection method using the ACF8.
  • the bump 2 and the bump connection terminal 32 may be connected by Au—Sn eutectic bonding. When using this Au-Sn eutectic bonding method, the bump connection terminal 32 is Sn-plated, and then the bump 2 is connected to the bump connection terminal 32 by thermocompression bonding at about 400 ° C.
  • the Sn plating melts when heated at about 400 ° C., and an Au—Sn eutectic 12 is formed between the bump connection terminal 32 and the bump 2 as shown in FIG. Thereby, the bump connection terminal 32 and the bump 2 are connected via the Au—Sn eutectic 12. Then, underfill 11 having an insulating property such as epoxy resin is injected between the IC chip 1 and the base film 4 and cured.
  • the cover lay film 6 is disposed on the entire back surface of the circuit board 20a.
  • the cover lay film 6 may have an opening overlapping the IC chip mounting region. . Thereby, in the reflow heating process, water vapor can be diffused to the outside more efficiently.
  • the three second wirings 31a are arranged in the IC chip mounting area.
  • three or more second wirings 31a may be arranged in the IC chip mounting area, and this enables higher wiring density. More specifically, in the present embodiment, in consideration of the dimensions of the IC chip 1 and the second wiring 31a, about 2 to 40 second wirings 3 la are arranged in the area where the IC chip 1 is mounted. It is possible. As a result, the second wiring 3 la can be arranged at a higher density while ensuring a sufficient interval that does not cause a short circuit between the second wirings 31a.
  • the liquid crystal display device according to the second embodiment of the present invention will be described below.
  • the liquid crystal display device of the second embodiment is different from the first embodiment only in the form of the second wiring and the wiring portion, and therefore, the description overlapping with the first embodiment and the second embodiment is omitted.
  • FIG. 6 is a schematic plan view showing the configuration on the second main surface (back surface) side in the vicinity of the IC chip mounting region and its vicinity of the electronic circuit device according to the second embodiment.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • the second wiring 3 lb and the wiring part 40b are not connected to each other.
  • the wiring portion 31b is a dummy wiring that is electrically isolated from the second wiring 31b.
  • the distance Db between the wiring portion 40b and the second wiring 31b is set smaller than the distance D2 between the bumps 2.
  • the wiring portion 40b and the second wiring 3 lb are not arranged in a duplicated manner, and there is no bump, so that the occurrence of an edge shot can be sufficiently suppressed.
  • the bump 2 and the bump connection terminal 32 are arranged in the same manner as in the first embodiment. It is possible to effectively suppress the occurrence of connection failure between the two.
  • the base film 4 since there is a space between the second wiring 31b and the wiring part 40b, there is a bump in which the wiring part 40b and the second wiring 3 lb are arranged only in the part.
  • the base film 4 usually has a certain degree of strength (strength), that is, a shape retention performance against pressure, the effect of suppressing edge short-circuiting and poor connection is hardly adversely affected.
  • the liquid crystal display device of Embodiment 3 according to the present invention will be described below.
  • the liquid crystal display device according to the third embodiment is different from the first embodiment only in the form of the second wiring and the wiring portion, and therefore, the description overlapping with those in the first and third embodiments is omitted.
  • FIG. 7 is a schematic plan view showing the configuration of the second main surface (back surface) side in the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 3.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • the liquid crystal display device (circuit board 20c) of this embodiment includes a second wiring 31c and a wiring part 40c having a slit. That is, a slit is provided between the wiring portions 40c. Further, the interval Dc between the wiring portions 40c is set smaller than the interval D2 between the bumps 2. That is, the plurality of wiring portions 40c are arranged in a region covering each bump 2 when the circuit board 20c is viewed in plan, and each wiring portion 40c has an interval smaller than the interval D2. This As a result, there is no bump in which neither the wiring portion 40c nor the second wiring 31c overlaps, so that the occurrence of an edge short can be sufficiently suppressed. In other words, in the present embodiment, the plurality of wiring portions 40c are arranged in a region that covers all the bump connection terminals 32 when the circuit board 20c is viewed in plan, and each wiring portion 40c has an interval D2 With a smaller spacing.
  • the second wiring 31c and the wiring part 40c are arranged in at least a part of the region overlapping with all the bumps 2. That is, either the second wiring 3 lc or the wiring part 40 c is arranged so as to overlap at least a part of all the bumps 2 when the circuit board 20 c is viewed in plan. Therefore, it is possible to effectively suppress the occurrence of connection failure between the bump 2 and the bump connection terminal 32 as in the first embodiment.
  • the wiring part 40c is arranged with many slits, it is possible to effectively suppress the occurrence of a short circuit between the second wirings 31c via the wiring part 40c.
  • the base film 4 since there is a space between the wiring portions 40c, there are bumps in which the wiring portion 40c and the second wiring 31c are arranged only overlapping the portion.
  • the base film 4 since the base film 4 usually has a certain degree of strength (strength), it hardly has an adverse effect on the effects of edge short-circuiting and connection failure suppression.
  • each wiring portion 40c is arranged with a spacing Dc smaller than the spacing D2 between the bumps 2, so that depending on the size of the bump 2, the wiring portions 40c are very different. May have a high-definition pattern. However, if wiring is formed using the additive method described in the first embodiment, even the wiring portion 40c having such a fine pattern can be easily formed.
  • the distance Dc between the wiring portions 40c is smaller than the spacing D2 between the bumps 2.
  • the wiring portion 40c is connected to each bump connection terminal 32. As shown in FIG. 16 (a), the interval Dc between the wiring portions 40ca is substantially the same as the interval Dt between the bump connection terminals 32, as shown in FIG. 16 (a). Even Yes.
  • the wiring portion 40cb may be arranged so as to be shifted with respect to the pitch direction of the bump 2 and the bump connection terminal 32. .
  • the present embodiment as long as a plurality of wiring portions 40c are arranged at intervals equal to or less than the interval between the bump connection terminals 32, as shown in FIG. It is possible that a part (some) of the wirings does not overlap with either the bump 2 or the bump connection terminal 32. Also, as shown in FIG. However, the bump 2 and the bump connection terminal 32 may not overlap. Even in such a configuration, edge shorts and poor connections can be suppressed by utilizing the strain (strength) of the base film 4 as a substrate.
  • the liquid crystal display device of Embodiment 4 according to the present invention will be described below.
  • the liquid crystal display device of the fourth embodiment is different from the first embodiment only in the form of the second wiring and the wiring portion, and therefore, the description overlapping with those in the first and fourth embodiments is omitted.
  • FIG. 8 is a schematic plan view showing the configuration of the second principal surface (back surface) side in the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 4.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • the liquid crystal display device (circuit board 20d) of the present embodiment does not have a wiring part and includes a plurality of second wirings 31d arranged so as to overlap all the bumps 2. That is, the plurality of second wirings 31d are arranged so as to overlap all the bumps 2 when the circuit board 20d is viewed in plan. In other words, all the bumps 2 overlap one of the plurality of second wirings 3 Id when the circuit board 20d is viewed in plan. As a result, the occurrence of edge shorts can be suppressed.
  • the width of each of the second wirings 31d in the IC chip mounting area is different from that of the IC chip mounting area so that the three second wirings 31d overlap all 36 bumps. 2 Wiring 31 is wider than width.
  • the second wiring 31d is arranged in all the regions overlapping with the bump 2, a connection failure occurs between the bump 2 and the bump connection terminal 32 in the same manner as in the first embodiment. Can be effectively suppressed.
  • the second wiring 3 Id is arranged in most of the IC chip mounting region.
  • the second wiring 3 Id is usually configured to include a metal such as Cu having low air permeability. Accordingly, the liquid crystal display device of this embodiment is a disadvantageous form of Embodiments 1, 2 and 3 in that it cannot efficiently evaporate water vapor in the reflow heating process.
  • a plurality of second wirings 31e having a substantially constant thickness are circuit boards 20e arranged so as to overlap all the bumps 2.
  • Embodiment 5 The liquid crystal display device of Embodiment 5 according to the present invention will be described below. Note that the description of the same contents in Embodiment 1 and Embodiment 5 is omitted.
  • FIG. 10 is a schematic plan view showing the configuration of the bottom surface of the IC chip used in the liquid crystal display device of Embodiment 5.
  • FIG. 11 is a schematic plan view showing the configuration in the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 5, wherein (a) shows the first main surface (front surface) side, ) Indicates the second main surface (back surface).
  • the dotted line and the alternate long and short dash line indicate the area where the bump and the IC chip are arranged, respectively.
  • the dotted line and the alternate long and short dash line indicate the first main surface ( Bumps and IC chips placed on the front surface are shown.
  • the IC chip If of the present embodiment has bumps 2f arranged in two rows in a staggered manner along the periphery of the IC chip If. That is, in the bump 2f, the inner bumps 9a and the outer bumps 9b are alternately arranged. As a result, the IC chip If can be miniaturized.
  • the circuit board 20f of the present embodiment includes an inner bump connection terminal 32a and an outer bump connection terminal respectively disposed in regions overlapping with the inner bump 9a and the outer bump 9b. 32b and a through hole 41 formed inside each inner bump connection terminal 32a.
  • the outer bump connection terminal 32b is formed integrally with the first wiring 30f, and is connected to the first wiring 30f on the surface of the circuit board 20f.
  • the inner bump connection terminal 32a is connected to the second wiring 31f on the back surface of the circuit board 20f through the through hole 41 as shown in FIG. 11 (b). It is.
  • the circuit board 20f of the present embodiment mounts a small IC chip If while suppressing the occurrence of defects such as a short circuit between the inner bump connection terminal 32a and the outer bump connection terminal 32b. can do.
  • the circuit board 20f includes a second wiring 3 If and a wiring portion 40f that are disposed so as to overlap the inner bump 9a and the outer bump 9b. As a result, the occurrence of edge shorts can be effectively suppressed.
  • the second wiring is entirely in the area overlapping the bump 2f (inner bump 9a and outer bump 9b).
  • liquid crystal display device of the present embodiment a method for manufacturing the liquid crystal display device of the present embodiment will be described. Note that the liquid crystal display device of this embodiment can be manufactured in the same manner as the method of manufacturing the liquid crystal display device of Embodiment 1 except for the through-hole forming step. Therefore, only the through hole forming method will be described below.
  • the through-hole 41 can be formed using a general through-hole plating technique. That is, first, a copper Z polyimide produced by the method described in the first embodiment.
  • a hole is made in the Z-copper laminated substrate with a laser or a drill.
  • the multilayer substrate is immersed in a processing solution to form copper on the inner wall of the hole and the entire copper surface of the multilayer substrate by plating. At this time, since the entire surface of the copper foil of the multilayer substrate is also sticky, the thickness of the copper foil is increased.
  • first and second wiring patterns are formed by the PEP technique.
  • the circuit board 20f having the through hole 41 can be manufactured.
  • the wiring part 40f and the second wiring 3 If are not connected, but the wiring part 40f may be connected to the second wiring 3 If. Further, as shown in FIG. 12, the liquid crystal display device of the present embodiment does not have a wiring part, and includes a second wiring 3 lh arranged (formed) so as to overlap all the bumps 2f. May be.
  • the active matrix type liquid crystal display device using TFT as a switching element has been described as an example of the liquid crystal display device.
  • the table of the present invention The display device is not limited to a three-terminal element such as TFT, but may be an active matrix liquid crystal display device using a two-terminal element such as MIM (Metal Insulator Metal) as a switching element.
  • the display device of the present invention can be applied not only to an active drive type display device but also to a noisy (multiplex) drive type display device.
  • the display device of the present invention can be applied to any type of display device of transmissive type, reflective type, and transmissive / reflective type.
  • FIG. 1 is a schematic plan view showing a configuration of a second main surface (back surface) side in an IC chip mounting region of the electronic circuit device of Embodiment 1 and its vicinity.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • FIG. 2 is a schematic plan view of the liquid crystal display device of Embodiment 1.
  • FIG. 3 is a schematic cross-sectional view of the electronic circuit device of Embodiment 1 along the PQ line of FIG. 1.
  • FIG. 4 is a schematic cross-sectional view showing the structure near the end of the IC chip in the electronic circuit device of Embodiment 1, and shows the case where the IC chip and the circuit board are connected using ACF.
  • FIG. 5 is a schematic cross-sectional view showing the structure in the vicinity of the end of the IC chip in the electronic circuit device of Embodiment 1, showing the case where the IC chip and the circuit board are connected using Au—Sn eutectic bonding.
  • FIG. 6 is a schematic plan view showing the configuration on the second main surface (back surface) side in the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 2.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • FIG. 7 is a schematic plan view showing the configuration on the second main surface (back surface) side in the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 3.
  • the lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • FIG. 8 is a schematic plan view showing the configuration on the second main surface (back surface) side in the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 4.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • FIG. 9 is a schematic plan view showing another configuration on the second main surface (back surface) side in the vicinity of the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 4.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • FIG. 10 is a schematic plan view showing the configuration of the bottom surface of an IC chip used in the liquid crystal display device of Embodiment 5.
  • FIG. 11 A schematic plan view showing a configuration in the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 5, wherein (a) shows the first main surface (front surface) side, and (b) shows the first 2 Indicates the main surface (back surface).
  • the dotted line and the alternate long and short dash line indicate the region where the bump and the IC chip are arranged, respectively.
  • the dotted line and the alternate long and short dashed line indicate the first main surface (surface ) Shows the bumps and IC chips arranged.
  • FIG. 12 is a schematic plan view showing another configuration on the second main surface (back surface) side in the IC chip mounting region and its vicinity of the electronic circuit device of Embodiment 5.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • 13] A schematic plan view showing the configuration of the second main surface (back surface) side of the conventional circuit board.
  • dotted lines and alternate long and short dash lines indicate bumps and IC chips arranged on the first main surface (surface), respectively.
  • FIG. 14 is a schematic cross-sectional view showing a conventional circuit board in the process of mounting the IC chip on the circuit board shown in FIG. 13, showing a state before the IC chip is thermocompression bonded.
  • FIG. 14 is a schematic sectional view taken along line XY in FIG.
  • FIG. 15 is a schematic cross-sectional view of a conventional circuit board in the process of mounting an IC chip on the circuit board shown in FIG. 13, and shows a state at the time of IC chip thermocompression bonding.
  • FIG. 15 is a schematic cross-sectional view enlarging the vicinity of the bump in FIG.
  • FIG. 16] (a) to (d) are schematic plan views showing other configurations on the second main surface (back surface) side in the IC chip mounting region of the electronic circuit device of Embodiment 3 and a part of the vicinity thereof. is there.

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Abstract

本発明は、エッジショートの発生を抑制することができ、かつ高密度に配線を配置することが可能な回路基板、電子回路装置及び表示装置を提供する。本発明は、半導体集積回路が実装される第１主面と、第２主面とを有する基板を備え、上記第１主面にはバンプ接続端子を有する第１配線が形成され、上記第２主面には第２配線が形成された回路基板であって、上記第２配線は、半導体集積回路が実装される領域に重複して複数本が互いに独立して配置され、上記回路基板は、バンプ接続端子が設けられた領域と重複する第２主面内の領域に配線部を備える回路基板である。

Description

明 細 書
回路基板、電子回路装置及び表示装置
技術分野
[0001] 本発明は、回路基板、電子回路装置及び表示装置に関する。より詳しくは、半導体 集積回路をフェイスダウン実装するのに好適な回路基板、並びに、その回路基板を 備えた電子回路装置及び表示装置に関するものである。
背景技術
[0002] 携帯電話をはじめとする電子機器の高機能化及び小型化により基板上の部品実装 が益々高密度化してきている。これにより、回路基板の配線形成も片面形成から両面 形成、多層形成へと多層化が進むとともに、配線の更なる高密度化が求められるよう になっている。
[0003] ここで、両面なかでも裏面に高密度に配線が形成された回路基板に対して半導体集 積回路 (以下、「ICチップ」ともいう。）を実装する方法を説明する。
[0004] 図 13は、従来の回路基板の第 2主面 (裏面)側の構成を示す平面模式図である。な お、図 13において、点線及び一点鎖線は、それぞれ第 1主面 (表面）に配置された バンプ及び ICチップを示す。また、図 14は、図 13で示された回路基板に ICチップを 実装する工程における従来の回路基板を示す断面模式図であり、 ICチップを熱圧 着する前の状態を示す。なお、図 14は、図 13の XY線での断面模式図である。
[0005] 従来の回路基板 20gは、図 13に示すように、 ICチップが実装される領域 (以下、「IC チップ実装領域」ともいう。）に複数本の第 2配線 31gが無作為に配置されている。ま た、図 14に示すように、回路基板 20gの表面にはバンプ接続端子 32を有する第 1配 線 30が形成され、第 2配線 31gは裏面に形成される。そして、回路基板 20gの表面 にはバンプ 2とバンプ接続端子 32とが接触するように ICチップ 1が実装される。この 際、 ICチップ 1の上面が加熱及び加圧される。これにより、回路基板 20g上に ICチッ プ 1が実装されるとともに、第 1配線 30と ICチップ 1とが電気的に接続される。
[0006] しかしながら、このような従来の回路基板では、 ICチップの端部と第 1配線とがショー トするエッジショートが発生することがあり解決が求められていた。特に、 FPC (Flexi ble Printed Circuit)基板等の柔らかい基板ではより顕著にエッジショートが発生 してしまうという点で改善の余地があった。
[0007] このような状況の中、 ICチップと配線との接続構造に関する発明として、特許文献 1
〜3に示すような発明が存在し、なかでも特許文献 1に記載の発明には、 ICとパター ン (配線）とのショートを防止するためのレジストを形成する技術が開示されている。し 力しながら、この技術では、一本の配線し力 ICを実装するエリアの裏面に設けること ができないため、配線を高密度に設けることができな力つた。
[0008] また、特許文献 2及び特許文献 3に記載の発明は、エッジショートを抑制するための 技術ではなぐまた、特許文献 3に記載の発明は、一本の配線し力 IC実装部の裏面 に設けることができず、更に、特許文献 2に記載の発明も、実装部分の裏面に配線が 設けられていないため、配線を高密度に設けることができな力つた。
[0009] このように、従来の回路基板は、配線の高密度化とエッジショートの抑制とを両立する という点で工夫の余地があった。
特許文献 1：特許第 3026205号明細書
特許文献 2 :特開 2004— 193277号公報
特許文献 3：特開 2004 - 303803号公報
発明の開示
発明が解決しょうとする課題
[0010] 本発明は、上記現状に鑑みてなされたものであり、エッジショートの発生を抑制するこ とができ、かつ高密度に配線を配置することが可能な回路基板、電子回路装置及び 表示装置を提供することを目的とするものである。
課題を解決するための手段
[0011] 本発明者らは、エッジショートの発生を抑制することができ、かつ高密度に配線を配 置することが可能な回路基板、電子回路装置及び表示装置について種々検討したと ころ、回路基板の ICチップが実装される面と反対側の面における配線の形態に着目 した。そして、従来の回路基板では以下のようにしてエッジショートが発生することを 見出した。すなわち、図 13で示したように、第 2配線 31gは、通常全てのバンプ 2gに 重複して配置されることはなぐ図 13中、破線で囲まれたバンプのように裏面に第 2 配線 3 lgが配置されないバンプ 2gが存在する。したがって、図 14で示したように、 IC チップ実装工程において、第 2配線 31gの厚み（5〜30 m程度）に起因して、第 2 配線 3 lgが配置されな 、バンプ 2gに重複する領域の圧着装置ステージ 51とカバー レイフイルム 6との間に隙間 50ができてしまう。そして、 ICチップ熱圧着時に回路基板 20gが押圧されると、図 15に示すように、隙間 50があるために第 2配線 31gが配置さ れないバンプ 2gの周囲の回路基板 20aが盛り上がる。その結果、 ICチップの端部 52 と第 1配線 30とが直に接触したり、異方性導電膜 (ACF: Anisotropic Conductiv e Film)中に含まれる導電粒子を介して接触することによってエッジショートが発生 することを見出した。
[0012] そこで、本発明者らは更に検討したところ、第 2配線が、半導体集積回路が実装され る領域に重複して複数本が互いに独立して配置され、かつ回路基板が、バンプ接続 端子が設けられた領域と重複する第 2主面内の領域に配線部を備えることにより、ェ ッジショートの発生を抑制することができ、かつ高密度に配線を配置することができる ことを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到 達したものである。
[0013] すなわち、本発明は、半導体集積回路が実装される第 1主面と、第 2主面とを有する 基板を備え、上記第 1主面にはバンプ接続端子を有する第 1配線が形成され、上記 第 2主面には第 2配線が形成された回路基板であって、上記第 2配線は、半導体集 積回路が実装される領域に重複して複数本が互いに独立して配置され、上記回路 基板は、バンプ接続端子が設けられた領域と重複する第 2主面内の領域に配線部を 備える回路基板 (以下、「本発明の第 1の回路基板」ともいう。）である。
以下に本発明の第 1の回路基板を詳述する。
[0014] 本発明の第 1の回路基板は、半導体集積回路が実装される第 1主面と、第 2主面とを 有する基板を備え、上記第 1主面にはバンプ接続端子を有する第 1配線が形成され 、上記第 2主面には第 2配線が形成される。このように、本発明の第 1の回路基板は、 ICチップが実装される両面基板又は多層基板である。 ICチップの実装方法としては 特に限定されないが、通常 COF (Chip On Film)方式によってベアチップ実装さ れる。 [0015] 本発明の第 1の回路基板は、配線が複数層に形成された多層基板であってもよぐこ の場合には、第 1主面は第 1層目の表面となり、第 2主面は第 2層目の表面 (第 1層目 と第 2層目との境界面）となる。したがって、この場合、第 1配線は 1層目配線として機 能し、第 2配線は 2層目配線として機能する。なお、第 1層目とは、 ICチップが実装さ れる層を意味し、通常最表面の層である。そして、第 1層目力 離れていくに従い、各 層を順次第 2層目、第 3層目と規定する。また、本発明の回路基板を多層基板とする 場合には、第 3層目以降の各層の形態は特に限定されず、適宜設定すればよい。
[0016] 上記バンプ接続端子は、第 1配線と ICチップのバンプとを電気的に接続するための 端子である。したがって、バンプ接続端子は、通常、 ICチップのバンプの配置形態と 略同一の配置形態を有する。バンプ接続端子は、製造プロセスの簡略ィ匕の観点から は、第 1配線と一体的に形成されたものであることが好ましい。すなわち、第 1配線は 、バンプ接続端子を含んで構成されることが好ましい。なお、バンプとは、 ICチップと 外部回路とを接続するために ICチップに設けられた突起状の電極である。
[0017] 上記第 2配線は、半導体集積回路が実装される領域に重複して複数本が互いに独 立して配置される。複数本の第 2配線が ICチップ実装領域に重複して配置されると は、回路基板を第 1又は第 2主面側から平面視したとき（以下、単に「回路基板を平 面視したとき」ともいう。 )に、 ICチップ実装領域に複数本の第 2配線が存在することを 意味する。また、複数本の第 2配線が互いに独立して配置されるとは、 ICチップ実装 領域内において複数本の第 2配線が互いに電気的に接続されずに配置されることを 意味する。これにより、本発明の第 1の回路基板において、回路基板に配線を高密 度に配置することができる。複数本の第 2配線間の間隔は特に限定されないが、複 数本の第 2配線間でショートが発生するのを抑制する観点から、 ICチップ実装領域 において 10 m以上であることが好ましぐ 20 m以上であることがより好ましい。な お、複数本の第 2配線間の間隔が 10 m以下であると、第 2配線をウエットエツチン グにより形成した場合、第 2配線間に配線残り（エッチングが充分にされずに配線間 に配線材料が残ってしまう現象）力 S発生することがある。その結果、第 2配線間でショ ートが発生することがある。
[0018] なお、 ICチップ実装領域に重複して配置される複数本の第 2配線は、第 2主面に形 成された全ての第 2配線である必要はない。したがって、第 2主面に形成された全て の第 2配線のうち、所望の設計に合わせて適宜複数本の第 2配線を ICチップ実装領 域に重複して配置すればよい。また、複数本の第 2配線は、 ICチップ実装領域外で は、互いに接続されていてもよいし、接続されていなくてもよい。
[0019] 上記回路基板は、バンプ接続端子が設けられた領域と重複する第 2主面内の領域に 配線部を備える。すなわち、上記回路基板は、 ICチップが実装されたときにバンプが 配置される領域と重複する第 2主面内の領域に配線部を備える。配線部は、 ICチッ プ実装工程において、バンプに重複する領域の回路基板と圧着装置ステージとの間 に発生する隙間を埋める機能を有する。これにより、本発明の第 1の回路基板におい て、エッジショートの発生を抑制することができる。このように、上記配線部は、上記回 路基板を平面視したときに上記バンプ接続端子の複数個（上記バンプ接続端子の複 数個に対応する領域)を覆うように形成されることが好ま ヽ。
[0020] なお、バンプ接続端子が設けられた領域の一部に重複して第 2配線が配置されてい る場合には、バンプ接続端子が設けられた領域の第 2配線が配置されて 、な 、領域 に対して配線部を配置すればよぐ配線部と第 2配線とが重複しな 、ことが好ま U、。 また、配線部は、バンプ接続端子が設けられた領域と重複する第 2主面内の全ての 領域に配置されてもよいし、配置されなくてもよい。し力しながら、エッジショートの発 生をより効果的に抑制する観点力もは、上記回路基板は、バンプ接続端子が設けら れた領域と重複する第 2主面内の実質的に全ての領域に配線部を備えることが好ま しい。すなわち、上記回路基板は、 ICチップが実装されたときにバンプが配置される 領域と重複する第 2主面内の実質的に全ての領域に配線部を備えることが好ましい 。したがって、このような観点力もは、上記回路基板は、上記回路基板を平面視したと きに上記バンプ接続端子の全て (上記複数のバンプ接続端子に対応する領域の全 て）を覆うように上記複数の第 2配線及び上記配線部が形成されることが好ま ヽ。ま た、同様の観点からは、上記第 2配線は、上記回路基板を平面視したときに上記バン プ接続端子 (上記複数のバンプ接続端子に対応する領域）に重ならな！/ヽように形成 され、上記配線部は、上記回路基板を平面視したときに上記バンプ接続端子の全て (上記複数のバンプ接続端子に対応する領域の全て)を覆うように形成される形態で あってもよい。
[0021] 本発明の第 1の回路基板の構成としては、このような構成要素を必須として形成され るものである限り、その他の構成要素を含んでいても含んでいなくてもよぐ特に限定 されるものではない。
[0022] 以上、説明したように、本発明の第 1の回路基板においては、半導体集積回路が実 装される領域に任意に複数の第 2配線を配置するとともに、第 2配線が配置された領 域以外の ICチップ実装工程にぉ 、て各バンプが押圧する部分を覆うように配線部を 形成することによって、配線を高密度に形成することができるとともに、 ICチップ実装 工程における各バンプに力かる圧力のバランスを良好にすることができ、その結果ェ ッジショートの発生を抑制することができる。このように、本発明の第 1の回路基板は、 半導体集積回路が実装される第 1主面と、第 2主面とを有する基板を備える回路基 板であって、上記回路基板は、上記半導体集積回路が実装される領域に形成された 複数のバンプ接続端子と、上記複数のバンプ接続端子にそれぞれ接続された複数 の第 1配線とを上記第 1主面側に有するとともに、上記回路基板を平面視したときに 上記半導体集積回路が実装される領域を (互いに離れて)通るように形成された複数 の第 2配線と、配線部とを上記第 2主面側に有し、上記配線部は、上記回路基板を 平面視したときに上記複数のバンプ接続端子 (上記複数のバンプ接続端子に対応 する領域)を覆うように形成される回路基板であってもよ ヽ。
本発明の第 1の回路基板における好ましい形態について以下に詳しく説明する。
[0023] 上記配線部の形状は特に限定されないが、本発明の効果を充分に奏するためには 、配線部は、その厚みが第 2配線の厚みとそろえられていることが好ましい。このよう に、配線部は、第 2配線と同一又は略同一の厚みを有することが好ましい。また、配 線部は、第 2配線と同一又は略同一の材質力 なることが好ましぐこれにより、互い に一致する厚みを有する配線部と第 2配線とを同一プロセスで簡便に形成することが できる。なお、本明細書において、ある部材が他の部材と略同一の厚みを有するとは 、ある部材を他の部材と同一プロセスで形成した場合に実現可能な程度に同一の厚 みをある部材が有すればよぐまた、ある部材の厚みと他の部材の厚みとの間には、 これらを同一プロセスで形成したとしても生じ得る程度の差があってもよい。このように 、配線部と第 2配線の厚みの差は、より具体的には、 6 m以下であることが好ましぐ 3 m以下であることがより好ましい。これにより、本発明の作用効果を充分に奏する ことができる。
[0024] 上記配線部の形態としては、（1)第 2配線に接続される形態、（2)第 2配線とは独立 のダミー配線である形態が好ましい。なお、第 2配線とは独立のダミー配線であるとは 、第 2配線と電気的に接続されていないダミー配線であることを意味する。また、ダミ 一配線とは、外部回路と接続されない電気的に絶縁状態の配線を意味する。上記（1 )の形態によれば、エッジショートの発生をより効果的に抑制することができる。上記（ 1)の形態において、第 2配線と配線部とを接続する方法は特に限定されないが、第 2 配線と配線部とがー体的に形成される形態が好ましぐこれにより容易に上記（1)の 形態を実現することができる。
[0025] 上記（2)の形態によれば、配線部を介して複数本の第 2配線間でショートが発生する のを抑制することができる。上記（2)の形態においては、エッジショートの発生を効果 的に抑制する観点から、配線部と第 2配線との間隔は、各バンプ接続端子間の間隔 以下であることが好ましぐまた、配線部と第 2配線との間隔は、 ICが実装されたとき のバンプの間隔以下であることが好ましい。より具体的には、上記（2)の形態におい て、配線部と第 2配線との間隔は、 50 m以下であることが好ましぐ 30 /z m以下で あることがより好ましい。なお、本発明の第 1の回路基板においては、一部（いくつか） の配線部が第 2配線に接続され、残りの配線部がいずれの第 2配線にも接続されな い形態であってもよい。
[0026] 上記バンプ接続端子の形態は、実装される ICチップのバンプに合わせて適宜設計 すればよいが、本発明の第 1の回路基板において、上記バンプ接続端子は、半導体 集積回路が実装される領域の境界線に沿って複数列配置され、上記回路基板は、 スルーホールを備え、かつ最内周のバンプ接続端子と第 2配線とがスルーホールを 介して接続される形態 (以下、「第 1形態」ともいう。）が好ましい。これにより、更なる配 線の高密度化が可能となるので、より小型の ICチップを本発明の回路基板に実装す ることができる。なお、スルーホールの形態としては、第 1主面上のバンプ接続端子と 第 2主面上の第 2配線とを接続できれば特に限定されないが、基板に設けられた開 口に導電性物質が充填された形態、基板に設けられた開口の内壁面に導電性物質 が形成された形態が好ましい。開口の形態としては特に限定されず、円柱、楕円柱、 直方体等が挙げられる。
[0027] 上記第 1形態において、（a)バンプ接続端子は、千鳥状に二列以上配置される形態 、（b)スルーホールは、最内周のバンプ接続端子よりも内側に配置される形態が好ま しい。上記 (a)の形態によれば、バンプ接続端子が千鳥状、すなわち互い違いに二 列以上に配置されることから、内側のバンプ接続端子と外側のバンプ接続端子との 間でショート等の不良が発生するのを抑制できる。また、内側のバンプ接続端子と外 側のバンプ接続端子との間でショートが発生するのを抑制しながらバンプ接続端子 をより高密度に配置することができる。上記 (b)の形態によれば、高密度に配置され た第 1配線とスルーホールとのショートを防止することができるとともに、スルーホール のスペースを充分に確保することができる。
[0028] 本発明はまた、半導体集積回路が実装される第 1主面と、第 2主面とを有する基板を 備え、上記第 1主面にはバンプ接続端子を有する第 1配線が形成され、上記第 2主 面には第 2配線が形成された回路基板であって、上記第 2配線は、半導体集積回路 が実装される領域に重複して複数本が互いに独立して配置され、上記回路基板は、 第 2主面側のバンプ接続端子が配置された領域に配線部を備え、上記配線部は、各 バンプ接続端子の間隔以下の間隔で複数配置される回路基板 (以下、「本発明の第 2の回路基板」ともいう。）でもある。
以下に本発明の第 2の回路基板を詳述する。なお、本発明の第 2の回路基板と本発 明の第 1の回路基板とは、配線部の形態が異なるだけなので、重複する構成要素に ついては説明を省略する。
[0029] 本発明の第 2の回路基板において、上記回路基板は、第 2主面側のバンプ接続端 子が配置された領域に配線部を備える。すなわち、上記回路基板は、 ICチップが実 装されたときに第 2主面側のバンプが配置された領域に配線部を備える。このように、 配線部は、通常 ICチップ実装領域の境界線に沿って配置される。
[0030] 本発明の第 2の回路基板において、上記配線部は、各バンプ接続端子の間隔以下 の間隔で複数配置される。これにより、基板は通常ある程度のこしを有するので、本 発明の第 2の回路基板において、エッジショートの発生を抑制することができる。なお 、本明細書において、間隔とは、隣り合うある 2つの物体間の最短距離、すなわち隣 り合うある 2つの物体間に存在するスペース（隙間）の最短の長さを意味する。また、 Auメツキ等からなる形状がストレート状のメツキバンプ（ 、わゆるストレートメツキバン プ）を有する ICチップを実装する場合には、バンプのファインピッチ化が可能であるこ とから、通常、各バンプ接続端子の間隔は、回路基板に実装される ICチップの各バ ンプの間隔よりも大きい。したがって、エッジショートの発生をより抑制する観点からは 、上記配線部は、 ICチップが実装されたときに各バンプの間隔以下の間隔で複数配 置されることが好ましい。一方、スタッドバンプを有する ICチップを実装する場合には 、通常、各バンプ接続端子の間隔は、回路基板に実装される ICチップの各バンプの 間隔よりも小さい。したがって、この場合には、上述のように配線部が各バンプ接続端 子の間隔以下の間隔で複数配置されることによって、エッジショートの発生をより充分 に抑制することができる。なお、スタッドバンプは、例えば、 Auワイヤの先端を放電溶 融してボール状の Auを形成し、これを ICパッド上に熱及び超音波で接合した後、ヮ ィャを切断することによって形成できる。また、スタッドバンプは、レべリングによって バンプの高さを揃えることも可能である。このように、上記配線部は、上記回路基板を 平面視したときに上記バンプ接続端子の複数個（上記バンプ接続端子の複数個に 対応する領域)を覆う領域に各バンプ接続端子間の間隔以下の間隔で配置されるこ とが好ましい。
[0031] 上記配線部の形態としては特に限定されな 、が、 (A)配線部が点状に配置される形 態、（B)配線部にスリットが設けられた形態が好適である。これにより、本発明の第 2 の回路基板を容易に実現することができる。
[0032] 上記各配線部の間隔は、各バンプ接続端子の間隔以下であれば特に限定されな 、 力 より具体的には、各配線部の間隔は、 50 m以下であることが好ましぐ 30 m 以下であることがより好ましい。これにより、ピッチが 100 m又は 60 mといった微 細なバンプを有する ICチップを本発明の第 2の回路基板に実装する場合においても 、より効果的にエッジショートの発生を抑制することができる。なお、本明細書におい て、ピッチとは、隣り合うある 2つの物体の相対応する 2点間の距離を意味する。 [0033] なお、本発明の第 2の回路基板において、各配線部の間隔は、バンプ接続端子の間 隔と略同じであってもよい。また、配線部は、第 2主面側のバンプ接続端子が配置さ れた全ての領域に配置されてもよいし、配置されなくてもよい。すなわち、上記配線 部は、上記回路基板を平面視したときに上記バンプ接続端子の全ての部分 (上記バ ンプ接続端子の全ての部分に対応する領域）と重なるように配置されてもよいし、配 置されなくてもよい。
[0034] 本発明の第 2の回路基板の構成としては、このような構成要素を必須として形成され るものである限り、その他の構成要素を含んでいても含んでいなくてもよぐ特に限定 されるものではない。
[0035] 以上、説明したように、本発明の第 2の回路基板においては、半導体集積回路が実 装される領域に任意に複数の第 2配線を配置するとともに、第 2配線が配置された領 域以外の ICチップ実装工程において各バンプが押圧する部分を覆う領域に各バン プ間の間隔以下の間隔で配線部を形成することによって、配線を高密度に形成する ことができるとともに、 ICチップ実装工程における各バンプに力かる圧力のバランスを 良好にすることができ、その結果エッジショートの発生を抑制することができる。このよ うに、本発明の第 2の回路基板は、半導体集積回路が実装される第 1主面と、第 2主 面とを有する基板を備える回路基板であって、上記回路基板は、上記半導体集積回 路が実装される領域に形成された複数のバンプ接続端子と、上記複数のバンプ接続 端子にそれぞれ接続された複数の第 1配線とを上記第 1主面側に有するとともに、上 記回路基板を平面視したときに上記半導体集積回路が実装される領域を (互いに離 れて)通るように形成された複数の第 2配線と、複数の配線部とを上記第 2主面側に 有し、上記複数の配線部は、上記回路基板を平面視したときに上記複数のバンプ接 続端子 (上記複数のバンプ接続端子に対応する領域)を覆う領域に各バンプ接続端 子間の間隔以下の間隔で配置される回路基板であってもよい。
[0036] なお、本発明の第 1の回路基板において詳述したその他の形態については、本発明 の第 2の回路基板においても適宜適用することができる。ただし、本発明の第 2の回 路基板においては、配線部の配置形態を容易に設計する観点から、配線部の一部（ いくつか）は、第 2配線に接続されない形態が好ましい。より具体的には、第 2配線に 隣接する配線部以外の配線部は、第 2配線に接続されな ヽことが好まし ヽ。
[0037] また、本発明は、本発明の第 1及び第 2の回路基板を組み合わせた形態であっても よい。
[0038] 本発明はまた、半導体集積回路が実装される第 1主面と、第 2主面とを有する基板を 備え、上記第 1主面にはバンプ接続端子を有する第 1配線が形成され、上記第 2主 面には第 2配線が形成された回路基板であって、上記第 2配線は、全てのバンプ接 続端子に重複して複数本が配置される回路基板 (以下、「本発明の第 3の回路基板」 ともいう。）でもある。
以下に本発明の第 3の回路基板を詳述する。なお、本発明の第 3の回路基板と本発 明の第 1の回路基板とは、第 2配線及び配線部の形態が異なるだけなので、重複す る構成要素については説明を省略する。
[0039] 本発明の第 3の回路基板において、上記第 2配線は、全てのバンプ接続端子に重複 して複数本が配置される。すなわち、上記第 2配線は、 ICが実装されたときに全ての バンプに重複して複数本が配置される。これにより、配線部を有さなくとも、本発明の 第 3の回路基板において、エッジショートの発生を抑制することができる。なお、複数 本の第 2配線が全てのバンプ接続端子に重複して配置されるとは、回路基板を平面 視したときに、全てのバンプ接続端子に重なって複数本の第 2配線が存在することを 意味する。
[0040] 本発明の第 3の回路基板の構成としては、このような構成要素を必須として形成され るものである限り、その他の構成要素を含んでいても含んでいなくてもよぐ特に限定 されるものではない。
[0041] 以上、説明したように、本発明の第 3の回路基板においては、半導体集積回路が実 装される領域に ICチップ実装工程にぉ 、て各バンプが押圧する部分と重なるように 複数の第 2配線を配置することによって、配線を高密度に形成することができるととも に、 ICチップ実装工程における各バンプに力かる圧力のバランスを良好にすることが でき、その結果エッジショートの発生を抑制することができる。このように、本発明の第 3の回路基板は、半導体集積回路が実装される第 1主面と、第 2主面とを有する基板 を備える回路基板であって、上記回路基板は、上記半導体集積回路が実装される領 域に形成された複数のバンプ接続端子と、上記複数のバンプ接続端子にそれぞれ 接続された複数の第 1配線とを上記第 1主面側に有するとともに、上記回路基板を平 面視したときに上記半導体集積回路が実装される領域を (互いに離れて)通るように 形成された複数の第 2配線を上記第 2主面側に有し、上記複数のバンプ接続端子（ 上記複数のバンプ接続端子に対応する領域）は、上記回路基板を平面視したときに 上記複数の第 2配線の 、ずれかに重なる回路基板であってもよ!/、。
[0042] なお、本発明の第 1の回路基板において詳述したその他の形態については、本発明 の第 3の回路基板においても適宜適用することができる。
[0043] 本発明は更に、本発明の第 1〜第 3のいずれかの回路基板と、上記バンプ接続端子 にバンプが接続された半導体集積回路とを備える電子回路装置 (以下、「本発明の 電子回路装置」ともいう。）でもある。これにより、回路基板において、エッジショートの 発生の抑制と、配線の高密度化とが可能となるので、電子回路装置の不良発生の低 減及び小型化が可能となる。
[0044] 本発明はそして、本発明の電子回路装置を含んで構成される表示装置でもある。こ れにより、電子回路装置の不良発生の低減及び小型化が可能となるので、表示装置 の不良発生の低減及び小型化が可能となる。
発明の効果
[0045] 本発明の回路基板によれば、エッジショートの発生を抑制することができ、かつ高密 度に配線を配置することができる。また、本発明の電子回路装置及び表示装置によ れば、不良発生の低減及び小型化が可能となる。
発明を実施するための最良の形態
[0046] 以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明 はこれらの実施形態のみに限定されるものではない。なお、以下の実施形態では、 液晶表示装置を例にして、本発明を説明する。しかしながら、本発明の表示装置は、 液晶表示装置のみならず種々の表示装置、例えば、有機エレクト口ルミネッセンス (E L)表示装置、無機 EL表示装置、プラズマディスプレイパネル (PDP)、真空蛍光表 示 (VFD)装置、電子ペーパー等の各種表示装置に適用することができる。また、本 発明の回路基板及び電子回路装置は、表示装置のみならず種々の電子機器、例え ば携帯電話、 PDA (Personal Digital Assistant)、 OA機器等にも適用すること ができる。
[0047] (実施形態 1)
本発明に係る実施形態 1の液晶表示装置について説明する。図 2は、本実施形態の 液晶表示装置の平面模式図である。
[0048] 液晶表示装置 100は、液晶表示パネル 10と、液晶表示パネル 10の端部に接続され た電子回路装置 7とを有する。
[0049] 液晶表示パネル 10は、スイッチング素子が形成された素子基板と、素子基板に対向 して配置された対向基板と、その両基板間に介在する液晶層とを有する。対向基板 は、基板上に表示領域のほぼ全面に設けられた共通電極と、カラーフィルタ一層とを 有する。液晶層は、電気光学特性を有するネマチック液晶材料で構成されている。
[0050] 素子基板は、基板上に相互に並行に延びるように設けられた複数本のゲート配線と
、それらのゲート配線に直交する方向に相互に並行に延びるように設けられたソース 配線と、ゲート配線及びソース配線の各交差部に設けられた TFTと、各 TFTに対応 して設けられた画素電極とを有する。
[0051] また、液晶表示パネル 10は、 COG (Chip On Glass)方式によって基板上にベア チップ実装されたドライバ 22を有する。
[0052] ドライバ 22としては、ゲートドライノく、ソースドライバ等が挙げられ、ゲートドライバは、 選択されたゲート配線のみを高電位にして、他のゲート配線を低電位に保つようにゲ ート配線にゲート信号を送る役割をする。
[0053] 一方、ソースドライバは、受け取った画像データを液晶容量に印加されるべき電圧（ 信号電圧）に変換し、その信号電圧を選択されたソース配線を介して画素電極にカロ える役割をする。
[0054] このように液晶表示パネル 10は、各画素電極で 1つの画素が構成されており、各画 素において、ゲート配線を介してゲートドライバからゲート信号が送られて TFTがォ ン状態になったときに、ソース配線を介してソースドライバから所定のソース信号が送 られて画素電極に電荷が書き込まれ、画素電極と共通電極との間で構成される液晶 容量に印加される電圧を制御し、それによつて液晶層の液晶分子の配向状態を変化 させて光の透過率を調整することで画像表示するように構成されて!、る。
[0055] 電子回路装置 7は、回路基板 20aと、 ICチップ 1と、チップ電子部品 21とを有する。
[0056] ICチップ 1は、 COF (Chip On Film)方式によって、回路基板 20a上にベアチップ 実装され、突起状のボンディング用バンプ電極であるバンプ 2を有する。この ICチッ プ 1は、本実施形態では液晶表示装置のコントローラ IC、電源 IC等に相当する。 IC チップ 1の外寸は、例えば縦 5mm、横 5mm、高さ 400 μ mである。
[0057] バンプ 2は、 ICチップ 1の底面の外周部において ICチップ 1の法線方向に複数本が 突出するように設けられ、その表面には Auメツキが施されており、 ICチップ 1の入出 力端子となる。このようにバンプ 2は、いわゆるストレートメツキバンプである。バンプ 2 の外寸は、例えば縦 60 /z m 横 (ピッチ方向）40 /z m 高さ 15 /z mであり、各バンプ 2の間隔及びピッチは、例えば、それぞれ 20 m及び 60 mである。
[0058] コントローラ ICは、ソースドライバ及びゲートドライバを動作させる制御信号を生成し たり、基準電源回路の極性反転のタイミングを制御したりする。
[0059] 電源 ICは、入力された交流電圧をソースドライバ、ゲートドライバ、コントローラ IC等 の駆動対象に応じて最適な電圧に変換する。
[0060] チップ電子部品 21は、抵抗やセラミックコンデンサ等の液晶表示パネル 10周辺の電 子部品である。
[0061] 図 1は、実施形態 1の電子回路装置の ICチップ実装領域及びその近傍における第 2 主面 (裏面)側の構成を示す平面模式図である。なお、図 1において、点線及び一点 鎖線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。図 3は 、図 1の PQ線における実施形態 1の電子回路装置の断面模式図である。
[0062] 回路基板 20aは、絶縁性を有するベースフィルム (基板) 4と、第 1配線 30と、第 2配 線 31aと、配線部 40aと、第 2配線 3 la及び配線部 40aを覆うように配置されたカバー レイフイルム 6とを有する。
[0063] ベースフィルム 4は、主にポリイミドからなる可撓性のフィルムである。カバーレイフィル ム 6は、ポリイミドフィルム等カゝらなる絶縁フィルム 6aと粘着剤層 6bとで構成される。な お、ベースフィルム 4は、ガラスエポキシ、液晶ポリマー等力もなるフィルムであっても よい。 [0064] 第 1配線 30は、 ICチップ 1が実装されているベースフィルム 4の第 1主面（表面）に設 けられ、 ICチップ 1と、入力信号用コネクタ（図示せず）、液晶表示パネル 10等とを接 続している。 ICチップ 1を実装するための ICチップ実装領域には、 ICチップ 1のバン プ 2と第 1配線 30とを接続するためのバンプ接続端子 32が設けられている。また、ベ 一スフイルム 4の第 1主面 (表面）には、第 1配線 30を覆うようにエポキシ榭脂等力もな る絶縁性のレジスト 5が設けられている。なお、バンプ接続端子 32は、 ICチップ実装 領域に延伸された第 1配線 30の末端部に Niメツキ処理と、 Niメツキ上に更に Auメッ キ処理を施すことによって形成されて!ヽる。
[0065] 第 2配線 3 laは、 ICチップ 1が実装されている面と反対のベースフィルム 4の第 2主面
(裏面）に設けられている。第 2配線 31aは、第 1配線 30がベースフィルム 4の表面で 交差するのを防ぎつつ、高密度に配線を配置する等の目的のために、第 1配線 30の 一部が裏面に迂回したものである。第 2配線の寸法は、例えば幅 50 /ζ πι、厚み 17 mである。
[0066] また、複数本の第 2配線 3 laは、図 1に示すように、 ICチップ実装領域において 30 m以上の間隔を有して互いに接続されずに ICチップ実装領域に重複して配置され ている。すなわち、複数の第 2配線 31aは、回路基板 aを平面視したときに ICチップ 実装領域を互いに離れて通るように配置されている。これにより、配線の高密度化が 可能となっている。
[0067] 配線部 40aは、図 13で示したように、 ICチップ実装工程において、バンプに重複す る領域の回路基板と圧着装置ステージとの間に発生する隙間を埋める機能を有する ものであり、バンプ 2が設けられた領域と重複する回路基板 20aの第 2主面上の領域 に形成されている。すなわち、配線部 40aは、回路基板 20aの第 2主面側に形成され るとともに、配線部 40aは、回路基板 20aを平面視したときに各バンプ 2を覆うように配 置されている。また、配線部 40aと第 2配線 31aとは一体的に形成されることによって 接続されており、配線部 40aは、第 2配線 3 laと略同一の幅及び厚みを有している。
[0068] このように、バンプ 2に重複する全ての領域に第 2配線 31aと配線部 40aとが存在す るために、 ICチップ実装工程において、バンプ 2に重複する領域に隙間が発生しなく なる。したがって、 ICチップ熱圧着時における回路基板 20aの盛り上がりを抑制する ことができ、その結果として、エッジショートの発生を抑制することができる。このように
、本実施形態においては、バンプ 2と重複する領域に第 2配線 3 la及び配線部 40a のいずれかが配置されることによって、エッジショートの発生を効果的に抑制すること ができる。言い換えると、本実施形態においては、回路基板 20aを平面視したときに 全てのバンプ接続端子 32と重複するように第 2配線 3 la及び配線部 40aのいずれか が形成されている。
[0069] また、配線部 40aがあるために、第 2配線 3 laをバンプ 2に無理やり重複するように配 置する必要がなくなる。したがって、第 2配線 3 laを自由に配置することができるので 、回路基板 20aの設計の自由度を高めることができる。
[0070] 更に、 ICチップ実装工程において、バンプ 2に重複する領域に隙間があると、 ICチッ プ熱圧着時にバンプ 2に充分に荷重が力からず、バンプ 2とバンプ接続端子 32との 間で接続不良が発生することがある。し力しながら、本実施形態の液晶表示装置で は、バンプ 2に重複する全ての領域に第 2配線 31aと配線部 40aとが配置されている ため、接続不良が発生するのを効果的に抑制することができる。
[0071] 次に、回路基板 20aの製造方法について例を挙げて説明する。回路基板 20aの製 造方法としては、サブトラクティブ法、アディティブ法等が挙げられる。
[0072] サブトラクティブ法を用いて回路基板 20aを作製する場合には、まず、キャスティング 法等により銅 Zポリイミド (ベースフィルム 4) Z銅の積層基板を作製する。なお、キヤ スティング法とは、例えば、銅箔上にポリイミド前駆体溶液を塗布した後、乾燥及び硬 化させ、銅 Zポリイミドの積層基板を作製する方法である。
[0073] 次 、で、得られた銅 Zポリイミド Z銅の積層基板の一方側の面 (表面）の銅層をフォト リソグラフィ技術（Photo Engraving Process、以下「PEP技術」ともいう。）により ノターニングする。そして、 ICチップ実装領域にバンプ接続端子 32が配置されるよう にバンプ接続端子 32及び第 1配線 30を一体的に形成する。
[0074] 次 ヽで、銅 Zポリイミド Z銅の積層基板の他方側の面 (裏面）の銅層を PEP技術によ りパター-ングし、上述の配置形態を有する複数本の第 2配線 3 laと配線部 40aとを 形成する。
[0075] 一方、アディティブ法を用いて回路基板 20aを作成する場合には、まず、ポリイミド（ ベースフィルム 4)の表面及び裏面の配線を形成する領域以外にレジストを形成する
[0076] 次いで、これを金属塩と還元剤の混合水溶液に浸し、ポリイミド上に無電解メツキを施 す。これにより、配線を形成する領域に金属層を還元析出させる。
[0077] 次いで、通常の電解メツキを施し、金属層上に更に銅を形成する。そして、レジストを 除去することによって、上述の配置形態を有するバンプ接続端子 32、第 1配線 30、 複数本の第 2配線 3 la及び配線部 40aを形成する。
[0078] 以上のようにして形成した基板に対して、印刷法により、バンプ接続端子 32がある IC チップ実装領域を除いて、第 1配線 30を覆うように積層基板の表面にレジスト 5を塗 布する。このとき、第 1配線 30のうちレジスト 5で被覆されていない部分はバンプ接続 端子 32となる。そして、バンプ接続端子 32の表面に Niメツキ処理及び Auメツキ処理 を施す。
[0079] 次いで、絶縁フィルム 6a及び粘着剤層 6bが積層されたカバーレイフイルム 6を、第 2 配線 31aを覆うように積層基板の裏面に貼り付ける。
[0080] 以上のようにして、本発明の回路基板 20aが製造される。
[0081] 次に、回路基板 20aに ICチップ 1及びチップ電子部品 21を実装して電子回路装置 7 を製造する方法にっ 、て説明する。
[0082] 本実施形態では、従来技術に準じて、 ICチップ 1のバンプ 2と回路基板 20a上のバン プ接続端子 32とを ACF (Anisotropic Conductive Film：異方性導電膜） 8によ つて接続した後、チップ電子部品 21の接続を行う。
[0083] 以下に、 ICチップ 1のバンプ 2と回路基板 20a上のバンプ接続端子 32とを ACF8を 用いて接続する方法にっ 、て説明する。
[0084] 図 4は、実施形態 1の電子回路装置における ICチップの端部近傍の構造を示す断 面模式図であり、 ACFを用いて ICチップと回路基板とを接続した場合を示す。なお、 説明に不要な構成要素につ!、ては図示を省略する。
[0085] まず、バンプ接続端子 32を覆うように回路基板 20a上に ACF8を貼り付ける。続、て
、バンプ接続端子 32と ICチップ 1のバンプ 2とを位置合わせした後、ツール（図示せ ず)で ICチップ 1を加熱及び加圧 (熱圧着）して、バンプ 2とバンプ接続端子 32とを接 続する。 ACF8は、プラスチックビーズに Ni、 Au等をメツキした導電粒子 8aをェポキ シ榭脂等力もなるフィルム状の接着剤 8b中に分散したものである。この ACF8を 180 〜210°Cで加熱及び加圧することにより、導電粒子 8aが ICチップ 1のバンプ 2とバン プ接続端子 32との間に押さえつけられた状態となり、バンプ 2とバンプ接続端子 32と が電気的に接続される。そして、それと同時に接着剤 8bが熱硬化することによりバン プ 2とバンプ接続端子 32との接続部分が固定され、回路基板 20aに ICチップ 1が実 装される。
[0086] 以下に、 ICチップ 1が実装された回路基板 20aにチップ電子部品 21を接続する方法 について説明する。
[0087] まず、回路基板 20a上に設けているチップ電子部品 21搭載用の接続端子（図示せ ず）に印刷法、デイスペンサ法等によってクリームはんだ（はんだ粉、溶媒及びフラッ タスを含むクリーム状の混合物）を塗布する。
[0088] 次いで、回路基板 20aとチップ電子部品 21との位置合わせして、チップ電子部品 21 を搭載する。
[0089] 次いで、約 230°C〜260°Cのリフロー炉にチップ電子部品 21を搭載した回路基板 2 Oaを投入してクリームはんだを溶融させる（リフロー加熱工程)。
[0090] なお、リフロー加熱工程において、 ICチップ 1とベースフィルム 4との間に介在する A CF8に含まれている水分は、加熱され水蒸気となり外部に噴出しょうとする。本実施 形態の回路基板 20aによれば、 ICチップ実装領域に配線部 40a及び第 2配線 3 laの どちらもが配置されな 、領域が存在し、この領域のベースフィルム 4及びカバーレイフ イルム 6を透過して水蒸気が外部に発散される。したがって、本実施形態は、リフロー 加熱工程での水蒸気の噴出に起因するバンプ 2とバンプ接続端子 32との間での接 続不良の発生を防ぐことができる。
[0091] その後、クリームはんだを冷却及び硬化し、チップ電子部品 21と回路基板 20aとが電 気的に接続される。
[0092] 以上のようにして、本実施形態の電子回路装置 7が製造される。更に、液晶表示パネ ル 10と電子回路装置 7とを例えば ACFにより接続することによって、本実施形態の 液晶表示装置 100が製造される。 [0093] なお、本実施形態では、 ACF8によるバンプ 2とバンプ接続端子 32との接続を例に 説明した。し力しながら、バンプ 2とバンプ接続端子 32との接続方法は ACF8による 接続方法に限定されず、例えば、 Au—Sn共晶接合によりバンプ 2とバンプ接続端子 32とを接続してもよい。この Au—Sn共晶接合による接続方法を用いる場合には、バ ンプ接続端子 32を Snメツキ処理した後、バンプ 2をバンプ接続端子 32に約 400°Cで 熱圧着して接続する。 Snメツキは、約 400°Cで加熱することで溶融し、図 5に示すよう に、バンプ接続端子 32とバンプ 2との間には Au—Sn共晶物 12が形成される。これ により、 Au—Sn共晶物 12を介してバンプ接続端子 32とバンプ 2とが接続される。そ の後、 ICチップ 1とベースフィルム 4との間にエポキシ榭脂等の絶縁性を有するアン ダーフィル 11を注入及び硬化させればよ!、。
[0094] また、本実施形態では、カバーレイフイルム 6を回路基板 20aの裏面全面に配置して いるが、カバーレイフイルム 6は、 ICチップ実装領域に重複して開口部を有してもよい 。これにより、リフロー加熱工程において、水蒸気の外部への発散をより効率的に行う ことができる。
[0095] 更に、本実施形態では、 3本の第 2配線 31aが ICチップ実装領域内に配置されてい る。し力しながら、複数本の第 2配線 31aは、 ICチップ実装領域内に 3本以上配置さ れてもよぐこれにより、配線の更なる高密度化が可能となる。より具体的には、本実 施形態においては、 ICチップ 1及び第 2配線 31aの寸法を考慮すると、 ICチップ 1が 実装された領域内に第 2配線 3 laを 2〜40本程度配置することが可能である。これに より、各第 2配線 31a間でショートが発生しない程度の間隔を充分に確保しつつ、第 2 配線 3 laを更に高密度に配置することができる。
[0096] (実施形態 2)
以下に、本発明に係る実施形態 2の液晶表示装置について説明する。実施形態 2の 液晶表示装置は、実施形態 1と第 2配線及び配線部の形態が異なるだけなので、実 施形態 1及び実施形態 2で重複する内容につ 、ては説明を省略する。
[0097] 図 6は、実施形態 2の電子回路装置の ICチップ実装領域及びその近傍における第 2 主面 (裏面)側の構成を示す平面模式図である。なお、図 6において、点線及び一点 鎖線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。 [0098] 本実施形態の液晶表示装置（回路基板 20b)において、第 2配線 3 lbと配線部 40bと は互いに接続されていない。すなわち、配線部 31bは、第 2配線 31bとは電気的に絶 縁されたダミー配線である。また、配線部 40bと第 2配線 31bとの間隔 Dbは、各バン プ 2間の間隔 D2よりも小さく設定されている。これにより、配線部 40b及び第 2配線 3 lbの!、ずれもが重複して配置されな!、バンプが存在することはな 、ので、エッジショ ートの発生を充分に抑制することができる。
[0099] また、全てのバンプに重複する領域の少なくとも一部に第 2配線 3 lbと配線部 40bと が配置されているため、実施形態 1と同様にして、バンプ 2とバンプ接続端子 32との 間で接続不良が発生するのを効果的に抑制することができる。
[0100] 更に、第 2配線 31bと配線部 40bとの間にスペース（隙間）があるので、配線部 40bを 介して第 2配線 3 lb間でショートが発生するのを効果的に抑制することができる。
[0101] なお、本実施形態においては、第 2配線 31bと配線部 40bとの間にスペースがあるの で、配線部 40b及び第 2配線 3 lbがー部にしか配置されないバンプが存在する。し 力しながら、ベースフィルム 4は、通常ある程度のこし (強度）、すなわち圧力に対する 形状保持性能を有するためエッジショート及び接続不良抑制の効果に悪影響を及ぼ すことはほぼない。
[0102] (実施形態 3)
以下に、本発明に係る実施形態 3の液晶表示装置について説明する。実施形態 3の 液晶表示装置は、実施形態 1と第 2配線及び配線部の形態が異なるだけなので、実 施形態 1及び実施形態 3で重複する内容につ 、ては説明を省略する。
[0103] 図 7は、実施形態 3の電子回路装置の ICチップ実装領域及びその近傍における第 2 主面 (裏面)側の構成を示す平面模式図である。なお、図 7において、点線及び一点 鎖線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。
[0104] 本実施形態の液晶表示装置（回路基板 20c)は、第 2配線 31cと、スリットを有する配 線部 40cとを備える。すなわち、各配線部 40cの間にはスリットが設けられている。ま た、各配線部 40c間の間隔 Dcは、各バンプ 2間の間隔 D2より小さく設定されている。 すなわち、複数の配線部 40cは、回路基板 20cを平面視したときに各バンプ 2を覆う 領域に配置されるとともに、各配線部 40cは、間隔 D2よりも小さい間隔を有する。こ れにより、配線部 40c及び第 2配線 31cのいずれもが重複して配置されないバンプが 存在することはないので、エッジショートの発生を充分に抑制することができる。言い 換えると、本実施形態においては、複数の配線部 40cは、回路基板 20cを平面視し たときに全てのバンプ接続端子 32を覆う領域に配置されるとともに、各配線部 40cは 、間隔 D2よりも小さい間隔を有する。
[0105] また、全てのバンプ 2に重複する領域の少なくとも一部に第 2配線 31cと配線部 40cと が配置されている。すなわち、回路基板 20cを平面視したときに全てのバンプ 2の少 なくとも一部に重複するように第 2配線 3 lc及び配線部 40cのいずれかが配置されて いる。したがって、実施形態 1と同様にして、バンプ 2とバンプ接続端子 32との間で接 続不良が発生するのを効果的に抑制することができる。
[0106] 更に、配線部 40cは、多くのスリットを有して配置されることから、配線部 40cを介して 第 2配線 31c間でショートが発生するのを効果的に抑制することができる。
[0107] そして、各第 2配線 31c及び配線部 40cの間、及び、各配線部 40cの間のスペース（ 隙間)力も (裏面から)バンプとバンプ接続端子との位置を観察することができるので 、 ICチップ 1の位置ずれによる不良品の選別を容易に行うことができる。
[0108] なお、本実施形態においては、各配線部 40c間にスペースがあるので、配線部 40c 及び第 2配線 31cがー部にしか重複して配置されないバンプが存在する。しかしなが ら、ベースフィルム 4は、通常ある程度のこし（強度）を有するためエッジショート及び 接続不良抑制の効果に悪影響を及ぼすことはほぼない。
[0109] また、本実施形態においては、各配線部 40cは、各バンプ 2間の間隔 D2よりも小さな 間隔 Dcで配置されることから、バンプ 2のサイズによっては、各配線部 40cが非常に 高精細なパターンを有することがある。しかしながら、実施形態 1で説明したアディテ イブ法を用いて配線形成を行えば、そのように微細なパターンを有する配線部 40cで あっても容易に形成することができる。
[0110] また、本実施形態では、各配線部 40c間の間隔 Dcは、各バンプ 2間の間隔 D2よりも 小さいものとした力 本実施形態においては、配線部 40cは、各バンプ接続端子 32 の間隔以下の間隔で複数配置されればよぐ図 16 (a)に示すように、各配線部 40ca 間の間隔 Dcが、各バンプ接続端子 32間の間隔 Dtと略同じである形態であってもよ い。
[0111] また、本実施形態においては、図 16 (b)に示すように、配線部 40cbがバンプ 2及び バンプ接続端子 32のピッチ方向に対してずれて配置された形態であってもよ 、。
[0112] 更に、本実施形態においては、配線部 40cが各バンプ接続端子 32の間隔以下の間 隔で複数配置される限り、図 16 (c)に示すように、複数の配線部 40ccのうちの一部（ いくつか）がバンプ 2及びバンプ接続端子 32のどちらにも重複しない形態であっても よぐまた、図 16 (d)に示すように、複数の配線部 40cdの全部（全て）がバンプ 2及び バンプ接続端子 32のどちらにも重複しない形態であってもよい。このような形態であ つても、基板であるベースフィルム 4のこし (強度）を利用してエッジショート及び接続 不良を抑制することができる。
[0113] (実施形態 4)
以下に、本発明に係る実施形態 4の液晶表示装置について説明する。実施形態 4の 液晶表示装置は、実施形態 1と第 2配線及び配線部の形態が異なるだけなので、実 施形態 1及び実施形態 4で重複する内容につ 、ては説明を省略する。
[0114] 図 8は、実施形態 4の電子回路装置の ICチップ実装領域及びその近傍における第 2 主面 (裏面)側の構成を示す平面模式図である。なお、図 8において、点線及び一点 鎖線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。
[0115] 本実施形態の液晶表示装置（回路基板 20d)は、配線部を有さず、全てのバンプ 2に 重複するように配置された複数の第 2配線 31dを備える。すなわち、複数の第 2配線 31dは、回路基板 20dを平面視したときに全てのバンプ 2に重なるように配置されて いる。更に言い換えると、全てのバンプ 2は、回路基板 20dを平面視したときに複数 の第 2配線 3 Idのいずれかに重なっている。これにより、エッジショートの発生を抑制 することができる。なお、回路基板 20dにおいては、 3本の第 2配線 31dが 36個のバ ンプ全てに重なるように、 ICチップ実装領域における各第 2配線 31dの幅は、 ICチッ プ実装領域外における各第 2配線 31の幅よりも太くなつている。
[0116] また、バンプ 2に重複する領域の全てに第 2配線 31dが配置されているため、実施形 態 1と同様にして、バンプ 2とバンプ接続端子 32との間で接続不良が発生するのを効 果的に抑制することができる。 [0117] なお、本実施形態においては、 ICチップ実装領域の大部分に第 2配線 3 Idが配置さ れている。また、第 2配線 3 Idは、通常、通気性の小さい Cu等の金属を含んで構成さ れる。したがって、本実施形態の液晶表示装置は、リフロー加熱工程における水蒸 気の発散を効率的に行うことができないという点では実施形態 1、 2及び 3に比べ不 利な形態である。
[0118] なお、本実施形態においては、図 9に示すように、太さが略一定である複数本の第 2 配線 31eが全てのバンプ 2に重複するように配置された回路基板 20eであってもよい
[0119] (実施形態 5)
以下に、本発明に係る実施形態 5の液晶表示装置について説明する。なお、実施形 態 1及び実施形態 5で重複する内容につ 、ては説明を省略する。
[0120] 図 10は、実施形態 5の液晶表示装置に用いる ICチップの底面の構成を示す平面模 式図である。また、図 11は、実施形態 5の電子回路装置の ICチップ実装領域及びそ の近傍における構成を示す平面模式図であり、（a)は、第 1主面 (表面)側を示し、 (b )は、第 2主面 (裏面）を示す。なお、図 11 (a)において、点線及び一点鎖線は、それ ぞれバンプ及び ICチップが配置される領域を示し、図 11 (b)において、点線及び一 点鎖線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。
[0121] 本実施形態の ICチップ Ifは、図 10に示すように、 ICチップ Ifの周縁に沿って千鳥 状に二列に配置されたバンプ 2fを有する。すなわち、バンプ 2fは、内側バンプ 9aと 外側バンプ 9bとが互い違いに配列されている。これにより、 ICチップ Ifの小型化が 可能となっている。
[0122] 本実施形態の回路基板 20fは、図 11 (a)に示すように、内側バンプ 9a及び外側バン プ 9bに重複する領域にそれぞれ配置された内側バンプ接続端子 32a及び外側バン プ接続端子 32bと、各内側バンプ接続端子 32aの内側に形成されたスルーホール 4 1とを備える。
[0123] 外側バンプ接続端子 32bは、第 1配線 30fと一体的に形成され、回路基板 20fの表 面にて第 1配線 30fと接続されている。一方、内側バンプ接続端子 32aは、図 11 (b) に示すように、スルーホール 41を介して回路基板 20fの裏面の第 2配線 31fと接続さ れている。このようにして、本実施形態の回路基板 20fは、内側バンプ接続端子 32a と外側バンプ接続端子 32bとの間でショート等の不良が発生するのを抑制しつつ、小 型の ICチップ Ifを実装することができる。
[0124] また、回路基板 20fは、内側バンプ 9aと外側バンプ 9bとに重複して配置された第 2配 線 3 Ifと配線部 40fとを有する。これにより、エッジショートの発生を効果的に抑制する ことができる。
[0125] 更に、バンプ 2f (内側バンプ 9a及び外側バンプ 9b)に重複する領域の全て第 2配線
31fと配線部 40fとが配置されているため、実施形態 1と同様にして、バンプ 2fとバン プ接続端子 32 (内側バンプ接続端子 32a及び外側バンプ接続端子 32b)との間で接 続不良が発生するのを効果的に抑制することができる。
[0126] 以下に、本実施形態の液晶表示装置の製造方法について説明する。なお、本実施 形態の液晶表示装置は、スルーホール形成工程以外は実施形態 1の液晶表示装置 の製造方法と同様にして作製することができる。したがって以下では、スルーホール の形成方法にっ 、てのみ説明する。
[0127] スルーホール 41は、一般的なスルーホールメツキの技術を用いて形成することがで きる。すなわち、まず、実施形態 1において説明した方法により作製した銅 Zポリイミド
Z銅の積層基板にレーザ、ドリル等により孔を開ける。
[0128] 次いで、積層基板を処理液に浸漬して孔の内壁と積層基板の銅全面とにメツキによ り銅を形成する。このとき、積層基板の銅箔全面にもメツキが付くため、銅箔の厚みが 厚くなる。
[0129] 次いで、 PEP技術により第 1及び第 2配線パターンを形成する。
[0130] 以上のようにして、スルーホール 41を有する回路基板 20fを作製することができる。
[0131] なお、本実施形態の液晶表示装置において、配線部 40fと第 2配線 3 Ifとは接続さ れていないが、配線部 40fは第 2配線 3 Ifと接続されていてもよい。また、本実施形態 の液晶表示装置は、図 12に示すように、配線部を有さず、全てのバンプ 2fに重複す るように配置 (形成）された第 2配線 3 lhを備える形態であってもよ 、。
[0132] 以上、各実施形態では、液晶表示装置として、 TFTをスイッチング素子として用いた アクティブマトリクス型液晶表示装置を例にして説明した。しかしながら、本発明の表 示装置は、 TFT等の 3端子素子に限定されず、 MIM (Metal Insulator Metal) 等の 2端子素子をスイッチング素子として用いたアクティブマトリクス型液晶表示装置 であってもよい。また、本発明の表示装置は、アクティブ駆動型の表示装置だけでな ぐノッシブ (マルチプレックス)駆動型の表示装置にも適用することができる。更に、 本発明の表示装置は、透過型、反射型及び透過反射両用型のいずれのタイプの表 示装置にも適用できる。
[0133] また、言うまでもなぐ各実施形態は、適宜組み合わせて用いてもよい。
[0134] なお、本願は、 2006年 3月 14曰に出願された曰本国特許出願 2006— 69892号を 基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するもの である。該出願の内容は、その全体が本願中に参照として組み込まれている。
[0135] また、本願明細書における「以上」及び「以下」は、当該数値 (境界値)を含むもので ある。
図面の簡単な説明
[0136] [図 1]実施形態 1の電子回路装置の ICチップ実装領域及びその近傍における第 2主 面 (裏面)側の構成を示す平面模式図である。なお、図 1において、点線及び一点鎖 線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。
[図 2]実施形態 1の液晶表示装置の平面模式図である。
[図 3]図 1の PQ線における実施形態 1の電子回路装置の断面模式図である。
[図 4]実施形態 1の電子回路装置における ICチップの端部近傍の構造を示す断面模 式図であり、 ACFを用いて ICチップと回路基板とを接続した場合を示す。
[図 5]実施形態 1の電子回路装置における ICチップの端部近傍の構造を示す断面模 式図であり、 Au—Sn共晶接合を用いて ICチップと回路基板とを接続した場合を示 す。
[図 6]実施形態 2の電子回路装置の ICチップ実装領域及びその近傍における第 2主 面 (裏面)側の構成を示す平面模式図である。なお、図 6において、点線及び一点鎖 線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。
[図 7]実施形態 3の電子回路装置の ICチップ実装領域及びその近傍における第 2主 面 (裏面)側の構成を示す平面模式図である。なお、図 7において、点線及び一点鎖 線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。
[図 8]実施形態 4の電子回路装置の ICチップ実装領域及びその近傍における第 2主 面 (裏面)側の構成を示す平面模式図である。なお、図 8において、点線及び一点鎖 線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。
[図 9]実施形態 4の電子回路装置の ICチップ実装領域及びその近傍における第 2主 面 (裏面)側の別の構成を示す平面模式図である。なお、図 9において、点線及び一 点鎖線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。
[図 10]実施形態 5の液晶表示装置に用いる ICチップの底面の構成を示す平面模式 図である。
圆 11]実施形態 5の電子回路装置の ICチップ実装領域及びその近傍における構成 を示す平面模式図であり、（a)は、第 1主面 (表面)側を示し、（b)は、第 2主面 (裏面) を示す。なお、図 11 (a)において、点線及び一点鎖線は、それぞれバンプ及び ICチ ップが配置される領域を示し、図 11 (b)において、点線及び一点鎖線は、それぞれ 第 1主面 (表面）に配置されたバンプ及び ICチップを示す。
[図 12]実施形態 5の電子回路装置の ICチップ実装領域及びその近傍における第 2 主面 (裏面)側の別の構成を示す平面模式図である。なお、図 12において、点線及 び一点鎖線は、それぞれ第 1主面 (表面）に配置されたバンプ及び ICチップを示す。 圆 13]従来の回路基板の第 2主面 (裏面)側の構成を示す平面模式図である。なお、 図 13において、点線及び一点鎖線は、それぞれ第 1主面 (表面）に配置されたバン プ及び ICチップを示す。
圆 14]図 13で示された回路基板に ICチップを実装する工程における従来の回路基 板を示す断面模式図であり、 ICチップを熱圧着する前の状態を示す。なお、図 14は 、図 13の XY線での断面模式図である。
圆 15]図 13で示された回路基板に ICチップを実装する工程における従来の回路基 板を断面模式図であり、 ICチップ熱圧着時の状態を示す。なお、図 15は、図 14のバ ンプ付近を拡大した断面模式図である。
[図 16] (a)〜 (d)は、実施形態 3の電子回路装置の ICチップ実装領域及びその近傍 の一部における第 2主面 (裏面)側の別の構成を示す平面模式図である。なお、図 1 6において、点線、一点鎖線及び二点破線は、それぞれ第 1主面 (表面）に配置され たバンプ、 ICチップ及びバンプ接続端子を示す。
符号の説明
1、 If:半導体集積回路 (ICチップ）
2、 2f、 2g:バンプ
4:ベースフィルム（基板）
5:レジスト
6:カバーレイフイルム
6a:絶縁フィルム
6b:粘着剤層
7:電子回路装置
8:異方性導電膜 (ACF)
8a:導電粒子
8b:接着剤
9a:内側バンプ
9b:外側バンプ
10:液晶表示パネノレ
11:アンダーフィル
12:Au— Sn共晶物
20a, 20b、 20c、 20d、 20e、 20f、 20g、 20h:回路基板
21:チップ電子部品
22:ドライバ
30、 30f:第 1配線 (表面配線）
31a、 31b、 31c、 31d、 31e、 31f、 31g、 31h:第 2配線（裏面配線）
32:バンプ接続端子
32a:内側バンプ接続端子
32b:外側バンプ接続端子
0a, 40b、 40c、 40ca、 40cb、 40cc、 40cd、 40f：配線部 41：スノレーホ一ノレ
50:隙間
51:圧着装置ステージ
52:ICチップの端部
100.·液晶表示装置
D2:バンプ間の間隔
Db：配線部と第 2配線との間隔
Dc:各配線部間の間隔
Dt:バンプ接続端間の間隔

Claims

請求の範囲
[1] 半導体集積回路が実装される第 1主面と、第 2主面とを有する基板を備え、該第 1主 面にはバンプ接続端子を有する第 1配線が形成され、該第 2主面には第 2配線が形 成された回路基板であって、
該第 2配線は、半導体集積回路が実装される領域に重複して複数本が互いに独立 して配置され、
該回路基板は、バンプ接続端子が設けられた領域と重複する第 2主面内の領域に配 線部を備えることを特徴とする回路基板。
[2] 前記配線部は、その厚みが第 2配線の厚みとそろえられていることを特徴とする請求 項 1記載の回路基板。
[3] 前記配線部は、第 2配線に接続されることを特徴とする請求項 1記載の回路基板。
[4] 前記配線部は、第 2配線とは独立のダミー配線であることを特徴とする請求項 1記載 の回路基板。
[5] 前記バンプ接続端子は、半導体集積回路が実装される領域の境界線に沿って複数 列配置され、
前記回路基板は、スルーホールを備え、かつ最内周のバンプ接続端子と第 2配線と がスルーホールを介して接続されることを特徴とする請求項 1記載の回路基板。
[6] 前記バンプ接続端子は、千鳥状に二列以上配置されることを特徴とする請求項 5記 載の配線回路。
[7] 前記スルーホールは、最内周のバンプ接続端子よりも内側に配置されることを特徴と する請求項 5記載の配線回路。
[8] 半導体集積回路が実装される第 1主面と、第 2主面とを有する基板を備え、該第 1主 面にはバンプ接続端子を有する第 1配線が形成され、該第 2主面には第 2配線が形 成された回路基板であって、
該第 2配線は、半導体集積回路が実装される領域に重複して複数本が互いに独立 して配置され、
該回路基板は、第 2主面側のバンプ接続端子が配置された領域に配線部を備え、 該配線部は、各バンプ接続端子の間隔以下の間隔で複数配置されることを特徴とす る回路基板。
[9] 半導体集積回路が実装される第 1主面と、第 2主面とを有する基板を備え、該第 1主 面にはバンプ接続端子を有する第 1配線が形成され、該第 2主面には第 2配線が形 成された回路基板であって、
該第 2配線は、全てのバンプ接続端子に重複して複数本が配置されることを特徴と する回路基板。
[10] 請求項 1〜9のいずれかに記載の回路基板と、前記バンプ接続端子にバンプが接続 された半導体集積回路とを備えることを特徴とする電子回路装置。
[11] 請求項 10記載の電子回路装置を含んで構成されることを特徴とする表示装置。
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