JP4113767B2 - 配線基板およびこれを有する電子回路素子、並びに表示装置 - Google Patents
配線基板およびこれを有する電子回路素子、並びに表示装置 Download PDFInfo
- Publication number
- JP4113767B2 JP4113767B2 JP2002358493A JP2002358493A JP4113767B2 JP 4113767 B2 JP4113767 B2 JP 4113767B2 JP 2002358493 A JP2002358493 A JP 2002358493A JP 2002358493 A JP2002358493 A JP 2002358493A JP 4113767 B2 JP4113767 B2 JP 4113767B2
- Authority
- JP
- Japan
- Prior art keywords
- connection
- film substrate
- wiring board
- wiring pattern
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/1701—Structure
- H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、配線パターンを有するフィルム基板などの絶縁基板に、各種の集積回路チップ（以下、「ＩＣ」ともいう）、例えばドライバーＩＣ、メモリーＩＣ、コントローラＩＣ、電源ＩＣ等がフェイスダウン実装される配線基板、この配線基板にＩＣがフェイスダウン実装された電子回路素子に関する。本発明の電子回路素子は、液晶表示装置などの各種表示装置、携帯電話、ＰＤＡ（Personal Digital Assistance ）、ＯＡ（Office Automation ）機器などに主に使用される。
【０００２】
【従来の技術】
電子機器の小型化、薄型化に伴って、プリント配線板のフィルム化が進んでいる。図５は、従来のフィルム基板１００の構造を模式的に示す断面図である。ポリイミドからなるベースフィルム４の両面には、表面配線パターン３０と裏面配線パターン３１とがそれぞれ形成されている。表面配線パターン３０の端部には、ＩＣ１のバンプ２に接続される接続端子３２が形成されている。ＩＣ１が搭載される領域を除いて、表面配線パターン３０を覆うようにレジスト５が印刷され、表面配線パターン３０がレジスト５により保護されている。同様に、ベースフィルム４の裏面全面には、糊などからなる粘着材層７を設けたカバーレイ６が貼り付けられており、裏面配線パターン３１がカバーレイ６により保護されている。
【０００３】
【特許文献１】
特開２０００−１００８７７号公報
図６は、特許文献１に記載された電子回路装置を模式的に示す断面図である。図６においては、図５に示すフィルム基板と実質的に同じ機能を有する構成要素を共通の参照符号で示し、その説明を省略する。図６に示す電子回路装置１０１において、裏面配線パターン３１はＩＣ１の搭載領域内に形成されていない。これにより、裏面配線パターン３１の有無による高さバラツキが解消され、接続不良を防止することができる。
【０００４】
従来、フィルム基板上へのベアチップのフェイスダウン実装方法としては、異方性導電膜（ACF ；Anisotropic Conductive Film ）を用いた接続と、Ａｕ−Ｓｎ金属共晶接合とが主流となっている。図７は、異方性導電膜を用いた接続方法を説明するための模式的な断面図である。異方性導電膜を用いた接続方法では、接続端子３２を覆うように、フィルム基板１００上に異方性導電膜を貼り付け、ＩＣ１を位置合わせした後、ツール（不図示）で加熱加圧してＩＣ１のバンプ２と接続端子３２とを接続する。異方性導電膜は、主成分がエポキシ樹脂の接着材８中に、プラスチックビーズに金属メッキを施した金属膜被覆プラスチック微粒子（導電粒子）９を分散させたタイプが主流になっている。エポキシ樹脂は熱硬化型であり、接続温度１８０〜２１０℃で加熱加圧することによって、導電粒子９がバンプ２−接続端子３２間で押さえつけられた状態となり、エポキシ樹脂の接着材８が熱硬化して電気的接続が保持される。
【０００５】
図８は、Ａｕ−Ｓn 金属共晶接合によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。Ａｕ−Ｓn 金属共晶接合は、Ａｕバンプ２を形成したＩＣ１とＳｎメッキを施した接続端子３２とを４００℃で熱圧着して、Ｓｎメッキを溶融させて、Ａｕ−Ｓn 共晶物１２により金属共晶接合する方法である。Ａｕ−Ｓn 金属共晶接合では、熱圧着温度が約４００℃と高温であり、接続時のフィルム基板１００の熱膨張率とＩＣ１の熱膨張率との差を考慮に入れて、接続端子３２のパターンを設計する必要がある。ＩＣ１をフィルム基板１００上に金属共晶接合した後には、ＩＣ１とフィルム基板１００との隙間にエポキシ系樹脂などの絶縁性のアンダーフィル樹脂１１を注入し、接続部分を被覆して安定させる。
【０００６】
【発明が解決しようとする課題】
上記のベアチップのフェイスダウン実装では、ＩＣ１のバンプ２高さバラツキとフィルム基板１００の接続端子３２高さバラツキとによる接続不良が発生しやすい。この問題を回避するために、接続圧力をできるだけ高くして、バンプ２を変形させるか、またはＡＣＦ接続の場合は、導電粒子９を大きく扁平させて高さバラツキを吸収している。図面を参照しながら、上記接続方法による高さバラツキの吸収のイメージを簡単に説明する。図９は、ＡＣＦ接続によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。図９に示すように、ＡＣＦ接続では導電粒子９を扁平させることで、高さバラツキを吸収している。また、Ａｕ−Ｓｎ金属共晶接合では、図８に示すように、フィルム基板１００の接続端子３２上のＳｎメッキが接続時に溶融して、Ａｕ−Ｓn 共晶物１２が形成されることで、高さバラツキを吸収している。しかしながら、今後の狭ピッチ化にともない、高さバラツキがより吸収し難くなる。
【０００７】
一方、新たな接続方法として、ＮＣＰ（Non Conductive Paste）またはＮＣＦ（Non Conductive Film ）を用いて低温で接続する金属接合が開発されている。例えば、Ａｕ−Ｓｎ低温接続などの低温接続やＡｕ−Ａｕ超音波接続などの超音波接続が開発されている。図１０は、これらの接続によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。
【０００８】
Ａｕ−Ｓｎ低温接続を例にして低温接続について説明する。Ａｕ−Ｓｎ低温接続は、フィルム基板１００上のＳｎメッキ処理した接続端子３２に、ＮＣＰ（粘性のある液状の絶縁樹脂）１４を塗布するか、あるいはＮＣＦ（フィルム状の絶縁樹脂）１４を貼り付け、上記のＡｕ−Ｓn 金属共晶接合の場合よりも低温の２００℃前後で加熱しながら加圧して、ＩＣ１のＡｕバンプ２とフィルム基板１００の接続端子３２とを接合部１３にて金属接合する方法である。ＳｎとＡｕの融点はそれぞれ２３２℃、１０６４℃であるので、接続時は両方とも溶融していない。
【０００９】
Ａｕ−Ａｕ超音波接続を例にして超音波接続について説明する。Ａｕ−Ａｕ超音波接続は、フィルム基板１００上のＡｕメッキ処理した接続端子３２に、ＮＣＰ１４を塗布するか、またはＮＣＦ１４を貼り付け、加熱加圧するとともに、超音波振動を印加して、ＩＣ１のＡｕバンプ２とフィルム基板１００の接続端子３２とを接合部１３にて金属接合させる方法である。上記のＡｕ−Ｓｎ低温接続やＡｕ−Ａｕ超音波接続では、図１０に示すように、フィルム基板１００の接続端子３２とバンプ２とを固体のまま直接接続させるので、固体（おもにバンプ２）の変形量の分しか高さバラツキを吸収できない。すなわち、Ａｕ−Ｓn 金属共晶接合や異方性導電膜接続に比べて、高さバラツキがさらに吸収し難くなる。
【００１０】
また、ＩＣ１に加えて、フィルム基板１００上にチップ電子部品がはんだ接続される電子回路素子では、はんだを印刷した後に行われるリフロー加熱工程において、ＩＣ１とフィルム基板１００間のＡＣＦ８やアンダーフィル樹脂１１に吸収されている水蒸気が熱膨張する。ベースフィルム４裏面に裏面配線パターン３１、糊などの粘着材層７、カバーレイ６が形成されている場合、リフロー加熱工程における周囲温度の上昇によって熱膨張した水蒸気がフィルム基板１００を透過して外部へ逃げ難くなる。したがって、接続端子３２とバンプ２との接続部を水蒸気が通って噴出することがある。この場合、互いに接触していた接続部が引き離され、接続不良が起こる。
【００１１】
特に今後は、はんだが鉛フリー化する傾向にあるので、リフロー温度がさらに高くなる。したがって、水蒸気が熱膨張し、噴出することによって起こる接続不良がさらに起こりやすくなる。
【００１２】
さらに、最近では電子回路素子が高機能化、小型化しているので、配線パターン３０，３１を高密度に配置しなければならない。高密度化に対応するために、ＩＣ１の搭載領域を避けて表面配線パターン３０を形成するのが困難となり、ＩＣ１の下に表面配線パターン３０を配置することがある。このような電子回路素子では、図７に示すように、ＩＣ１の下に配置された表面配線パターンの一部３０ａとＩＣ１との間で導電粒子９を介したリーク不良が起こる。詳細には、接続のときにバンプ２がフィルム基板１００の接続端子３２を強く押さえるので、接続端子３２の裏側にあるカバーレイ６上の粘着材が周囲に押しのけられる。押しのけられた粘着材によって、フィルム基板１００が表側に盛り上がり、表面配線パターンの一部３０ａがＩＣ１に近づくので、導電粒子９を介したリーク不良が起こる。今後、より高密度化に対応するために、ＩＣ１の下に表面配線パターンの一部３０ａを配置することが避けられないので、表面配線パターンとＩＣ１とのリーク不良を解決する技術が必要となる。
【００１３】
本発明は、高さバラツキや水蒸気の噴出による、バンプと接続端子との接続不良を防止することを目的とする。本発明の他の目的は、ＩＣの下に配置された表面配線パターンとＩＣとのリーク不良を防止することである。
【００１４】
【課題を解決するための手段】
本発明の配線基板は、絶縁性を有するフィルム基板と、前記フィルム基板の一方面に形成された第１配線パターンと、前記フィルム基板の他方面に形成された第２配線パターンと、前記フィルム基板の少なくとも前記他方面に形成され、前記第２配線パターンを覆う絶縁被膜とを有し、前記第１配線パターンの端部に形成された接続端子に、集積回路チップ（ＩＣ）のバンプが接続された状態で、前記ＩＣが実装される配線基板であって、前記絶縁被膜は、前記バンプと前記接続端子との接続部の領域に少なくとも形成され、かつ前記ＩＣの実装領域内に開口を有し、前記第２配線パターンは、前記集積回路チップの前記実装領域以外の領域に形成されている。
【００１５】
本発明の配線基板は、フィルム基板の他方面であって、少なくとも接続部の領域に、絶縁被膜が形成されているので、ＩＣのバンプがフィルム基板の接続端子に接触した際、絶縁被膜の沈み込みによって、ＩＣのバンプとフィルム基板の接続端子との高さバラツキが吸収され、高さバラツキによる接続不良を防止することできる。
【００１６】
リフロー加熱工程で起こるＩＣとフィルム基板間の水蒸気の噴出は、ＩＣとフィルム基板間の樹脂に吸収された水蒸気がリフロー加熱工程で熱膨張し、熱膨張した水蒸気がフィルムの他方面に逃げられないために起こる。本発明の配線基板は、絶縁被膜がＩＣの実装領域内に開口を有するので、熱膨張した水蒸気はフィルム基板を透過して、この開口から逃げることができる。そして、本発明の配線基板は、前記第２配線パターンがＩＣの実装領域以外の領域に形成されているので、言い換えれば第２配線パターンがＩＣの実装領域内に形成されていないので、樹脂内の水蒸気がフィルム基板を透過し易くなり、水蒸気の噴出による接続不良を防止することができる。
【００１７】
両面に配線パターンを有する従来の配線基板では、フィルム基板の裏面に形成された配線パターンによって、熱膨張した水蒸気がフィルム基板をさらに透過し難くなるので、水蒸気の噴出よる接続不良が生じ易い。
【００１８】
本発明の配線基板は、前記フィルム基板と前記絶縁被膜との間に粘着材層が介在していても良い。また、前記第１配線パターンの一部は、前記集積回路チップの前記実装領域を横断していても良い。
【００１９】
従来の配線基板では、フィルム基板表面の配線パターンの一部をＩＣの下に配置した場合、ＩＣの下に配置された配線パターンの一部とＩＣとがリークすることがある。このリーク不良は、ＩＣのバンプがフィルム基板の接続端子に接触した際、接続端子に対して裏側にある糊等の粘着材が周囲に押しのけられ、粘着材がフィルム基板を表側に盛り上げて、配線パターンの一部がＩＣに近づくことにより起こる。
【００２０】
本発明では、ＩＣのバンプがフィルム基板の接続端子に接触した際、フィルム基板上の接続端子の裏側にある粘着材が絶縁被膜に形成された開口側（例えばＩＣの中央）に押しのけられ、絶縁被膜の開口から染み出す。したがって、フィルム基板の盛り上がりが緩和されるので、第１配線パターンとＩＣとのリーク不良は低減する。
【００２１】
また、フィルム基板の裏側にレジストなどの絶縁被膜が存在する場合にも、ＩＣのバンプがフィルム基板の接続端子に接触した際、絶縁被膜がフィルム基板を表側に盛り上げて、配線パターンの一部がＩＣに近づくことによりリーク不良を生じさせることがある。
【００２２】
本発明では、ＩＣのバンプがフィルム基板の接続端子に接触した際、絶縁被膜が開口側に膨れて、フィルム基板の盛り上がりが緩和されるので、第１配線パターンとＩＣとのリーク不良は低減する。
【００２３】
本発明の配線基板は、前記集積回路チップの前記バンプと前記フィルム基板の前記接続端子とが、低温で金属接合されていても良い。低温で金属接合するとは、バンプと接続端子とを溶解させずに、固体状態の温度で両者を直接接合することである。低温で接続する金属接合としては、低温接続やＡｕ−Ａｕ超音波接続が例示される。
【００２４】
本発明の電子回路素子は、本発明の配線基板と、前記ＩＣとを有する。また、本発明の表示装置は、本発明の電子回路素子を有する。本発明の配線基板は、ＩＣとの接続不良やリーク不良が低減されるので、本発明の電子回路素子および表示装置によれば、不良品の発生率を低下させることができる。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の配線基板、電子回路素子および表示装置の実施形態を説明する。なお、以下の実施形態では、液晶表示装置を例にして、本発明の表示装置を説明する。しかし、本発明の表示装置は、液晶表示装置のみならず種々の表示装置、例えば有機エレクトロルミネッセンス（ＥＬ）表示装置、無機ＥＬ表示装置、プラズマディスプレイパネル（ＰＤＰ）、真空蛍光表示（ＶＦＤ）装置、電子ペーパーなどの各種表示装置に適用することができる。また、本発明の配線基板および電子回路素子は、表示装置のみならず種々の電子機器、例えば携帯電話、ＰＤＡ、ＯＡ機器などにも適用することができる。
【００２６】
（実施形態１）
図１は、実施形態１の液晶表示装置を模式的に示す平面図である。この液晶表示装置は、液晶パネルＰと、液晶パネルＰの端部に接続されたフレキシブルプリント配線板ＦＰＣとを有する。フレキシブルプリント配線板ＦＰＣは、ＣＯＦ（Chip On Film）方式にて配線基板２０上にベアチップ実装される液晶駆動用ＩＣチップ（以下、「駆動用ＩＣ」という。）１と、他のチップ（電子部品）とを有する。
【００２７】
液晶パネルＰは、スイッチング素子が形成された素子基板と、素子基板に対向して配置された対向基板と、両基板間に介在する液晶層とを有する。両基板の液晶層側の面には、電極がそれぞれ形成されている。素子基板の面には、マトリクス状に配置された複数の画素電極が形成され、対向基板の面には、共通電極が形成されている。マトリクス状に配置された複数の画素電極は、それぞれの電圧印加を制御するＴＦＴ(Thin Film Transistor)に接続されている。ＴＦＴは、駆動用ＩＣ１に接続されたソース配線やゲート配線と接続されている。駆動用ＩＣ１からのゲート信号によって、ＴＦＴのスイッチングが制御され、マトリクス状に配置された複数の画素電極への電圧印加が制御される。これにより、画素ごとに液晶層の透過率が制御されて、階調表示が行われる。
【００２８】
本実施形態の電子回路素子であるフレキシブルプリント配線板ＦＰＣは、本実施形態の配線基板２０に駆動用ＩＣ１がフェイスダウン実装された構造を有する。図２は、駆動用ＩＣ１の実装領域およびその近傍における配線基板２０の模式的な断面図である。図３は、駆動用ＩＣ１の実装領域およびその近傍における配線基板２０の模式的な底面図である。
【００２９】
配線基板２０は、絶縁性を有するフィルム基板４と、フィルム基板４の両面にそれぞれ形成された配線パターン３０，３１とを有する。フィルム基板４は、主にポリイミドからなる。駆動用ＩＣ１は、Ａｕからなる突起状のボンディング用バンプ電極（以下、「バンプ」という。）２を有している。駆動用ＩＣ１が実装される側のフィルム基板４の面（表面）には、コントロール基板（不図示）や液晶パネルＰと接続された配線パターン（以下「第１配線パターン」という。）３０が形成されている。駆動用ＩＣ１の実装領域内における第１配線パターン３０の端部には、駆動用ＩＣ１のバンプ２と接続され、Ｓｎメッキ処理された接続端子（Ｓｎメッキ端子）３２が形成されている。また、駆動用ＩＣ１の実装領域を除いて、エポキシ樹脂などからなるレジスト５がフィルム基板４上に形成されている。
【００３０】
一方、駆動用ＩＣ１が実装される側に対して反対側のフィルム基板４の面（裏面）には、第１配線パターン３０がフィルム基板４の表面で交差するのを防ぐために、第１配線パターン３０の一部が裏面に迂回した配線パターン（以下「第２配線パターン」という。）３１が形成されている。図２に示すように、フィルム基板４の裏面の第２配線パターン３１は、バンプ２と接続端子３２との接続部から離れて配置されている。第２配線パターン３１をバンプ２の接続部から離れて配置する理由は、第２配線パターン３１がバンプ２と接続端子３２との接続部の領域を横断した場合、第２配線パターン３１の厚み分（５〜３０μｍ程度）の高低差ができるので、バンプ２と接続端子３２との安定した接続が困難となるからである。
【００３１】
フィルム基板４の裏面には、弾力性のある絶縁被膜６が形成されている。絶縁被膜６として、例えばエポキシ樹脂などからなるレジストを用いることができる。絶縁被膜６は、バンプ２と接続端子３２との接続部の領域に少なくとも形成されている。本実施形態では、第２配線パターン３１を覆い、かつバンプ２と接続端子３２との接続部よりも駆動用ＩＣ１の中央側（内側）まで配置されている。なお、バンプ２と接続端子３２との接続部の領域とは、フィルム基板４の法線方向において、バンプ２と接続端子３２とが重なる領域をいう。
【００３２】
絶縁被膜６は、駆動用ＩＣ１の実装領域内に開口４０を有する。本実施形態では、絶縁被膜６が駆動用ＩＣ１の中央付近に開口４０を有する。言い換えれば、駆動用ＩＣ１の中央付近には、絶縁被膜６が配置されていない。絶縁被膜６の開口４０は広い方が好ましい。これにより、駆動用ＩＣ１と配線基板２０との間に介在するＮＣＰ１４またはＮＣＦ１４中に閉じ込められた水蒸気が、フィルム基板４を介して外に発散し易くなる。ただし、開口４０における絶縁被膜６のエッジ６ａがバンプ２と接続端子３２との接続部の領域を横断する場合には、接続部の領域内において配線基板２０の厚みが不均一となるので、バンプ２と接続端子３２との安定した接続が得られないおそれがある。したがって、開口４０における絶縁被膜６のエッジ６ａがバンプ２と接続端子３２との接続部の領域を横断しない程度に、絶縁被膜６の開口４０を広くするのが望ましい。なお、本実施形態では、各駆動用ＩＣ１の実装領域内にそれぞれ１つの開口４０が形成されているが、開口の数は複数であっても良い。
【００３３】
本実施形態の配線基板２０は、キャスティング法やアディティブ法などによってフィルム基板４に第１および第２配線パターン３０，３１を形成し、さらに印刷法などによりレジスト５および絶縁被膜６を形成することによって、製造することができる。
【００３４】
本実施形態では、ＮＣＰ１４またはＮＣＦ１４を用いたＡｕ−Ｓｎ低温接続により、駆動用ＩＣ１のバンプ２と接続端子３２とが固体のまま接続されている。駆動用ＩＣ１のＡｕバンプ２とＳｎメッキ処理された接続端子３２との接続方法について説明する。まず、配線基板２０上の駆動用ＩＣ１実装領域に、ＮＣＰ１４を塗布するか、あるいはＮＣＦ１４を貼り付ける。次いで、配線基板２０と駆動用ＩＣ１との位置合わせを行い、圧着ツール（不図示）を用いて、駆動用ＩＣ１を配線基板２０側に押圧しつつ２００℃前後に加熱する。
【００３５】
フィルム基板４の裏面における接続部の領域には、弾力性のあるレジストが形成されているので、Ａｕバンプ２のバンプ高さバラツキと接続端子３２の端子高さバラツキとによる圧力の不均一性が緩和される。したがって、Ａｕバンプ２と接続端子３２とをより安定して接続させることができる。また、接続部の裏面に弾力性のあるレジストを配置することで、接続時に配線基板２０とステージとの間に異物をかみ込んだ場合の緩衝効果も得られる。
【００３６】
ＮＣＰ１４およびＮＣＦ１４は熱硬化型樹脂であり、加熱により硬化するので、バンプ２と接続端子３２との電気的な接続が保持される。これにより、本実施形態のフレキシブルプリント配線板ＦＰＣが得られる。さらに、ＡＣＦなどを用いて、フレキシブルプリント配線板ＦＰＣを液晶パネルＰに接続する。以上の工程を経て、本実施形態の液晶表示装置が製造される。
【００３７】
ＮＣＰ１４またはＮＣＦ１４中に閉じ込められた水蒸気は、リフロー加熱により膨張して、外部に発散する。本実施形態の配線基板２０によれば、絶縁被膜６が駆動用ＩＣ１の中央付近に開口４０を有するので、水蒸気がフィルム基板４を介して開口４０へ発散することができる。したがって、リフロー加熱工程で起こる水蒸気の噴出による、Ａｕバンプ２と接続端子３２と接続不良を防ぐことができる。
【００３８】
一般に、キャスティング法で作製されるフィルム基板では、フィルム基板４の表面が粗く、裏面から接続状態を確認しづらい。しかし、本実施形態の配線基板２０では、透明なレジスト（絶縁被膜）６によって接続部の裏面が平坦化されるので、接続状態が観察しやすくなる。したがって、顕微鏡観察などによる接続不良の発見が容易となる。
【００３９】
なお、本実施形態では、Ａｕ−Ｓｎ低温接続によりＡｕバンプ２とＳｎメッキ端子３２とを接続する場合について説明をしたが、Ａｕ−Ｓｎ低温接続は低温接続の一例にすぎず、例えばＡｕバンプ２とはんだメッキ処理された接続端子との低温接続など他の低温接続を採用しても良い。
【００４０】
また、本実施形態では、絶縁被膜６は開口４０を有するが、駆動用ＩＣ１のバンプ２の高さバラツキやフィルム基板４の接続端子３２の高さバラツキによる接続不良を解決するだけであれば、フィルム基板４の裏面全面に絶縁被膜６を配置してもよい。
【００４１】
本実施形態では、表示装置として、ＴＦＴを用いたアクティブマトリクス型液晶表示装置を例にして説明した。しかし、本発明の表示装置は、ＴＦＴなどの３端子素子だけでなく、ＭＩＭ(Metal Insulator Metal) などの２端子素子をスイッチング素子とするアクティブマトリクス型液晶表示装置であっても良い。また、本発明の表示装置は、アクティブ駆動型の表示装置だけでなく、パッシブ（マルチプレックス）駆動型の表示装置にも適用することができる。さらに、本発明の表示装置は、透過型、反射型、透過反射両用型のいずれのタイプの表示装置にも適用できる。
【００４２】
（実施形態２）
図４は、駆動用ＩＣ１の実装領域およびその近傍における実施形態２の配線基板２２の模式的な断面図である。なお、実施形態１の配線基板２０の構成要素と実質的に同じ機能を有する構成要素を同じ参照符号で示し、その説明を省略する。
【００４３】
本実施形態の配線基板２２は、第１配線パターン３０の一部３０ａが駆動用ＩＣ１の実装領域を横断する点、フィルム基板４と絶縁被膜６との間に粘着材層７が介在する点、接続端子３２がＡｕメッキ処理されており、駆動用ＩＣ１のＡｕバンプ２と接続端子３２とがＡｕ−Ａｕ超音波接続されている点が実施形態１の配線基板２０と異なる。配線基板２２は、実施形態１の配線基板２０と同様にして製造することができる。
【００４４】
なお、実施形態１では、絶縁被膜６として弾力性のあるレジストを用いているが、本実施形態では、粘着材層７が弾力性を有しているので、絶縁被膜６として弾力性のないフィルムを用いても良い。
【００４５】
絶縁被膜６と粘着材層７とをそれぞれ別工程により形成しても良いが、例えば、片面に粘着材層７が形成されたカバーレイ７をフィルム基板４の裏面に貼り付けることにより、絶縁被膜６と粘着材層７とを同時に形成することができる。カバーレイ７は、所定位置に開口４０が予め形成されており、位置合わせを行ってフィルム基板４に貼り付けられる。あるいは、アルカリ現像型の感光性カバーレイをフィルム基板４に貼り付けた後、フォトリソグラフィー法によってカバーレイに開口４０を形成しても良い。
【００４６】
駆動用ＩＣ１のＡｕバンプ２とＡｕメッキ処理された接続端子３２との接続方法について説明する。まず、配線基板２２上の駆動用ＩＣ１実装領域に、ＮＣＰ１４を塗布するか、あるいはＮＣＦ１４を貼り付ける。次いで、配線基板２２と駆動用ＩＣ１との位置合わせを行い、圧着ツール（不図示）を用いて、加熱加圧するとともに、超音波振動を印加する。
【００４７】
フィルム基板４の裏面における接続部の領域には、弾力性のあるカバーレイが形成されているので、Ａｕバンプ２のバンプ高さバラツキと接続端子３２の端子高さバラツキとによる圧力の不均一性が緩和される。したがって、Ａｕバンプ２と接続端子３２とがより安定して接続される。また、接続部の裏面に弾力性のあるカバーレイを配置することで、接続時に配線基板２２とステージとの間に異物をかみ込んだ場合の緩衝効果も得られる。
【００４８】
ＮＣＰ１４またはＮＣＦ１４中に閉じ込められた水蒸気は、リフロー加熱により膨張して、外部に発散する。本実施形態では、絶縁被膜６および粘着材層７が駆動用ＩＣ１の中央付近に開口４０を有するので、水蒸気がフィルム基板４を介して開口４０へ発散することができる。したがって、リフロー加熱工程で起こる、水蒸気の噴出による接続不良を防ぐことができる。
【００４９】
また、本実施形態によれば、Ａｕバンプ２がフィルム基板４の接続端子３２を強く押すことによって起こる端子部周辺のフィルム基板４の盛り上がりを緩和することができる。したがって、駆動用ＩＣ１の下に配置された第１配線パターンの一部３０ａが駆動用ＩＣ１と導通することによって起こるリーク不良を低減することができる。
【００５０】
なお、本実施形態では、Ａｕ−Ａｕ超音波接続によりＡｕバンプ２と接続端子３２とを接続する場合について説明をしたが、Ａｕ−Ａｕ超音波接続は超音波接続の一例にすぎず、例えばＣｕ−Ｃｕ超音波接続など他の超音波接続を採用しても良い。
【００５１】
また、本発明は低温接続や超音波接合などの低温で接続する金属接合方法だけでなく、現在一般的に用いられているＡＣＦ接続やＡｕ−Ｓｎ金属共晶接続を採用することができる。ＡＣＦ接続やＡｕ−Ｓｎ金属共晶接続を採用することによって、接続信頼性をより向上させることができる。
【００５２】
【発明の効果】
本発明の配線基板によれば、高さバラツキや水蒸気の噴出による、バンプと接続端子との接続不良を防止することができる。本発明の電子回路素子および表示装置によれば、不良品の発生率を低下させることができる。
【図面の簡単な説明】
【図１】 実施形態１の液晶表示装置を模式的に示す平面図である。
【図２】 駆動用ＩＣ１の実装領域およびその近傍における配線基板２０の模式的な断面図である。
【図３】 駆動用ＩＣ１の実装領域およびその近傍における配線基板２０の模式的な底面図である。
【図４】 駆動用ＩＣ１の実装領域およびその近傍における実施形態２の配線基板２２の模式的な断面図である。
【図５】 従来のフィルム基板１００の構造を模式的に示す断面図である。
【図６】 特許文献１に記載された電子回路装置を模式的に示す断面図である。
【図７】 異方性導電膜を用いた接続方法を説明するための模式的な断面図である。
【図８】 Ａｕ−Ｓn 金属共晶接合によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。
【図９】 ＡＣＦ接続によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。
【図１０】 Ａｕ−Ｓｎ低温接続やＡｕ−Ａｕ超音波接続によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。
【符号の説明】
１ 集積回路チップ
２ バンプ
４ フィルム基板
５ レジスト
６ 絶縁被膜
７ 粘着材層
２０，２２ 配線基板
３０ 第１配線パターン
３０ａ 第１配線パターンの一部
３１ 第２配線パターン
３２ 接続端子
４０ 開口
【発明の属する技術分野】
本発明は、配線パターンを有するフィルム基板などの絶縁基板に、各種の集積回路チップ（以下、「ＩＣ」ともいう）、例えばドライバーＩＣ、メモリーＩＣ、コントローラＩＣ、電源ＩＣ等がフェイスダウン実装される配線基板、この配線基板にＩＣがフェイスダウン実装された電子回路素子に関する。本発明の電子回路素子は、液晶表示装置などの各種表示装置、携帯電話、ＰＤＡ（Personal Digital Assistance ）、ＯＡ（Office Automation ）機器などに主に使用される。
【０００２】
【従来の技術】
電子機器の小型化、薄型化に伴って、プリント配線板のフィルム化が進んでいる。図５は、従来のフィルム基板１００の構造を模式的に示す断面図である。ポリイミドからなるベースフィルム４の両面には、表面配線パターン３０と裏面配線パターン３１とがそれぞれ形成されている。表面配線パターン３０の端部には、ＩＣ１のバンプ２に接続される接続端子３２が形成されている。ＩＣ１が搭載される領域を除いて、表面配線パターン３０を覆うようにレジスト５が印刷され、表面配線パターン３０がレジスト５により保護されている。同様に、ベースフィルム４の裏面全面には、糊などからなる粘着材層７を設けたカバーレイ６が貼り付けられており、裏面配線パターン３１がカバーレイ６により保護されている。
【０００３】
【特許文献１】
特開２０００−１００８７７号公報
図６は、特許文献１に記載された電子回路装置を模式的に示す断面図である。図６においては、図５に示すフィルム基板と実質的に同じ機能を有する構成要素を共通の参照符号で示し、その説明を省略する。図６に示す電子回路装置１０１において、裏面配線パターン３１はＩＣ１の搭載領域内に形成されていない。これにより、裏面配線パターン３１の有無による高さバラツキが解消され、接続不良を防止することができる。
【０００４】
従来、フィルム基板上へのベアチップのフェイスダウン実装方法としては、異方性導電膜（ACF ；Anisotropic Conductive Film ）を用いた接続と、Ａｕ−Ｓｎ金属共晶接合とが主流となっている。図７は、異方性導電膜を用いた接続方法を説明するための模式的な断面図である。異方性導電膜を用いた接続方法では、接続端子３２を覆うように、フィルム基板１００上に異方性導電膜を貼り付け、ＩＣ１を位置合わせした後、ツール（不図示）で加熱加圧してＩＣ１のバンプ２と接続端子３２とを接続する。異方性導電膜は、主成分がエポキシ樹脂の接着材８中に、プラスチックビーズに金属メッキを施した金属膜被覆プラスチック微粒子（導電粒子）９を分散させたタイプが主流になっている。エポキシ樹脂は熱硬化型であり、接続温度１８０〜２１０℃で加熱加圧することによって、導電粒子９がバンプ２−接続端子３２間で押さえつけられた状態となり、エポキシ樹脂の接着材８が熱硬化して電気的接続が保持される。
【０００５】
図８は、Ａｕ−Ｓn 金属共晶接合によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。Ａｕ−Ｓn 金属共晶接合は、Ａｕバンプ２を形成したＩＣ１とＳｎメッキを施した接続端子３２とを４００℃で熱圧着して、Ｓｎメッキを溶融させて、Ａｕ−Ｓn 共晶物１２により金属共晶接合する方法である。Ａｕ−Ｓn 金属共晶接合では、熱圧着温度が約４００℃と高温であり、接続時のフィルム基板１００の熱膨張率とＩＣ１の熱膨張率との差を考慮に入れて、接続端子３２のパターンを設計する必要がある。ＩＣ１をフィルム基板１００上に金属共晶接合した後には、ＩＣ１とフィルム基板１００との隙間にエポキシ系樹脂などの絶縁性のアンダーフィル樹脂１１を注入し、接続部分を被覆して安定させる。
【０００６】
【発明が解決しようとする課題】
上記のベアチップのフェイスダウン実装では、ＩＣ１のバンプ２高さバラツキとフィルム基板１００の接続端子３２高さバラツキとによる接続不良が発生しやすい。この問題を回避するために、接続圧力をできるだけ高くして、バンプ２を変形させるか、またはＡＣＦ接続の場合は、導電粒子９を大きく扁平させて高さバラツキを吸収している。図面を参照しながら、上記接続方法による高さバラツキの吸収のイメージを簡単に説明する。図９は、ＡＣＦ接続によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。図９に示すように、ＡＣＦ接続では導電粒子９を扁平させることで、高さバラツキを吸収している。また、Ａｕ−Ｓｎ金属共晶接合では、図８に示すように、フィルム基板１００の接続端子３２上のＳｎメッキが接続時に溶融して、Ａｕ−Ｓn 共晶物１２が形成されることで、高さバラツキを吸収している。しかしながら、今後の狭ピッチ化にともない、高さバラツキがより吸収し難くなる。
【０００７】
一方、新たな接続方法として、ＮＣＰ（Non Conductive Paste）またはＮＣＦ（Non Conductive Film ）を用いて低温で接続する金属接合が開発されている。例えば、Ａｕ−Ｓｎ低温接続などの低温接続やＡｕ−Ａｕ超音波接続などの超音波接続が開発されている。図１０は、これらの接続によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。
【０００８】
Ａｕ−Ｓｎ低温接続を例にして低温接続について説明する。Ａｕ−Ｓｎ低温接続は、フィルム基板１００上のＳｎメッキ処理した接続端子３２に、ＮＣＰ（粘性のある液状の絶縁樹脂）１４を塗布するか、あるいはＮＣＦ（フィルム状の絶縁樹脂）１４を貼り付け、上記のＡｕ−Ｓn 金属共晶接合の場合よりも低温の２００℃前後で加熱しながら加圧して、ＩＣ１のＡｕバンプ２とフィルム基板１００の接続端子３２とを接合部１３にて金属接合する方法である。ＳｎとＡｕの融点はそれぞれ２３２℃、１０６４℃であるので、接続時は両方とも溶融していない。
【０００９】
Ａｕ−Ａｕ超音波接続を例にして超音波接続について説明する。Ａｕ−Ａｕ超音波接続は、フィルム基板１００上のＡｕメッキ処理した接続端子３２に、ＮＣＰ１４を塗布するか、またはＮＣＦ１４を貼り付け、加熱加圧するとともに、超音波振動を印加して、ＩＣ１のＡｕバンプ２とフィルム基板１００の接続端子３２とを接合部１３にて金属接合させる方法である。上記のＡｕ−Ｓｎ低温接続やＡｕ−Ａｕ超音波接続では、図１０に示すように、フィルム基板１００の接続端子３２とバンプ２とを固体のまま直接接続させるので、固体（おもにバンプ２）の変形量の分しか高さバラツキを吸収できない。すなわち、Ａｕ−Ｓn 金属共晶接合や異方性導電膜接続に比べて、高さバラツキがさらに吸収し難くなる。
【００１０】
また、ＩＣ１に加えて、フィルム基板１００上にチップ電子部品がはんだ接続される電子回路素子では、はんだを印刷した後に行われるリフロー加熱工程において、ＩＣ１とフィルム基板１００間のＡＣＦ８やアンダーフィル樹脂１１に吸収されている水蒸気が熱膨張する。ベースフィルム４裏面に裏面配線パターン３１、糊などの粘着材層７、カバーレイ６が形成されている場合、リフロー加熱工程における周囲温度の上昇によって熱膨張した水蒸気がフィルム基板１００を透過して外部へ逃げ難くなる。したがって、接続端子３２とバンプ２との接続部を水蒸気が通って噴出することがある。この場合、互いに接触していた接続部が引き離され、接続不良が起こる。
【００１１】
特に今後は、はんだが鉛フリー化する傾向にあるので、リフロー温度がさらに高くなる。したがって、水蒸気が熱膨張し、噴出することによって起こる接続不良がさらに起こりやすくなる。
【００１２】
さらに、最近では電子回路素子が高機能化、小型化しているので、配線パターン３０，３１を高密度に配置しなければならない。高密度化に対応するために、ＩＣ１の搭載領域を避けて表面配線パターン３０を形成するのが困難となり、ＩＣ１の下に表面配線パターン３０を配置することがある。このような電子回路素子では、図７に示すように、ＩＣ１の下に配置された表面配線パターンの一部３０ａとＩＣ１との間で導電粒子９を介したリーク不良が起こる。詳細には、接続のときにバンプ２がフィルム基板１００の接続端子３２を強く押さえるので、接続端子３２の裏側にあるカバーレイ６上の粘着材が周囲に押しのけられる。押しのけられた粘着材によって、フィルム基板１００が表側に盛り上がり、表面配線パターンの一部３０ａがＩＣ１に近づくので、導電粒子９を介したリーク不良が起こる。今後、より高密度化に対応するために、ＩＣ１の下に表面配線パターンの一部３０ａを配置することが避けられないので、表面配線パターンとＩＣ１とのリーク不良を解決する技術が必要となる。
【００１３】
本発明は、高さバラツキや水蒸気の噴出による、バンプと接続端子との接続不良を防止することを目的とする。本発明の他の目的は、ＩＣの下に配置された表面配線パターンとＩＣとのリーク不良を防止することである。
【００１４】
【課題を解決するための手段】
本発明の配線基板は、絶縁性を有するフィルム基板と、前記フィルム基板の一方面に形成された第１配線パターンと、前記フィルム基板の他方面に形成された第２配線パターンと、前記フィルム基板の少なくとも前記他方面に形成され、前記第２配線パターンを覆う絶縁被膜とを有し、前記第１配線パターンの端部に形成された接続端子に、集積回路チップ（ＩＣ）のバンプが接続された状態で、前記ＩＣが実装される配線基板であって、前記絶縁被膜は、前記バンプと前記接続端子との接続部の領域に少なくとも形成され、かつ前記ＩＣの実装領域内に開口を有し、前記第２配線パターンは、前記集積回路チップの前記実装領域以外の領域に形成されている。
【００１５】
本発明の配線基板は、フィルム基板の他方面であって、少なくとも接続部の領域に、絶縁被膜が形成されているので、ＩＣのバンプがフィルム基板の接続端子に接触した際、絶縁被膜の沈み込みによって、ＩＣのバンプとフィルム基板の接続端子との高さバラツキが吸収され、高さバラツキによる接続不良を防止することできる。
【００１６】
リフロー加熱工程で起こるＩＣとフィルム基板間の水蒸気の噴出は、ＩＣとフィルム基板間の樹脂に吸収された水蒸気がリフロー加熱工程で熱膨張し、熱膨張した水蒸気がフィルムの他方面に逃げられないために起こる。本発明の配線基板は、絶縁被膜がＩＣの実装領域内に開口を有するので、熱膨張した水蒸気はフィルム基板を透過して、この開口から逃げることができる。そして、本発明の配線基板は、前記第２配線パターンがＩＣの実装領域以外の領域に形成されているので、言い換えれば第２配線パターンがＩＣの実装領域内に形成されていないので、樹脂内の水蒸気がフィルム基板を透過し易くなり、水蒸気の噴出による接続不良を防止することができる。
【００１７】
両面に配線パターンを有する従来の配線基板では、フィルム基板の裏面に形成された配線パターンによって、熱膨張した水蒸気がフィルム基板をさらに透過し難くなるので、水蒸気の噴出よる接続不良が生じ易い。
【００１８】
本発明の配線基板は、前記フィルム基板と前記絶縁被膜との間に粘着材層が介在していても良い。また、前記第１配線パターンの一部は、前記集積回路チップの前記実装領域を横断していても良い。
【００１９】
従来の配線基板では、フィルム基板表面の配線パターンの一部をＩＣの下に配置した場合、ＩＣの下に配置された配線パターンの一部とＩＣとがリークすることがある。このリーク不良は、ＩＣのバンプがフィルム基板の接続端子に接触した際、接続端子に対して裏側にある糊等の粘着材が周囲に押しのけられ、粘着材がフィルム基板を表側に盛り上げて、配線パターンの一部がＩＣに近づくことにより起こる。
【００２０】
本発明では、ＩＣのバンプがフィルム基板の接続端子に接触した際、フィルム基板上の接続端子の裏側にある粘着材が絶縁被膜に形成された開口側（例えばＩＣの中央）に押しのけられ、絶縁被膜の開口から染み出す。したがって、フィルム基板の盛り上がりが緩和されるので、第１配線パターンとＩＣとのリーク不良は低減する。
【００２１】
また、フィルム基板の裏側にレジストなどの絶縁被膜が存在する場合にも、ＩＣのバンプがフィルム基板の接続端子に接触した際、絶縁被膜がフィルム基板を表側に盛り上げて、配線パターンの一部がＩＣに近づくことによりリーク不良を生じさせることがある。
【００２２】
本発明では、ＩＣのバンプがフィルム基板の接続端子に接触した際、絶縁被膜が開口側に膨れて、フィルム基板の盛り上がりが緩和されるので、第１配線パターンとＩＣとのリーク不良は低減する。
【００２３】
本発明の配線基板は、前記集積回路チップの前記バンプと前記フィルム基板の前記接続端子とが、低温で金属接合されていても良い。低温で金属接合するとは、バンプと接続端子とを溶解させずに、固体状態の温度で両者を直接接合することである。低温で接続する金属接合としては、低温接続やＡｕ−Ａｕ超音波接続が例示される。
【００２４】
本発明の電子回路素子は、本発明の配線基板と、前記ＩＣとを有する。また、本発明の表示装置は、本発明の電子回路素子を有する。本発明の配線基板は、ＩＣとの接続不良やリーク不良が低減されるので、本発明の電子回路素子および表示装置によれば、不良品の発生率を低下させることができる。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の配線基板、電子回路素子および表示装置の実施形態を説明する。なお、以下の実施形態では、液晶表示装置を例にして、本発明の表示装置を説明する。しかし、本発明の表示装置は、液晶表示装置のみならず種々の表示装置、例えば有機エレクトロルミネッセンス（ＥＬ）表示装置、無機ＥＬ表示装置、プラズマディスプレイパネル（ＰＤＰ）、真空蛍光表示（ＶＦＤ）装置、電子ペーパーなどの各種表示装置に適用することができる。また、本発明の配線基板および電子回路素子は、表示装置のみならず種々の電子機器、例えば携帯電話、ＰＤＡ、ＯＡ機器などにも適用することができる。
【００２６】
（実施形態１）
図１は、実施形態１の液晶表示装置を模式的に示す平面図である。この液晶表示装置は、液晶パネルＰと、液晶パネルＰの端部に接続されたフレキシブルプリント配線板ＦＰＣとを有する。フレキシブルプリント配線板ＦＰＣは、ＣＯＦ（Chip On Film）方式にて配線基板２０上にベアチップ実装される液晶駆動用ＩＣチップ（以下、「駆動用ＩＣ」という。）１と、他のチップ（電子部品）とを有する。
【００２７】
液晶パネルＰは、スイッチング素子が形成された素子基板と、素子基板に対向して配置された対向基板と、両基板間に介在する液晶層とを有する。両基板の液晶層側の面には、電極がそれぞれ形成されている。素子基板の面には、マトリクス状に配置された複数の画素電極が形成され、対向基板の面には、共通電極が形成されている。マトリクス状に配置された複数の画素電極は、それぞれの電圧印加を制御するＴＦＴ(Thin Film Transistor)に接続されている。ＴＦＴは、駆動用ＩＣ１に接続されたソース配線やゲート配線と接続されている。駆動用ＩＣ１からのゲート信号によって、ＴＦＴのスイッチングが制御され、マトリクス状に配置された複数の画素電極への電圧印加が制御される。これにより、画素ごとに液晶層の透過率が制御されて、階調表示が行われる。
【００２８】
本実施形態の電子回路素子であるフレキシブルプリント配線板ＦＰＣは、本実施形態の配線基板２０に駆動用ＩＣ１がフェイスダウン実装された構造を有する。図２は、駆動用ＩＣ１の実装領域およびその近傍における配線基板２０の模式的な断面図である。図３は、駆動用ＩＣ１の実装領域およびその近傍における配線基板２０の模式的な底面図である。
【００２９】
配線基板２０は、絶縁性を有するフィルム基板４と、フィルム基板４の両面にそれぞれ形成された配線パターン３０，３１とを有する。フィルム基板４は、主にポリイミドからなる。駆動用ＩＣ１は、Ａｕからなる突起状のボンディング用バンプ電極（以下、「バンプ」という。）２を有している。駆動用ＩＣ１が実装される側のフィルム基板４の面（表面）には、コントロール基板（不図示）や液晶パネルＰと接続された配線パターン（以下「第１配線パターン」という。）３０が形成されている。駆動用ＩＣ１の実装領域内における第１配線パターン３０の端部には、駆動用ＩＣ１のバンプ２と接続され、Ｓｎメッキ処理された接続端子（Ｓｎメッキ端子）３２が形成されている。また、駆動用ＩＣ１の実装領域を除いて、エポキシ樹脂などからなるレジスト５がフィルム基板４上に形成されている。
【００３０】
一方、駆動用ＩＣ１が実装される側に対して反対側のフィルム基板４の面（裏面）には、第１配線パターン３０がフィルム基板４の表面で交差するのを防ぐために、第１配線パターン３０の一部が裏面に迂回した配線パターン（以下「第２配線パターン」という。）３１が形成されている。図２に示すように、フィルム基板４の裏面の第２配線パターン３１は、バンプ２と接続端子３２との接続部から離れて配置されている。第２配線パターン３１をバンプ２の接続部から離れて配置する理由は、第２配線パターン３１がバンプ２と接続端子３２との接続部の領域を横断した場合、第２配線パターン３１の厚み分（５〜３０μｍ程度）の高低差ができるので、バンプ２と接続端子３２との安定した接続が困難となるからである。
【００３１】
フィルム基板４の裏面には、弾力性のある絶縁被膜６が形成されている。絶縁被膜６として、例えばエポキシ樹脂などからなるレジストを用いることができる。絶縁被膜６は、バンプ２と接続端子３２との接続部の領域に少なくとも形成されている。本実施形態では、第２配線パターン３１を覆い、かつバンプ２と接続端子３２との接続部よりも駆動用ＩＣ１の中央側（内側）まで配置されている。なお、バンプ２と接続端子３２との接続部の領域とは、フィルム基板４の法線方向において、バンプ２と接続端子３２とが重なる領域をいう。
【００３２】
絶縁被膜６は、駆動用ＩＣ１の実装領域内に開口４０を有する。本実施形態では、絶縁被膜６が駆動用ＩＣ１の中央付近に開口４０を有する。言い換えれば、駆動用ＩＣ１の中央付近には、絶縁被膜６が配置されていない。絶縁被膜６の開口４０は広い方が好ましい。これにより、駆動用ＩＣ１と配線基板２０との間に介在するＮＣＰ１４またはＮＣＦ１４中に閉じ込められた水蒸気が、フィルム基板４を介して外に発散し易くなる。ただし、開口４０における絶縁被膜６のエッジ６ａがバンプ２と接続端子３２との接続部の領域を横断する場合には、接続部の領域内において配線基板２０の厚みが不均一となるので、バンプ２と接続端子３２との安定した接続が得られないおそれがある。したがって、開口４０における絶縁被膜６のエッジ６ａがバンプ２と接続端子３２との接続部の領域を横断しない程度に、絶縁被膜６の開口４０を広くするのが望ましい。なお、本実施形態では、各駆動用ＩＣ１の実装領域内にそれぞれ１つの開口４０が形成されているが、開口の数は複数であっても良い。
【００３３】
本実施形態の配線基板２０は、キャスティング法やアディティブ法などによってフィルム基板４に第１および第２配線パターン３０，３１を形成し、さらに印刷法などによりレジスト５および絶縁被膜６を形成することによって、製造することができる。
【００３４】
本実施形態では、ＮＣＰ１４またはＮＣＦ１４を用いたＡｕ−Ｓｎ低温接続により、駆動用ＩＣ１のバンプ２と接続端子３２とが固体のまま接続されている。駆動用ＩＣ１のＡｕバンプ２とＳｎメッキ処理された接続端子３２との接続方法について説明する。まず、配線基板２０上の駆動用ＩＣ１実装領域に、ＮＣＰ１４を塗布するか、あるいはＮＣＦ１４を貼り付ける。次いで、配線基板２０と駆動用ＩＣ１との位置合わせを行い、圧着ツール（不図示）を用いて、駆動用ＩＣ１を配線基板２０側に押圧しつつ２００℃前後に加熱する。
【００３５】
フィルム基板４の裏面における接続部の領域には、弾力性のあるレジストが形成されているので、Ａｕバンプ２のバンプ高さバラツキと接続端子３２の端子高さバラツキとによる圧力の不均一性が緩和される。したがって、Ａｕバンプ２と接続端子３２とをより安定して接続させることができる。また、接続部の裏面に弾力性のあるレジストを配置することで、接続時に配線基板２０とステージとの間に異物をかみ込んだ場合の緩衝効果も得られる。
【００３６】
ＮＣＰ１４およびＮＣＦ１４は熱硬化型樹脂であり、加熱により硬化するので、バンプ２と接続端子３２との電気的な接続が保持される。これにより、本実施形態のフレキシブルプリント配線板ＦＰＣが得られる。さらに、ＡＣＦなどを用いて、フレキシブルプリント配線板ＦＰＣを液晶パネルＰに接続する。以上の工程を経て、本実施形態の液晶表示装置が製造される。
【００３７】
ＮＣＰ１４またはＮＣＦ１４中に閉じ込められた水蒸気は、リフロー加熱により膨張して、外部に発散する。本実施形態の配線基板２０によれば、絶縁被膜６が駆動用ＩＣ１の中央付近に開口４０を有するので、水蒸気がフィルム基板４を介して開口４０へ発散することができる。したがって、リフロー加熱工程で起こる水蒸気の噴出による、Ａｕバンプ２と接続端子３２と接続不良を防ぐことができる。
【００３８】
一般に、キャスティング法で作製されるフィルム基板では、フィルム基板４の表面が粗く、裏面から接続状態を確認しづらい。しかし、本実施形態の配線基板２０では、透明なレジスト（絶縁被膜）６によって接続部の裏面が平坦化されるので、接続状態が観察しやすくなる。したがって、顕微鏡観察などによる接続不良の発見が容易となる。
【００３９】
なお、本実施形態では、Ａｕ−Ｓｎ低温接続によりＡｕバンプ２とＳｎメッキ端子３２とを接続する場合について説明をしたが、Ａｕ−Ｓｎ低温接続は低温接続の一例にすぎず、例えばＡｕバンプ２とはんだメッキ処理された接続端子との低温接続など他の低温接続を採用しても良い。
【００４０】
また、本実施形態では、絶縁被膜６は開口４０を有するが、駆動用ＩＣ１のバンプ２の高さバラツキやフィルム基板４の接続端子３２の高さバラツキによる接続不良を解決するだけであれば、フィルム基板４の裏面全面に絶縁被膜６を配置してもよい。
【００４１】
本実施形態では、表示装置として、ＴＦＴを用いたアクティブマトリクス型液晶表示装置を例にして説明した。しかし、本発明の表示装置は、ＴＦＴなどの３端子素子だけでなく、ＭＩＭ(Metal Insulator Metal) などの２端子素子をスイッチング素子とするアクティブマトリクス型液晶表示装置であっても良い。また、本発明の表示装置は、アクティブ駆動型の表示装置だけでなく、パッシブ（マルチプレックス）駆動型の表示装置にも適用することができる。さらに、本発明の表示装置は、透過型、反射型、透過反射両用型のいずれのタイプの表示装置にも適用できる。
【００４２】
（実施形態２）
図４は、駆動用ＩＣ１の実装領域およびその近傍における実施形態２の配線基板２２の模式的な断面図である。なお、実施形態１の配線基板２０の構成要素と実質的に同じ機能を有する構成要素を同じ参照符号で示し、その説明を省略する。
【００４３】
本実施形態の配線基板２２は、第１配線パターン３０の一部３０ａが駆動用ＩＣ１の実装領域を横断する点、フィルム基板４と絶縁被膜６との間に粘着材層７が介在する点、接続端子３２がＡｕメッキ処理されており、駆動用ＩＣ１のＡｕバンプ２と接続端子３２とがＡｕ−Ａｕ超音波接続されている点が実施形態１の配線基板２０と異なる。配線基板２２は、実施形態１の配線基板２０と同様にして製造することができる。
【００４４】
なお、実施形態１では、絶縁被膜６として弾力性のあるレジストを用いているが、本実施形態では、粘着材層７が弾力性を有しているので、絶縁被膜６として弾力性のないフィルムを用いても良い。
【００４５】
絶縁被膜６と粘着材層７とをそれぞれ別工程により形成しても良いが、例えば、片面に粘着材層７が形成されたカバーレイ７をフィルム基板４の裏面に貼り付けることにより、絶縁被膜６と粘着材層７とを同時に形成することができる。カバーレイ７は、所定位置に開口４０が予め形成されており、位置合わせを行ってフィルム基板４に貼り付けられる。あるいは、アルカリ現像型の感光性カバーレイをフィルム基板４に貼り付けた後、フォトリソグラフィー法によってカバーレイに開口４０を形成しても良い。
【００４６】
駆動用ＩＣ１のＡｕバンプ２とＡｕメッキ処理された接続端子３２との接続方法について説明する。まず、配線基板２２上の駆動用ＩＣ１実装領域に、ＮＣＰ１４を塗布するか、あるいはＮＣＦ１４を貼り付ける。次いで、配線基板２２と駆動用ＩＣ１との位置合わせを行い、圧着ツール（不図示）を用いて、加熱加圧するとともに、超音波振動を印加する。
【００４７】
フィルム基板４の裏面における接続部の領域には、弾力性のあるカバーレイが形成されているので、Ａｕバンプ２のバンプ高さバラツキと接続端子３２の端子高さバラツキとによる圧力の不均一性が緩和される。したがって、Ａｕバンプ２と接続端子３２とがより安定して接続される。また、接続部の裏面に弾力性のあるカバーレイを配置することで、接続時に配線基板２２とステージとの間に異物をかみ込んだ場合の緩衝効果も得られる。
【００４８】
ＮＣＰ１４またはＮＣＦ１４中に閉じ込められた水蒸気は、リフロー加熱により膨張して、外部に発散する。本実施形態では、絶縁被膜６および粘着材層７が駆動用ＩＣ１の中央付近に開口４０を有するので、水蒸気がフィルム基板４を介して開口４０へ発散することができる。したがって、リフロー加熱工程で起こる、水蒸気の噴出による接続不良を防ぐことができる。
【００４９】
また、本実施形態によれば、Ａｕバンプ２がフィルム基板４の接続端子３２を強く押すことによって起こる端子部周辺のフィルム基板４の盛り上がりを緩和することができる。したがって、駆動用ＩＣ１の下に配置された第１配線パターンの一部３０ａが駆動用ＩＣ１と導通することによって起こるリーク不良を低減することができる。
【００５０】
なお、本実施形態では、Ａｕ−Ａｕ超音波接続によりＡｕバンプ２と接続端子３２とを接続する場合について説明をしたが、Ａｕ−Ａｕ超音波接続は超音波接続の一例にすぎず、例えばＣｕ−Ｃｕ超音波接続など他の超音波接続を採用しても良い。
【００５１】
また、本発明は低温接続や超音波接合などの低温で接続する金属接合方法だけでなく、現在一般的に用いられているＡＣＦ接続やＡｕ−Ｓｎ金属共晶接続を採用することができる。ＡＣＦ接続やＡｕ−Ｓｎ金属共晶接続を採用することによって、接続信頼性をより向上させることができる。
【００５２】
【発明の効果】
本発明の配線基板によれば、高さバラツキや水蒸気の噴出による、バンプと接続端子との接続不良を防止することができる。本発明の電子回路素子および表示装置によれば、不良品の発生率を低下させることができる。
【図面の簡単な説明】
【図１】 実施形態１の液晶表示装置を模式的に示す平面図である。
【図２】 駆動用ＩＣ１の実装領域およびその近傍における配線基板２０の模式的な断面図である。
【図３】 駆動用ＩＣ１の実装領域およびその近傍における配線基板２０の模式的な底面図である。
【図４】 駆動用ＩＣ１の実装領域およびその近傍における実施形態２の配線基板２２の模式的な断面図である。
【図５】 従来のフィルム基板１００の構造を模式的に示す断面図である。
【図６】 特許文献１に記載された電子回路装置を模式的に示す断面図である。
【図７】 異方性導電膜を用いた接続方法を説明するための模式的な断面図である。
【図８】 Ａｕ−Ｓn 金属共晶接合によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。
【図９】 ＡＣＦ接続によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。
【図１０】 Ａｕ−Ｓｎ低温接続やＡｕ−Ａｕ超音波接続によるフィルム基板１００とＩＣ１との接続状態を模式的に示す断面図である。
【符号の説明】
１ 集積回路チップ
２ バンプ
４ フィルム基板
５ レジスト
６ 絶縁被膜
７ 粘着材層
２０，２２ 配線基板
３０ 第１配線パターン
３０ａ 第１配線パターンの一部
３１ 第２配線パターン
３２ 接続端子
４０ 開口
Claims (6)
- 絶縁性を有するフィルム基板と、前記フィルム基板の一方面に形成された第１配線パターンと、前記フィルム基板の他方面に形成された第２配線パターンと、前記フィルム基板の少なくとも前記他方面に形成され、前記第２配線パターンを覆う絶縁被膜とを有し、前記第１配線パターンの端部に形成された接続端子に、集積回路チップのバンプが接続された状態で、前記集積回路チップが樹脂を介して実装される配線基板であって、
前記絶縁被膜は、前記バンプと前記接続端子との接続部の領域に少なくとも形成され、かつ前記集積回路チップの実装領域内に開口を有し、
前記第２配線パターンは、前記集積回路チップの前記実装領域以外の領域に形成されている、配線基板。 - 前記フィルム基板と前記絶縁被膜との間に粘着材層が介在する、請求項１に記載の配線基板。
- 前記第１配線パターンの一部は、前記集積回路チップの前記実装領域を横断する、請求項１または２に記載の配線基板。
- 前記集積回路チップの前記バンプと前記フィルム基板の前記接続端子とは、低温で金属接合されている、請求項１から３のいずれか１項に記載の配線基板。
- 請求項１から４のいずれか１項に記載の配線基板と、前記集積回路チップとを有する、電子回路素子。
- 請求項５に記載の電子回路素子を有する表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002358493A JP4113767B2 (ja) | 2002-12-10 | 2002-12-10 | 配線基板およびこれを有する電子回路素子、並びに表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002358493A JP4113767B2 (ja) | 2002-12-10 | 2002-12-10 | 配線基板およびこれを有する電子回路素子、並びに表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004193277A JP2004193277A (ja) | 2004-07-08 |
| JP4113767B2 true JP4113767B2 (ja) | 2008-07-09 |
Family
ID=32758196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002358493A Expired - Fee Related JP4113767B2 (ja) | 2002-12-10 | 2002-12-10 | 配線基板およびこれを有する電子回路素子、並びに表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4113767B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11302620B2 (en) | 2019-03-25 | 2022-04-12 | Samsung Display Co., Ltd. | Circuit board and method for manufacturing the same |
| US11557640B2 (en) | 2019-03-25 | 2023-01-17 | Samsung Display Co., Ltd. | Circuit board and display device including the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251560A (ja) * | 2005-07-20 | 2008-10-16 | Sharp Corp | 配線基板 |
| US20090044967A1 (en) | 2006-03-14 | 2009-02-19 | Sharp Kabushiki Kaisha | Circuit board, electronic circuit device, and display device |
| US8390115B2 (en) | 2008-04-03 | 2013-03-05 | Sharp Kabushiki Kaisha | Wiring board and semiconductor device using the wiring board |
| JP7016147B2 (ja) * | 2017-11-29 | 2022-02-04 | 深▲セン▼通鋭微電子技術有限公司 | チップオンフィルム型半導体装置 |
| US11089682B2 (en) | 2018-09-12 | 2021-08-10 | Lg Innotek Co., Ltd. | Flexible circuit board, chip package including the same, and electronic device including the chip package |
-
2002
- 2002-12-10 JP JP2002358493A patent/JP4113767B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11302620B2 (en) | 2019-03-25 | 2022-04-12 | Samsung Display Co., Ltd. | Circuit board and method for manufacturing the same |
| US11557640B2 (en) | 2019-03-25 | 2023-01-17 | Samsung Display Co., Ltd. | Circuit board and display device including the same |
| US11694953B2 (en) | 2019-03-25 | 2023-07-04 | Samsung Display Co., Ltd. | Circuit board and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004193277A (ja) | 2004-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6952250B2 (en) | Pressure-welded structure of flexible circuit boards | |
| US6917104B2 (en) | Integrated circuit chip, electronic device and method of manufacturing the same, and electronic instrument | |
| US8450753B2 (en) | Board module and method of manufacturing same | |
| US7109575B2 (en) | Low-cost flexible film package module and method of manufacturing the same | |
| WO2010010743A1 (ja) | 電子回路装置、その製造方法及び表示装置 | |
| US20090044967A1 (en) | Circuit board, electronic circuit device, and display device | |
| TW200535921A (en) | Electronic component, mounted structure, electro-optical device, and electronic device | |
| JP4548459B2 (ja) | 電子部品の実装構造体 | |
| JP2010080491A (ja) | 電子部品の実装構造 | |
| JP5125314B2 (ja) | 電子装置 | |
| JP4113767B2 (ja) | 配線基板およびこれを有する電子回路素子、並びに表示装置 | |
| JP2013030789A (ja) | 実装構造体及び実装構造体の製造方法 | |
| US8227914B2 (en) | Mounting structure of electronic component | |
| JP5091513B2 (ja) | 液晶表示装置 | |
| WO2000026959A1 (en) | Semiconductor device, method of manufacture thereof, circuit board and electronic device | |
| JP5169071B2 (ja) | 電子部品、電子装置、電子部品の実装構造体及び電子部品の実装構造体の製造方法 | |
| JP4066423B2 (ja) | 電子回路素子、表示装置及び電子回路素子の製造方法 | |
| JP4484750B2 (ja) | 配線基板およびそれを備えた電子回路素子ならびに表示装置 | |
| US6720205B2 (en) | Electronic device and method of manufacturing the same, and electronic instrument | |
| JP3026205B1 (ja) | 電子回路装置及び表示装置 | |
| JP2008140925A (ja) | 半導体装置、その製造方法及び表示装置 | |
| JP2003032558A (ja) | イメージセンサｉｃパッケージおよびその製造方法 | |
| JP2002244146A (ja) | 不透明基板を具えたフラットパネルディスプレイの内部連接方法とそれにより形成される装置 | |
| JP5333367B2 (ja) | 電気光学装置及び電子モジュール | |
| JP2003258035A (ja) | 配線基板、電子デバイス及びその製造方法並びに電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050525 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070911 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071105 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080414 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |