JP3026205B1 - 電子回路装置及び表示装置 - Google Patents
電子回路装置及び表示装置Info
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- JP3026205B1 JP3026205B1 JP10272357A JP27235798A JP3026205B1 JP 3026205 B1 JP3026205 B1 JP 3026205B1 JP 10272357 A JP10272357 A JP 10272357A JP 27235798 A JP27235798 A JP 27235798A JP 3026205 B1 JP3026205 B1 JP 3026205B1
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- Japan
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- pattern
- film
- electronic circuit
- circuit device
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
【要約】
【課題】 ＩＣの接続不良とエッジショートを改善し、
フィルム基板にＩＣを高歩留まり高信頼性で接続する。 【解決手段】 ポリイミドフィルム等のフィルム基板の
両面にパターンが形成してあるフィルム基板で、ＩＣを
フェイスダウン実装するパターンの裏面を均一な厚みに
する。また、裏面のパターンはＩＣの外形より０．５ｍ
ｍ以上の距離を置いてレイアウトする。更にＩＣのエッ
ジと重なる部分にレジストを形成する。
フィルム基板にＩＣを高歩留まり高信頼性で接続する。 【解決手段】 ポリイミドフィルム等のフィルム基板の
両面にパターンが形成してあるフィルム基板で、ＩＣを
フェイスダウン実装するパターンの裏面を均一な厚みに
する。また、裏面のパターンはＩＣの外形より０．５ｍ
ｍ以上の距離を置いてレイアウトする。更にＩＣのエッ
ジと重なる部分にレジストを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯電話や、電子
手帳、携帯情報端末などに使用されているフィルム基板
にドライバーＩＣやメモリー，コントローラ等をベアチ
ップ実装した電子回路装置及び表示装置に関する。
手帳、携帯情報端末などに使用されているフィルム基板
にドライバーＩＣやメモリー，コントローラ等をベアチ
ップ実装した電子回路装置及び表示装置に関する。
【０００２】
【従来の技術】従来、フィルム基板にＩＣをフェイスダ
ウン実装した電子回路装置は、例えばポリイミドフィル
ムの片面にＣｕを蒸著してパターニングして形成したフ
ィルム基板に金バンプ付きＩＣをフェイスダウンで実装
していた。液晶駆動用ドライバＩＣのバンプは７０ミク
ロンピッチが標準的であり、４０ミクロンピッチ台も量
産している。ピン数は１００程度から多いもので５００
ピン近い数である。フィルム基板はファインパターンに
対応するために薄厚のＣｕ箔を用いる。４〜１１μｍ程
度である。ファインパターンを形成するには薄いほど有
利である。
ウン実装した電子回路装置は、例えばポリイミドフィル
ムの片面にＣｕを蒸著してパターニングして形成したフ
ィルム基板に金バンプ付きＩＣをフェイスダウンで実装
していた。液晶駆動用ドライバＩＣのバンプは７０ミク
ロンピッチが標準的であり、４０ミクロンピッチ台も量
産している。ピン数は１００程度から多いもので５００
ピン近い数である。フィルム基板はファインパターンに
対応するために薄厚のＣｕ箔を用いる。４〜１１μｍ程
度である。ファインパターンを形成するには薄いほど有
利である。
【０００３】ＩＣの実装方法は大きく２つある。一つは
異方性導電膜で、例えば厚み３０ミクロンの主成分がエ
ポキシ接着剤でＢステージまで硬化したフィルムに、プ
ラスチックにＮｉとＡｕをメッキし更に絶縁皮膜を形成
した３．５μｍの導電粒子を分散したもので、フィルム
基板またはＩＣに異方性導電膜を仮付けし、ＩＣとフィ
ルム基板を位置合わせして１７０〜１９０℃に加熱し、
圧力をかけて１０〜２０秒かけて硬化する。この時ＩＣ
に形成したＡｕバンプと基板のパターンの間に導電粒子
が挟まり更にその絶縁皮膜が溶けて接続する。この時同
時に上記エポキシ接着剤が硬化することで、接続が保持
できる。
異方性導電膜で、例えば厚み３０ミクロンの主成分がエ
ポキシ接着剤でＢステージまで硬化したフィルムに、プ
ラスチックにＮｉとＡｕをメッキし更に絶縁皮膜を形成
した３．５μｍの導電粒子を分散したもので、フィルム
基板またはＩＣに異方性導電膜を仮付けし、ＩＣとフィ
ルム基板を位置合わせして１７０〜１９０℃に加熱し、
圧力をかけて１０〜２０秒かけて硬化する。この時ＩＣ
に形成したＡｕバンプと基板のパターンの間に導電粒子
が挟まり更にその絶縁皮膜が溶けて接続する。この時同
時に上記エポキシ接着剤が硬化することで、接続が保持
できる。
【０００４】もう一つは、Ａｕ−Ｓｎ接続である。フィ
ルム基板のパターンにＳｎを無電解メッキで約０．３ミ
クロン形成しておき、ＩＣに形成したＡｕバンプを熱圧
着してＡｕとＳｎの金属共晶で接続する。熱圧着は約４
００℃２〜３秒で接続が完了する。この電子回路装置を
用いて、液晶パネルに接続し表示装置は完成する。表示
装置は液晶パネルに限るものではなく、プラズマディス
プレイやＦＥＤでも良い。
ルム基板のパターンにＳｎを無電解メッキで約０．３ミ
クロン形成しておき、ＩＣに形成したＡｕバンプを熱圧
着してＡｕとＳｎの金属共晶で接続する。熱圧着は約４
００℃２〜３秒で接続が完了する。この電子回路装置を
用いて、液晶パネルに接続し表示装置は完成する。表示
装置は液晶パネルに限るものではなく、プラズマディス
プレイやＦＥＤでも良い。
【０００５】
【発明が解決しようとする課題】携帯型の電子機器の小
型化及び多機能による高密度実装は、急速に進んでい
る。フィルム基板は、片面では実装密度を上げるには限
界がある。そのため、両面配線のフィルム基板を採用し
なければならない。両面配線のフィルム基板を用いＩＣ
を実装した場合、ＩＣと接続するパターンの裏面に複数
の信号パターンが形成してある部分で、ＩＣとフィルム
基板の接続不良が多発した。
型化及び多機能による高密度実装は、急速に進んでい
る。フィルム基板は、片面では実装密度を上げるには限
界がある。そのため、両面配線のフィルム基板を採用し
なければならない。両面配線のフィルム基板を用いＩＣ
を実装した場合、ＩＣと接続するパターンの裏面に複数
の信号パターンが形成してある部分で、ＩＣとフィルム
基板の接続不良が多発した。
【０００６】また、Ａｕ−Ｓｎ接続の場合は、ＩＣと接
続部の裏面にパターンがあるとフィルムが波状に変形し
ＩＣのエッジとこの波状に変形した部分にあるパターン
がショートする不良が多発した。このような、電子回路
装置を用いては、表示装置は非常に高価なものとなって
しまう。本発明は、この問題を解決するものである。
続部の裏面にパターンがあるとフィルムが波状に変形し
ＩＣのエッジとこの波状に変形した部分にあるパターン
がショートする不良が多発した。このような、電子回路
装置を用いては、表示装置は非常に高価なものとなって
しまう。本発明は、この問題を解決するものである。
【０００７】
【課題を解決するための手段】本間題を解決するため
に、少なくともフィルムの両面にパターンが形成してあ
るフィルム基板にＩＣをフェイスダウン実装した電子回
路装置及びそれを用いた表示装置において、フィルム基
板のＩＣ接続部は、フィルム上のＣｕにメッキしたパタ
ーンが形成してあるが、裏面の場合Ｃｕと更にレジスト
を被覆してある。レジストは一般的に１０ミクロン程度
でＣｕは例えば８ミクロンであるとき、このレジストは
Ｃｕ８ミクロンをレベリングできない。また、レジスト
は厚くするほどそれ自体の厚みむらが大きくなるため、
厚みを均一にできない。
に、少なくともフィルムの両面にパターンが形成してあ
るフィルム基板にＩＣをフェイスダウン実装した電子回
路装置及びそれを用いた表示装置において、フィルム基
板のＩＣ接続部は、フィルム上のＣｕにメッキしたパタ
ーンが形成してあるが、裏面の場合Ｃｕと更にレジスト
を被覆してある。レジストは一般的に１０ミクロン程度
でＣｕは例えば８ミクロンであるとき、このレジストは
Ｃｕ８ミクロンをレベリングできない。また、レジスト
は厚くするほどそれ自体の厚みむらが大きくなるため、
厚みを均一にできない。
【０００８】ＩＣ接続は異方性導電膜の場合、導電粒子
が３．５μｍであるためそれ以下の平行度で圧着しなけ
ればならない。Ａｕ−Ｓｎもほぼ同等である。そこで、
該フィルム基板のＩＣを接続するパターンと対するその
裏面にはパターンを形成していないかもしくは全体にパ
ターンを配置したことで、ＩＣ接続部のフィルム基板の
厚みを一定して、接続不良を解決した。
が３．５μｍであるためそれ以下の平行度で圧着しなけ
ればならない。Ａｕ−Ｓｎもほぼ同等である。そこで、
該フィルム基板のＩＣを接続するパターンと対するその
裏面にはパターンを形成していないかもしくは全体にパ
ターンを配置したことで、ＩＣ接続部のフィルム基板の
厚みを一定して、接続不良を解決した。
【０００９】また、Ａｕ−Ｓｎ接続の場合、波状の変形
はポリイミドの熱膨張率とＣｕの熱膨張率の違いにより
発生する。そこで、該フィルム基板のＩＣを接続するパ
ターンと対するその裏面のパターンを、ＩＣの外形より
少なくとも０．５ｍｍ以上距離をおいて配置することで
解決した。更に、ＩＣエッジとフィルム基板のパターン
のショート問題を完全に解決するために、ＩＣの外形と
重なる位置に絶縁レジストを形成した。
はポリイミドの熱膨張率とＣｕの熱膨張率の違いにより
発生する。そこで、該フィルム基板のＩＣを接続するパ
ターンと対するその裏面のパターンを、ＩＣの外形より
少なくとも０．５ｍｍ以上距離をおいて配置することで
解決した。更に、ＩＣエッジとフィルム基板のパターン
のショート問題を完全に解決するために、ＩＣの外形と
重なる位置に絶縁レジストを形成した。
【００１０】上記のように構成したフィルム基板を用い
ることで、ＩＣを高い歩留まりで実装することができ、
更に高い信頼性が可能となる。
ることで、ＩＣを高い歩留まりで実装することができ、
更に高い信頼性が可能となる。
【００１１】
【発明の実施の形態】以下に本発明の実施例を図面に基
づいて説明する。図１は本発明の第１の実施例のフィル
ム基板の図である。フィルム基板のＩＣの実装エリア５
の裏面には、ＩＣを接続する端子部全体にダミーパター
ン６を配置した。信号パターン２はこれを避けてレイア
ウトしている。特に問題がない場合は、ダミーパターン
６に信号パターン２を接続しても良い。これによりＩＣ
接続部のフィルム基板は均一な厚みとなり、異方性導電
膜または、Ａｕ−Ｓｎ接続で安定した接続を得ることが
できた。
づいて説明する。図１は本発明の第１の実施例のフィル
ム基板の図である。フィルム基板のＩＣの実装エリア５
の裏面には、ＩＣを接続する端子部全体にダミーパター
ン６を配置した。信号パターン２はこれを避けてレイア
ウトしている。特に問題がない場合は、ダミーパターン
６に信号パターン２を接続しても良い。これによりＩＣ
接続部のフィルム基板は均一な厚みとなり、異方性導電
膜または、Ａｕ−Ｓｎ接続で安定した接続を得ることが
できた。
【００１２】更に、コンデンサや抵抗などのチップ部品
や半導体パッケージをＳＭＴで実装し、更に液晶パネル
に接続することで表示装置は完成する。図２は本発明の
第２の実施例のフィルム基板の図である。フィルム基板
のＩＣの実装エリア５の裏面には、ＩＣを接続する端子
部全体にパターンを配置していない。信号パターン２は
これを避けてレイアウトしている。
や半導体パッケージをＳＭＴで実装し、更に液晶パネル
に接続することで表示装置は完成する。図２は本発明の
第２の実施例のフィルム基板の図である。フィルム基板
のＩＣの実装エリア５の裏面には、ＩＣを接続する端子
部全体にパターンを配置していない。信号パターン２は
これを避けてレイアウトしている。
【００１３】これによりＩＣ接続部のフィルム基板は均
一な厚みとなり、異方性導電膜または、Ａｕ−Ｓｎ接続
で安定した接続を得ることができた。必要なければＩＣ
を接続する端子部５の裏面にはレジストを形成しないほ
うがより良い。更に、コンデンサや抵抗などのチップ部
品や半導体パッケージをＳＭＴで実装し、更に液晶パネ
ルに接続することで表示装置は完成する。
一な厚みとなり、異方性導電膜または、Ａｕ−Ｓｎ接続
で安定した接続を得ることができた。必要なければＩＣ
を接続する端子部５の裏面にはレジストを形成しないほ
うがより良い。更に、コンデンサや抵抗などのチップ部
品や半導体パッケージをＳＭＴで実装し、更に液晶パネ
ルに接続することで表示装置は完成する。
【００１４】図３は本発明の第３の実施例のフィルム基
板の図である。この実施例では、Ａｕ−Ｓｎ接続でＩＣ
とフィルム基板を接続する。フィルム基板のＩＣの実装
エリア５の裏面には、ＩＣ外形より０．５ｍｍの距離で
パターン２を配置していない。Ａｕ−Ｓｎ接続でＩＣを
フィルム基板に４００℃３秒で熱圧着しても、フィルム
基板に波状の変形がない。
板の図である。この実施例では、Ａｕ−Ｓｎ接続でＩＣ
とフィルム基板を接続する。フィルム基板のＩＣの実装
エリア５の裏面には、ＩＣ外形より０．５ｍｍの距離で
パターン２を配置していない。Ａｕ−Ｓｎ接続でＩＣを
フィルム基板に４００℃３秒で熱圧着しても、フィルム
基板に波状の変形がない。
【００１５】この波状の変形はＩＣが長いほど大きい。
そのため、パターンは接続部より離すほど良くなる。Ｉ
Ｃエッジとのショート問題は発生しない。この後アンダ
ーフィルを注入し硬化した場合、アンダーフィルの硬化
収縮で波状の変形がある場合ショートする場合がある。
また高温高湿でリークする場合があるが、その波状の変
形がないため、安定した歩留まりと高い信頼性を得るこ
とができた。更に、コンデンサや抵抗などのチップ部品
や半導体パッケージをＳＭＴで実装し、更に液晶パネル
に接続することで表示装置は完成する。
そのため、パターンは接続部より離すほど良くなる。Ｉ
Ｃエッジとのショート問題は発生しない。この後アンダ
ーフィルを注入し硬化した場合、アンダーフィルの硬化
収縮で波状の変形がある場合ショートする場合がある。
また高温高湿でリークする場合があるが、その波状の変
形がないため、安定した歩留まりと高い信頼性を得るこ
とができた。更に、コンデンサや抵抗などのチップ部品
や半導体パッケージをＳＭＴで実装し、更に液晶パネル
に接続することで表示装置は完成する。
【００１６】図４は本発明の第４の実施例のフィルム基
板の図である。この実施例では、Ａｕ−Ｓｎ接続でＩＣ
ｌとフィルム基板を接続する。フィルム基板のＩＣｌの
実装エリア５の裏面にはＩＣｌの外形より０．５ｍｍの
間隔を置いて信号パターン２を配置していない。更にＩ
Ｃｌと接続する面のパターンには、ＩＣｌのエッジと重
なる部分にレジスト４を形成した。精度が必要なため、
写真法で形成する。これによりＩＣエッジとパターンと
のショートは完全に防止でき高い歩留まりと信頼性を得
ることができた。これは、両面配線のフィルム基板だけ
ではなく、片面配線のフィルム基板でも効果がある。更
に、コンデンサや抵抗などのチップ部品や半導体パッケ
ージをＳＭＴで実装し、更に液晶パネルに接続すること
で表示装置は完成する。
板の図である。この実施例では、Ａｕ−Ｓｎ接続でＩＣ
ｌとフィルム基板を接続する。フィルム基板のＩＣｌの
実装エリア５の裏面にはＩＣｌの外形より０．５ｍｍの
間隔を置いて信号パターン２を配置していない。更にＩ
Ｃｌと接続する面のパターンには、ＩＣｌのエッジと重
なる部分にレジスト４を形成した。精度が必要なため、
写真法で形成する。これによりＩＣエッジとパターンと
のショートは完全に防止でき高い歩留まりと信頼性を得
ることができた。これは、両面配線のフィルム基板だけ
ではなく、片面配線のフィルム基板でも効果がある。更
に、コンデンサや抵抗などのチップ部品や半導体パッケ
ージをＳＭＴで実装し、更に液晶パネルに接続すること
で表示装置は完成する。
【００１７】
【発明の効果】本発明は以上説明したように、上記のよ
うに構成した両面配線のフィルム基板を用いたＩＣをフ
ェイスダウン実装は高い歩留まりと信頼性を得ることが
でき、安価な電子回路装置及び液晶表示装置を提供でき
るようになった。
うに構成した両面配線のフィルム基板を用いたＩＣをフ
ェイスダウン実装は高い歩留まりと信頼性を得ることが
でき、安価な電子回路装置及び液晶表示装置を提供でき
るようになった。
【図面の簡単な説明】
【図１】本発明による第１の実施例のフィルム基板のＩ
Ｃを接続する裏面の上面図
Ｃを接続する裏面の上面図
【図２】本発明による第２の実施例のフィルム基板のＩ
Ｃを接続する裏面の上面図
Ｃを接続する裏面の上面図
【図３】本発明による第３の実施例のフィルム基板のＩ
Ｃを接続する裏面の上面図
Ｃを接続する裏面の上面図
【図４】本発明による第４の実施例のＩＣとフィルム基
板の側面図
板の側面図
【図５】従来技術のフィルム基板のＩＣを接続する裏面
の上面図
の上面図
【図６】従来技術のフィルム基板のＩＣを接続するパタ
ーンの上面図
ーンの上面図
【図７】従来技術のＩＣとフィルム基板の側面図
１ ＩＣ ２ 信号パターン ３ ポリイミドフィルム ４ レジスト ５ 実装エリア ６ ダミーパターン
Claims (2)
- 【請求項１】 フィルムの両面にパターンを有するフィ
ルム基板表にＩＣをフェイスダウン実装した電子回路装
置において、 前記フィルム基板の裏面で、前記該ＩＣを実装するエリ
ア全体を含む領域の全面にダミーパターンを形成したこ
とを 特徴とする電子回路装置。 - 【請求項２】 フィルムの両面にパターンを有するフィ
ルム基板表にＩＣをフェイスダウン実装した電子回路装
置において、 前記フィルム表面に、前記ＩＣの外周部と重なる位置に
前記ＩＣと前記パターンとのショートを防止するための
レジストを形成した ことを特徴とする電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272357A JP3026205B1 (ja) | 1998-09-25 | 1998-09-25 | 電子回路装置及び表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272357A JP3026205B1 (ja) | 1998-09-25 | 1998-09-25 | 電子回路装置及び表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3026205B1 true JP3026205B1 (ja) | 2000-03-27 |
| JP2000100877A JP2000100877A (ja) | 2000-04-07 |
Family
ID=17512762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10272357A Expired - Lifetime JP3026205B1 (ja) | 1998-09-25 | 1998-09-25 | 電子回路装置及び表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3026205B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3727273B2 (ja) | 2002-01-18 | 2005-12-14 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US7646095B2 (en) | 2003-09-30 | 2010-01-12 | Panasonic Corporation | Semiconductor device |
-
1998
- 1998-09-25 JP JP10272357A patent/JP3026205B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000100877A (ja) | 2000-04-07 |
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