JP2019102546A - チップオンフィルム型半導体装置 - Google Patents

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Abstract

【課題】両面配線型テープキャリアを用いたチップオンフィルム型半導体装置であって、第1配線群の配線と半導体チップの半導体接続端子との接合状態を確実に確認することができ、これにより、品質的に良好な製品を提供することができるチップオンフィルム型半導体装置を提供する。【解決手段】光透過な絶縁フィルムと、絶縁フィルムの第1面上に形成される複数の配線を備える第1配線群と、絶縁フィルムの第1面とは反対側の第2面上に形成される複数の光非透過な配線を備える第2配線群と、第1面上に実装される半導体チップとを備え、第1配線群の配線と半導体チップの半導体接続端子とがそれぞれ接合部で接合されたチップオンフィルム型半導体装置は、第2面の、接合部に対応する箇所に、第2配線群の配線が存在しない非配線領域が設けられている。【選択図】図2

Description

本発明は、チップオンフィルム(COF:Chip On Film)型半導体装置の構造に関し、特に両面配線型テープキャリアの特徴的な配線デザインと、後の組立工程とに関連する。
チップオンフィルム型半導体装置は、例えば、携帯電話機等の携帯端末装置のディスプレイを駆動させるための半導体装置として使用されている。
一般的に、チップオンフィルム型半導体装置に使用されるテープキャリアは、絶縁フィルム上に複数の配線パターンが形成された構造となっている。
図10は、片面配線型テープキャリア210を用いたチップオンフィルム型半導体装置200の一例を示す概略断面図である。図11は、図10に示すチップオンフィルム型半導体装置200をテープキャリアのチップ実装面とは反対側から視た概略底面図である。
片面配線型テープキャリア210を用いたチップオンフィルム型半導体装置200は、図10に示すように、絶縁フィルム1、第1配線群1a、第1保護層2a、半導体チップ3および樹脂4から構成されている。第1保護層2aは、第1配線群1aの配線11〜111を絶縁、保護することを目的としたものである。半導体チップ3には、半導体接続端子3a〜3aが設けられている。樹脂4は、第1配線群1aの配線11〜11と半導体チップ3の半導体接続端子3a〜3aとの接合部10〜10を保護、固定することを目的としたものである。
チップオンフィルム型半導体装置200に使用される絶縁フィルム1、第1保護層2a、樹脂4については、光の透過性がある材料を採用する場合が多い。その理由は、絶縁フィルム1に半導体チップ3を実装して樹脂4を封止した後にでも、テープキャリアのチップ実装面(半導体チップ3を実装した面)とは反対側の面から、第1配線群1aの配線11〜11と半導体接続端子3a〜3aとの接合状態や接合ずれを、透過して確認することを可能とするためである。
第1配線群1aの配線11〜11と半導体接続端子3a〜3aとの接合状態や接合ずれを確認できることは、製品の生産時、品質的に安定した製品を製造するために非常に重要である。
片面配線型テープキャリア210の場合、図10および図11に示すように、チップ実装面とは反対側の面から、絶縁フィルム1を透過する。これにより、第1配線群1aの配線11〜11と半導体接続端子3a〜3aとの接合状態の確認が可能である。従って、製品の生産時に、第1配線群1aの配線11〜11と半導体接続端子3a〜3aとの接合状態をモニタリングすることは容易である。
この点に関し、特許文献1は、テープキャリアと表示パネルの実装において、表示パネルにリードが無いリード抜き部と、テープキャリアのダミー配線が重なるように実装を行い、表示パネル側からテープキャリアのダミー配線を観察して、異方性導電フィルム(ACF)のつぶれ具合等から、ACFの接続状態を確認することが記載されている。
特開2001−318620号公報
ところで、近年、携帯電話機等の携帯端末装置の小型化、表示画面の高精細化が進んでいることに伴い、テープキャリアも小型化、多出力化が要求されている。
これに対応するために、多出力化を図る方法として、配線パターンのファインピッチ化が進められてきた。しかし、配線加工技術およびアセンブリ技術に限界があった。このため、現在は、テープキャリアとして両面配線型テープキャリアを使用することにより多出力化が進められている。
図12は、両面配線型テープキャリア310を用いた従来のチップオンフィルム型半導体装置300の一例を示す概略断面図である。図13は、図12に示すチップオンフィルム型半導体装置300をテープキャリアのチップ実装面とは反対側から視た概略底面図である。
両面配線型テープキャリア310を用いた従来のチップオンフィルム型半導体装置300は、図12および図13に示すように、両面配線型テープキャリア310表面上の有効領域を最大限に活用するために、図10および図11の構成に加えて、チップ実装面とは反対側の面に第2配線群1bおよび第2保護層2bを備えている。第2保護層2bは、第2配線群1bの配線12〜12を絶縁、保護することを目的としたものである。第2保護層2bも第1保護層2aと同じ材料で形成されている。
このような両面配線型テープキャリア310は、チップ実装面とは反対側の面にも、第2配線群1bが形成されている。両面配線型テープキャリア310は、半導体チップ3を実装した後に、透過性がない第2配線群1bの配線12〜12が存在する。第2配線群1bの配線12〜12は、接合部10〜10の少なくとも1つ(この例では全て)に対応する箇所(重なる箇所)の配設されている。このため、第2配線群1bの配線12〜12が邪魔になって、テープキャリアのチップ実装面とは反対側の面から、第1配線群1aの配線11〜11と半導体接続端子3a〜3aとの接合状態が確認できないという課題がある。
このように、両面配線型テープキャリア310のチップ実装面とは反対側の接合部10〜10に対応する箇所に第2配線群1bが存在する場合、第1配線群1aの配線11〜11と半導体接続端子3a〜3aとの接合状態、接合ズレが生産時にモニタリングできず、従って、品質的に良好な製品を提供することができない恐れがある。
本発明は、以上のような従来の課題に鑑み、両面配線型テープキャリアを用いたチップオンフィルム型半導体装置であって、第1配線群の配線と半導体チップの半導体接続端子との接合状態を確実に確認することができ、これにより、品質的に良好な製品を提供することができるチップオンフィルム型半導体装置を提供することを目的とする。
前記課題を解決するために、本発明に係るチップオンフィルム型半導体装置は、光透過な絶縁フィルムと、上記絶縁フィルムの第1面上に形成される複数の配線を備える第1配線群と、上記絶縁フィルムの上記第1面とは反対側の第2面上に形成される複数の光非透過な配線を備える第2配線群と、上記第1面上に実装される半導体チップとを備え、上記第1配線群の配線と上記半導体チップの半導体接続端子とがそれぞれ接合部で接合されたチップオンフィルム型半導体装置であって、上記第2面の、上記接合部に対応する少なくとも1つの箇所に、上記第2配線群の配線が存在しない非配線領域が設けられていることを特徴とする。
本発明によると、第1配線群の配線と半導体チップの半導体接続端子との接合状態を確実に確認することができ、これにより、品質的に良好な製品を提供することが可能となる。
両面配線型テープキャリアを用いた実施の形態1に係るチップオンフィルム型半導体装置の一例を示す概略断面図である。 図1に示すチップオンフィルム型半導体装置をテープキャリアのチップ実装面とは反対側から視た概略底面図である。 図2に示す接合部部分を拡大して示す拡大底面図である。 実施の形態2に係るチップオンフィルム型半導体装置の一例を示す概略断面図である。 実施の形態3に係るチップオンフィルム型半導体装置の一例の非配線領域および第2配線群部分を拡大して示す拡大底面図である。 実施の形態4に係るチップオンフィルム型半導体装置の一例をテープキャリアのチップ実装面とは反対側から視た概略底面図である。 図6に示す非配線領域および第2配線群部分を拡大して示す拡大底面図である。 実施の形態5に係るチップオンフィルム型半導体装置の一例をテープキャリアのチップ実装面とは反対側から視た概略底面図である。 図8に示す非配線領域および第2配線群部分を拡大して示す拡大底面図である。 片面配線型テープキャリアを用いたチップオンフィルム型半導体装置の一例を示す概略断面図である。 図10に示すチップオンフィルム型半導体装置をテープキャリアのチップ実装面とは反対側から視た概略底面図である。 両面配線型テープキャリアを用いた従来のチップオンフィルム型半導体装置の一例を示す概略断面図である。 図12に示すチップオンフィルム型半導体装置をテープキャリアのチップ実装面とは反対側から視た概略底面図である。
以下、本発明に係る実施の形態について図面を参照しながら説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。従って、それらについての詳細な説明は繰り返さない。
〔実施の形態1〕
図1は、両面配線型テープキャリア110を用いた実施の形態1に係るチップオンフィルム型半導体装置100の一例を示す概略断面図である。図2は、図1に示すチップオンフィルム型半導体装置100をテープキャリアのチップ実装面とは反対側から視た概略底面図である。
両面配線型テープキャリア110を用いた本実施の形態1に係るチップオンフィルム型半導体装置100は、絶縁フィルム1、第1配線群1a(第1配線層)、第2配線群1b(第2配線層)、第1保護層2a、第2保護層2b、半導体チップ3および樹脂4から構成されている。第1保護層2aは、第1配線群1aを覆うように形成されている。第1保護層2aは、第1配線群1aの配線11〜11を絶縁、保護する事を目的としたものである。第2保護層2bは、第2配線群1bを覆うように形成されている。第2保護層2bは、第2配線群1bの配線12〜12を絶縁、保護することを目的としたものである。半導体チップ3は、第1面101上に実装さている。半導体チップ3には、半導体接続端子3a〜3aが設けられている。第1配線群1aの配線11〜11と半導体チップ3の半導体接続端子3a〜3aとはそれぞれ接合部10〜10で接合されている。樹脂4は、第1配線群1aの配線11〜11と半導体チップ3の半導体接続端子3a〜3aとの接合部10〜10を保護、固定することを目的としたものである。なお、絶縁フィルム1、第1配線群1a、第2配線群1b、第1保護層2a、第2保護層2bおよび樹脂4の材質等は、図12および図13に示す従来のものと同様のものであり、ここでは説明を省略する。
光透過な絶縁フィルム1の第1面101上には、複数の配線11〜11を備える第1配線群1aが形成されている。絶縁フィルム1の第1面101とは反対側の第2面102上には、複数の光非透過な配線12〜12を備える第2配線群1bが形成されている。
そして、第2面102の、接合部10〜10に対応する少なくとも1つの箇所に、第2配線群1bの配線12〜12が存在しない非配線領域5(非配線部)が設けられている。
本実施の形態によれば、第2面102において接合部10〜10に対応する少なくとも1つの箇所に設けられる非配線領域5は、第2配線群1bの配線12〜12が存在しない領域である。従って、非配線領域5において第2配線群1bが形成されている第2面102から、第1配線群1aの配線11〜11と半導体接続端子3a〜3aとの接合状態を確実に確認することができる。これにより、品質的に良好な製品を提供することができる。すなわち、非配線領域5は、第2面102から絶縁フィルム1を透過して、少なくとも1つの接合部10を認識するための領域とすることができる。
詳しくは、第2配線群1bの配線12〜12は、非配線領域5を除く第1配線群1aの配線11〜11に対応する箇所(重なる箇所)に配設されている。非配線領域5は、第2配線群1bの一部の配線12〜12が1つの接合部または連続する2つ以上の接合部を避けるための領域である。第2面102には、第2配線群1bの配線パターンが非配線領域5から退避するように形成されている。これにより、非配線領域5において第2配線群1bが形成されている第2面102から、1つの接合部または連続する2つ以上の接合部(この例では連続する2つの接合部10,10)を確実に認識することができる。従って、第1配線群1aの配線11〜11と半導体接続端子3a〜3aとの接合状態を確実に確認することができる。
なお、第2保護層2bの光透過性が低く接合部10〜10を確認し難い場合は、高光度、高精細のカメラ(例えばCCDカメラ)や、高感度のカメラ(例えば赤外線カメラ)で確認する方法と組合せることができる。こうすることで、接合部10〜10の認識しやすくすることができる。
また、非配線領域5は、複数箇所に設けられていてもよい。この場合、それぞれの非配線領域5において第2配線群1bが形成されている第2面102から、1つの接合部または連続する2つ以上の接合部を確実に認識することができる。
図3は、図2に示す接合部10部分を拡大して示す拡大底面図である。図3に示すように、第2配線群1bが配設されるフィルム面(第2面102)から透過して第1配線群1aを確認した場合、半導体接続端子3aの幅d1は、接合される第1配線群1aの配線11の幅d2より大きい。そうすると、接合部10において、半導体接続端子3aが第1配線群1aの配線11からはみ出して確認される。図3において、幅方向Hにおける両側のはみ出し量をそれぞれα,βと記載している。これらのはみ出し量α,βを確認することにより、第1配線群1aの配線11が半導体接続端子3aの幅方向Hにおける中央に接合しているか否かを確認することができる。はみ出し量α,βが等しい、もしくは、はみ出し量α,βの差が許容範囲内であれば、第1配線群1aの配線11が半導体接続端子3aの中央または略中央に接合していると判断することができる。これにより、位置ずれ等が発生していない良好な接合状態と確認することができる。
さらに次のような接合状態の確認も可能である。すなわち、一般的に、半導体接続端子3aは金(Au)からなるものを使用することができる。第1配線群1aは、銅(Cu)からなる配線に錫(Sn)メッキが施されたものを使用することができる。この場合、熱と圧力とにより金(Au)と錫(Sn)との共晶を形成することができる。これにより、第1配線群1aの配線11と半導体接続端子3aとを強固に接続することができる。その際、共晶量の過多によって、第1配線群1aの配線11と半導体接続端子3aとの接合状態の判断を行うことが可能となる。
生産時のモニタリング上、複数箇所の非配線領域5〜5により、複数箇所の接合状態を確認すれば、より安定した製品の製造を行うことが可能となる。
半導体チップ3は、この例では、長方形状のものとさている。ところで、長方形状の半導体チップ3の長手方向Nにおける両端付近の接合部10は、半導体チップ3と両面配線型テープキャリア110との熱膨張率の差の影響を受けやすい。そうすると、第1配線群1aの配線11〜11と半導体接続端子3a〜3aとの接合ずれが発生しやすい。
このため、非配線領域5は、半導体チップ3の長手方向Nにおける少なくとも一方の端部の所定の領域γ1(端から所定の距離内側の領域)(図2参照)の1または2以上の接合部10に対応する箇所に設けることが望ましい。こうすることで、半導体チップ3の長手方向Nにおける端部付近にて接合状態を確認することができる。これにより、長方形状の半導体チップ3の長手方向Nにおける両端付近で熱膨張率の差の影響を受けやすい接合部10の接合状態を確実に確認することができる。また、非配線領域5は、長手方向Nにおける中央部の所定の領域γ2(中央を含む領域)(図2参照)の1または2以上の接合部10に対応する箇所に設けることが望ましい。こうすることで、半導体チップ3の長手方向Nにおける中央付近にて接合状態を確認することができる。これにより、接合部10〜10全体の接合状態について把握(推測)をすることが可能となる。
図2に示す例では、点線で示される半導体チップ3において、接合部10〜10が長辺に沿って並設されている。非配線領域5〜5は、半導体チップ3の長手方向Nにおける両端部の所定の領域γ1,γ1と中央部の所定の領域γ2とに設けられている。
半導体チップ3の長手方向Nにおける両端部の所定の領域γ1,γ1のうち少なくとも一方の非配線領域5は、半導体チップ3の短辺に一番近い接合部10が確認できるように配設することが望ましい。
図2に示す例では、右端の非配線領域5は、半導体チップ3の短辺から一番近い接合部10と二番目に近い接合部10とが確認できるように配設されている。左端の非配線領域5は、半導体チップ3の短辺から二番目に近い接合部10と三番目に近い接合部10とが確認できるように配設されている。
この例では、半導体チップ3の短辺から一番目および二番目に近い接合部10,10並びに二番目および三番目に近い接合部10,10を確認できるようにしているが、確認部分は両端付近であれば、特に限定されるものではない。例えば、非配線領域5は、半導体チップ3の長手方向Nにおける少なくとも一方の端から接合部10が10個以内の箇所、もしくは、半導体チップ3の長手方向Nにおける少なくとも一方の端から半導体チップ3の長辺の長さL(図2参照)の1/10以内の箇所に設けることが望ましい。
〔実施の形態2〕
図4は、実施の形態2に係るチップオンフィルム型半導体装置100の一例を示す概略断面図である。
実施の形態2に係るチップオンフィルム型半導体装置100は、図4に示すように、実施の形態1に係るチップオンフィルム型半導体装置100において、第2保護層2bの非配線領域5の箇所を開口する開口部6を設けたものである。
第2保護層2bは、非配線領域5〜5で開口されている。これにより、非配線領域5において第2配線群1bが形成されている第2面102から、1つの接合部または連続する2つ以上の接合部(この例では連続する2つの接合部10,10)をさらに確実に確認することができる。
このように、非配線領域5に開口部6を設けることにより、接合部10を確認するために関与する部材として透過性が高い絶縁フィルム1および樹脂4のみとなる。このため、高光度、高精細のカメラ(例えばCCDカメラ)や、高感度のカメラ(例えば赤外線カメラ)を使用することなく接合部10〜10を確実に確認することができる。
〔実施の形態3〕
図5は、実施の形態3に係るチップオンフィルム型半導体装置100の一例の非配線領域5および第2配線群1b部分を拡大して示す拡大底面図である。
図5に示すように、非配線領域5は、接合部10,10を確認可能な付近で第2配線群1bの配線12〜12を曲げて形成している。こうすることで、ダミー配線や、未配線領域を設ける必要がなく、有効端子を最大限に配設することができる。
図5に示す例では、非配線領域5を避けるように配線12〜12を屈曲させた第2配線群1bの一例を示している。詳しくは、第2配線群1bの配線12〜12は、非配線領域5の周辺でのピッチPa〜Paをそれ以外のピッチPb〜Pbよりも狭くしている。この場合、例えば、各ピッチPa〜Paの寸法を同一もしくは略同一および/または異なる寸法とすることができる。各ピッチPb〜Pbの寸法を同一もしくは略同一寸法とすることができる。
〔実施の形態4〕
図6は、実施の形態4に係るチップオンフィルム型半導体装置100の一例をテープキャリアのチップ実装面とは反対側から視た概略底面図である。図7は、図6に示す非配線領域5および第2配線群1b部分を拡大して示す拡大底面図である。
図6および図7に示すように、少なくとも半導体チップ3に対応する第2配線群1bの配線12〜12は、直線状に互いに平行または略平行に形成されている。そして、第2配線群1bの配線12〜12のうち非配線領域5を形成する配線12a,12aのピッチPc(図7参照)は、非配線領域5を形成しない配線12b〜12bのピッチPd〜Pd(図7参照)より広くなっている。こうすることで、非配線領域5を形成しない配線12b〜12b全体のピッチPd〜Pdは狭くなるが、実施の形態3のように、非配線領域5を避けるための配線12〜12の曲がった部分をなくすことができ、これにより、配線作成時のエッチングを行いやすくすることができる。
図6および図7に示す例では、非配線領域5を避けるように配線12〜12全体を長手方向Nに平行移動させた第2配線群1bの一例を示している。詳しくは、第2配線群1bの配線12〜12は、非配線領域5に配線されないように、非配線領域5に隣接する2つの配線12a,12aのピッチPcをそれ以外の(非配線領域5に隣接しない)配線12b〜12bのピッチPd〜Pdよりも広くしている。この場合、例えば、各ピッチPd〜Pdの寸法を同一もしくは略同一寸法とすることができる。配線12aと配線12bとの間のピッチPeの寸法をピッチPdの寸法と同一もしくは略同一寸法とすることができる。
〔実施の形態5〕
図8は、実施の形態5に係るチップオンフィルム型半導体装置100の一例をテープキャリアのチップ実装面とは反対側から視た概略底面図である。図9は、図8に示す非配線領域5および第2配線群1b部分を拡大して示す拡大底面図である。
図8に示すチップオンフィルム型半導体装置100は、実施の形態4に係るチップオンフィルム型半導体装置100において、ダミー配線7を加えたものある。
ところで、非配線領域5を形成する配線12a,12aのピッチPcのように、配線12〜12のピッチに広い部分があると、配線12〜12上の第2保護層2bに応力が加わり、第2保護層2bにクラック等が発生する恐れがある。このため、実施の形態5に係るチップオンフィルム型半導体装置100では、非配線領域5を形成する配線12a,12a間(具体的には中央部)の非配線領域5を除く領域にダミー配線7を設けている。こうすることで、配線12〜12上の第2保護層2bに加わる応力を分散させることができる。これにより、第2保護層2bのクラック等の発生を抑制することができる。
〔その他の実施の形態〕
第1配線群1aおよび第2配線群1bの配線パターンは、実施の形態1から実施の形態5のものに限定されるものではなく、他の各種の配線パターンを採用することができる。
本発明は、以上説明した実施の形態に限定されるものではなく、他のいろいろな形で実施することができる。そのため、かかる実施の形態はあらゆる点で単なる例示にすぎず、限定的に解釈してはならない。本発明の範囲は請求の範囲によって示すものであって、明細書本文には、なんら拘束されない。さらに、請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内のものである。
1 絶縁フィルム
1a 第1配線群
1b 第2配線群
2a 第1保護層
2b 第2保護層(保護層の一例)
3 半導体チップ
3a 半導体接続端子
4 樹脂
5 非配線領域
6 開口部
7 ダミー配線
11 配線
12 配線
12a 配線
12b 配線
10 接合部
100 チップオンフィルム型半導体装置
101 第1面
102 第2面
110 両面配線型テープキャリア
200 チップオンフィルム型半導体装置
210 片面配線型テープキャリア
300 従来のチップオンフィルム型半導体装置
310 両面配線型テープキャリア
H 幅方向
L 長さ
N 長手方向
Pa ピッチ
Pb ピッチ
Pc ピッチ
Pd ピッチ
d1 幅
d2 幅
α はみ出し量
β はみ出し量
γ1 所定の領域
γ2 所定の領域

Claims (6)

  1. 光透過な絶縁フィルムと、
    上記絶縁フィルムの第1面上に形成される複数の配線を備える第1配線群と、
    上記絶縁フィルムの上記第1面とは反対側の第2面上に形成される複数の光非透過な配線を備える第2配線群と、
    上記第1面上に実装される半導体チップと
    を備え、上記第1配線群の配線と上記半導体チップの半導体接続端子とがそれぞれ接合部で接合されたチップオンフィルム型半導体装置であって、
    上記第2面の、上記接合部に対応する少なくとも1つの箇所に、上記第2配線群の配線が存在しない非配線領域が設けられている
    ことを特徴とするチップオンフィルム型半導体装置。
  2. 上記非配線領域は、上記第2面から上記絶縁フィルムを透過して、上記接合部を認識するための領域である
    ことを特徴とする請求項1に記載のチップオンフィルム型半導体装置。
  3. 上記第2配線群を覆うように形成されている保護層をさらに備え、
    上記保護層は、上記非配線領域で開口されている
    ことを特徴とする請求項1又は請求項2に記載のチップオンフィルム型半導体装置。
  4. 上記半導体チップは長方形状のものであり、
    上記非配線領域は、上記半導体チップの長手方向における少なくとも一方の端部の所定の領域にある上記接合部に対応する箇所に設けられている
    ことを特徴とする請求項1から請求項3までの何れか1つに記載のチップオンフィルム型半導体装置。
  5. 上記非配線領域は、上記第2配線群の配線を曲げて形成している
    ことを特徴とする請求項1から請求項4までの何れか1つに記載のチップオンフィルム型半導体装置。
  6. 上記第2配線群の配線のうち上記非配線領域を形成する配線のピッチは、上記非配線領域を形成しない配線のピッチより広い
    ことを特徴とする請求項1から請求項4までの何れか1つに記載のチップオンフィルム型半導体装置。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209141A (ja) * 2002-01-11 2003-07-25 Matsushita Electric Ind Co Ltd フレキシブル配線基板及び半導体素子の実装方法
JP2004193277A (ja) * 2002-12-10 2004-07-08 Sharp Corp 配線基板およびこれを有する電子回路素子
JP2005049662A (ja) * 2003-07-30 2005-02-24 Hitachi Displays Ltd 液晶表示装置
WO2007105763A1 (ja) * 2006-03-14 2007-09-20 Sharp Kabushiki Kaisha 回路基板、電子回路装置及び表示装置
JP2009182229A (ja) * 2008-01-31 2009-08-13 Nitto Denko Corp 配線回路基板およびその製造方法
CN101515576A (zh) * 2008-02-18 2009-08-26 奇景光电股份有限公司 膜上芯片封装结构、及其制造与组装方法
US20140327148A1 (en) * 2013-05-06 2014-11-06 Samsung Electronics Co., Ltd. Chip on film package including distributed via plugs

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4607281B2 (ja) 2000-05-10 2011-01-05 東芝モバイルディスプレイ株式会社 テープキャリアパッケージを備える平面表示装置
KR20030007904A (ko) 2000-06-06 2003-01-23 이케이씨 테크놀로지, 인코포레이티드 전자 재료 제조 방법
JP2005086098A (ja) * 2003-09-10 2005-03-31 Three M Innovative Properties Co チップオンフレックス(cof)テープ
JP2007335607A (ja) 2006-06-14 2007-12-27 Sharp Corp Icチップ実装パッケージ、及びこれを用いた画像表示装置
KR101726262B1 (ko) * 2015-01-02 2017-04-13 삼성전자주식회사 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치
US10170429B2 (en) * 2016-11-28 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming package structure including intermetallic compound
JP7202784B2 (ja) * 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209141A (ja) * 2002-01-11 2003-07-25 Matsushita Electric Ind Co Ltd フレキシブル配線基板及び半導体素子の実装方法
JP2004193277A (ja) * 2002-12-10 2004-07-08 Sharp Corp 配線基板およびこれを有する電子回路素子
JP2005049662A (ja) * 2003-07-30 2005-02-24 Hitachi Displays Ltd 液晶表示装置
WO2007105763A1 (ja) * 2006-03-14 2007-09-20 Sharp Kabushiki Kaisha 回路基板、電子回路装置及び表示装置
JP2009182229A (ja) * 2008-01-31 2009-08-13 Nitto Denko Corp 配線回路基板およびその製造方法
CN101515576A (zh) * 2008-02-18 2009-08-26 奇景光电股份有限公司 膜上芯片封装结构、及其制造与组装方法
US20140327148A1 (en) * 2013-05-06 2014-11-06 Samsung Electronics Co., Ltd. Chip on film package including distributed via plugs

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