WO2007018089A1 - 電源装置及びこれを用いた電気機器 - Google Patents

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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a power supply device that generates a desired output voltage from an input voltage, and an electric device using the same.
  • Patent Documents 1 and 2 include conventional DC stabilized power supply devices by the applicant of the present application.
  • Patent Document 1 includes an error amplifier that amplifies a difference voltage between a feedback voltage that fluctuates according to an output voltage and a predetermined reference voltage, and an output signal ( The switching of the output transistor is performed using the error voltage). More specifically, this DC-stabilized power supply device has a PWM [Pulse Width] with a duty according to the comparison result between the error voltage Verr and a predetermined slope voltage Vslp (slope waveform or triangular waveform). Modulation] signal is generated, and the on / off state of the output transistor is controlled using the PWM signal.
  • PWM Pulse Width
  • Patent Document 2 monitors the switch current that flows through the output transistor and the load current that flows through the load, together with the output voltage that enhances the responsiveness to steep load fluctuations.
  • Patent Document 1 Japanese Patent Laid-Open No. 7-336999
  • Patent Document 2 JP 2004-173353 A
  • the slope voltage V sip described above is not limited to the ground potential regardless of whether the device control method is the normal PWM control method or the current mode control method. It was generated on the basis of.
  • the error voltage Verr normally has a lower limit level of several [mV] to several tens [mV], depending on the ground potential, due to the circuit configuration of the error amplifier. Therefore, in the above-described conventional DC stabilized power supply device, there is a possibility that the duty of the PWM signal cannot be lowered to a desired value by being controlled by the lower limit level of the error voltage Verr, that is, there is a risk of falling into an over boosted state.
  • an object of the present invention is to provide a power supply device capable of performing appropriate duty control without causing oscillation or the like of the entire system, and an electric device using the same. To do.
  • a power supply device responds to its on-Z off control.
  • An output transistor that generates an output voltage from the input voltage; an error amplifier that generates an error voltage by amplifying a difference between a feedback voltage corresponding to the output voltage and a predetermined reference voltage; and the error voltage and the predetermined voltage
  • a PWM comparator that generates a PWM signal having a duty according to the comparison result by comparing the slope voltage of the output transistor; on-Z-off control means for performing on-Z-off control of the output transistor using the PWM signal; Offset means for constantly shifting the slope voltage to the positive side by a predetermined offset voltage so that the lower limit level of the slope voltage is higher than the lower limit level of the error voltage.
  • the power supply device includes an output transistor that generates an output voltage from an input voltage in accordance with the on-Z-off control; a difference between the feedback voltage corresponding to the output voltage and a predetermined reference voltage An error amplifier that amplifies the signal to generate an error voltage; a PWM comparator that generates a PWM signal having a duty according to the comparison result by comparing the error voltage with a predetermined slope voltage; and the PWM signal ON / OFF control means for performing ON / OFF control of the output transistor using the PWM comparator, wherein the PWM comparator is configured such that the lower limit level of the slope voltage is higher than the lower limit level of the error voltage.
  • the slope voltage is configured to always shift to the positive side by a predetermined offset voltage by the ground potential force (second configuration).
  • the PWM comparator has, as its input stage, first and second constant current sources each having one end connected to a power supply line; A first switch element connected between the other end of the constant current source and the ground line and controlled to be turned on and off according to the slope voltage; and between the other end of the second constant current source and the ground line And a second switch element that is on-off controlled according to the error voltage, and between the other end of the first constant current source and one end of the first switch element, or the first switch element.
  • An offset resistor connected between the other end of the switch element and the ground line, and by comparing the voltages appearing at the other ends of the first and second constant current sources, the PWM signal is The configuration to be generated (third configuration) is recommended.
  • the power supply device having the second or third configuration, as the on-Z off control means, an oscillator that generates a predetermined clock signal; the clock signal is input to a set end; A reset-priority SR flip-flop in which the PWM signal is input to a reset terminal; and a driver circuit that performs on-Z-off control of the output transistor using an output signal of the SR flip-flop.
  • a configuration (fourth configuration) including a switch circuit that controls whether or not the clock signal can be input to the SR flip-flop according to the level of a voltage and a predetermined threshold voltage is preferable.
  • the threshold voltage may be set to the same value as the offset voltage (fifth configuration).
  • the power supply device having any one of the first to fifth configurations includes an inductor having one end connected to the input voltage application end and the other end connected to one end of the output transistor; A diode connected to one end of the output transistor and having a force sword connected to the output voltage extraction end; one end connected to the output voltage extraction end and the other end connected to a reference voltage application end And a capacitor that boosts the input voltage to generate the output voltage (sixth configuration).
  • an electrical device is an electrical device including a battery that is a power source of the device and a power supply device that is an output conversion unit of the battery, and the power supply device includes: It is a configuration (seventh configuration) comprising a power supply device comprising any one of the first to sixth components.
  • FIG. 1 is a block diagram showing an embodiment of a mobile phone terminal according to the present invention.
  • FIG. 2 is a circuit diagram showing a configuration example of a positive booster circuit 2P.
  • FIG. 3 is a diagram for explaining a PWM operation of the positive booster circuit 2P.
  • FIG. 4 is a circuit diagram showing a configuration example of a PWM comparator PCMP.
  • FIG. 5 is a circuit diagram showing a configuration example of the switch circuit SW.
  • FIG. 6 is a diagram for explaining the efficiency improvement at light load.
  • FIG. 7 is a circuit diagram showing another configuration example of the positive booster circuit 2P.
  • FIG. 8 is a diagram for explaining the occurrence of an over-boosted state.
  • FIG. 1 is a block diagram showing an embodiment of a mobile phone terminal according to the present invention (particularly, a power supply system part to a CCD camera).
  • the mobile phone terminal of this embodiment includes a battery 1 as a device power supply, a system regulator IC2 as an output conversion means of the battery 1, and a CCD as an imaging means of the mobile phone terminal.
  • a camera module 3 Although not explicitly shown in the figure, the cellular phone terminal of the present embodiment has a transmission / reception circuit unit and a force unit as means for realizing the essential functions (communication function, etc.) in addition to the above components. Naturally, it has a microphone section, a display section, an operation section, a memory section, and the like.
  • the CCD camera module 3 has a plurality of drive voltages (for example, +15.)
  • the system regulator IC2 includes a positive booster circuit 2P that positively boosts the battery voltage Vbat (for example, 3.0 [V]) to a predetermined positive boost voltage VP (for example, +18 [V]).
  • a negative booster circuit 2M that negatively boosts the voltage Vbat to a predetermined negative boost voltage VM (for example, 8 [V]), and the battery voltage Vbat or!
  • first to nth regulator circuits (series regulator circuits) 2 l to 2n are provided.
  • the positive voltages VPl to VPn and the negative boost voltage VM are all supplied to the CCD camera module 3.
  • FIG. 2 is a circuit diagram (partly including a block diagram) showing a configuration example of the positive booster circuit 2P.
  • the positive booster circuit 2P of the present embodiment includes an N-channel field effect transistor. Nl, sense resistor Rs, error amplifier AMP1, amplifier AMP2, DC voltage source E1, soft start circuit SS, oscillator OSC, adder ADD, PWM comparator PCM P, reset priority SR
  • Nl sense resistor Rs
  • E1 soft start circuit
  • OSC oscillator OSC
  • adder ADD adder ADD
  • PWM comparator PCM P reset priority SR
  • external inductors T1 and ⁇ 2 are connected to the output inductor L1 and backflow prevention. It has a diode (Schottky barrier diode) D1, an output capacitor C1, and resistors R1 to R2.
  • the drain of the transistor N1 is connected to an external terminal (switch terminal) T1.
  • the source of transistor N1 is grounded via sense resistor Rs (several tens of [ ⁇ ⁇ ]).
  • the inverting input terminal (one) of the error amplifier AMP1 is connected to the external terminal (feedback terminal) ⁇ 2.
  • the non-inverting input terminal (+) of the error amplifier AMP 1 is connected to the positive terminal of the DC voltage source E1.
  • the negative terminal of the DC voltage source E1 is grounded.
  • the non-inverting input terminal (+) of the amplifier AMP2 is connected to one end (power supply side) of the sense resistor Rs, and the inverting input terminal (one) is connected to the other end (ground side) of the sense resistor Rs. Has been.
  • One input terminal of the adder is connected to the output terminal of the amplifier AMP2, and the other input terminal is connected to the first output terminal (triangular wave voltage output terminal) of the oscillator OSC.
  • the non-inverting input terminal (+) of the PWM comparator PCMP is connected to the output terminal of the adder ADD.
  • the first inverting input terminal (one) of the PWM comparator PCMP is connected to the output terminal of the error amplifier AMP 1.
  • the second inverting input terminal (-) of the PWM comparator PCMP is connected to the output terminal of the soft start circuit SS.
  • the set input terminal (S) of the flip-flop FF is connected to the second output terminal (clock output terminal) of the oscillator OSC via the switch circuit SW.
  • the reset input terminal (R) of the flip-flop FF is connected to the output terminal of the PWM comparator PCMP.
  • the output terminal (Q) of the flip-flop FF is connected to the gate of the transistor N1 via the driver circuit DRV.
  • the external terminal T1 is connected to the output terminal (battery voltage Vbat) of the battery 1 via the output inductor L1 (several tens [H]). It is also connected to the anode of the diode D1.
  • the force sword of the backflow prevention diode D1 is connected to the input terminal of the first regulator 21 (not shown) as the output terminal of the positive booster circuit 2P. On the other hand, it is grounded via the output capacitor CI (number [/ z F]).
  • the output terminal of the positive booster circuit 2P is also grounded via resistors Rl and R2.
  • the connection node of resistors Rl and R2 is connected to the external terminal T2 of the system regulator IC2.
  • the positive booster circuit 2P configured as described above obtains the desired positive booster voltage VP of the drain force of the transistor N1 connected between two different potentials (battery voltage Vbat 'between the ground voltage GND) as a switching element.
  • This is a step-up DCZDC converter, and its driving method is a peak current mode control method that controls the driving of the transistor N1 based on the monitoring result of the driving current flowing in the transistor N1 that is based only on the monitoring result of the output voltage VP. ing.
  • the error amplifier AMP1 has a reference voltage Vref (electromotive voltage of the DC voltage source E1) applied to the non-inverting input terminal (+) and a feedback voltage Vfb (positive boost voltage) applied to the inverting input terminal (one).
  • Vref electrotive voltage of the DC voltage source E1
  • Vfb positive boost voltage
  • the error voltage Verr is generated by amplifying the difference voltage from the divided voltage of VP. That is, the error voltage Verr becomes higher as the error between the positive boost voltage VP and its target value increases.
  • the PWM comparator PCMP has a difference between the error voltage Verr applied to the first inverting input terminal (one) and the soft start voltage Vss applied to the second inverting input terminal. Comparing the slope voltage Vslp applied to the terminal (+) (the output voltage of the adder A DD, which is the sum of the reference triangle wave voltage (or reference slope waveform voltage) of the oscillator OSC and the output voltage of the amplifier AMP2) By doing so, a PWM signal with a duty corresponding to the comparison result is generated. That is, in the steady state of the positive boost voltage VP, the logic of the PWM signal is low when the error voltage Verr is higher than the slope voltage Vslp, and high when the error voltage Verr is low.
  • the gate signal Sg of the transistor N1 is a clock signal applied to the set terminal (S) of the flip-flop FF. It is held high at the rising edge of CLK (several hundred [kHz] to several [MHz]). Accordingly, the transistor N1 is turned on. On the other hand, while the PWM signal is at the high level, the gate signal Sg is held at the low level regardless of the clock signal CLK. Therefore, the transistor Nl is turned off.
  • the drive control of the transistor N1 is performed based on the monitor result of the drive current flowing in the transistor N1, which is only the monitor result of the output voltage VP. Is called. Therefore, the positive booster circuit 2P of the present embodiment can directly drive and control the transistor N1 according to the monitoring result of the driving current flowing through the transistor N1, even if the error voltage Verr cannot follow the steep load fluctuation. As a result, fluctuations in the positive boost voltage VP can be effectively suppressed. That is, with the positive booster circuit 2P of the present embodiment, since it is not necessary to increase the capacity of the output capacitor C1, unnecessary cost increase and enlargement of the output capacitor C1 can be avoided.
  • the positive booster circuit 2P of the present embodiment inputs the soft start voltage Vss that gradually increases after power-on, separately from the error voltage Verr, to the PWM comparator PCMP, When the start voltage Vss is lower than the error voltage Verr, the duty of the PWM signal is determined according to the comparison result of the lower soft start voltage Vss and the slope voltage Vslp without depending on the error voltage Verr.
  • the positive booster circuit 2P of the present embodiment constantly reduces the slope voltage Vslp from the ground potential by a predetermined offset voltage ⁇ so that the lower limit level of the slope voltage Vslp is higher than the lower limit level of the error voltage Verr.
  • An offset means for shifting to the positive side is provided.
  • the offset voltage ⁇ of the present embodiment is based on the fact that the lower limit level of the error voltage Verr is floating from the ground potential power [mV] to several tens [mV] due to the circuit configuration of the error amplifier AMP 1. , Around 100 [mV].
  • FIG. 4 is a circuit diagram showing a configuration example of the PWM comparator PCMP.
  • the PWM comparator PCMP of the present embodiment has first and second constant current sources II and 12 each having one end connected to the power supply line (Vbat) as its input stage.
  • 1st P-channel field effect transistor (first switch element) P1 connected between the other end of constant current source II and the ground line and controlled on and off according to the slope voltage Vslp;
  • second constant current source The second and third P-channel field effect transistors (second and third switch elements) are connected between the other end of 12 and the ground line, and are on-off controlled according to the error voltage Verr and soft-start voltage Vss, respectively.
  • the PWM signal is It is configured to generate.
  • the input stage of the PWM comparator PCMP enables the level shift function to raise each input voltage to a desired voltage level, and the lower limit level of the slope voltage Vsl p is the error voltage Verr.
  • the slope function Vsl P is always provided with an offset function for shifting the slope voltage Vsl P to the positive side by a predetermined offset voltage ⁇ so as to be higher than the lower limit level.
  • the offset means can be realized with a very simple configuration.
  • the efficiency r? Of the positive booster circuit 2 ⁇ is determined by the ratio of input / output power of the entire circuit. Therefore, if the output current (load current) is large, the current consumed by the positive booster 2 ⁇ itself can be almost neglected if the overall efficiency of the circuit is 7 ?, but the output current at light load or no load. As the current becomes smaller, the current consumption of the positive booster circuit 2 ⁇ described above, particularly the current consumption of the flip-flop FF and driver circuit DRV, also greatly affects the efficiency ⁇ of the entire circuit (dashed line in Fig. 6). ⁇ See).
  • the positive booster circuit 2P of the present embodiment is a means for improving the efficiency r? At light load or no load according to the level of the error voltage Verr and the predetermined threshold voltage Vth.
  • the flip-flop FF has a switch circuit SW that controls whether or not the clock signal CLK can be input.
  • FIG. 5 is a circuit diagram showing a configuration example of the switch circuit SW.
  • the switch circuit SW of the present embodiment includes a comparator CMP, a DC voltage source E2, and a selector SLT.
  • a non-inverting input terminal (+) of the comparator CMP is connected to an output terminal of an error amplifier AMP1 (not shown).
  • the inverting input terminal (one) of the comparator PCMP is connected to the positive terminal (threshold voltage Vth) of the DC voltage source E2.
  • the negative terminal of the DC voltage source E2 is grounded.
  • the output terminal of the comparator CMP is connected to the control terminal of the selector SLT.
  • One input terminal of the selector SLT is connected to the second output terminal (clock output terminal) of the oscillator OSC (not shown).
  • the other input terminal of the selector SLT is grounded.
  • the common output terminal of the selector SLT is connected to the set terminal (S) of a flip-flop FF (not shown).
  • the output logic of the comparator CMP is high when the error voltage Verr is higher than the threshold voltage Vth, and low when it is low.
  • the selector SLT When the output logic of the comparator CMP is at a high level, the selector SLT has a clock signal CLK applied to its common output terminal so that the clock signal CLK can be input from the oscillator OSC to the flip-flop FF. Connected to one input.
  • the selector SLT detects the duty of the PWM signal because the error voltage Verr is lower than the threshold voltage Vth (that is, the lower limit level of the slope voltage Vslp). Is set to zero, that is, a light load period or a no-load period that does not require a boost operation, and the common output terminal is turned off to cut off the input of the clock signal CLK to the flip-flop FF. Ground potential (low level Connected to the other input terminal to which the
  • the present invention is applied to the peak current mode control type positive booster circuit 2P as an example, but the scope of application of the present invention is limited to this. It can be widely applied to all DC stable power supply devices that generate a desired output voltage.
  • the error amplifier includes an error amplifier AMP1 that amplifies a difference voltage between a feedback voltage Vfb that varies according to the output voltage VP and a predetermined reference voltage Vref.
  • the PWM comparator PCMP shown in Fig. 4 that is, offset to its input stage
  • the force shown only when a Schottky Noria diode is used as the backflow prevention diode D1 may be a normal diode, and if a synchronous rectification switch circuit is added, this is provided. You do n’t have to.
  • the transistor N1 and the sense resistor Rs may be provided externally, or the resistors Rl and R2 may be incorporated.
  • the present invention relates to an excessive rise of a DC stabilized power supply device that generates a desired output voltage from an input voltage. This technique is useful for avoiding pressure and improving efficiency.

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Abstract

　本発明に係る直流安定化電源装置は、スロープ電圧Ｖｓｌｐの下限レベルが誤差電圧Ｖｅｒｒの下限レベルよりも高くなるように、スロープ電圧Ｖｓｌｐを接地電位から所定のオフセット電圧ΔＶだけ常時正側にシフトさせるオフセット手段を有して成る構成とされている。このような構成とすることにより、系全体の発振等を招くことなく、適切なデューティ制御を行うことが可能な直流安定化電源装置及びこれを用いた電気機器を提供することが可能となる。

Description

明 細 書
電源装置及びこれを用いた電気機器
技術分野
[0001] 本発明は、入力電圧から所望の出力電圧を生成する電源装置及びこれを用いた 電気機器に関するものである。
背景技術
[0002] 本願出願人による従来の直流安定化電源装置としては、特許文献 1、 2に示すよう なものがある。
[0003] すなわち、特許文献 1のものは、出力電圧に応じて変動する帰還電圧と所定の基 準電圧との差電圧を増幅する誤差増幅器を有して成り、当該誤差増幅器の出力信 号 (誤差電圧)を用いて出力トランジスタのスイッチング制御を行う構成とされて 、た。 より具体的に述べると、この直流安定化電源装置は、上記した誤差電圧 Verrと所定 のスロープ電圧 Vslp (スロープ波形、若しくは、三角波形）との比較結果に応じたデュ 一ティの PWM [Pulse Width Modulation]信号を生成し、当該 PWM信号を用いて 出力トランジスタのオン Zオフを制御する構成とされて 、た。
[0004] また、特許文献 2のものは、急峻な負荷変動への応答性を高めるベぐその出力電 圧と共に、出力トランジスタに流れるスィッチ電流と負荷に流れる負荷電流を各々モ ユタし、それらのモニタ結果に応じて上記のスロープ電圧 Vslpを適宜シフトしながら、 出力トランジスタの駆動制御を行う方式 (いわゆるカレントモード制御方式)のものもあ つた o
特許文献 1：特開平 7- 336999号公報
特許文献 2 :特開 2004— 173353号公報
発明の開示
発明が解決しょうとする課題
[0005] 確かに、上記従来の直流安定化電源装置であれば、入力電圧から所望の出力電 圧を生成することが可能である。
[0006] ところで、一般的な従来の直流安定化電源装置は、その軽負荷時や無負荷時にお いて、意図せず過昇圧状態に陥るおそれがあった。
[0007] 上記課題について、図 8を参照しながら、より具体的に説明する。
[0008] 図 8に示すように、従来の直流安定化電源装置において、先述したスロープ電圧 V sipは、装置の制御方式が通常の PWM制御方式であれ、カレントモード制御方式で あれ、あくまで接地電位を基準として生成されていた。一方、誤差電圧 Verrは、誤差 増幅器の回路構成上、通常、その下限レベルが接地電位力ゝら数 [mV]〜数十 [mV] 浮いたものとなっていた。そのため、上記従来の直流安定化電源装置では、誤差電 圧 Verrの下限レベルに律速されて PWM信号のデューティを所望値まで下げること ができない状態、すなわち、過昇圧状態に陥るおそれがあった。
[0009] なお、誤差電圧 Verrがその下限レベルにまで低下したときにも、ある程度大きな電 流を引き込む負荷（例えば、 LED[Light Emitting Diode]ドライノく）の電源手段とし て、カレントモード制御方式の直流安定化電源装置を用いる場合であれば、その負 荷電流に応じて、スロープ電圧 Vslpが接地電位力も正側にシフトされることになるの で、誤差電圧 Verrの下限レベルがスロープ電圧 Vslpの下限レベルを下回り、結果 的に見れば、上記の過昇圧状態を回避することが可能となる。し力しながら、同構成 の直流安定化電源装置をその負荷電流がゼロ (若しくは、ほぼゼロ）となり得る負荷（ 例えば、 CCD [Charge Coupled device]カメラモジュール）の電源手段として用いる 場合には、その軽負荷時或いは無負荷時において、スロープ電圧 Vslpが接地電位 力 シフトされないことになるので、先述のように、過昇圧状態に陥るおそれがあった
[0010] また、上記の過昇圧状態を回避する手段としては、誤差増幅器の能力を上げて、そ の下限レベルを引き下げる手法が考えられる力 このような能力の増強は、系全体の 発振等にも影響を及ぼすため、無闇にその能力を上げることはできな力つた。
[0011] 本発明は、上記の問題点に鑑み、系全体の発振等を招くことなぐ適切なデューテ ィ制御を行うことが可能な電源装置及びこれを用いた電気機器を提供することを目的 とする。
課題を解決するための手段
[0012] 上記目的を達成するために、本発明に係る電源装置は、そのオン Zオフ制御に応 じて入力電圧から出力電圧を生成する出力トランジスタと;前記出力電圧に応じた帰 還電圧と所定の基準電圧との差分を増幅して誤差電圧を生成する誤差増幅器と；前 記誤差電圧と所定のスロープ電圧とを比較することで、その比較結果に応じたデュー ティの PWM信号を生成する PWMコンパレータと；前記 PWM信号を用いて前記出 カトランジスタのオン Zオフ制御を行うオン Zオフ制御手段と；を有するほか、前記ス ロープ電圧の下限レベルが前記誤差電圧の下限レベルよりも高くなるように、前記ス ロープ電圧を接地電位力 所定のオフセット電圧分だけ常時正側にシフトさせるオフ セット手段を有して成る構成 (第 1の構成）とされている。
[0013] また、本発明に係る電源装置は、そのオン Zオフ制御に応じて入力電圧から出力 電圧を生成する出力トランジスタと;前記出力電圧に応じた帰還電圧と所定の基準電 圧との差分を増幅して誤差電圧を生成する誤差増幅器と；前記誤差電圧と所定のス ロープ電圧とを比較することで、その比較結果に応じたデューティの PWM信号を生 成する PWMコンパレータと；前記 PWM信号を用いて前記出力トランジスタのオン Z オフ制御を行うオン Zオフ制御手段と；を有して成り、前記 PWMコンパレータは、前 記スロープ電圧の下限レベルが前記誤差電圧の下限レベルよりも高くなるように、前 記スロープ電圧を接地電位力 所定のオフセット電圧分だけ常時正側にシフトさせる ように構成されて 、る構成 (第 2の構成）にしてもょ 、。
[0014] なお、上記した第 2の構成力 成る電源装置において、前記 PWMコンパレータは 、その入力段として、各一端がいずれも電源ラインに接続された第 1、第 2定電流源と ；第 1定電流源の他端と接地ラインとの間に接続され、前記スロープ電圧に応じてォ ン Zオフ制御される第 1スィッチ素子と;第 2定電流源の他端と前記接地ラインとの間 に接続され、前記誤差電圧に応じてオン Zオフ制御される第 2スィッチ素子と；を有 するほか、第 1定電流源の他端と第 1スィッチ素子の一端との間、若しくは、第 1スイツ チ素子の他端と前記接地ラインとの間に接続されたオフセット抵抗を有して成り、第 1 、第 2定電流源の各他端に現れる電圧を比較することで、前記 PWM信号を生成す る構成 (第 3の構成）にするとよい。
[0015] また、上記第 2又は第 3の構成から成る電源装置は、前記オン Zオフ制御手段とし て、所定のクロック信号を生成する発振器と;セット端に前記クロック信号が入力され、 リセット端に前記 PWM信号が入力されるリセット優先型の SRフリップフロップと;前記 SRフリップフロップの出力信号を用いて前記出力トランジスタのオン Zオフ制御を行 うドライバ回路と;を有するほか、前記誤差電圧と所定の閾値電圧との高低に応じて 前記 SRフリップフロップに対する前記クロック信号の入力可否を制御するスィッチ回 路を有して成る構成 (第 4の構成）にするとよい。
[0016] また、上記第 4の構成力も成る電源装置において、前記閾値電圧は、前記オフセッ ト電圧と同値に設定されている構成 (第 5の構成）にするとよい。
[0017] また、上記第 1〜第 5いずれかの構成から成る電源装置は、一端が前記入力電圧 の印加端に接続され、他端が前記出力トランジスタの一端に接続されるインダクタと； アノードが前記出力トランジスタの一端に接続され、力ソードが前記出力電圧の引出 端に接続されるダイオードと;一端が前記出力電圧の引出端に接続され、他端が基 準電圧の印加端に接続されるコンデンサと;を有して成り、前記入力電圧を昇圧して 前記出力電圧を生成する構成 (第 6の構成）にするとよい。
[0018] また、本発明に係る電気機器は、機器の電源であるバッテリと、前記バッテリの出力 変換手段である電源装置と、を有して成る電気機器であって、前記電源装置として、 上記第 1〜第 6いずれかの構成カゝら成る電源装置を備えて成る構成 (第 7の構成)と している。
発明の効果
[0019] 本発明に係る電源装置、及び、これを用いた電気機器であれば、系全体の発振等 を招くことなぐ適切なデューティ制御を行うことが可能となる。
図面の簡単な説明
[0020] [図 1]は、本発明に係る携帯電話端末の一実施形態を示すブロック図である。
[図 2]は、正昇圧回路 2Pの一構成例を示す回路図である。
[図 3]は、正昇圧回路 2Pの PWM動作を説明するための図である。
[図 4]は、 PWMコンパレータ PCMPの一構成例を示す回路図である。
[図 5]は、スィッチ回路 SWの一構成例を示す回路図である。
[図 6]は、軽負荷時における効率向上を説明するための図である。
[図 7]は、正昇圧回路 2Pの別構成例を示す回路図である。 [図 8]は、過昇圧状態の発生を説明するための図である。
符号の説明
1 ノ ッテリ
2 システムレギユレータ IC
2P 正昇圧回路
2M 負昇圧回路
21〜2n 第 1〜第 nレギユレータ回路
3 CCDカメラモジユーノレ
Nl Nチャネル電界効果トランジスタ
Rs センス抵抗
AMP1 誤差増幅器
AMP2 増幅器
E1 直流電圧源
SS ソフトスタート回路
OSC 発振器
ADD 加算器
PCMP PWMコンパレータ
FF SRフリップフロップ（リセット優先）
DRV ドライバ回路
SW スィッチ回路
L1 出力インダクタ
D1 逆流防止ダイオード (ショットキーバリアダイオード）
C1 出力コンデンサ
R1〜R2 抵抗
T1〜T2 外部端子
II、 12 第 1、第 2定電流源
P1 第 1Pチャネル電界効果トランジスタ (第 1スィッチ素子) Ρ2 第 2Ρチャネル電界効果トランジスタ (第 2スィッチ素子) P3 第 3Pチャネル電界効果トランジスタ (第 3スィッチ素子）
Rofs オフセット抵抗
CMP コンノ レータ
E2 直流電圧源
SLT セレクタ
発明を実施するための最良の形態
[0022] 以下では、携帯電話端末に搭載され、ノ ッテリの出力電圧を変換して端末各部 (特 に、 CCDカメラ）の駆動電圧を生成する DCZDCコンバータに本発明を適用した場 合を例に挙げて説明を行う。
[0023] 図 1は、本発明に係る携帯電話端末の一実施形態を示すブロック図（特に、 CCD カメラへの電源系部分)である。本図に示すように、本実施形態の携帯電話端末は、 装置電源であるバッテリ 1と、ノ ッテリ 1の出力変換手段であるシステムレギユレータ I C2と、携帯電話端末の撮像手段である CCDカメラモジュール 3と、を有して成る。な お、本図には明示されていないが、本実施形態の携帯電話端末は、上記構成要素 のほか、その本質機能 (通信機能など)を実現する手段として、送受信回路部、スピ 一力部、マイク部、表示部、操作部、メモリ部など、を当然に有して成る。
[0024] CCDカメラモジュール 3は、それを構成する CCD素子や DSP [Digital Signal Pro cessor]、或いは、その I/O [Input/Output]回路の駆動に際して、複数の駆動電圧（ 例えば、 + 15. 0[V]、 + 3. 0[V]、 + 1. 8 [V]、 -8. 0[V])を必要とする。そのた め、システムレギユレータ IC2は、バッテリ電圧 Vbat (例えば 3. 0[V])を所定の正昇 圧電圧 VP (例えば + 18 [V])まで正昇圧する正昇圧回路 2Pと、同じくバッテリ電圧 Vbatを所定の負昇圧電圧 VM (例えば 8 [V] )まで負昇圧する負昇圧回路 2Mと、 を有するほ力、バッテリ電圧 Vbat或!、は正昇圧電圧 VPから複数の正電圧 VP 1〜V pnを生成する手段として、第 1〜第 nレギユレータ回路 (シリーズレギユレータ回路） 2 l〜2nを有して成る。なお、正電圧 VPl〜VPn及び負昇圧電圧 VMは、いずれも C CDカメラモジュール 3に供給される。
[0025] 図 2は、正昇圧回路 2Pの一構成例を示す回路図（一部にブロック図を含む)である 。本図に示す通り、本実施形態の正昇圧回路 2Pは、 Nチャネル電界効果トランジス タ Nlと、センス抵抗 Rsと、誤差増幅器 AMP1と、増幅器 AMP2と、直流電圧源 E1と 、ソフトスタート回路 SSと、発振器 OSCと、加算器 ADDと、 PWMコンパレータ PCM Pと、リセット優先型の SRフリップフロップ FFと、ドライバ回路（バッファ回路） DRVと、 スィッチ回路 SWと、を集積ィ匕して成るほか、外部端子 Tl、 Τ2に外付けされる素子と して、出力インダクタ L1と、逆流防止ダイオード (ショットキーバリアダイオード) D1と、 出力コンデンサ C1と、抵抗 R1〜R2と、を有して成る。
[0026] トランジスタ N1のドレインは、外部端子 (スィッチ端子) T1に接続されている。トラン ジスタ N1のソースは、センス抵抗 Rs (数十 [πι Ω ])を介して接地されている。
[0027] 誤差増幅器 AMP1の反転入力端（一）は、外部端子 (帰還端子) Τ2に接続されて いる。誤差増幅器 AMP 1の非反転入力端（+ )は、直流電圧源 E1の正極端に接続 されている。直流電圧源 E1の負極端は接地されている。
[0028] 増幅器 AMP2の非反転入力端（+ )は、センス抵抗 Rsの一端 (電源側）に接続され ており、反転入力端（一）は、センス抵抗 Rsの他端 (接地側）に接続されている。
[0029] 加算器の一入力端は、増幅器 AMP2の出力端に接続されており、他入力端は、発 振器 OSCの第 1出力端 (三角波電圧出力端）に接続されている。
[0030] PWMコンパレータ PCMPの非反転入力端（+ )は、加算器 ADDの出力端に接続 されている。 PWMコンパレータ PCMPの第 1反転入力端（一）は、誤差増幅器 AMP 1の出力端に接続されている。 PWMコンパレータ PCMPの第 2反転入力端（-)は、 ソフトスタート回路 SSの出力端に接続されている。
[0031] フリップフロップ FFのセット入力端（S)は、スィッチ回路 SWを介して、発振器 OSC の第 2出力端 (クロック出力端）に接続されている。フリップフロップ FFのリセット入力 端 (R)は、 PWMコンパレータ PCMPの出力端に接続されている。フリップフロップ F Fの出力端 (Q)は、ドライバ回路 DRVを介して、トランジスタ N1のゲートに接続され ている。
[0032] システムレギユレータ IC2の外部にて、外部端子 T1は、出力インダクタ L1 (数十 [ H])を介してバッテリ 1の出力端 (バッテリ電圧 Vbat)に接続される一方、逆流防止ダ ィオード D1のアノードにも接続されている。逆流防止ダイオード D1の力ソードは、正 昇圧回路 2Pの出力端として、第 1レギユレータ 21 (不図示)の入力端に接続される一 方、出力コンデンサ CI (数 [ /z F])を介して接地されている。また、正昇圧回路 2Pの 出力端は、抵抗 Rl、 R2を介しても接地されている。なお、抵抗 Rl、 R2の接続ノード は、システムレギユレータ IC2の外部端子 T2に接続されて 、る。
[0033] すなわち、上記構成から成る正昇圧回路 2Pは、スイッチング素子として異なる 2電 位間（バッテリ電圧 Vbat'接地電圧 GND間）に接続されたトランジスタ N1のドレイン 力 所望の正昇圧電圧 VPを得る昇圧型 DCZDCコンバータであり、その駆動方式 としては、出力電圧 VPのモニタ結果だけでなぐトランジスタ N1に流れる駆動電流の モニタ結果に基づいて、トランジスタ N1の駆動制御を行うピークカレントモード制御 方式が採用されている。
[0034] 上記構成から成る正昇圧回路 2Pの PWM動作 (正昇圧電圧 VPの定常時）につ 、 て、図 3を参照しながら、詳細に説明する。
[0035] 誤差増幅器 AMP1は、非反転入力端（+ )に印加される基準電圧 Vref (直流電圧 源 E1の起電圧）と、反転入力端（一）に印加される帰還電圧 Vfb (正昇圧電圧 VPの 分圧電圧)との差電圧を増幅して誤差電圧 Verrを生成する。すなわち、誤差電圧 Ve rrは、正昇圧電圧 VPとその目標値との誤差が大きいほどハイレベルとなる。
[0036] PWMコンパレータ PCMPは、第 1反転入力端（一）に印加される誤差電圧 Verr及 び第 2反転入力端に印加されるソフトスタート電圧 Vssの ヽずれか低 ヽ方と、非反転 入力端子（+ )に印加されるスロープ電圧 Vslp (発振器 OSCの基準三角波電圧 (或 いは基準スロープ波形電圧）と増幅器 AMP2の出力電圧とを足し合わせた加算器 A DDの出力電圧）と、を比較することで、その比較結果に応じたデューティの PWM信 号を生成する。すなわち、正昇圧電圧 VPの定常時において、上記の PWM信号の 論理は、誤差電圧 Verrがスロープ電圧 Vslpよりも高ければローレベルとなり、低けれ ばハイレベルとなる。
[0037] 上記の PWM信号（フリップフロップ FFのリセット信号）がローレベルとされて!/、る間 、トランジスタ N1のゲート信号 Sgは、フリップフロップ FFのセット端子（S)に印加され るクロック信号 CLK (数百 [kHz]〜数 [MHz] )の立上がりでハイレベルに保持される 。従って、トランジスタ N1はオン状態とされる。一方、 PWM信号がハイレベルとされ ている間は、クロック信号 CLKに関係なくゲート信号 Sgがローレベルに保持される。 従って、トランジスタ Nlはオフ状態とされる。
[0038] このように、ピークカレントモード制御方式の正昇圧回路 2Pでは、出力電圧 VPのモ ユタ結果だけでなぐトランジスタ N1に流れる駆動電流のモニタ結果に基づいて、ト ランジスタ N1の駆動制御が行われる。従って、本実施形態の正昇圧回路 2Pであれ ば、急峻な負荷変動に誤差電圧 Verrが追従できなくても、トランジスタ N1に流れる 駆動電流のモニタ結果に応じてトランジスタ N1を直接駆動制御することができるので 、正昇圧電圧 VPの変動を効果的に抑えることが可能となる。すなわち、本実施形態 の正昇圧回路 2Pであれば、出力コンデンサ C1を大容量ィ匕する必要がないので、不 要なコストアップや出力コンデンサ C1の大型化を回避することもできる。
[0039] なお、正昇圧回路 2Pの起動直後は、正昇圧電圧 VPがゼロであるため、誤差電圧 Verrが極めて大きくなる。従って、当該誤差電圧 Verrとスロープ電圧 Vslpとの比較 結果に応じて PWM信号を生成すると、そのデューティが過大となり、出力インダクタ L1に突入電流が流れてしまうことになる。
[0040] そこで、本実施形態の正昇圧回路 2Pは、先述した通り、誤差電圧 Verrとは別に、 電源投入後力 緩やかに上昇するソフトスタート電圧 Vssを PWMコンパレータ PCM Pに入力しておき、ソフトスタート電圧 Vssが誤差電圧 Verrよりも低いときには、誤差 電圧 Verrに依ることなぐより低いソフトスタート電圧 Vssとスロープ電圧 Vslpとの比 較結果に応じて PWM信号のデューティを決定する構成とされている。
[0041] また、本実施形態の正昇圧回路 2Pは、スロープ電圧 Vslpの下限レベルが誤差電 圧 Verrの下限レベルよりも高くなるように、スロープ電圧 Vslpを接地電位から所定の オフセット電圧 Δνだけ常時正側にシフトさせるオフセット手段を有して成る構成とし ている。なお、本実施形態のオフセット電圧 Δνは、誤差増幅器 AMP 1の回路構成 上、誤差電圧 Verrの下限レベルが接地電位力 数 [mV]〜数十 [mV]浮!、たものと なることに鑑み、 100 [mV]前後に設定されている。
[0042] このような構成とすることにより、その軽負荷時や無負荷時、すなわち、ピークカレン トモード制御方式によるスロープ電圧 Vslpの正側シフトが望めない状況においても、 誤差電圧 Verrの下限レベルに律速されることなぐ PWM信号のデューティを所望値 (最小デューティはゼロ）まで下げることができる。従って、誤差増幅器 AMP1の能力 を上げて系全体の発振等を招くことなぐ適切なデューティ制御を行い、意図しない 過昇圧状態を回避することが可能となる。
[0043] なお、系全体としては、先述したように、所望の正昇圧電圧 VPが得られるように帰 還制御を行うので、スロープ電圧 Vslpをオフセットさせたことで、最小デューティがゼ 口まで下がるようになっても、特段弊害が生じることはない。
[0044] 図 4は、 PWMコンパレータ PCMPの一構成例を示す回路図である。本図に示すよ うに、本実施形態の PWMコンパレータ PCMPは、その入力段として、各一端がいず れも電源ライン (Vbat)に接続された第 1、第 2定電流源 II、 12と;第 1定電流源 IIの 他端と接地ラインとの間に接続され、スロープ電圧 Vslpに応じてオン Zオフ制御され る第 1Pチャネル電界効果トランジスタ (第 1スィッチ素子) P1と;第 2定電流源 12の他 端と接地ラインとの間に接続され、誤差電圧 Verr及びソフトスタート電圧 Vssに応じ て各々オン Zオフ制御される第 2、第 3Pチャネル電界効果トランジスタ (第 2、第 3ス イッチ素子) P2、 P3と;を有するほか、第 1定電流源 IIの他端と第 1スィッチ素子 P1 の一端 (ソース端)との間に接続されたオフセット抵抗 Rofsを有して成り、第 1、第 2定 電流源 II、 12の各他端に現れる電圧 VI、 V2を比較することで PWM信号を生成す る構成とされている。
[0045] このような構成とすることにより、 PWMコンパレータ PCMPの入力段は、各入力電 圧を所望の電圧レベルにまで引き上げるレベルシフト機能のほ力、スロープ電圧 Vsl pの下限レベルが誤差電圧 Verrの下限レベルよりも高くなるように、スロープ電圧 Vsl Pを接地電位力 所定のオフセット電圧 Δνだけ常時正側にシフトさせるオフセット機 能が具備されたものとなる。すなわち、当該構成であれば、上記のオフセット手段を 極めて簡易な構成で実現することが可能となる。
[0046] 次に、正昇圧回路 2Ρの効率改善について詳細な説明を行う。正昇圧回路 2Ρの効 率 r?は、回路全体の入出力電力の比で決まる。従って、出力電流 (負荷電流）が大き ければ、正昇圧回路 2Ρ自体の消費電流は、回路全体の効率 7?力 すればほとんど 無視することができるが、軽負荷時や無負荷時において出力電流が小さくなつてくる と、上記した正昇圧回路 2Ρ自体の消費電流、特に、フリップフロップ FFやドライバ回 路 DRVの消費電流が回路全体の効率 ηにも大きく影響するようになる（図 6の破線 Β を参照)。
[0047] そこで、本実施形態の正昇圧回路 2Pは、軽負荷時或!、は無負荷時における効率 r?を改善する手段として、誤差電圧 Verrと所定の閾値電圧 Vthとの高低に応じて、 フリップフロップ FFに対するクロック信号 CLKの入力可否を制御するスィッチ回路 S Wを有して成る構成とされて 、る。
[0048] 図 5は、スィッチ回路 SWの一構成例を示す回路図である。本図に示すように、本実 施形態のスィッチ回路 SWは、コンパレータ CMPと、直流電圧源 E2と、セレクタ SLT と、を有して成る。
[0049] コンパレータ CMPの非反転入力端（+ )は、誤差増幅器 AMP1 (不図示）の出力 端に接続されている。コンパレータ PCMPの反転入力端（一）は、直流電圧源 E2の 正極端（閾値電圧 Vth)に接続されている。直流電圧源 E2の負極端は接地されてい る。コンパレータ CMPの出力端は、セレクタ SLTの制御端に接続されている。セレク タ SLTの一入力端は、発振器 OSC (不図示)の第 2出力端 (クロック出力端）に接続 されている。セレクタ SLTの他入力端は接地されている。セレクタ SLTの共通出力端 は、フリップフロップ FF (不図示）のセット端 (S)に接続されている。
[0050] なお、直流電圧源 E2で生成される閾値電圧 Vthは、先に述べたオフセット電圧 Δ V ( = 100 [mV] )と同値に設定されて！、る。
[0051] 上記構成力 成るスィッチ回路 SWにおいて、コンパレータ CMPの出力論理は、誤 差電圧 Verrが閾値電圧 Vthよりも高いときにはハイレベルとなり、低いときにはローレ ベルとなる。
[0052] セレクタ SLTは、コンパレータ CMPの出力論理がハイレベルであるときは、発振器 OSCからフリップフロップ FFに対するクロック信号 CLKの入力を許可するように、そ の共通出力端をクロック信号 CLKが印加される一入力端に接続する。
[0053] 一方、セレクタ SLTは、コンパレータ CMPの出力論理がローレベルであるときは、 誤差電圧 Verrが閾値電圧 Vth (すなわち、スロープ電圧 Vslpの下限レベル）を下回 つているために PWM信号のデューティがゼロとされている状態、すなわち、昇圧動 作が不要な軽負荷期間或いは無負荷期間であると判断し、フリップフロップ FFに対 するクロック信号 CLKの入力を遮断すべく、その共通出力端を接地電位 (ローレべ ル)が印加される他入力端に接続する。
[0054] このような構成とすることにより、軽負荷時や無負荷時におけるフリップフロップ FF やドライバ回路 DRVの不要な消費電流を削減し、正昇圧回路 2Pの効率 7?を改善す ることが可能となる（図 6の実線 Aを参照)。
[0055] なお、上記の実施形態では、本発明をピークカレントモード制御方式の正昇圧回路 2Pに適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定 されるものではなぐ入力電圧力 所望の出力電圧を生成する直流安定ィ匕電源装置 全般に広く適用することが可能である。
[0056] 例えば、図 7に示すように、出力電圧 VPに応じて変動する帰還電圧 Vfbと所定の 基準電圧 Vrefとの差電圧を増幅する誤差増幅器 AMP1を有して成り、当該誤差増 幅器 AMP 1の出力信号 (誤差電圧 Verr)を用 ヽて出力トランジスタ N 1のスィッチン グ制御を行う一般的な直流安定化電源装置につき、図 4に示す PWMコンパレータ P CMP (すなわち、その入力段にオフセット機能を備えた PWMコンパレータ）を設けた 構成としても、上記と同様の作用 ·効果を得ることが可能である。
[0057] また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種 々の変更をカ卩えることが可能である。
[0058] 例えば、上記の実施形態では、逆流防止用ダイオード D1としてショットキーノリア ダイオードを用いた場合のみを示した力 通常のダイオードでも構わないし、同期整 流スィッチ回路を追加すれば、これを設けなくても構わな ヽ。
[0059] また、トランジスタの Pチャネルと Nチャネルが逆構成となる回路にしてもよい。
[0060] また、トランジスタ N1やセンス抵抗 Rsを外付けとしたり、抵抗 Rl、 R2を内蔵としても よい。
[0061] また、上記の実施形態では、第 1定電流源 IIの他端と第 1スィッチ素子 P1のソース との間にオフセット抵抗 Rofsを挿入した構成を例に挙げて説明を行った力 本発明 の構成はこれに限定されるものではなぐ第 1スィッチ素子 P1のドレインと接地ライン との間にオフセット抵抗 Rofsを挿入しても構わない。
産業上の利用可能性
[0062] 本発明は、入力電圧から所望の出力電圧を生成する直流安定化電源装置の過昇 圧回避並びに効率改善を図る上で有用な技術である。

Claims

請求の範囲
[1] そのオン Zオフ制御に応じて入力電圧力 出力電圧を生成する出力トランジスタと ；前記出力電圧に応じた帰還電圧と所定の基準電圧との差分を増幅して誤差電圧を 生成する誤差増幅器と；前記誤差電圧と所定のスロープ電圧とを比較することで、そ の比較結果に応じたデューティの PWM信号を生成する PWMコンパレータと；前記 PWM信号を用いて前記出力トランジスタのオン Zオフ制御を行うオン Zオフ制御手 段と；を有するほか、前記スロープ電圧の下限レベルが前記誤差電圧の下限レベル よりも高くなるように、前記スロープ電圧を接地電位力 所定のオフセット電圧分だけ 常時正側にシフトさせるオフセット手段を有して成ることを特徴とする電源装置。
[2] そのオン Zオフ制御に応じて入力電圧力 出力電圧を生成する出力トランジスタと ；前記出力電圧に応じた帰還電圧と所定の基準電圧との差分を増幅して誤差電圧を 生成する誤差増幅器と；前記誤差電圧と所定のスロープ電圧とを比較することで、そ の比較結果に応じたデューティの PWM信号を生成する PWMコンパレータと；前記 PWM信号を用いて前記出力トランジスタのオン Zオフ制御を行うオン Zオフ制御手 段と；を有して成り、前記 PWMコンパレータは、前記スロープ電圧の下限レベルが前 記誤差電圧の下限レベルよりも高くなるように、前記スロープ電圧を接地電位力ゝら所 定のオフセット電圧分だけ常時正側にシフトさせるように構成されていることを特徴と する電源装置。
[3] 前記 PWMコンパレータは、その入力段として、各一端が!/、ずれも電源ラインに接 続された第 1、第 2定電流源と;第 1定電流源の他端と接地ラインとの間に接続され、 前記スロープ電圧に応じてオン Zオフ制御される第 1スィッチ素子と；第 2定電流源 の他端と前記接地ラインとの間に接続され、前記誤差電圧に応じてオン Zオフ制御 される第 2スィッチ素子と;を有するほか、第 1定電流源の他端と第 1スィッチ素子の 一端との間、若しくは、第 1スィッチ素子の他端と前記接地ラインとの間に接続された オフセット抵抗を有して成り、第 1、第 2定電流源の各他端に現れる電圧を比較するこ とで、前記 PWM信号を生成することを特徴とする請求項 2に記載の電源装置。
[4] 前記オン Zオフ制御手段として、所定のクロック信号を生成する発振器と；セット端 に前記クロック信号が入力され、リセット端に前記 PWM信号が入力されるリセット優 先型の SRフリップフロップと;前記 SRフリップフロップの出力信号を用いて前記出力 トランジスタのオン Zオフ制御を行うドライバ回路と;を有するほか、前記誤差電圧と 所定の閾値電圧との高低に応じて前記 SRフリップフロップに対する前記クロック信号 の入力可否を制御するスィッチ回路を有して成ることを特徴とする請求項 2に記載の 電源装置。
[5] 前記閾値電圧は、前記オフセット電圧と同値に設定されていることを特徴とする請 求項 4に記載の電源装置。
[6] 一端が前記入力電圧の印加端に接続され、他端が前記出力トランジスタの一端に 接続されるインダクタと;アノードが前記出力トランジスタの一端に接続され、力ソード が前記出力電圧の引出端に接続されるダイオードと;一端が前記出力電圧の引出端 に接続され、他端が基準電圧の印加端に接続されるコンデンサと;を有して成り、前 記入力電圧を昇圧して前記出力電圧を生成することを特徴とする請求項 1〜請求項 5の 、ずれかに記載の電源装置。
[7] 機器の電源であるバッテリと、前記バッテリの出力変換手段である電源装置と、を有 して成る電気機器であって、前記電源装置として、請求項 1〜請求項 5のいずれかに 記載の電源装置を備えて成ることを特徴とする電気機器。
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