WO2006101135A1

WO2006101135A1 - スイッチング電源回路

Info

Publication number: WO2006101135A1
Application number: PCT/JP2006/305723
Authority: WO
Inventors: Hideo Sato; Takahiro Kobayashi; Hiroaki Takahashi
Original assignee: Oki Power Tech Co., Ltd.
Priority date: 2005-03-22
Filing date: 2006-03-22
Publication date: 2006-09-28
Also published as: US20090015228A1; CN101147315A; KR20070108407A; US7894223B2; JPWO2006101135A1; CN101147315B; EP1863159A1

Abstract

　フェライトよりも磁気的に飽和し難い磁性体をトランス又はチョークコイルのコアとして用いると共に、スイッチング素子を適切に保護するスイッチング電源回路。このスイッチング電源回路は、アモルファス金属の磁性体を含むコア、１次側巻線及び２次側巻線を有するトランス２０と、パルス状の駆動信号に従ってトランスの１次側巻線に電流を流すスイッチング素子３０と、トランスの１次側巻線に流れる電流を検出する１次側電流検出回路４０と、トランスの２次側巻線に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、少なくとも１次側電流検出回路の検出結果に基づいて駆動信号を生成すると共に、トランスの１次側巻線に電流を流す期間に制限を設ける制御回路７０とを具備する。

Description

明細書

スイッチング電源回路

技術分野

[0001] 本発明は、一般に、電子機器において用いられるスイッチング電源回路に関し、特に、トランス又はチョークコイルを使用して商用電源電圧を所望の直流電圧に変換するスイッチング電源回路に関する。

背景技術

[0002] 近年においては、電子機器の小型軽量ィ匕に伴い、小型軽量で効率良く電力を取り出すことのできるスイッチング電源が広く使用されている。スイッチング電源において、入力側と出力側との間で電気的な絶縁を必要とする場合には、トランスが用いられる。トランスを用いるスイッチング電源として、高い出力電圧を得ることのできるフライバック型のスイッチング電源が知られて、る。

[0003] フライバック型のスイッチング電源においては、トランスの 1次側卷線とスイッチング素子とが直列に接続されると共に、商用電源の交流電圧を整流及び平滑して得られた直流電圧がこれらの直列回路に印加され、スイッチング素子がオン'オフすることによってトランスの 1次側卷線に電流が流れる。スイッチング素子がオンした時にトランスの 1次側卷線に流れる電流がトランスのコアにエネルギーを蓄え、スイッチング素子がオフした時に、蓄えられたエネルギーがトランスの 2次側卷線カも放出されて、出力電流がダイオードを介してコンデンサに充電されることにより直流出力電圧を発生させる。

[0004] このように、フライバック型のスイッチング電源においては、スイッチング素子のオン' オフの切換によって動作が変化し、オンとオフの期間の比率を変えることにより、出力電圧を制御することができる。また、出力電圧は、トランスの卷数比や特性によっても変化する。

[0005] 一方、入力側と出力側との間で電気的な絶縁を必要としな、場合には、トランスの替わりにチョークコイルを使用したチヨッパ方式のスイッチング電源も用いられて、る。一般に、トランス又はチョークコイルのコアとなる磁性体としては、低損失で効率の良いフェライトが用いられる。しかしながら、フェライトは磁気的に飽和し易いので、コァに卷かれた卷線の電流が一定値を超えると、コアが飽和して磁気特性が低下してしまう。これを避けるためには、コアにギャップを形成する必要がある力その場合には、ギャップ力の磁束の漏洩が問題となる。

[0006] 関連する技術として、日本国特許出願公開 JP— P2004— 320917Aには、簡単な構成の回路で、電源出力の過電流による回路素子の破損を防止し、装置の小型化と低コスト化にも寄与するスイッチング電源装置が開示されて、る。このスイッチング電源装置においては、主スィッチ素子に流れる電流を電流検知回路によって検出して制御 ICの電流検出端子に入力させ、主スィッチ素子に流れる電流が所定の閾値を越えると主スィッチ素子をオフさせるパルスバイパルス過電流保護回路を制御 ICに備えている。

[0007] このスイッチング電源装置は、電源の出力電圧を検出する電源出力検出回路を備えており、電源の出力電圧が所定の設定値以下に低下すると、スイッチング周波数設定回路に流れる電流の一部を電流検知回路にバイパスして重畳し、制御 ICの電流検出端子で検出し、主スィッチ素子に流れる電流を抑える方向に制御 ICを動作させる。さらに、このスイッチング電源装置は、スイッチング周波数設定回路によるスイツチング周波数を下げて、電源出力の過電流保護動作を行う。

[0008] JP— P2004— 320917Aには、整流素子やトランス等の部品を小型化することができると記載されている力トランスのコアとしてフェライト以外の磁性体を用いることに関しては記載されていない。

[0009] また、日本国特許掲載公衞 P— P3642398には、電源の出力を制御する電源制御方法において、温度に基づいて、定格出力を超える過負荷状態を許容時間許容する最大定格出力を可変設定することが開示されている。

[0010] さらに、日本国特許出願公開 JP— P2003— 284330Aには、実際の使用状態におけるスイッチング素子のサイズを基準にして、直流電圧変換器を制御する制御装置が開示されている。この制御装置は、直流電圧変への入力電圧を検出する検出手段と、検出された入力電圧の電圧レベルに応じ、かつ、入力電圧が低下すると抑制するように直流電圧変換器の動作電流の最大値を示す最大定格電流を決定する決定手段と、直流電圧変換器の出力電流が最大定格電流を超えると出力電流を抑制する抑制手段とを備えている。

[0011] し力しな力ら、 JP— P3642398又 i¾JP— P2003— 284330Aにお!/、ても、トランスのコアとしてフェライト以外の磁性体を用いることに関しては記載されて、な!/、。

発明の開示

発明が解決しょうとする課題

[0012] そこで、上記の点に鑑み、本発明は、フェライトよりも磁気的に飽和し難い磁性体をトランス又はチョークコイルのコアとして用いると共に、スイッチング素子を適切に保護することにより、プリンタのように瞬間的に消費電力が大きくなるようなダイナミックな負荷に対する電力供給能力を向上させたスイッチング電源回路を提供することを目的とする。

課題を解決するための手段

[0013] 上記目的を達成するため、本発明の第 1の観点に係るスイッチング電源回路は、ァモルファス金属の磁性体を含むコア及び該コアに回卷された 1次側卷線及び 2次側卷線を有するトランスと、トランスの 1次側卷線に直列に接続され、パルス状の駆動信号に従ってトランスの 1次側卷線に電流を流すスイッチング素子と、トランスの 1次側卷線に流れる電流を検出する 1次側電流検出回路と、トランスの 2次側卷線に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、少なくとも 1次側電流検出回路の検出結果に基づいて駆動信号を生成すると共に、トランスの 1次側卷線に電流を流す期間に制限を設ける制御回路とを具備する。

[0014] また、本発明の第 2の観点に係るスイッチング電源回路は、アモルファス金属の磁性体を含むコア及び該コアに回卷された卷線を有するチョークコイルと、チョークコィルの一端に接続され、ノルス状の駆動信号に従ってチョークコイルに電流を流すスイッチング素子と、スイッチング素子の電流を検出するスイッチング電流検出回路と、チョークコイルとスイッチング素子との接続点に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、少なくともスイッチング電流検出回路の検出結果に基づいて駆動信号を生成すると共に、チョークコイルの卷線に電流を流す期間に制限を設ける制御回路とを具備する。発明の効果

[0015] 本発明によれば、スイッチング電源回路にぉ、て、アモルファス金属の磁性体を含むコアを有するトランス又はチョークコイルを用いて飽和特性を改善すると共に、それに適した制御動作を行ってスイッチング素子を保護することにより、プリンタのように瞬間的に消費電力が大きくなるようなダイナミックな負荷に対する電力供給能力を向上させることがでさる。

図面の簡単な説明

[0016] [図 1]本発明の第 1の実施形態に係るスイッチング電源回路の構成を示す図である。

[図 2]本発明の第 1の実施形態における制御回路等の構成を詳しく示す図である。

[図 3]図 1に示す 2次側電圧検出回路と図 2に示す検出電圧生成回路の構成例を示す回路図である。

[図 4]図 2に示す制御回路の過負荷状態における動作を説明するための波形図である。

[図 5]図 2に示す制御回路の通常状態における動作を説明するための波形図である

[図 6]本発明の第 2の実施形態における制御回路等の構成を詳しく示す図である。

[図 7]本発明の第 2の実施形態に係るスイッチング電源回路の動作を説明するためのドレイン電流の波形図である。

[図 8]本発明の第 3の実施形態に係るスイッチング電源回路の構成を示す図である。

[図 9]図 8に示す制御回路等の構成を詳しく示す図である。

[図 10]図 9に示す DSPの制御動作を示すフローチャートである。

[図 11]図 8に示すスイッチング電源回路の出力電流出力電圧特性 (2次側電流

2次側電圧特性)を示す図である。

[図 12]図 8に示すスイッチング電源回路における動作波形を示す波形図である。

[図 13]本発明の第 4の実施形態に係るスイッチング電源回路の構成を示す図である

[図 14]図 13に示す制御回路等の構成を詳しく示す図である。

[図 15]図 14に示す DSPの制御動作を示すフローチャートである。 [図 16]図 13に示すスイッチング電源回路の出力電流-出力電圧特性 (2次側電流 - 2次側電圧特性)を示す図である。

[図 17]本発明の第 5の実施形態に係るスイッチング電源回路の構成を示す図である

[図 18]図 17に示す制御回路等の構成を詳しく示す図である。

[図 19]本発明の第 6の実施形態に係るスイッチング電源回路の構成を示す図である

[図 20]図 19に示す制御回路等の構成を詳しく示す図である。

[図 21]図 20に示す DSPの制御動作を示すフローチャートである。

[図 22]図 19に示すスイッチング電源回路の出力電流出力電圧特性を示す図である。

符号の説明

10 整流平滑回路、 11 整流回路、 20 トランス、 21 1次側卷線、 22 2次側卷線、 23 補助卷線、 24 コア、 30 スイッチング素子、 31 MOSFET、 40、 100 1次側電流検出回路、 41 バイポーラトランジスタ、 42 電流源、 51 ダイオード、 52 コンデンサ、 60 2次側電圧検出回路、 61、 64、 65 抵抗、 6 2 発光ダイオード、 63 シャントレギユレータ、 70、 110、 140、 180、 210 制御回路、 71 検出電圧生成回路、 72、 75、 91、 181、 185 比較器、 73、 183 クロック信号生成回路、 74、 77、 184、 187 AND回路、 76、 186 ブランキングノルス生成回路、 78、 188 ノルス幅設定回路、 79、 189 ゲートドライバ、 81、 8 8 ダイオード、 82 コンデンサ、 83 フォトトランジスタ、 84〜86 抵抗、 87、オペアンプ、 92、 182 マスク信号生成回路、 111、 141、 211 DSP、 112、 1 42、 212 格納部、 113、 114、 143〜145、 213〜216 AZDコンバータ、 115 、 146、 147 光電変換回路、 116、 148、 217 ゲートドライバ、 120 温度センサ、 130 2次側電流検出回路、 150 チョークコイル、 160 スイッチング電流検出回路、 170 出力電圧検出回路、 190 入力電圧検出回路、 200 出力電流検出回路

発明を実施するための最良の形態 [0018] 以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。図 1は、本発明の第 1の実施形態に係るスイッチング電源回路の構成を示す図である。このスイッチング電源回路は、交流電源電圧の入力端子 1及び 2に接続された整流平滑回路 10と、 1次側の交流電圧を昇圧又は降圧して 2次側に出力するトランス 2 0と、トランスの 1次側卷線 21に直列に接続され、パルス状の駆動信号に従ってトランスの 1次側卷線 21に電流を流すスイッチング素子 30と、トランスの 1次側卷線 21に流れる電流を検出する 1次側電流検出回路 40とを有している。

[0019] さらに、このスイッチング電源回路は、トランスの 2次側卷線 22に発生する電圧を半波整流するダイオード 51と、整流された電圧を平滑するコンデンサ 52と、コンデンサ 52の両端における平滑された電圧を検出する 2次側電圧検出回路 60と、 1次側電流検出回路 40の検出結果及び 2次側電圧検出回路 60の検出結果に基づいて駆動信号を生成すると共に、トランスの 1次側卷線 21に電流を流す期間に制限を設ける制御回路 70とを有している。 2次側電圧検出回路 60から制御回路 70への帰還信号経路の一部には、フォト力ブラ等の光信号伝送素子が用いられる。

[0020] 整流平滑回路 10は、例えば、ダイオードブリッジとコンデンサとを含んでおり、入力端子 1と入力端子 2との間に印加される交流電圧をダイオードブリッジによって全波整流し、コンデンサによって平滑する。

[0021] トランス 20は、磁性体のコア 24と、コア 24に回卷された 1次側卷線 21、 2次側卷線 22、及び、補助卷線 23とを有している。 1次側卷線 21の卷数を N1とし、 2次側卷線 22の卷数を N2とすると、損失がないとした場合に、 1次側と 2次側との間の昇圧比は、 N2ZN1となる。また、補助卷線 23は、制御回路 70に電源電圧を供給するために使用される。なお、トランス 20に付されたドットの記号は、卷線の極性を示している。

[0022] 一般に、スイッチング電源において、トランスの 1次側から 2次側への電力伝達方式としては、スイッチング素子がオンした時に 1次側から 2次側に電力を伝達するフォヮード方式と、スイッチング素子がオフした時に 1次側から 2次側に電力を伝達するフラィバック方式とがある。本実施形態においては、 2次側において高電圧の出力を多数取り出すことのできるフライバック方式を採用して、る。 [0023] 図 1に示すようなフライバック型のスイッチング電源においては、トランスの 1次側卷線 21と 2次側卷線 22とが逆極性の関係となっており、スイッチング素子がオンしている間は、トランス 20の 1次側電流は増加する力トランス 20の 2次側においてはダイォ一ドで逆バイアスされているので 2次側電流は流れない。トランス 20は、スイッチング素子がオンしている時に、コア 24にエネルギーを蓄える。

[0024] 次に、スイッチング素子がオフすると、磁場が電流を維持しょうとするので、トランス 2 0の電圧極性が反転して、トランス 20の 2次側において電流が流れる。トランス 20の 2 次側電流は、トランスの 2次側卷線 22に直列接続されたダイオード 51を介してコンデンサ 52に充電されることにより、出力端子 3と出力端子 4との間に直流出力電圧を発生させる。

[0025] 本発明にお!/、ては、トランスのコア 24として、高!、飽和磁束密度を有するァモルファス金属の磁性体が用いられる。具体的な材料としては、例えば、鉄 (Fe)とコバルト（ Co)を含むアモルファス合金 Fe— Co (60〜80wt%)を用いることができる。コアのタイブとしては、粉末材料を焼結することにより成型したノレクタイプや、リボン状のコアを積層したラミネートタイプを用いることができる。

[0026] アモルファス金属の磁性体は、フェライトよりも飽和磁束密度が高ぐ E型形状のコァ成型を行う際にも成型が容易であり、温度による磁気特性の変化が小さぐヒステリシス損失や渦電流損失が小さくて高周波特性が良、と、う特徴を有して、る。また、アモルファス金属の磁性体をトランスのコアとして使用することにより、コアが磁気的に飽和し難ぐ発熱量も小さいので、フェライトを用いる場合の 2倍以上の電力を供給できると共に、コアにギャップを形成する必要がないので、ギャップ力もの磁束の漏洩が問題とならなくなる。

[0027] ただし、アモルファス金属の磁性体を用いる場合には、フェライトを用いる場合と比較して、卷数当りのインダクタンス（「AL値」ともいう）が小さくなるので、卷数をある程度増やしても卷線のインダクタンスが小さくなり、卷線に流れる電流が増加する。また、アモルファス金属の磁性体は飽和し難いので、卷線に流れるピーク電流を大きくすることができる。し力しながら、ピーク電流が大きくなると、スイッチング素子が破壊され易くなるという問題がある。そこで、本実施形態においては、回路的な工夫をすることによって、スイッチング素子を保護している。

[0028] 図 2は、本発明の第 1の実施形態における制御回路等の構成を詳しく示す図である本実施形態においては、図 1に示すスイッチング素子 30として、 Nチャネル MOSF ET31が用いられる。 MOSFET31は、トランスの 1次側卷線 21に接続されたドレインと、整流平滑回路 10に接続されたソースと、ゲートドライバ 79から駆動信号が印加されるゲートとを有している。

[0029] トランスの 1次側卷線 21と MOSFET31のドレイン ·ソース経路とは直列に接続され、整流平滑回路 10において交流電源電圧を整流及び平滑することにより得られた電圧が、これらの直列回路に供給される。 MOSFET31は、ゲートに印加されるパルス状の駆動信号に従って、トランスの 1次側卷線 21に電流を流す。

[0030] 通常は、トランスの 1次側卷線 21に流れる電流を検出するために、 1次側卷線 21と直列に抵抗を挿入し、この抵抗の両端電圧を測定することが行われている力その場合には、抵抗によって電力損失が発生してしまう。そこで、本実施形態においては、 1次側電流検出回路 40が、 MOSFET31のドレイン 'ソース間電圧に基づいて 1次側電流を検出するようにして、る。

[0031] 1次側電流検出回路 40は、 PNPバイポーラトランジスタ 41と、トランジスタ 41のエミッタに電流を供給する電流源 42とを含んでいる。トランジスタ 41は、 MOSFET31のドレイン力も電位が印加されるベースを有し、ェミッタフォロワ動作を行うことにより、ェミッタから検出電圧を出力する。なお、図 2においては、トランジスタ 41のベースが、 MOSFET31のドレインに直接接続されている力抵抗やトランジスタを介して MOS FET31のドレインに間接的に接続されるようにしても良、。

[0032] MOSFET31がオン状態になると、 MOSFET31のドレイン 'ソース間のオン抵抗は、素子の特性及びゲート'ソース間電圧によって定まる値となる。ただし、 MOSFE T31の負荷となるトランスの 1次側卷線 21はインダクタンス成分を含んで!/、るので、ドレイン電流はゼロから徐々に増加することになる。このドレイン電流と MOSFET31のオン抵抗との積力 MOSFET31のドレイン 'ソース間電圧となる。そこで、 MOSFE T31のドレイン 'ソース間電圧を測定すれば、トランスの 1次側卷線 21に流れる電流の大きさに比例した検出電圧を得ることができる。

[0033] 制御回路 70は、検出電圧生成回路 71と、比較器 72と、クロック信号生成回路 73と、 AND回路 74と、比較器 75と、ブランキングパルス生成回路 76と、 AND回路 77と、ノルス幅設定回路 78と、ゲートドライバ 79とを含んでいる。

[0034] 図 1に示す 2次側電圧検出回路 60の検出結果は、フォト力ブラ等の光信号伝送素子を用いることにより、光信号として検出電圧生成回路 71に伝送される。これにより、トランス 20の 1次側と 2次側との間でアイソレーションを保ちながら、 2次側電圧検出回路 60の検出結果を 1次側の検出電圧生成回路 71に伝送することができる。検出電圧生成回路 71は、 2次側電圧検出回路 60の検出結果に基づいて検出電圧を生成する。

[0035] 図 3は、図 1に示す 2次側電圧検出回路と図 2に示す検出電圧生成回路の構成例を示す回路図である。この例において、 2次側電圧検出回路 60は、コンデンサ 52の両端子間に接続された抵抗 61と発光ダイオード 62とシャントレギュレータ 63との直列接続回路と、コンデンサ 52の両端子間に発生する電圧を分圧するための抵抗 64 及び 65とを有している。抵抗 64及び 65によって分圧された電圧は、シャントレギユレータ 63の制御端子に印加される。これにより、 2次側電圧が所定の電圧を超えると発光ダイオード 62に電流が流れるようになっており、発光ダイオード 62が電流の大きさに応じた強度で発光して光信号を生成する。

[0036] 検出電圧生成回路 71は、トランスの補助卷線 23に発生する電圧を整流するダイォード 81と、ダイオード 81によって整流された電圧を平滑するコンデンサ 82と、コンデンサ 82によって平滑された電圧がコレクタに印加されるフォトトランジスタ 83と、抵抗 84〜86と、オペアンプ 87と、リミッタ用のダイオード 88とを有している。

[0037] 発光ダイオード 62とフォトトランジスタ 83とは、通常、フォト力ブラとして構成される場合が多ぐフォトトランジスタ 83は、発光ダイオード 62によって生成された光信号を受けて、その強度に応じた電流をェミッタから出力する。フォトトランジスタ 83のェミッタ力も出力された電流は、抵抗 84を介してオペアンプ 87の反転入力端子に入力される。

[0038] また、オペアンプ 87の反転入力端子には抵抗 85及び 86が接続されて負帰還ループが構成され、非反転入力端子には制御電圧 Vが印加されており、これらに基づい

C

て、フォトトランジスタ 83の出力電流に応じた検出電圧が生成される。 2次側の負荷が軽い状態においては、 2次側の電圧が上昇するので検出電圧が下降し、 2次側の負荷が重い状態においては、 2次側の電圧が下降するので検出電圧が上昇する。

[0039] さらに、オペアンプ 87の出力端子と反転入力端子との間には、リミッタ用のダイォード 88が接続されている。このリミッタ用のダイオード 88によって、オペアンプ 87から出力される検出電圧に上限が設定される。図 3においては 1つのダイオードを示している力複数のダイオードを直列接続するようにしても良い。ダイオードの数によって、検出電圧の上限を変更することができる。

[0040] 再び図 2を参照すると、比較器 72は、シュミットトリガ特性を有し、検出電圧生成回路 71によって生成される検出電圧と参照電圧 V とを比較して 2次側の負荷の状態

REF

を判定し、判定結果として軽負荷状態か否力を表す負荷状態信号を出力する。クロック信号生成回路 73は、クロック信号を生成する。 AND回路 74は、負荷状態信号とクロック信号との論理積を求める。

[0041] 軽負荷状態においては、検出電圧が下降するので負荷状態信号がローレベルとなり、 AND回路 74の出力信号もローレベルに固定されるので、パルス幅設定回路 78 がパルスを発生しない。一方、 2次側の出力電圧が低下すると、検出電圧が上昇するので負荷状態信号がハイレベルとなり、クロック信号生成回路 73によって生成されたクロック信号が AND回路 74からパルス幅設定回路 78に供給されるので、パルス幅設定回路 78がクロック信号に同期して複数のノルスを発生する。このようにして、制御回路 70は、 2次側が軽負荷状態にあると判定したときに、駆動信号におけるパルスの数を低減させて、スイッチング素子 30を間欠動作させることができる。

[0042] 比較器 75は、 1次側電流検出回路 40から出力される検出電圧と、 2次側の出力電圧の検出結果に基づいて検出電圧生成回路 71によって生成される検出電圧とを比較して、比較結果を表す比較信号を生成する。また、ブランキングパルス生成回路 7 6は、トランスの 1次側電流が小さい内に MOSFET31がオフ状態となる誤動作を防止するために、クロック信号に同期した所定の期間においてのみハイレベルとなるブランキングノルス信号を生成する。ブランキングパルス信号がハイレベルとなる期間において、比較器 75によって生成された比較信号が AND回路 77から出力される。

[0043] パルス幅設定回路 78は、例えば、セット端子 Sとリセット端子 Rと出力端子 Qとを有する RSフリップフロップによって構成される。パルス幅設定回路 78は、負荷状態信号がハイレベルであるときに、クロック信号生成回路 73によって生成されるクロック信号に同期して出力信号をセットすると共に、ブランキングパルス信号カ、ィレベルであるときに、比較器 75によって生成される比較信号に同期して出力信号をリセットすることにより、駆動信号におけるパルス幅を設定する。ゲートドライバ 79は、パルス幅設定回路 78から出力される駆動信号に基づいて、 MOSFET31のゲートを駆動する

[0044] 次に、図 2に示す制御回路の動作について、図 4及び図 5を参照しながら説明する。図 4は、図 2に示す制御回路の過負荷状態における動作を説明するための波形図である。

図 4の（a)は、クロック信号生成回路 73によって生成されるクロック信号 V を示して

CK

いる。クロック信号に含まれているパルスの周期は Tであり、パルス幅（ノヽィレベルの期間）は Tである。ここでは、クロック信号のデューティ (T ZT)が 50%となっている

H H

[0045] 本発明においては、トランスのコアにアモルファス金属の磁性体を用いているので、フェライトを用いた場合と比較して、卷数が同じ場合には 1次側卷線のインピーダンス力 S小さくなつている。そのために、図 4の (b)に示すように、フェライトを用いた場合と比較して、 1次側卷線に流れる電流、即ち、 MOSFET31のドレイン電流 I の値が大

D

きくなり、発熱によって MOSFET31が破壊されるおそれがある。一方、卷線のインピ一ダンスを大きくするためには、卷数を増やさなければならず、トランスが大型化してしまう。そこで、本実施形態においては、以下のような手法によって、この問題を解決した。

[0046] トランスの 1次側電流が増加すれば、コアにエネルギーが蓄積されるスピードが速くなる。さらに、プリンタ等において瞬間的に消費電力が大きくなつた場合には、ドレイン電流 I

Dを流す期間を増カロさせることによって対応することができる。その際に、ドレイン電流 Iを流す期間に上限を設けておけば、 MOSFET31の温度が異常に上昇する前に消費電力が元に戻るので、 MOSFET31が破壊されるおそれはない。そのような動作を行うために、制御回路 70は、図 4の（b)に示す A点において MOSFET 31をオフ状態とするように、駆動信号におけるパルス幅の上限を設定している。

[0047] 制御回路 70の動作を詳しく説明すると、クロック信号生成回路 73によって生成されるクロック信号 V の立ち上がりエッジに同期してパルス幅設定回路 78の出力信号

CK

がセットされ、ゲート電圧 V (図 4の（e) )がハイレベルとなる。これにより、比較器 75

G

から出力される比較信号 V (図 4の（d) )が、ハイレベルからローレベルに移行す

COMP

る。

[0048] ここで、比較器 75から出力される比較信号 V は、 1次側電流検出回路 40から出力される第 1の検出電圧と、 2次側電圧検出回路 60の検出結果に基づいて検出電圧生成回路 71によって生成される第 2の検出電圧とを比較して得られるものである。過負荷状態においては、 MOSFET31のドレイン電流 Iが増加して第 1の検出電

D

圧が増加すると共に、トランスの 2次側における出力電圧が低下して第 2の検出電圧も増加するが、第 2の検出電圧には検出電圧生成回路 71において上限が設けられている。従って、第 2の検出電圧が上限に達したときに、第 1の検出電圧がその上限を超えると、比較器 75から出力される比較信号 V カ、ィレベルとなる。

COMP

[0049] 1次側電流検出回路 40は、 MOSFET31のドレイン電圧 Vに基づいて検出電圧

D

を生成するので、上記の動作をドレイン電圧 V (図 4の（c) )に基づいて説明する。ゲ

D

ート電圧 V がハイレベルになると、ドレイン電流 I が流れ始める力ドレイン電圧 V

G D D

はー且低下するので、比較器 75から出力される比較信号 V 力 Sハイレベル力も口

COMP

一レベルに移行する。その後、ドレイン電流 Iが次第に増加し、ドレイン電圧 Vも次

D D

第に上昇する。図 4の（c)に示す B点において、ドレイン電圧 V 1S 2次側電圧検出

D

回路 60の検出結果に基づいて定まるしきい電圧 V (この場合には、第 2の検出電

TH

圧の上限に対応する）を越えると、比較器 75から出力される比較信号 V 力 Sハイレ

COMP

ベルとなる。その結果、パルス幅設定回路 78の出力信号がリセットされ、 MOSFET 31のゲート電圧 V力一レベルとなり、図 4の（b)に示す A点においてドレイン電流 I

G

が停止する。

D

[0050] このようにして、制御回路 70は、一定の周期で MOSFET31をオンさせると共に、比較信号 V の立ち上がりエッジに同期して MOSFET31をオフさせる。図 4の（e

COMP

)にお!/、て、 MOSFET31がオンする期間は T で表され、 MOSFET31がオフする

ON

期間は T で表される。

OFF

[0051] 図 5は、図 2に示す制御回路の通常状態における動作を説明するための波形図である。図 5の（a)は、クロック信号生成回路 73によって生成されるクロック信号 V を示

CK

している。また、図 5の（b)は、 MOSFET31のドレイン電流 Iを示しており、図 5の（c

D

)は、 MOSFET31のドレイン電圧 Vを示している。

D

[0052] 通常状態にお!、ては、過負荷状態と比較して 2次側の負荷が軽、ので、 2次側の出力電圧が上昇し、 2次側電圧検出回路 60の検出結果に基づいて検出電圧生成回路 71によって生成される第 2の検出電圧が低くなつている。従って、図 5の（c)に示すように、 2次側電圧検出回路 60の検出結果に基づいて定まるしきい電圧 V も

TH

低くなつている。その結果、ドレイン電流 Iが流れ始めてからドレイン電圧 V力

D D sしきい電圧 V を越えるまでの期間も短くなる。図 5の（c)に示す D点において、ドレイン電

TH

圧 V力 Sしきい電圧 V を越えると、比較器 75から出力される比較信号 V (図 5の

D TH COMP

(d) )がハイレベルとなる。その結果、パルス幅設定回路 78の出力信号がリセットされ、 MOSFET31のゲート電圧 V (図 5の（e) )がローレベルとなり、図 5の（b)に示す C

G

点においてドレイン電流 Iが停止する。このように、通常状態においては、 MOSFE

D

T31にドレイン電流 Iを流す期間が縮小される。

D

[0053] さらに、軽負荷状態となった場合には、制御回路 70の比較器 72が、検出電圧生成回路 71によって生成される検出電圧に基づいて、 2次側が軽負荷状態であると判定し、比較信号をローレベルとする。その結果、 AND回路 74の出力信号もローレベルとなり、パルス幅設定回路 78にクロック信号が供給されなくなって、駆動信号におけるパルスの数が減少する。

[0054] 本実施形態においては、図 2に示すように、比較器 75が出力する比較信号とブランキングパルス生成回路 76が生成するブランキングノルス信号との論理積を AND回路 77によって求めるようにした力ブランキングパルス生成回路 76が生成するブランキングパルス信号によって 1次側電流検出回路 40の動作をオン Zオフするようにしても良い。その場合には、 AND回路 77を省略することができる。 [0055] 次に、本発明の第 2の実施形態に係るスイッチング電源回路について説明する。第 2の実施形態に係るスイッチング電源回路の基本的な構成は、制御回路を除き、図 1 に示す第 1の実施形態と同じである。

[0056] 図 6は、本発明の第 2の実施形態における制御回路等の構成を詳しく示す図である。本実施形態において、制御回路 90は、 MOSFET31に流れる電流が定格電流を超えた力否かを判定し、それに応じて、 MOSFET31のゲートに印加される駆動信号を生成する。ここで、定格電流とは、 MOSFETが安定して定常動作を行うことができるドレイン電流の大きさを表しており、スイッチング電源回路の AC入力電圧や MO SFETの規格等に基づいて予め定められる。

[0057] 制御回路 90は、図 2に示す比較器 72の替わりに、比較器 91と、マスク信号生成回路 92とを含んでいる。比較器 91は、 1次側電流検出回路 40によって検出された 1次側電流の大きさを、定格電流に従って設定されたプリセット電圧 Vと比較して、比較

P

結果を表す比較信号を出力する。マスク信号生成回路 92は、比較器 91から出力される比較信号に基づいて MOSFET31の動作モードを決定し、その動作モードに適合するマスク信号を生成する。

[0058] AND回路 74は、クロック信号生成回路 73から出力されるクロック信号とマスク信号生成回路 92から出力されるマスク信号との論理積を求める。マスク信号カ、ィレベルである期間において、パルス幅設定回路 78のセット端子 Sにクロック信号が供給される。パルス幅設定回路 78は、クロック信号に同期して出力信号をセットすると共に、ブランキングノルス信号がハイレベルであるときに、比較器 75によって生成される比較信号に同期して出力信号をリセットすることにより、駆動信号におけるパルス幅を設定する。ゲートドライバ 79は、パルス幅設定回路 78から出力される駆動信号に基づいて、 MOSFET31のゲートを駆動する。

[0059] 図 7は、本発明の第 2の実施形態に係るスイッチング電源回路の動作を説明するためのドレイン電流の波形図である。期間 Tにおいては、 MOSFET31のドレイン電流

0

Iが定格電流を超えていないので、比較器 91から出力される比較信号がローレベル

D

に維持される。これに基づいて、マスク信号生成回路 92は、 MOSFET31の動作モードを通常負荷モードと決定し、マスク信号をノヽィレベルに固定する。従って、クロック信号生成回路 73から出力されるクロック信号が、 AND回路 74を介してパルス幅設定回路 78に供給される。その結果、クロック信号に同期して連続する複数のパルス力 MOSFET31のゲートに印加される。

[0060] 期間 Tにおいて、 2次側が過負荷状態となって、 MOSFET31のドレイン電流 Iが

1 D 定格電流を周期的に超えると、比較器 91から出力される比較信号は、クロック信号〖こ同期して周期的にハイレベルとなる。これに基づいて、マスク信号生成回路 92は、 M OSFET31の動作モードを過負荷モードと決定し、 MOSFET31を保護するために、マスク信号がハイレベルとなる期間を制限して、 MOSFET31に間欠動作を行わせる。

[0061] 例えば、マスク信号生成回路 92は、比較器 91から出力される比較信号の立上がりエッジに同期してカウント値をインクリメントし、カウント値が所定の値となるまでの第 1 の期間 Tにおいてマスク信号をハイレベルに設定し、その後の第 2の期間 Tにおい

1 2 てマスク信号をローレベルに設定する。過負荷状態が続く限り、第 1の期間 Tと第 2 の期間 Tとが繰り返される。

2

[0062] その結果、第 1の期間 Tにおいては、クロック信号に同期して連続する複数のパルスが MOSFET31のゲートに印加され、ダイナミックな負荷に対しても、定電圧特性を維持しながら必要な電流を供給することができる。一方、第 2の期間 T

2においては

、 MOSFET31のゲートにパルスが印加されない。このようにして、駆動信号においてクロック信号に同期して複数のパルスが連続する期間の上限が設定され、従って、

MOSFET31によってトランスの 1次側卷線 21に電流を流す期間の上限が設定される。なお、第 1の期間 Tにおいて、比較信号がハイレベルになった次の周期において比較信号がローレベルになると、マスク信号生成回路 92は、 MOSFET31の動作モードを過負荷モードから通常負荷モードに変更する。

[0063] 2次側の負荷がさらに重くなつて、非常に大きなドレイン電流 Iが流れる場合には、

D

第 1の実施形態において説明したように、駆動信号におけるパルス幅の上限が設定される。即ち、検出電圧生成回路 71において検出電圧に上限を設定することにより、図 7に示すように、駆動信号におけるパルス幅の上限が期間 Tに設定されて、 MOS

3

FET31のドレイン電流 Iが最大電流 (A点）以下に抑えられる。 [0064] 第 1及び第 2の実施形態において、比較器 75の反転入力端子に、検出電圧生成回路 71によって生成される検出電圧の替わりに所定の電圧を印加することにより、 1 次側電流検出回路 40の検出結果に基づ、て駆動信号を生成するようにしても良！、。その場合でも、 1次側電流検出回路 40から出力される検出電圧が所定の電圧を超えるとパルス幅設定回路 78の出力信号がリセットされるので、駆動信号におけるパルス幅の上限を設定することができる。

[0065] また、第 1及び第 2の実施形態においては、 1次側電流検出回路 40が MOSFET3 1のドレイン ·ソース間電圧に基づ!/、て 1次側電流を検出する例につ、て説明したが、本発明はこれに限られず、 1次側電流検出回路がトランスの補助卷線 (3次卷線)の誘起電流に基づ、て 1次側電流を検出するようにしても良、。

[0066] 次に、本発明の第 3の実施形態について説明する。

図 8は、本発明の第 3の実施形態に係るスイッチング電源回路の構成を示す図である。このスイッチング電源回路は、交流電圧の入力端子 1及び 2に接続された整流平滑回路 10と、 1次側の交流電圧を昇圧又は降圧して 2次側に出力するトランス 20と、トランスの 1次側卷線 21に直列に接続され、パルス状の駆動信号に従ってトランスの 1次側卷線に電流を流すスイッチング素子 30と、トランス 20の 1次側卷線に流れる電流を検出する 1次側電流検出回路 100とを有して、る。

[0067] さらに、このスイッチング電源回路は、トランスの 2次側卷線 22に発生する電圧を半波整流するダイオード 51と、整流された電圧を平滑して出力端子 3及び 4に供給するコンデンサ 52と、出力端子 3及び 4における出力電圧を検出する 2次側電圧検出回路 60と、駆動信号のパルス幅を設定する制御回路 110と、発熱するスイッチング素子 30の周辺温度を検知する温度センサ 120とを有して、る。

[0068] 2次側電圧検出回路 60の検出結果は、光信号として制御回路 110に伝送される。

これにより、トランス 20の 1次側と 2次側との間でアイソレーションを保ちながら、 2次側における検出結果を 1次側に伝送することができる。

[0069] 図 9は、図 8に示す制御回路等の構成を詳しく示す図である。本実施形態においては、図 8に示すスイッチング素子 30として、 Nチャネル MOSFET31が用いられ、図 8 に示す 1次側電流検出回路 100として、抵抗 101が用いられる。 MOSFET31は、トランスの 1次側卷線 21に接続されたドレインと、抵抗 101を介して整流平滑回路 10 に接続されたソースと、ゲートドライバ 116から駆動信号が印加されるゲートとを有している。抵抗 101の両端に発生する電圧を測定すれば、トランスの 1次側卷線 21に流れる電流に比例した検出電圧を得ることができる。

[0070] トランスの 1次側卷線 21と MOSFET31のドレイン ·ソース経路と抵抗 101とは直列に接続され、整流平滑回路 10において交流電源電圧を整流及び平滑することにより得られた電圧が、これらの直列回路に供給される。 MOSFET31は、ゲートに印加されるパルス状の駆動信号に従って、トランスの 1次側卷線 21に電流を流す。

[0071] 制御回路 110は、駆動信号を生成するコントロールブロックを一体化して収めた DS P (digital signal processor) 111と、ソフトウェア（制御プログラム）やデータを格納する不揮発性メモリ等の格納部 112と、 AZDコンバータ 113及び 114と、光電変換回路 115と、ゲートドライバ 116とを有している。格納部 112は、データテーブルを格納しており、このデータテーブルには、スイッチング電源回路の動作を制御するために用 V、られる各種の設定情報が含まれて!/、る。

[0072] AZDコンバータ 113は、抵抗 101によって得られるアナログの 1次側電流検出信号をディジタル信号に変換して DSP 111に出力する。発光ダイオード 62 (図 3)及び光電変換回路 115としては、典型的にはフォト力ブラが用いられる。光電変換回路 1 15は、 2次側電圧検出回路 60の発光ダイオード 62によって生成された光信号を受けて、その強度に応じた信号を出力する。この信号は、 2次側電圧検出信号として用いられる。 AZDコンバータ 114は、光電変換回路 115によって得られるアナログの 2 次側電圧検出信号をディジタル信号に変換して DSP111に出力する。

[0073] DSP111は、少なくとも 1次側電流検出回路 100及び 2次側電圧検出回路 60から出力される検出信号に基づいてパルス幅変調 (PWM)を行うことにより、駆動信号 (P WM信号）を生成する。さらに、 DSP111は、上記に加えて、温度センサ 120から出力される温度データに基づいてパルス幅変調を行うことにより、駆動信号を生成するようにしても良い。駆動信号は、ゲートドライバ 116によって、 MOSFET31のゲートに印加される。

[0074] 次に、図 8に示すスイッチング電源回路の動作について、図 8〜図 12を参照しながら説明する。図 10は、図 9に示す DSPの制御動作を示すフローチャートであり、図 1 1は、図 8に示すスイッチング電源回路の出力電流出力電圧特性（2次側電流 2 次側電圧特性)を示す図であり、図 12は、図 8に示すスイッチング電源回路における動作波形を示す波形図である。

[0075] 図 10を参照すると、まず、ステップ S11において、 DSP111力 AZDコンバータ 1 14の出力値によって表される 2次側電圧が一定となる定電圧安定ィ匕動作を行うように、駆動信号のパルス幅を制御する。さらに、ステップ S12において、 DSP111は、 AZDコンバータ 113の出力値によって表される 1次側電流がしきい値を超えた力否かを判定し、 1次側電流がしきい値を超えるまでは、定電圧安定化動作を行うよう〖こ駆動信号のパルス幅を制御する。

[0076] 図 11において矢印（1)で示すように、 2次側電流が増加して行って、 A点において 1次側電流がしきい値に到達し、さらに、 1次側電流がしきい値を超えると、 DSP111 は、駆動信号のパルス幅を一定に維持して、定電圧安定化動作を停止する (ステツプ S13)。図 12は、このときの波形を示す。 1次側電流がしきい値を超えるまでは、駆動信号のパルス幅 Tが増力！]して行くが、 1次側電流がしきい値を超えると、駆動信号のパルス幅 Tが最大値 T に制限される。

MAX

[0077] これ以降、 2次側電圧は一定とならず、負荷回路 (例えば、インパクトプリンタ内のソレノイド)のインピーダンス状態によって 2次側電流が増加して行くと、図 11において矢印（2)で示すように、 2次側電圧は徐々に低下して行く。ただし、 2次側電圧が低下しても、 2次側電圧がしきい値以上であって、 2次側電流が維持されていれば、スィツチング電源回路は許容動作範囲内にあると考えることができる。インパクトプリンタにおいて印字ヘッドを駆動するソレノイドは、電流によって駆動されるので、電源電圧が多少低下しても動作が可能である。従って、上記のような折れ線状の出力電流— 出力電圧特性を有するスイッチング電源を用いれば、スイッチング電源の出力電圧が多少低下しても、印字動作を継続することができる。

[0078] ステップ S14において、 DSP111は、所定期間内に 1次側電流がしきい値を超えた回数が許容範囲内である力否かを判定する。所定期間内に 1次側電流がしきい値を超えた回数が許容範囲内である場合には、処理がステップ S 15に移行し、所定期間内に 1次側電流がしきい値を超えた回数が許容範囲を超える場合には、処理がステップ S 16に移行する。

[0079] ステップ S15において、 DSP111は、 2次側電圧がしきい値よりも低下したか否かを判定する。 2次側電圧がしきい値よりも低下していない場合には、処理がステップ S1 2に移行し、 2次側電圧がしきい値よりも低下した場合には、処理がステップ S16に移行する。

[0080] ステップ S16において、 DSP111は、 MOSFET31が電流ストレスによって破壊されるおそれがあるので、駆動信号を非活性ィ匕して MOSFET31のスイッチング動作を停止させ、 1次側卷線に流れる電流を遮断する。

[0081] あるいは、ステップ S14を省略して、 1次側電流がしき!/、値を超えた場合に、 2次側電圧がしき!/、値よりも低下するまで、駆動信号のパルス幅 Tを最大値 T に維持し

MAX

続けても良い。

[0082] 以上において、 1次側電流のしきい値に関する設定情報、 2次側電圧のしきい値に関する情報、 1次側電流がしきい値を超えた場合の許容範囲に関する設定情報等は、格納部 112にお!/、てデータテーブルに格納されて、る。

[0083] さらに、格納部 112は、通常動作モード用の設定情報に加えて、負荷装置 (例えば、インパクトプリンタ等）が待機モードにある時の 1次側電流ー2次側電圧特性等を含む待機モード用の設定情報をデータテーブルに格納するようにしても良、。その場合には、 DSP111が、負荷装置が通常動作モードと待機モードとの内のいずれにあるかを表すモード信号に従って、待機モードにおいて出力特性を変更する（図 11中の一点鎖線を参照)。これにより、待機モードにおける消費電力を低減することができる。

[0084] また、格納部 112は、通常の使用環境用の設定情報に加えて、過酷な使用環境（例えば、使用場所が高温である等）における 1次側電流 2次側電圧特性等を含む過酷な使用環境用の設定情報をデータテーブルに格納するようにしても良い。例えば、複数種類の温度範囲に対応して、複数種類の設定情報が、格納部 112においてデータテーブルに格納される。その場合には、 DSP111力温度センサ 120から出力される温度データによって表される温度範囲に対応して出力特性を変更する（図 11中の二点鎖線を参照)。これにより、過酷な使用環境におけるスイッチング素子の破壊を防止することができる。

[0085] あるいは、格納部 112が、複数の AC入力電圧（例えば、 100V、 115V、 200V等）に対応する複数の設定情報をデータテーブルに格納するようにしても良い。その場合には、 DSP111が、入力電圧の検出値、又は、外部から供給される入力電圧を表す信号に従って、複数の設定情報の中から 1つの設定情報を選択する。これにより、 AC入力電圧に適した出力特性を得ることができる。

[0086] 負荷装置力インパクトプリンタである場合には、格納部 112が、印字言語 (例えば、日本語、英語等)又はインパクトプリンタの機種に対応する複数の設定情報をデータテーブルに格納するようにしても良い。その場合には、 DSP111が、印字言語又はィンパクトプリンタの機種を表す信号に従って、複数の設定情報の中から 1つの設定情報を選択する。インパクトプリンタの負荷特性は印字言語や機種によって異なってヽるので、印字言語や機種に適した出力特性を得ることができる。

[0087] 次に、本発明の第 4の実施形態について説明する。

図 13は、本発明の第 4の実施形態に係るスイッチング電源回路の構成を示す図である。このスイッチング電源回路は、図 8に示す第 3の実施形態に係るスイッチング電源回路に対し、 2次側電流を検出する 2次側電流検出回路 130をコンデンサ 52と出力端子 4との間に挿入し、制御回路 110を制御回路 140に変更したものである。

[0088] 図 14は、図 13に示す制御回路等の構成を詳しく示す図である。制御回路 140は、駆動信号を生成するコントロールブロックを一体化して収めた DSP (digital signal pro cessor) 141と、ソフトウェア（制御プログラム）やデータを格納する不揮発性メモリ等の格納部 142と、 AZDコンバータ 143〜145と、光電変換回路 146及び 147と、ゲートドライバ 148とを有している。格納部 142は、データテーブルを格納しており、このデータテーブルには、スイッチング電源回路の動作を制御するために用いられる各種の設定情報が含まれて、る。

[0089] AZDコンバータ 143は、抵抗 101によって得られるアナログの 1次側電流検出信号をディジタル信号に変換して DSP141に出力する。光電変換回路 146は、 2次側電圧検出回路 60からの光信号を電気信号に変換して AZDコンバータ 144に出力する。 AZDコンバータ 144は、光電変換回路 146によって得られるアナログの 2次側電圧検出信号をディジタル信号に変換して DSP141に出力する。光電変換回路 1 47は、 2次側電流検出回路 130からの光信号を電気信号に変換して AZDコンパ一タ 145に出力する。 AZDコンバータ 145は、光電変換回路 147によって得られるァナログの 2次側電流検出信号をディジタル信号に変換して DSP 141に出力する。

[0090] DSP141は、少なくとも 1次側電流検出回路 100、 2次側電圧検出回路 60、及び、 2次側電流検出回路 130から出力される検出信号に基づ!/、てパルス幅変調 (PWM) を行うことにより、駆動信号 (PWM信号)を生成する。さらに、 DSP141は、上記に加えて、温度センサ 120から出力される温度データに基づ、てパルス幅変調を行うことにより、駆動信号を生成するようにしても良い。駆動信号は、ゲートドライバ 148によつて、 MOSFET31のゲートに印加される。

[0091] 次に、図 13に示すスイッチング電源回路の動作について、図 13〜図 16を参照しな力 Sら説明する。図 15は、図 14に示す DSPの制御動作を示すフローチャートであり、図 16は、図 13に示すスイッチング電源回路の出力電流—出力電圧特性（2次側電流― 2次側電圧特性)を示す図である。

[0092] 図 15を参照すると、まず、ステップ S21において、 DSP141が、 AZDコンバータ 1 44の出力値によって表される 2次側電圧が一定となる定電圧安定ィ匕動作を行うように、駆動信号のパルス幅を制御する。さらに、ステップ S22において、 DSP141は、 AZDコンバータ 143の出力値によって表される 1次側電流がしきい値を超えた力否かを判定し、 1次側電流がしきい値を超えるまでは、定電圧安定化動作を行うよう〖こ駆動信号のパルス幅を制御する。

[0093] 図 16において矢印（1)で示すように、 2次側電流が増加して行って、 A点において 1次側電流がしきい値に到達し、さらに、 1次側電流がしきい値を超えると、 DSP141 は、駆動信号のパルス幅を一定に維持して、定電圧安定化動作を停止する (ステツプ S23)。

[0094] これ以降、 2次側電圧は一定とならず、負荷回路 (例えば、インパクトプリンタ内のソレノイド)のインピーダンス状態によって 2次側電流が増加して行くと、図 16において矢印（2)で示すように、 2次側電圧は徐々に低下して行く。ただし、 2次側電圧が低下しても、 2次側電流がしきい値を超えておらず、且つ、 2次側電圧がしきい値よりも低下していなければ、 2次側電流が維持されるので、スイッチング電源回路は正常動作範囲内にあると考えることができる。

[0095] ステップ S24において、 DSP141は、 2次側電流がしきい値を超えて所定の時間が経過した力否かを判定する。 2次側電流がしき、値を超えて所定の時間が経過していない場合には、処理がステップ S25に移行し、 2次側電流がしきい値を超えて所定の時間が経過した場合には、処理がステップ S 26に移行する。

[0096] ステップ S25において、 DSP141は、 2次側電圧がしきい値よりも低下したか否かを判定する。 2次側電圧がしきい値よりも低下していない場合には、処理がステップ S2 2に移行し、 2次側電圧がしきい値よりも低下した場合には、処理がステップ S26に移行する。

[0097] ステップ S26において、 DSP141は、 MOSFET31が電流ストレスによって破壊されるおそれがあるので、駆動信号を非活性ィ匕して MOSFET31のスイッチング動作を停止させ、 1次側卷線に流れる電流を遮断する。

[0098] 以上において、 1次側電流のしきい値に関する設定情報、 2次側電圧のしきい値に関する設定情報、 2次側電流のしきい値に関する設定情報、 2次側電流がしきい値を超えた場合の許容範囲に関する設定情報等は、格納部 142においてデータテープルに格納されている。

[0099] 第 4の実施形態においては、 2次側電流検出回路 130がトランスの 2次側卷線 22に接続される場合について説明したが、本発明は、それに限定されず、 2次側電流検出回路 130がトランスの補助卷線 23に接続されるようにしても良ヽ。その場合には、負荷側と絶縁された状態で 2次側の電流を検出できる。

[0100] 以上の第 1〜第 4の実施形態においては、フライバック型のスイッチング電源を例にとって説明したが、本発明は、フライバック型のスイッチング電源に限らず、例えば、フォワード型や各種のブリッジ型等、トランスを用いる様々なタイプのスイッチング電源に適用することができる。

[0101] 次に、本発明の第 5の実施形態について説明する。以下の実施形態においては、トランスの替わりにチョークコイルを用いるチヨッパ方式のスイッチング電源回路に本発明を適用している。チヨツバ方式のスイッチング電源回路においては、トランスを用いないので入力側と出力側とが非絶縁となるが、回路を小型化することができる。

[0102] 図 17は、本発明の第 5の実施形態に係るスイッチング電源回路の構成を示す図である。第 5の実施形態においては、チヨツバ方式昇圧型のスイッチング電源回路を例にとつて説明する。

[0103] このスイッチング電源回路は、交流電圧の入力端子 1及び 2に接続された整流平滑回路 10と、整流平滑回路 10に一端が接続され、卷線に流れる電流によって発生する磁気エネルギーをコアに蓄えるチョークコイル 150と、チョークコイル 150の他端に接続され、ノルス状の駆動信号に従ってチョークコイル 150に電流を流すスィッチング素子 30と、スイッチング素子 30に流れる電流を検出するスイッチング電流検出回路 160とを有している。ここで、チョークコイル 150としてトランスの 1次側卷線を用いる場合には、トランスの 2次側卷線を内部電源の生成用に利用することができる。

[0104] さらに、このスイッチング電源回路は、チョークコイル 150の他端に発生する電圧を半波整流するダイオード 51と、整流された電圧を平滑することにより出力電圧を生成して出力端子 3及び 4に供給するコンデンサ 52と、出力端子 3及び 4における出力電圧を検出する出力電圧検出回路 170と、駆動信号を生成する制御回路 180とを有している。

[0105] 整流平滑回路 10は、例えば、ダイオードブリッジとコンデンサとを含んでおり、入力端子 1と入力端子 2との間に印加される交流電圧をダイオードブリッジによって全波整流し、コンデンサによって平滑する。

[0106] チョークコイル 150は、スイッチング素子 30がオンしている時に、コアにエネルギーを蓄える。次に、スイッチング素子 30がオフすると、磁場が電流を維持しょうとするので、チョークコイル 150の電流がダイオード 51を介してコンデンサ 52に流れ、コンデンサ 52が充電されることにより、出力端子 3と出力端子 4との間に直流出力電圧を発生させる。

[0107] 本発明においては、チョークコイル 150のコアとして、高い飽和磁束密度を有するアモルファス金属の磁性体が用いられる。具体的な材料としては、例えば、鉄 (Fe)とコノルト（Co)を含むアモルファス合金 Fe— Co (60〜80wt%)を用いることができる。コアのタイプとしては、粉末材料を焼結することにより成型したノレクタイプや、リボン状のコアを積層したラミネートタイプを用いることができる。

[0108] アモルファス金属の磁性体は、フェライトよりも飽和磁束密度が高ぐ E型形状のコァ成型を行う際にも成型が容易であり、温度による磁気特性の変化が小さぐヒステリシス損失や渦電流損失が小さくて高周波特性が良、と、う特徴を有して、る。また、アモルファス金属の磁性体をチョークコイルのコアとして使用することにより、コアが磁気的に飽和し難ぐ発熱量も小さいので、フェライトを用いる場合の 2倍以上の電力を供給できると共に、コアにギャップを形成する必要がないので、ギャップ力もの磁束の漏洩が問題とならなくなる。

[0109] ただし、アモルファス金属の磁性体を用いる場合には、フェライトを用いる場合と比較して、卷数当りのインダクタンス（「AL値」ともいう）が小さくなるので、卷数をある程度増やしても卷線のインダクタンスが小さくなり、卷線に流れる電流が増加する。また、アモルファス金属の磁性体は飽和し難いので、卷線に流れるピーク電流を大きくすることができる。し力しながら、ピーク電流が大きくなると、スイッチング素子が破壊され易くなるという問題がある。そこで、本実施形態においては、回路的な工夫をすることによって、スイッチング素子を保護している。

[0110] 図 18は、図 17に示す制御回路等の構成を詳しく示す図である。本実施形態においては、図 17に示すスイッチング素子 30として、 Nチャネル MOSFET31が用いられる。 MOSFET31は、チョークコイル 150の他端に接続されたドレインと、スィッチング電流検出回路 160を介して整流平滑回路 10に接続されたソースと、ゲートドライバ 189から駆動信号が印加されるゲートとを有している。

[0111] チョークコイル 150と MOSFET31のドレイン 'ソース経路とスイッチング電流検出回路 160とは直列に接続され、整流平滑回路 10において交流電源電圧を整流及び平滑することにより得られた電圧が、これらの直列回路に供給される。 MOSFET31は、ゲートに印加されるパルス状の駆動信号に従って、チョークコイル 150に電流を流す。

[0112] 制御回路 180は、比較器 181と、マスク信号生成回路 182と、クロック信号生成回路 183と、 AND回路 184と、比較器 185と、ブランキングパルス生成回路 186と、 A ND回路 187と、パルス幅設定回路 188と、ゲートドライバ 189とを含んでいる。

[0113] クロック信号生成回路 183は、クロック信号を生成する。 AND回路 184は、クロック信号生成回路 183から出力されるクロック信号とマスク信号生成回路 182から出力されるマスク信号との論理積を求める。マスク信号がハイレベルに固定されて、る場合には、パルス幅設定回路 188のセット端子 Sにクロック信号が常に供給される。

[0114] また、スイッチング電流検出回路 160から出力される検出電圧が、比較器 185の非反転入力端子に入力され、図 17に示す出力電圧検出回路 170から出力される検出電圧が、比較器 185の反転入力端子に入力される。出力電圧検出回路 170において、スイッチング電源回路の負荷が軽い状態においては、スイッチング電源回路の出力電圧が上昇することにより検出電圧が下降し、スイッチング電源回路の負荷が重い状態においては、スイッチング電源回路の出力電圧が下降することにより検出電圧が上昇する。さらに、出力電圧検出回路 170から出力される検出電圧には、リミッタ回路によって上限が設定されている。

[0115] 比較器 185は、スイッチング電流検出回路 160から出力される検出電圧と、出力電圧検出回路 170から出力される検出電圧とを比較して、比較結果を表す比較信号を出力する。また、ブランキングパルス生成回路 186は、トランスの 1次側電流が小さい内に MOSFET31がオフ状態となる誤動作を防止するために、クロック信号に同期した所定の期間においてのみハイレベルとなるブランキングパルス信号を生成する。 A ND回路 187は、比較器 185から出力される比較信号とブランキングパルス生成回路 186から出力されるブランキングパルス信号との論理積を求める。ブランキングパルス信号がハイレベルとなる期間において、比較器 185によって生成された比較信号力 AND回路 187から出力される。

[0116] パルス幅設定回路 188は、例えば、セット端子 Sとリセット端子 Rと出力端子 Qとを有する RSフリップフロップによって構成される。パルス幅設定回路 188は、クロック信号生成回路 183によって生成されるクロック信号に同期して出力信号をセットすると共に、ブランキングパルス信号がハイレベルであるときに、比較器 185によって生成される比較信号に同期して出力信号をリセットすることにより、駆動信号におけるパルス幅を設定する。ゲートドライバ 189は、パルス幅設定回路 188から出力される駆動信号に基づいて、 MOSFET31のゲートを駆動する。

[0117] 図 18に示す制御回路の動作は、図 4及び図 5に示すのと概ね同様であるので、図 4を参照しながら制御回路 180の動作を詳しく説明する。

クロック信号生成回路 183によって生成されるクロック信号 V の立ち上がりエッジ

CK

に同期してパルス幅設定回路 188の出力信号がセットされ、ゲート電圧 V (図 4の（e

G

) )がハイレベルとなる。

[0118] 比較器 185から出力される比較信号は、スイッチング電流検出回路 160から出力される第 1の検出電圧と、出力電圧検出回路 170から出力される第 2の検出電圧とを比較して得られるものである。過負荷状態においては、 MOSFET31のドレイン電流 I

D

が増加して第 1の検出電圧が増加すると共に、トランスの 2次側における出力電圧が低下して第 2の検出電圧も増加するが、第 2の検出電圧には出力電圧検出回路 170 において上限が設けられている。従って、第 2の検出電圧が上限に達したときに、第 1の検出電圧がその上限を超えると、比較器 75から出力される比較信号がハイレべルとなる。その結果、パルス幅設定回路 188の出力信号がリセットされ、 MOSFET3 1のゲート電圧 V力

G 一レベルとなり、図 4の（b)に示す A点においてドレイン電流 I

D

が停止する。

[0119] このようにして、制御回路 180は、一定の周期で MOSFET31をオンさせると共に、比較信号の立ち上がりエッジに同期して MOSFET31をオフさせる。図 4の（e)にお V、て、 MOSFET31がオンする期間は T で表され、 MOSFET31がオフする期間

ON

は T で表される。

OFF

[0120] 次に、制御回路 180が、 MOSFET31に流れる電流が定格電流を超えたか否かを判定し、 MOSFET31のゲートに印加される駆動信号を制御する場合について説明する。定格電流とは、 MOSFETが安定して定常動作を行うことができるドレイン電流の大きさを表しており、スイッチング電源回路の AC入力電圧や MOSFETの規格等に基づいて予め定められる。

[0121] 比較器 181は、スイッチング電流検出回路 160によって検出されたスイッチング電流の大きさを、定格電流に従って設定されたプリセット電圧 Vと比較して、比較結果

P

を表す比較信号を出力する。マスク信号生成回路 182は、比較器 181から出力される比較信号に基づいて MOSFET31の動作モードを決定し、その動作モードに適合するマスク信号を生成する。

[0122] ノルス幅設定回路 188は、マスク信号カ、ィレベルであるときに、クロック信号生成回路 183によって生成されるクロック信号に同期して出力信号をセットすると共に、ブランキングノルス信号がハイレベルであるときに、比較器 185によって生成される比較信号に同期して出力信号をリセットすることにより、駆動信号におけるパルス幅を設定する。

[0123] 本実施形態に係るスイッチング電源回路の動作は、図 7に示すのと同様である。図 7に示すように、期間 Tにおいては、 MOSFET31のドレイン電流 Iが定格電流を超

0 D

えていないので、比較器 181から出力される比較信号がローレベルに維持される。これに基づいて、マスク信号生成回路 182は、 MOSFET31の動作モードを通常負荷モードと決定し、マスク信号をハイレベルに固定する。従って、クロック信号生成回路 183から出力されるクロック信号力 AND回路 184を介してパルス幅設定回路 188 に供給される。その結果、クロック信号に同期して連続する複数のパルス力 MOSF ET31のゲートに印加される。

[0124] 期間 Tにおいて、スイッチング電源回路が過負荷状態となって、 MOSFET31のドレイン電流 I

Dが定格電流を周期的に超えると、比較器 181から出力される比較信号は、クロック信号に同期して周期的にノ、ィレベルとなる。これに基づいて、マスク信号生成回路 182は、 MOSFET31の動作モードを過負荷モードと決定し、 MOSFET3 1を保護するために、マスク信号がハイレベルとなる期間を制限して、 MOSFET31 に間欠動作を行わせる。

[0125] 例えば、マスク信号生成回路 92は、比較器 181から出力される比較信号の立上がりエッジに同期してカウント値をインクリメントし、カウント値が所定の値となるまでの第

1の期間 Tにおいてマスク信号をハイレベルに設定し、その後の第 2の期間 Tにお

1 2 いてマスク信号をローレベルに設定する。過負荷状態が続く限り、第 1の期間 τと第 2の期間 Tとが繰り返される。

2

[0126] その結果、第 1の期間 Tにおいては、クロック信号に同期して連続する複数のパルスが MOSFET31のゲートに印加され、第 2の期間 Tにおいては、 MOSFET31のゲートにパルスが印加されない。このようにして、駆動信号においてクロック信号に同期して複数のパルスが連続する期間の上限が設定され、従って、 MOSFET31によつてトランスの 1次側卷線 21に電流を流す期間の上限が設定される。なお、第 1の期間 Tにおいて、比較信号がハイレベルになった次の周期において比較信号がローレベルになると、マスク信号生成回路 182は、 MOSFET31の動作モードを過負荷モードから通常負荷モードに変更する。

[0127] スイッチング電源回路の負荷がさらに重くなつて、非常に大きなドレイン電流 Iが流

D

れる場合には、先に説明したように、駆動信号におけるパルス幅の上限が設定される。即ち、出力電圧検出回路 170において検出電圧に上限を設定することにより、図 7 に示すように、駆動信号におけるパルス幅の上限が期間 Tに設定されて、 MOSFE

3

T31のドレイン電流 Iが最大電流 (A点）以下に抑えられる。

D

[0128] 第 5の実施形態において、比較器 185の反転入力端子に、出力電圧検出回路 17 0から出力される検出電圧の替わりに所定の電圧を印加することにより、スイッチング電流検出回路 160の検出結果に基づ、て駆動信号を生成するようにしても良!、。その場合でも、スイッチング電流検出回路 160から出力される検出電圧が所定の電圧を超えるとパルス幅設定回路 188の出力信号がリセットされるので、駆動信号におけるパルス幅の上限を設定することができる。

[0129] 次に、本発明の第 6の実施形態について説明する。

図 19は、本発明の第 6の実施形態に係るスイッチング電源回路の構成を示す図である。第 6の実施形態においては、スイッチング電源回路として、 PFC (power factor c ontroller:力率改善コントロール）回路を例にとって説明する。 PFC回路とは、交流電圧を整流して得られた電圧をスイッチングすることにより交流電圧に変換し、得られた交流電圧を再び直流電圧に変換する際に、電圧及び電流における波形及び位相を合わせて力率を改善する回路である。

[0130] このスイッチング電源回路は、交流電圧の入力端子 1及び 2に接続された整流回路 11と、整流回路 11から入力される電圧を検出する入力電圧検出回路 190と、整流回路 11に一端が接続され、卷線に流れる電流によって発生する磁気エネルギーをコァに蓄えるチョークコイル 150と、チョークコイル 150の他端に接続され、パルス状の駆動信号に従ってチョークコイル 150に電流を流すスイッチング素子 30と、スィッチング素子 30に流れる電流を検出するスイッチング電流検出回路 160とを有している。ここで、チョークコイル 150としてトランスの 1次側卷線を用いる場合には、トランスの 2 次側卷線を内部電源の生成用に利用することができる。

[0131] さらに、このスイッチング電源回路は、チョークコイル 150の他端に発生する電圧を半波整流するダイオード 51と、整流された電圧を平滑することにより出力電圧を生成して出力端子 3及び 4に供給するコンデンサ 52と、出力端子 3及び 4における出力電圧を検出する出力電圧検出回路 170と、コンデンサ 52と出力端子 4との間に挿入されて出力電流を検出する出力電流検出回路 200と、駆動信号のパルス幅を設定する制御回路 210と、発熱するスイッチング素子 30の周辺温度を検知する温度センサ 120とを有して!/ヽる。

[0132] 整流回路 11は、例えば、ダイオードブリッジによって構成され、入力端子 1と入力端子 2との間に印加される交流電圧を全波整流する。チョークコイル 150は、スィッチング素子がオンしている時に、コアにエネルギーを蓄える。次に、スイッチング素子がォフすると、磁場が電流を維持しょうとするので、チョークコイル 150の電流がダイォード 51を介してコンデンサ 52に流れ、コンデンサ 52が充電されることにより、出力端子 3と出力端子 4との間に直流出力電圧を発生させる。

[0133] 図 20は、図 19に示す制御回路等の構成を詳しく示す図である。本実施形態においては、図 19に示すスイッチング素子 30として、 Nチャネル MOSFET31が用いられ、図 19に示すスイッチング電流検出回路 160として、抵抗 161が用いられる。 MO SFET31は、チョークコイル 150の他端に接続されたドレインと、抵抗 161を介して整流回路 11に接続されたソースと、ゲートドライバ 217から駆動信号が印加されるゲートとを有している。抵抗 161の両端に発生する電圧を測定すれば、 MOSFET31のドレイン電流に比例した検出電圧を得ることができる。

[0134] チョークコイル 150と MOSFET31のドレイン ·ソース経路と抵抗 161とは直列に接続され、整流回路 11において交流電源電圧を整流することにより得られた電圧が、これらの直列回路に供給される。 MOSFET31は、ゲートに印加されるパルス状の駆動信号に従って、チョークコイル 150に電流を流す。 [0135] 制御回路 210は、駆動信号を生成するコントロールブロックを一体化して収めた DS P (digital signal processor) 211と、ソフトウェア（制御プログラム）やデータを格納する不揮発性メモリ等の格納部 212と、 AZDコンバータ 213〜216と、ゲートドライバ 21 7とを有している。格納部 212は、データテーブルを格納しており、このデータテープルには、スイッチング電源回路の動作を制御するために用いられる各種の設定情報が含まれている。

[0136] AZDコンバータ 213は、抵抗 161によって得られるアナログのスイッチング電流検出信号をディジタル信号に変換して DSP211に出力する。 AZDコンバータ 214は、出力電圧検出回路 170によって得られるアナログの出力電圧検出信号をディジタル信号に変換して DSP211に出力する。 AZDコンバータ 215は、出力電流検出回路 200によって得られるアナログの出力電流検出信号をディジタル信号に変換して DS P211に出力する。 AZDコンバータ 216は、入力電圧検出回路 190によって得られるアナログの入力電圧検出信号をディジタル信号に変換して DSP211に出力する。

[0137] DSP211は、少なくともスイッチング電流検出回路 160及び出力電圧検出回路 17 0から出力される検出信号に基づいてパルス幅変調 (PWM)を行うことにより、駆動信号 (PWM信号)を生成する。さらに、 DSP211は、上記に加えて、出力電流検出回路 200や入力電圧検出回路 190から出力される検出信号、及び Z又は、温度センサ 120から出力される温度データに基づいてパルス幅変調を行うことにより、駆動信号を生成するようにしても良い。駆動信号は、ゲートドライバ 167によって、 MOSF ET31のゲートに印加される。

[0138] 次に、図 19に示すスイッチング電源回路の動作について、図 19〜図 22を参照しな力 Sら説明する。図 21は、図 20に示す DSPの制御動作を示すフローチャートであり、図 22は、図 19に示すスイッチング電源回路の出力電流―出力電圧特性を示す図である。

[0139] 図 21を参照すると、まず、ステップ S31において、 DSP211力 AZDコンバータ 2 14の出力値によって表される出力電圧が一定となる定電圧安定ィ匕動作を行うように、駆動信号のパルス幅を制御する。さらに、ステップ S32において、 DSP211は、 A ZDコンバータ 213の出力値によって表されるドレイン電流がしきい値を超えたか否かを判定し、ドレイン電流がしきい値を超えるまでは、定電圧安定化動作を行うよう〖こ駆動信号のパルス幅を制御する。

[0140] 図 22において矢印（1)で示すように、出力電流が増加して行って、 A点においてドレイン電流がしきい値に到達し、さらに、ドレイン電流がしきい値を超えると、 DSP21 1は、駆動信号のパルス幅を一定に維持して、定電圧安定ィ匕動作を停止する (ステツプ S33)。

[0141] これ以降、出力電圧は一定とならず、負荷回路 (例えば、インパクトプリンタ内のソレノイド）のインピーダンス状態によって出力電流が増加して行くと、図 22において矢印 (2)で示すように、出力電圧は徐々に低下して行く。ただし、出力電圧が低下しても、出力電流がしきい値を超えておらず、且つ、出力電圧がしきい値よりも低下していなければ、出力電流が維持されるので、スイッチング電源回路は正常動作範囲内にあると考えることができる。

[0142] ステップ S34において、 DSP211は、出力電流がしきい値を超えて所定の時間が経過した力否かを判定する。出力電流がしきい値を超えて所定の時間が経過していない場合には、処理がステップ S35に移行し、出力電流がしきい値を超えて所定の時間が経過した場合には、処理がステップ S36に移行する。

[0143] ステップ S35において、 DSP211は、出力電圧がしきい値よりも低下したか否かを判定する。出力電圧がしきい値よりも低下していない場合には、処理がステップ S32 に移行し、出力電圧がしきい値よりも低下した場合には、処理がステップ S36に移行する。

[0144] ステップ S36において、 DSP211は、 MOSFET31が電流ストレスによって破壊されるおそれがあるので、駆動信号を非活性ィ匕して MOSFET31のスイッチング動作を停止させ、チョークコイルに流れる電流を遮断する。

[0145] あるいは、ステップ S34を省略して、ドレイン電流がしきい値を超えた場合に、出力電圧がしきい値よりも低下するまで、駆動信号のパルス幅を一定に維持し続けても良い。また、ステップ S34において、 DSP211が、所定期間内に 1次側電流がしきい値を超えた回数が許容範囲内であるカゝ否かを判定し、所定期間内に 1次側電流がしき Vヽ値を超えた回数が許容範囲を超える場合に、チョークコイルに流れる電流を遮断するようにしても良い。

[0146] 以上において、ドレイン電流のしきい値に関する設定情報、出力電圧のしきい値に関する設定情報、出力電流のしきい値に関する設定情報、出力電流がしきい値を超えた場合の許容範囲に関する設定情報等は、格納部 212においてデータテーブルに格納されている。

[0147] さらに、格納部 212は、複数の AC入力電圧（例えば、 100V、 115V、 200V等）に対応する複数の設定情報をデータテーブルに格納している。 DSP211は、 AZDコンバータ 216の出力値によって表される入力電圧 (整流回路 11の整流電圧）に従つて、複数の設定情報の中から 1つの設定情報を選択する。これにより、 AC入力電圧に適した出力特性を得ることができる。

[0148] また、格納部 212は、通常動作モード用の設定情報に加えて、負荷装置 (例えば、インパクトプリンタ等）が待機モードにある時のドレイン電流出力電圧特性等を含む待機モード用の設定情報をデータテーブルに格納するようにしても良、。その場合には、 DSP211が、負荷装置が通常動作モードと待機モードとの内のいずれにあるかを表すモード信号に従って、待機モードにおいて出力特性を変更する（図 22中の一点鎖線を参照)。これにより、待機モードにおける消費電力を低減することができる

[0149] さらに、格納部 212は、通常の使用環境用の設定情報に加えて、過酷な使用環境

(例えば、使用場所が高温である等）におけるドレイン電流出力電圧特性等を含む過酷な使用環境用の設定情報をデータテーブルに格納するようにしても良い。例えば、複数種類の温度範囲に対応して複数種類の設定情報が、格納部 212においてデータテーブルに格納される。その場合には、 DSP211力温度センサ 120から出力される温度データによって表される温度範囲に対応して出力特性を変更する（図 2 2中の二点鎖線を参照)。これにより、過酷な使用環境におけるスイッチング素子の破壊を防止することができる。

[0150] 負荷装置力インパクトプリンタである場合には、格納部 212が、印字言語 (例えば、日本語、英語等)又はインパクトプリンタの機種に対応する複数の設定情報をデータテーブルに格納するようにしても良い。その場合には、 DSP211が、印字言語又はィンパクトプリンタの機種を表す信号に従って、複数の設定情報の中から 1つの設定情報を選択する。インパクトプリンタの負荷特性は印字言語や機種によって異なってヽるので、印字言語や機種に適した出力特性を得ることができる。

[0151] 第 5及び第 6の実施形態においては、チヨツバ方式昇圧型のスイッチング電源回路及び PFC回路を例にとって説明した力本発明は、これらに限らず、例えば、チヨッパ方式降圧型やチヨッパ方式昇降圧型等、チョークコイルを用いる様々なタイプのスイッチング電源に適用することができる。

産業上の利用可能性

[0152] 本発明は、電子機器において用いられるスイッチング電源において利用することが可能である。

Claims

請求の範囲

[1] アモルファス金属の磁性体を含むコア及び該コアに回卷された 1次側卷線及び 2次側卷線を有するトランスと、

前記トランスの 1次側卷線に直列に接続され、パルス状の駆動信号に従って前記トランスの 1次側卷線に電流を流すスイッチング素子と、

前記トランスの 1次側卷線に流れる電流を検出する 1次側電流検出回路と、前記トランスの 2次側卷線に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、

少なくとも前記 1次側電流検出回路の検出結果に基づいて前記駆動信号を生成すると共に、前記トランスの 1次側卷線に電流を流す期間に制限を設ける制御回路と、を具備するスイッチング電源回路。

[2] 前記複数の回路素子によって生成された出力電圧を検出する 2次側電圧検出回路をさらに具備し、

前記制御回路が、前記 1次側電流検出回路の検出結果及び前記 2次側電圧検出回路の検出結果に基づいて前記駆動信号を生成すると共に、前記 2次側電圧検出回路の検出結果に基づいて前記駆動信号におけるパルス幅の上限を設定する、請求項 1記載のスイッチング電源回路。

[3] 前記制御回路が、

前記 2次側電圧検出回路の検出結果に基づいて、上限が設定された検出電圧を生成する検出電圧生成回路と、

前記 1次側電流検出回路によって生成される検出電圧と前記検出電圧生成回路によって生成される検出電圧とを比較して比較結果を表す信号を生成する比較器と、クロック信号を生成するクロック信号生成回路と、

前記クロック信号生成回路によって生成されるクロック信号に同期して出力信号をセットし、前記比較器によって生成される信号に同期して出力信号をリセットすることにより、前記駆動信号におけるパルス幅を設定するパルス幅設定回路と、を含む、請求項 2記載のスイッチング電源回路。

[4] 前記制御回路が、前記 2次側電圧検出回路の検出結果に基づいて前記トランスの 2次側が軽負荷状態であると判定したときに、前記駆動信号におけるパルスの数を低減させて、前記スイッチング素子を間欠動作させる、請求項 1記載のスイッチング電源回路。

[5] 前記スイッチング素子が、前記トランスの 1次側卷線に接続されたドレインと、前記駆動信号が印加されるゲートとを有する Nチャネル MOSFETを含み、

前記 1次側電流検出回路が、前記 MOSFETのドレインから電位が印加されるべ一スを有してェミッタフォロワ動作を行うバイポーラトランジスタを含み、前記 MOSFET のドレイン 'ソース間電圧を測定することにより前記トランスの 1次側卷線に流れる電流を検出する、

請求項 1記載のスイッチング電源回路。

[6] 前記制御回路が、前記 1次側電流検出回路によって検出された電流の大きさが定格電流を超えた場合に、前記駆動信号においてクロック信号に同期して複数のパルスが連続する期間の上限を設定する、請求項 1又は 2記載のスイッチング電源回路。

[7] アモルファス金属の磁性体を含むコア及び該コアに回卷された 1次側卷線及び 2次側卷線を有するトランスと、

前記複数の回路素子によって生成された出力電圧を検出する 2次側電圧検出回路と、

少なくとも 1次側電流及び 2次側電圧のしきい値に関する設定情報を含むデータテ一ブルが格納された格納部と、

前記格納部に格納されている設定情報を参照することにより、 1次側電流がしきい値よりも小さいときに 2次側電圧が一定となるように駆動信号のパルス幅を制御し、 1 次側電流がしき、値を超えたときに駆動信号のパルス幅を一定に維持し、 2次側電圧がしきい値よりも低下したときに前記スイッチング素子のスイッチング動作を停止させるディジタル信号プロセッサと、

を具備するスイッチング電源回路。

[8] 前記格納部が、 1次側電流がしきい値を超えた場合の許容範囲に関する設定情報をさらに格納しており、

所定期間内に 1次側電流がしきい値を超えた回数が許容範囲を超える場合に、前記ディジタル信号プロセッサ力前記スイッチング素子のスイッチング動作を停止させる、

請求項 7記載のスイッチング電源回路。

[9] 前記トランスの 2次側卷線に流れる電流を検出する 2次側電流検出回路をさらに具備し、

前記格納部が、 2次側電流のしきい値と、 2次側電流がしきい値を超えた場合の許容範囲とに関する設定情報をさらに格納しており、

2次側電流がしきヽ値を超えて経過した時間が許容範囲を超える場合に、前記ディジタル信号プロセッサ力前記スイッチング素子のスイッチング動作を停止させる、請求項 7記載のスイッチング電源回路。

[10] 温度を検出する温度センサをさらに具備し、

前記格納部が、複数種類の温度範囲に対応して複数種類の設定情報を格納しており、

前記ディジタル信号プロセッサが、前記温度センサによって検出された温度範囲に対応する設定情報に従って前記スイッチング素子のスイッチング動作を制御する、請求項 7記載のスイッチング電源回路。

[11] 前記格納部が、通常動作モード及び待機モードに対応して複数種類の設定情報を格納しており、

前記ディジタル信号プロセッサが、負荷装置が通常動作モードと待機モードとの内のいずれにあるかを表すモード信号に対応する設定情報に従って前記スイッチング素子のスイッチング動作を制御する、

請求項 7記載のスイッチング電源回路。

[12] アモルファス金属の磁性体を含むコア及び該コアに回卷された卷線を有するチョーク =ίィノレと、

前記チョークコイルの一端に接続され、パルス状の駆動信号に従って前記チョークコイルに電流を流すスイッチング素子と、

前記スイッチング素子の電流を検出するスイッチング電流検出回路と、前記チョークコイルと前記スイッチング素子との接続点に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、

少なくとも前記スイッチング電流検出回路の検出結果に基づいて前記駆動信号を生成すると共に、前記チョークコイルの卷線に電流を流す期間に制限を設ける制御回路と、

を具備するスイッチング電源回路。

[13] 前記複数の回路素子によって生成された出力電圧を検出する出力電圧検出回路をさらに具備し、

前記制御回路が、前記スイッチング電流検出回路の検出結果及び前記出力電圧検出回路の検出結果に基づいて前記駆動信号を生成すると共に、前記出力電圧検出回路の検出結果に基づいて前記駆動信号におけるパルス幅の上限を設定する、請求項 12記載のスイッチング電源回路。

[14] 前記制御回路が、前記スイッチング電流検出回路によって検出された電流の大きさが定格電流を超えた場合に、前記駆動信号においてクロック信号に同期して複数のパルスが連続する期間の上限を設定する、請求項 12記載のスイッチング電源回路。

[15] アモルファス金属の磁性体を含むコア及び該コアに回卷された卷線を有するチョーク =1ィノレと、

前記複数の回路素子によって生成された出力電圧を検出する電圧検出回路と、少なくとも前記スイッチング素子の電流及び出力電圧のしきい値に関する設定情報を含むデータテーブルが格納された格納部と、

前記格納部に格納されて、る設定情報を参照することにより、前記スイッチング素子の電流がしき、値よりも小さ、ときに出力電圧が一定となるように駆動信号のパルス幅を制御し、前記スイッチング素子の電流がしき、値を超えたときに駆動信号のパルス幅を一定に維持し、出力電圧がしきい値よりも低下したときに前記スイッチング素子のスイッチング動作を停止させるディジタル信号プロセッサと、

を具備するスイッチング電源回路。

[16] 前記格納部が、前記スイッチング素子の電流がしきい値を超えた場合の許容範囲に関する設定情報をさらに格納しており、

所定期間内に前記スイッチング素子の電流がしき!、値を超えた回数が許容範囲を超える場合に、前記ディジタル信号プロセッサ力前記スイッチング素子のスィッチング動作を停止させる、

請求項 15記載のスイッチング電源回路。

[17] 前記スイッチング電源回路の出力電流を検出する出力電流検出回路をさらに具備し、

前記格納部が、出力電流のしきい値と、出力電流がしきい値を超えた場合の許容範囲に関する設定情報とをさらに格納しており、

出力電流がしきヽ値を超えて経過した時間が許容範囲を超える場合に、前記ディジタル信号プロセッサ力前記スイッチング素子のスイッチング動作を停止させる、請求項 15記載のスイッチング電源回路。

[18] 前記チョークコイルの入力電圧を検出する入力電圧検出回路をさらに具備し、前記格納部が、複数種類の入力電圧に対応して複数種類の設定情報を格納しており、

前記ディジタル信号プロセッサが、前記入力電圧検出回路によって検出された入力電圧に対応する設定情報に従って前記スイッチング素子のスイッチング動作を制御する、

請求項 15記載のスイッチング電源回路。