JPWO2006101135A1 - スイッチング電源回路 - Google Patents

スイッチング電源回路

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Abstract

フェライトよりも磁気的に飽和し難い磁性体をトランス又はチョークコイルのコアとして用いると共に、スイッチング素子を適切に保護するスイッチング電源回路。このスイッチング電源回路は、アモルファス金属の磁性体を含むコア、１次側巻線及び２次側巻線を有するトランス２０と、パルス状の駆動信号に従ってトランスの１次側巻線に電流を流すスイッチング素子３０と、トランスの１次側巻線に流れる電流を検出する１次側電流検出回路４０と、トランスの２次側巻線に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、少なくとも１次側電流検出回路の検出結果に基づいて駆動信号を生成すると共に、トランスの１次側巻線に電流を流す期間に制限を設ける制御回路７０とを具備する。

Description

本発明は、一般に、電子機器において用いられるスイッチング電源回路に関し、特に、トランス又はチョークコイルを使用して商用電源電圧を所望の直流電圧に変換するスイッチング電源回路に関する。
近年においては、電子機器の小型軽量化に伴い、小型軽量で効率良く電力を取り出すことのできるスイッチング電源が広く使用されている。スイッチング電源において、入力側と出力側との間で電気的な絶縁を必要とする場合には、トランスが用いられる。トランスを用いるスイッチング電源として、高い出力電圧を得ることのできるフライバック型のスイッチング電源が知られている。
フライバック型のスイッチング電源においては、トランスの１次側巻線とスイッチング素子とが直列に接続されると共に、商用電源の交流電圧を整流及び平滑して得られた直流電圧がこれらの直列回路に印加され、スイッチング素子がオン・オフすることによってトランスの１次側巻線に電流が流れる。スイッチング素子がオンした時にトランスの１次側巻線に流れる電流がトランスのコアにエネルギーを蓄え、スイッチング素子がオフした時に、蓄えられたエネルギーがトランスの２次側巻線から放出されて、出力電流がダイオードを介してコンデンサに充電されることにより直流出力電圧を発生させる。
このように、フライバック型のスイッチング電源においては、スイッチング素子のオン・オフの切換によって動作が変化し、オンとオフの期間の比率を変えることにより、出力電圧を制御することができる。また、出力電圧は、トランスの巻数比や特性によっても変化する。
一方、入力側と出力側との間で電気的な絶縁を必要としない場合には、トランスの替わりにチョークコイルを使用したチョッパ方式のスイッチング電源も用いられている。一般に、トランス又はチョークコイルのコアとなる磁性体としては、低損失で効率の良いフェライトが用いられる。しかしながら、フェライトは磁気的に飽和し易いので、コアに巻かれた巻線の電流が一定値を超えると、コアが飽和して磁気特性が低下してしまう。これを避けるためには、コアにギャップを形成する必要があるが、その場合には、ギャップからの磁束の漏洩が問題となる。
関連する技術として、日本国特許出願公開ＪＰ−Ｐ２００４−３２０９１７Ａには、簡単な構成の回路で、電源出力の過電流による回路素子の破損を防止し、装置の小型化と低コスト化にも寄与するスイッチング電源装置が開示されている。このスイッチング電源装置においては、主スイッチ素子に流れる電流を電流検知回路によって検出して制御ＩＣの電流検出端子に入力させ、主スイッチ素子に流れる電流が所定の閾値を越えると主スイッチ素子をオフさせるパルスバイパルス過電流保護回路を制御ＩＣに備えている。
このスイッチング電源装置は、電源の出力電圧を検出する電源出力検出回路を備えており、電源の出力電圧が所定の設定値以下に低下すると、スイッチング周波数設定回路に流れる電流の一部を電流検知回路にバイパスして重畳し、制御ＩＣの電流検出端子で検出し、主スイッチ素子に流れる電流を抑える方向に制御ＩＣを動作させる。さらに、このスイッチング電源装置は、スイッチング周波数設定回路によるスイッチング周波数を下げて、電源出力の過電流保護動作を行う。
ＪＰ−Ｐ２００４−３２０９１７Ａには、整流素子やトランス等の部品を小型化することができると記載されているが、トランスのコアとしてフェライト以外の磁性体を用いることに関しては記載されていない。
また、日本国特許掲載公報ＪＰ−Ｐ３６４２３９８には、電源の出力を制御する電源制御方法において、温度に基づいて、定格出力を超える過負荷状態を許容時間許容する最大定格出力を可変設定することが開示されている。
さらに、日本国特許出願公開ＪＰ−Ｐ２００３−２８４３３０Ａには、実際の使用状態におけるスイッチング素子のサイズを基準にして、直流電圧変換器を制御する制御装置が開示されている。この制御装置は、直流電圧変換器への入力電圧を検出する検出手段と、検出された入力電圧の電圧レベルに応じ、かつ、入力電圧が低下すると抑制するように直流電圧変換器の動作電流の最大値を示す最大定格電流を決定する決定手段と、直流電圧変換器の出力電流が最大定格電流を超えると出力電流を抑制する抑制手段とを備えている。
しかしながら、ＪＰ−Ｐ３６４２３９８又はＪＰ−Ｐ２００３−２８４３３０Ａにおいても、トランスのコアとしてフェライト以外の磁性体を用いることに関しては記載されていない。
そこで、上記の点に鑑み、本発明は、フェライトよりも磁気的に飽和し難い磁性体をトランス又はチョークコイルのコアとして用いると共に、スイッチング素子を適切に保護することにより、プリンタのように瞬間的に消費電力が大きくなるようなダイナミックな負荷に対する電力供給能力を向上させたスイッチング電源回路を提供することを目的とする。
上記目的を達成するため、本発明の第１の観点に係るスイッチング電源回路は、アモルファス金属の磁性体を含むコア及び該コアに回巻された１次側巻線及び２次側巻線を有するトランスと、トランスの１次側巻線に直列に接続され、パルス状の駆動信号に従ってトランスの１次側巻線に電流を流すスイッチング素子と、トランスの１次側巻線に流れる電流を検出する１次側電流検出回路と、トランスの２次側巻線に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、少なくとも１次側電流検出回路の検出結果に基づいて駆動信号を生成すると共に、トランスの１次側巻線に電流を流す期間に制限を設ける制御回路とを具備する。
また、本発明の第２の観点に係るスイッチング電源回路は、アモルファス金属の磁性体を含むコア及び該コアに回巻された巻線を有するチョークコイルと、チョークコイルの一端に接続され、パルス状の駆動信号に従ってチョークコイルに電流を流すスイッチング素子と、スイッチング素子の電流を検出するスイッチング電流検出回路と、チョークコイルとスイッチング素子との接続点に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、少なくともスイッチング電流検出回路の検出結果に基づいて駆動信号を生成すると共に、チョークコイルの巻線に電流を流す期間に制限を設ける制御回路とを具備する。
本発明によれば、スイッチング電源回路において、アモルファス金属の磁性体を含むコアを有するトランス又はチョークコイルを用いて飽和特性を改善すると共に、それに適した制御動作を行ってスイッチング素子を保護することにより、プリンタのように瞬間的に消費電力が大きくなるようなダイナミックな負荷に対する電力供給能力を向上させることができる。
本発明の第１の実施形態に係るスイッチング電源回路の構成を示す図である。 本発明の第１の実施形態における制御回路等の構成を詳しく示す図である。 図１に示す２次側電圧検出回路と図２に示す検出電圧生成回路の構成例を示す回路図である。 図２に示す制御回路の過負荷状態における動作を説明するための波形図である。 図２に示す制御回路の通常状態における動作を説明するための波形図である。 本発明の第２の実施形態における制御回路等の構成を詳しく示す図である。 本発明の第２の実施形態に係るスイッチング電源回路の動作を説明するためのドレイン電流の波形図である。 本発明の第３の実施形態に係るスイッチング電源回路の構成を示す図である。 図８に示す制御回路等の構成を詳しく示す図である。 図９に示すＤＳＰの制御動作を示すフローチャートである。 図８に示すスイッチング電源回路の出力電流−出力電圧特性（２次側電流−２次側電圧特性）を示す図である。 図８に示すスイッチング電源回路における動作波形を示す波形図である。 本発明の第４の実施形態に係るスイッチング電源回路の構成を示す図である。 図１３に示す制御回路等の構成を詳しく示す図である。 図１４に示すＤＳＰの制御動作を示すフローチャートである。 図１３に示すスイッチング電源回路の出力電流−出力電圧特性（２次側電流−２次側電圧特性）を示す図である。 本発明の第５の実施形態に係るスイッチング電源回路の構成を示す図である。 図１７に示す制御回路等の構成を詳しく示す図である。 本発明の第６の実施形態に係るスイッチング電源回路の構成を示す図である。 図１９に示す制御回路等の構成を詳しく示す図である。 図２０に示すＤＳＰの制御動作を示すフローチャートである。 図１９に示すスイッチング電源回路の出力電流−出力電圧特性を示す図である。
符号の説明
１０ 整流平滑回路、 １１ 整流回路、 ２０ トランス、 ２１ １次側巻線、 ２２ ２次側巻線、 ２３ 補助巻線、 ２４ コア、 ３０ スイッチング素子、 ３１ ＭＯＳＦＥＴ、 ４０、１００ １次側電流検出回路、 ４１ バイポーラトランジスタ、 ４２ 電流源、 ５１ ダイオード、 ５２ コンデンサ、 ６０ ２次側電圧検出回路、 ６１、６４、６５ 抵抗、 ６２ 発光ダイオード、 ６３ シャントレギュレータ、 ７０、１１０、１４０、１８０、２１０ 制御回路、 ７１ 検出電圧生成回路、 ７２、７５、９１、１８１、１８５ 比較器、 ７３、１８３ クロック信号生成回路、 ７４、７７、１８４、１８７ ＡＮＤ回路、 ７６、１８６ ブランキングパルス生成回路、 ７８、１８８ パルス幅設定回路、 ７９、１８９ ゲートドライバ、 ８１、８８ ダイオード、 ８２ コンデンサ、 ８３ フォトトランジスタ、 ８４〜８６ 抵抗、 ８７、 オペアンプ、 ９２、１８２ マスク信号生成回路、 １１１、１４１、２１１ ＤＳＰ、 １１２、１４２、２１２ 格納部、 １１３、１１４、１４３〜１４５、２１３〜２１６ Ａ／Ｄコンバータ、 １１５、１４６、１４７ 光電変換回路、 １１６、１４８、２１７ ゲートドライバ、 １２０ 温度センサ、 １３０ ２次側電流検出回路、 １５０ チョークコイル、 １６０ スイッチング電流検出回路、 １７０ 出力電圧検出回路、 １９０ 入力電圧検出回路、 ２００ 出力電流検出回路
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るスイッチング電源回路の構成を示す図である。このスイッチング電源回路は、交流電源電圧の入力端子１及び２に接続された整流平滑回路１０と、１次側の交流電圧を昇圧又は降圧して２次側に出力するトランス２０と、トランスの１次側巻線２１に直列に接続され、パルス状の駆動信号に従ってトランスの１次側巻線２１に電流を流すスイッチング素子３０と、トランスの１次側巻線２１に流れる電流を検出する１次側電流検出回路４０とを有している。
さらに、このスイッチング電源回路は、トランスの２次側巻線２２に発生する電圧を半波整流するダイオード５１と、整流された電圧を平滑するコンデンサ５２と、コンデンサ５２の両端における平滑された電圧を検出する２次側電圧検出回路６０と、１次側電流検出回路４０の検出結果及び２次側電圧検出回路６０の検出結果に基づいて駆動信号を生成すると共に、トランスの１次側巻線２１に電流を流す期間に制限を設ける制御回路７０とを有している。２次側電圧検出回路６０から制御回路７０への帰還信号経路の一部には、フォトカプラ等の光信号伝送素子が用いられる。
整流平滑回路１０は、例えば、ダイオードブリッジとコンデンサとを含んでおり、入力端子１と入力端子２との間に印加される交流電圧をダイオードブリッジによって全波整流し、コンデンサによって平滑する。
トランス２０は、磁性体のコア２４と、コア２４に回巻された１次側巻線２１、２次側巻線２２、及び、補助巻線２３とを有している。１次側巻線２１の巻数をＮ１とし、２次側巻線２２の巻数をＮ２とすると、損失がないとした場合に、１次側と２次側との間の昇圧比は、Ｎ２／Ｎ１となる。また、補助巻線２３は、制御回路７０に電源電圧を供給するために使用される。なお、トランス２０に付されたドットの記号は、巻線の極性を示している。
一般に、スイッチング電源において、トランスの１次側から２次側への電力伝達方式としては、スイッチング素子がオンした時に１次側から２次側に電力を伝達するフォワード方式と、スイッチング素子がオフした時に１次側から２次側に電力を伝達するフライバック方式とがある。本実施形態においては、２次側において高電圧の出力を多数取り出すことのできるフライバック方式を採用している。
図１に示すようなフライバック型のスイッチング電源においては、トランスの１次側巻線２１と２次側巻線２２とが逆極性の関係となっており、スイッチング素子がオンしている間は、トランス２０の１次側電流は増加するが、トランス２０の２次側においてはダイオードで逆バイアスされているので２次側電流は流れない。トランス２０は、スイッチング素子がオンしている時に、コア２４にエネルギーを蓄える。
次に、スイッチング素子がオフすると、磁場が電流を維持しようとするので、トランス２０の電圧極性が反転して、トランス２０の２次側において電流が流れる。トランス２０の２次側電流は、トランスの２次側巻線２２に直列接続されたダイオード５１を介してコンデンサ５２に充電されることにより、出力端子３と出力端子４との間に直流出力電圧を発生させる。
本発明においては、トランスのコア２４として、高い飽和磁束密度を有するアモルファス金属の磁性体が用いられる。具体的な材料としては、例えば、鉄（Ｆｅ）とコバルト（Ｃｏ）を含むアモルファス合金Ｆｅ−Ｃｏ（６０〜８０ｗｔ％）を用いることができる。コアのタイプとしては、粉末材料を焼結することにより成型したバルクタイプや、リボン状のコアを積層したラミネートタイプを用いることができる。
アモルファス金属の磁性体は、フェライトよりも飽和磁束密度が高く、Ｅ型形状のコア成型を行う際にも成型が容易であり、温度による磁気特性の変化が小さく、ヒステリシス損失や渦電流損失が小さくて高周波特性が良いという特徴を有している。また、アモルファス金属の磁性体をトランスのコアとして使用することにより、コアが磁気的に飽和し難く、発熱量も小さいので、フェライトを用いる場合の２倍以上の電力を供給できると共に、コアにギャップを形成する必要がないので、ギャップからの磁束の漏洩が問題とならなくなる。
ただし、アモルファス金属の磁性体を用いる場合には、フェライトを用いる場合と比較して、巻数当りのインダクタンス（「ＡＬ値」ともいう）が小さくなるので、巻数をある程度増やしても巻線のインダクタンスが小さくなり、巻線に流れる電流が増加する。また、アモルファス金属の磁性体は飽和し難いので、巻線に流れるピーク電流を大きくすることができる。しかしながら、ピーク電流が大きくなると、スイッチング素子が破壊され易くなるという問題がある。そこで、本実施形態においては、回路的な工夫をすることによって、スイッチング素子を保護している。
図２は、本発明の第１の実施形態における制御回路等の構成を詳しく示す図である。
本実施形態においては、図１に示すスイッチング素子３０として、ＮチャネルＭＯＳＦＥＴ３１が用いられる。ＭＯＳＦＥＴ３１は、トランスの１次側巻線２１に接続されたドレインと、整流平滑回路１０に接続されたソースと、ゲートドライバ７９から駆動信号が印加されるゲートとを有している。
トランスの１次側巻線２１とＭＯＳＦＥＴ３１のドレイン・ソース経路とは直列に接続され、整流平滑回路１０において交流電源電圧を整流及び平滑することにより得られた電圧が、これらの直列回路に供給される。ＭＯＳＦＥＴ３１は、ゲートに印加されるパルス状の駆動信号に従って、トランスの１次側巻線２１に電流を流す。
通常は、トランスの１次側巻線２１に流れる電流を検出するために、１次側巻線２１と直列に抵抗を挿入し、この抵抗の両端電圧を測定することが行われているが、その場合には、抵抗によって電力損失が発生してしまう。そこで、本実施形態においては、１次側電流検出回路４０が、ＭＯＳＦＥＴ３１のドレイン・ソース間電圧に基づいて１次側電流を検出するようにしている。
１次側電流検出回路４０は、ＰＮＰバイポーラトランジスタ４１と、トランジスタ４１のエミッタに電流を供給する電流源４２とを含んでいる。トランジスタ４１は、ＭＯＳＦＥＴ３１のドレインから電位が印加されるベースを有し、エミッタフォロワ動作を行うことにより、エミッタから検出電圧を出力する。なお、図２においては、トランジスタ４１のベースが、ＭＯＳＦＥＴ３１のドレインに直接接続されているが、抵抗やトランジスタを介してＭＯＳＦＥＴ３１のドレインに間接的に接続されるようにしても良い。
ＭＯＳＦＥＴ３１がオン状態になると、ＭＯＳＦＥＴ３１のドレイン・ソース間のオン抵抗は、素子の特性及びゲート・ソース間電圧によって定まる値となる。ただし、ＭＯＳＦＥＴ３１の負荷となるトランスの１次側巻線２１はインダクタンス成分を含んでいるので、ドレイン電流はゼロから徐々に増加することになる。このドレイン電流とＭＯＳＦＥＴ３１のオン抵抗との積が、ＭＯＳＦＥＴ３１のドレイン・ソース間電圧となる。そこで、ＭＯＳＦＥＴ３１のドレイン・ソース間電圧を測定すれば、トランスの１次側巻線２１に流れる電流の大きさに比例した検出電圧を得ることができる。
制御回路７０は、検出電圧生成回路７１と、比較器７２と、クロック信号生成回路７３と、ＡＮＤ回路７４と、比較器７５と、ブランキングパルス生成回路７６と、ＡＮＤ回路７７と、パルス幅設定回路７８と、ゲートドライバ７９とを含んでいる。
図１に示す２次側電圧検出回路６０の検出結果は、フォトカプラ等の光信号伝送素子を用いることにより、光信号として検出電圧生成回路７１に伝送される。これにより、トランス２０の１次側と２次側との間でアイソレーションを保ちながら、２次側電圧検出回路６０の検出結果を１次側の検出電圧生成回路７１に伝送することができる。検出電圧生成回路７１は、２次側電圧検出回路６０の検出結果に基づいて検出電圧を生成する。
図３は、図１に示す２次側電圧検出回路と図２に示す検出電圧生成回路の構成例を示す回路図である。この例において、２次側電圧検出回路６０は、コンデンサ５２の両端子間に接続された抵抗６１と発光ダイオード６２とシャントレギュレータ６３との直列接続回路と、コンデンサ５２の両端子間に発生する電圧を分圧するための抵抗６４及び６５とを有している。抵抗６４及び６５によって分圧された電圧は、シャントレギュレータ６３の制御端子に印加される。これにより、２次側電圧が所定の電圧を超えると発光ダイオード６２に電流が流れるようになっており、発光ダイオード６２が電流の大きさに応じた強度で発光して光信号を生成する。
検出電圧生成回路７１は、トランスの補助巻線２３に発生する電圧を整流するダイオード８１と、ダイオード８１によって整流された電圧を平滑するコンデンサ８２と、コンデンサ８２によって平滑された電圧がコレクタに印加されるフォトトランジスタ８３と、抵抗８４〜８６と、オペアンプ８７と、リミッタ用のダイオード８８とを有している。
発光ダイオード６２とフォトトランジスタ８３とは、通常、フォトカプラとして構成される場合が多く、フォトトランジスタ８３は、発光ダイオード６２によって生成された光信号を受けて、その強度に応じた電流をエミッタから出力する。フォトトランジスタ８３のエミッタから出力された電流は、抵抗８４を介してオペアンプ８７の反転入力端子に入力される。
また、オペアンプ８７の反転入力端子には抵抗８５及び８６が接続されて負帰還ループが構成され、非反転入力端子には制御電圧ＶＣが印加されており、これらに基づいて、フォトトランジスタ８３の出力電流に応じた検出電圧が生成される。２次側の負荷が軽い状態においては、２次側の電圧が上昇するので検出電圧が下降し、２次側の負荷が重い状態においては、２次側の電圧が下降するので検出電圧が上昇する。
さらに、オペアンプ８７の出力端子と反転入力端子との間には、リミッタ用のダイオード８８が接続されている。このリミッタ用のダイオード８８によって、オペアンプ８７から出力される検出電圧に上限が設定される。図３においては１つのダイオードを示しているが、複数のダイオードを直列接続するようにしても良い。ダイオードの数によって、検出電圧の上限を変更することができる。
再び図２を参照すると、比較器７２は、シュミットトリガ特性を有し、検出電圧生成回路７１によって生成される検出電圧と参照電圧ＶＲＥＦとを比較して２次側の負荷の状態を判定し、判定結果として軽負荷状態か否かを表す負荷状態信号を出力する。クロック信号生成回路７３は、クロック信号を生成する。ＡＮＤ回路７４は、負荷状態信号とクロック信号との論理積を求める。
軽負荷状態においては、検出電圧が下降するので負荷状態信号がローレベルとなり、ＡＮＤ回路７４の出力信号もローレベルに固定されるので、パルス幅設定回路７８がパルスを発生しない。一方、２次側の出力電圧が低下すると、検出電圧が上昇するので負荷状態信号がハイレベルとなり、クロック信号生成回路７３によって生成されたクロック信号がＡＮＤ回路７４からパルス幅設定回路７８に供給されるので、パルス幅設定回路７８がクロック信号に同期して複数のパルスを発生する。このようにして、制御回路７０は、２次側が軽負荷状態にあると判定したときに、駆動信号におけるパルスの数を低減させて、スイッチング素子３０を間欠動作させることができる。
比較器７５は、１次側電流検出回路４０から出力される検出電圧と、２次側の出力電圧の検出結果に基づいて検出電圧生成回路７１によって生成される検出電圧とを比較して、比較結果を表す比較信号を生成する。また、ブランキングパルス生成回路７６は、トランスの１次側電流が小さい内にＭＯＳＦＥＴ３１がオフ状態となる誤動作を防止するために、クロック信号に同期した所定の期間においてのみハイレベルとなるブランキングパルス信号を生成する。ブランキングパルス信号がハイレベルとなる期間において、比較器７５によって生成された比較信号がＡＮＤ回路７７から出力される。
パルス幅設定回路７８は、例えば、セット端子Ｓとリセット端子Ｒと出力端子Ｑとを有するＲＳフリップフロップによって構成される。パルス幅設定回路７８は、負荷状態信号がハイレベルであるときに、クロック信号生成回路７３によって生成されるクロック信号に同期して出力信号をセットすると共に、ブランキングパルス信号がハイレベルであるときに、比較器７５によって生成される比較信号に同期して出力信号をリセットすることにより、駆動信号におけるパルス幅を設定する。ゲートドライバ７９は、パルス幅設定回路７８から出力される駆動信号に基づいて、ＭＯＳＦＥＴ３１のゲートを駆動する。
次に、図２に示す制御回路の動作について、図４及び図５を参照しながら説明する。図４は、図２に示す制御回路の過負荷状態における動作を説明するための波形図である。
図４の（ａ）は、クロック信号生成回路７３によって生成されるクロック信号ＶＣＫを示している。クロック信号に含まれているパルスの周期はＴであり、パルス幅（ハイレベルの期間）はＴＨである。ここでは、クロック信号のデューティ（ＴＨ／Ｔ）が５０％となっている。
本発明においては、トランスのコアにアモルファス金属の磁性体を用いているので、フェライトを用いた場合と比較して、巻数が同じ場合には１次側巻線のインピーダンスが小さくなっている。そのために、図４の（ｂ）に示すように、フェライトを用いた場合と比較して、１次側巻線に流れる電流、即ち、ＭＯＳＦＥＴ３１のドレイン電流ＩＤの値が大きくなり、発熱によってＭＯＳＦＥＴ３１が破壊されるおそれがある。一方、巻線のインピーダンスを大きくするためには、巻数を増やさなければならず、トランスが大型化してしまう。そこで、本実施形態においては、以下のような手法によって、この問題を解決した。
トランスの１次側電流が増加すれば、コアにエネルギーが蓄積されるスピードが速くなる。さらに、プリンタ等において瞬間的に消費電力が大きくなった場合には、ドレイン電流ＩＤを流す期間を増加させることによって対応することができる。その際に、ドレイン電流ＩＤを流す期間に上限を設けておけば、ＭＯＳＦＥＴ３１の温度が異常に上昇する前に消費電力が元に戻るので、ＭＯＳＦＥＴ３１が破壊されるおそれはない。そのような動作を行うために、制御回路７０は、図４の（ｂ）に示すＡ点においてＭＯＳＦＥＴ３１をオフ状態とするように、駆動信号におけるパルス幅の上限を設定している。
制御回路７０の動作を詳しく説明すると、クロック信号生成回路７３によって生成されるクロック信号ＶＣＫの立ち上がりエッジに同期してパルス幅設定回路７８の出力信号がセットされ、ゲート電圧ＶＧ（図４の（ｅ））がハイレベルとなる。これにより、比較器７５から出力される比較信号ＶＣＯＭＰ（図４の（ｄ））が、ハイレベルからローレベルに移行する。
ここで、比較器７５から出力される比較信号ＶＣＯＭＰは、１次側電流検出回路４０から出力される第１の検出電圧と、２次側電圧検出回路６０の検出結果に基づいて検出電圧生成回路７１によって生成される第２の検出電圧とを比較して得られるものである。過負荷状態においては、ＭＯＳＦＥＴ３１のドレイン電流ＩＤが増加して第１の検出電圧が増加すると共に、トランスの２次側における出力電圧が低下して第２の検出電圧も増加するが、第２の検出電圧には検出電圧生成回路７１において上限が設けられている。従って、第２の検出電圧が上限に達したときに、第１の検出電圧がその上限を超えると、比較器７５から出力される比較信号ＶＣＯＭＰがハイレベルとなる。
１次側電流検出回路４０は、ＭＯＳＦＥＴ３１のドレイン電圧ＶＤに基づいて検出電圧を生成するので、上記の動作をドレイン電圧ＶＤ（図４の（ｃ））に基づいて説明する。ゲート電圧ＶＧがハイレベルになると、ドレイン電流ＩＤが流れ始めるが、ドレイン電圧ＶＤは一旦低下するので、比較器７５から出力される比較信号ＶＣＯＭＰがハイレベルからローレベルに移行する。その後、ドレイン電流ＩＤが次第に増加し、ドレイン電圧ＶＤも次第に上昇する。図４の（ｃ）に示すＢ点において、ドレイン電圧ＶＤが、２次側電圧検出回路６０の検出結果に基づいて定まるしきい電圧ＶＴＨ（この場合には、第２の検出電圧の上限に対応する）を越えると、比較器７５から出力される比較信号ＶＣＯＭＰがハイレベルとなる。その結果、パルス幅設定回路７８の出力信号がリセットされ、ＭＯＳＦＥＴ３１のゲート電圧ＶＧがローレベルとなり、図４の（ｂ）に示すＡ点においてドレイン電流ＩＤが停止する。
このようにして、制御回路７０は、一定の周期でＭＯＳＦＥＴ３１をオンさせると共に、比較信号ＶＣＯＭＰの立ち上がりエッジに同期してＭＯＳＦＥＴ３１をオフさせる。図４の（ｅ）において、ＭＯＳＦＥＴ３１がオンする期間はＴＯＮで表され、ＭＯＳＦＥＴ３１がオフする期間はＴＯＦＦで表される。
図５は、図２に示す制御回路の通常状態における動作を説明するための波形図である。図５の（ａ）は、クロック信号生成回路７３によって生成されるクロック信号ＶＣＫを示している。また、図５の（ｂ）は、ＭＯＳＦＥＴ３１のドレイン電流ＩＤを示しており、図５の（ｃ）は、ＭＯＳＦＥＴ３１のドレイン電圧ＶＤを示している。
通常状態においては、過負荷状態と比較して２次側の負荷が軽いので、２次側の出力電圧が上昇し、２次側電圧検出回路６０の検出結果に基づいて検出電圧生成回路７１によって生成される第２の検出電圧が低くなっている。従って、図５の（ｃ）に示すように、２次側電圧検出回路６０の検出結果に基づいて定まるしきい電圧ＶＴＨも低くなっている。その結果、ドレイン電流ＩＤが流れ始めてからドレイン電圧ＶＤがしきい電圧ＶＴＨを越えるまでの期間も短くなる。図５の（ｃ）に示すＤ点において、ドレイン電圧ＶＤがしきい電圧ＶＴＨを越えると、比較器７５から出力される比較信号ＶＣＯＭＰ（図５の（ｄ））がハイレベルとなる。その結果、パルス幅設定回路７８の出力信号がリセットされ、ＭＯＳＦＥＴ３１のゲート電圧ＶＧ（図５の（ｅ））がローレベルとなり、図５の（ｂ）に示すＣ点においてドレイン電流ＩＤが停止する。このように、通常状態においては、ＭＯＳＦＥＴ３１にドレイン電流ＩＤを流す期間が縮小される。
さらに、軽負荷状態となった場合には、制御回路７０の比較器７２が、検出電圧生成回路７１によって生成される検出電圧に基づいて、２次側が軽負荷状態であると判定し、比較信号をローレベルとする。その結果、ＡＮＤ回路７４の出力信号もローレベルとなり、パルス幅設定回路７８にクロック信号が供給されなくなって、駆動信号におけるパルスの数が減少する。
本実施形態においては、図２に示すように、比較器７５が出力する比較信号とブランキングパルス生成回路７６が生成するブランキングパルス信号との論理積をＡＮＤ回路７７によって求めるようにしたが、ブランキングパルス生成回路７６が生成するブランキングパルス信号によって１次側電流検出回路４０の動作をオン／オフするようにしても良い。その場合には、ＡＮＤ回路７７を省略することができる。
次に、本発明の第２の実施形態に係るスイッチング電源回路について説明する。第２の実施形態に係るスイッチング電源回路の基本的な構成は、制御回路を除き、図１に示す第１の実施形態と同じである。
図６は、本発明の第２の実施形態における制御回路等の構成を詳しく示す図である。本実施形態において、制御回路９０は、ＭＯＳＦＥＴ３１に流れる電流が定格電流を超えたか否かを判定し、それに応じて、ＭＯＳＦＥＴ３１のゲートに印加される駆動信号を生成する。ここで、定格電流とは、ＭＯＳＦＥＴが安定して定常動作を行うことができるドレイン電流の大きさを表しており、スイッチング電源回路のＡＣ入力電圧やＭＯＳＦＥＴの規格等に基づいて予め定められる。
制御回路９０は、図２に示す比較器７２の替わりに、比較器９１と、マスク信号生成回路９２とを含んでいる。比較器９１は、１次側電流検出回路４０によって検出された１次側電流の大きさを、定格電流に従って設定されたプリセット電圧ＶＰと比較して、比較結果を表す比較信号を出力する。マスク信号生成回路９２は、比較器９１から出力される比較信号に基づいてＭＯＳＦＥＴ３１の動作モードを決定し、その動作モードに適合するマスク信号を生成する。
ＡＮＤ回路７４は、クロック信号生成回路７３から出力されるクロック信号とマスク信号生成回路９２から出力されるマスク信号との論理積を求める。マスク信号がハイレベルである期間において、パルス幅設定回路７８のセット端子Ｓにクロック信号が供給される。パルス幅設定回路７８は、クロック信号に同期して出力信号をセットすると共に、ブランキングパルス信号がハイレベルであるときに、比較器７５によって生成される比較信号に同期して出力信号をリセットすることにより、駆動信号におけるパルス幅を設定する。ゲートドライバ７９は、パルス幅設定回路７８から出力される駆動信号に基づいて、ＭＯＳＦＥＴ３１のゲートを駆動する。
図７は、本発明の第２の実施形態に係るスイッチング電源回路の動作を説明するためのドレイン電流の波形図である。期間Ｔ０においては、ＭＯＳＦＥＴ３１のドレイン電流ＩＤが定格電流を超えていないので、比較器９１から出力される比較信号がローレベルに維持される。これに基づいて、マスク信号生成回路９２は、ＭＯＳＦＥＴ３１の動作モードを通常負荷モードと決定し、マスク信号をハイレベルに固定する。従って、クロック信号生成回路７３から出力されるクロック信号が、ＡＮＤ回路７４を介してパルス幅設定回路７８に供給される。その結果、クロック信号に同期して連続する複数のパルスが、ＭＯＳＦＥＴ３１のゲートに印加される。
期間Ｔ１において、２次側が過負荷状態となって、ＭＯＳＦＥＴ３１のドレイン電流ＩＤが定格電流を周期的に超えると、比較器９１から出力される比較信号は、クロック信号に同期して周期的にハイレベルとなる。これに基づいて、マスク信号生成回路９２は、ＭＯＳＦＥＴ３１の動作モードを過負荷モードと決定し、ＭＯＳＦＥＴ３１を保護するために、マスク信号がハイレベルとなる期間を制限して、ＭＯＳＦＥＴ３１に間欠動作を行わせる。
例えば、マスク信号生成回路９２は、比較器９１から出力される比較信号の立上がりエッジに同期してカウント値をインクリメントし、カウント値が所定の値となるまでの第１の期間Ｔ１においてマスク信号をハイレベルに設定し、その後の第２の期間Ｔ２においてマスク信号をローレベルに設定する。過負荷状態が続く限り、第１の期間Ｔ１と第２の期間Ｔ２とが繰り返される。
その結果、第１の期間Ｔ１においては、クロック信号に同期して連続する複数のパルスがＭＯＳＦＥＴ３１のゲートに印加され、ダイナミックな負荷に対しても、定電圧特性を維持しながら必要な電流を供給することができる。一方、第２の期間Ｔ２においては、ＭＯＳＦＥＴ３１のゲートにパルスが印加されない。このようにして、駆動信号においてクロック信号に同期して複数のパルスが連続する期間の上限が設定され、従って、ＭＯＳＦＥＴ３１によってトランスの１次側巻線２１に電流を流す期間の上限が設定される。なお、第１の期間Ｔ１において、比較信号がハイレベルになった次の周期において比較信号がローレベルになると、マスク信号生成回路９２は、ＭＯＳＦＥＴ３１の動作モードを過負荷モードから通常負荷モードに変更する。
２次側の負荷がさらに重くなって、非常に大きなドレイン電流ＩＤが流れる場合には、第１の実施形態において説明したように、駆動信号におけるパルス幅の上限が設定される。即ち、検出電圧生成回路７１において検出電圧に上限を設定することにより、図７に示すように、駆動信号におけるパルス幅の上限が期間Ｔ３に設定されて、ＭＯＳＦＥＴ３１のドレイン電流ＩＤが最大電流（Ａ点）以下に抑えられる。
第１及び第２の実施形態において、比較器７５の反転入力端子に、検出電圧生成回路７１によって生成される検出電圧の替わりに所定の電圧を印加することにより、１次側電流検出回路４０の検出結果に基づいて駆動信号を生成するようにしても良い。その場合でも、１次側電流検出回路４０から出力される検出電圧が所定の電圧を超えるとパルス幅設定回路７８の出力信号がリセットされるので、駆動信号におけるパルス幅の上限を設定することができる。
また、第１及び第２の実施形態においては、１次側電流検出回路４０がＭＯＳＦＥＴ３１のドレイン・ソース間電圧に基づいて１次側電流を検出する例について説明したが、本発明はこれに限られず、１次側電流検出回路がトランスの補助巻線（３次巻線）の誘起電流に基づいて１次側電流を検出するようにしても良い。
次に、本発明の第３の実施形態について説明する。
図８は、本発明の第３の実施形態に係るスイッチング電源回路の構成を示す図である。このスイッチング電源回路は、交流電圧の入力端子１及び２に接続された整流平滑回路１０と、１次側の交流電圧を昇圧又は降圧して２次側に出力するトランス２０と、トランスの１次側巻線２１に直列に接続され、パルス状の駆動信号に従ってトランスの１次側巻線に電流を流すスイッチング素子３０と、トランス２０の１次側巻線に流れる電流を検出する１次側電流検出回路１００とを有している。
さらに、このスイッチング電源回路は、トランスの２次側巻線２２に発生する電圧を半波整流するダイオード５１と、整流された電圧を平滑して出力端子３及び４に供給するコンデンサ５２と、出力端子３及び４における出力電圧を検出する２次側電圧検出回路６０と、駆動信号のパルス幅を設定する制御回路１１０と、発熱するスイッチング素子３０の周辺温度を検知する温度センサ１２０とを有している。
２次側電圧検出回路６０の検出結果は、光信号として制御回路１１０に伝送される。これにより、トランス２０の１次側と２次側との間でアイソレーションを保ちながら、２次側における検出結果を１次側に伝送することができる。
図９は、図８に示す制御回路等の構成を詳しく示す図である。本実施形態においては、図８に示すスイッチング素子３０として、ＮチャネルＭＯＳＦＥＴ３１が用いられ、図８に示す１次側電流検出回路１００として、抵抗１０１が用いられる。ＭＯＳＦＥＴ３１は、トランスの１次側巻線２１に接続されたドレインと、抵抗１０１を介して整流平滑回路１０に接続されたソースと、ゲートドライバ１１６から駆動信号が印加されるゲートとを有している。抵抗１０１の両端に発生する電圧を測定すれば、トランスの１次側巻線２１に流れる電流に比例した検出電圧を得ることができる。
トランスの１次側巻線２１とＭＯＳＦＥＴ３１のドレイン・ソース経路と抵抗１０１とは直列に接続され、整流平滑回路１０において交流電源電圧を整流及び平滑することにより得られた電圧が、これらの直列回路に供給される。ＭＯＳＦＥＴ３１は、ゲートに印加されるパルス状の駆動信号に従って、トランスの１次側巻線２１に電流を流す。
制御回路１１０は、駆動信号を生成するコントロールブロックを一体化して収めたＤＳＰ（digital signal processor）１１１と、ソフトウェア（制御プログラム）やデータを格納する不揮発性メモリ等の格納部１１２と、Ａ／Ｄコンバータ１１３及び１１４と、光電変換回路１１５と、ゲートドライバ１１６とを有している。格納部１１２は、データテーブルを格納しており、このデータテーブルには、スイッチング電源回路の動作を制御するために用いられる各種の設定情報が含まれている。
Ａ／Ｄコンバータ１１３は、抵抗１０１によって得られるアナログの１次側電流検出信号をディジタル信号に変換してＤＳＰ１１１に出力する。発光ダイオード６２（図３）及び光電変換回路１１５としては、典型的にはフォトカプラが用いられる。光電変換回路１１５は、２次側電圧検出回路６０の発光ダイオード６２によって生成された光信号を受けて、その強度に応じた信号を出力する。この信号は、２次側電圧検出信号として用いられる。Ａ／Ｄコンバータ１１４は、光電変換回路１１５によって得られるアナログの２次側電圧検出信号をディジタル信号に変換してＤＳＰ１１１に出力する。
ＤＳＰ１１１は、少なくとも１次側電流検出回路１００及び２次側電圧検出回路６０から出力される検出信号に基づいてパルス幅変調（ＰＷＭ）を行うことにより、駆動信号（ＰＷＭ信号）を生成する。さらに、ＤＳＰ１１１は、上記に加えて、温度センサ１２０から出力される温度データに基づいてパルス幅変調を行うことにより、駆動信号を生成するようにしても良い。駆動信号は、ゲートドライバ１１６によって、ＭＯＳＦＥＴ３１のゲートに印加される。
次に、図８に示すスイッチング電源回路の動作について、図８〜図１２を参照しながら説明する。図１０は、図９に示すＤＳＰの制御動作を示すフローチャートであり、図１１は、図８に示すスイッチング電源回路の出力電流−出力電圧特性（２次側電流−２次側電圧特性）を示す図であり、図１２は、図８に示すスイッチング電源回路における動作波形を示す波形図である。
図１０を参照すると、まず、ステップＳ１１において、ＤＳＰ１１１が、Ａ／Ｄコンバータ１１４の出力値によって表される２次側電圧が一定となる定電圧安定化動作を行うように、駆動信号のパルス幅を制御する。さらに、ステップＳ１２において、ＤＳＰ１１１は、Ａ／Ｄコンバータ１１３の出力値によって表される１次側電流がしきい値を超えたか否かを判定し、１次側電流がしきい値を超えるまでは、定電圧安定化動作を行うように駆動信号のパルス幅を制御する。
図１１において矢印（１）で示すように、２次側電流が増加して行って、Ａ点において１次側電流がしきい値に到達し、さらに、１次側電流がしきい値を超えると、ＤＳＰ１１１は、駆動信号のパルス幅を一定に維持して、定電圧安定化動作を停止する（ステップＳ１３）。図１２は、このときの波形を示す。１次側電流がしきい値を超えるまでは、駆動信号のパルス幅Ｔが増加して行くが、１次側電流がしきい値を超えると、駆動信号のパルス幅Ｔが最大値ＴＭＡＸに制限される。
これ以降、２次側電圧は一定とならず、負荷回路（例えば、インパクトプリンタ内のソレノイド）のインピーダンス状態によって２次側電流が増加して行くと、図１１において矢印（２）で示すように、２次側電圧は徐々に低下して行く。ただし、２次側電圧が低下しても、２次側電圧がしきい値以上であって、２次側電流が維持されていれば、スイッチング電源回路は許容動作範囲内にあると考えることができる。インパクトプリンタにおいて印字ヘッドを駆動するソレノイドは、電流によって駆動されるので、電源電圧が多少低下しても動作が可能である。従って、上記のような折れ線状の出力電流−出力電圧特性を有するスイッチング電源を用いれば、スイッチング電源の出力電圧が多少低下しても、印字動作を継続することができる。
ステップＳ１４において、ＤＳＰ１１１は、所定期間内に１次側電流がしきい値を超えた回数が許容範囲内であるか否かを判定する。所定期間内に１次側電流がしきい値を超えた回数が許容範囲内である場合には、処理がステップＳ１５に移行し、所定期間内に１次側電流がしきい値を超えた回数が許容範囲を超える場合には、処理がステップＳ１６に移行する。
ステップＳ１５において、ＤＳＰ１１１は、２次側電圧がしきい値よりも低下したか否かを判定する。２次側電圧がしきい値よりも低下していない場合には、処理がステップＳ１２に移行し、２次側電圧がしきい値よりも低下した場合には、処理がステップＳ１６に移行する。
ステップＳ１６において、ＤＳＰ１１１は、ＭＯＳＦＥＴ３１が電流ストレスによって破壊されるおそれがあるので、駆動信号を非活性化してＭＯＳＦＥＴ３１のスイッチング動作を停止させ、１次側巻線に流れる電流を遮断する。
あるいは、ステップＳ１４を省略して、１次側電流がしきい値を超えた場合に、２次側電圧がしきい値よりも低下するまで、駆動信号のパルス幅Ｔを最大値ＴＭＡＸに維持し続けても良い。
以上において、１次側電流のしきい値に関する設定情報、２次側電圧のしきい値に関する情報、１次側電流がしきい値を超えた場合の許容範囲に関する設定情報等は、格納部１１２においてデータテーブルに格納されている。
さらに、格納部１１２は、通常動作モード用の設定情報に加えて、負荷装置（例えば、インパクトプリンタ等）が待機モードにある時の１次側電流−２次側電圧特性等を含む待機モード用の設定情報をデータテーブルに格納するようにしても良い。その場合には、ＤＳＰ１１１が、負荷装置が通常動作モードと待機モードとの内のいずれにあるかを表すモード信号に従って、待機モードにおいて出力特性を変更する（図１１中の一点鎖線を参照）。これにより、待機モードにおける消費電力を低減することができる。
また、格納部１１２は、通常の使用環境用の設定情報に加えて、過酷な使用環境（例えば、使用場所が高温である等）における１次側電流−２次側電圧特性等を含む過酷な使用環境用の設定情報をデータテーブルに格納するようにしても良い。例えば、複数種類の温度範囲に対応して、複数種類の設定情報が、格納部１１２においてデータテーブルに格納される。その場合には、ＤＳＰ１１１が、温度センサ１２０から出力される温度データによって表される温度範囲に対応して出力特性を変更する（図１１中の二点鎖線を参照）。これにより、過酷な使用環境におけるスイッチング素子の破壊を防止することができる。
あるいは、格納部１１２が、複数のＡＣ入力電圧（例えば、１００Ｖ、１１５Ｖ、２００Ｖ等）に対応する複数の設定情報をデータテーブルに格納するようにしても良い。その場合には、ＤＳＰ１１１が、入力電圧の検出値、又は、外部から供給される入力電圧を表す信号に従って、複数の設定情報の中から１つの設定情報を選択する。これにより、ＡＣ入力電圧に適した出力特性を得ることができる。
負荷装置がインパクトプリンタである場合には、格納部１１２が、印字言語（例えば、日本語、英語等）又はインパクトプリンタの機種に対応する複数の設定情報をデータテーブルに格納するようにしても良い。その場合には、ＤＳＰ１１１が、印字言語又はインパクトプリンタの機種を表す信号に従って、複数の設定情報の中から１つの設定情報を選択する。インパクトプリンタの負荷特性は印字言語や機種によって異なっているので、印字言語や機種に適した出力特性を得ることができる。
次に、本発明の第４の実施形態について説明する。
図１３は、本発明の第４の実施形態に係るスイッチング電源回路の構成を示す図である。このスイッチング電源回路は、図８に示す第３の実施形態に係るスイッチング電源回路に対し、２次側電流を検出する２次側電流検出回路１３０をコンデンサ５２と出力端子４との間に挿入し、制御回路１１０を制御回路１４０に変更したものである。
図１４は、図１３に示す制御回路等の構成を詳しく示す図である。制御回路１４０は、駆動信号を生成するコントロールブロックを一体化して収めたＤＳＰ（digital signal processor）１４１と、ソフトウェア（制御プログラム）やデータを格納する不揮発性メモリ等の格納部１４２と、Ａ／Ｄコンバータ１４３〜１４５と、光電変換回路１４６及び１４７と、ゲートドライバ１４８とを有している。格納部１４２は、データテーブルを格納しており、このデータテーブルには、スイッチング電源回路の動作を制御するために用いられる各種の設定情報が含まれている。
Ａ／Ｄコンバータ１４３は、抵抗１０１によって得られるアナログの１次側電流検出信号をディジタル信号に変換してＤＳＰ１４１に出力する。光電変換回路１４６は、２次側電圧検出回路６０からの光信号を電気信号に変換してＡ／Ｄコンバータ１４４に出力する。Ａ／Ｄコンバータ１４４は、光電変換回路１４６によって得られるアナログの２次側電圧検出信号をディジタル信号に変換してＤＳＰ１４１に出力する。光電変換回路１４７は、２次側電流検出回路１３０からの光信号を電気信号に変換してＡ／Ｄコンバータ１４５に出力する。Ａ／Ｄコンバータ１４５は、光電変換回路１４７によって得られるアナログの２次側電流検出信号をディジタル信号に変換してＤＳＰ１４１に出力する。
ＤＳＰ１４１は、少なくとも１次側電流検出回路１００、２次側電圧検出回路６０、及び、２次側電流検出回路１３０から出力される検出信号に基づいてパルス幅変調（ＰＷＭ）を行うことにより、駆動信号（ＰＷＭ信号）を生成する。さらに、ＤＳＰ１４１は、上記に加えて、温度センサ１２０から出力される温度データに基づいてパルス幅変調を行うことにより、駆動信号を生成するようにしても良い。駆動信号は、ゲートドライバ１４８によって、ＭＯＳＦＥＴ３１のゲートに印加される。
次に、図１３に示すスイッチング電源回路の動作について、図１３〜図１６を参照しながら説明する。図１５は、図１４に示すＤＳＰの制御動作を示すフローチャートであり、図１６は、図１３に示すスイッチング電源回路の出力電流−出力電圧特性（２次側電流−２次側電圧特性）を示す図である。
図１５を参照すると、まず、ステップＳ２１において、ＤＳＰ１４１が、Ａ／Ｄコンバータ１４４の出力値によって表される２次側電圧が一定となる定電圧安定化動作を行うように、駆動信号のパルス幅を制御する。さらに、ステップＳ２２において、ＤＳＰ１４１は、Ａ／Ｄコンバータ１４３の出力値によって表される１次側電流がしきい値を超えたか否かを判定し、１次側電流がしきい値を超えるまでは、定電圧安定化動作を行うように駆動信号のパルス幅を制御する。
図１６において矢印（１）で示すように、２次側電流が増加して行って、Ａ点において１次側電流がしきい値に到達し、さらに、１次側電流がしきい値を超えると、ＤＳＰ１４１は、駆動信号のパルス幅を一定に維持して、定電圧安定化動作を停止する（ステップＳ２３）。
これ以降、２次側電圧は一定とならず、負荷回路（例えば、インパクトプリンタ内のソレノイド）のインピーダンス状態によって２次側電流が増加して行くと、図１６において矢印（２）で示すように、２次側電圧は徐々に低下して行く。ただし、２次側電圧が低下しても、２次側電流がしきい値を超えておらず、且つ、２次側電圧がしきい値よりも低下していなければ、２次側電流が維持されるので、スイッチング電源回路は正常動作範囲内にあると考えることができる。
ステップＳ２４において、ＤＳＰ１４１は、２次側電流がしきい値を超えて所定の時間が経過したか否かを判定する。２次側電流がしきい値を超えて所定の時間が経過していない場合には、処理がステップＳ２５に移行し、２次側電流がしきい値を超えて所定の時間が経過した場合には、処理がステップＳ２６に移行する。
ステップＳ２５において、ＤＳＰ１４１は、２次側電圧がしきい値よりも低下したか否かを判定する。２次側電圧がしきい値よりも低下していない場合には、処理がステップＳ２２に移行し、２次側電圧がしきい値よりも低下した場合には、処理がステップＳ２６に移行する。
ステップＳ２６において、ＤＳＰ１４１は、ＭＯＳＦＥＴ３１が電流ストレスによって破壊されるおそれがあるので、駆動信号を非活性化してＭＯＳＦＥＴ３１のスイッチング動作を停止させ、１次側巻線に流れる電流を遮断する。
以上において、１次側電流のしきい値に関する設定情報、２次側電圧のしきい値に関する設定情報、２次側電流のしきい値に関する設定情報、２次側電流がしきい値を超えた場合の許容範囲に関する設定情報等は、格納部１４２においてデータテーブルに格納されている。
第４の実施形態においては、２次側電流検出回路１３０がトランスの２次側巻線２２に接続される場合について説明したが、本発明は、それに限定されず、２次側電流検出回路１３０がトランスの補助巻線２３に接続されるようにしても良い。その場合には、負荷側と絶縁された状態で２次側の電流を検出できる。
以上の第１〜第４の実施形態においては、フライバック型のスイッチング電源を例にとって説明したが、本発明は、フライバック型のスイッチング電源に限らず、例えば、フォワード型や各種のブリッジ型等、トランスを用いる様々なタイプのスイッチング電源に適用することができる。
次に、本発明の第５の実施形態について説明する。以下の実施形態においては、トランスの替わりにチョークコイルを用いるチョッパ方式のスイッチング電源回路に本発明を適用している。チョッパ方式のスイッチング電源回路においては、トランスを用いないので入力側と出力側とが非絶縁となるが、回路を小型化することができる。
図１７は、本発明の第５の実施形態に係るスイッチング電源回路の構成を示す図である。第５の実施形態においては、チョッパ方式昇圧型のスイッチング電源回路を例にとって説明する。
このスイッチング電源回路は、交流電圧の入力端子１及び２に接続された整流平滑回路１０と、整流平滑回路１０に一端が接続され、巻線に流れる電流によって発生する磁気エネルギーをコアに蓄えるチョークコイル１５０と、チョークコイル１５０の他端に接続され、パルス状の駆動信号に従ってチョークコイル１５０に電流を流すスイッチング素子３０と、スイッチング素子３０に流れる電流を検出するスイッチング電流検出回路１６０とを有している。ここで、チョークコイル１５０としてトランスの１次側巻線を用いる場合には、トランスの２次側巻線を内部電源の生成用に利用することができる。
さらに、このスイッチング電源回路は、チョークコイル１５０の他端に発生する電圧を半波整流するダイオード５１と、整流された電圧を平滑することにより出力電圧を生成して出力端子３及び４に供給するコンデンサ５２と、出力端子３及び４における出力電圧を検出する出力電圧検出回路１７０と、駆動信号を生成する制御回路１８０とを有している。
整流平滑回路１０は、例えば、ダイオードブリッジとコンデンサとを含んでおり、入力端子１と入力端子２との間に印加される交流電圧をダイオードブリッジによって全波整流し、コンデンサによって平滑する。
チョークコイル１５０は、スイッチング素子３０がオンしている時に、コアにエネルギーを蓄える。次に、スイッチング素子３０がオフすると、磁場が電流を維持しようとするので、チョークコイル１５０の電流がダイオード５１を介してコンデンサ５２に流れ、コンデンサ５２が充電されることにより、出力端子３と出力端子４との間に直流出力電圧を発生させる。
本発明においては、チョークコイル１５０のコアとして、高い飽和磁束密度を有するアモルファス金属の磁性体が用いられる。具体的な材料としては、例えば、鉄（Ｆｅ）とコバルト（Ｃｏ）を含むアモルファス合金Ｆｅ−Ｃｏ（６０〜８０ｗｔ％）を用いることができる。コアのタイプとしては、粉末材料を焼結することにより成型したバルクタイプや、リボン状のコアを積層したラミネートタイプを用いることができる。
アモルファス金属の磁性体は、フェライトよりも飽和磁束密度が高く、Ｅ型形状のコア成型を行う際にも成型が容易であり、温度による磁気特性の変化が小さく、ヒステリシス損失や渦電流損失が小さくて高周波特性が良いという特徴を有している。また、アモルファス金属の磁性体をチョークコイルのコアとして使用することにより、コアが磁気的に飽和し難く、発熱量も小さいので、フェライトを用いる場合の２倍以上の電力を供給できると共に、コアにギャップを形成する必要がないので、ギャップからの磁束の漏洩が問題とならなくなる。
ただし、アモルファス金属の磁性体を用いる場合には、フェライトを用いる場合と比較して、巻数当りのインダクタンス（「ＡＬ値」ともいう）が小さくなるので、巻数をある程度増やしても巻線のインダクタンスが小さくなり、巻線に流れる電流が増加する。また、アモルファス金属の磁性体は飽和し難いので、巻線に流れるピーク電流を大きくすることができる。しかしながら、ピーク電流が大きくなると、スイッチング素子が破壊され易くなるという問題がある。そこで、本実施形態においては、回路的な工夫をすることによって、スイッチング素子を保護している。
図１８は、図１７に示す制御回路等の構成を詳しく示す図である。本実施形態においては、図１７に示すスイッチング素子３０として、ＮチャネルＭＯＳＦＥＴ３１が用いられる。ＭＯＳＦＥＴ３１は、チョークコイル１５０の他端に接続されたドレインと、スイッチング電流検出回路１６０を介して整流平滑回路１０に接続されたソースと、ゲートドライバ１８９から駆動信号が印加されるゲートとを有している。
チョークコイル１５０とＭＯＳＦＥＴ３１のドレイン・ソース経路とスイッチング電流検出回路１６０とは直列に接続され、整流平滑回路１０において交流電源電圧を整流及び平滑することにより得られた電圧が、これらの直列回路に供給される。ＭＯＳＦＥＴ３１は、ゲートに印加されるパルス状の駆動信号に従って、チョークコイル１５０に電流を流す。
制御回路１８０は、比較器１８１と、マスク信号生成回路１８２と、クロック信号生成回路１８３と、ＡＮＤ回路１８４と、比較器１８５と、ブランキングパルス生成回路１８６と、ＡＮＤ回路１８７と、パルス幅設定回路１８８と、ゲートドライバ１８９とを含んでいる。
クロック信号生成回路１８３は、クロック信号を生成する。ＡＮＤ回路１８４は、クロック信号生成回路１８３から出力されるクロック信号とマスク信号生成回路１８２から出力されるマスク信号との論理積を求める。マスク信号がハイレベルに固定されている場合には、パルス幅設定回路１８８のセット端子Ｓにクロック信号が常に供給される。
また、スイッチング電流検出回路１６０から出力される検出電圧が、比較器１８５の非反転入力端子に入力され、図１７に示す出力電圧検出回路１７０から出力される検出電圧が、比較器１８５の反転入力端子に入力される。出力電圧検出回路１７０において、スイッチング電源回路の負荷が軽い状態においては、スイッチング電源回路の出力電圧が上昇することにより検出電圧が下降し、スイッチング電源回路の負荷が重い状態においては、スイッチング電源回路の出力電圧が下降することにより検出電圧が上昇する。さらに、出力電圧検出回路１７０から出力される検出電圧には、リミッタ回路によって上限が設定されている。
比較器１８５は、スイッチング電流検出回路１６０から出力される検出電圧と、出力電圧検出回路１７０から出力される検出電圧とを比較して、比較結果を表す比較信号を出力する。また、ブランキングパルス生成回路１８６は、トランスの１次側電流が小さい内にＭＯＳＦＥＴ３１がオフ状態となる誤動作を防止するために、クロック信号に同期した所定の期間においてのみハイレベルとなるブランキングパルス信号を生成する。ＡＮＤ回路１８７は、比較器１８５から出力される比較信号とブランキングパルス生成回路１８６から出力されるブランキングパルス信号との論理積を求める。ブランキングパルス信号がハイレベルとなる期間において、比較器１８５によって生成された比較信号が、ＡＮＤ回路１８７から出力される。
パルス幅設定回路１８８は、例えば、セット端子Ｓとリセット端子Ｒと出力端子Ｑとを有するＲＳフリップフロップによって構成される。パルス幅設定回路１８８は、クロック信号生成回路１８３によって生成されるクロック信号に同期して出力信号をセットすると共に、ブランキングパルス信号がハイレベルであるときに、比較器１８５によって生成される比較信号に同期して出力信号をリセットすることにより、駆動信号におけるパルス幅を設定する。ゲートドライバ１８９は、パルス幅設定回路１８８から出力される駆動信号に基づいて、ＭＯＳＦＥＴ３１のゲートを駆動する。
図１８に示す制御回路の動作は、図４及び図５に示すのと概ね同様であるので、図４を参照しながら制御回路１８０の動作を詳しく説明する。
クロック信号生成回路１８３によって生成されるクロック信号ＶＣＫの立ち上がりエッジに同期してパルス幅設定回路１８８の出力信号がセットされ、ゲート電圧ＶＧ（図４の（ｅ））がハイレベルとなる。
比較器１８５から出力される比較信号は、スイッチング電流検出回路１６０から出力される第１の検出電圧と、出力電圧検出回路１７０から出力される第２の検出電圧とを比較して得られるものである。過負荷状態においては、ＭＯＳＦＥＴ３１のドレイン電流ＩＤが増加して第１の検出電圧が増加すると共に、トランスの２次側における出力電圧が低下して第２の検出電圧も増加するが、第２の検出電圧には出力電圧検出回路１７０において上限が設けられている。従って、第２の検出電圧が上限に達したときに、第１の検出電圧がその上限を超えると、比較器７５から出力される比較信号がハイレベルとなる。その結果、パルス幅設定回路１８８の出力信号がリセットされ、ＭＯＳＦＥＴ３１のゲート電圧ＶＧがローレベルとなり、図４の（ｂ）に示すＡ点においてドレイン電流ＩＤが停止する。
このようにして、制御回路１８０は、一定の周期でＭＯＳＦＥＴ３１をオンさせると共に、比較信号の立ち上がりエッジに同期してＭＯＳＦＥＴ３１をオフさせる。図４の（ｅ）において、ＭＯＳＦＥＴ３１がオンする期間はＴＯＮで表され、ＭＯＳＦＥＴ３１がオフする期間はＴＯＦＦで表される。
次に、制御回路１８０が、ＭＯＳＦＥＴ３１に流れる電流が定格電流を超えたか否かを判定し、ＭＯＳＦＥＴ３１のゲートに印加される駆動信号を制御する場合について説明する。定格電流とは、ＭＯＳＦＥＴが安定して定常動作を行うことができるドレイン電流の大きさを表しており、スイッチング電源回路のＡＣ入力電圧やＭＯＳＦＥＴの規格等に基づいて予め定められる。
比較器１８１は、スイッチング電流検出回路１６０によって検出されたスイッチング電流の大きさを、定格電流に従って設定されたプリセット電圧ＶＰと比較して、比較結果を表す比較信号を出力する。マスク信号生成回路１８２は、比較器１８１から出力される比較信号に基づいてＭＯＳＦＥＴ３１の動作モードを決定し、その動作モードに適合するマスク信号を生成する。
パルス幅設定回路１８８は、マスク信号がハイレベルであるときに、クロック信号生成回路１８３によって生成されるクロック信号に同期して出力信号をセットすると共に、ブランキングパルス信号がハイレベルであるときに、比較器１８５によって生成される比較信号に同期して出力信号をリセットすることにより、駆動信号におけるパルス幅を設定する。
本実施形態に係るスイッチング電源回路の動作は、図７に示すのと同様である。図７に示すように、期間Ｔ０においては、ＭＯＳＦＥＴ３１のドレイン電流ＩＤが定格電流を超えていないので、比較器１８１から出力される比較信号がローレベルに維持される。これに基づいて、マスク信号生成回路１８２は、ＭＯＳＦＥＴ３１の動作モードを通常負荷モードと決定し、マスク信号をハイレベルに固定する。従って、クロック信号生成回路１８３から出力されるクロック信号が、ＡＮＤ回路１８４を介してパルス幅設定回路１８８に供給される。その結果、クロック信号に同期して連続する複数のパルスが、ＭＯＳＦＥＴ３１のゲートに印加される。
期間Ｔ１において、スイッチング電源回路が過負荷状態となって、ＭＯＳＦＥＴ３１のドレイン電流ＩＤが定格電流を周期的に超えると、比較器１８１から出力される比較信号は、クロック信号に同期して周期的にハイレベルとなる。これに基づいて、マスク信号生成回路１８２は、ＭＯＳＦＥＴ３１の動作モードを過負荷モードと決定し、ＭＯＳＦＥＴ３１を保護するために、マスク信号がハイレベルとなる期間を制限して、ＭＯＳＦＥＴ３１に間欠動作を行わせる。
例えば、マスク信号生成回路９２は、比較器１８１から出力される比較信号の立上がりエッジに同期してカウント値をインクリメントし、カウント値が所定の値となるまでの第１の期間Ｔ１においてマスク信号をハイレベルに設定し、その後の第２の期間Ｔ２においてマスク信号をローレベルに設定する。過負荷状態が続く限り、第１の期間Ｔ１と第２の期間Ｔ２とが繰り返される。
その結果、第１の期間Ｔ１においては、クロック信号に同期して連続する複数のパルスがＭＯＳＦＥＴ３１のゲートに印加され、第２の期間Ｔ２においては、ＭＯＳＦＥＴ３１のゲートにパルスが印加されない。このようにして、駆動信号においてクロック信号に同期して複数のパルスが連続する期間の上限が設定され、従って、ＭＯＳＦＥＴ３１によってトランスの１次側巻線２１に電流を流す期間の上限が設定される。なお、第１の期間Ｔ１において、比較信号がハイレベルになった次の周期において比較信号がローレベルになると、マスク信号生成回路１８２は、ＭＯＳＦＥＴ３１の動作モードを過負荷モードから通常負荷モードに変更する。
スイッチング電源回路の負荷がさらに重くなって、非常に大きなドレイン電流ＩＤが流れる場合には、先に説明したように、駆動信号におけるパルス幅の上限が設定される。即ち、出力電圧検出回路１７０において検出電圧に上限を設定することにより、図７に示すように、駆動信号におけるパルス幅の上限が期間Ｔ３に設定されて、ＭＯＳＦＥＴ３１のドレイン電流ＩＤが最大電流（Ａ点）以下に抑えられる。
第５の実施形態において、比較器１８５の反転入力端子に、出力電圧検出回路１７０から出力される検出電圧の替わりに所定の電圧を印加することにより、スイッチング電流検出回路１６０の検出結果に基づいて駆動信号を生成するようにしても良い。その場合でも、スイッチング電流検出回路１６０から出力される検出電圧が所定の電圧を超えるとパルス幅設定回路１８８の出力信号がリセットされるので、駆動信号におけるパルス幅の上限を設定することができる。
次に、本発明の第６の実施形態について説明する。
図１９は、本発明の第６の実施形態に係るスイッチング電源回路の構成を示す図である。第６の実施形態においては、スイッチング電源回路として、ＰＦＣ（power factor controller：力率改善コントロール）回路を例にとって説明する。ＰＦＣ回路とは、交流電圧を整流して得られた電圧をスイッチングすることにより交流電圧に変換し、得られた交流電圧を再び直流電圧に変換する際に、電圧及び電流における波形及び位相を合わせて力率を改善する回路である。
このスイッチング電源回路は、交流電圧の入力端子１及び２に接続された整流回路１１と、整流回路１１から入力される電圧を検出する入力電圧検出回路１９０と、整流回路１１に一端が接続され、巻線に流れる電流によって発生する磁気エネルギーをコアに蓄えるチョークコイル１５０と、チョークコイル１５０の他端に接続され、パルス状の駆動信号に従ってチョークコイル１５０に電流を流すスイッチング素子３０と、スイッチング素子３０に流れる電流を検出するスイッチング電流検出回路１６０とを有している。ここで、チョークコイル１５０としてトランスの１次側巻線を用いる場合には、トランスの２次側巻線を内部電源の生成用に利用することができる。
さらに、このスイッチング電源回路は、チョークコイル１５０の他端に発生する電圧を半波整流するダイオード５１と、整流された電圧を平滑することにより出力電圧を生成して出力端子３及び４に供給するコンデンサ５２と、出力端子３及び４における出力電圧を検出する出力電圧検出回路１７０と、コンデンサ５２と出力端子４との間に挿入されて出力電流を検出する出力電流検出回路２００と、駆動信号のパルス幅を設定する制御回路２１０と、発熱するスイッチング素子３０の周辺温度を検知する温度センサ１２０とを有している。
整流回路１１は、例えば、ダイオードブリッジによって構成され、入力端子１と入力端子２との間に印加される交流電圧を全波整流する。チョークコイル１５０は、スイッチング素子がオンしている時に、コアにエネルギーを蓄える。次に、スイッチング素子がオフすると、磁場が電流を維持しようとするので、チョークコイル１５０の電流がダイオード５１を介してコンデンサ５２に流れ、コンデンサ５２が充電されることにより、出力端子３と出力端子４との間に直流出力電圧を発生させる。
図２０は、図１９に示す制御回路等の構成を詳しく示す図である。本実施形態においては、図１９に示すスイッチング素子３０として、ＮチャネルＭＯＳＦＥＴ３１が用いられ、図１９に示すスイッチング電流検出回路１６０として、抵抗１６１が用いられる。ＭＯＳＦＥＴ３１は、チョークコイル１５０の他端に接続されたドレインと、抵抗１６１を介して整流回路１１に接続されたソースと、ゲートドライバ２１７から駆動信号が印加されるゲートとを有している。抵抗１６１の両端に発生する電圧を測定すれば、ＭＯＳＦＥＴ３１のドレイン電流に比例した検出電圧を得ることができる。
チョークコイル１５０とＭＯＳＦＥＴ３１のドレイン・ソース経路と抵抗１６１とは直列に接続され、整流回路１１において交流電源電圧を整流することにより得られた電圧が、これらの直列回路に供給される。ＭＯＳＦＥＴ３１は、ゲートに印加されるパルス状の駆動信号に従って、チョークコイル１５０に電流を流す。
制御回路２１０は、駆動信号を生成するコントロールブロックを一体化して収めたＤＳＰ（digital signal processor）２１１と、ソフトウェア（制御プログラム）やデータを格納する不揮発性メモリ等の格納部２１２と、Ａ／Ｄコンバータ２１３〜２１６と、ゲートドライバ２１７とを有している。格納部２１２は、データテーブルを格納しており、このデータテーブルには、スイッチング電源回路の動作を制御するために用いられる各種の設定情報が含まれている。
Ａ／Ｄコンバータ２１３は、抵抗１６１によって得られるアナログのスイッチング電流検出信号をディジタル信号に変換してＤＳＰ２１１に出力する。Ａ／Ｄコンバータ２１４は、出力電圧検出回路１７０によって得られるアナログの出力電圧検出信号をディジタル信号に変換してＤＳＰ２１１に出力する。Ａ／Ｄコンバータ２１５は、出力電流検出回路２００によって得られるアナログの出力電流検出信号をディジタル信号に変換してＤＳＰ２１１に出力する。Ａ／Ｄコンバータ２１６は、入力電圧検出回路１９０によって得られるアナログの入力電圧検出信号をディジタル信号に変換してＤＳＰ２１１に出力する。
ＤＳＰ２１１は、少なくともスイッチング電流検出回路１６０及び出力電圧検出回路１７０から出力される検出信号に基づいてパルス幅変調（ＰＷＭ）を行うことにより、駆動信号（ＰＷＭ信号）を生成する。さらに、ＤＳＰ２１１は、上記に加えて、出力電流検出回路２００や入力電圧検出回路１９０から出力される検出信号、及び／又は、温度センサ１２０から出力される温度データに基づいてパルス幅変調を行うことにより、駆動信号を生成するようにしても良い。駆動信号は、ゲートドライバ１６７によって、ＭＯＳＦＥＴ３１のゲートに印加される。
次に、図１９に示すスイッチング電源回路の動作について、図１９〜図２２を参照しながら説明する。図２１は、図２０に示すＤＳＰの制御動作を示すフローチャートであり、図２２は、図１９に示すスイッチング電源回路の出力電流−出力電圧特性を示す図である。
図２１を参照すると、まず、ステップＳ３１において、ＤＳＰ２１１が、Ａ／Ｄコンバータ２１４の出力値によって表される出力電圧が一定となる定電圧安定化動作を行うように、駆動信号のパルス幅を制御する。さらに、ステップＳ３２において、ＤＳＰ２１１は、Ａ／Ｄコンバータ２１３の出力値によって表されるドレイン電流がしきい値を超えたか否かを判定し、ドレイン電流がしきい値を超えるまでは、定電圧安定化動作を行うように駆動信号のパルス幅を制御する。
図２２において矢印（１）で示すように、出力電流が増加して行って、Ａ点においてドレイン電流がしきい値に到達し、さらに、ドレイン電流がしきい値を超えると、ＤＳＰ２１１は、駆動信号のパルス幅を一定に維持して、定電圧安定化動作を停止する（ステップＳ３３）。
これ以降、出力電圧は一定とならず、負荷回路（例えば、インパクトプリンタ内のソレノイド）のインピーダンス状態によって出力電流が増加して行くと、図２２において矢印（２）で示すように、出力電圧は徐々に低下して行く。ただし、出力電圧が低下しても、出力電流がしきい値を超えておらず、且つ、出力電圧がしきい値よりも低下していなければ、出力電流が維持されるので、スイッチング電源回路は正常動作範囲内にあると考えることができる。
ステップＳ３４において、ＤＳＰ２１１は、出力電流がしきい値を超えて所定の時間が経過したか否かを判定する。出力電流がしきい値を超えて所定の時間が経過していない場合には、処理がステップＳ３５に移行し、出力電流がしきい値を超えて所定の時間が経過した場合には、処理がステップＳ３６に移行する。
ステップＳ３５において、ＤＳＰ２１１は、出力電圧がしきい値よりも低下したか否かを判定する。出力電圧がしきい値よりも低下していない場合には、処理がステップＳ３２に移行し、出力電圧がしきい値よりも低下した場合には、処理がステップＳ３６に移行する。
ステップＳ３６において、ＤＳＰ２１１は、ＭＯＳＦＥＴ３１が電流ストレスによって破壊されるおそれがあるので、駆動信号を非活性化してＭＯＳＦＥＴ３１のスイッチング動作を停止させ、チョークコイルに流れる電流を遮断する。
あるいは、ステップＳ３４を省略して、ドレイン電流がしきい値を超えた場合に、出力電圧がしきい値よりも低下するまで、駆動信号のパルス幅を一定に維持し続けても良い。また、ステップＳ３４において、ＤＳＰ２１１が、所定期間内に１次側電流がしきい値を超えた回数が許容範囲内であるか否かを判定し、所定期間内に１次側電流がしきい値を超えた回数が許容範囲を超える場合に、チョークコイルに流れる電流を遮断するようにしても良い。
以上において、ドレイン電流のしきい値に関する設定情報、出力電圧のしきい値に関する設定情報、出力電流のしきい値に関する設定情報、出力電流がしきい値を超えた場合の許容範囲に関する設定情報等は、格納部２１２においてデータテーブルに格納されている。
さらに、格納部２１２は、複数のＡＣ入力電圧（例えば、１００Ｖ、１１５Ｖ、２００Ｖ等）に対応する複数の設定情報をデータテーブルに格納している。ＤＳＰ２１１は、Ａ／Ｄコンバータ２１６の出力値によって表される入力電圧（整流回路１１の整流電圧）に従って、複数の設定情報の中から１つの設定情報を選択する。これにより、ＡＣ入力電圧に適した出力特性を得ることができる。
また、格納部２１２は、通常動作モード用の設定情報に加えて、負荷装置（例えば、インパクトプリンタ等）が待機モードにある時のドレイン電流−出力電圧特性等を含む待機モード用の設定情報をデータテーブルに格納するようにしても良い。その場合には、ＤＳＰ２１１が、負荷装置が通常動作モードと待機モードとの内のいずれにあるかを表すモード信号に従って、待機モードにおいて出力特性を変更する（図２２中の一点鎖線を参照）。これにより、待機モードにおける消費電力を低減することができる。
さらに、格納部２１２は、通常の使用環境用の設定情報に加えて、過酷な使用環境（例えば、使用場所が高温である等）におけるドレイン電流−出力電圧特性等を含む過酷な使用環境用の設定情報をデータテーブルに格納するようにしても良い。例えば、複数種類の温度範囲に対応して複数種類の設定情報が、格納部２１２においてデータテーブルに格納される。その場合には、ＤＳＰ２１１が、温度センサ１２０から出力される温度データによって表される温度範囲に対応して出力特性を変更する（図２２中の二点鎖線を参照）。これにより、過酷な使用環境におけるスイッチング素子の破壊を防止することができる。
負荷装置がインパクトプリンタである場合には、格納部２１２が、印字言語（例えば、日本語、英語等）又はインパクトプリンタの機種に対応する複数の設定情報をデータテーブルに格納するようにしても良い。その場合には、ＤＳＰ２１１が、印字言語又はインパクトプリンタの機種を表す信号に従って、複数の設定情報の中から１つの設定情報を選択する。インパクトプリンタの負荷特性は印字言語や機種によって異なっているので、印字言語や機種に適した出力特性を得ることができる。
第５及び第６の実施形態においては、チョッパ方式昇圧型のスイッチング電源回路及びＰＦＣ回路を例にとって説明したが、本発明は、これらに限らず、例えば、チョッパ方式降圧型やチョッパ方式昇降圧型等、チョークコイルを用いる様々なタイプのスイッチング電源に適用することができる。
本発明は、電子機器において用いられるスイッチング電源において利用することが可能である。

Claims (18)

  1. アモルファス金属の磁性体を含むコア及び該コアに回巻された１次側巻線及び２次側巻線を有するトランスと、
    前記トランスの１次側巻線に直列に接続され、パルス状の駆動信号に従って前記トランスの１次側巻線に電流を流すスイッチング素子と、
    前記トランスの１次側巻線に流れる電流を検出する１次側電流検出回路と、
    前記トランスの２次側巻線に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、
    少なくとも前記１次側電流検出回路の検出結果に基づいて前記駆動信号を生成すると共に、前記トランスの１次側巻線に電流を流す期間に制限を設ける制御回路と、
    を具備するスイッチング電源回路。
  2. 前記複数の回路素子によって生成された出力電圧を検出する２次側電圧検出回路をさらに具備し、
    前記制御回路が、前記１次側電流検出回路の検出結果及び前記２次側電圧検出回路の検出結果に基づいて前記駆動信号を生成すると共に、前記２次側電圧検出回路の検出結果に基づいて前記駆動信号におけるパルス幅の上限を設定する、請求項１記載のスイッチング電源回路。
  3. 前記制御回路が、
    前記２次側電圧検出回路の検出結果に基づいて、上限が設定された検出電圧を生成する検出電圧生成回路と、
    前記１次側電流検出回路によって生成される検出電圧と前記検出電圧生成回路によって生成される検出電圧とを比較して比較結果を表す信号を生成する比較器と、
    クロック信号を生成するクロック信号生成回路と、
    前記クロック信号生成回路によって生成されるクロック信号に同期して出力信号をセットし、前記比較器によって生成される信号に同期して出力信号をリセットすることにより、前記駆動信号におけるパルス幅を設定するパルス幅設定回路と、
    を含む、請求項２記載のスイッチング電源回路。
  4. 前記制御回路が、前記２次側電圧検出回路の検出結果に基づいて前記トランスの２次側が軽負荷状態であると判定したときに、前記駆動信号におけるパルスの数を低減させて、前記スイッチング素子を間欠動作させる、請求項１記載のスイッチング電源回路。
  5. 前記スイッチング素子が、前記トランスの１次側巻線に接続されたドレインと、前記駆動信号が印加されるゲートとを有するＮチャネルＭＯＳＦＥＴを含み、
    前記１次側電流検出回路が、前記ＭＯＳＦＥＴのドレインから電位が印加されるベースを有してエミッタフォロワ動作を行うバイポーラトランジスタを含み、前記ＭＯＳＦＥＴのドレイン・ソース間電圧を測定することにより前記トランスの１次側巻線に流れる電流を検出する、
    請求項１記載のスイッチング電源回路。
  6. 前記制御回路が、前記１次側電流検出回路によって検出された電流の大きさが定格電流を超えた場合に、前記駆動信号においてクロック信号に同期して複数のパルスが連続する期間の上限を設定する、請求項１又は２記載のスイッチング電源回路。
  7. アモルファス金属の磁性体を含むコア及び該コアに回巻された１次側巻線及び２次側巻線を有するトランスと、
    前記トランスの１次側巻線に直列に接続され、パルス状の駆動信号に従って前記トランスの１次側巻線に電流を流すスイッチング素子と、
    前記トランスの１次側巻線に流れる電流を検出する１次側電流検出回路と、
    前記トランスの２次側巻線に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、
    前記複数の回路素子によって生成された出力電圧を検出する２次側電圧検出回路と、
    少なくとも１次側電流及び２次側電圧のしきい値に関する設定情報を含むデータテーブルが格納された格納部と、
    前記格納部に格納されている設定情報を参照することにより、１次側電流がしきい値よりも小さいときに２次側電圧が一定となるように駆動信号のパルス幅を制御し、１次側電流がしきい値を超えたときに駆動信号のパルス幅を一定に維持し、２次側電圧がしきい値よりも低下したときに前記スイッチング素子のスイッチング動作を停止させるディジタル信号プロセッサと、
    を具備するスイッチング電源回路。
  8. 前記格納部が、１次側電流がしきい値を超えた場合の許容範囲に関する設定情報をさらに格納しており、
    所定期間内に１次側電流がしきい値を超えた回数が許容範囲を超える場合に、前記ディジタル信号プロセッサが、前記スイッチング素子のスイッチング動作を停止させる、
    請求項７記載のスイッチング電源回路。
  9. 前記トランスの２次側巻線に流れる電流を検出する２次側電流検出回路をさらに具備し、
    前記格納部が、２次側電流のしきい値と、２次側電流がしきい値を超えた場合の許容範囲とに関する設定情報をさらに格納しており、
    ２次側電流がしきい値を超えて経過した時間が許容範囲を超える場合に、前記ディジタル信号プロセッサが、前記スイッチング素子のスイッチング動作を停止させる、
    請求項７記載のスイッチング電源回路。
  10. 温度を検出する温度センサをさらに具備し、
    前記格納部が、複数種類の温度範囲に対応して複数種類の設定情報を格納しており、
    前記ディジタル信号プロセッサが、前記温度センサによって検出された温度範囲に対応する設定情報に従って前記スイッチング素子のスイッチング動作を制御する、
    請求項７記載のスイッチング電源回路。
  11. 前記格納部が、通常動作モード及び待機モードに対応して複数種類の設定情報を格納しており、
    前記ディジタル信号プロセッサが、負荷装置が通常動作モードと待機モードとの内のいずれにあるかを表すモード信号に対応する設定情報に従って前記スイッチング素子のスイッチング動作を制御する、
    請求項７記載のスイッチング電源回路。
  12. アモルファス金属の磁性体を含むコア及び該コアに回巻された巻線を有するチョークコイルと、
    前記チョークコイルの一端に接続され、パルス状の駆動信号に従って前記チョークコイルに電流を流すスイッチング素子と、
    前記スイッチング素子の電流を検出するスイッチング電流検出回路と、
    前記チョークコイルと前記スイッチング素子との接続点に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、
    少なくとも前記スイッチング電流検出回路の検出結果に基づいて前記駆動信号を生成すると共に、前記チョークコイルの巻線に電流を流す期間に制限を設ける制御回路と、
    を具備するスイッチング電源回路。
  13. 前記複数の回路素子によって生成された出力電圧を検出する出力電圧検出回路をさらに具備し、
    前記制御回路が、前記スイッチング電流検出回路の検出結果及び前記出力電圧検出回路の検出結果に基づいて前記駆動信号を生成すると共に、前記出力電圧検出回路の検出結果に基づいて前記駆動信号におけるパルス幅の上限を設定する、請求項１２記載のスイッチング電源回路。
  14. 前記制御回路が、前記スイッチング電流検出回路によって検出された電流の大きさが定格電流を超えた場合に、前記駆動信号においてクロック信号に同期して複数のパルスが連続する期間の上限を設定する、請求項１２記載のスイッチング電源回路。
  15. アモルファス金属の磁性体を含むコア及び該コアに回巻された巻線を有するチョークコイルと、
    前記チョークコイルの一端に接続され、パルス状の駆動信号に従って前記チョークコイルに電流を流すスイッチング素子と、
    前記スイッチング素子の電流を検出するスイッチング電流検出回路と、
    前記チョークコイルと前記スイッチング素子との接続点に発生する電圧を整流及び平滑して出力電圧を生成する複数の回路素子と、
    前記複数の回路素子によって生成された出力電圧を検出する電圧検出回路と、
    少なくとも前記スイッチング素子の電流及び出力電圧のしきい値に関する設定情報を含むデータテーブルが格納された格納部と、
    前記格納部に格納されている設定情報を参照することにより、前記スイッチング素子の電流がしきい値よりも小さいときに出力電圧が一定となるように駆動信号のパルス幅を制御し、前記スイッチング素子の電流がしきい値を超えたときに駆動信号のパルス幅を一定に維持し、出力電圧がしきい値よりも低下したときに前記スイッチング素子のスイッチング動作を停止させるディジタル信号プロセッサと、
    を具備するスイッチング電源回路。
  16. 前記格納部が、前記スイッチング素子の電流がしきい値を超えた場合の許容範囲に関する設定情報をさらに格納しており、
    所定期間内に前記スイッチング素子の電流がしきい値を超えた回数が許容範囲を超える場合に、前記ディジタル信号プロセッサが、前記スイッチング素子のスイッチング動作を停止させる、
    請求項１５記載のスイッチング電源回路。
  17. 前記スイッチング電源回路の出力電流を検出する出力電流検出回路をさらに具備し、
    前記格納部が、出力電流のしきい値と、出力電流がしきい値を超えた場合の許容範囲に関する設定情報とをさらに格納しており、
    出力電流がしきい値を超えて経過した時間が許容範囲を超える場合に、前記ディジタル信号プロセッサが、前記スイッチング素子のスイッチング動作を停止させる、
    請求項１５記載のスイッチング電源回路。
  18. 前記チョークコイルの入力電圧を検出する入力電圧検出回路をさらに具備し、
    前記格納部が、複数種類の入力電圧に対応して複数種類の設定情報を格納しており、
    前記ディジタル信号プロセッサが、前記入力電圧検出回路によって検出された入力電圧に対応する設定情報に従って前記スイッチング素子のスイッチング動作を制御する、
    請求項１５記載のスイッチング電源回路。
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