JP4454530B2

JP4454530B2 - 力率改善回路

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Publication number: JP4454530B2
Application number: JP2005116962A
Authority: JP
Inventors: 修齊藤; 健狩井; 博文今口; 雅也城田
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2005-04-14
Filing date: 2005-04-14
Publication date: 2010-04-21
Anticipated expiration: 2025-04-14
Also published as: JP2006296158A

Description

本発明は、スイッチング電源に用いられる力率改善回路に関する。

従来、以下に述べる臨界動作型のスイッチング電源の例として、特許文献１に、零電流検出回路に、抵抗、コンデンサ、ダイオードからなるインピーダンス回路を内蔵し、交流入力電圧の実効値が低い場合にもスイッチング素子をオン状態に維持することにより、設計の自由度を広くし、スイッチング素子のディレーティングを改善することができるスイッチング電源装置が記載されている。
特開２００４−３５０３６１号公報

図４に示す、従来におけるスイッチング電源２は、後述するように、トランスＴ1の補助巻線Ｎcから抵抗Ｒ4を介して、力率改善回路（Power Factor Correction Circuit）１２の入力端Ｂに、スイッチング素子であるＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor−Field Effect Transistor）Ｑ1がオフ期間にトランスＴ1の１次巻線Ｎpに流れる電流がゼロになったことを示すｚ／ｃ（zero／current）信号を出力し、力率改善回路１２はＭＯＳ−ＦＥＴＱ1のオフ状態を検出し、該オフの状態への移行を確認して、ＭＯＳ−ＦＥＴＱ1のゲートに駆動信号（オントリガ）を出力することにより、ＭＯＳ−ＦＥＴＱ1を一旦オフの状態に移行させて、１次巻線Ｎpに流れる電流がゼロになってからオンの状態に移行させている。このように、ＭＯＳ−ＦＥＴＱ1を一旦オフの状態に移行させてからオンの状態に移行させるスイッチング電源２を電流臨界型のスイッチング電源という。

ところで、スイッチング電源には、上述したような電流臨界型のスイッチング電源の他に、スイッチング素子のスイッチング周期毎にインダクタ電流をゼロまで戻さずに制御を行う電流連続型のスイッチング電源が存在する。ここで、電流臨界型のスイッチング電源および電流連続型のスイッチング電源が有する短所について説明する。

電流臨界型スイッチング電源は、低い入力電圧に対して、大きい出力電力を取り出すとき、スイッチング電源のスイッチング周波数が低くなって可聴帯域内に入り、チョークのハウリングが発生してしまう。また、スイッチング素子およびチョークに流れる電流のピークの値が大きくなり、効率が低下することもあり、大電力用には不向きである。

一方、電流連続型のスイッチング電源は、スイッチング素子のスイッチングロスが大きいため、小電力用としては、電流臨界型のスイッチング電源に対して、効率が低下してしまう。これは、電流臨界型のスイッチング電源においてはスイッチング電流の波形が三角形になるのに対し、電流連続型のスイッチング電源においてはスイッチング素子がオンした瞬間、スイッチング電流が急激に上昇し、その後、ゆっくり上昇して、無駄にスイッチング電流が流れ、スイッチング損失が増大するためである。

以上のように、電流臨界型のスイッチング電源および電流連続型のスイッチング電源は、使用する電力の大きさによって、それぞれ得失があり、一般に、出力電力が３００Ｗ程度までの小さな電源としては電流臨界型のスイッチング電源が使用され、３００Ｗ以上の大電力の電源としては電流連続型のスイッチング電源が使用される。よって、電流臨界型か電流連続型かのスイッチング電源の動作形態の選択は、一般的に、出力電力の大きさによってなされ、該選択に基づいて、異なる制御用ＩＣ（Integrated Circuit）を設計して使用している。このために、回路規模が大型化するという問題があった。

本発明は、上記事情を考慮してなされたもので、その目的は、スイッチング電源において、回路規模を大きくすることなく、全負荷領域において、高効率化を図ることができる力率改善回路を提供することにある。

上記目的を達成するために、この発明では、以下の手段を提案している。
請求項１に係る発明は、交流電圧を整流して供給する整流手段と、１次巻線および２次巻線を有し、前記１次巻線の一端が前記整流手段と接続されたトランスと、前記トランスの１次巻線の他端と接続されたスイッチング素子とに接続され、前記スイッチング素子によって、前記交流電圧の周期に比して速い周期にて繰り返しオン・オフして、前記整流手段の出力電力の制御を行う力率改善回路であって、前記スイッチング素子に流れる電流を検出するスイッチング素子電流検出手段と、前記２次巻線に接続され、前記スイッチング素子がオフ期間に１次巻線に流れる電流がゼロになったことを検出するゼロ電流検出手段と、前記スイッチング素子の出力電圧を検出する出力電圧検出手段と、前記スイッチング素子がオン・オフするための電圧および前記ゼロ電流検出手段の検出結果に基づいて、前記スイッチング素子をオフする時間を設定するオフ時間設定手段とを備えたことを特徴とする。
この発明によれば、スイッチング素子電流検出手段およびゼロ電流検出手段の検出結果に基づいて、スイッチング素子をオフする時間を設定するオフ時間設定手段を設けることにより、スイッチング素子のオフ時間を設定して、スイッチング電源を電流臨界型のスイッチング電源から電流連続型のスイッチング電源へ移行させ、回路規模を大きくすることなく、大電力を取り出せるスイッチング電源を提供することができる。

請求項２に係る発明は、請求項１に記載の力率改善回路であって、前記オフ時間設定手段が、所定の時定数をなす抵抗およびコンデンサからなる時定数回路と、前記スイッチング素子がオン・オフするための電圧および前記ゼロ電流検出手段の検出結果および前記所定の時定数に基づいて、前記コンデンサを充電する充電手段とを備えることを特徴とする。
この発明によれば、時定数回路の定数を変更して時定数を変更することにより、スイッチング電源を電流臨界型のスイッチング電源から電流連続型のスイッチング電源へ移行させるときの出力電力値を変更することができる。

請求項１に係る発明によれば、回路規模を大きくすることなく、全負荷領域において、スイッチング電源１の高効率化を図ることができる効果がある。また、請求項２に係る発明によれば、抵抗およびコンデンサの値の変更により、オフ時間設定動作の領域を簡単に変更することができる効果がある。

図１に示すように、本発明の一実施形態におけるスイッチング電源１は、ダイオードブリッジＤＢ1（整流手段）と、トランスＴ1と、スイッチング素子であるＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor−Field Effect Transistor）Ｑ1と、ダイオードＤ1と、コンデンサＣ1、Ｃ13と、抵抗Ｒ1〜10と、力率改善回路１１とから構成される。本実施形態においては、スイッチング電源１は、入力端ＡＣｉｎｐｕｔにおいてコンセントから交流１００〜２００Ｖを入力し、出力端ｏｕｔｐｕｔにおいて直流３８０Ｖを出力する。
尚、本実施形態におけるスイッチング電源１は、図４に示す、従来におけるスイッチング電源２に比して、力率改善回路１２が、入力端Ｆとグランド電位との間に抵抗Ｒ11およびコンデンサＣ11（時定数回路）を外付けし、ＭＯＳ−ＦＥＴＱ1をオン・オフさせるための電圧およびｚ／ｃ信号の電圧を監視し、該電圧に基づいてＭＯＳ−ＦＥＴＱ1のオフ時間を設定するオフ時間設定回路１１８（オフ時間設定手段）およびオア（Or）ゲート１１９（オフ時間設定手段）を内部に追加した構成の力率改善回路１１に置き換えられているところが異なる。

ダイオードブリッジＤＢ1は整流回路をなし、コンセントから入力した交流電力を整流する。トランスＴ1は、チョークとも呼ばれ、磁気コアに巻き回され、且つ、相互に電磁結合された１次巻線Ｎp、補助巻線（２次巻線または制御巻線）Ｎcを有する。ここで、１次巻線Ｎpの“p”は“primary”の頭の文字から、補助巻線Ｎcの“c”は、“control”の頭の文字からとられている。ＭＯＳ−ＦＥＴＱ1は、第１および第２の主端子としてドレインとソースおよび制御電極としてゲートを有する。尚、ＭＯＳ−ＦＥＴＱ1は、ゲートにハイレベルの信号が入力されるとドレインとソースとが電気的に導通する。

入力端ＡＣＩｎｐｕｔの内の一方の端は、ダイオードブリッジＤＢ1の一方の交流入力端に接続される。入力端ＡＣＩｎｐｕｔの内の他方の端はダイオードブリッジＤＢ1の他方の交流入力端に接続される。ダイオードブリッジＤＢ1の正の直流出力端が抵抗Ｒ1の一方の端に接続される。抵抗Ｒ1の他方の端はコンデンサＣ1の一方の端、トランスＴ1の１次巻線Ｎpの負極側および抵抗Ｒ2の一方の端に接続される。

トランスＴ1の１次巻線Ｎｐの正極側がＭＯＳ−ＦＥＴＱ1のドレインおよびダイオードＤ1のアノードに接続される。ダイオードＤ1のカソードが電解コンデンサからなるコンデンサＣ13の正極側および出力端Ｏｕｔｐｕｔの内の正電圧端＋Ｖならびに抵抗Ｒ8の一方の端に接続される。

ダイオードブリッジＤＢ1の負の直流出力端がコンデンサＣ1の他方の端、抵抗Ｒ6、Ｒ7の一方の端、コンデンサＣ13の負極側および出力端Ｏｕｔｐｕｔの内の負電圧端−Ｖに接続される。

抵抗Ｒ2の他方の端は、抵抗Ｒ3の一方の端および力率改善回路１１の入力端Ａに接続される。抵抗Ｒ3の他方の端はグランド電位に接地される。尚、抵抗Ｒ2およびＲ3は入力側分圧抵抗をなす。

トランスＴ1の補助巻線Ｎcの負極側はグランド電位に接地される。トランスＴ1の補助巻線Ｎcの正極側は抵抗Ｒ4の一方の端に接続される。抵抗Ｒ4の他方の端は力率改善回路１１の入力端Ｂに接続される。ＭＯＳ−ＦＥＴＱ1のソースは抵抗Ｒ7の他方の端および抵抗Ｒ10を介して力率改善回路１１の入力端Ｃに接続される。尚、抵抗Ｒ7はＭＯＳ−ＦＥＴＱ1のスイッチング電流ＩQ1を検出するための電流検出用の抵抗である。

抵抗Ｒ8の他方の端は、抵抗Ｒ9の一方の端および力率改善回路１１の入力端Ｄに接続される。抵抗Ｒ9の他方の端はグランド電位に接地される。尚、抵抗Ｒ8およびＲ9は出力側分圧抵抗をなす。

ＭＯＳ−ＦＥＴＱ1のゲートは抵抗Ｒ5の一方の端および抵抗Ｒ6の他方の端に接続される。抵抗Ｒ5の他方の端は力率改善回路１１の出力端Ｅに接続される。

力率改善回路１１は、ドライバ１１１と、コンパレータ１１２（スイッチング素子電流検出手段）と、マルチプライヤ１１３（入力電圧検出手段）と、ＲＳフリップフロップ（Reset-Set Flip-Flop）１１５と、コンパレータ１１６（ゼロ電流検出手段）、コンパレータ１１７（出力電圧検出手段）と、ワンショット・マルチバイブレータ（ＯＳＭＶ：単安定マルチバイブレータ）１２０と、定電圧源Ｅ16，Ｅ17とから構成され、入力端Ａ〜Ｄにて入力した諸信号に基づいてＭＯＳ−ＦＥＴＱ1をオン・オフするための電圧ＶＧＳを生成して出力端Ｅから出力し、スイッチング電源１の制御回路として動作する。また、力率改善回路１１は、スイッチング電源１において、後述するように、内蔵しているオフ時間設定回路１１８およびオアゲート１１９によって、ＭＯＳ−ＦＥＴＱ1をオン・オフさせるための電圧およびｚ／ｃ信号の電圧に基づいて、スイッチング電源１を前述した電流臨界型のスイッチング電源として動作させるか、電流連続型のスイッチング電源として動作させるかを選択して、全負荷領域においてスイッチング電源１の高効率化を図る。

マルチプライヤ１１３の一方の入力端は力率改善回路１１の入力端Ａに接続される。定電圧源Ｅ17の正出力端はコンパレータ１１７の正入力端に接続され、定電圧源Ｅ17の負出力端はグランド電位に接地される。コンパレータ１１７の負入力端は力率改善回路１１の入力端Ｄに接続される。マルチプライヤ１１３の他方の入力端はコンパレータ１１７の出力端に接続される。コンパレータ１１２の負入力端はマルチプライヤ１１３の出力端に接続される。コンパレータ１１２の正入力端は力率改善回路１１の入力端Ｃに接続され、コンパレータ１１２の出力端はＲＳフリップフロップ１１５の入力端Ｒに接続される。

定電圧源Ｅ16の正出力端はコンパレータ１１６の負入力端に接続され、定電圧源Ｅ16の負出力端はグランド電位に接地される。コンパレータ１１６の正入力端は力率改善回路１１の入力端Ｂに接続され、コンパレータ１１６の出力端はＯＳＭＶ１２０の入力端に接続される。ＯＳＭＶ１２０の出力端はオアゲート１１９の一方の入力端に接続される。オアゲート１１９の出力端はＲＳフリップフロップ１１５の入力端Ｓに接続される。ＲＳフリップフロップ１１５の出力端Ｑはドライバ１１１の入力端に接続され、ドライバ１１１の出力端は力率改善回路１１の出力端Ｅに接続される。

マルチプライヤ１１３は入力端Ａから入力した電圧ＭＵＬＴと、コンパレータ１１７による、入力端Ｄから入力した電圧と定電圧源Ｅ17の出力電圧との比較結果とを乗算してコンパレータ１１２へ出力する。コンパレータ１１２は入力端Ｃから入力した電圧と、マルチプライヤ１１３から入力した乗算結果とを比較して、比較結果をＲＳフリップフロップ１１５の入力端Ｒに出力する。

コンパレータ１１６は、入力端Ｂから入力した電圧と定電圧源Ｅ16の出力電圧との比較結果とを比較して比較結果をＯＳＭＶ１２０に出力する。ＯＳＭＶ１２０は一定のレベルを保つ信号またはローレベルからハイレベルに上がる信号を入力した場合、ローレベルの信号を、オアゲート１１９を介してＲＳフリップフロップ１１５の入力端Ｓに出力するが、ハイレベルからローレベルに下がる信号を入力した場合、該信号の立下り以前はローレベルであり、立ち上がりに同期して一定時間長だけハイレベルとなり、その後ローレベルに戻る信号（パルス）を、オアゲート１１９を介してＲＳフリップフロップ１１５の入力端Ｓに出力する。

ＲＳフリップフロップ１１５は入力端ＲまたはＳに入力された電圧に基づいて、出力端Ｑについて、セット動作またはリセット動作を行う。ドライバ１１１は、例えば、トランジスタを用いたスイッチング回路から構成され、ＲＳフリップフロップ１１５の出力端Ｑの電圧に基づいて、スイッチング電源１に入力される交流電流の周波数より高い周波数（スイッチング周波数）にて、ＭＯＳ−ＦＥＴＱ1をオン・オフさせる。ドライバ１１１はハイレベルの信号を入力するとＭＯＳ−ＦＥＴＱ1をオンさせ、ローレベルの信号を入力するとＭＯＳ−ＦＥＴＱ1をオフさせる。尚、ドライバ１１１は、上述したように、ＭＯＳ−ＦＥＴＱ1のゲートをオン・オフさせることができればどんなものでもよい。

オフ時間設定回路１１８の入力端Ｉｐ18aはＭＯＳ−ＦＥＴＱ1のゲート端子およびドライバ１１１の出力端に接続される。オフ時間設定回路１１８の入力端Ｉｐ18bはＯＳＭＶ１２０の出力端およびオアゲート１１９の一方の入力端に接続される。オフ時間設定回路１１８の入力端Ｉｐ18cは力率改善回路１１の入力端Ｆを介して抵抗Ｒ11の一方の端およびコンデンサＣ11の一方の端に接続される。抵抗Ｒ11の他方の端およびコンデンサＣ11の他方の端はグランド電位に接地される。オフ時間設定回路１１８の出力端Ｏｐ18はオアゲート１１９の他方の入力端に接続される。尚、ＭＯＳ−ＦＥＴＱ1のゲート信号と同期していれば、入力端Ｉｐ18aはドライバ１１１の入力端に接続してもよい。

オフ時間設定回路１１８は、コンパレータ１８１（充電手段）と、オアゲート１８２（充電手段）と、ノット（Not）ゲート１８３（充電手段）と、定電圧源Ｅ18と、定電流源Ｉres18（充電手段）と、ＭＯＳ−ＦＥＴＱ18（充電手段）とから構成される。

オフ時間設定回路１１８の入力端Ｉｐ18aはオアゲート１８２の三つのうちの一つの入力端に接続される。オフ時間設定回路１１８の入力端Ｉｐ18bはオアゲート１８２の残りの二つのうちの一つの入力端に接続される。オフ時間設定回路１１８の出力端Ｏｐ18はオアゲート１８２の残りの一つの入力端およびコンパレータ１８１の出力端に接続される。オアゲート１８２の出力端はノットゲート１８３を介してＭＯＳ−ＦＥＴＱ18のゲートに接続される。定電流源Ｉres18の負出力端は基準電源電圧Ｖrefに接続される。定電流源Ｉres18の正出力端はＭＯＳ−ＦＥＴＱ18のソースに接続される。オフ時間設定回路１１８の入力端Ｉｐ18cはＭＯＳ−ＦＥＴＱ18のドレインおよびコンパレータ１８１の負入力端に接続される。コンパレータ１８１の正入力端は定電圧源Ｅ18の正出力端に接続される。定電圧源Ｅ18の負出力端はグランド電位に接地される。

次に、スイッチング電源１の動作を説明する。
先ず、ＭＯＳ−ＦＥＴＱ1が力率改善回路１１によってオンしているとすると、入力端ＡＣｉｎｐｕｔから入力された交流電流がダイオードブリッジＤＢ1によって整流され、整流された直流電流が、抵抗Ｒ1、トランスＴ1の一次巻線Ｎp、ＭＯＳ−ＦＥＴＱ1および抵抗Ｒ7を通じて流れ、一次巻線Ｎpに電磁エネルギが蓄積される。

次に、ＭＯＳ−ＦＥＴＱ1が力率改善回路１１によってオフし、一次巻線Ｎpに蓄積された電磁エネルギが放出されて、ダイオードＤ1およびコンデンサＣ13に電流が流れ、コンデンサＣ13が昇圧充電される。これにより、入力端ＡＣｉｎｐｕｔから入力された交流電圧より高い値の直流出力電圧がコンデンサＣ13の両端から、出力端ｏｕｔｐｕｔにおいて出力される。

そして、一次巻線Ｎpに流れる電流（インダクタ電流）が徐々に減少してゼロまで戻る制御が行われる。このように、ＭＯＳ−ＦＥＴＱ1のスイッチング周期毎にインダクタ電流をゼロに戻す制御を行うスイッチング電源を、電流臨界型のスイッチング電源という。

次に、力率改善回路１１の動作の概略を説明する。
先ず、ここで、ＭＯＳ−ＦＥＴＱ1がオンしているとする。入力端Ａにおいて、ダイオードブリッジＤＢ1から出力された直流電圧を抵抗Ｒ2およびＲ3によって分圧した電圧である電圧ＭＵＬＴが入力され、入力端Ｄにおいて、出力端ｏｕｔｐｕｔにおける直流電圧を抵抗Ｒ8およびＲ9によって分圧した電圧である電圧ＭＯが入力され、コンパレータ１１７において定電圧源Ｅ17の出力電圧と比較され、コンパレータ１１７の出力電圧と電圧ＭＵＬＴがマルチプライヤ１１３によって乗算されて、交流入力電流の基準信号が生成される。そして、該基準信号の電圧と抵抗Ｒ7の検出電圧とがコンパレータ１１２によって比較される。このとき、抵抗Ｒ7の検出電圧が基準電圧より大きいと、コンパレータ１１２はハイレベルの信号をＲＳフリップフロップ１１５の入力端Ｒに出力し、ＲＳフリップフロップ１１５の出力端Ｑからローレベルの信号を出力させ（リセットする）、ドライバ１１１を介して、ＭＯＳ−ＦＥＴＱ1をオフにする。

以上のように、ＭＯＳ−ＦＥＴＱ1がオンからオフの状態になると、抵抗Ｒ7に以下のような電圧が発生する。すなわち、ＭＯＳ−ＦＥＴＱ1のＶDSとグランド電位との差の電圧が発生する。それに伴い、一次巻線Ｎpにも同様の電圧が発生し、巻線比に比例して、補助巻線Ｎcにも電圧が発生し、抵抗Ｒ4を介して、力率改善回路１１の入力端Ｂにおいて、ｚ／ｃ（zero／current）信号として観測される。以上の動作により、補助巻線Ｎcによって、力率改善回路１１において、ＭＯＳ−ＦＥＴＱ1のオフ期間に１次巻線Ｎpに流れる電流がゼロになったことを検知することができる。ここで、１次巻線Ｎpに流れる電流がゼロになると、補助巻線Ｎcの電圧が負になり、ｚ／ｃ信号もローレベルになり、ｚ／ｃ信号の電圧が定電圧源Ｅ16の出力電圧より小さくなり、コンパレータ１１６はローレベルの信号をＯＳＭＶ１２０に出力し、ＯＳＭＶ１２０が規定のハイレベルの信号を発して、オアゲート１１９を介して、ＲＳフリップフロップ１１５の入力端Ｓに出力し、ＲＳフリップフロップ１１５の出力端Ｑからハイレベルの信号を出力させ（セットする）、ドライバ１１１を介して、ＭＯＳ−ＦＥＴＱ1をオンにする。以上の動作により、力率改善回路１１によってＭＯＳ−ＦＥＴＱ1のオン・オフ制御が行われることになる。

次に、力率改善回路１１の動作の詳細を説明する。
先ず、力率改善回路１１がＭＯＳ−ＦＥＴＱ1のオン・オフ制御を一定周期にて行う場合について説明する。力率改善回路１１ではなく、コンデンサインプット型電源のとき、入力端ＡＣｉｎｐｕｔにおいて流れる電流は、急峻に変化するパルス状の電流となる。

ここで、電力は電圧と電流の積であるから、時間的に見て、電圧と電流との積である電力がゼロとなる領域が広くなり、電力を効率的に取り出すことが難しくなる。これを、「力率が悪化する」という。また、電流の波形が急峻に変化するため、電気的なノイズを発生して、他の機器の動作に悪影響を与えてしまう。

そのため、ＭＯＳ−ＦＥＴＱ1に、以下のような条件を満たすようなスイッチング電流ＩQ1を流す。すなわち、スイッチング電流ＩQ1のピーク値によって形成される包絡線Ｅｖｒ1、換言すると、入力端ＡＣｉｎｐｕｔにおいて流れる電流が、入力端ＡＣｉｎｐｕｔにおいて印加される電圧と同じ波形を有するようにする。

具体的に、ＭＯＳ−ＦＥＴＱ1に上述したようなスイッチング電流ＩQ1を流すためには、以下のような動作を行う。すなわち、スイッチング電流ＩQ1が右上がりの傾斜を有する領域においては、ＭＯＳ−ＦＥＴＱ1がオンして、スイッチング電流ＩQ1が増加している状況であり、スイッチング電流ＩQ1が右下がりがりの傾斜を有する領域においては、ＭＯＳ−ＦＥＴＱ1のオフ期間になって、スイッチング電流ＩQ1が減少している状況である。そのため、ＭＯＳ−ＦＥＴＱ1をオンする時間長さを調整することによって、スイッチング電流ＩQ1のピーク値を調整する。

ここで、ＭＯＳ−ＦＥＴＱ1をオンするための信号（オントリガ）は補助巻線Ｎcによって検出され、入力端Ｂにおいて入力されるｚ／ｃ信号に基づいて生成される。一方、ＭＯＳ−ＦＥＴＱ1をオフするための信号（オフトリガ）は、入力端Ａにおいて入力される電圧ＭＵＬＴ、入力端Ｄにおいて入力される電圧ＭＯおよびＭＯＳ−ＦＥＴＱ1に流れるスイッチング電流ＩQ1に比例する電圧ＣＳに基づいて生成される。これらのオントリガ、オフトリガは、出力端Ｅから電圧ＶＧＳとして出力される。

以上の動作によって、力率改善回路１１は、力率を向上させつつ、ＭＯＳ−ＦＥＴＱ1をオン・オフし、且つ、周りの電気機器に対する影響を軽減する。これらのことより、ＭＯＳ−ＦＥＴＱ1のオン・オフ制御を行う回路を、「力率改善回路」という。

次に、オフ時間設定回路１１８の動作を、図２を参照して説明する。
先ず、交流入力電圧が１００Ｖ系である場合のオフ時間設定回路１１８の動作の概略について説明する。オフ時間設定回路１１８は、図２（ａ）に示すように、抵抗Ｒ11およびコンデンサＣ11によって決まる時定数をパルス幅とするスイッチング波形を、オアゲート１１９を介してＲＳフリップフロップ１１５に出力し、ＭＯＳ−ＦＥＴＱ1のオン・オフ制御を行う。また、オフ時間設定回路１１８は、入力端Ｉｐ18aおよびＩｐ18bから入力した電圧ＶＧＳおよびｚ／ｃ信号の電圧とにも基づいて、スイッチング波形を、オアゲート１１９を介してＲＳフリップフロップ１１５に出力し、ＭＯＳ−ＦＥＴＱ1のオン・オフ制御を行う。

次に、オフ時間設定回路１１８の動作の詳細を、図２を参照して説明する。
まず、ＭＯＳ−ＦＥＴＱ1をオン・オフさせるための電圧ＶＧＳはローレベルになっている。時刻t0において、図２（ａ）に示す、入力端Ｉｐ18bにおけるスイッチング波形がハイレベルに移行すると、オアゲート１８２は、いずれかの入力端にハイレベルの信号が入力されるため、ハイレベルの信号を出力し、オアゲート１８２の出力端に接続されているノットゲート１８３にローレベルの信号を出力させ、ＭＯＳ−ＦＥＴＱ18をオンさせる。そして、定電流源Ｉres18からコンデンサＣ11に充電電流が供給され、図２（ｂ）に示すように、電圧ＶＴoffが上昇し、基準電源電圧Ｖrefと等しくなったところで、電圧の上昇が停止する。そして、時刻t1において、スイッチング波形がローレベルになるために、オアゲート１８２にローレベルの信号が入力され、ノットゲート１８３を介してＭＯＳ−ＦＥＴＱ18をオフさせ、コンデンサＣ11の充電を停止させる。そして、コンデンサＣ11は抵抗Ｒ11によって放電され、電圧ＶＴoffは下降する。

そして、時刻t2において、電圧ＶＴoffが予め定められた値まで下降すると、コンパレータ１８１は、ハイレベルのスイッチング波形を出力し、ＲＳフリップフロップ１１５のセットが入り、トランスＴ1の1次巻線Ｎpの電流がゼロになる前にＭＯＳ−ＦＥＴＱ1をオンさせるため、電流連続型として動作する。このとき、コンデンサＣ11を充電する。

そして、図２（ｃ）に示すように、時刻t3において、電圧ＶＴoffが低電圧源Ｅ18の出力電圧までに下がる前に、トランスＴ1の補助巻線Ｎcからｚ／ｃ信号が入力されると、電流臨界型として動作する、このとき、ＯＳＭＶ１２０は、ｚ／ｃ信号の立下りに同期して、一定時間ハイレベルとなるパルスをオフ時間設定回路１１８の入力端Ｉｐ18bに出力する。ここで、オアゲート１８２のいずれかの入力端にハイレベルの信号が入力されるので、前述したように、コンパレータ１８１は、ハイレベルのスイッチング波形を出力し、前述した手順にてコンデンサC11を充電する。

次に、時刻t４〜t5において、マルチプライヤ１１３が、スイッチング電源１に２００Ｖ系の電源入力されていることを認識すると、オアゲート１８２のいずれかの入力端に図２（ｄ）に示すタイミングにて、時刻t４〜t5において、オフ設定解除信号として、ハイレベルの信号が入力され、前述したように、コンパレータ１８１は、ハイレベルのスイッチング波形を出力し、前述した手順にてコンデンサＣ11を充電する、そして、電圧ＶＴoffが基準電源電圧Ｖrefに等しくなっても、コンデンサＣ11の充電動作が停止しないため、コンデンサＣ11は放電されず、タイマは停止する。

次に、電流臨界型のスイッチング電源と電流連続型のスイッチング電源の出力電流の波形について説明する。図３（ａ）は電流臨界型のスイッチング電源の出力電流の波形を示し、図３（ｂ）は、図３（ａ）の拡大図である。図３（ａ）および、図３（ｂ）に示すように、電流波形はゼロとある値との間を往復している。

一方、図３（ｃ）はオフ時間固定による電流連続型のスイッチング電源の出力電流の波形を示し、図３（ｄ）は、図３（ｃ）の拡大図である。図３（ｂ）および、図３（ｄ）に示すように、電流波形は二つのゼロでない値とある値との間を往復している。尚、図３（ｄ）は、図３（ｃ）における区間ｔについての拡大図である。

ここで、電流臨界型のスイッチング電源と電流連続型のスイッチング電源の出力電流の波形について比較を行うと、次のことがいえる。すわなち、図３（ａ）（ｂ）の波形と図３（ｃ）（ｄ）の波形とを比較すると、図３（ｃ）（ｄ）の方が電流のピーク値が低く、効率がよいことがわかる。

上記実施形態によれば、力率改善回路１１を、従来のスイッチング電源１に使用される力率改善回路１１内に、ＭＯＳ−ＦＥＴＱ1をオン・オフさせるための電圧およびｚ／ｃ信号の電圧を監視し、該電圧に基づいてＭＯＳ−ＦＥＴＱ1のオフ時間を設定するオフ時間設定回路１１８を設けた構成とし、且つ、オフ時間設定回路１１８を、出力電力に応じて動作させ、スイッチング電源１を電流臨界型のスイッチング電源として動作させるか、電流連続型のスイッチング電源として動作させるか否かを選択する。したがって、回路規模を大きくすることなく、全負荷領域において、スイッチング電源１の高効率化を図ることができる。

また、上記実施形態によれば、オフ時間設定回路１１８のオフ時間設定動作は、オフ時間設定回路１１８に外付けされる抵抗Ｒ11およびコンデンサＣ11によって決まる時定数にしたがって行われるので、抵抗Ｒ11およびコンデンサＣ11の値の変更により、オフ時間設定動作の領域を簡単に変更することができる。

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲での設計変更も含まれる。

本発明の一実施形態におけるスイッチング電源１の構成を示すブロック図である。同実施形態におけるスイッチング電源１における、力率改善回路１１の内のオフ時間設定回路１１８の動作の詳細を示す波形図である。同実施形態におけるスイッチング電源１の、電流臨界動作時と、電流連続動作時とにおける電流波形を示す図である。従来におけるスイッチング電源２の構成を示すブロック図である。

符号の説明

１、２・・・スイッチング電源、１１、１２・・・力率改善回路（Power Factor Correction Circuit）、１１１・・・ドライバ、１１２・・コンパレータ（スイッチング素子電流検出手段）、１１３・・・マルチプライヤ（入力電圧検出手段）、１１５・・・ＲＳフリップフロップ（Reset-Set Flip-Flop）、１１６・・・コンパレータ（ゼロ電流検出手段）、１１７・・・コンパレータ（出力電圧検出手段）、１１８・・・オフ時間設定回路（オフ時間設定手段）、１１９・・・オア（Or）ゲート（オフ時間設定手段）、１２０・・・ワンショット・マルチバイブレータ（ＯＳＭＶ：単安定マルチバイブレータ）、１８１・・・コンパレータ（充電手段）、１８２・・・オアゲート（充電手段）、１８３・・・ノット（Not）ゲート（充電手段）

Claims

交流電圧を整流して供給する整流手段と、１次巻線および２次巻線を有し、前記１次巻線の一端が前記整流手段と接続されたトランスと、前記トランスの１次巻線の他端と接続されたスイッチング素子とに接続され、前記スイッチング素子によって、前記交流電圧の周期に比して速い周期にて繰り返しオン・オフして、前記整流手段の出力電力の制御を行う力率改善回路であって、
前記スイッチング素子に流れる電流を検出するスイッチング素子電流検出手段と、
前記２次巻線に接続され、前記スイッチング素子がオフ期間に１次巻線に流れる電流がゼロになったことを検出するゼロ電流検出手段と、
前記スイッチング素子の出力電圧を検出する出力電圧検出手段と、
前記スイッチング素子がオン・オフするための電圧および前記ゼロ電流検出手段の検出結果に基づいて、前記スイッチング素子をオフする時間を設定するオフ時間設定手段と、
を備えたことを特徴とする力率改善回路。
前記オフ時間設定手段が、
所定の時定数をなす抵抗およびコンデンサからなる時定数回路と、
前記スイッチング素子がオン・オフするための電圧および前記ゼロ電流検出手段の検出結果および前記所定の時定数に基づいて、前記コンデンサを充電する充電手段と、
を備えることを特徴とする請求項１に記載の力率改善回路。