JP2006296158A - 力率改善回路 - Google Patents
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Abstract
【解決手段】 マルチプライヤ113は入力電圧を分圧した電圧MULTと出力電圧を分圧した電圧MOをコンパレータ117を介した電圧との積算を行う。コンパレータ112はMOS−FETQ1に流れる電流に応じた電圧CSとマルチプライヤ113の乗算結果とを比較する。RSフリップフロップ115はトランスT1の補助巻線Ncから出力されるz/c信号をコンパレータ116を介した電圧とコンパレータ112における比較結果とに基づいてセットリセット動作を行い、ドライバ111を介してMOS−FETQ1のオン・オフ制御を行う。オフ時間設定回路118は出力電圧VGSおよびOSMV120を介したz/c信号に基づいて電流臨界動作または電流連続動作の選択を行う。
【選択図】 図1
Description
請求項1に係る発明は、交流電圧を整流して供給する整流手段と、1次巻線および2次巻線を有し、前記1次巻線の一端が前記整流手段と接続されたトランスと、前記トランスの1次巻線の他端と接続されたスイッチング素子とに接続され、前記スイッチング素子によって、前記交流電圧の周期に比して速い周期にて繰り返しオン・オフして、前記整流手段の出力電力の制御を行う力率改善回路であって、前記スイッチング素子に流れる電流を検出するスイッチング素子電流検出手段と、前記2次巻線に接続され、前記スイッチング素子がオフ期間に1次巻線に流れる電流がゼロになったことを検出するゼロ電流検出手段と、前記スイッチング素子の出力電圧を検出する出力電圧検出手段と、前記スイッチング素子がオン・オフするための電圧および前記ゼロ電流検出手段の検出結果に基づいて、前記スイッチング素子をオフする時間を設定するオフ時間設定手段とを備えたことを特徴とする。
この発明によれば、スイッチング素子電流検出手段およびゼロ電流検出手段の検出結果に基づいて、スイッチング素子をオフする時間を設定するオフ時間設定手段を設けることにより、スイッチング素子のオフ時間を設定して、スイッチング電源を電流臨界型のスイッチング電源から電流連続型のスイッチング電源へ移行させ、回路規模を大きくすることなく、大電力を取り出せるスイッチング電源を提供することができる。
この発明によれば、時定数回路の定数を変更して時定数を変更することにより、スイッチング電源を電流臨界型のスイッチング電源から電流連続型のスイッチング電源へ移行させるときの出力電力値を変更することができる。
尚、本実施形態におけるスイッチング電源1は、図4に示す、従来におけるスイッチング電源2に比して、力率改善回路12が、入力端Fとグランド電位との間に抵抗R11およびコンデンサC11(時定数回路)を外付けし、MOS−FETQ1をオン・オフさせるための電圧およびz/c信号の電圧を監視し、該電圧に基づいてMOS−FETQ1のオフ時間を設定するオフ時間設定回路118(オフ時間設定手段)およびオア(Or)ゲート119(オフ時間設定手段)を内部に追加した構成の力率改善回路11に置き換えられているところが異なる。
先ず、MOS−FETQ1が力率改善回路11によってオンしているとすると、入力端ACinputから入力された交流電流がダイオードブリッジDB1によって整流され、整流された直流電流が、抵抗R1、トランスT1の一次巻線Np、MOS−FETQ1および抵抗R7を通じて流れ、一次巻線Npに電磁エネルギが蓄積される。
先ず、ここで、MOS−FETQ1がオンしているとする。入力端Aにおいて、ダイオードブリッジDB1から出力された直流電圧を抵抗R2およびR3によって分圧した電圧である電圧MULTが入力され、入力端Dにおいて、出力端outputにおける直流電圧を抵抗R8およびR9によって分圧した電圧である電圧MOが入力され、コンパレータ117において定電圧源E17の出力電圧と比較され、コンパレータ117の出力電圧と電圧MULTがマルチプライヤ113によって乗算されて、交流入力電流の基準信号が生成される。そして、該基準信号の電圧と抵抗R7の検出電圧とがコンパレータ112によって比較される。このとき、抵抗R7の検出電圧が基準電圧より大きいと、コンパレータ112はハイレベルの信号をRSフリップフロップ115の入力端Rに出力し、RSフリップフロップ115の出力端Qからローレベルの信号を出力させ(リセットする)、ドライバ111を介して、MOS−FETQ1をオフにする。
先ず、力率改善回路11がMOS−FETQ1のオン・オフ制御を一定周期にて行う場合について説明する。力率改善回路11ではなく、コンデンサインプット型電源のとき、入力端ACinputにおいて流れる電流は、急峻に変化するパルス状の電流となる。
先ず、交流入力電圧が100V系である場合のオフ時間設定回路118の動作の概略について説明する。オフ時間設定回路118は、図2(a)に示すように、抵抗R11およびコンデンサC11によって決まる時定数をパルス幅とするスイッチング波形を、オアゲート119を介してRSフリップフロップ115に出力し、MOS−FETQ1のオン・オフ制御を行う。また、オフ時間設定回路118は、入力端Ip18aおよびIp18bから入力した電圧VGSおよびz/c信号の電圧とにも基づいて、スイッチング波形を、オアゲート119を介してRSフリップフロップ115に出力し、MOS−FETQ1のオン・オフ制御を行う。
まず、MOS−FETQ1をオン・オフさせるための電圧VGSはローレベルになっている。時刻t0において、図2(a)に示す、入力端Ip18bにおけるスイッチング波形がハイレベルに移行すると、オアゲート182は、いずれかの入力端にハイレベルの信号が入力されるため、ハイレベルの信号を出力し、オアゲート182の出力端に接続されているノットゲート183にローレベルの信号を出力させ、MOS−FETQ18をオンさせる。そして、定電流源Ires18からコンデンサC11に充電電流が供給され、図2(b)に示すように、電圧VToffが上昇し、基準電源電圧Vrefと等しくなったところで、電圧の上昇が停止する。そして、時刻t1において、スイッチング波形がローレベルになるために、オアゲート182にローレベルの信号が入力され、ノットゲート183を介してMOS−FETQ18をオフさせ、コンデンサC11の充電を停止させる。そして、コンデンサC11は抵抗R11によって放電され、電圧VToffは下降する。
Claims (2)
- 交流電圧を整流して供給する整流手段と、1次巻線および2次巻線を有し、前記1次巻線の一端が前記整流手段と接続されたトランスと、前記トランスの1次巻線の他端と接続されたスイッチング素子とに接続され、前記スイッチング素子によって、前記交流電圧の周期に比して速い周期にて繰り返しオン・オフして、前記整流手段の出力電力の制御を行う力率改善回路であって、
前記スイッチング素子に流れる電流を検出するスイッチング素子電流検出手段と、
前記2次巻線に接続され、前記スイッチング素子がオフ期間に1次巻線に流れる電流がゼロになったことを検出するゼロ電流検出手段と、
前記スイッチング素子の出力電圧を検出する出力電圧検出手段と、
前記スイッチング素子がオン・オフするための電圧および前記ゼロ電流検出手段の検出結果に基づいて、前記スイッチング素子をオフする時間を設定するオフ時間設定手段と、
を備えたことを特徴とする力率改善回路。 - 前記オフ時間設定手段が、
所定の時定数をなす抵抗およびコンデンサからなる時定数回路と、
前記スイッチング素子がオン・オフするための電圧および前記ゼロ電流検出手段の検出結果および前記所定の時定数に基づいて、前記コンデンサを充電する充電手段と、
を備えることを特徴とする請求項1に記載の力率改善回路。
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