JP5332766B2

JP5332766B2 - スイッチング電源回路

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Publication number: JP5332766B2
Application number: JP2009062460A
Authority: JP
Inventors: 雅人鹿島; 敬人菅原
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-03-16
Filing date: 2009-03-16
Publication date: 2013-11-06
Anticipated expiration: 2029-03-16
Also published as: JP2010220330A

Description

本発明は、入力交流電源から所定の直流電圧出力を得るスイッチング電源回路に関し、特にインダクタンス素子により商用交流電源を昇圧するとともに力率改善動作が可能となるスイッチング電源回路に関する。

商用交流電源（ＡＣ１００Ｖ）が供給される多くの電子機器では、内部の電子回路を駆動する直流電源を得るためにスイッチング電源回路を用いている。そのため、スイッチング電源回路では商用交流電源を直流に変換する整流回路が必要になる。力率改善を行わないと、入力電圧のピーク時にだけ整流回路に接続されている平滑コンデンサに電流が流れることから、整流回路に高周波の電流および電圧成分が発生するとともに、力率が低下するという問題があった。

力率とは、交流回路における入力電圧と入力電流の同相成分の積である入力有効電力Ｐｉ（Ｗ）を、皮相電力（入力電圧の実効値と入力電流の実効値の積）で割った値であり、有効電力は皮相電力に負荷で決まる係数（力率）をかけたものとなる。ＡＣ１００Ｖに抵抗負荷を付けた場合には、電圧波形と電流波形は同相になり力率は１となる。しかし、抵抗以外の負荷要因によって電圧位相に対して電流位相が遅れる場合もあって、その遅れた分だけ有効電力の部分が欠けるため、力率改善回路によって力率の低下を防止して消費電力を抑える必要があった。

図８は、従来の力率改善回路を用いたスイッチング電源回路を示す図である。
力率改善回路とは、交流入力電圧の位相と交流入力電流の位相を揃えることにより、力率を改善するとともに、有害なＥＭＩ（electro-magnetic interference）発生や機器の破壊に繋がる高周波の電流や電圧を抑制する回路である。図８のスイッチング電源回路においては、交流入力電圧を全波整流器１によって全波整流し、全波整流器１の出力端にはコンデンサ２の一端およびトランスＴの一次側インダクタ３の一端が接続され、コンデンサ２によって後述の出力トランジスタ４のスイッチング動作に起因する高周波成分を除去する。トランスＴの一次側インダクタ３には、その他端と基準電位（接地電位）の間にＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ、以下、出力トランジスタという。）４、ダイオード５、およびコンデンサ６からなる昇圧回路が設けられている。この昇圧回路によって全波整流器１から出力される整流電圧を昇圧整流することで、出力端子７と接地の間に接続される負荷（図示せず）に対して、例えば約４００Ｖの直流出力電圧を供給することができる。

力率改善（ＰＦＣ：power factor controller）回路１０は、各種機能を一体にした集積回路によって構成され、フィードバック信号入力用のＦＢ端子、出力トランジスタ４に流れる電流を検出するためのＩＳ端子、出力用のＯＵＴ端子、ゼロクロス信号入力用のＺＣＤ端子、発振器１３の発振波形を決定する抵抗接続用のＲＴ端子、および位相補償素子を接続するためのＣＯＭＰ端子を有している。また、集積回路内部には、トランスコンダクタンスアンプからなるエラーアンプ１１、ＰＷＭコンパレータ１２、発振器１３、オア回路１４ａ，１４ｂ、ＲＳフリップフロップ１５、ＺＣＤコンパレータ１６、タイマ１７、過電圧保護用のＯＶＰコンパレータ１８、および過電流を検出するためのコンパレータ１９が設けられている。

力率改善回路１０のＲＴ端子は、一端が接地されたタイミング抵抗Ｒ１と接続されている。ＺＣＤ端子は、抵抗Ｒ２を介してトランスＴの二次側インダクタ８の一端と接続され、二次側インダクタ８の他端は接地されている。ＯＵＴ端子は、出力トランジスタ４のゲート端子と接続されている。出力トランジスタ４のソース端子は、一端が接地された電流検出抵抗Ｒ３の他端に接続され、この接続点はＩＳ端子に接続されている。出力端子７は、直列接続された分割抵抗Ｒ４，Ｒ５を介して接地され、分割抵抗Ｒ４，Ｒ５の接続点がＦＢ端子に接続されている。ＣＯＭＰ端子は、コンデンサＣ１を介して接地され、このコンデンサＣ１に対して抵抗Ｒ６とコンデンサＣ２の直列回路が並列接続されている。なお、力率改善回路１０にはその他に、図示しない電源電圧入力用のＶＣＣ端子、グランド接続用のＧＮＤ端子なども備えている。

上述した力率改善回路１０によって、昇圧回路におけるインダクタ電流と負荷への出力電圧との位相を揃えるようにしている。
ここでは、力率改善回路１０のエラーアンプ１１は、その非反転入力に基準電圧Ｖｒｅｆを受け、反転入力にＦＢ端子が接続されている。このエラーアンプ１１の出力は、ＣＯＭＰ端子およびＰＷＭコンパレータ１２の反転入力に接続されている。ＰＷＭコンパレータ１２の出力は、オア回路１４ａを介してＲＳフリップフロップ１５のリセット端子と接続されている。発振器１３は、ＲＴ端子を介して外部のタイミング抵抗Ｒ１と接続され、タイミング抵抗Ｒ１の抵抗値に応じた傾きを持つ鋸歯状の発振出力を生成し、その発振出力はＰＷＭコンパレータ１２の非反転入力に供給される。ＺＣＤコンパレータ１６は、非反転入力に基準電圧Ｖｚｃｄを受け、反転入力側がＺＣＤ端子に接続されている。ＺＣＤコンパレータ１６の出力は、タイマ１７の出力とともにオア回路１４ｂを介してＲＳフリップフロップ１５のセット端子に供給される。ＲＳフリップフロップ１５の出力ＱはＯＵＴ端子を介して出力トランジスタ４のゲート端子に供給される。また、ＯＶＰコンパレータ１８は反転入力側で基準電圧Ｖｏｖｐを受け、非反転入力側がＦＢ端子に接続されていて、その出力がオア回路１４ａを介してＲＳフリップフロップ１５のリセット端子に接続されている。さらに、コンパレータ１９は反転入力側で基準電圧Ｖｏｖｃを受け、非反転入力側がＩＳ端子に接続されていて、その出力がオア回路１４ａを介してＲＳフリップフロップ１５のリセット端子に接続されている。

図８に示すスイッチング電源回路における力率改善はオン幅固定制御方式と呼ばれるものであって、このオン幅固定制御方式は消費電力が小さい、例えば２５０Ｗ程度以下の電子機器に用いられる。

また、力率改善回路で用いられる制御方式には、ピーク電流モード制御（PCMC：peak current mode control）、平均電流モード制御（ACMC：average current mode control）など複数の制御方式があるが、ここでは図８に示すオン幅固定制御の力率改善回路１０について説明する。

ＺＣＤコンパレータ１６では、昇圧回路におけるトランスＴの一次側インダクタ３に流れるインダクタ電流がゼロになる電圧値を検出している。ＺＣＤコンパレータ１６がインダクタ電流ゼロを検出すると、その出力がＨ（Ｈｉｇｈ）になってＲＳフリップフロップ１５にセット信号として出力されるから、ＲＳフリップフロップ１５の出力ＱがＨになり、この信号がＯＵＴ端子から出力されて出力トランジスタ４がオンになる。また、ＺＣＤコンパレータ１６の出力信号は発振器１３にも入力されていて、この発振器１３がＺＣＤコンパレータ１６の出力によりトリガーされると、出力トランジスタ４がオンになるタイミングと同じタイミングで、発振器１３で鋸歯状の発振出力（鋸歯状波信号）の生成を開始する。なお、この鋸歯状波信号が所定値に達すると、発振器１３では発振出力の生成を中止して発振出力を初期値にリセットし、次のトリガー入力を待つことになる。

つぎに、出力端子７に出力される直流電圧の分割抵抗Ｒ４，Ｒ５による分圧信号がフィードバック電圧としてＦＢ端子にフィードバックされ、このフィードバック電圧と基準電圧Ｖｒｅｆとの差を増幅した誤差信号Ｖｅｒｒがエラーアンプ１１によって生成される。ＰＷＭコンパレータ１２では、誤差信号Ｖｅｒｒと発振器１３からの鋸歯状波信号を比較し、鋸歯状波信号が誤差信号に達したことを検出するとＲＳフリップフロップ１５にリセット信号を出力する。これにより、ＲＳフリップフロップ１５の出力ＱがＬ（Ｌｏｗ）になる。Ｌとなった出力Ｑが力率改善回路１０のＯＵＴ端子から出力されると、出力トランジスタ４がオフになる。

このとき、スイッチング電源回路の出力端子７に接続された負荷の大きさが一定であれば、誤差信号も一定になり、出力トランジスタ４のオン幅は鋸歯状波信号が基準値からスタートして誤差信号に達するまでの時間であることから、当該オン幅は一定に制御される。しかし、スイッチング電源回路の入力が交流電圧であるために、その位相角によって一次側インダクタ３の両端電圧が変化する。そのため、トランスＴの一次側インダクタ３に流れるインダクタ電流は、その傾きが入力電圧に依存して変化して、インダクタ電流のピーク値（すなわち出力トランジスタ４がオフするタイミングの電流値）はＡＣ波形になる。

この動作により、オン幅固定制御方式による力率改善回路１０ではゼロクロススイッチング制御によるゼロ電流スイッチングが行われ、これにより低損失・低ノイズ動作が実現される。しかし、出力トランジスタ４のオンオフ毎にインダクタ電流がリセットされることによってそのピーク電流が大きくなる（ピーク電流は実効電流の２倍となる）。したがって、ワッテージの大きなスイッチング電源回路ではインダクタンスが大きくなりすぎることから、連続制御方式が採用される。

上述した力率改善回路では、昇圧回路を構成するため、異常時に昇圧後の電圧が無制限に上昇しないよう、力率改善回路１０内には過電圧保護機能が内蔵されている。すなわち、ＦＢ端子に接続されたＯＶＰコンパレータ１８でフィードバック電圧の上昇を監視しているため、それが基準電圧Ｖｒｅｆより一定のパーセンテージだけ高い基準電圧Ｖｏｖｐまで上昇した場合にはＲＳフリップフロップ１５にリセット信号が出力され、スイッチング動作が停止されることになる。

図９は、従来の力率改善回路における電源起動時および過渡応答の電圧電流波形を示す図である。図８に示す従来の力率改善回路はソフトスタート回路を有していないので、このとき過電圧が発生する。同図（ａ）は出力端子７に接続した負荷への出力電圧、（ｂ）は出力トランジスタ４のオンオフを制御する出力トランジスタ４のゲート信号、（ｃ）はインダクタ電流のピーク値の包絡線を示している。例えば、過電圧保護機能の基準電圧Ｖｏｖｐが４００Ｖに設定された場合、図９（ａ），（ｂ）に示すように、負荷への電圧がこの値を少しでも超えると出力トランジスタ４がオフとなり、スイッチング動作が停止して、トランスＴの一次側インダクタ３の電流もゼロ（零）になる（ダイオード５がなければマイナスに下がり続ける）。また、図９の従来の力率改善回路１０では、定常動作のときに出力電圧のオーバーシュートが発生して同様の過電圧動作となっても、同様にスイッチング動作が急に停止する。

トランスＴの一次側インダクタ３に電流が流れている状態では、そこに磁界が発生していて、そのためトランスＴのコア等に磁歪（機械的変形）が生じている。通常のスイッチング動作では、ゼロ電流スイッチングでインダクタ電流がゼロとなったときに出力トランジスタ４のスイッチング動作を停止すると、コアを磁歪させる磁界はなくなるが、磁歪による変形が元の状態に戻りきってはいない。そして、コアの変形がなくなって原形に復帰する以前に、図９（ｃ）に示すように次のスイッチング周期に入って再びインダクタ電流が流れると、そこに磁歪が発生する。こうした動作が繰り返されるとき、トランスＴでは各インダクタ３，８をスイッチング周波数で機械的に強制振動させていることになる。この時、コアはスイッチング周波数で振動していて、スイッチング周波数が可聴領域に入っていなければトランスＴの音鳴りは発生しない（超音波としては発生している）。スイッチング動作をいきなり停止させると、コアの機械的な固有振動周波数で磁歪エネルギが解放される振動が起き、固有振動周波数が可聴領域にあれば、停止させた瞬間に単発的な音がする。したがって、入力電流の急激な変化が発生するときには、トランスＴでの音鳴り（コア鳴り）が発生する。

特に、力率改善回路の起動動作の完了時には、上記のように必ず単発的な音鳴りが発生してしまうことになる。これを防ぐために、ソフトスタート回路を付加して起動時のオーバーシュートを防ぐことが行われる（例えば特許文献１）。

特開２００７−２９５８００号公報（段落［００４２］〜［００４９］および図７参照）

こうしたスイッチング動作の停止に伴う音鳴りは、リビングなどの静かな環境で使用される家電機器（例えばＴＶなど）における騒音として問題となる。
すなわち、特許文献１に示されるソフトスタート回路を付加して起動時のオーバーシュートを防ぐ方式は、電源起動時の音鳴りに対して一定の効果を生じるが、力率改善回路１０を集積回路として構成した場合は、ソフトスタートのための専用ピンが必要になる。したがって、力率改善回路を多ピン（１６Ｐｉｎ／２０Ｐｉｎ）で構成した場合には騒音防止が可能であっても、８Ｐｉｎのような少ないピン数の半導体装置（ＩＣ）でスイッチング電源回路の起動時にスイッチング動作の停止に伴う音鳴りを防止することは困難であった。

本発明はこのような点に鑑みてなされたものであり、少ないピン数の集積回路でスイッチング動作の開始時での過電流に起因する音鳴りを防止したスイッチング電源回路を提供することを目的とする。

本発明では、上記問題を解決するために、入力交流電源から所定の直流電圧出力を得るスイッチング電源回路は、前記入力交流電源を全波整流する全波整流手段と、前記全波整流手段の出力端子に一端が接続される昇圧用のインダクタンス素子と、前記インダクタンス素子の他端と基準電位との間に接続されるスイッチング手段と、前記インダクタンス素子の他端と接続され、前記インダクタンス素子の他端からの電流を整流平滑化して所定の電圧値として前記直流電圧出力を生成する直流電圧生成手段と、前記直流電圧出力に応じた基準電圧が設定され、前記全波整流手段の出力端子電圧および前記直流電圧出力の大きさを示すフィードバック電圧と前記基準電圧との差電圧を増幅した誤差信号に基づいて、前記スイッチング手段のオン時間を制御する力率改善手段とから構成される。

このスイッチング電源回路の力率改善手段では、前記フィードバック電圧が前記基準電圧より低い第１の保護電圧を超えない間、前記フィードバック電圧が増加するにしたがって前記スイッチング手段をオンオフさせる信号の生成に使われる鋸波信号のランプ波形の傾きを小さくすることにより前記スイッチング手段のオン時間を増加させるようにしている。

本発明のスイッチング電源回路によれば、過電圧保護動作時におけるインダクタの音鳴りの発生を抑制することができる過電圧保護機能が、少ないピン数の集積回路によって実現できる。

本発明を適用したオン幅固定制御方式によるスイッチング電源回路を示す回路図である。実施の形態に係るソフトスタート回路の具体的な構成を示す回路図である。実施の形態に係るＯＴＡの具体的な構成を示す回路図である。図２に示すスタートリセット回路の構成例を示す図である。実施の形態に係るランプ発振器の具体的な構成を示す回路図である。実施の形態のスイッチング電源回路におけるスイッチング動作を示すタイミングチャートである。本発明を適用した別のスイッチング電源回路を示す回路図である。従来の力率改善回路を用いたスイッチング電源回路を示す図である。従来の力率改善回路における電源起動時および過渡応答の電圧電流波形を示す図である。

以下、図面を参照してこの発明の実施の形態について説明する。図１は、本発明を適用したオン幅固定制御方式によるスイッチング電源回路を示す回路図、図２は実施の形態に係るソフトスタート回路の具体的な構成を示す回路図である。

図１のスイッチング電源回路は、従来のスイッチング電源回路（図８）における力率改善回路１０の発振器１３をランプ発振器３０として、そのランプ波形を制御するためのソフトスタート回路２０を付加した構成となっている。このソフトスタート回路２０は、ＦＢ端子へのフィードバック電圧が増加するに従い単調増加する発振信号の傾きを小さくするようにランプ発振器３０に指令するように動作するものである。他の構成については、図８の力率改善回路１０と同じであり、同じ部位には図８で用いたものと同じ符号をつけて、それらの説明を省略する。

ソフトスタート回路２０は、図２に示すように、ＦＢ端子から入力されるフィードバック電圧に応じてソフトスタート電流Ｉｏｕｔを出力する電流アンプ（電圧電流変換アンプ：Operational Trans-conductance Amplifier、以下、ＯＴＡという。）２１と、このＯＴＡ２１を制御するためのコンパレータ２２、ＲＳフリップフロップ２３、およびスタートＲＳＴ回路２４によって構成されている。

コンパレータ２２には、反転入力側に第１の保護電圧として例えば、２．４Ｖのソフトスタート完了電圧Ｖ１が供給され、非反転入力側にフィードバック電圧が供給されている。ＲＳフリップフロップ２３は、そのセット端子がスタートリセット（ＲＳＴ）回路２４の出力端に接続されるとともに、そのリセット端子がコンパレータ２２の出力側と接続されている。なお、スタートリセット回路２４には図示しない誤動作防止用のＵＶＬＯ（：Under Voltage Lock Out）回路から出力される検出信号Ｖｒｅｇ＿ＵＶＬＯが入力されている。このＵＶＬＯ回路は、力率改善回路１０に与えられる電源電圧Ｖｃｃが低いときに力率改善回路１０が動作を開始すると誤動作を招くので、それを防止するための回路である。電源電圧が低いときの検出信号Ｖｒｅｇ＿ＵＶＬＯの値はＨであり、電源電圧が所定の値を超えて力率改善回路１０が誤動作する恐れが無くなるとＬになる。ここでは、検出信号Ｖｒｅｇ＿ＵＶＬＯの値がＬになると、力率改善回路１０の動作が開始する。

図３は、実施の形態に係るＯＴＡの具体的な構成を示す回路図である。また、図２に示すスタートリセット回路２４の構成例を図４に示す。
最初に、図３に示したＯＴＡ２１の具体的な構成を説明する。なお、ランプ発振器３０は、ソフトスタート回路２０からのソフトスタート電流Ｉｏｕｔと、インダクタ電流ゼロを検出したときのＺＣＤコンパレータ１６からの信号出力とを受けて、出力トランジスタ４がオンするタイミング毎に単調増加する発振信号を出力する発振回路である。このランプ発振器３０の構成については、後に図５においてその一例を具体的に説明する。

このＯＴＡ２１では、Ｐチャネル型のＭＯＳＦＥＴ（以下、単にトランジスタという。）ＱＰ１は、そのソースがＶｒｅｇ端子と接続され、ゲートがＢｉａｓ端子と接続されている。トランジスタＱＰ１のドレイン側には、Ｐチャネル型のトランジスタＱＰ２とＮチャネル型のＭＯＳＦＥＴ（以下、単にトランジスタという。）ＱＮ１を直列に接続した第１の直列回路、およびトランジスタＱＰ３，ＱＮ２を直列に接続した第２の直列回路が接続され、これらの直列回路の他端はＧＮＤ端子によって接地されている。第１の直列回路では、トランジスタＱＰ２のゲートに第２の保護電圧Ｖ２（＝０．９Ｖｒｅｆ）が印加され、第２の直列回路では、トランジスタＱＰ３のゲートがＦＢ端子と接続されている。また、トランジスタＱＰ２，ＱＰ３とＧＮＤ端子とを接続するトランジスタＱＮ１，ＱＮ２は、それぞれダイオード接続されるとともにトランジスタＱＰ２，ＱＰ３に対する負荷ＭＯＳを構成している。

トランジスタＱＮ３は、ゲートがＥｎｂ＿ｂ端子と接続され、第２の直列回路のトランジスタＱＮ２に対して、そのドレインソース間を短絡するように並列に接続されている。トランジスタＱＰ４，ＱＮ４は、両者のドレイン同士を接続して第３の直列回路を構成するものであって、トランジスタＱＰ４のソースがＶｒｅｇ端子と接続され、トランジスタＱＮ４のソースがＧＮＤ端子によって接地されている。この第３の直列回路では、トランジスタＱＮ４のゲートがトランジスタＱＮ２のドレインに接続され、第２の直列回路に対してトランジスタＱＮ４がトランジスタＱＮ２と互いにカレントミラーを構成している。また、トランジスタＱＰ５は、そのソースがＶｒｅｇ端子と接続され、ドレインがＩｏｕｔ端子と接続され、トランジスタＱＰ４のゲートがトランジスタＱＰ５のゲートと接続され、これらのトランジスタＱＰ４，ＱＰ５が互いにカレントミラーを構成している。ここで、トランジスタＱＮ３はトランジスタＱＮ２，ＱＮ４のゲート電圧を同時にゼロにするために配置されたものであって、それによりこれらのトランジスタＱＮ２，ＱＮ４をオフ状態としてＯＴＡ２１の出力電流Ｉｏｕｔをゼロとすることができる。

つぎに、図４に示すスタートリセット回路２４について説明する。ここで、Ｎチャネル型のトランジスタＱＮ５は、ゲート端子に検出信号Ｖｒｅｇ＿ＵＶＬＯが供給され、そのドレイン端子には内部電源Ｖｃｃから電源供給される定電流源２５が接続されている。コンデンサ２６は、一端が定電流源２５と接続され、その他端がトランジスタＱＮ５のソース端子とともに接地されている。定電流源２５とコンデンサ２６との接続点に接続されたインバータ２７は、所定のスレッシュ電圧を有し、コンデンサ２６の充電電圧を反転して図２に示すＲＳフリップフロップ２３のセット信号として出力するものである。

このように構成されたスタートリセット回路２４では、全波整流器１への交流入力電圧がオンとなっても、なお力率改善回路１０を構成する集積回路の内部電源Ｖｃｃが低い場合に、検出信号Ｖｒｅｇ＿ＵＶＬＯがＨとなってトランジスタＱＮ５がオンしている。そのため、スタートリセット回路２４からのセット信号がＨとなり、ＲＳフリップフロップ２３からの状態信号ＱｂはＬとなっている。その後、力率改善回路１０の内部電源Ｖｃｃが上昇してＵＶＬＯ回路の検出信号Ｖｒｅｇ＿ＵＶＬＯの値がＬになると、力率改善回路１０は動作状態になってトランジスタＱＮ５がオフし、スタートリセット回路２４ではコンデンサ２６を定電流で充電し続けるが、その端子電圧が次段のインバータ２７のスレッシュ電圧を超えるまでの一定時間だけその出力はＨ状態を維持する。そして、コンデンサ２６がインバータ２７のスレッシュ電圧を超えて充電されると、スタートリセット回路２４の出力はＬに反転し、ＲＳフリップフロップ２３のセット信号が解除される。

こうして、力率改善回路１０の初期状態としてはＲＳフリップフロップ２３にセット信号が入力された状態が持続され、その後検出信号Ｖｒｅｇ＿ＵＶＬＯの値がＬになって力率改善回路１０が動作を開始してから所定時間後に、ＲＳフリップフロップ２３のセット信号が解除されることになる。

ここでは、ソフトスタート完了電圧がエラーアンプ１１の基準電圧Ｖｒｅｆより低い第１の保護電圧Ｖ１として、例えば２．４Ｖに設定されている。フィードバック電圧がこの第１の保護電圧Ｖ１に達するとコンパレータ２２の出力がＨとなり、ＲＳフリップフロップ２３にリセット信号が入力され、ＲＳフリップフロップ２３の状態信号ＱｂはＨとなる。ＲＳフリップフロップ２３の状態信号ＱｂはＯＴＡ２１のＥｎｂ＿ｂ端子に供給されているので、状態信号ＱｂがＬのときＯＴＡ２１が出力電流Ｉｏｕｔを出力するが、状態信号ＱｂがＨとなるとＯＴＡ２１の出力電流Ｉｏｕｔはゼロとなる。すなわち、ＯＴＡ２１は初期状態からフィードバック電圧がこの第１の保護電圧Ｖ１に達するまでの期間、出力電流Ｉｏｕｔを出力する。

ここで、第１の保護電圧Ｖ１が低すぎると、出力電圧がまだ低いときにソフトスタート動作が終了して通常動作に移行してしまうので、従来のソフトスタート回路を有しない力率改善回路と同様に誤差信号Ｖｅｒｒが過大となり、出力電圧がオーバーシュートしてしまう。そこで、出力電圧が設定電圧に近くなったとき、すなわち、ＦＢ端子に入力されるフィードバック電圧が設定された基準電圧Ｖｒｅｆに近い電圧値となり、ＣＯＭＰ端子の電圧が下がってきたポイントでソフトスタートを完了させる必要がある。なお、この第１の保護電圧Ｖ１に対する応答は、ＣＯＭＰ端子に接続される位相補償回路（コンデンサＣ１，Ｃ２および抵抗Ｒ６）の回路定数によって変化するため、製品設計では想定される応答特性でポイントの最適化を行うことになる。

また、ＯＴＡ２１では、トランジスタＱＰ１がＯＴＡ２１の外部からＢｉａｓ端子に供給される電圧によって定まる定電流、例えばＩ₀を、第１、第２の直列回路に供給するように動作する。差動増幅対を構成するトランジスタＱＰ２，ＱＰ３では、両者のゲート電圧が等しければそれぞれに等しい電流（すなわち、Ｉ₀／２）が流れる。ここで、トランジスタＱＰ３のゲートに加わるフィードバック電圧がトランジスタＱＰ２のゲート電圧（第２の保護電圧Ｖ２）より低いと、トランジスタＱＰ３はトランジスタＱＰ２より電流が流れやすくなる。したがって、一方のトランジスタＱＰ３には定電流Ｉ₀の半分より大きな電流が流れ、他方のトランジスタＱＰ２には半分より小さい電流が流れる。また、トランジスタＱＰ３のゲート電圧とトランジスタＱＰ２のゲート電圧との差が大きいほど、両者に流れる電流の差も大きくなる。

いま、トランジスタＱＰ３のゲートをＯＴＡ２１の反転入力端子として、そこにフィードバック電圧が印加され、トランジスタＱＰ２のゲートをＯＴＡ２１の非反転端子として、そこに第２の保護電圧Ｖ２（＝０．９Ｖｒｅｆ）が印加されているので、電源立ち上げ直後に、フィードバック電圧がゼロのときにトランジスタＱＰ３に最も多くの電流が流れ、その後にスイッチング電源回路の出力電圧、およびフィードバック電圧が上昇するにつれて、トランジスタＱＰ３に流れる電流が減少していく。

トランジスタＱＰ３に流れる電流はそのままトランジスタＱＮ２に流れ、このトランジスタＱＮ２とカレントミラーを構成するトランジスタＱＮ４にトランジスタＱＰ３の電流に比例した電流が流れる。ここで、トランジスタＱＮ２，ＱＮ４のサイズが互いに等しければ、等しい電流が流れる。また、第３の直列回路のトランジスタＱＰ４もトランジスタＱＰ５とカレントミラーを構成していることから、最終的には、トランジスタＱＰ５にはトランジスタＱＰ３に流れる電流に比例した大きさで出力電流Ｉｏｕｔが流れることになる。この出力電流Ｉｏｕｔは、後述するランプ発振器３０において定電流源３１に対する追加充電電流として供給される。

なお、トランジスタＱＮ３のゲートには、ソフトスタート回路２０を構成するＲＳフリップフロップ２３の状態信号Ｑｂが入力されている。したがって、フィードバック電圧が第１の保護電圧Ｖ１まで増加すると、ＲＳフリップフロップ２３がリセットされて状態信号ＱｂがＨレベルに反転して、トランジスタＱＮ３がオンとなり、トランジスタＱＮ３はトランジスタＱＮ２，ＱＮ４のゲート電圧をゼロにする。

図５は、実施の形態に係るランプ発振器の具体的な構成を示す回路図である。
ランプ発振器３０は、定電流源３１、トランジスタＱＰ６，ＱＮ６、コンデンサ３２、コンパレータ３３、およびＲＳフリップフロップ３４から構成されている。

このランプ発振器３０は、定電流源３１に対してＯＴＡ２１の出力電流Ｉｏｕｔが加算されるように流入している点を除いて、電源制御用のＩＣでよく使われる鋸波（ランプ波形）を生成する発振回路である。トランジスタＱＰ６，ＱＮ６は、互いのドレイン同士が接続され、定電流源３１と接地との間で直列接続されている。コンデンサ３２は、トランジスタＱＰ６，ＱＮ６の接続点と接地との間に配置されていて、コンデンサ３２の充電電圧がコンパレータ３３の非反転入力側に入力される。

コンパレータ３３の反転入力端子には、基準電圧Ｖｈが入力されている。ＲＳフリップフロップ３４には、このコンパレータ３３の出力信号がセット入力として供給され、リセット入力にはＺＣＤコンパレータ１６の電流検出信号が供給される。すなわち、ＲＳフリップフロップ３４は、コンパレータ３３の出力信号によりセットされ、ＺＣＤコンパレータ１６の出力信号によってリセットされるように接続されている。また、コンパレータ３３の状態出力（Ｑ）は、トランジスタＱＰ６，ＱＮ６の各ゲートに接続されている。

つぎに、ランプ発振器３０の発振動作について説明する。２つのトランジスタＱＰ６，ＱＮ６は相補的にオンオフ動作して、一方がオン状態であれば他方はオフ状態となる。いま、定電流源３１側のトランジスタＱＰ６がオンしていると、定電流源３１からの電流とソフトスタート回路２０のＯＴＡ２１から供給される電流Ｉｏｕｔとが加算された電流がコンデンサ３２に蓄積される。コンデンサ３２の充電時間が短いためＯＴＡ２１から出力される電流値が一定であるとすれば、コンデンサ３２の電圧は直線的に上昇してコンパレータ３３の基準電圧Ｖｈに到達する。コンデンサ３２が基準電圧Ｖｈに達すると、コンパレータ３３の出力信号がＨレベルに反転してＲＳフリップフロップ３４がセットされ、その出力がＨレベルとなる。このとき、Ｐチャネル型のトランジスタＱＰ６がオフ、Ｎチャネル型のトランジスタＱＮ６がオンとなるから、コンデンサ３２は瞬間的に放電され、コンデンサ３２の積分電圧がゼロとなり、そのゼロ電圧がＰＷＭコンパレータ１２に出力される。そして、コンパレータ３３の出力信号はＬレベルに戻って、ＲＳフリップフロップ３４へのセット信号がなくなる。

コンデンサ３２の積分電圧が基準電圧Ｖｈに達するまでには出力トランジスタ４がオフ状態となっているから、コンデンサ３２の積分電圧がゼロのとき、インダクタ電流は減少状態となっている。そして、インダクタ電流がゼロになると、ＺＣＤコンパレータ１６がこれを検出して、ＲＳフリップフロップ３４をリセットする。すると、ＲＳフリップフロップ３４の状態信号ＱがＬレベルとなるから、Ｐチャネル型のトランジスタＱＰ６がオン、Ｎチャネル型のトランジスタＱＮ６がオフとなって、再び定電流源３１からの電流にＯＴＡ２１の出力電流Ｉｏｕｔが加算された積分電流によってコンデンサ３２の充電が開始される。

ここで、ソフトスタート回路２０のＯＴＡ２１の出力電流Ｉｏｕｔがゼロとなっても、定電流源３１からの定電流があるので、ランプ発振器３０の発振動作は、この定電流でコンデンサ３２が積分されることにより継続される。定電流源３１からの定電流のみによってランプ発振器３０が動作している状態が、ソフトスタート動作が終了して通常動作を行っている状態である。また、ソフトスタート回路からＯＴＡ２１の出力電流Ｉｏｕｔがランプ発振器３０に流れることで、コンデンサ３２の積分電流が大きくなるため、ランプ発振器３０の出力電圧波形（ランプ波形）は、単調増加する傾きを大きくできる。そして、フィードバック電圧が増加するに従い、ソフトスタート回路２０の出力電流Ｉｏｕｔがゼロとなって、この傾きが最低の状態になる。

なお、図１に示すように、ランプ発振器３０は外部端子ＲＴを介して抵抗Ｒ１に接続され、コンデンサ３２の充電電流の電流値を定めるようにしている。
図６は、実施の形態のスイッチング電源回路におけるスイッチング動作を示すタイミングチャートである。

力率改善回路１０では、電源投入のタイミングｔ０から集積回路の電源Ｖｃｃが上昇を始めるが（図示せず）、時刻ｔ１で上述のＵＶＬＯ回路からの検出信号Ｖｒｅｇ＿ＵＶＬＯの値がＬになるとスイッチング動作が開始され、ランプ発振器３０の動作が開始する（図６（ｂ））。このスイッチング動作では、上述のようにランプ発振器３０の出力が基準電圧Ｖｈに達するとリセットされ、図６（ｃ）に示すＺＣＤコンパレータ１６の出力信号が入力されると再びその出力値が上昇を開始する。図６（ｄ）に示すＩＣ出力電圧（図１に示す出力トランジスタ４のスイッチング動作を指示する信号で、この信号がＨのとき出力トランジスタ４がオンする。）は、ランプ発振器３０の出力電圧波形（ランプ波形）が基準値からスタートして誤差信号Ｖｅｒｒに達するまでの時間、オン電圧Ｖｏｎ（Ｈ）となる信号である。

ソフトスタート回路２０では、時刻ｔ１で発生するランプ発振器３０の出力電圧波形（ランプ波形）の傾きを最も大きくするように最大の出力電流Ｉｏｕｔを供給し、その後フィードバック端子電圧が上昇するにつれて出力電流Ｉｏｕｔの値を小さくするようにしている。そして、上述のようにフィードバック端子電圧が第１の保護電圧Ｖ１に達すると出力電流Ｉｏｕｔがゼロとなってソフトスタート動作が終了し、時刻ｔ２以降は通常のスイッチング動作に移行する。この出力電流Ｉｏｕｔは、定電流源３１からの電流と一緒にランプ発振器３０のコンデンサ３２に充電される。ソフトスタート回路２０は、最初はランプ波形の傾きを大きくして出力トランジスタ４のオン幅を狭くすることによりインダクタ電流を絞り、その後フィードバック端子電圧の上昇に応じてランプ波形の傾きを小さくしてインダクタ電流を徐々に上昇させていくことにより、スイッチング電源回路における出力電圧のオーバーシュートを防止し、音鳴りが発生しないようにすることができる。

なお、エラーアンプ１１は、出力端子とＧＮＤとの間に位相補償回路が接続されたトランスコンダクタンスアンプとなっているが、入出力間に位相補償回路が接続されたオペアンプでもよい。

図７は、本発明を適用した別のスイッチング電源回路を示す回路図である。
図１のスイッチング電源回路と図７に示すものとの違いは、インダクタ電流のゼロクロス位置を検出するための検出方式にある。図１のスイッチング電源回路では、ゼロクロスの検出をトランスＴの二次側インダクタ８に流れる電流を抵抗Ｒ２で電圧変換した値として検出することによって検出していた。これに対して、図７のスイッチング電源回路ではインダクタ電流を電流経路に挿入した電流検出抵抗Ｒ７により電圧変換して検出している。両者は、インダクタ３のゼロ電流検出部分が異なるだけであって、いずれの力率改善回路についても本発明を適用することが可能である。

外部に大容量のコンデンサを接続することなくソフトスタート回路を構成できるため、少ない端子数の集積回路でスイッチング電源回路を構成することが可能である。したがって、リビングなどの静かな環境で使用される家電機器に用いられるスイッチング電源回路に適用できる。

１全波整流器
２，６，２６コンデンサ
３トランスＴの一次側インダクタ
４出力トランジスタ（ＭＯＳＦＥＴ）
５ダイオード
７出力端子
８トランスＴの二次側インダクタ
１０力率改善回路
１１エラーアンプ
１２ＰＷＭコンパレータ
１３発振器
１４ａ，１４ｂオア回路
１５，２３，３４ＲＳフリップフロップ
１６ＺＣＤコンパレータ
１７タイマ
１８ＯＶＰコンパレータ
１９，２２，３３コンパレータ
２０ソフトスタート回路
２１ＯＴＡ
２４スタートＲＳＴ回路
２５，３１定電流源
２７インバータ
３０ランプ発振器
３２積分用のコンデンサ
Ｃ１〜Ｃ２コンデンサ
ＱＮ１〜ＱＮ６Ｎチャネル型のトランジスタ（ＭＯＳＦＥＴ）
ＱＰ１〜ＱＰ６Ｐチャネル型のトランジスタ（ＭＯＳＦＥＴ）
Ｒ１〜Ｒ７抵抗
Ｔトランス
Ｖ１第１の保護電圧（ソフトスタート完了電圧）
Ｖ２第２の保護電圧（０．９Ｖｒｅｆ）
Ｖｈ，Ｖｒｅｆ，Ｖｏｖｃ，Ｖｚｃｄ基準電圧
Ｖｏｖｐ基準電圧（第３の保護電圧）

Claims

入力交流電源から所定の直流電圧出力を得るスイッチング電源回路において、
前記入力交流電源を全波整流する全波整流手段と、
前記全波整流手段の出力端子に一端が接続される昇圧用のインダクタンス素子と、
前記インダクタンス素子の他端と基準電位との間に接続されるスイッチング手段と、
前記インダクタンス素子の他端と接続され、前記インダクタンス素子の他端からの電流を整流平滑化して所定の電圧値として前記直流電圧出力を生成する直流電圧生成手段と、
前記直流電圧出力に応じた基準電圧が設定され、前記全波整流手段の出力端子電圧および前記直流電圧出力の大きさを示すフィードバック電圧と前記基準電圧との差電圧を増幅した誤差信号に基づいて、前記スイッチング手段のオン時間を制御する力率改善手段とを備え、
前記力率改善手段では、前記フィードバック電圧が前記基準電圧より低い第１の保護電圧を超えない間、前記フィードバック電圧が増加するにしたがって前記スイッチング手段をオンオフさせる信号の生成に使われる鋸波信号のランプ波形の傾きを小さくすることにより前記スイッチング手段のオン時間を増加させるようにしたことを特徴とするスイッチング電源回路。
前記力率改善手段は、
前記インダクタンス素子のインダクタ電流を示す信号から前記インダクタ電流のゼロクロスタイミングを検出して前記スイッチング手段をオンさせる信号を生成するゼロクロス検出回路と、
前記スイッチング手段がオンするタイミング毎に単調増加する発振信号を出力する発振回路と、
前記発振信号が前記誤差信号に達すると前記スイッチング手段をオフさせる信号を生成する比較回路と、
前記フィードバック電圧が増加するに従い単調増加する前記発振信号の傾きを小さくするように前記発振回路に指令するソフトスタート回路と、
を含むことを特徴とする請求項１記載のスイッチング電源回路。
前記発振回路は、コンデンサを定電流で充電し、前記コンデンサの充電電圧を前記発振信号とする積分回路を有し、
前記ソフトスタート回路は、前記フィードバック電圧と第２の保護電圧との差電圧に応じた大きさで前記コンデンサに対する追加充電電流を生成することを特徴とする請求項２記載のスイッチング電源回路。
前記力率改善手段は、前記フィードバック電圧が前記基準電圧より大きな第３の保護電圧以上であるとき過電圧と判断するスタティック過電圧保護回路を備えたことを特徴とする請求項１ないし３のいずれか１項に記載のスイッチング電源回路。