JP6024201B2 - スイッチング電源装置 - Google Patents

Description

本発明は、整流した交流電圧を入力して安定した直流電圧を出力するスイッチング電源装置に係り、特にインダクタ電流がゼロとなる臨界点を正確に検出することで力率改善を図ったスイッチング電源装置に関する。

スイッチング電源装置の一種である昇圧チョッパ方式の力率改善コンバータ（ＰＦＣ）は、インダクタの自励発振を利用して入力電圧に比例する入力電流を作りながら、安定な直流出力電圧を生成するもので、小型で高効率であり、しかも低コストである等の優れた特徴を有している。図４はこの種のスイッチング電源装置（力率改善コンバータ）の概略構成を示す図で、ＢＤは交流電源から入力フィルタＦを介して印加される交流電力を整流して該スイッチング電源装置に入力する整流回路である。

このスイッチング電源装置は、前記整流回路ＢＤに接続されたインダクタＬと、オン時に前記整流回路ＢＤとの間で前記インダクタＬを介する電流路を形成するスイッチング素子Ｑを備える。更にスイッチング電源装置は、前記スイッチング素子Ｑのオフ時に前記インダクタＬと出力コンデンサＣ２との間に電流路を形成するダイオードＤと、前記スイッチング素子Ｑをオン・オフ駆動して前記インダクタＬに流れる電流を制御する制御回路ＣＯＮＴとを備える。尚、図中Ｃ１は入力コンデンサである。

前記スイッチング素子Ｑは、オン時に当該スイッチング電源装置に加わる入力電圧に比例した電流を前記インダクタＬに流す役割を担う。このインダクタＬに流れる電流（インダクタ電流）は前記スイッチング素子Ｑのオン期間に亘ってゼロから上昇する。その後、前記スイッチング素子Ｑがオフすると前記インダクタＬの電圧極性が反転し、前記インダクタ電流は前記ダイオードＤを介して出力側（出力コンデンサＣ２）に供給される。そして前記インダクタ電流（インダクタＬから流れ出る電流）がゼロとなったときに前記スイッチング素子Ｑを再びオンすることで、次の動作サイクルに移行し、上述した動作を繰り返し実行する（例えば特許文献１,２を参照）。

このようなスイッチング素子Ｑのオン・オフ制御を担う前記制御回路ＣＯＮＴは、前記スイッチング素子Ｑとして用いられるＭＯＳ-ＦＥＴを直接駆動する電源駆動用ＩＣとして実現される。この制御回路ＣＯＮＴは、直列接続した抵抗Ｒ１,Ｒ２により分圧して検出される出力電圧Ｖoと、予め設定した目標出力電圧との誤差Compを検出する誤差検出器１１を備える。オン幅生成回路１２は、前記誤差検出器１１が求めた前記誤差Compに基づいて、前記スイッチング素子（ＭＯＳ-ＦＥＴ）Ｑのオン幅Ｔonを規定する信号OFFを生成し、該信号OFFにてフリップフロップ（ＦＦ）１３をリセットする。

このフリップフロップ１３は、セットによりその出力ｑをハイ（Ｈigh）とし、リセットにより上記出力ｑをロー（Ｌow）とするもので、駆動回路１４はこのフリップフロップ１３の出力ｑを受けて前記スイッチング素子Ｑをオン・オフ駆動する。従って前記オン幅生成回路１２は、上記出力信号OFFにてフリップフロップ（ＦＦ）１３をリセットすることで、前記スイッチング素子Ｑをターンオフする役割を担う。

また前記制御回路ＣＯＮＴは、前記インダクタＬを含む電流経路、特に負側の電源ラインに介装された抵抗Ｒ３に生じるマイナス電圧からインダクタ電流Ｉrを検出するゼロ電流検出回路１５を備える。このゼロ電流検出回路１５は、インダクタ電流Ｉrに比例して前記抵抗Ｒ３に生じる電圧Ｖcsを予め設定した基準電圧Ｖrefと比較し、前記インダクタ電流Ｉrがゼロレベルに達したときにゼロ電流検出信号Ｖzcdを出力する。尚、前記基準電圧Ｖrefは、可能な限り０ｍＶに近い値として設定されるが、電源ノイズや回路のバラつき等を考慮して一般的には−１０ｍＶ〜−５ｍＶとして設定される。

このゼロ電流検出回路１５が出力するゼロ電流検出信号Ｖzcdは、前記スイッチング素子Ｑに加わる電圧が最低となるタイミング（電圧の谷）で該スイッチング素子Ｑをターンオンさせるために、遅延回路１６にて一定時間Ｔd遅延した後、前記フリップフロップ１３に与えられて該フリップフロップ１３をセットする。即ち、前記ゼロ電流検出回路１５は、前記ゼロ電流検出信号Ｖzcdにて前記フリップフロップ１３をセットすることで、前記スイッチング素子Ｑをターンオンする役割を担う。

ここで前記遅延回路１６による前記ゼロ電流検出信号Ｖzcdの遅延について簡単に説明する。前記スイッチング素子Ｑのオフ時には該スイッチング素子Ｑには前記インダクタＬに生じた高い電圧が加わっており、また前記インダクタＬからの電流の流れ出しに伴って前記インダクタ電流Ｉrは前述したように減少する。そしてインダクタ電流Ｉrがゼロレベル（臨界点）に戻ると前記ゼロ電流検出回路１５はこれを検出して前記ゼロ電流検出信号Ｖzcdを出力する。しかし前記インダクタＬと、電流路をなす回路上の寄生容量成分との共振によって前記インダクタ電流Ｉrは更にマイナス側まで振れ、これに伴って前記スイッチング素子Ｑに加わる電圧も振動する。そして前記インダクタ電流Ｉrがマイナス（負）からプラス（正）に変化する時点で前記スイッチング素子Ｑに加わる電圧が最も低くなる（電圧振動の谷）。

前記遅延回路１６は、前述したゼロ電流検出後に前記スイッチング素子Ｑに加わる電圧が最低となるタイミング（共振に伴う電圧振動の谷）で該スイッチング素子Ｑをターンオンするために前記ゼロ電流検出信号Ｖzcdを遅延する。この遅延回路１６における遅延時間Ｔdは、一般的には当該スイッチング電源装置１の回路定数等に応じて固定的に設定される。このような遅延回路１６による前記ゼロ電流検出信号Ｖzcdの遅延により、前記スイッチング素子Ｑをターンオンする際のスイッチング損失が最小限に抑えられ、また前記スイッチング素子Ｑのターンオン時に発生するサージ電流が最小限に抑えられる。

特開２０１０−２２０３３０号公報 特開２０１１−１０３７３７号公報

ところで前記スイッチング素子Ｑのオン・オフに伴う前記インダクタ電流Ｉrの増減の大きさ（傾き）は、入力電圧Ｖiや出力電圧Ｖo、更にはインダクタＬのインダクタンス等に依存して変化する。従って前記インダクタ電流Ｉrに比例する前記電圧Ｖcsの増減の大きさ（傾き）も変化する。この為、前述した如く基準電圧Ｖrefと前記電圧Ｖcsとを比較してゼロ電流検出信号Ｖzcdを生成しても、図５に示すように実際に前記インダクタ電流Ｉrがマイナス（−）からゼロ（０）に戻る臨界点到達タイミングと、前記スイッチング素子Ｑに加わる電圧が最低となるタイミング（電圧振動の谷）との間にずれ時間Ｔzcdが生じる。

特に前記インダクタ電流Ｉrは、図６に示すように位相によって変化する入力電圧Ｖiの瞬時値の大きさに関連して変化するので、前記ずれ時間Ｔzcdも入力電圧Ｖiによって変化する。具体的には位相Ａで示すように入力電圧Ｖiが低いときには前記電圧Ｖcsの傾きが大きいので前記ずれ時間Ｔzcdが小さくなる。また逆に位相Ｄで示すように入力電圧Ｖiが高いときには前記電圧Ｖcsの傾きが小さいので前記ずれ時間Ｔzcdが大きくなる。

これにも拘わらず前記遅延回路１６における遅延時間Ｔdは固定的に設定されているので、例えば入力電圧Ｖiが高くなる位相のときには前記スイッチング素子Ｑが連続モードで動作する。また前記スイッチング素子Ｑに加わる電圧が最低となるタイミングで該スイッチング素子Ｑをターンオンするように前記ゼロ電流検出信号Ｖzcdに対する前記遅延時間Ｔdを調整したとしても、前記ずれ時間Ｔzcdの変動により、前記電圧振動の谷よりも早いタイミング、或いは遅いタイミングで前記スイッチング素子Ｑをターンオンすることになる。この為、スイッチング効率が悪化し、力率も低下すると言う問題が生じる。

本発明はこのような事情を考慮してなされたもので、その目的は、入力電圧Ｖiの変化に拘わることなく、スイッチング素子を最適なタイミング（電圧振動の谷）でターンオンすることができ、効率の悪化や力率の低下を防ぐことのできる簡易な構成のスイッチング電源装置を提供することにある。

上述した目的を達成するべく本発明は、前述したインダクタ電流Ｉrに比例する電圧Ｖcsの大きさに代えて、該電圧Ｖcsの傾きに着目してインダクタ電流がゼロとなる臨界点を検出し、これによってスイッチング素子を適切なタイミング（電圧振動の谷）でターンオンするようにしたことを特徴としている。

即ち、本発明に係るスイッチング電源装置は、交流電力を整流する整流回路に接続されたインダクタと、オン時に前記整流回路との間で前記インダクタを介する電流路を形成するスイッチング素子と、このスイッチング素子のオフ時に前記インダクタと出力コンデンサとの間に電流路を形成するダイオードと、前記スイッチング素子をオン・オフ駆動して前記インダクタに流れる電流を制御する制御回路とを備え、
前記制御回路は、前記スイッチング素子がオフのときに前記インダクタに流れる電流の傾きを検出し、検出した傾きに応じて前記インダクタに流れる電流がゼロとなるタイミングを検出して前記スイッチング素子をターンオンさせるゼロ電流検出回路と、
前記出力コンデンサに得られる出力電圧に基づいて生成される比較基準電圧と前記スイッチング素子のターンオンに伴って生成されるランプ電圧とを比較して前記スイッチング素子のオン幅を決定して前記スイッチング素子をターンオフさせるオン幅生成回路と
を具備したことを特徴としている。

具体的には前記ゼロ電圧検出回路は、前記インダクタに流れる電流（インダクタ電流）がゼロとなるタイミングを検出して出力する信号を、予め設定された時間だけ遅延する遅延回路を介して前記スイッチング素子をオン・オフ駆動する出力制御回路に与えるものであって、
該出力制御回路は、前記オン幅生成回路の出力によってリセットされると共に、前記遅延回路の出力によってセットされるフリップフロップと、該フリップフロップの出力に応じて前記スイッチング素子の駆動信号を生成する駆動回路とからなる。

好ましくは前記ゼロ電流検出回路は、前記スイッチング素子をオン・オフ駆動を制御する信号を入力して該スイッチング素子がオフのときにおける前記インダクタ電流に比例する電圧を入力し、この電圧を第１および第２の比較基準電圧と順に比較して前記インダクタ電流の傾きを検出し、検出したインダクタ電流の傾きに応じて該インダクタ電流がゼロとなるタイミング（臨界点）を検出するように構成される。

具体的には前記ゼロ電流検出回路は、好ましくは第１の定電流源により充電されると共に、第２の定電流源により放電されるコンデンサを備え、前記インダクタ電流に比例する電圧が前記第１の比較基準電圧を超えてから前記第２の比較基準電圧に達するまで前記第１の定電流源により前記コンデンサを充電した後に該コンデンサの充電電圧を前記第２の定電流源により放電し、放電に伴う前記コンデンサの充電電圧が第３の比較基準電圧に達するタイミングを前記インダクタ電流がゼロとなるタイミングとして検出するように構成される。

尚、前記ゼロ電流検出回路は、前記スイッチング素子がオフのときにおける前記インダクタ電流の微分値から該電流の傾きを検出し、検出した電流の傾きに応じて前記インダクタ電流がゼロとなるタイミングを検出するものであっても良い。

上記構成のスイッチング電源装置によれば、インダクタ電流の傾きに着目してインダクタに流れる電流がゼロとなるタイミング（臨界点）を検出するので、入力電圧の変化に拘わることなく前記スイッチング素子Ｑに加わる電圧が最低となるタイミングで該スイッチング素子をターンオンすることができる。従って入力電圧Ｖiが高いときでも前記スイッチング素子Ｑが連続モードで動作することがない。また前記スイッチング素子に加わる電圧が最低となるタイミング（電圧振動の谷）で該スイッチング素子を確実にターンオンすることができるので、力率を向上させることができ、またスイッチング効率が悪化することもない。

しかもインダクタ電流の傾きに着目してゼロ電流検出を行うので、ゼロ電流検出の為の比較基準電圧の絶対値を高く設定することができる。従って比較基準電圧を可能な限り０Ｖに近付けて設定する場合に比較してゼロ電流検出の精度を高めることができ、更には電源ラインに重畳するノイズの影響を受け難くしてゼロ電流検出を行うことが可能となる等の効果が奏せられる。

本発明の一実施形態に係るスイッチング電源装置の概略構成図。 図１におけるゼロ電流検出回路の構成例を示す図。 図２に示すゼロ電流検出回路の動作を示すタイミング図。 従来のスイッチング電源装置の概略構成図。 ゼロ電流検出における問題を説明する為の、インダクタ電流に比例する検出電圧Ｖcsと遅延時間Ｔzcdとの関係を示す図。 位相によって瞬時値が変化する入力電圧Ｖiと遅延時間Ｔzcdとの関係を示す図。

以下、図面を参照して本発明の一実施形態に係るスイッチング電源装置について説明する。

図１はこの実施形態に係る昇圧チョッパ方式のスイッチング電源装置（力率改善コンバータ）１の概略構成図であり、図２は図１に示すスイッチング電源装置１におけるゼロ電流検出回路２０の概略構成を示す図である。尚、図１は、先に図４を参照して説明したスイッチング電源装置と同一部分には同一符号を付して示しており、入力フィルタＦおよび整流回路ＢＤについては省略してある。また従来のスイッチング電源装置と同一部分については、冗長な繰り返し説明を省略する。

さてこの実施形態に係るスイッチング電源装置１が特徴とするところは、前記フリップフロップ１３の出力ｑをゼロ電流検出回路２０に与えると共に、該ゼロ電流検出回路２０を図２に示すように構成した点にある。このゼロ電流検出回路２０は、前記抵抗Ｒ３を介して検出されるインダクタ電流Ｉrに比例した電圧（負電圧）Ｖcsの傾きからゼロ電流検出を行うように構成される。

具体的にはゼロ電流検出回路２０は、第１の定電流源２１により一定電流Ｉchgで充電されると共に、第２の定電流源２２により一定電流Ｉdisで放電されるコンデンサ（Ｃcs）２３を備える。前記第１の定電流源２１によるコンデンサ２３の充電は第１のスイッチ２４によって制御され、また前記第２の定電流源２２による前記コンデンサ２３の放電は第２のスイッチ２５によって制御される。これらの第１および第２のスイッチ２４,２５は、フリップフロップ（ＦＦ）２６の出力によって相反的にオン・オフ制御される。尚、前記フリップフロップ２６はリセット優先型のものである。

一方、前記インダクタ電流Ｉrに比例した電圧Ｖcsが入力される第１の比較器（ＣＯＭ１）３１には、第３のスイッチ３２を介して第１の比較基準電圧Ｖref1が、或いは第４のスイッチ３３を介して第２の比較基準電圧Ｖref2（＞Ｖref1）が択一的に入力される。これらの第３および第４のスイッチ３２,３３もまた、前記フリップフロップ２６の出力によって相反的にオン・オフ制御される。

具体的には前記フリップフロップ２６がセットされたとき、その出力（Ｖchg）によって前記第１のスイッチ２４がオンされて前記コンデンサ２３が充電されると共に、前記第４のスイッチ３３がオンされて前記第１の比較器３１に第２の比較基準電圧Ｖref2が与えられる。またフリップフロップ２６がリセットされたときには、インバータ２７を介して該フリップフロップ２６の出力（Ｖchg）を反転した信号（Ｖdis）によって前記第２のスイッチ２５がオンされて前記コンデンサ２３が放電されると共に、前記第３のスイッチ３２がオンされて前記第１の比較器３１に第１の比較基準電圧Ｖref1が与えられる。

従って前記第１の比較器３１は、前記フリップフロップ２６がリセットされているときには、前記インダクタ電流Ｉrに比例した電圧Ｖcsを前記第１の比較基準電圧Ｖref1と比較し、該電圧Ｖcsが前記第１の比較基準電圧Ｖref1を超えたときに信号Ｖzcdrを出力する。また前記第１の比較器３１は、前記フリップフロップ２６がセットされているときには、前記インダクタ電流Ｉrに比例した電圧Ｖcsを前記第２の比較基準電圧Ｖref2と比較し、該電圧Ｖcsが前記第２の比較基準電圧Ｖref2を超えたときに信号Ｖzcdrを出力する。

この第１の比較器３１の出力信号Ｖzcdrは、第１のゲート回路３４を介して前記フリップフロップ２６のセット端子に入力されると共に、第２のゲート回路３５を介して前記フリップフロップ２６のリセット端子に入力される。前記第１のゲート回路３４は、インバータ３６を介して与えられる前記フリップフロップ１３の出力ｑによってゲート制御される。従って前記第１のゲート回路３４は、前記フリップフロップ１３の出力ｑによって前記スイッチング素子Ｑがオンしている期間を除いて、つまり前記スイッチング素子Ｑがオフしているときにアクティブになる。また前記第２のゲート回路３５は、後述する第２の比較器３７の出力信号Ｖccomを受けてアクティブになる。

尚、前記第２の比較器３７は、前述したコンデンサ２３の充放電電圧Ｖccsと、予め設定した第３の比較基準電圧Ｖref3と比較し、該電圧Ｖccsが前記第３の比較基準電圧Ｖref3を超えたときに前記信号Ｖccomを出力する。この第２の比較器３７の出力信号Ｖccomは、前述したように前記第２の比較器３７のゲート制御に用いられると共に、インバータ３８を介してＤ型フリップフロップ３９のクロック端子に入力される。このＤ型フリップフロップ３９は、そのＤ端子に電源電圧ＶDDを入力すると共に、リセット端子に前述した前記フリップフロップ１３の出力ｑを入力し、クロック端子に入力される前記信号Ｖccomの立ち上がりタイミングにて前記Ｄ端子に加えられている電源電圧ＶDDを取り込んでゼロ電流検出を示す前記信号Ｖzcdを出力する。

次に上述した如く構成されたゼロ電流検出回路２０の動作を、図３に示すタイミング図を参照して説明する。前記フリップフロップ１３の出力ｑによってオン・オフ制御される前記スイッチング素子Ｑのオン時には、前記インダクタＬに電流が流れ込むので、インダクタ電流Ｉrに比例して前記抵抗Ｒ３に生じる電圧Ｖcsは０Ｖから減少する（負電圧が大きくなる）。そして前記スイッチング素子Ｑがオフすると、前記インダクタＬから電流が流れ出すので、インダクタ電流Ｉrに比例して前記抵抗Ｒ３に生じる電圧Ｖcsは増加する（負電圧が小さくなる）。そして前述したように前記インダクタＬと、電流路をなす回路上の寄生容量成分との共振によって前記インダクタ電流Ｉrは更にマイナス側まで振れ、これに伴って前記電圧Ｖcsは共振の弧を描いてプラス側まで振れる。

前記ゼロ電流検出回路２０は、前記スイッチング素子Ｑがオフのときの前記インダクタ電流Ｉrの傾きを検出する為に、該インダクタ電流Ｉrに比例した前記電圧（負電圧）Ｖcsを前記第１および第２の比較基準電圧Ｖref1,Ｖref2とそれぞれ比較し、前記コンデンサ２３の充放電を制御して前記インダクタ電流Ｉrの傾きに相当するパルス幅の信号Ｖccomを生成する。

具体的には前記フリップフロップ２６がリセット状態にある時、前記第２のスイッチ２５をオンしてコンデンサ２３を放電状態に保つと共に、前記第３のスイッチ３２をオンして前記第１の比較器３１に前記第１の比較基準電圧Ｖref1を設定する。この状態において前記フリップフロップ１３の出力ｑがロー（Ｌow）になったとき（タイミングｔ1）、インバータ３６によって反転された信号（Ｈigh）が前記第１のゲート回路３４の入力信号として与えられる。そして前記電圧Ｖcsが第１の比較基準電圧Ｖref1を超えたとき（タイミングｔ2）に前記第１の比較器３１が出力する信号Ｖzcdrを前記第１のゲート回路３４を介してフリップフロップ２６に与え、該フリップフロップ２６をセットする。

すると前記フリップフロップ２６のセットに伴って前記第２および第３のスイッチ２５,３２がオフ（遮断）し、これに代わって前記第１および第４のスイッチ２４,３３がオン（導通）する。この結果、前記第１スイッチ２４を介して前記コンデンサ２３の充電が開始され、また前記第１の比較器３１には前記第４のスイッチ３３を介して第２の比較基準電圧Ｖref2が設定される。そして前記第１の比較器３１に設定する比較基準電圧の変更に伴って該第１の比較器３１は前記信号Ｖzcdrの出力を停止する。従って前記信号Ｖzcdrは、前記電圧Ｖcsが第１の比較基準電圧Ｖref1を超えたとき（タイミングｔ2）、回路の応答遅延に相当する時間（例えば２０ｎ秒）だけ単発的に出力される。

また上述した如くして充電が開始される前記コンデンサ２３の充放電電圧Ｖccsは、前記第２の比較器３７に与えられ、該第２の比較器３７に設定された第３の比較基準電圧Ｖref3と比較される。この第３の比較基準電圧Ｖref3は、前記コンデンサ２３に充電される充放電電圧Ｖccsのピークよりも十分に低く設定されており、従って前記第２の比較器３７は前記コンデンサ２３の充電が開始されると直ぐに信号Ｖccomを出力する（タイミングｔ3）。この出力信号Ｖccomは、前記第２のゲート回路３５の入力信号として与えられる。

その後、前記電圧Ｖcsが前記第２の比較基準電圧Ｖref2を超えると（タイミングｔ4）、前記第１の比較器３１は再び前記信号Ｖzcdrを出力する。するとこの信号Ｖzcdrは、前記第１および第２のゲート回路３４,３５を介して前記フリップフロップ２６のセット端子およびリセット端子にそれぞれ与えられる。しかし前述したように前記フリップフロップ２６はリセット優先型なので、該フリップフロップ２６は前記信号Ｖzcdrを受けてリセットされる。

するとフリップフロップ２６のリセットに伴って前記第１〜第４のスイッチ２４,２５,３２,３３の切り替えが行われ、前記第１の比較器３１には再び前記第１の比較基準電圧Ｖref1が設定される。また同時に前記コンデンサ２３の充電が停止され、今度は前記第２の定電流源２２による前記コンデンサ２３の放電が開始される。尚、前記第１の定電流源２１によるコンデンサ２３の充電電流Ｉchgおよび前記第２の定電流源２２によるコンデンサ２３の放電電流Ｉdisは、前記第１および第２の比較基準電圧Ｖref1,Ｖref2に関連して、例えば
Ｉdis／Ｉchg ＝（Ｖref1−Ｖref2）／Ｖref2
として定められる。

そして前記コンデンサ２３の充放電電圧Ｖccsが前記第３の比較基準電圧Ｖref3まで低下したとき（タイミングｔ5）、前記第２の比較器３７は前記信号Ｖccomの出力を停止する。この第２の比較器３７の出力信号Ｖccomの停止によって前記第２のゲート回路３５は再び閉じられる。また前記インバータ３８を介して前記信号Ｖccomをクロック端子に入力するＤ型フリップフロップ３９は、そのＤ端子に加えられている電源電圧ＶDDを前記信号Ｖccomの出力停止に伴って取り込んでゼロ電流検出信号Ｖzcdを出力する。

従って前記ゼロ電流検出信号Ｖzcdが出力されるタイミングｔ5は、前記インダクタ電流Ｉrに比例する前記電圧Ｖcsが前記第１の比較基準電圧Ｖref1を超えたタイミングｔ2から前記第２の比較基準電圧Ｖref2を超えるタイミングｔ4までの期間、つまり前記電圧Ｖcsの傾きに相当するタイミングとなる。故に、例えば前記第１の比較基準電圧Ｖref1を−２０ｍＶとし、また前記第２の比較基準電圧Ｖref2を−１０ｍＶとして設定しておけば、前記インダクタ電流Ｉrに比例する前記電圧Ｖcsが０Ｖとなるタイミングで前記ゼロ電流検出信号Ｖzcdを正確に出力することができる。

このようにしてＤ型フリップフロップ３９から、換言すればゼロ電流検出回路２０から前記電圧Ｖcsが０Ｖとなるタイミングｔ5で出力されるゼロ電流検出信号Ｖzcdは、前述したように前記遅延回路１６を介して一定時間（Ｔd）遅延されて前記フリップフロップ１３に与えられ（図３の信号ＯＮを参照）、該フリップフロップ１３をセットする。そして前記フリップフロップ１３のセットに伴って前述したように前記スイッチング素子Ｑがターンオンされる（タイミングｔ6）。この結果、前記スイッチング素子Ｑは、該スイッチング素子Ｑに加わる電圧が最低となる前記共振に伴う電圧振動の谷のタイミングｔ6においてターンオンされる。従って前記スイッチング素子Ｑのスイッチング効率が悪化することがない。また前記インダクタ電流Ｉrのピークを入力電圧Ｖiの位相に応じた瞬時値に合わせることができ、前記インダクタ電流Ｉrのピーク波形と前記入力電圧Ｖiの波形とが同じになるので、その力率を向上させることができる。

また前記スイッチング素子Ｑのターンオン時（タイミングｔ6）には、同時に前記フリップフロップ１３の出力ｑによって前記Ｄ型フリップフロップ３９がリセットされ、また前記インバータ３６を介して前記第１のゲート回路３４がインアクティブになる。またこのタイミングｔ6においては前記第２のゲート回路３５は、前記第２の比較器３７からの前記信号Ｖccomの出力停止に伴ってインアクティブになっている。従って前記スイッチング素子Ｑがターンオンする際、前記インダクタ電流Ｉrに比例する前記電圧Ｖcsが前記第１の比較基準電圧Ｖref1よりも高く、前記第１の比較器３１が前記信号Ｖzcdrを出力したままの状態であっても、該信号Ｖzcdrが前記フリップフロップ２６に入力されることがない。

そして前記スイッチング素子Ｑのオン期間には再び前記インダクタＬに電流が流れ込むので、インダクタ電流Ｉrに比例する前記電圧Ｖcsは該インダクタ電流Ｉrの増加に伴って０Ｖから減少する（負電圧が大きくなる）。そして前記電圧Ｖcsが前記第１の比較基準電圧Ｖref1を下回ったとき（タイミングｔ7）、前記第１の比較器３１は前記信号Ｖzcdrの出力を停止する。このようにして前記第１の比較器３１の出力が変化しても前述したように前記第１および第２のゲート回路３４,３５が共に閉じられているので、前記前記フリップフロップ２６の状態が変化することはない。従って前記スイッチング素子Ｑのオン期間に亘って前記コンデンサ２３の放電状態が保たれ、前記スイッチング素子Ｑのオフ時における充放電に備えられる。

かくして上述した如く構成されたスイッチング電源装置によれば、スイッチング素子Ｑのオフに伴って前記インダクタＬから流れ出る電流（インダクタ電流Ｉr）がゼロ（０）に戻ったタイミングを正確に検出することができる。しかもゼロ電流検出の為の閾値（第１および第２の比較基準電圧Ｖref1,Ｖref2）を大きく設定することができるので、電源ラインに重畳するノイズ等の影響を受けることなく、ゼロ電流のタイミングを精度良く検出することができる。従って力率の向上を図り、またスイッチング効率の向上を図ると共に、高精度で安定した動作が期待できる。

尚、本発明は上述した実施形態に限定されるものではない。例えば前記インダクタ電流Ｉrに比例する電圧Ｖcsが予め設定した電圧に達したときに該電圧Ｖcsを微分処理して該インダクタ電流Ｉrの傾きを求めるようにしても良い。そしてこの場合には、前記電圧Ｖcsが予め設定した電圧に達したタイミングから、前記インダクタ電流Ｉrの傾きに応じて設定される時間が経過したタイミングで前記ゼロ電流検出信号Ｖzcdを出力するようにすれば良い。

またここでは第１の比較器３１に第１および第２の比較基準電圧Ｖref1,Ｖref2を選択的に設定して前記電圧Ｖcsの傾きを検出するようにしたが、第１の比較基準電圧Ｖref1を設定した比較器と第２の比較基準電圧Ｖref2を設定した比較器とを用い、これらの２つの比較器の出力と前記フリップフロップ１３の出力ｑとを論理処理して前記フリップフロップ２６のセット・リセットを制御するように構成することも可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

Ｌ インダクタ
Ｑ スイッチング素子（ＭＯＳ-ＦＥＴ）
Ｄ ダイオード
ＢＤ 整流回路
Ｒ１,Ｒ２,Ｒ３ 抵抗
Ｃ１ 入力コンデンサ
Ｃ２ 出力コンデンサ
ＣＯＮＴ 制御回路（電源駆動用ＩＣ）
１ スイッチング電源装置（力率改善コンバータ）
１１ 誤差検出器
１２ オン幅生成回路
１３ フリップフロップ
１４ 駆動回路
１５ ゼロ電流検出回路
１６ 遅延回路
２０ ゼロ電流検出回路
２１ 定電流源（充電電流Ｉchg）
２２ 定電流源（放電電流Ｉdis）
２３ コンデンサ（Ｃcs）
２４ 第１のスイッチ
２５ 第２のスイッチ
２６ フリップフロップ
３１ 第１の比較器
３２ 第３のスイッチ
３３ 第４のスイッチ
３４,３５ ゲート回路
３７ 第２の比較器
３９ Ｄ型フリップフロップ

Claims (4)

1. 交流電力を整流する整流回路に接続されたインダクタと、オン時に前記整流回路との間で前記インダクタを介する電流路を形成するスイッチング素子と、このスイッチング素子のオフ時に前記インダクタと出力コンデンサとの間に電流路を形成するダイオードと、前記スイッチング素子をオン・オフ駆動して前記インダクタに流れる電流を制御する制御回路とを備え、
   前記制御回路は、前記スイッチング素子がオフのときに前記インダクタに流れる電流の傾きを検出し、検出した傾きに応じて前記インダクタに流れる電流がゼロとなるタイミングを検出して前記スイッチング素子をターンオンさせるゼロ電流検出回路と、
   前記出力コンデンサに得られる出力電圧に基づいて生成される比較基準電圧と前記スイッチング素子のターンオンに伴って生成されるランプ電圧とを比較して前記スイッチング素子のオン幅を決定して前記スイッチング素子をターンオフさせるオン幅生成回路と
   を具備したスイッチング電源装置であって、
   前記ゼロ電流検出回路は、前記スイッチング素子をオン・オフ駆動を制御する信号を入力して該スイッチング素子がオフのときにおける前記インダクタに流れる電流に比例する電圧信号を入力し、この電圧信号を第１および第２の比較基準電圧と順に比較して前記インダクタに流れる電流の傾きを検出し、検出した電流の傾きに応じて前記インダクタに流れる電流がゼロとなるタイミングを検出することを特徴とするスイッチング電源装置。
2. 前記ゼロ電流検出回路は、第１の定電流源により充電されると共に、第２の定電流源により放電されるコンデンサを備え、前記電圧信号が前記第１の比較基準電圧を超えてから前記第２の比較基準電圧に達するまで前記第１の定電流源により前記コンデンサを充電した後に該コンデンサの充電電圧を前記第２の定電流源により放電し、放電に伴う前記コンデンサの充電電圧が第３の比較基準電圧に達するタイミングを前記インダクタに流れる電流がゼロとなるタイミングとして検出することを特徴とする請求項１に記載のスイッチング電源装置。
3. 交流電力を整流する整流回路に接続されたインダクタと、オン時に前記整流回路との間で前記インダクタを介する電流路を形成するスイッチング素子と、このスイッチング素子のオフ時に前記インダクタと出力コンデンサとの間に電流路を形成するダイオードと、前記スイッチング素子をオン・オフ駆動して前記インダクタに流れる電流を制御する制御回路とを備え、
   前記制御回路は、前記スイッチング素子がオフのときに前記インダクタに流れる電流の傾きを検出し、検出した傾きに応じて前記インダクタに流れる電流がゼロとなるタイミングを検出して前記スイッチング素子をターンオンさせるゼロ電流検出回路と、
   前記出力コンデンサに得られる出力電圧に基づいて生成される比較基準電圧と前記スイッチング素子のターンオンに伴って生成されるランプ電圧とを比較して前記スイッチング素子のオン幅を決定して前記スイッチング素子をターンオフさせるオン幅生成回路と
   を具備したスイッチング電源装置であって、
   前記ゼロ電流検出回路は、前記スイッチング素子がオフのときにおける前記インダクタに流れる電流の微分値から該電流の傾きを検出し、検出した電流の傾きに応じて前記インダクタに流れる電流がゼロとなるタイミングを検出することを特徴とするスイッチング電源装置。
4. 前記ゼロ電流検出回路は、前記インダクタに流れる電流がゼロとなるタイミングを検出して出力する信号を、予め設定された時間だけ遅延する遅延回路を介して前記スイッチング素子をオン・オフ駆動する出力制御回路に与えるものであって、
   該出力制御回路は、前記オン幅生成回路の出力によってリセットされると共に、前記遅延回路の出力によってセットされるフリップフロップと、該フリップフロップの出力に応じて前記スイッチング素子の駆動信号を生成する駆動回路とを有することを特徴とする請求項１乃至３のいずれかに記載のスイッチング電源装置。

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