WO2005101598A1 - 半導体発光素子及びその製造方法 - Google Patents

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multilayer structure
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light emitting
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Akimasa Tanaka
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Hamamatsu Photonics K.K.
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    • H01S5/42—Arrays of surface emitting lasers
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Definitions

  • the present invention relates to a semiconductor light emitting device and a method for manufacturing the same.
  • optical interconnection technology for transmitting signals within a system device and between devices by light has attracted attention.
  • optical semiconductor elements such as a semiconductor light receiving element and a semiconductor light emitting element are used.
  • a so-called back-emitting semiconductor light emitting device that includes a substrate and a plurality of compound semiconductor layers stacked on one main surface of the substrate and emits light from the other main surface of the substrate is disclosed in — JP-A-128481, JP-A-10-200200, and JP-A-11-46038.
  • a portion of the substrate located below the light emitting region is partially thinned for the following purpose, and a portion maintaining the thickness of the substrate is formed so as to surround the portion.
  • the first purpose is to prevent deterioration or loss of an optical signal due to light absorption of a substrate.
  • a second object is to prevent the semiconductor light emitting device from being damaged or damaged when the semiconductor light emitting device is mounted on an external substrate by wire bonding or bump bonding.
  • An object of the present invention is to provide a semiconductor light emitting device having sufficient mechanical strength and capable of being miniaturized, and a method for manufacturing the same.
  • a semiconductor light-emitting device includes a multilayer structure that includes a plurality of compound semiconductor layers stacked, has first and second main surfaces facing each other, and generates light.
  • Structure A first electrode disposed on the first main surface of the multilayer structure, a second electrode disposed on the second main surface of the multilayer structure, and a first main electrode of the multilayer structure covering the first electrode.
  • the silicon oxide film preferably has a flat surface in contact with the glass substrate. Since the unevenness due to the first electrode is eliminated by the film having the silicon oxide force, the glass substrate is easily and reliably bonded to the first main surface of the multilayer structure via the film having the silicon oxide force. be able to.
  • the multilayer structure includes, as a plurality of compound semiconductor layers, a first conductivity type contact layer, a first conductivity type first distributed Bragg reflector (DBR) layer, a first conductivity type
  • the first conductive layer may include a first clad layer, an active layer, a second conductive type second clad layer, and a second conductive type second DBR layer.
  • the multilayer structure includes a multilayer region partially including the contact layer, the first DBR layer, the first cladding layer, the active layer, and the second cladding layer, and an insulating layer or semi-insulated surrounding the multilayer region. And a current constriction region. In this case, a surface-emitting type semiconductor light-emitting device can be obtained.
  • the semiconductor light-emitting device may further include a first pad electrode disposed on the second main surface of the multilayer structure, and a through wiring penetrating the multilayer structure.
  • the first electrode includes a wiring electrode electrically connected to a portion of the contact layer included in the multilayer region.
  • This wiring electrode may be electrically connected to the first pad electrode via a through wiring.
  • the second electrode may include a second pad electrode electrically connected to the second DBR layer. Since the first pad electrode and the second pad electrode are arranged on the side opposite to the light emitting surface, the semiconductor light emitting element can be easily mounted.
  • the semiconductor light emitting device according to the present invention may further include a bump electrode disposed on each of the first pad electrode and the second pad electrode.
  • the multilayer structure has a plurality of multilayer regions arranged in parallel!
  • the semiconductor light emitting device may further include a light reflecting film provided on the second DBR layer and covering the multilayer region. Since the light reflected by the light reflection film is also emitted from the glass substrate, the light emission output is improved.
  • the glass substrate may have a front surface and a back surface!
  • the surface of the glass substrate may be fixed to a film made of silicon oxide.
  • the back surface of the glass substrate may have a lens unit that receives light emitted from the multilayer structure.
  • the lens portion may be recessed from the highest portion on the back surface of the glass substrate.
  • a method for manufacturing a semiconductor light emitting device includes a step of preparing a semiconductor substrate and a step of providing a multi-layer structure for generating light on the semiconductor substrate, wherein the multi-layer structure is laminated.
  • Forming a first electrode thereon forming a silicon oxide film so as to cover the first electrode, and optically transparent to light generated by the multilayer structure;
  • a film made of silicon oxide is formed on the first main surface of the multilayer structure so as to cover the first electrode, and the film made of silicon oxide is fused to the glass substrate. After that, the semiconductor substrate is removed.
  • a semiconductor light emitting device having a structure in which the glass substrate is fixed to the first main surface of the multilayer structure via the silicon oxide film can be easily manufactured.
  • the mechanical strength of the multilayer structure is maintained by the glass substrate even when the plurality of compound semiconductor layers included in the multilayer structure are thinned. It becomes. Further, since it is not necessary to form a part maintaining the thickness of the substrate as in the above-described prior art, it is easy to reduce the size of the element. In addition, a glass substrate is used for the multilayer structure. Before fixing, the mechanical strength is maintained by the semiconductor substrate.
  • the multilayer structure and the glass substrate can be bonded to each other without using an adhesive. Therefore, light emitted from the multilayer structure can reach the glass substrate without being absorbed by the adhesive.
  • the method according to the present invention further includes a step of flattening the film having the silicon nitride force after forming the film having the silicon nitride force and before fixing the multilayer structure to the glass substrate. It may be. Since the unevenness due to the first electrode is eliminated by the film having the silicon oxide force, the glass substrate is easily bonded to the first main surface of the multilayer structure through the film having the silicon oxide force. It comes out.
  • the step of removing the semiconductor substrate may include a step of removing the semiconductor substrate by wet etching.
  • a step of forming an etching stop layer for stopping wet etching on the semiconductor substrate, and a step of removing the semiconductor substrate Removing the etching stop layer by wet etching.
  • Forming the multilayer structure may include forming the multilayer structure on the etch stop layer.
  • the multilayer structure includes a plurality of compound semiconductor layers as a contour outer layer of the first conductivity type, a first distributed Bragg reflector (DBR) layer of the first conductivity type, a first cladding layer of the first conductivity type, Layer, a second conductive type second cladding layer, and a second conductive type second DBR layer.
  • the step of forming the multilayer structure may include a step of sequentially stacking a second DBR layer, the second clad layer, an active layer, a first clad layer, a first DBR layer, and a contact layer on a semiconductor substrate. No.
  • the method according to the present invention comprises, after the step of forming the multilayer structure, surrounding the multilayer region partially including the contact layer, the first DBR layer, the first clad layer, the active layer, and the second clad layer, Alternatively, the step of forming a semi-insulated current confinement region in the multilayer structure is further updated. May be prepared. In this case, a surface-emitting type semiconductor light-emitting device is obtained.
  • the step of forming the first electrode includes, after the step of forming the current confinement region, the step of forming a wiring electrode electrically connected to a portion of the contact layer included in the multilayer region. Is also good.
  • the step of forming the second electrode may include a step of forming a second pad electrode electrically connected to the second DBR layer.
  • a first pad electrode is formed on the second main surface of the multilayer structure, and the first pad electrode and the wiring electrode are electrically connected.
  • the method may further include a step. Since the first pad electrode and the second pad electrode are arranged on the side opposite to the light emitting surface, mounting of the semiconductor light emitting element can be easily performed.
  • a through wiring penetrating the multilayer structure is formed, and the first pad electrode is electrically connected to the wiring electrode via the through wiring.
  • a subsequent step may be included. In this case, the first pad electrode can be reliably electrically connected to the wiring electrode.
  • the method according to the present invention may further include a step of forming a light reflecting film covering the multilayer region on the second DBR layer.
  • the light reflected by the light reflecting film is also emitted from the glass substrate, so that the light emission output can be improved.
  • the back surface of the glass substrate may have a lens unit that receives light emitted from the multilayer structure.
  • the directivity of the emitted light can be improved or parallel light can be obtained by the lens unit.
  • the lens portion may be recessed from the highest portion on the back surface of the glass substrate.
  • the glass substrate having the lens portion can be easily fused to the silicon oxide film.
  • there is little restriction on the processing method of the lens so that the degree of freedom in lens design such as the lens shape is increased.
  • FIG. 1 is a schematic plan view showing a semiconductor light emitting device according to a first embodiment.
  • FIG. 2 is a schematic sectional view taken along the line II-II in FIG. 1.
  • FIG. 3 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 4 is a schematic cross-sectional view showing a manufacturing step of the semiconductor light emitting device according to the first embodiment.
  • FIG. 5 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 7 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 8 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 11 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 12 is a schematic sectional view of a semiconductor light emitting device according to a second embodiment.
  • FIG. 13 is a schematic sectional view showing a manufacturing step of the semiconductor light emitting device according to the second embodiment.
  • FIG. 14 is a schematic sectional view of a semiconductor light emitting element array according to the present embodiment.
  • FIG. 15 is a schematic sectional view of a semiconductor light emitting element array according to the present embodiment.
  • FIG. 16 is a schematic plan view showing a semiconductor light emitting element array according to the present embodiment.
  • FIG. 17 is a schematic plan view showing a semiconductor light emitting element array according to the present embodiment.
  • FIG. 18 is a schematic diagram showing a configuration of an optical interconnection system according to the present embodiment.
  • FIG. 1 is a schematic plan view showing the semiconductor light emitting device according to the first embodiment.
  • FIG. 2 is a schematic sectional view taken along the line II-II in FIG.
  • the semiconductor light emitting element LE 1 includes a multilayer structure LS and a glass substrate 1.
  • the semiconductor light emitting device LE1 is a vertical cavity surface emitting laser (VCSEL) of a back-side emission type that emits light from the glass substrate 1 side.
  • the semiconductor light emitting device LEI is a light emitting device for short-range optical communication in a wavelength band of 0.85 m, for example.
  • the multilayer structure LS includes a p-type (first conductivity type) contact layer 3, a p-type first Distributed Bragg Reflector (DBR) layer 4, and a p-type 1 includes a clad layer 5, an active layer 6, an n-type (second conductivity type) second clad layer 7, and an n-type second DBR layer 8.
  • a p-type 1 includes a clad layer 5, an active layer 6, an n-type (second conductivity type) second clad layer 7, and an n-type second DBR layer 8.
  • an insulated or semi-insulated current constriction region 11a is formed.
  • the current confinement region 11a is arranged so as to surround the multilayer region 12 partially including the contact layer 3, the first DBR layer 4, the first cladding layer 5, the active layer 6, and the second cladding layer 7.
  • the current confinement region 11a extends from the contact layer 3 to the vicinity of the boundary between the second cladding layer 7 and the second DBR layer 8.
  • the multilayer structure LS has a first main surface 61 and a second main surface 62 facing each other.
  • the multilayer structure LS generates light when a voltage is applied, and emits the light from the back surface (light emitting surface) 62.
  • insulating films 19 and 20 are formed, respectively.
  • the insulating films 19 and 20 are made of, for example, SiN and have a thickness of
  • the first DBR layer 4 and the second DBR layer 8 sandwiching the active layer 6 form a vertical resonator. Further, in the multilayer structure LS, the current supplied to the active layer 6 is narrowed by the current narrowing region 11a, and the light emitting region is limited. In other words, in the multilayer region 12 located inside the current confinement region 11a in the multilayer structure LS, the first cladding layer 5, the active layer 6, and the first layer 6 mainly sandwiched between the first DBR layer 4 and the second DBR layer 8. The two cladding layers 7 function as the light emitting region 1 lb. [0038] On the first main surface 61 of the multilayer structure LS, the first electrode 21 is arranged.
  • the first electrode 21 includes a p-side electrode (anode) 23 and a wiring electrode 25.
  • the p-side electrode 23 is electrically connected to a region of the contact layer 3 located inside the current confinement region 11a through a contact hole 19a formed in the insulating film 19.
  • the p-side electrode 23 is made of a laminate of CrZAu and has a thickness of about 1. O / zm. Note that the p-side electrode 23 is arranged so as not to block light from the light emitting region lib.
  • the wiring electrode 25 is disposed on the insulating film 19 so as to be electrically connected to the p-side electrode 23.
  • the wiring electrode 25 has a laminate strength of TiZPtZAu, and its thickness is about 1.
  • the multilayer structure LS has a hole TH penetrating from the first main surface 61 to the second main surface 62.
  • the insulating film 20 is also formed on the wall surface of the multilayer structure LS that defines the through hole TH.
  • a through wiring 27 is provided inside the insulating film 20.
  • One end 27a of the through wiring 27 is electrically connected to the wiring electrode 25 through a contact hole 20a formed in the insulating film 20.
  • a p-side pad electrode 29 (first pad electrode) and a second electrode 31 are arranged on the second main surface 62 of the multilayer structure LS.
  • the p-side pad electrode 29 has a laminate strength of TiZPtZAu, and its thickness is about 2 / zm.
  • the p-side pad electrode 29 is formed so as to cover the through wiring 27, and is electrically connected to an end 27b of the through wiring 27 opposite to the end 27a.
  • a bump electrode 41 is arranged on the p-side pad electrode 29, . The extraction of the anode-side electrode is realized by the contact layer 3, the p-side electrode 23, the wiring electrode 25, the through wiring 27, the p-side pad electrode 29, and the bump electrode 41.
  • the second electrode 31 includes an n-side pad electrode 33 (second pad electrode).
  • the n-side pad electrode 33 is electrically connected to the second DBR layer 8 through a contact hole 20b formed in the insulating film 20. Therefore, extraction of the electrode on the force side is realized by the n-side pad electrode 33 and the bump electrode 41.
  • the n-side pad electrode 33 is made of a laminate of TiZPtZAu, and has a thickness of about 2 ⁇ m. On the n-side pad electrode 33, a bump electrode 41 similar to the p-side pad electrode 29 is arranged.
  • a portion of the n-side pad electrode 33 covers the multilayer region 12 located inside the current confinement region 11a and the light emitting region lib included in the multilayer region 12, and the portion covers the light reflection film and Function. Note that a light reflection film may be provided separately from the n-side pad electrode 33.
  • the film 10 is formed on the first main surface 61 of the multilayer structure LS so as to cover the first electrode 21 (the p-side electrode 23 and the wiring electrode 25).
  • the film 10 is made of silicon oxide (SiO 2) and emits light.
  • the surface 10a of the film 10 opposite to the multilayer structure LS is flattened.
  • the thickness of the film 10 is about 3 to: LO / zm.
  • the glass substrate 1 is bonded in contact with the surface 10 a of the film 10.
  • the glass substrate 1 has a thickness of about 0.3 mm and is optically transparent to emitted light.
  • the contact layer 3 is a compound semiconductor layer and is made of, for example, GaAs having a carrier concentration of about 1 ⁇ 10 19 / cm 3 .
  • the thickness of the contact layer 3 is about 0.2 m. Note that the contact layer 3 also functions as a buffer layer.
  • the first DBR layer 4 is a mirror layer having a structure in which a plurality of compound semiconductor layers having different compositions are alternately stacked.
  • the 1DBR layer 4, the undoped AlAs layer, the carrier concentration of l X 10 18 Zcm about 3 AlGaAs (Al composition 0.9) layer and a carrier concentration of approximately 1 X 10 18 Zcm 3 AlGaAs (A1 composition: 0.2) layers are alternately stacked in 20 layers each.
  • the thickness of the AlAs layer is about 0.1 ⁇ m.
  • the thickness of each AlGaAs (A1 composition 0.9) layer is about 0.04 m, and the thickness of each AlGaAs (A1 composition 0.2) layer is about 0.02 ⁇ m.
  • the first cladding layer 5 is a compound semiconductor layer and is made of, for example, AlGaAs having a carrier concentration of about 1 ⁇ 10 18 / cm 3.
  • the thickness of the first cladding layer 5 is about 0: Lm.
  • the active layer 6 is a multiple quantum well (MQW) active layer having a structure in which different compound semiconductor layers are alternately stacked.
  • the active layer 6 is configured by alternately stacking three AlGaAs layers and three GaAs layers.
  • the thickness of each AlGaAs layer is about 0.1 ⁇ m, and the thickness of each GaAs layer is about 0.05 ⁇ m.
  • the second cladding layer 7 is a compound semiconductor layer and is made of, for example, AlGaAs having a carrier concentration of about 1 ⁇ 10 18 / cm 3.
  • the thickness of the second cladding layer 7 is about 0: Lm.
  • the second DBR layer 8 is a mirror layer having a structure in which a plurality of compound semiconductor layers having the same composition different from that of the first DBR layer 4 are alternately stacked.
  • the second DBR layer 8 Carrier concentration are stacked one by 1 X 10 18 Zcm 3 about AlGaAs (Al composition 0.9) layer and a carrier concentration of approximately 1 X 10 18 Zcm 3 AlGaAs ( Al composition 0.2) layer and 30 layers alternately , And a non-doped GaAs layer is laminated thereon.
  • each AlGaAs (A1 composition 0.9) layer is about 0.04 m, and the thickness of each AlGaAs (A1 composition 0.2) layer is about 0.02 ⁇ m.
  • the GaAs layer functions as a buffer layer and has a thickness of about 0.01 ⁇ m.
  • FIGS. 3 to 11 are diagrams for explaining this manufacturing method, and show a vertical cross section of the semiconductor light emitting device LE1.
  • the following steps (1) to (9) are sequentially performed.
  • a semiconductor substrate 51 is prepared.
  • the semiconductor substrate 51 is made of, for example, n-type GaAs having a thickness of 300 to 500 ⁇ m and a carrier concentration of about 1 ⁇ 10 18 Zcm 3 .
  • the second clad layer 7, active layer 6, p-type first clad layer 5, p-type first DBR layer 4, and p-type contact layer 3 are sequentially grown and stacked (see FIG. 3). reference).
  • the etching stop layer 53 is made of non-doped AlGaAs (A1 thread 0.5), and has a thickness of about 1.0 / zm.
  • the etching stop layer 53 is formed so as to be located between the semiconductor substrate 51 and the second DBR layer 8.
  • the A1 composition ratio of the etching stopper layer 53 is preferably set to 0.4 or more. This is because AlGaAs having an A1 composition ratio of 0.4 or more is difficult to be etched by an etchant used for etching GaAs described later.
  • the multilayer structure LS and the etching stopper layer 53 are formed on the surface 81 of the semiconductor substrate 51.
  • Step (2) Next, a resist film 55 is formed on the contact layer 3 (multilayer structure LS).
  • the resist film 55 is patterned so as to have an opening at a two-dimensional position corresponding to the current confinement region 11a.
  • Photolithography can be used to form the resist film 55.
  • protons (H +) are implanted into the multilayer structure LS by an ion implantation apparatus. Protons are implanted near the boundary between the second cladding layer 7 and the second DBR layer 8. The region where the protons are implanted is semi-insulated, and as a result, a current constriction region 11a is formed (see FIG. 4).
  • oxygen ions ( 02_ ) or iron ions (Fe3 + ) may be used instead of protons.
  • the resist film 55 is removed.
  • an insulating film 19 having a SiN force is formed on the surface of the contact layer 3 (multilayer structure LS) by a plasma chemical vapor deposition (PCVD) method.
  • a resist film (not shown) having an opening at a position corresponding to the p-side electrode 23 is formed on the insulating film 19.
  • a resist film (not shown) having an opening at a position corresponding to the p-side electrode 23 is formed on the insulating film 19.
  • a part of the insulating film 19 is removed using a buffered hydrofluoric acid (BHF) to form a contact hole 19a (see FIG. 5). Subsequently, the resist film is removed.
  • BHF buffered hydrofluoric acid
  • a resist film (not shown) having an opening at a two-dimensional position corresponding to the contact hole 19a is formed on the insulating film 19 again. Then, on the contact layer 3 exposed by the formation of the contact hole 19a, a p-side electrode 23 composed of a CrZAu laminated body is formed by vapor deposition using this resist film as a mask and a lift-off method (see FIG. 5). . Subsequently, the resist film is removed.
  • a resist film (not shown) having an opening at a two-dimensional position corresponding to the wiring electrode 25 is formed. Then, using this resist film as a mask, a wiring electrode 25 made of Ti / Pt / Au is formed by a lift-off method (see FIG. 6). Subsequently, the resist film is removed. After that, sintering is performed in an H atmosphere.
  • the film 10 is formed on the first main surface 61 of the multilayer structure LS so as to cover the first electrode 21 (the p-side electrode 23 and the wiring electrode 25) and is flattened (see FIG. 7).
  • the multilayer structure of the film 10 is used.
  • the surface 10a located on the opposite side of the structure LS is planarized as the surface of the structure including the multilayer structure LS and the semiconductor substrate 51.
  • the film 10 can be formed using a PCVD method or a coating method.
  • “flat” does not necessarily mean that there is no unevenness at all.
  • the glass substrate 1 and the semiconductor substrate 51 were overlapped via the film 10, and both were pressed and heated, so that the surface of the glass substrate 1 and the surface 10a of the film 10 were in contact with each other. If the glass substrate 1 and the film 10 are fused in the state, slight unevenness may be present.
  • the glass substrate 1 is bonded to the semiconductor substrate 51 on which the multilayer structure LS, the etching stop layer 53, and the film 10 are formed (see FIG. 8).
  • the glass substrate 1 is prepared, and one main surface (front surface) 71 of the glass substrate 1 is cleaned.
  • the glass substrate 1 and the semiconductor substrate 51 are overlapped so that the cleaned surface 71 of the glass substrate 1 and the surface 10a of the film 10 are in contact with each other.
  • the superposed glass substrate 1 and semiconductor substrate 51 are pressurized and heated, and the glass substrate 1 and the film 10 are bonded together by fusing each other.
  • the pressure at which the glass substrate 1 and the semiconductor substrate 51 are superimposed is about 98 kPa, and the heating temperature is preferably 500 to 700 ° C. Since the uppermost film 10 on the semiconductor substrate 51 is made of silicon oxide, by applying pressure and heating under these conditions, the surface 10a of the film 10 is fused to the surface 71 of the glass substrate 1 to form a multilayer structure. The body LS and the semiconductor substrate 51 are fixed to the glass substrate 1.
  • the surface 10 a of the film 10 that is released by the force of the surface 71 of the glass substrate 1 be also clean.
  • the glass substrate used preferably has a thermal expansion coefficient close to that of GaAs. As a result, in the cooling step after heating, the stress generated between the semiconductor substrate 51 and the glass substrate 1 due to the difference in the thermal expansion coefficient can be reduced as much as possible. Can be minimized.
  • Step (7) the semiconductor substrate 51 is removed. After the multilayer structure LS and the semiconductor substrate 51 are fixed to the glass substrate 1, the main surface of the semiconductor substrate 51 located on the opposite side of the glass substrate 1, that is, the back surface 82 is exposed. In this step, etching is performed from the back surface 82 side of the semiconductor substrate 51 to remove the semiconductor substrate 51 and the etching stop layer 53 (see FIG. 9).
  • the semiconductor substrate 51 is removed from the etching stopper layer 53 by using an etching solution with a lower etching rate.
  • the etching stopper layer 53 can be etched, and the etching stopper layer 53 is removed by using an etching solution with a lower etching rate than the GaAs layer of the second DBR layer 8.
  • the glass substrate 1 on which the multilayer structure LS is mounted is obtained.
  • aqueous ammonia (NH OH) and aqueous hydrogen peroxide (H 2 O) were used.
  • the combined glass substrate 1 and semiconductor substrate 51 are immersed in a mixed solution of NH 4 OH water and H 2 O water.
  • the semiconductor substrate 51 is etched from the back side.
  • the etching stopper layer 53 is exposed in the etching solution.
  • the etch stop layer 53 (A1 Ga As) has a resistance to this etchant.
  • the etch rate is very slow. Therefore, the etching stops automatically when the etching stop layer 53 is exposed. Thus, first, the semiconductor substrate 51 is removed.
  • the HC1 solution it is preferable to heat the HC1 solution to about 50 ° C. in advance to increase the tuning speed. Since GaAs is hardly etched by HC1, only the etching stop layer 53 is etched this time, and the etching stops automatically when the GaAs layer of the second DBR layer 8 is exposed. Thus, the etching stop layer 53 is removed. Note that the semiconductor substrate 51 and the etching stopper layer 53 may be removed by chemical mechanical polishing (CMP) instead of etching.
  • CMP chemical mechanical polishing
  • a resist film (not shown) is formed on the second DBR layer 8 (multilayer structure LS).
  • This The resist film has an opening at a two-dimensional position where the through hole TH is to be formed.
  • the multilayer structure LS and the insulating film 19 are etched (wet-etched) until the wiring electrode 25 is exposed.
  • a through hole TH is formed (see FIG. 10).
  • As an etchant to be used hydrogen peroxide and hydrochloric acid (HC1) are preferable. Subsequently, the resist film is removed.
  • the surface of the second DBR layer 8 (multilayer structure LS) is insulated by SiN force by PCVD.
  • a film 20 is formed (see also FIG. 10). As a result, the insulating film 20 is also formed on the wall surface of the multilayer structure LS that defines the through hole TH.
  • a resist film (not shown) having openings at two-dimensional positions corresponding to the through wiring 27 and the n-side pad electrode 33 is formed on the insulating film 20. Then, using this resist film as a mask, the insulating film 20 is removed by BHF, and contact holes 20a and 20b are formed in the insulating film 20 (see FIG. 11). Subsequently, the resist film is removed.
  • a resist film (not shown) having an opening at a two-dimensional position corresponding to the p-side pad electrode 29 (through wiring 27) and the n-side pad electrode 33 is formed. Then, using this resist film as a mask, the p-side pad electrode 29, the through wiring 27, and the n-side pad electrode 33 which also have a TiZPtZAu force are formed by a lift-off method (see also FIG. 11). At this time, the n-side pad electrode 33 is formed so as to cover the light emitting area l ib. Here, the p-side pad electrode 29 and the through wiring 27 are formed integrally. Subsequently, the resist film is removed. Then, H atmosphere
  • the p-side pad electrode 29 and the through wiring 27 are formed integrally, the present invention is not limited to this, and they may be formed separately.
  • the bump electrode 41 can be obtained by forming solder on the p-side pad electrode 29 and the n-side pad electrode 33 by a plating method, a solder ball mounting method, or a printing method, and performing reflow. Further, the bump electrode 41 is not limited to solder, but may be a conductive resin bump containing a metal such as a conductive bumper such as a gold bump, a nickel bump, or a copper bump.
  • the contact layer 3, the first DBR layer 4, the first clad layer 5, the active layer 6, and the second clad layer Even if the pad layer 7 and the second DBR layer 8 are thinned, the multilayer structure LS (laminated contact layer 3, first DBR layer 4, first clad layer 5, active layer 6, second clad layer 7, and The mechanical strength of the second DBR layer 8) is maintained by the glass substrate 1. Further, unlike the conventional semiconductor light emitting device, a portion where the thickness of the substrate is maintained is not required. Therefore, the semiconductor light emitting device LE1 can be easily downsized.
  • the glass substrate 1 can be bonded to the multilayer structure LS without using any other adhesive.
  • the silicon oxide constituting the film 10 is optically transparent to light generated by the multilayer structure LS, similarly to the glass substrate 1. Therefore, the light emitted from the multilayer structure LS can reach the glass substrate 1 without being absorbed by the adhesive. As a result, it is possible to prevent the light emission output from decreasing.
  • the film 10 is formed on the first main surface 61 of the multilayer structure LS so as to cover the first electrode portion 21 (the p-side electrode 23 and the wiring electrode 25).
  • the surface 10a located on the opposite side is flattened. Therefore, the unevenness due to the first electrode 21 disposed on the first main surface 61 of the multilayer structure LS is eliminated by the film 10. As a result, the glass substrate 1 can be easily and reliably bonded to the first main surface 61 of the multilayer structure LS via the film 10.
  • the first electrode 21 includes a wiring electrode 25, the second electrode 31 includes an n-side pad electrode 33, and the wiring electrode 25 has a multi-layer structure through a through-hole wiring 27 penetrating the multi-layer structure LS. It is electrically connected to the p-side pad electrode 29 arranged on the second main surface 62 of the body LS. As a result, the P-side pad electrode 29 and the n-side pad electrode 33 are arranged on the side opposite to the light emitting surface, and the mounting of the semiconductor light emitting element LE1 is facilitated.
  • the n-side pad electrode 33 (light reflection film) is formed so as to cover 1 lb of the light emitting region, the light reflected by the n-side pad electrode 33 is also emitted from the glass substrate 1. Become. Thereby, the light emission output can be improved.
  • the film 10 is formed on the first main surface 61 of the multilayer structure LS so as to cover the first electrode 21, and the glass substrate 1 is formed on the film 10.
  • the semiconductor substrate 51 is removed.
  • the semiconductor light emitting element LE1 in which the glass substrate 1 is fixed to the multilayer structure LS via the film 10 can be easily manufactured. Since the glass substrate 1 remains even after the semiconductor substrate 51 is removed, the mechanical strength of the multilayer structure LS is maintained by the glass substrate 1 even in the subsequent manufacturing steps. Before bonding the glass substrate 1, the mechanical strength of the multilayer structure LS is maintained by the semiconductor substrate 51.
  • the manufacturing method according to the present embodiment is characterized in that the multilayer structure LS (laminated contact layer 3, first DBR layer 4, first clad layer 5, active layer 6, second clad layer 7, and second DBR layer 8) forming an etching stop layer 53 so as to be located between the semiconductor substrate 51 and the multilayer structure LS before forming (8); and, after removing the semiconductor substrate 51, etching the etching stop layer 53 by wet etching. Removing step. Therefore, an etching solution that can etch the semiconductor substrate 51 and cannot etch the etching stop layer 53 and an etching solution that can etch the etching stop layer 53 and cannot etch the multilayer structure LS are appropriately selected and used. Thus, the semiconductor substrate 51 is removed, and thereafter, only the etching stopper layer 53 can be removed. Therefore, the semiconductor substrate 51 can be reliably and easily removed while leaving the multilayer structure LS.
  • the multilayer structure LS laminated contact layer 3, first DBR layer 4, first clad layer 5, active layer 6, second clad
  • FIG. 12 is a schematic sectional view showing the configuration of the semiconductor light emitting device according to the second embodiment.
  • This semiconductor light emitting device LE2 differs from the semiconductor light emitting device LE1 according to the first embodiment in that a lens portion 72a is formed on the glass substrate 1.
  • the semiconductor light emitting element LE 2 includes a multilayer structure LS and a glass substrate 1.
  • the semiconductor light emitting element LE2 is a back-emitting VCSEL that also emits light on the glass substrate 1 side.
  • the semiconductor light emitting element LE1 is, for example, a light emitting element for short-range optical communication in a wavelength band of 0.85 m.
  • a lens portion 72a that receives light emitted from the multilayer structure LS is formed on the back surface 72 of the glass substrate 1.
  • the other portion 72b in the back surface 72 is higher than the lens portion 72a. That is, the lens portion 72a is recessed from the highest portion 72b in the back surface 72.
  • FIG. 13 is a view for explaining this manufacturing method, and shows a longitudinal section of the semiconductor light emitting device.
  • Steps (1) to (9) are sequentially performed. Steps (1) to (5) are This is the same as steps (1) to (5) in one embodiment, and a description thereof will be omitted.
  • the glass substrate 1 is bonded to the semiconductor substrate 51 on which the multilayer structure LS, the etching stopper layer 53 and the film 10 are formed (see FIG. 13).
  • the bonding method is the same as step (6) in the first embodiment. Specifically, a glass substrate 1 having a lens portion 72a formed on a back surface 72 is provided, and the front surface 71 of the glass substrate 1 is cleaned. Next, the glass substrate 1 and the semiconductor substrate 51 are overlapped so that the cleaned surface 71 and the surface 10a of the film 10 on the semiconductor substrate 51 far from the multilayer structure LS are in contact with each other. Subsequently, the superposed glass substrate 1 and semiconductor substrate 51 are pressurized and heated, and the glass substrate 1 and the film 10 are bonded together by fusing each other. The details of this bonding method are the same as those in the step (6) in the first embodiment.
  • the alignment between the light emitting area l ib on the semiconductor substrate 51 and the lens portion 72a on the glass substrate 1 is performed by providing a marker on the back surface 72 side of the glass substrate 1 and using a double-sided exposure machine. This can be easily performed with the marker as a reference. Note that instead of providing a marker, the outer shape of the lens portion 72a may be used as a marker.
  • Steps (7) to (9) are the same as steps (7) to (9) in the first embodiment, and a description thereof will not be repeated. Through these steps (1) to (9), the semiconductor light emitting device LE2 having the structure shown in FIG. 12 is completed.
  • a multilayer structure LS (the stacked contact layer 3, first DBR layer 4, first clad layer 5, active layer 6, second clad layer 7
  • the mechanical strength of the second DBR layer 8) is maintained by the glass substrate 1, and the miniaturization of the semiconductor light emitting element LE2 is easy.
  • the lens portion 72a is provided on the glass substrate 1. As a result, the directivity of the emitted light can be improved, and parallel light can be formed.
  • the lens portion 72a is formed so as to be recessed from the highest portion 72b in the back surface 72 of the glass substrate 1. For this reason, the glass substrate 1 on which the lens portion 72a is formed can be easily bonded to the multilayer structure LS. In addition, since the lens portion 72a can be processed before bonding, the degree of freedom in lens design is high, such as a lens shape that is less restricted by the processing method.
  • the lens unit 72a includes the multilayer structure LS, the etching stop layer 53, and the film 10. It may be formed after bonding the glass substrate 1 to the semiconductor substrate 51. However, in consideration of the degree of freedom in lens design, it is preferable to bond the glass substrate 1 on which the lens portion 72a is formed in advance to the semiconductor substrate 51.
  • These modified examples are semiconductor light emitting element arrays LE3 to LE6 in which a plurality of multilayer regions 12 including light emitting regions l ib are arranged in parallel. These light emitting element arrays LE3 to LE6 are so-called back emission type.
  • a plurality of multilayer regions 12 are arranged one-dimensionally or two-dimensionally.
  • the n-side pad electrodes 33 are electrically connected to each other.
  • the multilayer structure LS (the stacked contact layer 3, first DBR layer 4, first cladding layer 5, and active layer 6) is the same as in the first and second embodiments described above.
  • the mechanical strength of the second clad layer 7 and the second DBR layer 8) is maintained by the glass substrate 1. Further, since the pitch between the light emitting regions of 1 lb can be narrowed, it is easy to miniaturize the light emitting element arrays LE3 to LE6.
  • FIG. 18 is a schematic diagram showing the configuration of the optical interconnection system.
  • the optical interconnection system 101 is a system for transmitting an optical signal between a plurality of modules (for example, a CPU, an integrated circuit chip, and a memory) Ml and M2, and includes a semiconductor light emitting element LE1, a drive circuit 103, an optical waveguide It includes a substrate 105, a semiconductor light receiving element 107, an amplifier circuit 109, and the like. As the semiconductor light receiving element 107, a back illuminated light receiving element can be used.
  • the module Ml is electrically connected to the drive circuit 103 via a bump electrode.
  • the drive circuit 103 is electrically connected to the semiconductor light emitting element LE1 via the bump electrode 41.
  • the semiconductor light receiving element 107 is electrically connected to an amplifier circuit 109 via a bump electrode.
  • the amplifier circuit 109 is electrically connected to the module M2 via a bump electrode.
  • the electric signal output from the module Ml is sent to the drive circuit 103, and the semiconductor light emission is performed. It is converted into an optical signal by the element LEI.
  • the optical signal from the semiconductor light emitting element LE1 passes through the optical waveguide 105a on the optical waveguide substrate 105 and enters the semiconductor light receiving element 107.
  • the optical signal is converted into an electric signal by the semiconductor light receiving element 107, sent to the amplifier circuit 109, and amplified.
  • the amplified electric signal is sent to the module M2. In this way, the electric signal output from the module Ml is transmitted to the module M2.
  • a semiconductor light emitting element LE2 or a semiconductor light emitting element array LE3 to LE6 may be used!
  • the drive circuit 103, the optical waveguide substrate 105, the semiconductor light receiving element 107, and the amplifier circuit 109 are also arranged so as to form an array.
  • the present invention is not limited to the above-described embodiment.
  • the thickness, material, and the like of the contact layer 3, the first DBR layer 4, the first clad layer 5, the active layer 6, the second clad layer 7, the second DBR layer 8, and the like are not limited to those described above.
  • the configuration of the multilayer structure LS is not limited to the above-described embodiment, and may be any configuration including a plurality of stacked compound semiconductor layers.
  • the present invention can provide a semiconductor light emitting device having sufficient mechanical strength and capable of being miniaturized, and a method for manufacturing the same.

Abstract

　半導体発光素子（ＬＥ１）は、光を生成する多層構造体ＬＳを備える。この多層構造体は、積層された複数の化合物半導体層（３－８）を含み、互いに対向する第１及び第２の主面（６１、６２）を有する。第１の主面上には第１電極（２１）が、第２の主面上には第２電極（３１）が配置されている。第１の主面上には、第１電極を覆うように、酸化シリコンからなる膜（１０）も形成されている。多層構造体によって生成される光に対して光学的に透明なガラス板（１）が、酸化シリコンからなる膜を介して多層構造体に固定されている。

Description

半導体発光素子及びその製造方法
技術分野
[0001] この発明は、半導体発光素子及びその製造方法に関する。
背景技術
[0002] 近年、 CPUの駆動周波数の高速化 (例えば、 10GHz以上）に伴い、システム装置 内及び装置間の信号を光で伝送する光インターコネクション技術が着目されている。 この光インターコネクション技術には、半導体受光素子及び半導体発光素子といった 光半導体素子が用いられる。
[0003] 基板と、基板の一方の主面上に積層された複数の化合物半導体層とを備え、基板 の他方の主面から光を出射する、いわゆる裏面出射型の半導体発光素子が特開平 2— 128481号公報、特開平 10— 200200号公報、及び特開平 11— 46038号公 報に開示されている。これらの半導体発光素子では、下記の目的で、基板のうち発 光領域の下方に位置する部分が部分的に薄くされており、また、当該部分を囲むよう に、基板厚みを維持した部分が形成されている。第 1の目的は、基板の光吸収による 光信号劣化あるいは消失を防ぐことである。第 2の目的は、半導体発光素子を外部 基板の上にワイヤボンディングあるいはバンプボンディングにより実装する際に、半導 体発光素子がダメージを受ける、あるいは破損するのを防ぐことである。
発明の開示
[0004] しかしながら、上述の半導体発光素子では、基板厚みを維持した部分が存在する ことから、半導体発光素子の小型化には限界がある。特に、複数の発光部を併設し て発光素子アレイを形成する場合、発光部間のピッチを狭くすることが困難なため、 発光素子アレイのサイズが大きくならざるを得な 、。
[0005] 本発明は、十分な機械的強度を有し、小型化の可能な半導体発光素子及びその 製造方法を提供することを目的とする。
[0006] 本発明に係る半導体発光素子は、積層された複数の化合物半導体層を含み、互 いに対向する第 1及び第 2の主面を有し、光を生成する多層構造体と、多層構造体 の第 1の主面上に配置された第 1電極と、多層構造体の第 2の主面上に配置された 第 2電極と、第 1電極を覆うように多層構造体の第 1の主面上に形成され、酸化シリコ ンカ なる膜と、多層構造体によって生成される光に対して光学的に透明であり、酸 化シリコン力 なる膜を介して多層構造体に固定されたガラス基板とを備えている。
[0007] 多層構造体に含まれる複数の化合物半導体層を薄くしても、多層構造体の機械的 強度はガラス基板により保たれる。また、上述した先行技術のように、基板厚みを維 持した部分を形成する必要はなぐ素子の小型化が容易である。
[0008] 酸ィ匕シリコンはガラスに融着させることができるので、多層構造体とガラス基板とを、 他に接着剤を用いることなく接着することができる。そのため、多層構造体から出射し た光は、接着剤により吸収されることなくガラス基板に到達し得る。
[0009] 酸ィ匕シリコン力もなる膜は、ガラス基板に接触する平坦面を有していることが好まし い。第 1電極による凹凸が酸ィ匕シリコン力もなる膜によって解消されるので、多層構造 体の第 1の主面に、酸ィ匕シリコン力もなる膜を介して、ガラス基板を容易かつ確実に 接着することができる。
[0010] また、多層構造体は、複数の化合物半導体層として、順次に積層された第 1導電型 のコンタクト層、第 1導電型の第 1分布ブラッグ反射器 (DBR)層、第 1導電型の第 1ク ラッド層、活性層、第 2導電型の第 2クラッド層、及び第 2導電型の第 2DBR層を含ん でいてもよい。多層構造体は、コンタクト層、第 1DBR層、第 1クラッド層、活性層、及 び第 2クラッド層を部分的に含む多層領域と、この多層領域を囲み、絶縁ィヒあるいは 半絶縁化された電流狭窄領域とを有していてもよい。この場合、面発光型の半導体 発光素子を得ることができる。
[0011] 本発明に係る半導体発光素子は、多層構造体の第 2の主面上に配置された第 1パ ッド電極と、多層構造体を貫通する貫通配線とを更に備えていてもよい。第 1電極は 、コンタクト層のうち多層領域に含まれる部分に電気的に接続された配線電極を含み
、この配線電極は、貫通配線を介して第 1パッド電極に電気的に接続されていてもよ い。第 2電極は、第 2DBR層に電気的に接続された第 2パッド電極を含んでいてもよ い。第 1パッド電極及び第 2パッド電極が光出射面とは反対側に配置されることになる ので、半導体発光素子の実装を容易に行うことができる。 [0012] 本発明に係る半導体発光素子は、第 1パッド電極及び第 2パッド電極上にそれぞれ 配置されたバンプ電極を更に備えて 、てもよ 、。
[0013] 多層構造体は、並設された複数の多層領域を有して!/、てもよ 、。
[0014] 本発明に係る半導体発光素子は、第 2DBR層上に設けられ、多層領域を覆う光反 射膜を更に備えていてもよい。光反射膜にて反射された光もガラス基板から出射する ことになるので、発光出力が向上する。
[0015] ガラス基板は、表面及び裏面を有して!/ヽてもよ ヽ。ガラス基板の表面は、酸化シリコ ンカもなる膜に固定されていてもよい。ガラス基板の裏面は、多層構造体から出射す る光を受けるレンズ部を有していてもよい。レンズ部は、ガラス基板の裏面中の最も高 い部分より窪んでいてもよい。
[0016] 本発明に係る半導体発光素子の製造方法は、半導体基板を用意する工程と、光を 生成する多層構造体を半導体基板上に設ける工程であって、多層構造体は、積層さ れた複数の化合物半導体層を含み、互いに対向する第 1および第 2の主面を有して おり、第 2の主面が半導体基板に向けられている工程と、多層構造体の第 1の主面 上に第 1電極を形成する工程と、第 1電極を覆うように、酸ィ匕シリコン力 なる膜を形 成する工程と、多層構造体によって生成される光に対して光学的に透明で、表面及 び裏面を有するガラス基板を用意し、酸ィ匕シリコン力もなる膜をガラス基板の表面に 融着して、多層構造体をガラス基板に固定する工程と、半導体基板を除去する工程 と、多層構造体の第 2の主面上に第 2電極を形成する工程とを備えている。
[0017] この方法では、多層構造体の第 1の主面上において第 1電極を覆うように酸ィ匕シリ コンカもなる膜が形成され、酸ィ匕シリコン力もなる膜がガラス基板に融着された後に、 半導体基板が除去される。これにより、多層構造体の第 1の主面に、酸ィ匕シリコン力 なる膜を介してガラス基板が固定された構造を有する半導体発光素子を容易に製造 することができる。
[0018] 半導体基板が除去された後もガラス基板が存在するので、多層構造体に含まれる 複数の化合物半導体層を薄くしても、多層構造体の機械的強度がガラス基板により 保たれることとなる。また、上述の先行技術のように、基板厚みを維持した部分を形成 する必要はないので、素子の小型化が容易である。なお、多層構造体にガラス基板 を固定する前は、半導体基板により機械的強度が保たれることとなる。
[0019] 酸ィ匕シリコン力もなる膜にガラス基板が融着されるので、多層構造体とガラス基板と を、他に接着剤を用いることなく接着することができる。そのため、多層構造体から出 射した光は、接着剤により吸収されることなくガラス基板に到達し得る。
[0020] 本発明に係る方法は、酸ィ匕シリコン力もなる膜を形成した後、多層構造体をガラス 基板に固定する前に、酸ィ匕シリコン力 なる膜を平坦ィ匕する工程を更に備えていても よい。第 1電極による凹凸が酸ィ匕シリコン力もなる膜によって解消されるので、多層構 造体の第 1の主面に、酸ィ匕シリコン力もなる膜を介して、ガラス基板を容易に接着す ることがでさる。
[0021] 半導体基板を除去する工程は、半導体基板をウエットエッチングにより除去するェ 程を含んでいてもよい。
[0022] 本発明に係る方法は、多層構造体を形成する工程の前に、ウエットエッチングを停 止させるエッチング停止層を半導体基板上に形成する工程と、半導体基板を除去す る工程の後に、エッチング停止層をウエットエッチングにより除去する工程とを更に備 えていてもよい。多層構造体を形成する工程は、エッチング停止層の上に多層構造 体を形成する工程を含んでいてもよい。半導体基板をエッチングでき、かつエツチン グ停止層をエッチングできな 、エッチング液と、エッチング停止層をエッチングでき、 かつ化合物半導体層をエッチングできな 、エッチング液とを適宜選択して用いること で、半導体基板を除去し、その後に、エッチング停止層だけを除去できる。そのため 、多層構造体を残して半導体基板を確実かつ容易に除去できる。
[0023] 多層構造体は、複数の化合物半導体層として、第 1導電型のコンタ外層、第 1導電 型の第 1分布ブラッグ反射器 (DBR)層、第 1導電型の第 1クラッド層、活性層、第 2導 電型の第 2クラッド層、及び第 2導電型の第 2DBR層を含んでいてもよい。多層構造 体を形成する工程は、半導体基板上に第 2DBR層、前記第 2クラッド層、活性層、第 1クラッド層、第 1DBR層、及びコンタクト層を順次に積層する工程を含んでいてもよ い。本発明に係る方法は、多層構造体を形成する工程の後に、コンタクト層、第 1DB R層、第 1クラッド層、活性層、及び第 2クラッド層を部分的に含む多層領域を囲み、 絶縁化あるいは半絶縁化された電流狭窄領域を多層構造体中に形成する工程を更 に備えていてもよい。この場合、面発光型の半導体発光素子が得られる。
[0024] 第 1電極を形成する工程は、電流狭窄領域を形成する工程の後、コンタクト層のう ち多層領域に含まれる部分に電気的に接続された配線電極を形成する工程を含ん でいてもよい。第 2電極を形成する工程は、第 2DBR層に電気的に接続される第 2パ ッド電極を形成する工程を含んでいてもよい。本発明に係る方法は、半導体基板を 除去する工程の後に、多層構造体の第 2の主面上に第 1パッド電極を形成し、この第 1パッド電極と配線電極とを電気的に接続する工程を更に備えていてもよい。第 1パ ッド電極及び第 2パッド電極が光出射面とは反対側に配置されることになるので、半 導体発光素子の実装を容易に行うことができる。
[0025] 第 1パッド電極と配線電極とを電気的に接続する工程は、多層構造体を貫通する 貫通配線を形成し、この貫通配線を介して第 1パッド電極を配線電極に電気的に接 続する工程を含んでいてもよい。この場合、第 1パッド電極を配線電極に確実に電気 的に接続することができる。
[0026] 本発明に係る方法は、第 2DBR層上に、多層領域を覆う光反射膜を形成する工程 を更に備えていてもよい。この場合、光反射膜にて反射された光もガラス基板から出 射することとなるので、発光出力を向上することができる。
[0027] ガラス基板の裏面は、多層構造体から出射する光を受けるレンズ部を有していても よい。この場合、レンズ部により、出射光の指向性を改善したり、平行光を得たりする ことができる。
[0028] レンズ部は、ガラス基板の裏面中の最も高い部分より窪んでいてもよい。この場合、 レンズ部を有するガラス基板を酸ィ匕シリコン力 なる膜に容易に融着することができる 。また、融着前にレンズ部を加工しておけば、レンズの加工方法に制限を受けること が少なぐしたがって、レンズ形状等、レンズ設計の自由度が増す。
[0029] 本発明の理解は、下記の詳細な説明と添付図面によって更に深まる。なお、添付 図面は例示に過ぎず、本発明の範囲を限定することを意図したものではない。
図面の簡単な説明
[0030] [図 1]第 1実施形態に係る半導体発光素子を示す概略平面図である。
[図 2]図 1における II II線に沿った概略断面図である。 [図 3]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 4]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 5]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 6]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 7]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 8]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 9]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 10]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 11]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 12]第 2実施形態に係る半導体発光素子の概略断面図である。
[図 13]第 2実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 14]本実施形態に係る半導体発光素子アレイの概略断面図である。
[図 15]本実施形態に係る半導体発光素子アレイの概略断面図である。
[図 16]本実施形態に係る半導体発光素子アレイを示す概略平面図である。
[図 17]本実施形態に係る半導体発光素子アレイを示す概略平面図である。
[図 18]本実施形態に係る光インターコネクションシステムの構成を示す概略図である 符号の説明
[0031] 1…ガラス基板、 la…レンズ部、 3· ··コンタクト層、 4…第 1DBR層、 5…第 1クラッド 層、 6…活性層、 7…第 2クラッド層、 8…第 2DBR層、 10…酸ィ匕シリコン力もなる膜、 l ib…発光領域、 11a…電流狭窄領域、 12· ··多層領域、 21· ··第 1電極、 23· ··ρ側 電極、 25· ··配線電極、 27· ··貫通配線、 29· "ρ側ノッド電極、 31· ··第 2電極、 33· ··η 側パッド電極、 41· ··バンプ電極、 51· ··半導体基板、 53· ··エッチング停止層、 61· ·· 第 1の主面、 62· ··第 2の主面、 71· ··ガラス基板の表面、 72· ··ガラス基板の裏面、 72 a…レンズ部、 LE1、 LE2…半導体発光素子、 LE3〜LE6"'半導体発光素子アレイ 、 LS…多層構造体、 TH…貫通孔。
発明を実施するための最良の形態
[0032] 本発明の実施形態に係る半導体発光素子について図面を参照して説明する。な お、説明において、同一要素又は同一機能を有する要素には、同一符号を用いるこ ととし、重複する説明は省略する。
[0033] 第 1実施形態
図 1は、第 1実施形態に係る半導体発光素子を示す概略平面図である。図 2は、図 1における II II線に沿った概略断面図である。
[0034] 半導体発光素子 LE1は、多層構造体 LSと、ガラス基板 1とを備えている。この半導 体発光素子 LE1は、ガラス基板 1側力ゝら光を発する裏面出射型の垂直共振器型面 発光レーザ（VCSEL : Vertical Cavity Surface Emitting Laser)である。半導体発光 素子 LEIは、例えば波長帯 0. 85 mの近距離光通信用発光素子である。
[0035] 多層構造体 LSは、順次に積層された p型 (第 1導電型)のコンタクト層 3、 p型の第 1 分布ブラッグ反射器（Distributed Bragg Reflector : DBR)層 4、 p型の第 1クラッド層 5 、活性層 6、 n型 (第 2導電型）の第 2クラッド層 7、及び n型の第 2DBR層 8を含んでい る。この多層構造体 LSには、絶縁ィ匕あるいは半絶縁ィ匕された電流狭窄領域 11aが 形成されている。電流狭窄領域 11aは、コンタクト層 3、第 1DBR層 4、第 1クラッド層 5 、活性層 6、及び第 2クラッド層 7を部分的に含む多層領域 12を囲むように配置され ている。電流狭窄領域 11aは、コンタクト層 3から、第 2クラッド層 7と第 2DBR層 8との 境界付近にまで及んで 、る。
[0036] 多層構造体 LSは、互いに対向する第 1の主面 61及び第 2の主面 62を有している。
多層構造体 LSは、電圧が印加されることにより光を生成し、その光を裏面 (光出射面 ) 62から出射する。多層構造体 LSの第 1及び第 2の主面 61及び 62上には、それぞ れ絶縁膜 19、 20が形成されている。絶縁膜 19、 20は、例えば SiNからなり、厚みが
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0. 2 μ m程度である。
[0037] 多層構造体 LSでは、活性層 6を挟む第 1DBR層 4と第 2DBR層 8とによって垂直共 振器が構成される。また、多層構造体 LSでは、電流狭窄領域 11aによって、活性層 6へ供給される電流が狭窄され、発光する領域が制限される。すなわち、多層構造体 LSにおいて電流狭窄領域 11aの内側に位置する多層領域 12のうち、主に、第 1DB R層 4と第 2DBR層 8とで挟まれる第 1クラッド層 5、活性層 6及び第 2クラッド層 7が発 光領域 1 lbとして機能することとなる。 [0038] 多層構造体 LSの第 1の主面 61上には、第 1電極 21が配置されている。第 1電極 2 1は、 p側電極 (アノード） 23と、配線電極 25とを含んでいる。 p側電極 23は、絶縁膜 1 9に形成されたコンタクトホール 19aを通って、コンタクト層 3のうち電流狭窄領域 11a の内側に位置する領域と電気的に接続されている。 p側電極 23は、 CrZAuの積層 体からなり、その厚みは 1. O /z m程度である。なお、 p側電極 23は、発光領域 libか らの光を遮らないように配置されている。配線電極 25は、 p側電極 23に電気的に接 続されるように、絶縁膜 19の上に配置されている。配線電極 25は、 TiZPtZAuの 積層体力 なり、その厚みは 1. 程度である。
[0039] 多層構造体 LSには、第 1の主面 61から第 2の主面 62に貫通する孔 THが形成され ている。貫通孔 THを画成する多層構造体 LSの壁面上にも、絶縁膜 20が形成され ている。貫通孔 TH内には、絶縁膜 20の内側に貫通配線 27が設けられている。貫通 配線 27の一端部 27aは、絶縁膜 20に形成されたコンタクトホール 20aを通って、配 線電極 25に電気的に接続されて!ヽる。
[0040] 多層構造体 LSの第 2の主面 62上には、 p側パッド電極 29 (第 1パッド電極）と、第 2 電極 31が配置されている。 p側パッド電極 29は、 TiZPtZAuの積層体力 なり、そ の厚みは 2 /z m程度である。 p側パッド電極 29は、貫通配線 27を覆うように形成され 、貫通配線 27のうち端部 27aの反対側に位置する端部 27bに電気的に接続されて いる。 p側パッド電極 29の上には、バンプ電極 41が配置される。アノード側の電極の 取り出しは、コンタクト層 3、 p側電極 23、配線電極 25、貫通配線 27、 p側パッド電極 29及びバンプ電極 41により実現される。
[0041] 第 2電極 31は、 n側パッド電極 33 (第 2パッド電極）を含んでいる。この n側パッド電 極 33は、絶縁膜 20に形成されたコンタクトホール 20bを通って、第 2DBR層 8に電気 的に接続されている。したがって、力ソード側の電極の取り出しは、 n側パッド電極 33 及びバンプ電極 41により実現される。 n側パッド電極 33は、 TiZPtZAuの積層体か らなり、その厚みは 2 μ m程度である。 n側パッド電極 33の上には、 p側パッド電極 29 と同じぐバンプ電極 41が配置される。
[0042] n側パッド電極 33の一部分は、電流狭窄領域 11aの内側に位置する多層領域 12と 、その多層領域 12に含まれる発光領域 libとを覆っており、その部分は光反射膜と して機能する。なお、 n側パッド電極 33とは別に光反射膜を設けてもよい。
[0043] 多層構造体 LSの第 1の主面 61上には、第 1電極 21 (p側電極 23及び配線電極 25 )を覆うように膜 10が形成されている。膜 10は、酸化シリコン (SiO )からなり、発光領
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域 l ibで生成される光に対して光学的に透明である。膜 10のうち多層構造体 LSと反 対側の面 10aは、平坦化されている。膜 10の厚みは、 3〜： LO /z m程度である。
[0044] ガラス基板 1は、膜 10の面 10aに接触して貼り合わされている。ガラス基板 1は、そ の厚みが 0. 3mm程度であり、出射光に対して光学的に透明である。
[0045] コンタクト層 3は、化合物半導体層であって、例えばキャリア濃度が 1 X 1019/cm3 程度の GaAsからなる。コンタクト層 3の厚みは 0. 2 m程度である。なお、コンタクト 層 3は、バッファ層としても機能する。
[0046] 第 1DBR層 4は、組成が異なる複数の化合物半導体層を交互に積層した構造を有 するミラー層である。本実施形態において、第 1DBR層 4は、ノンドープの AlAs層上 に、キャリア濃度が l X 1018Zcm3程度の AlGaAs (Al組成 0. 9)層とキャリア濃度が 1 X 1018Zcm3程度の AlGaAs (A1組成 0. 2)層とが交互に 20層ずつ積層されること により構成されている。 AlAs層の厚みは 0. 1 μ m程度である。各 AlGaAs (A1組成 0 . 9)層の厚みは 0. 04 m程度であり、各 AlGaAs (A1組成 0. 2)層の厚みは 0. 02 μ m程度である。
[0047] 第 1クラッド層 5は、化合物半導体層であって、例えばキャリア濃度が 1 X 1018/cm 3程度の AlGaAsからなる。第 1クラッド層 5の厚みは 0.： L m程度である。
[0048] 活性層 6は、異なる化合物半導体層が交互に積層された構造を有する多重量子井 戸（MQW: Multiple Quantum Well)活性層である。本実施形態において、活性層 6 は、 AlGaAs層と GaAs層とが交互に 3層ずつ積層されることにより構成されている。 各 AlGaAs層の厚みは 0. 1 μ m程度であり、各 GaAs層の厚みは 0. 05 μ m程度で ある。
[0049] 第 2クラッド層 7は、化合物半導体層であって、例えばキャリア濃度が 1 X 1018/cm 3程度の AlGaAsからなる。第 2クラッド層 7の厚みは 0.： L m程度である。
[0050] 第 2DBR層 8は、第 1DBR層 4と同じぐ組成が異なる複数の化合物半導体層を交 互に積層した構造を有するミラー層である。本実施形態において、第 2DBR層 8は、 キャリア濃度が 1 X 1018Zcm3程度の AlGaAs (Al組成 0. 9)層とキャリア濃度が 1 X 1018Zcm3程度の AlGaAs (Al組成 0. 2)層とが交互に 30層ずつ積層され、その上 にノンドープの GaAs層が積層されることにより構成されている。各 AlGaAs (A1組成 0. 9)層の厚みは 0. 04 m程度であり、各 AlGaAs (A1組成 0. 2)層の厚みは 0. 0 2 μ m程度である。 GaAs層はバッファ層として機能し、その厚みは 0. 01 μ m程度で ある。
[0051] 二つのバンプ電極 41を介して n側パッド電極 33及び p側パッド電極 29間に十分な 電圧が印加され、発光素子 LE1中に電流が流れると、発光領域 l ibで光が生成され ることとなる。
[0052] 以下では、半導体発光素子 LE1の製造方法について、図 3〜図 11を参照して説 明する。図 3〜図 11は、この製造方法を説明するための図であり、半導体発光素子 L E1の縦断面を示している。本製造方法では、以下の工程（1)〜（9)を順次に実行す る。
[0053] 工程（1)
まず、半導体基板 51を用意する。半導体基板 51は、例えば、その厚みが 300〜5 00 μ mであり、キャリア濃度が 1 X 1018Zcm3程度の n型 GaAsからなる。半導体基板 51の一方の主面 (表面） 81上に、有機金属化学気相蒸着 (MOCVD)法又は分子 線成長（MBE)法等により、エッチング停止層 53、 n型の第 2DBR層 8、 n型の第 2ク ラッド層 7、活性層 6、 p型の第 1クラッド層 5、 p型の第 1DBR層 4、及び p型のコンタク ト層 3を順次に成長させて、積層する（図 3参照)。
[0054] エッチング停止層 53は、ノンドープの AlGaAs (A1糸且成 0. 5)からなり、その厚みは 1. O /z m程度である。エッチング停止層 53は、半導体基板 51と第 2DBR層 8との間 に位置するよう〖こ形成されることとなる。エッチング停止層 53の A1組成比は 0. 4以上 とするのが好ましい。 A1組成比が 0. 4以上の AlGaAsは、後述する GaAsをエツチン グする際に使用されるエッチング液によってエッチングされにくいためである。
[0055] この工程（1)により、多層構造体 LS及びエッチング停止層 53が半導体基板 51の 表面 81上に形成されることとなる。
[0056] 工程（2) 次に、コンタクト層 3 (多層構造体 LS)上にレジスト膜 55を形成する。レジスト膜 55 は、電流狭窄領域 11aに対応する 2次元位置に開口を有するようにパターユングされ る。レジスト膜 55の形成は、フォトリソグラフィ法を用いることができる。その後、パター ユングされたレジスト膜 55をマスクとして使用し、イオン注入装置によってプロトン (H +)を多層構造体 LSに打ち込む。プロトンは、第 2クラッド層 7と第 2DBR層 8との境界 付近まで打ち込まれる。プロトンが打ち込まれた領域は半絶縁ィ匕し、その結果、電流 狭窄領域 11aが形成されることとなる（図 4参照)。なお、プロトンの代わりに、酸素ィ オン (02_)や鉄イオン (Fe3+)を用いてもよい。この後、レジスト膜 55を除去する。
[0057] 工程（3)
次に、プラズマ化学気相蒸着（Plasma Chemical Vapor Deposition : PCVD)法によ り、コンタクト層 3 (多層構造体 LS)の表面に SiN力もなる絶縁膜 19を形成する。次
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いで、 p側電極 23に対応する位置に開口を有するレジスト膜（図示せず)を絶縁膜 19 上に形成する。このレジスト膜をマスクとして使用し、ノ ッファードフッ酸 (BHF)を用 いて絶縁膜 19の一部を除去することにより、コンタクトホール 19aを形成する（図 5参 照)。続いて、レジスト膜を除去する。
[0058] 次に、コンタクトホール 19aに対応する二次元位置に開口を有するレジスト膜（図示 せず)を絶縁膜 19上に再度形成する。そして、コンタクトホール 19aの形成によって 露出したコンタクト層 3上に、このレジスト膜をマスクとして使用する蒸着とリフトオフ法 とによって、 CrZAuの積層体力ゝらなる p側電極 23を形成する（図 5参照)。続いて、レ ジスト膜を除去する。
[0059] 工程（4)
次に、配線電極 25に対応する 2次元位置に開口を有するレジスト膜（図示せず)を 形成する。そして、このレジスト膜をマスクとして使用し、リフトオフ法により、 Ti/Pt/ Auからなる配線電極 25を形成する（図 6参照)。続いて、レジスト膜を除去する。その 後、 H雰囲気下でシンタリングを行う。
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[0060] 工程（5)
次に、第 1電極 21 (p側電極 23及び配線電極 25)を覆うように多層構造体 LSの第 1 の主面 61上に膜 10を形成して平坦ィ匕する（図 7参照)。ここでは、膜 10のうち多層構 造体 LSの反対側に位置する面 10aが、多層構造体 LS及び半導体基板 51を含む構 造体の表面として、平坦化されることとなる。膜 10は、 PCVD法又は塗布法を用いて 形成することができる。なお、ここで言う「平坦」とは、必ずしも凹凸が全く存在しないこ とを意味するものではない。後述する工程 (6)において膜 10を介してガラス基板 1と 半導体基板 51とを重ね合わせ、両者を加圧及び加熱することにより、ガラス基板 1の 表面と膜 10の面 10aとが互いに接触した状態でガラス基板 1と膜 10とが融着するの であれば、僅かな凹凸が存在していてもよい。
[0061] 工程（6)
次に、多層構造体 LS、エッチング停止層 53及び膜 10が形成された半導体基板 5 1にガラス基板 1を接着する（図 8参照)。まず、ガラス基板 1を用意し、当該ガラス基 板 1の一方の主面 (表面） 71を清浄化する。次に、ガラス基板 1の清浄ィ匕された表面 71と膜 10の面 10aとが接触するように、ガラス基板 1と半導体基板 51とを重ね合わせ る。続いて、重ね合わせたガラス基板 1と半導体基板 51を加圧及び加熱し、ガラス基 板 1と膜 10とを互いに融着させて貼り合わせる。
[0062] 具体的には、重ね合わせたガラス基板 1と半導体基板 51にカ卩える圧力は約 98kPa であり、加熱温度は 500〜700°Cが好ましい。半導体基板 51上の最上膜 10は酸ィ匕 シリコンより成るので、このような条件で加圧及び加熱を行うことにより、膜 10の面 10a がガラス基板 1の表面 71に融着し、多層構造体 LS及び半導体基板 51がガラス基板 1に固定される。
[0063] なお、この貼り合わせ工程を実施するに際しては、ガラス基板 1の表面 71ば力りで はなぐ膜 10の面 10aも清浄であることが望ましい。そのためには、例えば、膜 10を 形成した PCVD装置力 半導体基板 51を取り出した直後に融着作業を行うなどのェ 夫をするとよい。
[0064] また、使用するガラス基板は、 GaAsの熱膨張係数に近 、熱膨張係数を有すること が好ましい。これにより、加熱後の冷却工程において、熱膨張係数の差により半導体 基板 51とガラス基板 1との間に生じる応力を極力、低減でき、応力に起因する接着強 度の低下及び結晶欠陥の発生を最小限に抑えることができる。
[0065] 工程（7) 次に、半導体基板 51を除去する。ガラス基板 1に多層構造体 LS及び半導体基板 5 1が固定された後には、半導体基板 51のうちガラス基板 1の反対側に位置する主面 、すなわち裏面 82が露出している。この工程では、半導体基板 51の裏面 82側から エッチングを行 、、半導体基板 51及びエッチング停止層 53を除去する（図 9参照)。
[0066] 具体的には、まず、エッチング停止層 53に対しエッチング速度の遅 、エッチング液 を用いて、半導体基板 51を除去する。続けて、エッチング停止層 53をエッチングす ることができ、かつ第 2DBR層 8の GaAs層に対してエッチング速度の遅 、エッチング 液を用いて、エッチング停止層 53を除去する。これにより、多層構造体 LSを搭載す るガラス基板 1が得られる。
[0067] 使用するエッチング液としては、アンモニア水 (NH OH)と過酸化水素水（H O )と
4 2 2 の混合溶液 (NH OH水： H O水 = 1 : 5)、及び塩酸 (HC1)が好ましい。まず、貼り
4 2 2
合わされたガラス基板 1と半導体基板 51とを NH OH水と H O水との混合溶液に浸
4 2 2
す。これにより、半導体基板 51は裏面側よりエッチングされていく。エッチングが進み 、半導体基板 51が除去されてしまうと、エッチング液中でエッチング停止層 53が露 出する。エッチング停止層 53(A1 Ga As)は、このエッチング液に対する耐性が
0. 5 0. 5
高いので、エッチング速度が非常に遅くなる。したがって、エッチング停止層 53が露 出したときにエッチングは自動的に停止する。このようにして、まず、半導体基板 51が 除去される。
[0068] 続いて、エッチング停止層 53及び多層構造体 LS等が残ったガラス基板 1を NH O
4
Hと H Oとの混合溶液から取り出し、水洗、乾燥した後に、塩酸 (HC1)液に浸す。ェ
2 2
ツチング速度を速くするために HC1液を予め 50°C程度に加熱しておくことが好ましい 。 GaAsは HC1ではほとんどエッチングされないので、今度はエッチング停止層 53の みがエッチングされ、第 2DBR層 8の GaAs層が露出したときにエッチングが自動的 に停止する。このようにして、エッチング停止層 53が除去される。なお、エッチングの 代わりに、化学機械研磨 (CMP)によって半導体基板 51及びエッチング停止層 53を 除去してちょい。
[0069] 工程（8)
次に、第 2DBR層 8 (多層構造体 LS)上にレジスト膜 (図示せず)を形成する。この レジスト膜は、貫通孔 THを形成する予定の 2次元位置に開口を有する。このレジスト 膜をマスクとして使用し、配線電極 25が露出するまで、多層構造体 LS及び絶縁膜 1 9をエッチング（ウエットエッチング)する。これにより、貫通孔 THが形成される（図 10 参照)。使用するエッチング液としては、過酸ィ匕水素水及び塩酸 (HC1)が好ましい。 続いて、レジスト膜を除去する。
[0070] 次に、 PCVD法により、第 2DBR層 8 (多層構造体 LS)の表面に SiN力 なる絶縁
X
膜 20を形成する（同じく図 10参照)。これにより、貫通孔 THを画成する多層構造体 L Sの壁面上にも絶縁膜 20が形成されることとなる。
[0071] 工程（9)
次に、絶縁膜 20の上に、貫通配線 27及び n側パッド電極 33に対応する 2次元位置 にそれぞれ開口を有するレジスト膜 (図示せず)を形成する。そして、このレジスト膜を マスクとして使用し、絶縁膜 20を BHFにより除去し、絶縁膜 20にコンタクトホール 20 a及び 20bを形成する（図 11参照)。続いて、レジスト膜を除去する。
[0072] 次に、 p側パッド電極 29 (貫通配線 27)及び n側パッド電極 33に対応する 2次元位 置に開口を有するレジスト膜（図示せず)を形成する。そして、このレジスト膜をマスク として使用して、リフトオフ法により、 TiZPtZAu力もなる p側パッド電極 29、貫通配 線 27及び n側パッド電極 33を形成する（同じく図 11参照)。このとき、 n側パッド電極 33は、発光領域 l ibを覆うように形成される。ここで、 p側パッド電極 29と貫通配線 2 7とは一体に形成されることとなる。続いて、レジスト膜を除去する。その後、 H雰囲
2 気下でシンタリングを行う。なお、 p側パッド電極 29と貫通配線 27とを一体に形成して いるが、これに限られることなぐそれぞれ別体に形成するようにしてもよい。
[0073] これらの工程（1)〜（9)により、図 1及び図 2に示された構造の半導体発光素子 LE 1が完成する。
[0074] なお、バンプ電極 41は、メツキ法、半田ボール搭載法や印刷法で p側パッド電極 29 及び n側パッド電極 33に半田を形成し、リフローを行うことによって得ることができる。 また、バンプ電極 41は半田に限られるものではなぐ金バンプ、ニッケルバンプ、銅 バンプでもよぐ導電性フイラ一等の金属を含む導電性榭脂バンプでもよい。
[0075] 本実施形態では、コンタクト層 3、第 1DBR層 4、第 1クラッド層 5、活性層 6、第 2クラ ッド層 7、及び第 2DBR層 8を薄くしても、多層構造体 LS (積層されたコンタクト層 3、 第 1DBR層 4、第 1クラッド層 5、活性層 6、第 2クラッド層 7、及び第 2DBR層 8)の機 械的強度がガラス基板 1によって保たれる。また、従来の半導体発光素子のように、 基板厚みを維持した部分を必要としな! ヽので、半導体発光素子 LE1の小型化が容 易である。
[0076] 多層構造体 LSは膜 10を介してガラス基板 1に固定されるので、他に接着剤を用い ることなく多層構造体 LSにガラス基板 1を接着することができる。膜 10を構成する酸 化シリコンは、ガラス基板 1と同様に、多層構造体 LSで生成される光に対して光学的 に透明である。そのため、多層構造体 LSから出射した光は、接着剤によって吸収さ れることなくガラス基板 1に到達することができる。この結果、発光出力が低下するの を防ぐことができる。
[0077] 膜 10は、多層構造体 LSの第 1の主面 61上において第 1電極部 21 (p側電極 23及 び配線電極 25)を覆うように形成されており、多層構造体 LSの反対側に位置する面 10aは平坦ィ匕されている。このため、多層構造体 LSの第 1の主面 61上に配置された 第 1電極 21による凹凸が膜 10により解消される。この結果、多層構造体 LSの第 1の 主面 61に膜 10を介してガラス基板 1を容易かつ確実に接着することができる。
[0078] 第 1電極 21は配線電極 25を含み、第 2電極 31は n側パッド電極 33を含んでおり、 配線電極 25は、多層構造体 LSを貫通する貫通配線 27を介して、多層構造体 LSの 第 2の主面 62上に配置された p側パッド電極 29に電気的に接続されている。これに より、 P側パッド電極 29及び n側パッド電極 33が光出射面の反対側に配置されること となり、半導体発光素子 LE1の実装が容易になる。
[0079] n側パッド電極 33 (光反射膜)が発光領域 1 lbを覆うように形成されて!ヽるので、 n 側パッド電極 33にて反射された光もガラス基板 1から出射することとなる。これにより、 発光出力を向上することができる。
[0080] また、本実施形態に係る製造方法では、多層構造体 LSの第 1の主面 61上に、第 1 電極 21を覆うように膜 10が形成され、この膜 10にガラス基板 1が貼り合わせられた後 、半導体基板 51が除去される。これにより、多層構造体 LSに膜 10を介してガラス基 板 1が固定された半導体発光素子 LE1を容易に製造することができる。 [0081] 半導体基板 51が除去された後もガラス基板 1は残るので、その後の製造工程にお いても、多層構造体 LSの機械的強度がガラス基板 1によって保たれる。なお、ガラス 基板 1を接着する前は、半導体基板 51によって多層構造体 LSの機械的強度が保た れる。
[0082] 本実施形態に係る製造方法は、多層構造体 LS (積層されたコンタクト層 3、第 1DB R層 4、第 1クラッド層 5、活性層 6、第 2クラッド層 7、及び第 2DBR層 8)を形成する前 に、エッチング停止層 53を半導体基板 51と多層構造体 LSとの間に位置するように 形成する工程と、半導体基板 51を除去した後に、エッチング停止層 53をウエットエツ チングにより除去する工程とを備えている。したがって、半導体基板 51をエッチング でき、かつエッチング停止層 53をエッチングできないエッチング液と、エッチング停止 層 53をエッチングでき、かつ多層構造体 LSをエッチングできな 、エッチング液とを適 宜選択して用いることで、半導体基板 51を除去し、その後に、エッチング停止層 53 だけを除去できる。そのため、多層構造体 LSを残して半導体基板 51を確実かつ容 易に除去できる。
[0083] 第 2実施形態
図 12は、第 2実施形態に係る半導体発光素子の構成を示す概略断面図である。こ の半導体発光素子 LE2は、ガラス基板 1にレンズ部 72aが形成されている点で、第 1 実施形態に係る半導体発光素子 LE 1と相違する。
[0084] 半導体発光素子 LE2は、多層構造体 LSと、ガラス基板 1とを備えている。この半導 体発光素子 LE2は、ガラス基板 1側力も光を発する裏面出射型の VCSELである。 半導体発光素子 LE1は、例えば波長帯 0. 85 mの近距離光通信用発光素子であ る。
[0085] ガラス基板 1の裏面 72には、多層構造体 LSから出射した光を受けるレンズ部 72a が形成されている。裏面 72中の他の部分 72bは、レンズ部 72aよりも高い。すなわち 、このレンズ部 72aは、裏面 72中の最も高い部分 72bよりも窪んでいる。
[0086] 次に、図 13を参照しながら半導体発光素子 LE2の製造方法を説明する。図 13は、 この製造方法を説明するための図であり、半導体発光素子の縦断面を示している。
[0087] 本製造方法では、以下の工程（1)〜（9)を順次に実行する。工程（1)〜（5)は、第 1実施形態における工程（1)〜（5)と同じであり、説明を省略する。
[0088] 工程（6)
次に、多層構造体 LS、エッチング停止層 53及び膜 10が形成された半導体基板 5 1にガラス基板 1を接着する（図 13参照)。接着方法は、第 1実施形態における工程（ 6)と同様である。具体的には、裏面 72にレンズ部 72aが形成されたガラス基板 1を用 意し、ガラス基板 1の表面 71を清浄化する。次に、清浄化された表面 71と、半導体基 板 51上の膜 10のうち多層構造体 LSから遠い側の面 10aとが接触するように、ガラス 基板 1と半導体基板 51とを重ね合わせる。続いて、重ね合わせたガラス基板 1と半導 体基板 51を加圧及び加熱し、ガラス基板 1と膜 10とを互いに融着させて貼り合わせ る。この接着方法の詳細は、第 1実施形態における工程 (6)と同じである。
[0089] 半導体基板 51上の発光領域 l ibとガラス基板 1上のレンズ部 72aとの位置合わせ は、ガラス基板 1の裏面 72側にマーカを付与し、両面露光機を用いることで、付与し たマーカを基準として容易に行うことができる。なお、マーカを付与する代わりに、レ ンズ部 72aの外形をマーカとして利用してもよい。
[0090] 工程（7)〜（9)は、第 1実施形態における工程（7)〜（9)と同じであり、ここでの説 明を省略する。これらの工程（1)〜（9)により、図 12に示される構造の半導体発光素 子 LE2が完成する。
[0091] 本実施形態では、上述した第 1実施形態と同じぐ多層構造体 LS (積層されたコン タクト層 3、第 1DBR層 4、第 1クラッド層 5、活性層 6、第 2クラッド層 7、及び第 2DBR 層 8)の機械的強度がガラス基板 1により保たれると共に、半導体発光素子 LE2の小 型化が容易である。
[0092] さらに、本実施形態では、ガラス基板 1にレンズ部 72aが設けられている。これにより 、出射光の指向性を改善したり、平行光を形成したりすることができる。
[0093] レンズ部 72aは、ガラス基板 1の裏面 72中の最も高い部分 72bより窪んで形成され ている。このため、レンズ部 72aが形成されたガラス基板 1を多層構造体 LSに容易に 接着することができる。また、接着前にレンズ部 72aを加工できるので、加工方法に 制限を受けることが少なぐレンズ形状等、レンズ設計の自由度が高い。
[0094] なお、レンズ部 72aは、多層構造体 LS、エッチング停止層 53及び膜 10を搭載する 半導体基板 51にガラス基板 1を接着した後に形成してもよい。しカゝしながら、レンズ 設計の自由度を考慮すると、レンズ部 72aが予め形成されたガラス基板 1を半導体基 板 51に接着することが好ましい。
[0095] 次に、図 14〜図 17を参照しながら、本実施形態の変形例を説明する。これらの変 形例は、発光領域 l ibを含む多層領域 12が複数並設された半導体発光素子アレイ LE3〜LE6である。これらの発光素子アレイ LE3〜LE6は、いわゆる裏面出射型で ある。
[0096] 発光素子アレイ LE3〜LE6では、図 14〜図 17にそれぞれ示されるように、複数の 多層領域 12が 1次元もしくは 2次元的に配列されている。発光素子アレイ LE3〜LE 6では、 n側パッド電極 33同士が互いに電気的に接続されている。
[0097] 発光素子アレイ LE3〜LE6では、上述した第 1及び第 2実施形態と同じぐ多層構 造体 LS (積層されたコンタクト層 3、第 1DBR層 4、第 1クラッド層 5、活性層 6、第 2ク ラッド層 7、及び第 2DBR層 8)の機械的強度がガラス基板 1により保たれる。また、発 光領域 1 lb間のピッチを狭くすることができるので、発光素子アレイ LE3〜LE6の小 型化が容易である。
[0098] 次に、図 18を参照して、上述した半導体発光素子 (または半導体発光素子アレイ） を用いた光インターコネクションシステムについて説明する。図 18は、光インターコネ クシヨンシステムの構成を示す概略図である。
[0099] 光インターコネクションシステム 101は、複数のモジュール（例えば、 CPU、集積回 路チップ、メモリー） Ml及び M2間で光信号を伝送するシステムであり、半導体発光 素子 LE1、駆動回路 103、光導波路基板 105、半導体受光素子 107、増幅回路 10 9等を含んでいる。半導体受光素子 107には、裏面入射型の受光素子を用いること ができる。モジュール Mlは、バンプ電極を介して駆動回路 103に電気的に接続され ている。駆動回路 103は、バンプ電極 41を介して半導体発光素子 LE1に電気的に 接続されている。半導体受光素子 107は、バンプ電極を介して増幅回路 109に電気 的に接続されている。増幅回路 109は、バンプ電極を介してモジュール M2に電気 的に接続されている。
[0100] モジュール Mlから出力された電気信号は、駆動回路 103に送られ、半導体発光 素子 LEIによって光信号に変換される。半導体発光素子 LE1からの光信号は、光導 波路基板 105上の光導波路 105aを通り、半導体受光素子 107に入射する。光信号 は、半導体受光素子 107によって電気信号に変換され、増幅回路 109に送られて増 幅される。増幅された電気信号は、モジュール M2に送られる。このようにして、モジュ ール Mlから出力された電気信号力 モジュール M2に伝送されることとなる。
[0101] なお、半導体発光素子 LE1の代わりに、半導体発光素子 LE2あるいは半導体発 光素子アレイ LE3〜LE6を用いてもよ!、。半導体発光素子アレイ LE3〜LE6を用い る場合、駆動回路 103、光導波路基板 105、半導体受光素子 107及び増幅回路 10 9もアレイを成すよう〖こ配列されることとなる。
[0102] 本発明は、前述した実施形態に限定されるものではない。例えば、コンタクト層 3、 第 1DBR層 4、第 1クラッド層 5、活性層 6、第 2クラッド層 7、及び第 2DBR層 8等の厚 み、材料等は、上述したものに限られない。また、多層構造体 LSの構成も、上述した 実施形態に限られるものではなぐ積層された複数の化合物半導体層を含むもので あればよい。
[0103] 上述した発明から明らかなように、本発明の実施形態には様々な方法で変形をカロ えてもよい。このような変形は、本発明の範囲力も逸脱するものではなぐ当業者にと つては明らかなように、このような変形は、すべて下記の特許請求の範囲内に含まれ るように意図されている。
産業上の利用可能性
[0104] 本発明は、十分な機械的強度を有し、小型化の可能な半導体発光素子及びその 製造方法を提供することができる。

Claims

請求の範囲
[1] 積層された複数の化合物半導体層を含み、互いに対向する第 1及び第 2の主面を 有し、光を生成する多層構造体と、
前記多層構造体の前記第 1の主面上に配置された第 1電極と、
前記多層構造体の前記第 2の主面上に配置された第 2電極と、
前記第 1電極を覆うように前記多層構造体の前記第 1の主面上に形成され、酸ィ匕シ リコンカ なる膜と、
前記多層構造体によって生成される前記光に対して光学的に透明であり、前記酸 化シリコン力 なる膜を介して前記多層構造体に固定されたガラス基板と、 を備える半導体発光素子。
[2] 前記酸ィ匕シリコン力もなる膜は、前記ガラス基板に接触する平坦面を有している、 請求項 1に記載の半導体発光素子。
[3] 前記多層構造体は、前記複数の化合物半導体層として、順次に積層された第 1導 電型のコンタ外層、前記第 1導電型の第 1分布ブラッグ反射器 (DBR)層、前記第 1 導電型の第 ラッド層、活性層、第 2導電型の第 2クラッド層、及び前記第 2導電型 の第 2DBR層を含み、
前記多層構造体は、前記コンタクト層、前記第 1DBR層、前記第 1クラッド層、前記 活性層、及び前記第 2クラッド層を部分的に含む多層領域と、この多層領域を囲み、 絶縁化あるいは半絶縁化された電流狭窄領域とを有して!/ヽる、
請求項 1または 2に記載の半導体発光素子。
[4] 前記多層構造体の前記第 2の主面上に配置された第 1パッド電極と、
前記多層構造体を貫通する貫通配線と、
を更に備え、
前記第 1電極は、前記コンタクト層のうち前記多層領域に含まれる部分に電気的に 接続された配線電極を含み、この配線電極は、前記貫通配線を介して前記第 1パッ ド電極に電気的に接続されており、
前記第 2電極は、前記第 2DBR層に電気的に接続された第 2パッド電極を含んで いる、 請求項 3に記載の半導体発光素子。
[5] 前記第 1パッド電極及び前記第 2パッド電極上にそれぞれ配置されたバンプ電極を 更に備える請求項 4に記載の半導体発光素子。
[6] 前記多層構造体は、並設された複数の前記多層領域を有している、請求項 3に記 載の半導体発光素子。
[7] 前記第 2DBR層上に設けられ、前記多層領域を覆う光反射膜を更に備える請求項
3〜6の 、ずれかに記載の半導体発光素子。
[8] 前記ガラス基板は、表面及び裏面を有しており、 前記ガラス基板の前記表面は、 前記酸ィ匕シリコン力 なる膜に固定されており、
前記ガラス基板の前記裏面は、前記多層構造体から出射する光を受けるレンズ部 を有している、
請求項 1〜7のいずれかに記載の半導体発光素子。
[9] 前記レンズ部は、前記ガラス基板の前記裏面中の最も高 、部分より窪んで 、る、請 求項 8に記載の半導体発光素子。
[10] 半導体基板を用意する工程と、
光を生成する多層構造体を前記半導体基板上に設ける工程であって、前記多層 構造体は、積層された複数の化合物半導体層を含み、互いに対向する第 1および第 2の主面を有しており、前記第 2の主面が前記半導体基板に向けられており、 前記多層構造体の前記第 1の主面上に第 1電極を形成する工程と、
前記第 1電極を覆うように、酸ィ匕シリコンカゝらなる膜を形成する工程と、
前記多層構造体によって生成される前記光に対して光学的に透明で、表面及び裏 面を有するガラス基板を用意し、前記酸ィ匕シリコン力 なる膜を前記ガラス基板の前 記表面に融着して、前記多層構造体を前記ガラス基板に固定する工程と、
前記半導体基板を除去する工程と、
前記多層構造体の前記第 2の主面上に第 2電極を形成する工程と、
を備える半導体発光素子の製造方法。
[11] 前記酸ィ匕シリコン力 なる膜を形成した後、前記多層構造体を前記ガラス基板に固 定する前に、前記酸ィ匕シリコン力もなる膜を平坦ィ匕する工程を更に備える請求項 10 に記載の半導体発光素子の製造方法。
[12] 前記半導体基板を除去する前記工程は、前記半導体基板をウエットエッチングによ り除去する工程を含んでいる、請求項 10または 11に記載の半導体発光素子の製造 方法。
[13] 前記多層構造体を形成する前記工程の前に、上記ウエットエッチングを停止させる エッチング停止層を前記半導体基板上に形成する工程と、
前記半導体基板を除去する前記工程の後に、前記エッチング停止層をウエットエツ チングにより除去する工程と、
を更に備え、
前記多層構造体を形成する前記工程は、前記エッチング停止層の上に前記多層構 造体を形成する工程を含んでいる、請求項 12に記載の半導体発光素子の製造方法
[14] 前記多層構造体は、前記複数の化合物半導体層として、第 1導電型のコンタ外層 、前記第 1導電型の第 1分布ブラッグ反射器 (DBR)層、前記第 1導電型の第 1クラッ ド層、活性層、第 2導電型の第 2クラッド層、及び前記第 2導電型の第 2DBR層を含 んでおり、
前記多層構造体を形成する前記工程は、前記半導体基板上に前記第 2DBR層、 前記第 2クラッド層、前記活性層、前記第 1クラッド層、前記第 1DBR層、及び前記コ ンタクト層を順次に積層する工程を含んでおり、
前記多層構造体を形成する前記工程の後に、前記コンタクト層、前記第 1DBR層、 前記第 1クラッド層、前記活性層、及び前記第 2クラッド層を部分的に含む多層領域 を囲み、絶縁ィ匕あるいは半絶縁化された電流狭窄領域を前記多層構造体中に形成 する工程を更に備える請求項 10〜13のいずれかに記載の半導体発光素子の製造 方法。
[15] 前記第 1電極を形成する工程は、前記電流狭窄領域を形成する前記工程の後、前 記コンタクト層のうち前記多層領域に含まれる部分に電気的に接続された配線電極 を形成する工程を含んでおり、
前記第 2電極を形成する工程は、前記第 2DBR層に電気的に接続される第 2パッド 電極を形成する工程を含んでおり、
前記半導体基板を除去する前記工程の後に、前記多層構造体の前記第 2の主面 上に第 1パッド電極を形成し、この第 1パッド電極と前記配線電極とを電気的に接続 する工程を更に備える請求項 14に記載の半導体発光素子の製造方法。
[16] 前記第 1パッド電極と前記配線電極とを電気的に接続する前記工程は、前記多層 構造体を貫通する貫通配線を形成し、この貫通配線を介して前記第 1パッド電極を 前記配線電極に電気的に接続する工程を含んで!/ヽる、請求項 15に記載の半導体 発光素子の製造方法。
[17] 前記第 2DBR層上に、前記多層領域を覆う光反射膜を形成する工程を更に備える 請求項 14〜17のいずれかに記載の半導体発光素子の製造方法。
[18] 前記ガラス基板の前記裏面は、前記多層構造体から出射する光を受けるレンズ部 を有している、請求項 10〜17のいずれかに記載の半導体発光素子の製造方法。
[19] 前記レンズ部は、前記ガラス基板の前記裏面中の最も高い部分より窪んでいる、請 求項 18に記載の半導体発光素子の製造方法。
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