JP2007317687A - 光素子ウェハ、並びに、光素子チップおよびその製造方法 - Google Patents

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Abstract

【課題】光素子ウェハに関して、静電破壊を防止して、信頼性の向上を図る。
【解決手段】本発明に係る光素子ウェハ４００は，複数のチップ領域４２０と、複数の接続部１２０，１２１，１２８と、を含み、チップ領域４２０は、第１導電型の第１半導体層と、第１半導体層の上方に形成され、発光または受光する光学層と、光学層の上方に形成された第２導電型の第２半導体層と、第１半導体層と電気的に接続された第１電極１０７と、第２半導体層と電気的に接続された第２電極１０９と、を含み、接続部１２０，１２１，１２８は、隣り合うチップ領域４２０の第１電極１０７同士、または、第２電極１０９同士、または、第１電極１０７と第２電極１０９を短絡させている。
【選択図】図１

Description

本発明は、光素子ウェハ、並びに、光素子チップおよびその製造方法に関する。
面発光型半導体レーザなどの光素子は、素子自体の静電破壊耐圧が低いため、製造プロセスにおいて、機械または作業者から加えられた静電気によって素子がダメージを受けることがある。通常、製造プロセスでは、静電気を除去するためにさまざまな対策が施されるが、それらの対策には限界がある。
例えば、特開２００４−６５４８号公報には、絶縁膜と、金属膜とを積層して容量素子を構成し、この容量素子が耐圧素子となる技術が開示されている。この場合、絶縁膜および金属膜を積層するため、所望の容量素子を形成しようとすると積層時間が長時間に及ぶ場合がある。
特開２００４−６５４８号公報
本発明の目的は、光素子ウェハ、並びに、光素子チップおよびその製造方法に関して、静電破壊を防止して、信頼性の向上を図ることにある。
本発明に係る光素子ウェハは、
複数のチップ領域と、
一または複数の接続部と、を含み、
前記チップ領域は、
第１導電型の第１半導体層と、
前記第１半導体層の上方に形成され、発光または受光する光学層と、
前記光学層の上方に形成された第２導電型の第２半導体層と、
前記第１半導体層と電気的に接続された第１電極と、
前記第２半導体層と電気的に接続された第２電極と、を含み、
前記接続部は、隣り合う前記チップ領域の前記第１電極同士、または、前記第２電極同士、または、前記第１電極と前記第２電極を短絡させている。
この光素子ウェハでは、前記接続部は、電流の逃げ場となることができる。即ち、各前記チップ領域内の光学部（後述する）に静電破壊が起こるような電圧が印加されると、電流は、前記接続部や他の前記チップ領域の電極などを流れて分散されることができる。これにより、光素子チップの製造プロセスにおける光学部の静電破壊を抑制することができるため、この光素子ウェハによれば、信頼性の向上を図ることができる。
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に形成された他の特定のもの（以下「Ｂ」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂが形成されているような場合と、Ａ上に他のものを介してＢが形成されているような場合とが含まれるものとして、「上方」という文言を用いている。
本発明に係る光素子ウェハにおいて、
前記チップ領域以外の領域である非チップ領域を有し、
前記非チップ領域は、少なくとも１つの前記チップ領域内の前記第１電極と前記第２電極を短絡させる非チップ領域接続部を有することができる。
本発明に係る光素子ウェハにおいて、
前記接続部は複数であり、
複数の前記接続部は、
隣り合う前記チップ領域の前記第１電極同士を短絡させる第１接続部と、
隣り合う前記チップ領域の前記第２電極同士を短絡させる第２接続部と、
隣り合う前記チップ領域の前記第１電極と前記第２電極を短絡させる第３接続部と、を含むことができる。
本発明に係る光素子ウェハにおいて、
面発光型半導体レーザウェハであり、
前記第１半導体層および前記第２半導体層は、分布ブラッグ反射型ミラーであり、
前記光学層は、活性層であることができる。
本発明に係る光素子ウェハにおいて、
フォトダイオードウェハであり、
前記光学層は、光吸収層であることができる。
なお、本発明において、「光吸収層」とは、空乏層を含む概念である。
本発明に係る光素子チップは、
光素子チップであって、
第１導電型の第１半導体層と、
前記第１半導体層の上方に形成され、発光または受光する光学層と、
前記光学層の上方に形成された第２導電型の第２半導体層と、
前記第１半導体層と電気的に接続された第１電極と、
前記第２半導体層と電気的に接続された第２電極と、
前記第１電極および前記第２電極のうちの少なくとも一方から突出して、前記光素子チップの端まで延びる一または複数の導電部と、を含む。
本発明に係る光素子チップにおいて、
前記導電部は、
前記第１電極のパッド部から突出して、前記光素子チップの端まで延びる第１導電部と、
前記第２電極のパッド部から突出して、前記光素子チップの端まで延びる第２導電部と、を含むことができる。
本発明に係る光素子チップにおいて、
前記光素子チップの平面形状は、矩形であり、
前記第１導電部は、
前記矩形の一辺に平行な第１方向に沿って形成された第１方向第１導電部と、
前記第１方向に直交する第２方向に沿って形成された第２方向第１導電部と、を含み、
前記第２導電部は、
前記第１方向に沿って形成された第１方向第２導電部と、
前記第２方向に沿って形成された第２方向第２導電部と、を含むことができる。
本発明に係る光素子チップの製造方法は、
基板の上方に第１導電型の第１半導体層を形成する工程、該第１半導体層の上方に発光または受光する光学層を形成する工程、該光学層の上方に第２導電型の第２半導体層を形成する工程、該第１半導体層と電気的に接続されるように第１電極を形成する工程、および、該第２半導体層と電気的に接続されるように第２電極を形成する工程を含む、複数のチップ領域を形成する工程と、
隣り合う前記チップ領域の前記第１電極同士、または、前記第２電極同士、または、前記第１電極と前記第２電極を短絡させるように一または複数の接続部を形成して光素子ウェハを形成する工程と、
前記光素子ウェハをダイシングして、前記接続部を切断する工程と、を含む。
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
１． まず、本実施形態に係る光素子ウェハ４００について説明する。
図１は、光素子ウェハ４００を模式的に示す平面図であり、図２は、図１のII−II線断面図である。なお、ここでは光素子ウェハ４００が面発光型半導体レーザウェハである場合について説明する。
光素子ウェハ４００は、複数のチップ領域４２０と、接続部１２０，１２１，１２８と、チップ領域４２０以外の領域（非チップ領域）４４０と、を含むことができる。なお、図１には、便宜上、４つのチップ領域４２０を記載してあるが、チップ領域４２０の数は特に限定されるわけではない。
各チップ領域４２０は、基板１０１と、光学部（発光部）１４０と、絶縁層１１０と、第１電極１０７と、第２電極１０９と、を含むことができる。チップ領域４２０の平面形状は、例えば図１に示すような矩形などである。
基板１０１としては、例えば第１導電型（例えばｎ型）ＧａＡｓ基板などを用いることができる。光学部１４０は、基板１０１上に形成されている。光学部１４０は、第１導電型（ｎ型）の第１半導体層１０２と、第１半導体層１０２の上に形成され、発光する光学層１０３と、光学層１０３の上に形成された第２導電型（例えばｐ型）の第２半導体層１０４と、第２半導体層１０４の上に形成されたコンタクト層１０６と、を含むことができる。具体的には、第１半導体層１０２は、例えば、ｎ型Ａｌ０．９Ｇａ０．１Ａｓ層とｎ型Ａｌ０．１５Ｇａ０．８５Ａｓ層とを交互に積層した４０ペアの分布ブラッグ反射型（ＤＢＲ）ミラーである。光学層１０３は、例えば、ＧａＡｓウェル層とＡｌ０．３Ｇａ０．７Ａｓバリア層とから構成される量子井戸構造を３層重ねた多重量子井戸（ＭＱＷ）構造を有する活性層である。第２半導体層１０４は、例えば、ｐ型Ａｌ０．９Ｇａ０．１Ａｓ層とｐ型Ａｌ０．１５Ｇａ０．８５Ａｓ層とを交互に積層した２５ペアのＤＢＲミラーである。第１半導体層１０２、光学層１０３、および第２半導体層１０４は、共振器であることができる。なお、第１半導体層１０２、光学層１０３、および第２半導体層１０４を構成する各層の組成および層数は特に限定されるわけではない。ｐ型の第２半導体層１０４、不純物がドーピングされていない光学層１０３、およびｎ型の第１半導体層１０２により、ｐｉｎダイオードが構成される。
コンタクト層１０６は、例えば、第２導電型（ｐ型）ＧａＡｓ層である。例えば、コンタクト層１０６、第２半導体層１０４、および光学層１０３は、柱状の半導体堆積体（以下「柱状部」という）１３０を構成することができる。柱状部１３０の平面形状は、例えば円形などである。
また、図２に示すように、例えば、第２半導体層１０４を構成する層のうちの少なくとも１層を酸化狭窄層１０５とすることができる。酸化狭窄層１０５は、光学層１０３に近い領域に形成されている。酸化狭窄層１０５としては、例えば、ＡｌＧａＡｓ層を酸化したものなどを用いることができる。酸化狭窄層１０５は、開口部を有する絶縁層である。酸化狭窄層１０５はリング状に形成されている。
第１半導体層１０２の上面上には、第１電極１０７が形成されている。第１電極１０７は、第１半導体層１０２と電気的に接続されている。第１電極１０７は、電極パッドとして外部の配線等と接続される。第１電極１０７の平面形状は、例えば図１に示すような円形などである。
コンタクト層１０６および絶縁層１１０の上には、第２電極１０９が形成されている。第２電極１０９は、コンタクト層１０６を介して第２半導体層１０４と電気的に接続されている。第２電極１０９は、図１に示すように、接触部１０９ａと、引き出し部１０９ｂと、パッド部１０９ｃと、を含むことができる。第２電極１０９は、接触部１０９ａにおいてコンタクト層１０６と接触している。第２電極１０９の接触部１０９ａの平面形状は、例えば図１に示すようなリング形状などである。接触部１０９ａは、柱状部１３０上に開口部１８０を有する。開口部１８０によって、コンタクト層１０６の上面上に接触部１０９ａの設けられていない領域が形成される。この領域が、レーザ光の出射面１０８である。出射面１０８の形状は、例えば図１に示すような円形などである。第２電極１０９の引き出し部１０９ｂは、接触部１０９ａとパッド部１０９ｃとを接続している。引き出し部１０９ｂの平面形状は、例えば図１に示すような直線状などである。第２電極１０９のパッド部１０９ｃは、電極パッドとして外部の配線等と接続される。パッド部１０９ｃの平面形状は、例えば図１に示すような円形などである。
絶縁層１１０は、第１半導体層１０２の上に形成されている。絶縁層１１０は、柱状部１３０を取り囲むように形成されている。絶縁層１１０の上には、第２電極１０９の引き出し部１０９ｂおよびパッド部１０９ｃが形成されている。絶縁層１１０は、第２電極１０９と第１半導体層１０２とを電気的に分離している。
接続部１２０は、例えば、隣り合うチップ領域４２０の第１電極１０７同士を短絡させていることができる。あるいは、接続部１２１は、例えば、隣り合うチップ領域４２０の第２電極１０９同士を短絡させていることができる。あるいは、接続部１２８は、例えば、隣り合うチップ領域４２０の第１電極１０７と第２電極１０９を短絡させていることができる。図示の例では、複数の接続部は、隣り合うチップ領域４２０の第１電極１０７同士を短絡させる第１接続部１２０と、隣り合うチップ領域４２０の第２電極１０９同士を短絡させる第２接続部１２１と、隣り合うチップ領域４２０の第１電極１０７と第２電極１０９を短絡させる第３接続部１２８と、を含むことができる。
第１接続部１２０は、例えば図１に示すように、チップ領域４２０の一辺に平行な第１方向（Ｘ方向）に沿って形成されている。第１接続部１２０は、例えばＸ方向に隣り合って配列されたチップ領域４２０における第１電極１０７同士を接続している。第１接続部１２０は、例えば、チップ領域４２０の第１電極１０７の周縁部からＸ方向に突出して、Ｘ方向に隣接する他のチップ領域４２０の第１電極１０７の周縁部まで、Ｘ方向に沿って延びて設けられている。第１接続部１２０は、第１半導体層１０２の上に形成されている。第１接続部１２０は、例えば、第１電極１０７に乗り上げて形成されることができる。即ち、第１接続部１２０の両方の端部は、例えば、第１電極１０７の上に形成されることができる。
第２接続部１２１は、例えば図１に示すように、Ｘ方向に沿って形成されている。第２接続部１２１は、例えばＸ方向に隣り合って配列されたチップ領域４２０における第２電極１０９同士を接続している。第２接続部１２１は、例えば、チップ領域４２０の第２電極１０９のパッド部１０９ｃの周縁部からＸ方向に突出して、Ｘ方向に隣接する他のチップ領域４２０の第２電極１０９のパッド部１０９ｃの周縁部まで、Ｘ方向に沿って延びて設けられている。第２接続部１２１は、絶縁層１１０の上に形成されている。第２接続部１２１は、例えば、第２電極１０９に乗り上げて形成されることができる。即ち、第２接続部１２１の両方の端部は、第２電極１０９の上に形成されることができる。
第３接続部１２８は、例えば図１に示すように、Ｙ方向に沿って形成されている。第３接続部１２８は、例えばＹ方向に隣り合って配列されたチップ領域４２０における第１電極１０７と第２電極１０９のパッド部１０９ｃを接続している。第３接続部１２８は、例えば、チップ領域４２０の第１電極１０７の周縁部からＹ方向に突出して、Ｙ方向に隣接する他のチップ領域４２０の第２電極１０９のパッド部１０９ｃの周縁部まで、Ｙ方向に沿って延びて設けられている。第３接続部１２８は、図２に示すように、絶縁層１１０および第１半導体層１０２の上に形成されている。第３接続部１２８は、例えば、第１電極１０７および第２電極１０９に乗り上げて形成されることができる。即ち、第３接続部１２８の一方の端部は、第１電極１０７の上に形成され、他方の端部は、第２電極１０９の上に形成されることができる。第３接続部１２８は、例えば図１に示すように、平面視において、第１電極１０７のパッド部と第２電極１０９のパッド部１０９ｃとの間の最短経路に形成されていることができる。これにより、必要最小限の第３接続部１２８で、隣り合うチップ領域の第１電極１０７と第２電極１０９を短絡させることができる。なお、同様に、平面視において、上述した第１接続部１２０を隣り合うチップ領域の第１電極１０７同士の間の最短経路に形成することもでき、上述した第２接続部１２１を隣り合うチップ領域の第２電極１０９同士の間の最短経路に形成することもできる。
接続部は、一または複数であり、図示の例では複数である。各接続部１２０，１２１，１２８の平面形状は、例えば図１に示すような１本の直線状などであるが、例えば複数本の直線状などであることもできる。各接続部の平面形状は特に限定されず、例えば１本または複数本の曲線状などであっても良い。各接続部の構成材料、位置、長さ、幅、厚さなどは、適宜選択されることができる。接続部は、例えば第１電極１０７および第２電極１０９と異なる材料からなることができる。具体的には、第１電極１０７および第２電極１０９として例えば金（Ａｕ）などを用いる場合、接続部１２０としては例えばアルミニウム（Ａｌ）などを用いることができる。なお、接続部１２０は、例えば第１電極１０７および第２電極１０９のうちの少なくとも一方と同じ材料からなることもできる。
非チップ領域４４０は、少なくとも一つのチップ領域４２０内の第１電極１０７と第２電極１０９を短絡させる非チップ領域接続部１２６を有する。即ち、非チップ領域接続部１２６は、各チップ領域４２０内の第１電極１０７および第２電極１０９であって、少なくとも一組の第１電極１０７および第２電極１０９を短絡させている。非チップ領域接続部１２６の平面形状は、例えば図１に示すような櫛型などである。非チップ領域接続部１２６は、例えば、第２方向（Ｙ方向）に延在する主軸部１２６ａと、主軸部１２６ａから分岐して第２方向（Ｘ方向）に延在する分岐部１２６ｂと、を含む。主軸部１２６ａおよび分岐部１２６ｂの平面形状は、例えば図１に示すような直線状などである。図１には、便宜上、４本の分岐部１２６ｂを記載してあるが、分岐部１２６ｂの数は特に限定されるわけではない。
非チップ領域４４０と隣接するチップ領域４２０には、例えば図１に示すように、第１電極１０７と非チップ領域接続部１２６とを接続する引き出し導電部１２７が形成されている。また、非チップ領域４４０と隣接するチップ領域４２０には、例えば、第２電極１０９と非チップ領域接続部１２６とを接続する引き出し導電部１２７が形成されている。引き出し導電部１２７は、例えば、非チップ領域接続部１２６の分岐部１２６ｂと連続して一体的に形成されている。引き出し導電部１２７の平面形状は、例えば図１に示すような直線状などである。
非チップ領域接続部１２６は、引き出し導電部１２７と接続されることにより、各チップ領域４２０内の第１電極１０７と第２電極１０９を短絡させることができる。図示の例では、非チップ領域接続部１２６は、各電極１０７，１０９を結ぶ接続部１２０，１２１，１２８を介して、各チップ領域４２０内の第１電極１０７と第２電極１０９をすべて短絡させている。
２． 次に、本実施形態に係る光素子ウェハ４００の製造方法、並びに、本実施形態に係る光素子チップの製造方法およびその製造方法により得られる光素子チップ１００の一例について、図面を参照しながら説明する。
図３〜図５は、図１および図２に示す本実施形態の光素子ウェハ４００の一製造工程を模式的に示す断面図であり、それぞれ図２に示す断面図に対応している。また、図６は、本実施形態に係る光素子チップの製造方法により得られる光素子チップ１００を模式的に示す平面図であり、図７は、図６のVII−VII線断面図である。なお、ここでは光素子ウェハ４００が面発光型半導体レーザウェハであって、光素子チップ１００が面発光型半導体レーザチップである場合について説明する。
（１）まず、図３に示すように、基板１０１として、例えばｎ型ＧａＡｓ基板を用意する。次に、基板１０１の上に、組成を変調させながらエピタキシャル成長させることにより、半導体多層膜１５０を形成する。半導体多層膜１５０は、第１半導体層１０２、光学層１０３、第２半導体層１０４、およびコンタクト層１０６を構成する半導体層を順に積層したものである。なお、第２半導体層１０４を成長させる際に、光学層１０３近傍の少なくとも１層を、後に酸化されて酸化狭窄層１０５となる層とすることができる。酸化狭窄層１０５となる層としては、例えば、Ａｌ組成が０．９５以上のＡｌＧａＡｓ層などを用いることができる。
（２）次に、図４に示すように、半導体多層膜１５０をパターニングし、所望の形状の第１半導体層１０２、光学層１０３、第２半導体層１０４、およびコンタクト層１０６を形成する。これにより、柱状部１３０が形成される。半導体多層膜１５０のパターニングは、例えばリソグラフィ技術およびエッチング技術等を用いて行われることができる。
次に、例えば４００℃程度の水蒸気雰囲気中に、上記工程によって柱状部１３０が形成された基板１０１を投入することにより、前述の酸化狭窄層１０５となる層を側面から酸化して、酸化狭窄層１０５を形成する。
（３）次に、図５に示すように、第１半導体層１０２上に、柱状部１３０を取り囲むように絶縁層１１０を形成する。まず、例えばスピンコート法等を用いて全面にポリイミド樹脂等からなる絶縁層を形成する。次に、例えばＣＭＰ法等を用いて柱状部１３０の上面を露出させる。次に、例えばリソグラフィ技術およびエッチング技術等を用いて絶縁層をパターニングする。このようにして所望の形状の絶縁層１１０を形成することができる。
次に、第１電極１０７および第２電極１０９を形成する。これらの電極は、例えば、真空蒸着法およびリフトオフ法の組み合わせ等により、所望の形状に形成されることができる。なお、各電極を形成する順番は、特に限定されない。
（４）以上の工程により、図１および図２に示すように、本実施形態のチップ領域４２０が形成される。
（５）次に、図１および図２に示すように、隣り合うチップ領域４２０の第１電極１０７同士、または、第２電極１０９同士、または、第１電極１０７と第２電極１０９を短絡させるように接続部１２０，１２１，１２８を形成する。接続部１２０，１２１，１２８は、例えば、真空蒸着法およびリフトオフ法の組み合わせ等により、所望の形状に形成されることができる。なお、第１電極１０７および第２電極１０９のうちの少なくとも一方と同じ材料を用いて接続部１２０，１２１，１２８を形成する場合には、これらを同一の製造工程で形成することが可能である。
（６）以上の工程により、図１および図２に示すように、本実施形態の光素子ウェハ４００が得られる。
（７）次に、光素子ウェハ４００をスクライブライン４１０に沿って切り分けて（ダイシングして）、光素子ウェハ４００に設けられている接続部１２０，１２１，１２８を切断する。
（８）以上の工程により、図６および図７に示すように、本実施形態の光素子チップ１００が得られる。図６は、光素子チップ１００を模式的に示す平面図であり、図７は、図６のVII−VII線断面図である。
光素子チップ１００は、基板１０１と、光学部（発光部）１４０と、絶縁層１１０と、第１電極１０７と、第２電極１０９と、第１電極１０７および第２電極１０９のうちの少なくとも一方のパッド部から突出して、光素子チップ１００の端まで延びる導電部１２２，１３２，１２３，１２４，１３４，１２５と、を含むことができる。光素子チップ１００の平面形状は、例えば図１に示すような矩形などである。
導電部は、一または複数であり、図示の例では複数である。図示の例では、導電部は、第１電極１０７のパッド部の周縁部から突出して、光素子チップ１００の端まで延びる第１導電部１２２，１３２，１２３を有することができる。第１導電部は、光素子チップ１００の一辺に平行な第１方向（Ｘ方向）に沿って形成された第１方向第１導電部１２２，１３２と、第１方向に直交する第２方向（Ｙ方向）に沿って形成された第２方向第１導電部１２３と、を含むことができる。第１方向第１導電部は、第１方向の一方の方向（Ｘ方向の正方向）に沿って形成された第１正方向第１導電部１２２と、第１方向の他方の方向（Ｘ方向の負方向）に沿って形成された第１負方向第１導電部１３２と、を含むことができる。第１正方向第１導電部１２２と第１負方向第１導電部１３２は、第１電極１０７のパッド部の周縁部から、逆方向に突出している。第１方向第１導電部１２２，１３２は、上述した光素子ウェハ４００の第１接続部１２０を切断して得られたものであり、第２方向第１導電部１２３は、光素子ウェハ４００の第３接続部１２８を切断して得られたものである。
また、図示の例では、導電部は、第２電極１０９のパッド部１０９ｃの周縁部から突出して、光素子チップ１００の端まで延びる第２導電部１２４，１３４，１２５を有することができる。第２導電部は、第１方向に沿って形成された第１方向第２導電部１２４，１３４と、第２方向に沿って形成された第２方向第２導電部１２５と、を含むことができる。第１方向第２導電部は、第１方向の一方の方向（Ｘ方向の正方向）に沿って形成された第１正方向第２導電部１２４と、第１方向の他方の方向（Ｘ方向の負方向）に沿って形成された第１負方向第２導電部１３４と、を含むことができる。第１正方向第２導電部１２４と第１負方向第２導電部１３４は、第２電極１０９のパッド部１０９ｃの周縁部から、逆方向に突出している。第１方向第２導電部１２４，１３４は、上述した光素子ウェハ４００の第２接続部１２１を切断して得られたものであり、第２方向第２導電部１２５は、光素子ウェハ４００の第３接続部１２８を切断して得られたものである。
第２方向第１導電部１２３は、例えば図６に示すように、第１電極１０７のパッド部と光素子チップ１００の端との間の最短経路に形成されていることができる。同様に、第２方向第２導電部１２５は、例えば図６に示すように、第２電極１０９のパッド部１０９ｃと光素子チップ１００の端との間の最短経路に形成されていることができる。第２方向第１導電部１２３と第２方向第２導電部１２５は、各電極１０７，１０９のパッド部の周縁部から、逆方向に突出している。なお、上述した第１正方向第１導電部１２２や第１負方向第１導電部１３２を第１電極１０７のパッド部と光素子チップ１００の端との間の最短経路に形成することもできる。また、上述した第１正方向第２導電部１２４や第１負方向第２導電部１３４を第２電極１０９のパッド部１０９ｃと光素子チップ１００の端との間の最短経路に形成することもできる。
３． 次に、本実施形態の変形例について説明する。なお、上述した実施例と異なる点について説明し、同様の点については説明を省略する。
図１および図２に示す光素子ウェハ４００の例（以下「光素子ウェハ４００の例」という）では、光素子ウェハ４００が面発光型半導体レーザウェハである場合について説明したが、本発明は、その他の発光素子ウェハ（例えば半導体ＬＥＤウェハや有機ＬＥＤウェハ、端面発光型半導体レーザウェハなど）に適用されることができる。
また、本発明は、受光素子ウェハ（例えばｐｉｎ型フォトダイオード（ＰＤ）ウェハ、ｐｎ型ＰＤウェハ、アバランシェ型ＰＤウェハ、ＭＳＭ型ＰＤウェハなど）に適用されることもできる。例えば、図８は、光素子ウェハ２００がｐｉｎ型ＰＤウェハである例を模式的に示す断面図である。
光素子ウェハ２００は、図８に示すように、光素子ウェハ４００の例の光学部（発光部）１４０に換えて、光学部（受光部）２４０を有することができる。光学部２４０は、第１導電型（例えばｎ型）の第１半導体層２０２と、第１半導体層２０２の上に形成された光学層２０３と、光学層２０３の上に形成された第２導電型（例えばｐ型）の第２半導体層２０４と、第２半導体層２０４の上に形成されたコンタクト層１０６と、を含むことができる。具体的には、第１半導体層２０２は、例えばｎ型ＧａＡｓ層からなる。光学層２０３は、例えば不純物が導入されていないＧａＡｓ層からなる光吸収層である。第２半導体層２０４は、例えばｐ型ＧａＡｓ層からなる。第１半導体層２０２、光学層２０３、および第２半導体層２０４は、ｐｉｎ型ＰＤとして機能することができる。光素子ウェハ２００では、光素子ウェハ４００の例の出射面１０８に換えて、光の入射面２０８が形成される。
また、本発明は、例えば、上述した光学部（発光部）１４０と光学部（受光部）２４０とを積層した光素子ウェハ（例えば、モニタＰＤ付きの面発光型半導体レーザウェハなど）にも適用されることができる。
また、光素子ウェハ４００の例では、各チップ領域４２０内の第１電極１０７と第２電極１０９を短絡させる場合について説明したが、例えば各チップ領域４２０内の第１電極１０７と第２電極１０９を短絡させないことができる。この変形例では、例えば図９に示すように、非チップ領域４４０に非チップ領域接続部１２６を設けず、引き出し導電部１２７を設けないことができる。なお、図９は、この変形例に係る光素子ウェハ４００を模式的に示す平面図である。
また、上述した変形例に係る光素子ウェハをダイシングして得られる光素子チップは、本実施形態に係る光素子チップの変形例である。
なお、上述した変形例は一例であって、これらに限定されるわけではない。
５． 本実施形態に係る光素子ウェハ４００では、光学部１４０に静電破壊が起こるような電圧が印加されても、図１に示すように、光学部１４０に接続された電極１０７，１０９を短絡させているため、光学部１４０に電流が流れるのを防ぐことができる。即ち、電流は、例えば、接続部１２０，１２１，１２８、引き出し導電部１２７、および非チップ領域接続部１２６に流れる。これにより、光素子チップの製造プロセスにおける光学部１４０の静電破壊を防止できるため、本実施形態によれば、光素子ウェハ４００や光素子チップ１００の信頼性の向上を図ることができる。
また、本実施形態では、光素子チップ１００を完成させる前に、接続部１２０，１２１，１２８は切断される。これにより、完成した光素子チップ１００における光学部１４０を正常に動作させることができる。
また、光素子ウェハ４００の接続部１２０，１２１，１２８の数を多くすることによって、より多くの光学部１４０の静電破壊を防止することができる。
また、例えば、図９に示す光素子ウェハ４００の変形例のように、各チップ領域４２０内の第１電極１０７と第２電極１０９を短絡させない場合には、接続部１２０，１２１，１２８は、電流の逃げ場となることができる。即ち、各チップ領域４２０内の光学部１４０に静電破壊が起こるような電圧が印加されると、電流は、接続部１２０，１２１，１２８や他のチップ領域４２０の電極１０７，１０９などを流れて分散されることができる。これにより、光素子チップの製造プロセスにおける光学部１４０の静電破壊を抑制することができる。
また、同様に、本実施形態に係る光素子チップ１００における導電部１２２，１３２，１２３，１２４，１３４，１２５は、電流の逃げ場となることができる。即ち、光素子チップ１００の光学部１４０に静電破壊が起こるような電圧が印加されると、電流は、導電部１２２，１３２，１２３，１２４，１３４，１２５などを流れて分散されることができる。これにより、光素子チップの実装プロセス等における光学部１４０の静電破壊を抑制することができる。
また、本実施形態に係る光素子チップ１００の製造方法では、例えば、第１電極１０７および第２電極１０９と異なる材料を用いて接続部１２０，１２１，１２８を形成することができる。これにより、例えば、第１電極１０７や第２電極１０９の構成材料に比べて、光素子ウェハのダイシング工程において切断されやすい材料を選択して接続部１２０，１２１，１２８を形成することができる。
また、本実施形態に係る光素子チップ１００の製造方法では、例えば、第１電極１０７および第２電極１０９と同じ材料を用いて接続部１２０，１２１，１２８を形成することができる。これにより、これらを同一の製造工程で形成することができる。この場合、既存の光素子チップの電極の製造プロセスにおけるリソグラフィ工程のマスクパターンを変更するだけで、本実施形態に係る光素子チップ１００を形成することができる。
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
例えば、エピタキシャルリフトオフ（ＥＬＯ）法などを用いる場合、光素子ウェハ４００や光素子チップ１００の基板１０１は切り離されることができる。即ち、光素子ウェハ４００や光素子チップ１００は、基板１０１を有しないことができる。
本実施形態に係る光素子ウェハを模式的に示す平面図。 本実施形態に係る光素子ウェハを模式的に示す断面図。 本実施形態に係る光素子ウェハの一製造工程を模式的に示す断面図。 本実施形態に係る光素子ウェハの一製造工程を模式的に示す断面図。 本実施形態に係る光素子ウェハの一製造工程を模式的に示す断面図。 本実施形態に係る光素子チップを模式的に示す平面図。 本実施形態に係る光素子チップを模式的に示す断面図。 本実施形態に係る光素子チップの変形例を模式的に示す断面図。 本実施形態に係る光素子ウェハの変形例を模式的に示す平面図。
符号の説明
１００ 光素子チップ、１０１ 基板、１０２ 第１半導体層、１０３ 光学層、１０４ 第２半導体層、１０５ 酸化狭窄層、１０６ コンタクト層、１０７ 第１電極、１０８ 出射面、１０９ 第２電極、１１０ 絶縁層、１２０ 第１接続部、１２１ 第２接続部、１２２ 第１正方向第１導電部、１２３ 第２方向第１導電部、１２４ 第１正方向第２導電部、１２５ 第２方向第２導電部、１２６ 非チップ領域接続部、１２７ 引き出し導電部、１２８ 第３接続部、１３０ 柱状部、１３２ 第１負方向第１導電部、１３４ 第１負方向第２導電部、１４０ 光学部、１５０ 半導体多層膜、１８０ 開口部、２００ 光素子ウェハ、２０２ 第１半導体層、２０３ 光学層、２０４ 第２半導体層、２０８ 入射面、２４０ 光学部、４００ 光素子ウェハ、４１０ スクライブライン、４２０ チップ領域，４４０ 非チップ領域

Claims (9)

  1. 複数のチップ領域と、
    一または複数の接続部と、を含み、
    前記チップ領域は、
    第１導電型の第１半導体層と、
    前記第１半導体層の上方に形成され、発光または受光する光学層と、
    前記光学層の上方に形成された第２導電型の第２半導体層と、
    前記第１半導体層と電気的に接続された第１電極と、
    前記第２半導体層と電気的に接続された第２電極と、を含み、
    前記接続部は、隣り合う前記チップ領域の前記第１電極同士、または、前記第２電極同士、または、前記第１電極と前記第２電極を短絡させている、光素子ウェハ。
  2. 請求項１において、
    前記チップ領域以外の領域である非チップ領域を有し、
    前記非チップ領域は、少なくとも１つの前記チップ領域内の前記第１電極と前記第２電極を短絡させる非チップ領域接続部を有する、光素子ウェハ。
  3. 請求項１または２において、
    前記接続部は複数であり、
    複数の前記接続部は、
    隣り合う前記チップ領域の前記第１電極同士を短絡させる第１接続部と、
    隣り合う前記チップ領域の前記第２電極同士を短絡させる第２接続部と、
    隣り合う前記チップ領域の前記第１電極と前記第２電極を短絡させる第３接続部と、を含む、光素子ウェハ。
  4. 請求項１乃至３のいずれかにおいて、
    面発光型半導体レーザウェハであり、
    前記第１半導体層および前記第２半導体層は、分布ブラッグ反射型ミラーであり、
    前記光学層は、活性層である、光素子ウェハ。
  5. 請求項１乃至３のいずれかにおいて、
    フォトダイオードウェハであり、
    前記光学層は、光吸収層である、光素子ウェハ。
  6. 光素子チップであって、
    第１導電型の第１半導体層と、
    前記第１半導体層の上方に形成され、発光または受光する光学層と、
    前記光学層の上方に形成された第２導電型の第２半導体層と、
    前記第１半導体層と電気的に接続された第１電極と、
    前記第２半導体層と電気的に接続された第２電極と、
    前記第１電極および前記第２電極のうちの少なくとも一方から突出して、前記光素子チップの端まで延びる一または複数の導電部と、を含む、光素子チップ。
  7. 請求項６において、
    前記導電部は、
    前記第１電極のパッド部から突出して、前記光素子チップの端まで延びる第１導電部と、
    前記第２電極のパッド部から突出して、前記光素子チップの端まで延びる第２導電部と、を含む、光素子チップ。
  8. 請求項７において、
    前記光素子チップの平面形状は、矩形であり、
    前記第１導電部は、
    前記矩形の一辺に平行な第１方向に沿って形成された第１方向第１導電部と、
    前記第１方向に直交する第２方向に沿って形成された第２方向第１導電部と、を含み、
    前記第２導電部は、
    前記第１方向に沿って形成された第１方向第２導電部と、
    前記第２方向に沿って形成された第２方向第２導電部と、を含む、光素子チップ。
  9. 基板の上方に第１導電型の第１半導体層を形成する工程、該第１半導体層の上方に発光または受光する光学層を形成する工程、該光学層の上方に第２導電型の第２半導体層を形成する工程、該第１半導体層と電気的に接続されるように第１電極を形成する工程、および、該第２半導体層と電気的に接続されるように第２電極を形成する工程を含む、複数のチップ領域を形成する工程と、
    隣り合う前記チップ領域の前記第１電極同士、または、前記第２電極同士、または、前記第１電極と前記第２電極を短絡させるように一または複数の接続部を形成して光素子ウェハを形成する工程と、
    前記光素子ウェハをダイシングして、前記接続部を切断する工程と、を含む、光素子チップの製造方法。
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