WO2005031871A1 - 半導体装置 - Google Patents

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WO2005031871A1
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groove
semiconductor substrate
wiring
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Hiroya Kobayashi
Masaharu Muramatsu
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Hamamatsu Photonics K.K.
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Definitions

  • the present invention relates to a semiconductor device, and particularly to a back illuminated semiconductor device.
  • FIG. 8 is a cross-sectional view showing a configuration of the semiconductor device described in Patent Document 1.
  • a P-type silicon layer 104 as a semiconductor substrate having a CCD 103 on a surface facing the wiring substrate 102 is provided on a wiring substrate 102 fixed to the bottom in the knockout 101. It is installed via a metal bump 105.
  • a bonding pad (not shown) for extracting a detection signal from an external force is provided at the other end of the wiring 106 on the wiring board 102, one end of which is connected to the metal bump 105.
  • the wire 107 is electrically connected to a lead terminal (not shown) of the package 101.
  • a gap between the wiring board 102 and the P-type silicon layer 104 is filled with an underfill resin 108 for reinforcing the bonding strength of the metal bump 105.
  • Patent Document 1 JP-A-6-196680 Disclosure of the invention
  • the present invention has been made in view of the above problems, and prevents a thinned portion of a semiconductor substrate from being bent or cracked, and provides high-precision focusing on a light detection unit and high sensitivity in the light detection unit. It is an object to provide a semiconductor device capable of maintaining uniformity and stability.
  • a groove is formed in the wiring board so as to surround a region facing the thinned portion. Accordingly, for example, in the case of filling the gap between the semiconductor substrate and the wiring board with resin by utilizing a capillary phenomenon (capillary phenomenon) during the manufacture of the semiconductor device, the resin that has entered the gap from the periphery of the semiconductor substrate. When the water reaches the groove, the capillary action does not proceed any further, and the penetration of resin stops. Since such a groove is provided in the wiring board, a gap between the thinned portion inside the groove and the wiring board is left, and a gap where the conductive bump exists, that is, an outer edge of the thinned portion is provided. A configuration in which resin is filled in the gap between the wiring board and the wiring board can be easily realized.
  • the gap between the thinned portion and the wiring board is completely surrounded by the resin filled in the gap between the outer edge of the thinned portion and the wiring board.
  • the air in the closed space expands or contracts during heating or cooling such as when the resin is hardened, so that the thinned portion has a radius. May get out of hand.
  • a groove is provided with a communication portion extending to the exposed surface of the wiring board, so that a gap surrounded by resin and the outside of the semiconductor device is provided through the communication portion. It allows air to flow freely and prevents air gaps surrounded by resin from being sealed.
  • the "exposed surface of the wiring board” refers to a region outside the region covered with the resin among the upper surface (the surface facing the semiconductor substrate) of the wiring substrate, and the bottom surface and side surfaces of the wiring substrate It means.
  • the light detection section may have a plurality of pixels arranged one-dimensionally or two-dimensionally. In this case, high sensitivity uniformity and stability are required among a plurality of pixels, so that the semiconductor device according to the present invention is particularly useful.
  • a gas is interposed between the thinned portion of the semiconductor substrate and the wiring substrate.
  • an inert gas such as nitrogen or argon is preferable, and both substrates can be allowed to have a radius, and deterioration of their inner surfaces can be suppressed.
  • the present invention it is possible to prevent a radius and a crack of a thinned portion of a semiconductor substrate and maintain high-precision focusing on a light detection unit and high sensitivity uniformity and stability in the light detection unit.
  • a possible semiconductor device is realized.
  • FIG. 1 is a sectional view showing one embodiment of a semiconductor device according to the present invention.
  • FIG. 3 is a sectional view showing another embodiment of the semiconductor device according to the present invention.
  • FIG. 4 is a plan view for explaining a structure of a groove 27a and a through hole 27b in FIG.
  • FIG. 5 is a plan view showing one configuration example of the wiring board 20 of FIG. 1.
  • FIG. 6 is a cross-sectional view showing a configuration of internal wiring of wiring board 20 according to the configuration example of FIG.
  • FIG. 7 is a cross-sectional view for describing a configuration of internal wiring 60 in FIG.
  • a thinned portion 14 is formed by etching a region of the back surface S2 facing the CCD 12, thereby reducing the thickness.
  • the outline of the etched part has a truncated quadrangular pyramid shape.
  • the thinned portion 14 has a rectangular flat light incident surface S3 on the side to be etched, and the light incident surface S3 is formed to have substantially the same size as the CCD 12.
  • the semiconductor substrate 10 as a whole has a rectangular shape in plan view.
  • the thickness of the semiconductor substrate 10 is, for example, about 15 to 40 m at the thinned portion 14 and about 300 to 600 m at the outer edge 15 of the thinned portion 14.
  • the outer edge 15 of the thinned portion 14 is a portion of the semiconductor substrate 10 around the thinned portion 14 that is thicker than the thinned portion 14.
  • the semiconductor substrate 10 is mounted on the wiring substrate 20 by flip chip bonding. That is, the wiring substrate 20 is disposed to face the surface S1 of the semiconductor substrate 10.
  • An electrode 22 (second electrode) is formed on the wiring substrate 20 at a position facing the electrode 16 of the semiconductor substrate 10, and the electrode 22 is connected to the electrode 16 via the conductive bump 30. . That is, the lead terminal 24, the electrode 22, the conductive bump 30, and the electrode 16 are connected to the CCD transfer electrode, and the lead terminal 24 receives a CCD drive signal.
  • the output of the amplifier that outputs the CCD readout signal is taken out of the lead terminal 24 via any one of the electrodes 16, the conductive bumps 30, and the electrodes 22.
  • the wiring substrate 20 is made of, for example, a multilayer ceramic substrate.
  • the upper surface S4 of the wiring substrate 20 (the surface facing the semiconductor substrate 10) has a larger area than the semiconductor substrate 10, and there is a region not facing the semiconductor substrate 10 at the edge of the upper surface S4.
  • a lead terminal 24 is provided on the bottom surface S5 (surface opposite to the top surface S4) of the wiring board 20.
  • the lead terminals 24 are connected to internal wiring (not shown) of the wiring board 20.
  • a groove 26 is formed in the upper surface S4 of the wiring board 20.
  • the configuration of the groove 26 will be described with reference to FIG.
  • FIG. 2 is a plan view of the wiring substrate 20 as viewed from the upper surface S4 side.
  • dashed lines LI and L2 indicate the contours of the semiconductor substrate 10 and the thinned portion 14, respectively.
  • the cross-sectional view along the line I-I in this figure corresponds to FIG.
  • the groove 26 includes a groove 26a (first groove) and a groove 26b (second groove).
  • the grooves 26a and 26b are formed on the upper surface S4 of the wiring board 20, and extend along the in-plane direction.
  • the groove 26a is formed along the periphery of the area of the wiring board 20 facing the thinned portion 14 of the semiconductor substrate 10 (the area surrounded by the broken line L2), and faces the thinned portion 14. Surrounds the area.
  • the groove 26a has a rectangular shape as a whole on the wiring board 20.
  • four grooves 26b are formed in total, and one end E1 of each groove 26b is connected to each of the four corners of the groove 26a. Further, the other end E2 of the groove 26b is exposed outside a region of the wiring substrate 20 facing the semiconductor substrate 10 (a region surrounded by a broken line L1). That is, each groove 26b extends from the groove 26a to the exposed surface of the wiring board 20.
  • the groove 26b functions as a communication part that communicates the groove 26a with the outside of the semiconductor device 1.
  • the above-mentioned exposed surface of the wiring substrate 20 refers to a surface of the surface of the wiring substrate 20 that is exposed to the outside of the semiconductor device 1. That is, the area outside the area covered with the resin 32 in the upper surface S4 of the wiring board 20 and the bottom surface S5 and the side surface S6 (see FIG. 1) of the wiring board 20 correspond to the area. Therefore, in FIG. 1, the area facing the thinned portion 14 of the wiring board 20 is not covered with the resin 32 but is inside the area covered with the resin 32, so that the exposed surface Does not apply.
  • FIG. 2 shows that resin 32 is filled in the space between semiconductor substrate 10 and wiring substrate 20.
  • the resin 32 is filled only in a portion of the gap outside the groove 26a, and is not filled in the groove 26a and a portion inside the groove 26a.
  • the groove 26b is formed even in a portion outside the groove 26a, and the resin 32 is filled in the groove 26b.
  • a plurality of chip resistors 28 are provided on the upper surface S 4 of the wiring board 20.
  • the chip resistors 28 are one-dimensionally arranged in the left and right directions in the figure at the upper and lower parts in the figure in the region surrounded by the groove 26a of the wiring board 20.
  • the semiconductor device 1 can perform high-precision focusing on the CCD 12 and exhibit high sensitivity uniformity and stability in the CCD 12. Further, since the cracks in the thinned portion 14 are prevented, the yield of the semiconductor device 1 is also improved.
  • a groove 26a is formed in the wiring board 20 so as to surround a region facing the thinned portion 14.
  • Such a groove 26a is provided on the wiring board As a result, the gap between the thinned portion 14 inside the groove 26a and the wiring board 20 is left, and the gap in which the conductive bump 30 exists, that is, the outer edge 15 of the thinned portion 14 and the wiring board It is possible to easily realize a configuration in which the void 32 between the resin 20 and the resin 20 is filled with the resin 32.
  • the gap between the thinned portion 14 and the wiring board 20 is reduced by the resin 32 filled in the gap between the outer edge 15 of the thinned portion 14 and the wiring board 20. May be completely surrounded. In this case, if the enclosed space is closed, the air in the closed space expands or contracts when heating or cooling when the resin is hardened or the like, so that the thinned portion 14 has a radius. May get out of hand.
  • a gas is interposed between the thinned portion 14 of the semiconductor substrate and the wiring substrate 20.
  • an inert gas such as nitrogen or argon can allow a radius of both substrates, which is preferable, and can suppress deterioration of these inner surfaces.
  • the groove 26b is formed on the surface of the wiring board 20 facing the semiconductor substrate 10, similarly to the groove 26a. In this case, since the formation of both the groove portions 26a and 26b can be performed in the same process, the manufacture of the wiring substrate 20 and thus the entire semiconductor device 1 becomes easy.
  • An accumulation layer 18 is provided on the semiconductor substrate 10. Thereby, the accumulation state of the semiconductor substrate 10 is maintained. Therefore, the uniformity (uniformity) and the stability of the sensitivity of the CCD 12 to short-wavelength light can be further improved.
  • the semiconductor substrate 10 since the semiconductor substrate 10 is mounted on the wiring substrate 20 via the conductive bumps 30, it is necessary to wire bond the semiconductor substrate 10 and the wiring substrate 20. Absent. Further, since the lead terminals 24 are provided on the wiring board 20, in the semiconductor device 1, it is not necessary to provide a package in addition to the wiring board 20, so that the wiring board 20 and the lead terminals of the package are connected. There is no need for wire bonding. As described above, in the semiconductor device 1, all wirings can be performed without using wire bonding. Therefore, even if a large area is formed, the above-described problems, that is, an increase in resistance and generation of crosstalk occur. In addition, there is no problem of generation of capacitance.
  • FIG. 3 is a sectional view showing another embodiment of the semiconductor device according to the present invention.
  • the semiconductor device 2 includes a semiconductor substrate 10, a wiring substrate 21, conductive bumps 30, and a resin 32.
  • the semiconductor device 2 differs from the wiring substrate 20 of the semiconductor device 1 shown in FIG.
  • the other configuration is the same as that of the semiconductor device 1, and the description is omitted.
  • the wiring board 21 has a groove 27a and a through hole 27b.
  • the groove 27a is formed along the periphery of the region of the wiring board 21 facing the thinned portion 14, similarly to the groove 26a of the semiconductor device 1.
  • the through hole 27b has one end connected to the groove 27a and the other end exposed to the bottom surface S5 of the wiring board 21.
  • FIG. 4 is a plan view of the wiring board 21 viewed from the upper surface S4 side.
  • the through-hole 27b has a columnar shape and is formed by being connected to each of the four corners of the groove 27a.
  • the thinned portion 14 is prevented from being bent and cracked. Therefore, when used, highly accurate forcing of the CCD 12 can be performed. High sensitivity uniformity and stability in the CCD 12 can be exhibited. Further, since the groove 27 a is formed in the wiring board 21, the gap between the thinned part 14 and the wiring board 21 is left, leaving a gap between the thinned part 14 and the wiring board 21. A configuration in which the resin 32 is filled in the voids can be easily realized. From the four corners of the groove 27a on the rectangle, grooves as communication parts similar to the above-described groove 26b extend toward the four corners of the wiring board 21, and through holes 27b are formed at these connection positions.
  • the through hole 27b is formed in the wiring board 21, the gap between the thinned portion 14 and the wiring board 20 can be prevented from being sealed, and the air in the sealed space can be prevented from being sealed.
  • the radius of the thinned portion 14 due to expansion or contraction can be prevented.
  • a through hole 27b is provided as a communication part for connecting a gap between the thinned portion 14 and the wiring board 21 with the outside of the semiconductor device 2.
  • a plurality of electrodes 22 are formed in a region outside the groove 26a.
  • the electrodes 22 are arranged along each of the four sides of the rectangle, three rows in the long side direction, and two rows in the short side direction.
  • the diameter of the electrode 22 is 0.080 mm.
  • FIG. 6 is a cross-sectional view showing the configuration of the internal wiring of wiring board 20 according to the configuration example of FIG.
  • the internal wiring 60 includes signal output wirings 60a and 60b, clock supply wirings 60c and 60d, and DC bias (ground) supply wiring 60e.
  • Each internal wiring 60 electrically connects the electrode 22, the lead terminal 24, and the chip resistor 28 to each other.
  • the configuration of the internal wiring 60 will be described in more detail with reference to FIG. In FIG. 7, a plurality of lead terminals 24 are shown superimposed on a plan view of the wiring board 20 for convenience of explanation. As shown in this figure, only the signal output wirings 60a and 60b are formed inside the groove 26a, while the clock supply wirings 60c and 60d and the DC bias (clock) supply wiring 60e are formed in the groove 26a. It is formed outside 26a.
  • the drive system signals such as the clock supply lines 60c and 60d and the DC noise supply line 60e are separated from the signal output lines 60a and 60b, so that the drive system signal and the output It is possible to prevent crosstalk from occurring with the system signal.
  • a second lead terminal 24: indicated by the same reference numeral for outputting a detection signal for the light detection unit.
  • the second electrode 22 for applying the drive signal (clock) and the second electrode 22 for reading out the signal (for signal output) are physically separated from each other with the groove 26a as a boundary. Therefore, crosstalk can be suppressed.
  • FIG. 2 shows a configuration in which the other end force of the communication portion (groove 26b) is exposed outside the region of the wiring board 20 facing the semiconductor substrate 10, and FIG. Although the configuration in which the other end of the communication part (through hole 27b) is exposed to the bottom surface S5 of the wiring board 21 is shown, the other end of the communication part may be exposed to the side surface S6 of the wiring board 20, 21. Good.
  • the configuration is shown in which the grooves 26a and 27a completely surround the region facing the thinned portion 14 in the wiring boards 20 and 21, but the grooves 26a and 27a leave the region partially around the region. It is good also as composition surrounding.
  • a force indicating a configuration in which four groove portions 26b and four through-holes 27b are formed in each of wiring boards 20 and 21 may be a configuration in which only one is formed, or two or more are formed. May be adopted.
  • the present invention can be used for a semiconductor device, particularly for a back-illuminated type semiconductor device.

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Abstract

　この半導体装置は、半導体基板の薄型化部分の撓み及び割れを防止し、光検出部に対する高精度なフォーカシング及び光検出部における高い感度の均一性及び安定性を維持することができる。半導体装置１は、半導体基板１０、配線基板２０、導電性バンプ３０、及び樹脂３２を備える。半導体基板１０にはＣＣＤ１２と薄型化部分１４とが形成されている。半導体基板１０の電極１６は、導電性バンプ３０を介して配線基板２０の電極２２と接続されている。また、配線基板２０には、薄型化部分１４に対向する領域を囲む溝部２６ａと、溝部２６ａから配線基板２０の露出面まで延びる溝部２６ｂとが形成されている。薄型化部分１４の外縁部１５と配線基板２０との間の空隙には、導電性バンプ３０の接合強度を補強するため、絶縁性の樹脂３２が充填されている。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置に係り、特に裏面入射型の半導体装置に関する。
背景技術
[0002] 従来からある半導体装置として、いわゆる裏面入射型の半導体光検出装置が知ら れている。この種の半導体装置は半導体基板を有し、その半導体基板の一面に光 検出部を有している。そして、半導体基板には、光検出部と反対側で半導体基板の 一部が削られて凹部が形成されている。このため、半導体基板には、光検出部があ る薄型化部分が設けられている。この薄型化部分は、厚い半導体基板では吸収され て高感度に検出することができない紫外線、軟 X線、電子線等のエネルギー線に対 応して設けられるものであり、この薄型化部分では、半導体基板の凹部側の面に入 射する光が光検出部で検出される。
[0003] 裏面入射型の半導体装置の一つとして、 BT-CCD (裏面入射薄板型 CCD)を有 する半導体装置がある。 BT— CCDは、半導体検査装置の検出部として用いられて いる。 BT-CCDを有する従来の半導体装置としては、例えば特許文献 1に記載され たものがある。
[0004] 図 8は、特許文献 1に記載された半導体装置の構成を示す断面図である。図 8に示 すように、ノ ッケージ 101内の底部に固定されている配線基板 102上には、その配 線基板 102に対向する面に CCD103を有する半導体基板としての P型シリコン層 10 4が金属バンプ 105を介して設置されている。金属バンプ 105に一端が接続された 配線基板 102上の配線 106の他端には、検出信号を外部力も取り出すためのボン デイングパッド（図示せず）が設けられており、そのボンディングパッドは、ボンディング ワイヤ 107によりパッケージ 101のリード端子（図示せず）と電気的に接続されている 。さらに、配線基板 102と P型シリコン層 104との間の空隙には、金属バンプ 105の接 合強度を補強するためのアンダーフィル榭脂 108が充填されている。
特許文献 1：特開平 6— 196680号公報 発明の開示
発明が解決しょうとする課題
[0005] し力しながら、図 8に示すように、アンダーフィル榭脂が半導体基板の薄型化部分と 配線基板との間に充填されると、アンダーフィル榭脂の硬化時の加熱或いは冷却の 際に、アンダーフィル榭脂と半導体基板との間に両者の熱膨張係数の違いに基づい て発生する応力により、薄型化部分が割れてしまう場合がある。また、割れないまでも 、薄型化部分が収縮するアンダーフィル榭脂により引張られて橈んでしまう場合があ る。このように半導体基板の薄型化部分が橈むと、半導体装置の使用時において光 検出部に対するフォーカシングゃ光検出部における感度の均一性 (ュニフォミティ） 及び安定性に悪影響が出る場合がある。
[0006] 本発明は、前記課題に鑑みてなされたものであり、半導体基板の薄型化部分の橈 み及び割れを防止し、光検出部に対する高精度なフォーカシング及び光検出部に おける高い感度の均一性及び安定性を維持することができる半導体装置を提供する ことを目的とする。
課題を解決するための手段
[0007] 前記課題を解決するために、本発明は、一方の面に形成された光検出部と、他方 の面の光検出部に対向する領域がエッチングされることにより形成された薄型化部 分と、該薄型化部分の外縁部の一方の面上に設けられ、光検出部と電気的に接続さ れた第 1の電極とを有する半導体基板と、半導体基板の一方の面側に対向配置され 、導電性バンプを介して第 1の電極に接続された第 2の電極を有する配線基板と、第 1の電極及び第 2の電極のそれぞれと導電性バンプとの接合強度を補強するために 、薄型化部分の外縁部と配線基板との間の空隙に充填された榭脂と、を備え、配線 基板には、薄型化部分に対向する領域を囲む溝部と、該溝部から該配線基板の露 出面まで延びる連通部とが形成されていることを特徴とする。
[0008] この半導体装置においては、榭脂が薄型化部分の外縁部と配線基板との間の空 隙に充填されている。これにより、薄型化部分の外縁部に設けられた第 1の電極と導 電性バンプとの接合強度、及びこの導電性バンプと配線基板の第 2の電極との接合 強度が補強される。その一方で、半導体基板の薄型化部分と配線基板との間の空隙 に榭脂が充填されないため、榭脂の硬化時等の加熱或いは冷却の際に、榭脂と半 導体基板との間に両者の熱膨張係数の違!ヽに基づく応力が発生しても、その応力が 薄型化部分に及ぼす影響は小さいため、薄型化部分の橈み及び割れが防止される 。したがって、この半導体装置は、使用時において、光検出部に対する高精度なフォ 一力シングが可能であるとともに光検出部における高い感度の均一性及び安定性を 呈することができる。
[0009] さらに、配線基板には、薄型化部分に対向する領域を囲むように溝部が形成されて いる。これにより、例えば、半導体装置の製造時において半導体基板と配線基板との 間の空隙に毛細管現象 (毛管現象)を利用して榭脂を充填する場合、半導体基板の 周囲から空隙に侵入した榭脂が溝部まで達すると、毛細管現象がそれ以上進行しな くなり榭脂の侵入が止まる。このような溝部が配線基板に設けられていることにより、 溝部の内側にある薄型化部分と配線基板との間の空隙を残して、導電性バンプが存 在する空隙すなわち薄型化部分の外縁部と配線基板との間の空隙に榭脂が充填さ れた構成を容易に実現することができる。
[0010] また、この半導体装置においては、薄型化部分の外縁部と配線基板との間の空隙 に充填された榭脂により薄型化部分と配線基板との間の空隙が完全に包囲される場 合がある。この場合、この包囲された空隙が密閉されると、榭脂の硬化時等の加熱或 いは冷却の際に、密閉された空間内の空気が膨張或いは収縮することにより、薄型 化部分が橈んでしまうことがある。力かる問題に対して、この半導体装置では、溝部 力 配線基板の露出面まで延びる連通部を設けることにより、この連通部を介して榭 脂により包囲される空隙と半導体装置の外部との間を空気が自由に行き来できるよう にし、榭脂により包囲される空隙が密閉されるのを防 、で 、る。
[0011] なお、「配線基板の露出面」とは、配線基板の上面（半導体基板に対向する面）のう ち前記樹脂で覆われた領域よりも外側の領域、並びに配線基板の底面及び側面を いう。
[0012] 連通部は、配線基板の半導体基板と対向する面に形成された第 2の溝部であるこ とが好適である。この場合、溝部と連通部（第 2の溝部）との形成を同一プロセスにお V、て行うことができるので、配線基板ひ!、ては半導体装置全体の製造が容易となる。 [0013] 連通部は、配線基板を貫通する貫通孔であることが好適である。この場合、半導体 基板の薄型化部分の外縁部と配線基板との間の空隙全体に榭脂を充填させても、 薄型化部分と配線基板との間の空隙が密閉されるのを貫通孔により防ぐことができる ので、半導体装置の機械的強度を一層向上させることが可能である。
[0014] 光検出部は、一次元又は二次元に配列された複数の画素を有することを特徴とし てもよい。この場合、複数の画素間において高い感度の均一性及び安定性が要求さ れるため、本発明による半導体装置が特に有用となる。
[0015] また、配線基板には、光検出部を駆動する信号が与えられる第 1リード端子と、光 検出部からの検出信号を出力する第 2リード端子とが設けられており、溝部で囲まれ た領域内には、複数の第 2電極のうち第 2リード端子に接続されたものが位置し、溝 部で囲まれた領域の外側には、複数の前記第 2電極のうち第 1リード端子に接続され たものが位置することが好ましい。この場合、駆動信号を与える電極と、信号を読み 出す電極とが、溝部を境界として物理的に分離して配置されることになるため、クロス トークを抑制することができる。
[0016] また、半導体基板の薄型化部分と配線基板との間には、気体 (空気)が介在してい る。このような気体としては、窒素やアルゴンなどの不活性ガスが好ましぐ双方の基 板の橈みを許容すると共に、これらの内側表面の劣化を抑制することができる。 発明の効果
[0017] 本発明によれば、半導体基板の薄型化部分の橈み及び割れを防止し、光検出部 に対する高精度なフォーカシング及び光検出部における高い感度の均一性及び安 定性を維持することができる半導体装置が実現される。
図面の簡単な説明
[0018] [図 1]図 1は本発明による半導体装置の一実施形態を示す断面図である。
[図 2]図 2は図 1の溝部 26の構成を説明するための平面図である。
[図 3]図 3は本発明による半導体装置の他の実施形態を示す断面図である。
[図 4]図 4は図 3の溝部 27a及び貫通孔 27bの構造を説明するための平面図である。
[図 5]図 5は図 1の配線基板 20の一構成例を示す平面図である。
[図 6]図 6は図 5の構成例に係る配線基板 20の内部配線の構成を示す断面図である [図 7]図 7は図 6の内部配線 60の構成を説明するための断面図である。
[図 8]図 8は従来の半導体装置の構成を示す断面図である。
符号の説明
[0019] 1, 2…半導体装置
10…半導体基板
14· ··薄型化部分
15…外縁部
16· ··電極
18· ··アキュムレーシヨン層
20, 21…配線基板
22· ··電極
24· ··リード端子
26a, 27a…溝部
26b…溝部 (連通部）
27b…貫通孔 (連通部）
28· "チップ抵抗
30…導電性バンプ
32…榭脂
発明を実施するための最良の形態
[0020] 以下、図面とともに本発明による半導体装置の好適な実施形態について詳細に説 明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明 を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。
[0021] 図 1は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置 1は、半導体基板 10、配線基板 20、導電性バンプ 30、及び榭脂 32を備えている。 半導体基板 10は、 BT - CCD (裏面入射薄板型 CCD)であり、その表面 S1側の表層 の一部に光検出部としての CCD12が形成されている。半導体基板 10は、例えばシ リコンの P+層とその上に形成された P型のェピタキシャル層と、このェピタキシャル層 上に形成された図示しない転送電極群とから構成される。 CCD12は、二次元的に 配列された複数の画素を有している。また、裏面 S2の CCD12に対向する領域がェ ツチングされることにより薄型化された薄型化部分 14が形成されている。エッチングさ れた部分の輪郭は四角錐台状をしている。薄型化部分 14は、エッチングされている 側の面が矩形状の平坦な光入射面 S3となっており、この光入射面 S3は CCD12と 略同じ大きさに形成されている。また、半導体基板 10全体としても平面視矩形状をし ている。半導体基板 10の厚さは、例えば、薄型化部分 14が約 15— 40 m、薄型化 部分 14の外縁部 15が約 300— 600 mである。なお、薄型化部分 14の外縁部 15 とは、半導体基板 10のうち薄型化部分 14周囲の、薄型化部分 14よりも厚い部分を いう。
[0022] 外縁部 15の表面 S1上には電極 16 (第 1の電極）が形成されている。この電極 16は 、図示を省略する配線により CCD12の転送電極群に電気的に接続されている。また 、半導体基板 10の裏面 S2は、光入射面 S3を含めて全体がアキュムレーシヨン層 18 によって覆われている。アキュムレーシヨン層 18は、半導体基板 10と同じ導電型を有 するが、その不純物濃度は半導体基板 10よりも高い。
[0023] 半導体基板 10は、フリップチップボンディングにより配線基板 20に実装されている 。すなわち、配線基板 20は、半導体基板 10の表面 S1側に対向配置されている。配 線基板 20には半導体基板 10の電極 16と対向する位置に電極 22 (第 2の電極）が形 成されており、この電極 22は導電性バンプ 30を介して電極 16に接続されている。す なわち、リード端子 24、電極 22、導電性バンプ 30、電極 16は、 CCD転送電極に接 続されており、リード端子 24には CCDの駆動信号が入力される。 CCDの読み出し信 号を出力するアンプの出力は、いずれかの電極 16、導電性バンプ 30、電極 22を介 して、リード端子 24から取り出される。配線基板 20は、例えば多層セラミック基板から なる。また、配線基板 20の上面 S4 (半導体基板 10と対向する面）は、半導体基板 10 よりも広い面積を有しており、上面 S4の縁部には半導体基板 10と対向しない領域が 存在する。
[0024] 半導体基板 10と配線基板 20との間には導電性バンプ 30が介在しているため空隙 が存在する。この空隙のうち外縁部 15と配線基板 20とで挟まれる部分には、導電性 バンプ 30の接合強度（具体的には電極 16及び電極 22のそれぞれと導電性バンプ 3 0との接合強度)を補強するため、絶縁性の榭脂 32 (アンダーフィル榭脂)が充填さ れている。榭脂 32としては、例えば、エポキシ系榭脂、ウレタン系榭脂、シリコーン系 榭脂、若しくはアクリル系榭脂、又はこれらを複合させたものが用いられる。
[0025] 配線基板 20の底面 S5 (上面 S4と反対側の面）にはリード端子 24が設けられている 。リード端子 24は、配線基板 20の内部配線（図示せず）と接続されている。
[0026] 配線基板 20の上面 S4には、溝部 26が形成されている。図 2を用いて溝部 26の構 成を説明する。図 2は、配線基板 20をその上面 S4側力も見た平面図である。図 2に おいて、破線 LI, L2は、それぞれ半導体基板 10及び薄型化部分 14の輪郭を示し ている。この図の I-I線に沿った断面図が図 1に対応している。溝部 26は、図 2に示 すように、溝部 26a (第 1の溝部)及び溝部 26b (第 2の溝部）からなる。溝部 26a, 26 bは、配線基板 20の上面 S4に形成され、その面内方向に沿って延びている。
[0027] 溝部 26aは、配線基板 20における半導体基板 10の薄型化部分 14に対向する領 域 (破線 L2で囲まれる領域)の周囲に沿って形成されており、その薄型化部分 14に 対向する領域を包囲している。溝部 26aは、配線基板 20上において全体として長方 形をなしている。一方、溝部 26bは全部で 4本形成されており、各溝部 26bの一端 E1 が溝部 26aの四隅のそれぞれに連結されている。また、溝部 26bの他端 E2は、配線 基板 20における半導体基板 10に対向する領域 (破線 L1で囲まれる領域)よりも外側 に露出している。すなわち、各溝部 26bは、溝部 26aから配線基板 20の露出面まで 延びている。これにより、溝部 26bは、溝部 26aと半導体装置 1の外部とを連通する連 通部として機能する。
[0028] なお、上述の配線基板 20の露出面とは、配線基板 20の表面のうち半導体装置 1の 外部に露出する面をいう。すなわち、配線基板 20の上面 S4のうち榭脂 32に覆われ ている領域よりも外側の領域、並びに配線基板 20の底面 S5及び側面 S6 (図 1参照） が該当する。したがって、図 1において、配線基板 20の薄型化部分 14に対向する領 域は、榭脂 32に覆われていないが榭脂 32に覆われている領域よりも内側にあるため 、前記の露出面には該当しない。
[0029] また、図 2には、半導体基板 10と配線基板 20と間の空隙のうち榭脂 32が充填され ている部分を斜線で示している。この図に示すように、本実施形態において榭脂 32 は、前記空隙のうち溝部 26aよりも外側の部分にのみ充填されており、溝部 26a及び これよりも内側の部分には充填されていない。また、溝部 26aよりも外側の部分であつ ても溝部 26bが形成されて 、る部分には榭脂 32が充填されて 、な 、。
[0030] さらに、配線基板 20の上面 S4には、複数のチップ抵抗 28が設けられている。チッ プ抵抗 28は、配線基板 20の溝部 26aで囲まれる領域内の図中上部及び下部それ ぞれにお 、て、図中左右方向に一次元的に配列されて 、る。
[0031] 図 1に戻って、半導体装置 1の動作を説明する。光入射面 S3から半導体基板 10の 薄型化部分 14に入射した光は CCD12により検出される。その検出信号は、電極 16 、導電性バンプ 30及び電極 22を順に通って、配線基板 20に伝えられる。配線基板 20において、その検出信号 (CCDの読み出し信号）は、内部配線を通ってリード端 子 24に伝えられ、リード端子 24から半導体装置 1の外部へと出力される。
[0032] 続いて、半導体装置 1の効果を説明する。榭脂 32が薄型化部分 14の外縁部 15と 配線基板 20との間の空隙に充填されている。これにより、薄型化部分 14の外縁部 1 5に設けられた電極 16と導電性バンプ 30との接合強度、及び導電性バンプ 30と配 線基板 20の電極 22との接合強度が補強される。その一方で、半導体基板 10の薄型 化部分 14と配線基板 20との間の空隙に榭脂 32が充填されないため、榭脂 32の硬 化時等の加熱或いは冷却の際に、榭脂 32と半導体基板 10との間に両者の熱膨張 係数の違いに基づく応力が発生しても、その応力が薄型化部分 14に及ぼす影響は 小さいため、薄型化部分 14の橈み及び割れが防止される。したがって、半導体装置 1は、使用時において、 CCD12に対する高精度なフォーカシングが可能であるととも に CCD12における高い感度の均一性及び安定性を呈することができる。また、薄型 化部分 14の割れが防止されているので、半導体装置 1の歩留まりも向上する。
[0033] さらに、配線基板 20には、薄型化部分 14に対向する領域を囲むように溝部 26aが 形成されている。これにより、例えば、半導体装置 1の製造時において半導体基板 1 0と配線基板 20との間の空隙に毛細管現象を利用して榭脂を充填する場合、半導 体基板 10の周囲力も空隙に侵入した榭脂が溝部 26aまで達すると、毛細管現象が それ以上進行しなくなり榭脂の侵入が止まる。このような溝部 26aが配線基板に設け られていることにより、溝部 26aの内側にある薄型化部分 14と配線基板 20との間の 空隙を残して、導電性バンプ 30が存在する空隙すなわち薄型化部分 14の外縁部 1 5と配線基板 20との間の空隙に榭脂 32が充填された構成を容易に実現することがで きる。
[0034] また、半導体装置 1においては、薄型化部分 14の外縁部 15と配線基板 20との間 の空隙に充填された榭脂 32により薄型化部分 14と配線基板 20との間の空隙が完全 に包囲される場合がある。この場合、この包囲された空隙が密閉されると、榭脂の硬 化時等の加熱或いは冷却の際に、密閉された空間内の空気が膨張或いは収縮する ことにより、薄型化部分 14が橈んでしまうことがある。力かる問題に対して、半導体装 置 1では、溝部 26aから配線基板 20の露出面まで延びる溝部 26bを設けることにより 、この溝部 26bを介して榭脂 32により包囲される空隙と半導体装置 1の外部との間を 空気が自由に行き来できるようにし、榭脂 32により包囲される空隙が密閉されるのを 防いでいる。
[0035] なお、半導体基板の薄型化部分 14と配線基板 20との間には、気体 (空気）が介在 している。このような気体としては、窒素やアルゴンなどの不活性ガスが好ましぐ双 方の基板の橈みを許容すると共に、これらの内側表面の劣化を抑制することができる
[0036] また、溝部 26bは、溝部 26aと同様に、配線基板 20の半導体基板 10と対向する面 に形成されている。この場合、両溝部 26a, 26bの形成を同一プロセスにおいて行う ことができるので、配線基板 20ひいては半導体装置 1全体の製造が容易となる。
[0037] また、半導体基板 10にアキュムレーシヨン層 18が設けられている。これにより、半導 体基板 10のアキュムレーシヨン状態が維持される。このため、 CCD12における短波 長光に対する感度の均一性 (ュニフォミティ)及び安定性を一層向上させることができ る。
[0038] ところで、近年、裏面入射型の半導体装置においては、大面積化、及び高速応答 特性の要求が高まっている。し力しながら、図 8に示す半導体装置のように、半導体 基板を配線基板に一旦ダイボンドした上で、その配線基板とパッケージのリード端子 とをワイヤボンディングする構成では、大面積化と高速応答化とを共に実現すること が困難である。すなわち、力かる構成の半導体装置において大面積ィ匕を図ろうとする と、それに伴いワイヤが長くなることにより抵抗が増大してしまうという問題がある。しか も、大面積ィ匕に伴って、ワイヤ同士が近接して高密度化することにより、クロストークが 発生するとともに、ワイヤ間に容量 (キャパシタ）が生じてしまう等の問題があり、高速 応答化が一層困難となってしまう。
[0039] これに対し、半導体装置 1においては、半導体基板 10が導電性バンプ 30を介して 配線基板 20に実装されて ヽるため、半導体基板 10と配線基板 20とをワイヤボンディ ングする必要がない。さらに、配線基板 20にリード端子 24が設けられているため、半 導体装置 1においては、配線基板 20の他にパッケージを設ける必要がなぐしたがつ て、配線基板 20とパッケージのリード端子とをワイヤボンディングする必要もない。こ のように半導体装置 1にお ヽては全ての配線をワイヤボンディングを用いずに行うこと ができるため、大面積ィ匕を図っても、上述の問題、すなわち抵抗の増大、クロストーク の発生及び容量の発生という問題が生じない。このため、半導体装置 1は、大面積化 及び高速応答化の要求を共に満たすことが可能である。例えば CCD12の画素数を 2054ピクセル X 1024ピクセル（チップサイズ（半導体基板 10の面積）は 40. Omm X 20mm強）とする場合、従来の半導体装置では 1. 6Gピクセル Zsec以上の高速 化は困難であるのに対し、半導体装置 1によれば 3. 2Gピクセル Zsecの高速動作が 可能である。
[0040] 図 3は、本発明による半導体装置の他の実施形態を示す断面図である。半導体装 置 2は、半導体基板 10、配線基板 21、導電性バンプ 30、及び榭脂 32を備えている 。半導体装置 2は、配線基板 21の構造が図 1に示す半導体装置 1の配線基板 20と 相違する。その他の構成は半導体装置 1と同様であるので説明を省略する。配線基 板 21には、溝部 27a及び貫通孔 27bが形成されている。溝部 27aは、半導体装置 1 の溝部 26aと同様に、配線基板 21における薄型化部分 14に対向する領域の周囲に 沿って形成されている。貫通孔 27bは、その一端が溝部 27aに連結されるとともに、 他端が配線基板 21の底面 S5に露出している。すなわち、貫通孔 27bは、配線基板 21を貫通して、溝部 27aから底面 S5まで延びている。これにより、貫通孔 27bは、溝 部 27aと半導体装置 2の外部とを連通する連通部として機能する。 [0041] 図 4を用いて溝部 27a及び貫通孔 27bの構造をより詳細に説明する。図 4は、配線 基板 21をその上面 S4側から見た平面図である。この図に示すように、貫通孔 27bは 、円柱状をしており、溝部 27aの四隅それぞれに連結されて形成されている。本実施 形態においては、配線基板 21の上面 S4に連通部（貫通孔 27b)が形成されていな いことに伴い、半導体基板 10と配線基板 21との間の空隙のうち溝部 27aよりも外側 全体（図 4にお 、て斜線を付した部分）に榭脂 32が充填されて 、る。
[0042] 前記構成の半導体装置 2は、半導体装置 1と同様に、薄型化部分 14の橈み及び 割れが防止され、したがって、使用時において、 CCD12に対する高精度なフォー力 シングが可能であるとともに CCD12における高い感度の均一性及び安定性を呈す ることができる。さらに、配線基板 21に溝部 27aが形成されていることにより、薄型化 部分 14と配線基板 21との間の空隙を残して、薄型化部分 14の外縁部 15と配線基 板 21との間の空隙に榭脂 32が充填された構成を容易に実現することができる。なお 、矩形上の溝部 27aの四隅からは上述の溝部 26bと同様の連通部としての溝部が、 配線基板 21の四隅に向かって延びており、これらの接続位置には貫通孔 27bが形 成されている。また、配線基板 21に貫通孔 27bが形成されていることにより、薄型化 部分 14と配線基板 20との間の空隙が密閉されるのを防ぐことができ、密閉された空 間内の空気が膨張或いは収縮することによる薄型化部分 14の橈みを防ぐことができ る。
[0043] また、薄型化部分 14と配線基板 21との間の空隙と、半導体装置 2の外部とを連通 させる連通部として貫通孔 27bが設けられている。これにより、薄型化部分 14の外縁 部 15と配線基板 21との間の空隙全体に榭脂 32を充填させても、薄型化部分 14と配 線基板 21との間の空隙が密閉されるのをこの貫通孔 27bにより防ぐことができるので 、半導体装置 2の機械的強度を一層向上させることができる。
[0044] 図 5は、図 1の配線基板 20の一構成例を示す平面図である。本構成例の配線基板 20は、多層セラミック基板である。この配線基板 20は 58. 420mm四方の平面視略 正方形状をしており、その中央部に 38. 700mm X 18. 900mmの長方形を画成す る溝部 26aが形成されている。また、溝部 26aの四隅それぞれに連結されて溝部 26b が形成されている。溝部 26aで囲まれる長方形状の領域には、複数のチップ抵抗 28 が設けられている。チップ抵抗 28は、この領域内の図中上部及び下部それぞれに 2 列ずつ、図中左右方向（前記長方形の長辺方向）に一次元的に配列されている。ま た、溝部 26aよりも外側の領域には、複数の電極 22が形成されている。電極 22は、 前記長方形の四辺それぞれに沿って配列されており、長辺方向には 3列ずつ、短辺 方向には 2列ずつ配列されている。電極 22の直径は 0. 080mmである。
[0045] 図 6は、図 5の構成例に係る配線基板 20の内部配線の構成を示す断面図である。
[0046] 内部配線 60は、信号出力用配線 60a, 60b、クロック供給用配線 60c, 60d、及び DCバイアス (グランド)供給用配線 60eからなる。各内部配線 60は、電極 22、リード 端子 24及びチップ抵抗 28の相互間を電気的に接続している。図 7を用いて内部配 線 60の構成をより詳細に説明する。図 7においては、説明の便宜のために、配線基 板 20の平面図上に複数のリード端子 24を重ねて表示している。この図に示すように 、溝部 26aよりも内側には信号出力用配線 60a, 60bのみが形成されており、一方ク ロック供給用配線 60c, 60d及び DCバイアス（クロック)供給用配線 60eは、溝部 26a よりも外側に形成されている。このように、クロック供給用配線 60c, 60d及び DCノィ ァス供給用配線 60e等の駆動系配線と、信号出力用配線 60a, 60bとを分離して配 置することにより、駆動系信号と出力系信号との間におけるクロストークの発生を防ぐ ことができる。
[0047] すなわち、配線基板には、光検出部を駆動する信号が与えられる第 1リード端子 24 と、光検出部力もの検出信号を出力する第 2リード端子 (24 :同一符号で示す)とが設 けられており、溝部 26aで囲まれた領域内には、複数の第 2電極 22のうち第 2リード 端子（24)に接続されたものが位置し、溝部 26aで囲まれた領域の外側には、複数の 第 2電極 22のうち第 1リード端子（24)に接続されたものが位置する。この場合、駆動 信号 (クロック）を与える第 2電極 22と、信号を読み出すための (信号出力用の）第 2電 極 22とが、溝部 26aを境界として物理的に分離して配置されることになるため、クロス トークを抑制することができる。
[0048] 本発明による半導体装置は、前記実施形態に限定されるものではなぐ様々な変 形が可能である。例えば、図 2においては、連通部 (溝部 26b)の他端力 配線基板 2 0における半導体基板 10に対向する領域よりも外側に露出する構成を示し、図 3〖こ おいては、連通部（貫通孔 27b)の他端が配線基板 21の底面 S5に露出する構成を 示したが、連通部の他端が配線基板 20, 21の側面 S6に露出する構成としてもよい。
[0049] また、溝部 26a, 27aが配線基板 20, 21における薄型化部分 14に対向する領域を 完全に囲む構成を示したが、溝部 26a, 27aが前記領域をその周囲の一部を残して 囲む構成としてもよい。
[0050] また、溝部 26b及び貫通孔 27bがそれぞれ配線基板 20, 21に 4つ形成されている 構成を示した力 これらが 1つだけ形成されている構成としてもよいし、 2つ以上形成 されている構成としてもよい。
産業上の利用可能性
[0051] 本発明は、半導体装置、特に裏面入射型の半導体装置に利用することができる。

Claims

請求の範囲
[1] 一方の面に形成された光検出部と、他方の面の前記光検出部に対向する領域が エッチングされることにより形成された薄型化部分と、該薄型化部分の外縁部の前記 一方の面上に設けられ、前記光検出部と電気的に接続された第 1の電極とを有する 半導体基板と、
前記半導体基板の前記一方の面側に対向配置され、導電性バンプを介して前記 第 1の電極に接続された第 2の電極を有する配線基板と、
前記第 1の電極及び前記第 2の電極のそれぞれと前記導電性バンプとの接合強度 を補強するために、前記薄型化部分の外縁部と前記配線基板との間の空隙に充填 された榭脂と、を備え、
前記配線基板には、前記薄型化部分に対向する領域を囲む溝部と、該溝部から該 配線基板の露出面まで延びる連通部とが形成されていることを特徴とする半導体装 置。
[2] 前記連通部は、前記配線基板の前記半導体基板と対向する面に形成された第 2の 溝部であることを特徴とする請求項 1に記載の半導体装置。
[3] 前記連通部は、前記配線基板を貫通する貫通孔であることを特徴とする請求項 1に 記載の半導体装置。
[4] 前記光検出部は、一次元又は二次元に配列された複数の画素を有することを特徴 とする請求項 1一 3の何れか一項に記載の半導体装置。
[5] 前記配線基板には、前記光検出部を駆動する信号が与えられる第 1リード端子と、 前記光検出部からの検出信号を出力する第 2リード端子とが設けられており、 前記溝部で囲まれた領域内には、複数の前記第 2電極のうち前記第 2リード端子に 接続されたものが位置し、
前記溝部で囲まれた領域の外側には、複数の前記第 2電極のうち前記第 1リード端 子に接続されたものが位置することを特徴とする請求項 1に記載の半導体装置。
[6] 前記半導体基板の前記薄型化部分と前記配線基板との間には、気体が介在して
V、ることを特徴とする請求項 1に記載の半導体装置。
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