CN117080089A - 芯片封装方法及芯片封装结构 - Google Patents

芯片封装方法及芯片封装结构 Download PDF

Info

Publication number
CN117080089A
CN117080089A CN202311032713.1A CN202311032713A CN117080089A CN 117080089 A CN117080089 A CN 117080089A CN 202311032713 A CN202311032713 A CN 202311032713A CN 117080089 A CN117080089 A CN 117080089A
Authority
CN
China
Prior art keywords
chip
transparent substrate
groove
glass
packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311032713.1A
Other languages
English (en)
Inventor
张晓东
谢国梁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Wafer Level CSP Co Ltd
Original Assignee
China Wafer Level CSP Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Wafer Level CSP Co Ltd filed Critical China Wafer Level CSP Co Ltd
Priority to CN202311032713.1A priority Critical patent/CN117080089A/zh
Publication of CN117080089A publication Critical patent/CN117080089A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本发明公开了一种芯片封装方法及封装结构，芯片封装方法包括：提供晶圆级芯片，所述晶圆级芯片具有第一表面，所述第一表面上形成有功能区；提供透明基板，所述透明基板具有第二表面，在所述透明基板的第二表面上形成凹槽；对所述透明基板的第二表面进行减薄；将所述透明基板的第二表面设置于所述晶圆级芯片的第一表面上，所述凹槽与所述功能区对应，且所述凹槽覆盖所述功能区。本发明的芯片封装方法及芯片封装结构，实现芯片超薄封装的同时能提升封装可靠性。

Description

芯片封装方法及芯片封装结构
技术领域
本发明是关于半导体封装技术领域，特别是关于一种芯片封装方法及芯片封装结构。
背景技术
现有的芯片，如CMOS image sensor-互补金属氧化物半导体图像传感器(简称CIS芯片)，其晶圆级芯片封装(Wafer Level-Chip Scale Package，WL-CSP)的封装结构中，作为保护盖板的玻璃厚度过大，常见的玻璃的厚度约为300μm-400μm，且保护盖板与芯片之间还设置有作为支撑结构的围堰，围设在芯片的功能区边缘，并与保护盖板一起限定出一保护腔。围堰同样具有一定高度，因此更加导致了芯片封装结构的厚度过后，继而造成后续的模组封装厚度过后、尺寸过大，影响了整个模组的尺寸。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种芯片封装方法及芯片封装结构，实现芯片超薄封装的同时能提升封装可靠性。
为实现上述目的，本发明的实施例提供了一种芯片封装方法，包括：提供晶圆级芯片，所述晶圆级芯片具有第一表面，所述第一表面上形成有功能区；提供透明基板，所述透明基板具有第二表面，在所述透明基板的第二表面上形成凹槽；对所述透明基板的第二表面进行减薄；将所述透明基板的第二表面设置于所述晶圆级芯片的第一表面上，所述凹槽与所述功能区对应，且所述凹槽覆盖所述功能区。
在本发明的一个或多个实施方式中，所述透明基板的厚度为200μm-400μm；所述凹槽的深度为100μm-200μm。
在本发明的一个或多个实施方式中，所述透明基板的第二表面的减薄厚度为20μm-40μm。
在本发明的一个或多个实施方式中，所述透明基板选自玻璃基板。
在本发明的一个或多个实施方式中，对所述透明基板的第二表面进行减薄，包括：提供临时载板，将所述临时载板键合于所述透明基板未设置凹槽的表面上；通过减薄工艺对所述透明基板的第二表面进行减薄。
在本发明的一个或多个实施方式中，所述临时载板的材质包括硅或玻璃。
在本发明的一个或多个实施方式中，所述临时载板的厚度为50μm-100μm。
在本发明的一个或多个实施方式中，在将晶圆级芯片的第一表面设置于透明基板的第二表面后，所述芯片封装方法还包括：对晶圆级芯片进行CSP封装；去除临时载板；切割所述晶圆级芯片以及透明基板以获得单颗芯片封装结构。
本发明的实施例还提供了一种芯片封装结构，包括芯片以及透明基板。所述芯片具有第一表面，所述第一表面上形成有功能区；所述透明基板具有第二表面，所述第二表面上形成有凹槽，所述透明基板的第二表面设置于所述芯片的第一表面上，所述凹槽覆盖所述芯片的功能区设置。
在本发明的一个或多个实施方式中，所述透明基板的厚度为200μm-400μm；所述凹槽的深度为80μm-160μm。
在本发明的一个或多个实施方式中，所述透明基板选自玻璃基板
在本发明的一个或多个实施方式中，所述芯片还包括：位于所述功能区外的焊垫；所述芯片具有与所述第一表面相对设置的第三表面，所述第三表面上设置有外接凸起，所述外接凸起与所述焊垫之间通过金属层电连接。
在本发明的一个或多个实施方式中，所述芯片的第三表面上形成有贯通至所述焊垫的通孔，所述通孔暴露出所述焊垫；所述金属层设置于所述通孔内的焊垫上，并自所述焊垫沿所述通孔的内壁延伸至所述第三表面上，所述外接凸起设置于所述金属层上。
在本发明的一个或多个实施方式中，所述金属层与所述通孔的内壁以及所述芯片的第三表面之间设置有绝缘层。
在本发明的一个或多个实施方式中，所述芯片还包括：阻焊层，所述阻焊层覆盖所述金属层设置，所述阻焊层上设置有开口，所述开口暴露出部分所述金属层。
在本发明的一个或多个实施方式中，所述外接凸起设置于所述开口内的金属层上。
本发明的实施例还提供了一种芯片封装结构，包括芯片以及玻璃盖板。芯片具有第一表面，所述第一表面上形成有功能区；玻璃盖板具有第二表面，所述第二表面上键合有玻璃围堰，所述玻璃盖板设置于所述芯片的第一表面上，所述玻璃围堰位于所述玻璃盖板和所述芯片之间，且所述功能区位于所述玻璃围堰和所述玻璃盖板的第二表面围成的凹槽之内。
在本发明的一个或多个实施方式中，所述玻璃盖板的厚度为100μm-200μm；所述玻璃围堰的高度为80μm-160μm。
与现有技术相比，根据本发明实施方式的芯片封装方法及芯片封装结构，实现芯片超薄封装的同时能提升封装可靠性。
根据本发明实施方式的芯片封装方法及芯片封装结构，通过采用玻璃基板制作围堰和保护盖板或直接采用玻璃基板制作一体化的围堰和保护盖板，实现超薄封装的同时，因玻璃的围堰的热膨胀系数(CTE)同芯片更接近，又能减少整个封装结构的翘曲，从而提升超薄芯片封装结构的可靠性。
附图说明
图1是根据本发明一实施方式的芯片封装方法的工艺流程图；
图2a-图2g是根据本发明一实施方式的芯片封装方法的步骤结构示意图；
图3是根据本发明一实施方式的芯片封装结构的示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如背景技术所言，现有的芯片封装结构，玻璃盖板厚度较厚，加上玻璃盖板与芯片之间的围堰高度，导致整个封装结构的尺寸过大，影响了后续整个模组的尺寸。且，现有技术中的围堰，其与芯片以及玻璃盖板的材质不同，封装后易导致芯片产生翘曲。
为了解决上述技术问题，本申请提供了一种芯片封装方法及芯片封装结构，通过直接在透明基板上设置凹槽，将透明基板与芯片键合，凹槽覆盖功能区，实现芯片超薄封装的同时能提升封装可靠性。
如图1所示，根据本发明一实施方式的芯片封装方法，包括：s1：提供晶圆级芯片，晶圆级芯片具有第一表面，第一表面上形成有功能区。s2：提供透明基板，透明基板具有第二表面，在透明基板的第二表面上形成凹槽。s3：对透明基板的第二表面进行减薄。s4：将透明基板的第二表面设置于晶圆级芯片的第一表面上，凹槽与功能区对应，且凹槽覆盖功能区。
其中，步骤s2中的透明基板优选为玻璃基板。步骤s3中，可以先提供临时载板，将临时载板键合于透明基板未设置凹槽的表面上，然后通过研磨的方式对透明基板的第二表面进行减薄。
在将透明基板覆盖晶圆级芯片设置的步骤之后，可以对晶圆级芯片进行后续的CSP封装(芯片级封装)，封装完成后，去除临时载板，切割晶圆级芯片以及透明基板以获得单颗芯片封装结构。
本申请通过直接在透明基板上开槽，实现芯片的超薄封装，同时采用玻璃作为透明基板，使得其热膨胀系数(CTE)同芯片更接近，减少整个封装结构的翘曲，从而提升超薄芯片封装结构的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2a-图2g是根据本发明一实施方式的芯片封装方法的步骤结构示意图。
请参考图2a所示，提供晶圆级芯片10，晶圆级芯片10具有相对设置的第一表面10a和第三表面10b，第一表面10a上形成有功能区11以及与功能区耦合的焊垫12。
可以理解的是，相邻功能区11之间存在切割沟道，便于晶圆级芯片封装结束后的切割。晶圆级芯片10可以为图像传感器芯片等。功能区11为光学感应区，例如，可以由多个光电二极管阵列排布形成，光电二极管可以将照射至功能区11的光学信号转化为电学信号。焊垫12作为功能区11内器件与外部电路连接的输入和输出端。
参考图2b所示，提供透明基板20，透明基板20优选为玻璃基板，玻璃基板的厚度为200μm-400μm。玻璃基板具有相对设置的第二表面20a和第四表面20b。在玻璃基板的第二表面20a上通过激光技术或者物理方法(如刻蚀等)进行凹槽21的制作，凹槽21的数量与芯片功能区11的数量相对应，凹槽21的大小大于或者等于芯片功能区11的大小，凹槽21在玻璃基板上的位置(相邻凹槽之间的间距)与芯片功能区11在芯片上的位置(相邻功能区之间的间距)一致。凹槽21的深度为100μm-200μm。玻璃基板在形成凹槽21后，凹槽21的底壁与玻璃基板的第四表面20b之间的厚度仅有100μm-200μm，厚度较薄，能减小后续芯片封装以及模组封装的尺寸。
本实施例中，透明基板20在后续工艺中覆盖晶圆级芯片10的第一表面10a，用于对晶圆级芯片10上的功能区11进行保护。由于需要光线透过透明基板20到达功能区，因此，透明基板20要具有较高的透光性。透明基板20的两个表面20a和20b均平整、光滑，不会对入射光线产生散射、漫反射等。
参考图2c所示，提供临时载板30。临时载板30的材质可以为硅或者玻璃。临时载板30的厚度约为50μm-100微米。将透明基板20的第四表面20b通过键合胶水键合于一临时载板30上。由于透明基板20本身厚度较薄，开设有凹槽21后，其部分区域的厚度更加薄，为了增加透明基板20的强度，防止其在后续芯片的CSP封装工艺中破碎，提供临时载板30与其键合，提供一定程度的机械支撑和保护。键合胶水可以为高分子粘接材料，例如硅胶、环氧树脂、苯并环丁烯等聚合物材料。
参考图2d所示，通过研磨等方式对透明基板20的第二表面20a进行减薄，其中，减薄的厚度约为50μm-100μm。可以理解的是，还可以通过掩膜、刻蚀等工艺实现减薄，本发明对此不作限定。
参考图2e所示，将透明基板20的第二表面20a与晶圆级芯片10的第一表面10a相对结合，凹槽21与功能区11对应，且凹槽21覆盖功能区11。
本实施例中，通过键合胶水将透明基板20和晶圆级芯片10相结合。例如，可以在透明基板20的第二表面20a上，和/或晶圆级芯片10的第一表面10a上，通过喷涂、旋涂或者黏贴的工艺形成键合胶水层，再将透明基板20的第二表面20a与晶圆级芯片10的第一表面10a相对压合，通过键合胶水结合。键合胶水既可以实现粘接作用，又可以起到绝缘和密封作用。键合胶水可以为高分子粘接材料，例如硅胶、环氧树脂、苯并环丁烯等聚合物材料。
参考图2f所示，对晶圆级芯片10进行CSP封装。
具体地，首先，从晶圆级芯片10的第三表面10b对晶圆级芯片10进行减薄，以便于后续通孔的刻蚀，对晶圆级芯片10的减薄可以采用机械研磨、化学机械研磨工艺等；接着，从晶圆级芯片10的第三表面10b对晶圆级芯片10进行刻蚀，形成通孔(未标示)，通孔暴露出晶圆级芯片10的第一表面10a一侧的焊垫12；接着，在晶圆级芯片10的第三表面10b上以及通孔的侧壁上形成绝缘层13，绝缘层13暴露出通孔底部的焊垫12，绝缘层13可以为晶圆级芯片10的第三表面10b提供电绝缘，还可以为通孔暴露出的晶圆级芯片10的衬底提供电绝缘，绝缘层13的材料可以为氧化硅、氮化硅、氮氧化硅或者绝缘树脂；接着，在绝缘层13表面形成连接焊垫12的金属层14，金属层14可以作为再布线层，将焊垫12引至晶圆级芯片10的第三表面10b上，再与外部电路连接，金属层14经过金属薄膜沉积和对金属薄膜的刻蚀后形成；接着，在金属层14表面及绝缘层13表面形成具有开孔(未标示)的阻焊层15，开孔暴露出部分金属层14的表面，阻焊层15的材料为氧化硅、氮化硅等绝缘介质材料，用于保护金属层14；再接着，在阻焊层15的表面上形成外接凸起16，外接凸起16填充开孔，外接凸起16可以为焊球、金属柱等连接结构，材料可以为铜、铝、金、锡或铅等金属材料。
对晶圆级芯片10进行CSP封装处理后，可以使得后续切割获得的芯片封装结构通过外接凸起16与外部电路连接。芯片的功能区11在将光信号转换为电信号后，电信号可以依次通过焊垫12、金属层14和外接凸起16，传输至外部电路进行处理。
参考图2g所示，去除临时载板30。沿切割沟道对晶圆级芯片10和透明基板20进行切割，形成多个如图3所示的芯片封装结构。
参考图3所示，本发明一实施方式提供了一种芯片封装结构，包括芯片10以及透明基板20。
芯片10具有相对设置的第一表面10a和第三表面10b，第一表面10a上形成有功能区11以及与功能区耦合的焊垫12。芯片10可以为图像传感器芯片等。功能区11为光学感应区，例如，可以由多个光电二极管阵列排布形成，光电二极管可以将照射至功能区11的光学信号转化为电学信号。焊垫12作为功能区11内器件与外部电路连接的输入和输出端。
透明基板20优选为玻璃基板，透明基板20的厚度为200μm-400μm。透明基板20具有相对设置的第二表面20a和第四表面20b。透明基板20的第二表面20a上通过激光技术或者物理方法(如刻蚀等)形成有凹槽21，凹槽21的大小大于或者等于芯片功能区11的大小，凹槽21的深度为80μm-160μm。
透明基板20的第二表面20a与晶圆级芯片10的第一表面10a相对结合，凹槽21覆盖功能区11设置。
本实施例中，透明基板20覆盖芯片10的第一表面10a，用于对芯片10上的功能区11进行保护。由于需要光线透过透明基板20到达功能区，因此，透明基板20要具有较高的透光性。透明基板20的两个表面20a和20b均平整、光滑，不会对入射光线产生散射、漫反射等。
在上述技术方案中，透明基板20在形成凹槽21后，凹槽21的底壁与透明基板20的第四表面20b之间的厚度仅有100μm-200μm，厚度较薄，能减小后续芯片封装以及模组封装的尺寸。
本实施例中，芯片封装结构还包括：从芯片10与第一表面10a相对的第三表面10b贯穿芯片10的通孔(未标示)，通孔暴露出焊垫12；覆盖芯片10第三表面10b和通孔侧壁表面的绝缘层13；位于绝缘层13表面且与焊垫12电学连接的金属层14；位于金属层14和绝缘层13表面的阻焊层15，阻焊层15具有暴露出部分金属层14的开孔(未标示)；填充开孔，并暴露在阻焊层15表面之外的外接凸起16。上述的结构可以将功能区11通过焊垫12、金属层14和外接凸起16与外部电路连接，传输相应的电信号。
与现有技术相比，根据本发明实施方式的芯片封装方法及芯片封装结构，实现芯片超薄封装的同时能提升封装可靠性。
根据本发明实施方式的芯片封装方法及芯片封装结构，通过直接采用玻璃基板制作一体化的围堰和保护盖板，实现超薄封装的同时，因玻璃的围堰的热膨胀系数(CTE)同芯片更接近，又能减少整个封装结构的翘曲，从而提升超薄芯片封装结构的可靠性。
在本实施例中，形成有凹槽的透明基板20为一体化结构，可以理解的是，也可以是分体结构，如厚度为100μm-200μm的玻璃盖板和厚度为80μm-160μm的玻璃围堰，两者通过键合胶水进行键合以形成带有凹槽的透明基板20。通过采用玻璃基板制作围堰和保护盖板，实现超薄封装的同时，因玻璃的围堰的热膨胀系数(CTE)同芯片更接近，又能减少整个封装结构的翘曲，从而提升超薄芯片封装结构的可靠性。
本发明的各方面、实施例、特征及实例应视为在所有方面为说明性的且不打算限制本发明，本发明的范围仅由权利要求书界定。在不背离所主张的本发明的精神及范围的情况下，所属领域的技术人员将明了其它实施例、修改及使用。
在本申请案中标题及章节的使用不意味着限制本发明；每一章节可应用于本发明的任何方面、实施例或特征。
在本申请案通篇中，在将组合物描述为具有、包含或包括特定组份之处或者在将过程描述为具有、包含或包括特定过程步骤之处，预期本发明教示的组合物也基本上由所叙述组份组成或由所叙述组份组成，且本发明教示的过程也基本上由所叙述过程步骤组成或由所叙述过程步骤组组成。
在本申请案中，在将元件或组件称为包含于及/或选自所叙述元件或组件列表之处，应理解，所述元件或组件可为所叙述元件或组件中的任一者且可选自由所叙述元件或组件中的两者或两者以上组成的群组。此外，应理解，在不背离本发明教示的精神及范围的情况下，本文中所描述的组合物、设备或方法的元件及/或特征可以各种方式组合而无论本文中是明确说明还是隐含说明。
除非另外具体陈述，否则术语“包含”、“具有”的使用通常应理解为开放式的且不具限制性。
除非另外具体陈述，否则本文中单数的使用包含复数(且反之亦然)。此外，除非上下文另外清楚地规定，否则单数形式“一”及“所述”包含复数形式。另外，在术语“约”的使用在量值之前之处，除非另外具体陈述，否则本发明教示还包括特定量值本身。
应理解，各步骤的次序或执行特定动作的次序并非十分重要，只要本发明教示保持可操作即可。此外，可同时进行两个或两个以上步骤或动作。
应理解，本发明的各图及说明已经简化以说明与对本发明的清楚理解有关的元件，而出于清晰性目的消除其它元件。然而，所属领域的技术人员将认识到，这些及其它元件可为合意的。然而，由于此类元件为此项技术中众所周知的，且由于其不促进对本发明的更好理解，因此本文中不提供对此类元件的论述。应了解，各图是出于图解说明性目的而呈现且不作为构造图式。所省略细节及修改或替代实施例在所属领域的技术人员的范围内。
可了解，在本发明的特定方面中，可由多个组件替换单个组件且可由单个组件替换多个组件以提供一元件或结构或者执行一或若干给定功能。除了在此替代将不操作以实践本发明的特定实施例之处以外，将此替代视为在本发明的范围内。
尽管已参考说明性实施例描述了本发明，但所属领域的技术人员将理解，在不背离本发明的精神及范围的情况下可做出各种其它改变、省略及/或添加且可用实质等效物替代所述实施例的元件。另外，可在不背离本发明的范围的情况下做出许多修改以使特定情形或材料适应本发明的教示。因此，本文并不打算将本发明限制于用于执行本发明的所揭示特定实施例，而是打算使本发明将包含归属于所附权利要求书的范围内的所有实施例。此外，除非具体陈述，否则术语第一、第二等的任何使用不表示任何次序或重要性，而是使用术语第一、第二等来区分一个元素与另一元素。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (10)

1.一种芯片封装方法，其特征在于，包括：
提供晶圆级芯片，所述晶圆级芯片具有第一表面，所述第一表面上形成有功能区；
提供透明基板，所述透明基板具有第二表面，在所述透明基板的第二表面上形成凹槽；
对所述透明基板的第二表面进行减薄；
将所述透明基板的第二表面设置于所述晶圆级芯片的第一表面上，所述凹槽与所述功能区对应，且所述凹槽覆盖所述功能区。
2.如权利要求1所述的芯片封装方法，其特征在于，所述透明基板的厚度为200μm-400μm；所述凹槽的深度为100μm-200μm。
3.如权利要求2所述的芯片封装方法，其特征在于，所述透明基板的第二表面的减薄厚度为20μm-40μm。
4.如权利要求1所述的芯片封装方法，其特征在于，所述透明基板选自玻璃基板。
5.如权利要求1所述的芯片封装方法，其特征在于，对所述透明基板的第二表面进行减薄，包括：
提供临时载板，将所述临时载板键合于所述透明基板未设置凹槽的表面上；
通过减薄工艺对所述透明基板的第二表面进行减薄。
6.如权利要求5所述的芯片封装方法，其特征在于，所述临时载板的材质包括硅或玻璃；和/或，所述临时载板的厚度为50μm-100μm。
7.如权利要求5所述的芯片封装方法，其特征在于，在将晶圆级芯片的第一表面设置于透明基板的第二表面后，所述芯片封装方法还包括：
对晶圆级芯片进行CSP封装；
去除临时载板；
切割所述晶圆级芯片以及透明基板以获得单颗芯片封装结构。
8.一种芯片封装结构，其特征在于，包括：
芯片，具有第一表面，所述第一表面上形成有功能区；
透明基板，具有第二表面，所述第二表面上形成有凹槽，所述透明基板的第二表面设置于所述芯片的第一表面上，所述凹槽覆盖所述芯片的功能区设置。
9.如权利要求8所述的芯片封装结构，其特征在于，所述透明基板的厚度为200μm-400μm；所述凹槽的深度为80μm-160μm；和/或，
所述透明基板选自玻璃基板。
10.一种芯片封装结构，其特征在于，包括：
芯片，具有第一表面，所述第一表面上形成有功能区；
玻璃盖板，具有第二表面，所述第二表面上键合有玻璃围堰，所述玻璃盖板设置于所述芯片的第一表面上，所述玻璃围堰位于所述玻璃盖板和所述芯片之间，且所述功能区位于所述玻璃围堰和所述玻璃盖板的第二表面围成的凹槽之内。
CN202311032713.1A 2023-08-16 2023-08-16 芯片封装方法及芯片封装结构 Pending CN117080089A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311032713.1A CN117080089A (zh) 2023-08-16 2023-08-16 芯片封装方法及芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311032713.1A CN117080089A (zh) 2023-08-16 2023-08-16 芯片封装方法及芯片封装结构

Publications (1)

Publication Number Publication Date
CN117080089A true CN117080089A (zh) 2023-11-17

Family

ID=88714593

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311032713.1A Pending CN117080089A (zh) 2023-08-16 2023-08-16 芯片封装方法及芯片封装结构

Country Status (1)

Country Link
CN (1) CN117080089A (zh)

Similar Documents

Publication Publication Date Title
US10446504B2 (en) Chip package and method for forming the same
JP5255246B2 (ja) チップスケールパッケージ、ｃｍｏｓイメージスケールパッケージおよびｃｍｏｓイメージスケールパッケージの製造方法
KR101180815B1 (ko) 반도체 패키지 및 그 제조 방법
US8536672B2 (en) Image sensor package and fabrication method thereof
US7525167B2 (en) Semiconductor device with simplified constitution
US10109663B2 (en) Chip package and method for forming the same
US20050095750A1 (en) Wafer level transparent packaging
US10153237B2 (en) Chip package and method for forming the same
US20110180891A1 (en) Conductor package structure and method of the same
TWI698989B (zh) 影像傳感晶片的封裝方法以及封裝結構
US8659019B2 (en) Semiconductor device
US10541262B2 (en) Image sensing chip packaging structure and packaging method
US11973095B2 (en) Method for forming chip package with second opening surrounding first opening having conductive structure therein
WO2014045633A1 (ja) 撮像装置、該撮像装置を備える内視鏡
JP4467551B2 (ja) 半導体装置
WO2021189817A1 (zh) 封装结构、半导体器件和封装方法
CN220569635U (zh) 芯片封装结构
CN117080089A (zh) 芯片封装方法及芯片封装结构
CN114639609A (zh) 封装结构和芯片的封装方法
CN211555854U (zh) 封装结构和半导体器件
CN114639741A (zh) 影像传感芯片的封装结构及封装方法
US7205095B1 (en) Apparatus and method for packaging image sensing semiconductor chips
WO2017071427A1 (zh) 影像传感芯片封装结构及封装方法
CN220569663U (zh) 芯片封装结构
US7098518B1 (en) Die-level opto-electronic device and method of making same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination