WO2004093088A1 - 強誘電体メモリおよびそのデータ読み出し方法 - Google Patents

強誘電体メモリおよびそのデータ読み出し方法 Download PDF

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WO2004093088A1
WO2004093088A1 PCT/JP2003/004559 JP0304559W WO2004093088A1 WO 2004093088 A1 WO2004093088 A1 WO 2004093088A1 JP 0304559 W JP0304559 W JP 0304559W WO 2004093088 A1 WO2004093088 A1 WO 2004093088A1
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WO
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node
voltage
ferroelectric memory
pmos transistor
ferroelectric
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PCT/JP2003/004559
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English (en)
French (fr)
Inventor
Shoichiro Kawashima
Toru Endo
Tomohisa Hirayama
Original Assignee
Fujitsu Limited
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Definitions

  • the present invention relates to a ferroelectric memory, and more particularly, to a data read circuit for reading data written in a ferroelectric capacitor. '' Background technology
  • Fig. 1 shows the main part of a conventional ferroelectric memory employing the bit line GND sensing method.
  • the memory cell array ARY includes a memory cell MC called a 2T2C type cell and a column switch CSW.
  • the 2T2C cell is composed of two transfer transistors and two ferroelectric capacitors FC to hold 1-bit information.
  • One end of each ferroelectric capacitor FC is connected to a bit line BL (or XBL) via a transfer transistor, and the other end is connected to a plate line PL.
  • the gate of the transfer transistor is connected to the word line WL.
  • the symbol Cbl indicates the bit line capacity.
  • the column switch CSW connects the bit lines BL and XBL to the data bus line by the column selection signal CL activated in response to the address signal.
  • the data bus line is discharged to the ground voltage by the bus ground signal BUSG and connected to the bit line GND sense circuit BGS by the bus signal BUS0N.
  • Bit line GND sense circuit BGS is an inverter amplifier IAMP, charge transfer CT, separation gate IS0, threshold voltage generation circuit VTG, negative voltage generation circuit NEGG, negative voltage control circuit NEGC, and negative voltage to positive voltage. It has a coupling capacitor Ctrans for conversion.
  • the inverter amplifier IAMP sets the short signal SHORT to high level during the read operation.
  • the bit lines BL and BLX rise, the voltage at the control node VT of the charge transfer CT (pMOS transistor) falls.
  • the threshold voltage generation circuit VTG has a capacitor Cgate that receives the inverted logic of the control signal VTGEN and a clamp circuit connected to the node GT. Node GT is set to between 0.1 V and 0.7 V by the clamp circuit. The threshold voltage generation circuit VTG generates a negative voltage at the node GT (-0.7 V) by changing the control signal VTGEN to a high level. This negative voltage is equal to the threshold voltage of the charge transfer CT.
  • the negative voltage generation circuit NEGG includes a capacitor Ct ank that receives the inverted logic of the control signal NEGGEN, and a pMOS transistor that initializes the negative voltage node VNEG to the ground voltage.
  • the negative voltage generating circuit NEGG generates a negative voltage at the node VNEG by changing the control signal NEGGEN to a high level.
  • the negative voltage control circuit NEGC has capacitors that receive the inverted logic of the control signals CLP2GEN and CLP1GEN, a pMOS transistor that initializes the node CLP2 to the ground voltage, and a clamp circuit connected to the node CLP1.
  • the node CLP1 is set in a range of 1 to 2.1 V to 0.7 V by the clamp circuit.
  • the node CLP2 is reliably initialized to the ground voltage by setting the node CLP1 to -2.1 V.
  • the negative voltage control circuit NEGC supplies a negative voltage to the control gate of the isolation gate ISO (pMOS transistor) by changing the control signal CLP2GEN to high level. Therefore, the negative voltage (10.7 V) of the node GT is reliably transmitted to the node VT by turning on the isolation gate ISO.
  • the reading operation is performed by operating as follows.
  • control signal CLP1GEN changes to high level twice, and the node CLP2 is initialized to the ground voltage.
  • the bit lines BL and XBL are connected to the bit line GND sense circuit BGS when the pass-on signal BUS0N changes to high level.
  • the inverter amplifier IAMP is activated by the change of the short signal SHORT to a high level.
  • the node CLP2 changes to a negative voltage due to the change of the control signal CLP2GEN to a high level.
  • Isolation gate ISO is turned on by the negative voltage on node CLP2.
  • the node GT and the node VT change to 10.7 V due to the change of the control signal VTGENN to the low level.
  • the ferroelectric capacitor FC is connected to the bit lines BL and XBL, respectively, by the transition of the lead line WL to a high level.
  • the bit lines BL and XBL are respectively connected to the data bus lines when the column selection signal CL changes to a high level.
  • the precharge period of the bit lines BL, XBL and the data bus line ends when the bus ground signal BUSG changes to low level.
  • the control signal NEGGEN changes to a high level, and the node VNEG changes to a negative voltage.
  • the plate line PL changes to a high level, and the voltage of the bit line B XBL rises in accordance with the remanent polarization value of the strong dielectric capacitor FC.
  • the voltage of the bit lines BL and XBL increases, the voltage of the node VT decreases due to the feedback action of the inverter amplifier IAMP. Therefore, the charges on the bit lines BL and XBL are absorbed by the capacitor Ctank of the negative voltage generation circuit NEGG via the charge transfer CT. That is, the voltages of the bit lines BL and XBL return to the ground voltage.
  • the remanent polarization value of the ferroelectric capacitor FC appears as a voltage change at the connection node VNEG of the capacitor Ctank.
  • the voltage at node VNEG (negative voltage) is converted to a positive voltage by the coupling capacitor.
  • the sense amplifier SA differentially amplifies the voltage output from the bit line GND sense circuit BGS corresponding to the bit lines BL and XBL, respectively. That is, the data held in the memory cell MC is read out to the outside.
  • an inverter amplifier IAMP is required to keep the voltages of the bit lines BL and XBL at the ground voltage during the read operation, which is a factor that increases the circuit area.
  • the operating current of the inverter amplifier IAMP is about ⁇ .
  • two bit line GND sense circuits BGS are required for each I / O.
  • the circuit area of the inverter amplifier ⁇ has an effect on the chip size.
  • the current consumption of the inverter amplifier ⁇ has a large effect on the power consumption of the ferroelectric memory.
  • a separation good ISO that separates node VT and node GT is required.
  • a deep negative voltage is applied to the isolation gate ISO. I have to give it. Therefore, a complicated negative voltage control circuit NEGC is required.
  • the voltage setting period (precharge period) of the node VT becomes long (about 30 ns) to operate the complex negative voltage control circuit NEGC. Long precharge periods hinder read access time reduction.
  • An object of the present invention is to reduce the layout size of a ferroelectric memory. Another object of the present invention is to reduce the power consumption of a ferroelectric memory.
  • the first OS transistor connects a bit line connected to a memory cell having a ferroelectric capacitor to a first node.
  • the first node is initially set to a predetermined negative voltage in advance by a negative voltage setting circuit.
  • the gate voltage (second node) of the first pMOS transistor is set to a constant voltage slightly lower than the threshold voltage of the first pMOS transistor by the threshold voltage generation circuit. Therefore, the l-pMOS transistor keeps on slightly when data is read from the memory cell.
  • the current flowing from the memory cell to the bit line according to the remanent polarization value of the ferroelectric capacitor leaks to the first node.
  • the logic of the data stored in the memory cell is determined according to the amount of voltage increase of the first node.
  • the gate voltage of the l-pMOS transistor By setting the gate voltage of the l-pMOS transistor to a value slightly lower than its own threshold voltage, current always leaks from the bit line to the first node during a read operation, and the voltage of the first node rises. For this reason, for example, a control circuit (a feedback circuit such as an inverter amplifier) for maintaining the bit line at the ground voltage during the read operation becomes unnecessary. As a result, the layout size of the ferroelectric memory can be reduced. Since a control circuit is not required, the power consumption of the ferroelectric memory can be reduced.
  • the second P M0S transistor is turned on in response to the voltage of the second node, connecting the first node to the ground line.
  • the charge at the second node is extracted by the second coupling capacitor, and the second node is temporarily set to a deep negative voltage. While the second node has a deep negative voltage, a charge is supplied to the second node by a clamp circuit for setting the second node to a constant voltage.
  • the second pM0S transistor turns on and initializes the first node to the ground voltage during the undershoot period from the deep negative voltage to the constant voltage at the second node. Thereafter, the charge at the first node is extracted by the first coupling capacitor, and the first node is set to a predetermined negative voltage.
  • the voltage of the first node can be initialized to the ground voltage simply by turning on the second pMOS transistor. Can be Therefore, the initialization period (precharge period) before the read operation can be shortened, and the read access time can be shortened. Since the voltage of the first node can be initialized using a circuit for setting the second node to a constant voltage, a circuit required for initialization before a read operation can be easily configured. As a result, the size of the ferroelectric memory can be reduced.
  • the clamp circuit has a third pMOS transistor having a source, a drain, and a gate connected to the second node, the ground line, and the second node, respectively.
  • the threshold voltage of the third pMOS transistor is lower than the threshold voltage of the first pMOS transistor. Therefore, the clamp circuit can easily generate a constant voltage lower than the threshold voltage of the lpMOS transistor. At this time, the threshold voltages of the first and third pMOS transistors can be set simply and with high precision by making the ratio WZL of the gate width W of the transistor and the channel length L different.
  • the threshold voltage of the second pM0S transistor is lower than the threshold voltage of the third pMOS transistor.
  • the second node corresponds from a deep negative voltage to the threshold voltage of the 3 pMOS transistor
  • the charge to the first node through the first 3 P M0S preparative transistor from the ground line supplied Can be prevented.
  • the first node can be reliably set to a predetermined negative voltage.
  • the threshold voltages of the second and third pM0S transistors can be set simply and with high accuracy by making the ratio W / L of the gate width W of the transistor and the channel length L different.
  • the third coupling capacitor disposed between the first node and the third node generates a positive voltage at the third node according to the negative voltage of the first node.
  • the input terminal of the source follower circuit is connected to the third node.
  • the voltage dividing capacitor is connected to the third coupling capacitor via the third node to set the third node to a predetermined positive voltage in advance. For this reason, the negative voltage of the first node, which rises according to the current flowing from the memory cell to the bit line, is reduced by utilizing the capacitance division of the third coupling capacitor and the voltage dividing capacitor, and the positive voltage at which the source follower circuit operates normally It can be easily converted to voltage.
  • FIG. 1 is a circuit diagram showing a main part of a conventional ferroelectric memory employing a bit line GND sensing method.
  • FIG. 2 is a block diagram showing the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing details of the memory cell of FIG.
  • FIG. 4 is a circuit diagram showing a main part of FIG.
  • FIG. 5 is a circuit diagram showing details of the sense amplifier of FIG.
  • FIG. 6 is a timing chart showing the read operation of the first embodiment.
  • FIG. 7 is a block diagram showing a second embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing details of the memory cell of FIG.
  • FIG. 9 is a timing chart showing a read operation of the second embodiment.
  • Double circles in the figure indicate external terminals.
  • the signal lines indicated by bold lines are composed of a plurality of lines. Some of the blocks to which the bold lines are connected are composed of a plurality of circuits.
  • signals supplied via external terminals use the same symbols as the terminal names. Also, the same symbol as the signal name is used for the signal line through which the signal is transmitted.
  • FIG. 2 shows a first embodiment of the ferroelectric memory of the present invention.
  • Ferroelectric memory chips are formed on a silicon substrate using a CMOS process.
  • the ferroelectric memory is used, for example, as a work memory of a mobile terminal such as a mobile phone.
  • the ferroelectric memory has an address buffer ADB, a command buffer CMDB, a mouth decoder RDEC, a timing generator TGEN, a column decoder CDEC, a plate driver PD, a word dryino, a memory core CORE, and a data output buffer BUF.
  • FIG. 1 mainly shows circuits necessary for a read operation. Therefore, circuits such as a data input buffer and a write amplifier necessary for the write operation are omitted.
  • the address buffer ADB receives the address signal AD via the address terminal, and outputs the received signal to the row decoder RDEC and the column decoder CDEC.
  • the input decoder RDEC decodes the upper bits (row address) of the address signal to generate a row decode signal, and outputs the generated signal to the word driver WD.
  • the column decoder CDEC generates a column decode signal by decoding lower bits (column address) of the address signal, and outputs the generated signal to the column decoder column CDEC.
  • the command buffer CMDB receives command signals such as a chip select signal / CS and a write enable signal / WE via a command terminal, and outputs the received signal to the timing generation circuit.
  • the timing generation circuit TGEN decodes the operation mode indicated by the received command signal, and outputs a timing signal for operating the plate driver PD, the word driver WD, and the data output buffer 0BF according to the decoding result.
  • the plate driver PD selects a predetermined plate line PL in response to the timing signal from the timing generation circuit TGEN and the input signal from the decoder RDEC .
  • the selected plate line PL changes from a low level to a high level for a predetermined period.
  • the word driver TO selects a predetermined word line WL in response to a timing signal from the timing generation circuit TGEN and a row decode signal from the row decoder RDEC.
  • the selected word line WL changes from a low level to a high level.
  • the memory core CORE is composed of a memory cell array ARY, bit lines corresponding to bit lines BL and BLX, a GND sense circuit BGS, and sense amplifiers corresponding to bit lines BL and BLX, respectively.
  • the memory cell array ARY has a plurality of memory cells MC arranged in a matrix, a plurality of lead lines WL and a plurality of bit lines BL and BLX connected to the memory cells MC.
  • the memory cell MC is a 2T2C type memory cell as shown in FIG. 3 described later.
  • the bit line GND sense circuit BGS operates when reading data from the memory cell MC.
  • the bit line GND sense circuit BGS converts the electric charge read to the bit line BL (or BLX) into a voltage, and outputs the converted voltage to the sense amplifier.
  • the sense amplifier SA amplifies the read voltage output from the bit line GND sense circuit BGS corresponding to the bit line pair BL and BLX, and outputs the amplified read voltage to the data output circuit BUF.
  • the data output buffer BUF selects 16 bits of the multiple bits of read data read from the memory core CORE according to the column decode signal, and transfers the selected read data to the data input / output terminal I / O. Output.
  • Data input / output terminal I / O consists of 16 bits.
  • FIG. 3 shows details of the memory cell in FIG.
  • the memory cell C has transfer transistors Ml and M2 composed of nMOS transistors and ferroelectric capacitors FC1 and FC2.
  • the ferroelectric capacitor FC1 has one end connected to the bit line BL via the transfer transistor Ml and the other end connected to the plate line PL.
  • One end of the ferroelectric capacitor FC2 is connected to the bit line XBL via the transfer transistor M2, and the other end is connected to the plate line PL.
  • the gates of the transfer transistors Ml and M2 are connected to the lead WL.
  • the arrows attached to the ferroelectric capacitors FC1 and FC2 indicate the polarization state.
  • the upward arrow indicates a state in which the ⁇ logic CT is stored.
  • the downward arrow indicates that ⁇ Logic 1 ⁇ is stored.
  • the pair of ferroelectric capacitors FC1 and FC2 are written with opposite data.
  • FIG. 4 shows the details of the bit line GND sense circuit BGS. Note that the transistors connected to the memory cell array ARY and the data bus line have the same configuration as that in FIG.
  • Bit line GND sense circuit BGS is a charge transfer CT composed of pMOS transistors, threshold voltage generation circuit VTG, negative voltage generation circuit NEGG, and voltage conversion circuit VCON have.
  • the threshold voltage generation circuit VTG has the same function as in FIG. That is, the threshold voltage generation circuit VTG has a capacitor Cgate (second coupling capacitor) and a clamp circuit. However, the threshold voltage of the pMOS transistor P1 (third pM0S transistor) constituting the clamp circuit is different from that in FIG.
  • the threshold voltage of the pMOS transistor P1 is set lower (deeper) than the threshold voltage of the charge transfer CT (l-th pMOS transistor). For example, the threshold voltage of the charge transfer CT is set to 10.7 V, and the threshold voltage of the pMOS transistor PI is set to 10.8 V. Therefore, when the node VT (second node) is clamped to a negative voltage by the pMOS transistor PI, the charge transfer CT is slightly turned on.
  • the charge transfer CT and the pMOS transistor P1 are set to different threshold voltages by making the ratio W / L of the gate width W and the channel length L of these transistors different.
  • the ratio W / L of the pMOS transistor P1 is set smaller than the ratio W / L of the charge transfer CT.
  • the negative voltage generator NEGG is a pMOS transistor P2 (second pM0S) that initializes the capacitor Ctank (first coupling capacitor) that receives the inverted logic of the control signal NEGGEN at one end and the node VNEG (first node) to the ground voltage. Transistor).
  • the threshold voltage of the pMOS transistor P2 is set lower than the threshold voltage of the pMOS transistor PI. For example, the threshold voltage of the MOS transistor P2 is set to 0.9 V. Therefore, when the node VT is clamped to 10.8 V by the pMOS transistor P1, the pMOS transistor P2 is turned off. More specifically, as will be described later, the pMOS transistor P2 is turned on only when the node VT temporarily becomes lower than 10.9 V due to the change of the control signal VTGEN to a high level.
  • the pMOS transistors Pl and P2 are set to different threshold voltages from each other by making the ratio W / L of the gate width W and the channel length L of these transistors different.
  • the ratio W / L of the pMOS transistor P2 is set smaller than the ratio WZL of the charge transfer P1.
  • the voltage conversion circuit VC0N is connected between the power supply line VDD and the ground line with the node GTN (third node).
  • PMOS transistor P 3 and nMOS transistors connected in series via the! ⁇
  • Capacitor and a source follower circuit SFW Capacitor and a source follower circuit SFW.
  • the source follower circuit SFW has an nMOS transistor N3 and a pMOS transistor P4 connected in series between the power supply line VDD and the ground line via the output node SF (or XSF) of the sense amplifier SA.
  • the gates of the pMOS transistor P3 and the nMOS transistors Nl and N2 receive the reset signals RES2, RES1 and RES3, respectively.
  • the gate voltage of the source follower circuit SFW (the nMOS transistor N3) (the voltage of the node GTN) is higher than the threshold voltage Vth of the nMOS transistor N3 in response to the voltage change of the node VNEG during the sensing operation of the bit line GND sense circuit BGS. It is initialized to be higher than the power supply voltage VDD and one threshold voltage Vth.
  • FIG. 5 shows details of the sense amplifier of FIG. This sense amplifier SA is a known circuit.
  • the sense amplifier SA is composed of a pair of CMOS inverters whose inputs and outputs are connected to each other, and a plurality of pMOS transistors and nMOS transistors which connect the power supply terminal and the ground terminal of the CMOS inverter to the power supply line VDD and the ground line, respectively.
  • the sense amplifier SA temporarily equalizes the nodes VSA and XVSA with the short signal SHRT ⁇ XSHRT, and then receives the read data from the bit line GND sense circuit BGS shown in FIG. 4 via the nodes SF ⁇ XSF. At this time, the nodes SF and VSA and the nodes XSF and XVSA are electrically connected to each other. Thereafter, the sense amplifier activation signals SA0N and XSA0N are activated for a predetermined period, and the read data is differentially amplified. (4) The width data is output to the output terminals 0UT and X0UT and transferred to the data output buffer BUF shown in Fig. 2.
  • FIG. 6 shows a read operation of the first embodiment.
  • the upper waveform in the figure is the input
  • the force signal is shown, and the lower waveform in the figure shows the simulation result.
  • the read operation is performed during a precharge period PRE for initializing a predetermined circuit before reading data from the memory cell MC, a bit line GND sense circuit BGS, and a sense amplifier SA for operating a sense period for reading data from the memory cell MC. It consists of SEN and the rewrite period REW for rewriting the amplified data to the memory cell MC.
  • the bus-on signal BUS0N changes to a high level, and the bit line B and XBL are connected to the bit line GND sense circuit BGS via the column switch CSW (FIG. 6 (a)).
  • both ends of the capacitor Cbias of the voltage conversion circuit VC0N shown in FIG. 4 are grounded (FIG. 6 (b)).
  • the reset signal RESS changes to a low level
  • the value of the capacitor Cbias added to the node VT becomes invisible.
  • the node GTN is connected to the power supply line VDD by the low-level pulse of the reset signal RES1 (FIG. 6 (c)).
  • the pMOS transistor P2 of the negative voltage generating circuit NEGG turns on, and the node VNEG is initialized to the ground voltage (Fig. 6 (f)).
  • initializing the voltage at node VT to 0.8 V Since the initialization of the node VNEG to the ground voltage is performed by one control signal VTGEN, the precharge period can be shortened compared to the conventional case.
  • the negative voltage control circuit NEGC shown in FIG. 1 is not required, the circuit scale of the bit line GND sense circuit BGS can be reduced.
  • the word line WL changes to a high level (FIG. 6 (g)), and the ferroelectric capacitors FC are connected to the bit lines BL and XBL, respectively.
  • the column selection signal CL changes to a high level, and the bit lines BL and XBL are respectively connected to the data bus lines.
  • the pass ground signal BUSG changes to low level (FIG. 6 (h)), and the precharge of the bit lines BL and XBL and the data bus line is released.
  • the control signal NEGGEN changes to a high level (FIG. 6 (i)), and charge is extracted from the node VNEG.
  • Node VNEG is initialized to a negative voltage (approximately 2.5 V) (Fig. 6 (j)).
  • the voltage of the node GTN changes to a predetermined positive voltage following the voltage change of the node VNEG by the action of the coupling capacitor Ctrans.
  • the capacitor Cbias is charged to the power supply voltage VDD. Therefore, the initial voltage of the node VTG can be set according to the capacitance ratio of the capacitors Cbias and Ctrans without flowing the DC current.
  • the plate line PL changes to a high level (FIG. 6 (k)).
  • a current corresponding to the remanent polarization value of the ferroelectric capacitor FC flows into the bit lines BL and XBL, and the voltages on the bit lines BL and XBL slightly increase, respectively (FIG. 6 (1)).
  • the voltage of the bit line BL connected to the ferroelectric capacitor FC having a large effective capacitance is higher than the voltage of the bit line XBL connected to the ferroelectric capacitor FC having a small effective capacitance.
  • the gate (node VT) of the charge transfer CT A voltage S (approximately 0.7 V) slightly lower than the threshold voltage (10.7 V) of the transfer CT is applied. For this reason, the charge transfer CT turns on slightly, and the current flowing into each bit line BL, XBL leaks to the node VNEG. As a result, the voltage of the node VNEG rises according to the remanent polarization value of the ferroelectric capacitor FC (FIG. 6 (m)).
  • the circuit size is reduced, and the chip size of the ferroelectric memory is reduced. Since the circuit size is reduced, the power consumption of the ferroelectric memory is reduced. In particular, the effect of reducing power consumption by removing the inverter amplifier is significant.
  • the precharge period PRE does not require complicated initial settings, so the recharge period and read access time are further reduced.
  • the voltage of the node GTN changes in response to the voltage change of the node VNEG by the coupling capacitor Ctrans of the voltage conversion circuit VC0N (FIG. 6 (n)).
  • the negative voltage at node VNEG is converted to the positive voltage at node GTN by coupling capacitor Ctrans.
  • the source follower circuit SFW operates due to the voltage change of the node GTN, and the voltages of the nodes SF and XSF rise (Fig. 6 (o)).
  • the gate voltage of the source follower circuit SFW (nMOS transistor N3) is higher than the threshold voltage Vth of the nMOS transistor N3 during the sensing operation of the bit line GND sense circuit BGS due to the initialization of the voltage of the node GTN.
  • VDD low threshold voltage Vth. Therefore, the source follower circuit SFW can operate in response to all the voltage changes of the node VNEG. As a result, the gain of the source follower circuit SFW is improved to 90% from the conventional 60%.
  • the gain of the source follower circuit SFW is the ratio of the output voltage (SF—XSF) to the input voltage (VNEG “1” —zero VNEG).
  • the sense amplifier activation signal XSA0N is activated (FIG. 6 (p)), and the voltage difference between the input capacitors SF and XSF is differentially amplified. Then, the data read from the memory cell MC and amplified is read out to the outside via the data input / output terminal.
  • nodes SF and XSF are connected to sense amplifier SA. Absent. Therefore, the voltage of nodes SF and XSF is not amplified.
  • bus-on signal BUS0N changes to low level, and the connection between the bit lines BL and XBL and the bit line GND sense circuit BGS is released (FIG. 6 (q)).
  • the reset signal RES2 changes to high level (Fig. 6 (r)), and the node GTN changes to the ground voltage.
  • the source follower circuit SFW reduces the voltage at nodes SF and XSF in response to the voltage change at node GTN (Fig. 6 (s)).
  • the rewrite signal REWRITEX is activated (FIG. 6 (t)), and the rewrite operation is started.
  • the voltage amplified by the sense amplifier SA is transmitted to the bit lines BL and XBL.
  • the voltage of the bit line BL rises to the power supply voltage VDD (FIG. 6 (u)), and the voltage of the bit line XBL falls to the ground voltage (FIG. 6 (V)).
  • the plate line PL is applied with a higher voltage than the power supply voltage VDD to apply a higher voltage to the ferroelectric capacitor FC to be accessed (FIG. 6 (w)).
  • the plate line PL is set to the boost voltage, rewriting of the logical 0 "is executed.
  • the lead line WL is set to a boosted voltage higher than the power supply voltage VDD (FIG. 6 (x)), and the plate line PL is set to the ground voltage (FIG. 6 (y)).
  • VDD power supply voltage
  • the plate line PL is set to the ground voltage (FIG. 6 (y)).
  • the present embodiment by setting the good voltage of the charge transfer CT to a voltage slightly lower than the threshold voltage of the charge transfer CT, a feedback circuit such as an inverter pump can be eliminated. As a result, the chip size of the ferroelectric memory can be reduced, and the power consumption of the ferroelectric memory can be reduced.
  • the pMOS transistor P2 can be turned on and the node VNEG can be initialized to the ground voltage by using the undershoot period from when the node VT goes from a deep negative voltage to a constant negative voltage. Therefore, the node VNEG can be initialized at high speed, and the precharge period PRE can be shortened. As a result, the read access time can be reduced. Also, a circuit required for precharging can be easily configured. As a result, the chip size of the ferroelectric memory can be reduced.
  • the circuit has a threshold voltage lower than the threshold voltage of the charge transfer CT It consists of a pMOS transistor PI. Therefore, a constant negative voltage lower than the threshold voltage of the charge transfer CT can be easily generated by the clamp circuit.
  • the threshold voltage of the pMOS transistor P2 is lower than the threshold voltage of the pMOS transistor PI. For this reason, it is possible to prevent the charge from being supplied to the node VNEG from the ground line via the pMOS transistor P2 after the node VT force becomes a constant negative voltage corresponding to the threshold voltage of the pMOS transistor PI from the deep negative voltage. This ensures that node VNEG is set to the desired negative voltage.
  • the threshold voltage of the charge transfer CT and the pMOS transistors Pl and P2 can be set simply and with high accuracy by making the ratio W / L of the gate width W and channel length L of the transistor different.
  • the voltage of the node GTN is set to a predetermined positive voltage in advance by the capacitors Cbias and Ctrans. Therefore, the negative voltage of the node VNEG, which rises in response to the current flowing from the memory cell MC to the bit lines BL and XBL, can be easily converted to a positive voltage that allows the source follower circuit SFW to operate normally. As a result, the gain of the source follower circuit SFW can be increased.
  • the node GTN can be set to a desired initial voltage by utilizing the capacitance division of the capacitors CMas and Ctrans.
  • FIG. 7 is a block diagram showing a second embodiment of the present invention. Circuits and signals that are the same as the circuits and signals described in the first embodiment are denoted by the same reference numerals, and detailed descriptions thereof are omitted.
  • the memory cell array ARY differs from the memory cell array ARY of the first embodiment (FIG. 2).
  • the memory cell MC of the memory cell array ARY employs 1T1C type memory cells.
  • the memory cell MC connected to the word line WLE is connected to the bit line BLE.
  • the memory cell MC connected to the word line WL0 is connected to the bit line BL0.
  • the memory cell array ARY has a reference memory cell RMC for each bit line pair BLE and BL0. Other configurations are almost the same as those of the first embodiment.
  • FIG. 8 shows details of the memory cell array of FIG.
  • Each memory cell MC is composed of a transfer transistor Ml composed of an nMOS transistor and a strong transistor. It has a dielectric capacitor FCl. One end of the ferroelectric capacitor FC1 is connected to the bit line BLE or the bit line BL0 via the transfer transistor Ml, and the other end is connected to the plate line PL. The gate of the transfer transistor Ml of the memory cell MC is connected to different word lines WLE and WLO, respectively. That is, the memory cells MC connected to the complementary bit lines BLE and BL0, respectively, are not accessed at the same time.
  • the reference memory cell RMC has a reference capacitor composed of the same four ferroelectric capacitors C0 and C1 as the ferroelectric capacitor FC1 of the memory cell MC, and two nMOS transistors N10 and Nil.
  • the nMOS transistor N10 connects the reference capacitor to the bit line BLE when the reference code and RWL0 are high.
  • the nMOS transistor Nil connects the reference capacitor to the bit line BL0 when the reference line RWLE is high.
  • the reference capacitor is configured by connecting in parallel two capacitance pairs in which a ferroelectric capacitor C0 storing a logic 0 and a ferroelectric capacitor C1 storing a logic 1 are connected in series. One end of each capacitance pair is connected to the reference plate line RPL.
  • the capacitance value of the reference capacitor is (C0 + C1) / 2. That is, the reference capacitor has a capacitance value intermediate between the capacitance value of the ferroelectric capacitor FC1 that stores ⁇ logic 0 ⁇ and the capacitance value of the ferroelectric capacitor FC1 that stores logic 1.
  • the reference lead line RWLE connects the reference capacitor to the bit line. Goes high to connect to BL0. Similarly, if word line WL0 goes high and memory cell MC connected to bit line BL0 is selected, reference word line RWL0 goes high to connect the reference capacitor to bit line BLE.
  • FIG. 9 shows a read operation of the second embodiment.
  • the upper waveform in the figure shows the input signal, and the lower waveform in the figure shows the simulation result.
  • the timing of the input signal is the same as in the first embodiment.
  • the voltages of the nodes SF and XSF are slightly different from those of the first embodiment. This difference is due to the cell structure (1T1C or 2T2C).
  • the code suffixed with "re; T” indicates the waveform of the node corresponding to the reference memory cell RMC.
  • the voltage of the node with "ref” is a value between the voltage of the node with "" and the voltage of the node with ⁇ 0 ".
  • the simulation waveform is basically the same as in the first embodiment.
  • the present invention is applied to a ferroelectric memory chip.
  • the present invention is not limited to such an embodiment.
  • the present invention may be applied to a ferroelectric memory core mounted on a system LSI.
  • a control circuit for holding the bit line at the ground voltage during the read operation can be eliminated, and the ferroelectric memory layout can be eliminated.
  • Art size can be reduced. Since the control circuit becomes unnecessary, the power consumption of the ferroelectric memory can be reduced.
  • the voltage of the second node temporarily becomes a deep negative voltage. By using, the first node can be initialized at high speed. Therefore, the precharge period before the read operation can be reduced, and the read access time can be reduced. Also, a circuit required for initialization before a read operation can be easily configured. As a result, the size of the ferroelectric memory can be reduced.
  • the threshold voltage of the lpMOS transistor is set by the clamp circuit.
  • a constant voltage lower than the value voltage can be easily generated.
  • the second node changes from a deep negative voltage to a constant voltage corresponding to the threshold voltage of the third pMOS transistor
  • the second node changes from the ground line to the first node via the third pM0S transistor.
  • the supply of charges can be prevented.
  • the first node can be reliably set to a predetermined negative voltage.
  • the threshold voltage of the transistor for initially setting the voltages of the first and second nodes is different from the ratio W / L of the gate width W and the channel length L of the transistor. Can be set easily and with high accuracy.
  • the negative voltage of the first node which rises in accordance with the current flowing from the memory cell to the bit line, is reduced by utilizing the capacitance division of the third coupling capacitor and the voltage dividing capacitor. It can be easily converted to a positive voltage at which the circuit operates normally.

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Abstract

ビット線は、予め所定の負電圧に設定される第１ノードに第１pMOSトランジスタを介して接続される。第１pMOSトランジスタのゲート電圧は、第１pMOSトランジスタの閾値電圧よりわずかに低い一定電圧に設定される。読み出し動作中に、強誘電体キャパシタの残留分極値に応じてメモリセルからビット線に流れ込む電流は、第１ノードに常にリークし、第１ノードの電圧は上昇する。メモリセルに記憶されているデータの論理値は、第１ノードの電圧上昇量に応じて判定される。読み出し動作中にビット線を接地電圧に保持するための制御回路が不要になるため、強誘電体メモリのレイアウトサイズを小さくできる。制御回路が不要になるため、強誘電体メモリの消費電力を削減できる。

Description

明細書 強誘電体メモリおよびそのデータ読み出し方法 技術分野
本発明は、 強誘電体メモリに関し、 特に、 強誘電体キャパシタに書き込まれた データを読み出すためのデータ読み出し回路に関する。 ' 背景技術
近時、 ビッ ト線 GNDセンス方式と称する強誘電体メモリの読み出し方式が提案 されている (IEEE Journal of Solid-State Circuits, Vol. 37, No. 5, pp592 - 597， May 2002、 特開 2 0 0 2— 1 3 3 8 5 7号公報）
図 1は、 従来のビット線 GNDセンス方式を採用する強誘電体メモリの要部を示 している。
メモリセルアレイ ARYは、 2T2C型セルと称するメモリセル MC と、 コラムスィ ツチ CSWとを有している。 2T2C型セルは、 1ビットの情報を保持するために 2つ の転送トランジスタと 2つの強誘電体キャパシタ FCで構成される。各強誘電体キ ャパシタ FCは、一端が転送トランジスタを介してビット線 BL (または XBL) に接 続され、 他端がプレート線 PLに接続されている。 転送トランジスタのゲートは、 ワード線 WLに接続されている。符号 Cblは、 ビット線容量を示している。 コラム スィツチ CSWは、ァドレス信号に応じて活性化するコラム選択信号 CLによりビッ ト線 BL、XBLをデータバス線に接続する。データバス線は、バスグランド信号 BUSG により接地電圧にデイスチャージされ、 バスォン信号 BUS0Nによりビット線 GND センス回路 BGSに接続される。
ビッ ト線 GNDセンス回路 BGSは、 インバータアンプ IAMP、 チャージトランスフ ァ CT、 分離ゲート IS0、 閾値電圧生成回路 VTG、 負電圧生成回路 NEGG、 負電圧制 御回路 NEGC、 およぴ負電圧を正電圧に変換するためのカップリ ングキャパシタ Ctransを有している。
ィンバータアンプ IAMPは、読み出し動作中にショート信号 SHORTの高レベルに より活性化され、 ビット線 BL、 BLXの電圧が上昇するときに、 チャージトランス ファ CT (pMOS トランジスタ） の制御ノード VTの電圧を下降させる。
閾値電圧生成回路 VTGは、制御信号 VTGENの反転論理を受けるキャパシタ Cgate とノード GTに接続されたクランプ回路を有している。 ノード GTは、 クランプ回 路により一 0 .マ V〜0 . 7 Vに設定される。 閾値電圧生成回路 VTGは、 制御信号 VTGENの高レベルへの変化により、 ノード GT ( - 0 . 7 V) に負電圧を生成する。 この負電圧は、 チャージトランスファ CTの閾値電圧に等しい。
負電圧生成回路 NEGGは、制御信号 NEGGENの反転論理を受けるキャパシタ Ct ank と、負電圧ノード VNEGを接地電圧に初期化する pMOSトランジスタを有している。 負電圧生成回路 NEGGは、制御信号 NEGGENの高レベルへの変化により、ノード VNEG に負電圧を生成する。
負電圧制御回路 NEGCは、 制御信号 CLP2GEN、 CLP1GENの反転論理をそれぞれ受 けるキャパシタと、 ノード CLP2を接地電圧に初期化する pMOS トランジスタと、 ノード CLP1に接続されたクランプ回路を有している。 ノード CLP1は、 クランプ 回路により一 2 . 1 V〜0 . 7 Vの範囲に設定される。ノード CLP2は、ノード CLP1 がー 2 . 1 Vに設定されることで、確実に接地電圧に初期化される。負電圧制御回 路 NEGCは、 制御信号 CLP2GENの高レベルへの変化により、 分離ゲート ISO (pMOS トランジスタ） の制御ゲートに負電圧を供給する。 このため、 ノード GTの負電圧 (一 0 . 7 V ) は、 分離ゲート ISOのオンによりノード VTに確実に伝達される。 上述した従来のビッ ト線 GNDセンス回路 BGSでは、 以下のように動作して読み 出し動作が実行される。
まず、制御信号 CLP1GENが高レベルに 2回変化し、 ノード CLP2は、接地電圧に 初期化される。 ビット線 BL、 XBLは、 パスオン信号 BUS0Nの高レべノレへの変化に よりビット線 GNDセンス回路 BGSに接続される。インバータアンプ IAMPは、ショ 一ト信号 SHORTの高レベルへの変化により活性化される。
次に、 ノード CLP2は、制御信号 CLP2GENの高レベルへの変化により、負電圧に 変化する。 分離ゲート ISOは、 ノード CLP2の負電圧によりオンする。 また、 ノー ド GTおよびノード VTは、 制御信号 VTGENNの髙レベルへの変化により一 0 . 7 V に変化する。 強誘電体キャパシタ FCは、ヮード線 WLの高レベルへの変化によりビット線 BL、 XBLにそれぞれ接続される。 ビット線 BL、 XBLは、 コラム選択信号 CLの高レベル への変化によりデータバス線にそれぞれ接続される。 ビッ ト線 BL、 XBLおよぴデ ータバス線のプリチャージ期間は、バスグランド信号 BUSGが低レベルに変化する ことで終了する。
次に、 制御信号 NEGGENが高レベルに変化し、 ノード VNEGは、 負電圧に変化す る。 次に、 プレート線 PLが高レベルに変化し、 ビッ ト線 Bレ XBLの電圧は、 強誘 電体キャパシタ FC の残留分極値に応じてそれぞれ上昇する。 ビット線 BL、 XBL の電圧が上昇すると、 ノード VTの電圧は、 インバータアンプ IAMPのフィードバ ック作用により低下する。 このため、 ビット線 BL、 XBL上の電荷は、 チャージト ランスファ CTを介して負電圧生成回路 NEGGのキャパシタ Ctankに吸収される。 すなわち、 ビット線 BL、 XBLの電圧は、 接地電圧に戻る。
強誘電体キャパシタ FCの残留分極値は、 キャパシタ Ctankの接続ノード VNEG の電圧変化として現れる。 ノード VNEGの電圧 (負電圧) は、 カップリングキャパ シタにより正電圧に変換される。 センスアンプ SAは、 ビット線 BL、 XBLにそれぞ れ対応するビット線 GNDセンス回路 BGSから出力される電圧を差動増幅する。 す なわち、 メモリセル MCに保持されているデータは、 外部に読み出される。
上述したビット線 GNDセンス回路 BGSでは、読み出し動作中にビット線 BL、 XBL の電圧を接地電圧に保持するために、インバータアンプ IAMPが必要であり、回路 面積が増加する要因になっている。 また、 インバータアンプ IAMPは、動作電流が ΙΟΟ μ Α程度である。 2T2C型セルの強誘電体メモリでは、 ビット線 GNDセンス回路 BGSは、 I/O毎に 2個必要である。例えば、 強誘電体メモリのデータ端子が 1 6ビ ット構成である場合、 3 2個のビット線 GNDセンス回路 BGSが必要である。 この ため、インバータアンプ ΙΑΜΡの回路面積がチップサイズに与える影響おょぴィン バータアンプ ΙΑΜΡ の消費電流が強誘電体メモリの消費電力に与える影響は大き レ、。
また、 インバータアンプ ΙΑΜΡを正確に動作させるため、 ノード VTとノード GT を分離する分離グート ISOが必要である。ノード GTに生成された負電圧を分離ゲ 一ト ISOを介してノード VTに伝達するためには、分離ゲート ISOに深い負電圧を 与えなくてはならない。 このため、複雑な負電圧制御回路 NEGCが必要である。 読 み出し動作の初期において、複雑な負電圧制御回路 NEGCを動作させるため、 ノー ド VTの電圧の設定期 （プリチャージ期間） は、 長くなる （約 30ns) 。 長いプリ チャージ期間は、 読み出しアクセス時間の短縮の妨げになる。
以下、 本発明に関連する先行技術文献を列記する。
(特許文献）
( 1 ) 特開 2 0 0 2— 1 3 3 8 5 7号公報
(非特許文献）
( 1 ) IEEE Journal of Solid - State Circuits, Vol. 37, No. 5, pp592 - 597， May 2002 発明の開示
本発明の目的は、 強誘電体メモリのレイァゥトサイズを削減することにある。 本発明の別の目的は、 強誘電体メモリの消費電力を削減することにある。
本発明の別の目的は、 強誘電体メモリのアクセス時間を短縮することにある。 本発明の一形態では、 第 1 OS トランジスタは、 強誘電体キャパシタを有する メモリセルに接続されたビット線を第 1ノードに接続する。 第 1ノードは、 負電 圧設定回路により予め所定の負電圧に初期設定される。第 l pMOS トランジスタの ゲート電圧 （第 2ノード） は、 閾値電圧生成回路により、 第 1 pMOS トランジスタ の閾値電圧よりわずかに低い一定電圧に設定される。 このため、 第 l pMOS トラン ジスタは、 メモリセルからのデータの読み出し時に、 わずかにオンし続ける。 強 誘電体キャパシタの残留分極値に応じてメモリセルからビット線に流れ込む電流 は、 第 1ノードにリークする。 そして、 メモリセルに記憶されているデータの論 理^ ίは、 第 1ノードの電圧上昇量に応じて判定される。
第 l pMOS トランジスタのゲート電圧を、 自身の閾値電圧よりわずかに低い値に 設定することで、 読み出し動作中にビット線から第 1ノードに常に電流がリーク し、 第 1ノードの電圧が上昇する。 このため、 例えば、 読み出し動作中にビット 線を接地電圧に保持するための制御回路 （インバータアンプ等のフィードバック 回路） は不要になる。 この結果、 強誘電体メモリのレイアウトサイズを小さくで きる。 制御回路が不要になるため、 強誘電体メモリの消費電力を削減できる。 本発明の別の一形態では、 第 2 PM0S トランジスタは、第 2ノードの電圧に応じ てオンし、 第 1ノードを接地線に接続する。 メモリセルからのデータの読み出し 前に、 第 2ノードの電荷は、 第 2カップリングキャパシタにより引き抜かれ、 第 2ノードは、 一時的に深い負電圧に設定される。 第 2ノードが深い負電圧の期間 に、 第 2ノードを一定電圧に設定するためのクランプ回路により、 第 2ノードに 電荷が供給される。 第 2ノードが深い負電圧から一定電圧になるまでのアンダー シュート期間に、 第 2 pM0S トランジスタはオンし、 第 1ノードを接地電圧に初期 化する。 この後、 第 1カップリングキャパシタにより第 1ノードの電荷が引き抜 かれ、 第 1ノードは、 所定の負電圧に設定される。 第 2ノードの電圧が一時的に 深い負電圧になることを利用して、第 2 pMOS トランジスタをオンするだけで第 1 ノードの電圧を接地電圧に初期化できるため、第 1ノードを高速に初期化できる。 このため、 読み出し動作前の初期化期間 （プリチャージ期間） を短縮でき、 読み 出しアクセス時間を短縮できる。 第 2ノードを一定電圧にするための回路を利用 して、 第 1ノードの電圧を初期化できるため、 読み出し動作前の初期化に必要な 回路を簡易に構成できる。 この結果、 強誘電体メモリのサイズを小さくできる。 本発明の別の一形態では、 クランプ回路は、 ソース、 ドレインおよびゲートが 第 2ノード、接地線およぴ第 2ノードにそれぞれ接続された第 3 pMOS トランジス タを有している。第 3 pMOS トランジスタの閾値電圧は、第 1 pMOS トランジスタの 閾値電圧より低い。 このため、 クランプ回路により第 l pMOS トランジスタの閾値 電圧より低い一定電圧を容易に生成できる。 この際、 第 1および第 3 pMOS トラン ジスタの閾値電圧は、 トランジスタのゲ一ト幅 Wとチャネル長 Lの比 WZ Lを相 違させることで、 簡易かつ高い精度でそれぞれ設定できる。
本発明の別の一形態では、第 2 pM0S トランジスタの閾値電圧は、第 3 pMOS トラ ンジスタの閾値電圧より低い。 このため、 第 2ノードが深い負電圧から第 3 pMOS トランジスタの閾値電圧に対応する一定電圧になった後、接地線から第 3 PM0S ト ランジスタを介して第 1ノードに電荷が供給されることを防止できる。この結果、 第 1ノードを確実に所定の負電圧に設定できる。 この際、 第 2および第 3 pM0S ト ランジスタの閾値電圧は、 トランジスタのゲート幅 Wとチャネル長 Lの比 W/ L を相違させることで、 簡易かつ高い精度でそれぞれ設定できる。 本発明の別の一形態では、 第 1ノードおよび第 3ノードの間に配置される第 3 カツプリングキャパシタは、 第 1ノードの負電圧に応じて第 3ノードに正電圧を 生成する。 ソースフォロア回路の入力端子は第 3ノードに接続されている。 分圧 キャパシタは、 第 3ノードを予め所定の正電圧に設定するために、 第 3ノードを 介して第 3カツプリングキャパシタに接続される。 このため、 第 3カツプリング キャパシタと分圧キャパシタとの容量分割を利用して、 メモリセルからビット線 に流れ込む電流に応じて上昇する第 1ノードの負電圧を、 ソースフォロア回路が 正常に動作する正電圧に容易に変換できる。 図面の簡単な説明
図 1は、 従来のビット線 GNDセンス方式を採用する強誘電体メモリの要部を示 す回路図である。
図 2は、 本発明の第 1の実施形態を示すプロック図である。
図 3は、 図 2のメモリセルの詳細を示す回路図である。
図 4は、 図 2の要部を示す回路図である。
図 5は、 図 2のセンスアンプの詳細を示す回路図である。
図 6は、 第 1の実施形態の読み出し動作を示すタイミング図である。
図 7は、 本発明の第 2の実施形態を示すプロック図である。
図 8は、 図 7のメモリセルの詳細を示す回路図である。
図 9は、 第 2の実施形態の読み出し動作を示すタイミング図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面を用いて説明する。 図中の二重丸は、 外部端子 を示している。 図中、 太線で示した信号線は、 複数本で構成されている。 また、 太線が接続されているブロックの一部は、 複数の回路で構成されている。 外部端 子を介して供給される信号には、 端子名と同じ符号を使用する。 また、 信号が伝 達される信号線には、 信号名と同じ符号を使用する。
図 2は、 本発明の強誘電体メモリの第 1の実施形態を示している。 強誘電体メ モリチップは、 シリコン基板上に CMOSプロセスを使用して形成されている。 強誘電体メモリは、 例えば、 携帯電話等の携帯端末のワークメモリとして使用 される。 強誘電体メモリは、 アドレスバッファ ADB、 コマンドバッファ CMDB、 口 ゥデコーダ RDEC、 タイミング生成回路 TGEN、 コラムデコーダ CDEC、 プレートド ライバ PD、 ワードドライノ 冊、 メモリコア COREおよびデータ出力バッファ BUF を有している。 図 1では、 主に読み出し動作に必要な回路を記載している。 この ため、書き込み動作に必要なデータ入力バッファおよびライトアンプ等の回路は、 省略している。
ァドレスバッファ ADBは、ァドレス信号 ADをァドレス端子を介して受信し、受 信した信号をロウデコーダ RDECおよびコラムデコーダ CDECに出力する。 口ゥデ コーダ RDECは、 アドレス信号の上位ビット （ロウアドレス） をデコードしてロウ デコード信号を生成し、生成した信号をワードドライバ WDに出力する。 コラムデ コーダ CDECは、 ァドレス信号の下位ビット (コラムァドレス) をデコードしてコ ラムデコード信号を生成し、 生成した信号をコラムデコーダ列 CDECに出力する。 コマンドバッファ CMDBは、チップセレク ト信号/ CSおよびライ トイネーブル信 号/ WE 等のコマンド信号をコマンド端子を介して受信し、 受信した信号をタイミ ング生成回路に出力する。 タイミング生成回路 TGENは、受信したコマンド信号が 示す動作モードをデコードし、 プレートドライバ PD、 ワードドライバ WD、 およぴ データ出力バッファ 0BF等を動作させるタイミング信号を、 デコード結果に応じ て出力する。
プレートドライバ PDは、 タイミング生成回路 TGENからのタイミング信号およ ぴロゥデコーダ RDECからの口ゥデコ一ド信号に応答して、 所定のプレート線 PL を選択する。選択されたプレート線 PLは、所定の期間低レベルから高レベルに変 化する。
ワードドライバ TOは、 タイミング生成回路 TGENからのタイミング信号およぴ ロウデコーダ RDECからのロウデコード信号に応答して、 所定のワード線 WLを選 択する。 選択されたワード線 WLは、 低レベルから高レベルに変化する。
メモリコア COREは、 メモリセルァレイ ARY と、 ビッ ト線 BL、 BLXにそれぞれ対 応するビッ ト線 GNDセンス回路 BGSと、 ビッ ト線 BL、 BLXからなるビッ ト線対に それぞれ対応するセンスアンプ SAを有している。 メモリセルアレイ ARY は、 マトリ ックス状に配置された複数のメモリセル MC と、メモリセル MCに接続された複数のヮ一ド線 WLおよぴ複数のビット線 BL、 BLX を有している。 メモリセル MCは、 後述する図 3に示すように、 2T2C型メモリセ ルである。
ビット線 GNDセンス回路 BGSは、メモリセル MCからデータを読み出すときに動 作する。 ビッ ト線 GNDセンス回路 BGSは、 ビッ ト線 BL (または BLX) に読み出さ れる電荷を電圧に変換し、 変換した電圧をセンスアンプに出力する。
センスアンプ SAは、 ビッ ト線対 BL、 BLXに対応するビッ ト線 GNDセンス回路 BGSから出力される読み出し電圧を増幅し、 データ出力回路 BUFに出力する。 データ出力バッファ BUFは、メモリコア COREから読み出される複数ビッ卜の読 み出しデータのうち 1 6ビットを、 コラムデコード信号に応じて選択し、 選択し た読み出しデータをデータ入出力端子 I/Oに出力する。データ入出力端子 I/Oは、 1 6ビットで構成されている。
図 3は、 図 2のメモリセノレの詳細を示している。
メモリセル Cは、 nMOS トランジスタからなる転送トランジスタ Ml、 M2および 強誘電体キャパシタ FC1、 FC2を有している。 強誘電体キャパシタ FC1は、一端が 転送トランジスタ Mlを介してビット線 BLに接続され、他端がプレート線 PLに接 続されている。強誘電体キャパシタ FC2は、一端が転送トランジスタ M2を介して ビット線 XBLに接続され、他端がプレート線 PLに接続されている。転送トランジ スタ Ml、 M2のゲートは、 ヮード線 WLに接続されている。 図中、 強誘電体キャパ シタ FC1、 FC2に付けた矢印は、 分極状態を表している。 上向きの矢印は、 〃論理 CTを記憶している状態である。下向きの矢印は、〃論理 1〃を記憶している状態で ある。 このように、 2T2C型セルでは、 一対の強誘電体キャパシタ FC1、 FC2は、 互いに反対のデータが書き込まれる。
図 4は、 ビッ ト線 GNDセンス回路 BGSの詳細を示している。 なお、 メモリセル アレイ ARYおよぴデータバス線に接続されるトランジスタは、 上述した図 1と同 じ構成であるため、 説明を省略する。
ビット線 GNDセンス回路 BGSは、 pMOS トランジスタからなるチャージトランス ファ CT、 閾値電圧生成回路 VTG、 負電圧生成回路 NEGGおよび電圧変換回路 VCON を有している。
閾値電圧生成回路 VTGは、 図 1と同じ機能を有している。 すなわち、 閾値電圧 生成回路 VTGは、 キャパシタ Cgate (第 2カップリングキャパシタ） およびクラ ンプ回路を有している。但し、 クランプ回路を構成する pMOS トランジスタ P1 (第 3 pM0S トランジスタ） の閾値電圧は、 図 1と相違している。 pMOS トランジスタ P1の閾値電圧は、 チャージトランスファ CT (第 l pMOS トランジスタ) の閾値電 圧より低く （深く） 設定されている。 例えば、 チャージトランスファ CTの閾値電 圧は、 一 0 . 7 Vに設定され、 pMOS トランジスタ PIの閾値電圧は、 一 0 . 8 Vに 設定されている。 このため、 ノード VT (第 2ノード） 力 pMOS トランジスタ PI により負電圧にクランプされるとき、チャージトランスファ CTはわずかにオンす る。
チャージトランスファ CTおよび pMOS トランジスタ P1は、これ等トランジスタ のゲート幅 Wとチャネル長 Lの比 W/ Lを相違させることにより、 互いに異なる 閾値電圧に設定されている。 この例では、 pMOS トランジスタ P1 の比 W/ Lは、 チャージトランスファ CTの比 W/ Lより小さく設定されている。
負電圧生成回路 NEGGは、 制御信号 NEGGENの反転論理を一端で受けるキャパシ タ Ctank (第 1カップリングキャパシタ） と、 ノード VNEG (第 1ノード） を接地 電圧に初期化する pMOS トランジスタ P2 (第 2 pM0S トランジスタ）を有している。 pMOS トランジスタ P2の閾値電圧は、 pMOS トランジスタ PIの閾値電圧より低く設 定されている。 例えば、 MOS トランジスタ P2の閾値電圧は、 一 0 . 9 Vに設定さ れている。 このため、 ノード VTが、 pMOS トランジスタ P1により一 0 . 8 Vにク ランプされているとき、 pMOS トランジスタ P2はオフする。 より詳細には、 後述 するように、 pMOS トランジスタ P2は、 制御信号 VTGENの高レベルへの変化によ り、 ノード VTが一時的に一 0 . 9 V以下になるときのみオンする。
pMOS トランジスタ Pl、 P2は、 これ等トランジスタのゲート幅 Wとチャネル長 Lの比 W/ Lを相違させることにより、互いに異なる閾値電圧に設定されている。 この例では、 pMOS トランジスタ P2の比 W/ Lは、 チャージトランスファ P1の比 WZ Lより小さく設定されている。
電圧変換回路 VC0Nは、電源線 VDDと接地線との間に、 ノード GTN (第 3ノード） を介して直列に接続された pMOSトランジスタ P3および nMOSトランジスタ！^と、 ノード GTNと接地線との間に直列に接続されたキャパシタ Cbias (分圧キャパシ タ）および nMOS トランジスタ N2と、ノード GTNとノード VNEGとの間に配置され たキャパシタ Ctrans (第 3カツプリングキャパシタ） と、ソースフォロア回路 SFW を有している。 ソースフォロア回路 SFWは、 電源線 VDDと接地線との間に、 セン スアンプ SAの出力ノード SF (または XSF) を介して直列に接続された nMOS トラ ンジスタ N3および pMOS トランジスタ P4を有している。 pMOS トランジスタ P3、 nMOS トランジスタ Nl、 N2のゲートは、 リセット信号 RES2、 RES1、 RES3をそれぞ れ受けている。
ソースフォロア回路 SFW (nMOS トランジスタ N3) のゲート電圧 （ノード GTNの 電圧） は、 ビット線 GNDセンス回路 BGSのセンス動作中におけるノード VNEGの電 圧変化に応答して、 nMOS トランジスタ N3の閾値電圧 Vthより高く、電源電圧 VDD 一閾値電圧 Vthより低くなるように、 初期化される。
図 5は、 図 2のセンスアンプの詳細を示している。 このセンスアンプ SAは、周 知の回路である。
センスアンプ SAは、 入力と出力を互いに接続した一対の CMOSィンバ一タと、 CMOSィンバータの電源端子およぴ接地端子をそれぞれ電源線 VDDおよぴ接地線に 接続する複数の pMOS トランジスタ、 nMOS トランジスタと、 CMOSィンバータの入 力ノード VSA、 XVSAを互いに接続する CMOS伝達ゲートと、ノード SFをノード VSA に接続する CMOS伝達ゲートと、ノード XSFをノード XVSAに接続する CMOS伝達ゲ 一トを有している。
センスアンプ SAは、 ショート信号 SHRTヽ XSHRTによりノード VSA、 XVSAを一時 的にィコライズした後、図 4に示したビット線 GNDセンス回路 BGSからノード SFヽ XSFを介して読み出しデータ受ける。このとき、ノード SF、VSAおよびノード XSF、 XVSAは、 それぞれ互いに導通している。 この後、 センスアンプ活性化信号 SA0N、 XSA0N が所定の期間活性化され、 読み出しデータは差動増幅される。 增幅された データは、出力端子 0UT、 X0UTに出力され、図 2に示したデータ出力バッファ BUF に転送される。
図 6は、 第 1の実施形態の読み出し動作を示している。 図の上側の波形は、 入 力信号を示し、 図の下側の波形は、 シミュレーション結果を示している。
この例では、 ビット線 BLに接続された強誘電体キャパシタ FCに"論理 1 "が記 憶され、ビット線 XBLに接続された強誘電体キャパシタ FCに"論理 0 "が記憶され ている。〃論理 0〃を記憶している強誘電体キャパシタ FCは、分極反転を伴わない ため、 実効的な容量値は小さくなる。 これに対して、 〃論理 1〃を記憶している強 誘電体キャパシタ FCは、分極反転を伴うため、実効的な容量値は大きくなる。 シ ミュレーション波形において、 " 1 "を付加したノード GTN、 VNEGは、 "論理 1 "が 読み出させるビット線 BLに対応するノードである。 〃0〃を付加したノード GTN、 VNEGは、 〃論理 0〃が読み出させるビット線 XBLに対応するノードである。
読み出し動作は、メモリセル MCからのデータの読み出し前に所定の回路を初期 化するプリチャージ期間 PRE、 ビット線 GNDセンス回路 BGSおよびセンスアンプ SAを動作させ、 メモリセル MCからのデータを読み出すセンス期間 SENおよび増 幅したデータをメモリセル MCに再書き込みする再書き込み期間 REWで構成される。 まず、 プリチャージ期間 PREにおいて、 バスオン信号 BUS0Nが高レベルに変化 し、 ビット線 Bし、 XBLは、 コラムスィッチ CSWを介してビット線 GNDセンス回路 BGSに接続される (図 6 ( a ) ) 。 リセット信号 RES3の高レベルパルスおょぴリ セット信号 RES2の低レベルへの変化により、 図 4に示した電圧変換回路 VC0Nの キャパシタ Cbiasの両端が接地される (図 6 ( b ) ) 。 リセット信号 RESSの低レ ベルへの変化により、ノード VTに付加されるキャパシタ Cbiasの容量は見えなく なる。 次に、 リセット信号 RES 1 の低レベルパルスにより、 ノード GTNは電源線 VDDに接続される (図 6 ( c ) ) 。
制御信号 VTGENが高レベルに変化すると （図 6 ( d ) ) 、 ノード VTから電荷が 引き抜かれる。 閾値電圧生成回路 VTGのノード VTの電圧は、 一時的に約一 1 . 7 V (深い負電圧） まで下降する （図 6 ( e ) ) 。 その後、 ノード VTの電圧は、 ク ランプ回路の pMOS トランジスタ PIのクランプ動作により上昇し、ほぼ一0 . 8 V (一定電圧） に保持される。
ノード VTがー 0 . 9 Vより低い期間 （アンダーシュート期間） 、 負電圧生成回 路 NEGGの pMOS トランジスタ P2がオンし、 ノード VNEGは、 接地電圧に初期化さ れる （図 6 ( f ) ) 。 このように、 ノード VTの電圧の一 0 . 8 Vへの初期化と、 ノード VNEGの接地電圧への初期化とが、一つの制御信号 VTGENにより行われるた め、 プリチャージ期間を従来に比べ短縮できる。 また、 図 1に示した負電圧制御 回路 NEGCが不要になるため、ビット線 GNDセンス回路 BGSの回路規模を削減でき る。
次に、 ワード線 WL が高レベルに変化し （図 6 ( g ) ) 、 強誘電体キャパシタ FCは、 ビット線 BL、 XBLにそれぞれ接続される。 また、 特に図示していないが、 コラム選択信号 CLが高レベルに変化し、 ビット線 BL、 XBLは、データバス線にそ れぞれ接続される。次に、パスグランド信号 BUSGが低レベルに変化し（図 6 ( h ) )、 ビット線 BL、 XBLおよびデータバス線のプリチャージが解除される。
次に、 制御信号 NEGGENが高レベルに変化し (図 6 ( i ) ) 、 ノード VNEGから 電荷が引き抜かれる。 ノード VNEGは、 負電圧 （約 2 . 5 V ) に初期化される （図 6 ( j ) )。 ノード GTNの電圧は、カツプリングキャパシタ Ctransの作用により、 ノード VNEGの電圧変化に追従して所定の正電圧に変化する。なお、図中に破線で 示したように、 リセット信号 RES3の高レベル期間をリセット信号 RES1の低レべ ルパルス後まで延ばすことで、キャパシタ Cbiasは、電源電圧 VDDに充電される。 このため、ノード VTGの初期電圧を、 D C電流を流すことなく、キャパシタ Cbias、 Ctransの容量比に応じて設定できる。
ノード VTのアンダーシュート期間を利用して、 ノード VNEGを接地電圧に初期 化することで、 プリチャージ期間は短縮される。 このため、 読み出しアクセス時 間は短縮される。また、キャパシタ Cgateによるノード VTからの電荷の引き抜き を利用してノード VNEGを接地電圧に初期化することで、初期化に必要な回路規模 を削減できる。 このため、 強誘電体メモリのチップサイズは小さくなる。
次に、 センス期間 SENでは、 まず、 プレート線 PLが高レベルに変化する （図 6 ( k ) ) 。 強誘電体キャパシタ FCの残留分極値に応じた電流が、 ビット線 BL、 XBLに流れ込み、 ビット線 BL、 XBLの電圧は、 それぞれわずかに上昇する （図 6 ( 1 ) ) 。 実効的な容量値が大きい強誘電体キャパシタ FCに接続されたビット線 BLの電圧は、 実効的な容量値が小さい強誘電体キャパシタ FCに接続されたビッ ト線 XBLの電圧より高くなる。
このとき、 チャージトランスファ CTのゲート （ノード VT) には、 チャージト ランスファ CTの閾値電圧 （一 0 . 7 V ) よりわずかに低い電圧 （一 0 . 8 V) 力 S 印加されている。 このため、チャージトランスファ CTはわずかにオンし、各ビッ ト線 BL、 XBLに流れ込んだ電流は、 ノード VNEGにリークする。 この結果、 ノード VNEGの電圧は、強誘電体キャパシタ FCの残留分極値に応じて上昇する（図 6 (m) ) D この実施形態では、 ビット線 BL、 XBLの電圧を 0 Vに制御するインバータアン プ等のフィードバック回路は不要である。 フィードバック回路が不要なため、 ノ ード VTとキャパシタ Cgateを分離する分離ゲートも不要である。 さらに、分離ゲ ートをオンさせるための深い負電圧の生成回路も不要になる。 この結果、 回路規 模が削減され、 強誘電体メモリのチップサイズは小さくなる。 回路規模が削減さ れるため、 強誘電体メモリの消費電力は削減される。 特にインパータアンプの削 除による消費電力の削減効果は大きい。 プリチャージ期間 PREに複雑な初期設定 が不要になるため、 リチヤージ期間および読み出しアクセス時間は、 さらに短縮 さ る。
ノード GTNの電圧は、 電圧変換回路 VC0Nのカップリングキャパシタ Ctransに より、 ノード VNEGの電圧変化に応答して変化する （図 6 ( n ) ) 。 換言すれば、 ノード VNEGの負電圧は、 カツプリングキャパシタ Ctransにより、 ノード GTNの 正電圧に変換される。 ノード GTNの電圧変化により、 ソースフォロア回路 SFWが 動作し、 ノード SF、 XSFの電圧が上昇する （図 6 ( o ) ) 。
ソースフォロア回路 SFW (nMOS トランジスタ N3) のゲート電圧は、 ノ一ド GTN の電圧の初期化により、 ビット線 GNDセンス回路 BGSのセンス動作中に、 nMOS ト ランジスタ N3の閾値電圧 Vthより高く、電源電圧 VDD—閾値電圧 Vthより低くな る。 このため、 ソースフォロア回路 SFWは、 ノード VNEGの全ての電圧の変化に応 答して動作できる。この結果、ソースフォロア回路 SFWのゲインは、従来の 6 0 % に対して 9 0 %に向上する。 ここで、 ソースフォロア回路 SFWのゲインは、 入力 電圧 （VNEG" 1 "— VNEG 0つ に対する出力電圧 （S F— XSF) の比である。
この後、 センスアンプ活性化信号 XSA0Nが活性化され （図 6 ( p ) ) 、 入カノ 一ド SF、XSFの電圧差が差動増幅される。そして、メモリセル MCから読み出され、 増幅されたデータは、 データ入出力端子を介して外部に読み出される。 なお、 図 6に示すシミュレーションでは、 ノード SF、 XSFはセンスアンプ SAに接続してい ない。 このため、 ノード SF、 XSFの電圧は増幅されない。
また、 バスオン信号 BUS0Nが低レベルに変化し、 ビット線 BL、 XBLとビット線 GNDセンス回路 BGSとの接続が解除される （図 6 ( q ) ) 。 リセット信号 RES2が 高レベルに変化し （図 6 ( r ) ) 、 ノード GTNは、 接地電圧に変化する。 ソース フォロア回路 SFWは、 ノード GTNの電圧変化に応答して、 ノード SF、 XSFの電圧 を低下させる （図 6 ( s ) ) 。
次に、再書き込み期間 REWでは、再書き込み信号 REWRITEXが活性化され（図 6 ( t ) ) 、 再書き込み動作が開始される。 再書き込み動作により、 センスアンプ SAで増幅された電圧がビット線 BL、 XBLに伝達される。 ビット線 BLの電圧は、 電源電圧 VDDまで上昇し （図 6 ( u ) ) 、 ビット線 XBLの電圧は、 接地電圧まで 下降する （図 6 ( V ) ) 。 なお、 プレート線 PLは、 アクセスされる強誘電体キヤ パシタ FCに高い電圧を掛けるため、電源電圧 VDDより高い昇圧電圧が印加される (図 6 ( w) ) 。 また、 プレート線 PLが昇圧電圧に設定されている期間に、 論 理 0"の再書き込みが実行される。
この後、ヮード線 WLは、電源電圧 VDDより高い昇圧電圧に設定され（図 6 ( x ) )、 プレート線 PLは、 接地電圧に設定される （図 6 ( y ) ) 。 ワード線 を昇圧電 圧に設定することで、 ビット線 BLの高レベル電圧は、 強誘電体キャパシタ FCに 確実に伝えられる。 そして、 〃論理 'の再書き込みが実行される。
以上、本実施形態では、 チャージトランスファ CTのグート電圧を、 チャージト ランスファ CTの閾値電圧よりわずかに低い電圧に設定することで、インバータァ ンプ等のフィードバック回路を不要にできる。 この結果、 強誘電体メモリのチッ プサイズを小さくでき、 強誘電体メモリの消費電力を削減できる
ノード VT が深い負電圧から一定の負電圧になるまでのアンダーシュート期間 を利用して、 pMOS トランジスタ P2をオンさせ、 ノード VNEGを接地電圧に初期化 できる。 このため、 ノード VNEGを高速に初期化でき、 プリチャージ期間 PREを短 縮できる。 この結果、 読み出しアクセス時間を短縮できる。 また、 プリチャージ に必要な回路を簡易に構成できる。 この結果、 強誘電体メモリのチップサイズを 小さくできる。
。回路は、チャージトランスファ CTの閾値電圧より低い閾値電圧を有す る pMOS トランジスタ PIで構成される。 このため、チャージトランスファ CTの閾 値電圧より低い一定の負電圧を、 クランプ回路により容易に生成できる。
pMOS トランジスタ P2の閾値電圧は、 pMOS トランジスタ PIの閾値電圧より低い。 このため、 ノード VT力 深い負電圧から pMOS トランジスタ PIの閾値電圧に対応 する一定の負電圧になった後、 接地線から pMOS トランジスタ P2を介してノード VNEGに電荷が供給されることを防止できる。 この結果、 ノード VNEGを確実に所 定の負電圧に設定できる。
チャージトランスファ CTおよび pMOS トランジスタ Pl、 P2の閾値電圧は、 トラ ンジスタのゲ一ト幅 Wとチャネル長 Lの比 W/ Lを相違させることで、 簡易かつ 高い精度でそれぞれ設定できる。
ノード GTNの電圧は、 キャパシタ Cbias、 Ctransにより、 予め所定の正電圧に 設定される。 このため、 メモリセル MCからビット線 BL、 XBLに流れ込む電流に応 じて上昇するノード VNEGの負電圧を、ソースフォロア回路 SFWを正常に動作させ る正電圧に容易に変換できる。 この結果、 ソースフォロア回路 SFWのゲインを大 きくできる。
キャパシタ Cbiasに予め所定の電圧に充電しておくことで、キャパシタ CMas、 Ctransの容量分割を利用して、 ノード GTNを所望の初期電圧に設定できる。
図 7は、 本発明の第 2の実施形態を示すブロック図である。 第 1の実施形態で 説明した回路 ·信号と同一の回路 ·信号については、 同一の符号を付し、 これ等 については、 詳細な説明を省略する。
この実施形態では、 メモリセルアレイ ARYが、 第 1の実施形態のメモリセルァ レイ ARY (図 2 ) と相違している。 メモリセルアレイ ARYのメモリセノレ MCは、 1T1C 型のメモリセルが採用されている。 ヮード線 WLEに接続されたメモリセル MCは、 ビット線 BLEに接続されている。 ヮード線 WL0に接続されたメモリセル MCは、 ビ ット線 BL0に接続されている。 また、 メモリセルアレイ ARYは、 ビット線対 BLE、 BL0毎にリファレンスメモリセル RMCを有している。 その他の構成は、 第 1の実 施形態とほぼ同じである。
図 8は、 図 7のメモリセルアレイの詳細を示している。
各メモリセノレ MCは、 nMOS トランジスタからなる転送トランジスタ Mlおよび強 誘電体キャパシタ FClを有している。 強誘電体キャパシタ FC1は、 一端が転送ト ランジスタ Mlを介してビット線 BLEまたはビット線 BL0に接続され、他端がプレ 一ト線 PLに接続されている。 メモリセル MCの転送トランジスタ Mlのゲートは、 それぞれ異なるワード線 WLE、 WLOに接続されている。すなわち、相補のビット線 BLE、 BL0にそれぞれ接続されたメモリセル MCは、 同時にアクセスされない。
リファレンスメモリセル RMCは、メモリセル MCの強誘電体キャパシタ FC1 と同 じ 4つの強誘電体キャパシタ C0、 C1で構成されるリファレンスキャパシタと、 2 つの nMOS トランジスタ N10、 Nilとを有している。 nMOS トランジスタ N10は、 リ ファレンスヮード,锒 RWL0が高レべノレのときに、リファレンスキャパシタをビッ ト 線 BLEに接続する。 nMOS トランジスタ Ni lは、 リファレンスヮード線 RWLEが高 レベルのときに、 リファレンスキャパシタをビット線 BL0に接続する。
リファレンスキャパシタは、 論理 0 "を記憶する強誘電体キャパシタ C0と、 " 論理 1 を記憶する強誘電体キャパシタ C1を直列に接続した 2つの容量対を並列 に接続して構成されている。 各容量対の一端は、 リファレンスプレート線 RPLに 接続されている。 リファレンスキャパシタの容量値は、 （C0 + C1) / 2になる。 すなわち、 リファレンスキャパシタは、 〃論理 0〃を記憶する強誘電体キャパシタ FC1の容量値と、 論理 1 を記憶する強誘電体キャパシタ FC1の容量値の中間の 容量値を有している。 メモリセルキャパシタと同じ複数の強誘電体キヤパシタを 組み合わせてリファレンスキャパシタを構成することで、 中間の容量値を簡易か つ高い精度で構成できる。
1T1C型セルで構成されるメモリセルァレイ ARYでは、 ワード線 WLEが高レベル になりビッ ト線 BLEに接続されたメモリセル MCが選択される場合、リファレンス ヮード線 RWLEは、リファレンスキャパシタをビット線 BL0に接続するために高レ ベルになる。 同様に、 ワード線 WL0が高レベルになりビット線 BL0に接続された メモリセル MCが選択される場合、 リファレンスワード線 RWL0は、 リファレンス キャパシタをビット線 BLEに接続するために高レベルになる。 そして、 強誘電体 キャパシタ FC1の容量値に応じて変化するビット線 BLE (または BL0) の電圧と、 リファレンスキャパシタの容量値に応じて変化するビット線 BL0 (または BLE)の 電圧とが、 ビット線 GNDセンス回路 BGSに伝達される。 図 9は、 第 2の実施形態の読み出し動作を示している。 図の上側の波形は、 入 力信号を示し、 図の下側の波形は、 シミュレーション結果を示している。
入力信号のタイミングは、 第 1の実施形態と同じである。 シミュレーション波 形では、 ノード SF、 XSFの電圧が、 第 1の実施形態とわずかに相違している。 こ の相違は、 セル構造 （1T1C型か 2T2C型か） によるものである。 末尾に "re;Tを付 した符号は、リファレンスメモリセル RMCに対応するノードの波形を示している。
"ref"を付したノードの電圧は、 " を付したノードの電圧と〃0 "を付したノードの 電圧の中間の値になる。 図から明らかなように、 シミュレーション波形は、 基本 的に第 1の実施形態と同じである。
この実施形態においても、 上述した第 1の実施形態と同様の効果を得ることが できる。
なお、 上述した実施形態では、 本発明を強誘電体メモリチップに適用した例に ついて述べた。 本発明はかかる実施形態に限定されるものではない。 例えば、 本 発明をシステム L S Iに搭載される強誘電体メモリコアに適用してもよい。
以上、 本発明について詳細に説明してきたが、 上記の実施形態およびその変形 例は発明の一例に過ぎず、 本発明はこれに限定されるものではない。 本発明を逸 脱しない範囲で変形可能であることは明らかである。 産業上の利用の可能性
本発明の強誘電体メモリおよびそのデータ読み出し方法では、 読み出し動作中 にビット線を接地電圧に保持するための制御回路 （クロッキング回路あるいはフ ィードバック回路) を不要にでき、 強誘電体メモリのレイァゥトサイズを小さく できる。 制御回路が不要になるため、 強誘電体メモリの消費電力を削減できる 本発明の強誘電体メモリおょぴそのデータ読み出し方法では、 第 2ノードの電 圧が一時的に深い負電圧になることを利用して、 第 1ノードを高速に初期化でき る。 このため、 読み出し動作前のプリチャージ期間を短縮でき、 読み出しァクセ ス時間を短縮できる。 また、 読み出し動作前の初期化に必要な回路を簡易に構成 できる。 この結果、 強誘電体メモリのサイズを小さくできる。
本発明の強誘電体メモリでは、クランプ回路により第 l pMOS トランジスタの閾 値電圧より低い一定電圧を容易に生成できる。
本発明の強誘電体メモリでは、第 2ノードが深い負電圧から第 3 pMOS トランジ スタの閾値電圧に対応する一定電圧になった後、接地線から第 3 pM0S トランジス タを介して第 1ノードに電荷が供給されることを防止できる。 この結果、 第 1ノ 一ドを確実に所定の負電圧に設定できる。
本発明の強誘電体メモリでは、 第 1および第 2ノードの電圧を初期設定するた めのトランジスタの閾値電圧は、 トランジスタのゲ一ト幅 Wとチャネル長 Lの比 W/ Lを相違させることで、 簡易かつ高い精度でそれぞれ設定できる。
本発明の強誘電体メモリでは、 第 3カツプリングキャパシタと分圧キャパシタ との容量分割を利用して、 メモリセルからビット線に流れ込む電流に応じて上昇 する第 1ノードの負電圧を、 ソースフォロア回路が正常に動作する正電圧に容易 に変換できる。

Claims

請求の範囲
( 1 ) 強誘電体キャパシタを有するメモリセルと、
メモリセルに接続されるビット線と、
第 1ノード、 前記ビット線および第 2ノードにソース、 ドレインおよびゲート がそれぞれ接続された第 1 pMOS トランジスタと、
前記第 1ノードを所定の負電圧に初期設定する負電圧設定回路と、
第 1 pMOS トランジスタの閾値電圧よりわずかに低い一定電圧を前記第 2ノー ドに生成する閾値電圧生成回路とを備えていることを特徴とする強誘電体メモリ。
( 2 ) 請求の範囲 1の強誘電体メモリにおいて、
前記負電圧設定回路は、 前記第 1ノードに接続された第 1カップリングキャパ シタと、 前記第 1ノード、 接地線および前記第 2ノードに、 ソース、 ドレインお よびゲートがそれぞれ接続された第 2 pMOS トランジスタとを備え、
前記閾値電圧設定回路は、 前記第 2ノードに接続された第 2カップリングキヤ パシタと、 前記第 2ノードに接続され、 前記第 2ノードの電荷が前記第 2カップ Vングキャパシタにより引き抜かれるときに前記第 2ノードを前記一定電圧にク ランプするクランプ回路とを備えていることを特徴とする強誘電体メモリ。
( 3 ) 請求の範囲 2の強誘電体メモリにおいて、
前記クランプ回路は、 ソース、 ドレインおよびグートが前記第 2ノード、 接地 線および前記第 2ノードにそれぞれ接続された第 3 pMOS トランジスタを備え、 前記第 3 pM0S トランジスタの閾値電圧は、前記第 l pMOS トランジスタの閾値電 圧より低いことを特徴とする強誘電体メモリ。
( 4 ) 請求の範囲 3の強誘電体メモリにおいて、
前記第 1および第 3 pMOS トランジスタは、 これ等トランジスタのゲート幅 Wと チャネル長 Lの比 WZ Lを相違させることにより、 互いに異なる閾値電圧に設定 されることを特徴とする強誘電体メモリ。
( 5 ) 請求の範囲 3の強誘電体メモリにおいて、
前記第 2 pMOS トランジスタの閾値電圧は、前記第 3 pMOS
圧より低いことを特徴とする強誘電体メモリ。
( 6 ) 請求の範囲 5の強誘電体メモリにおいて、
前記第 2および第 3 pMOS トランジスタは、 これ等トランジスタのゲート幅 Wと チャネル長 Lの比 W/ Lを相違させることにより、 互いに異なる閾値電圧に設定 されることを特徴とする強誘電体メモリ。
( 7 ) 請求の範囲 2の強誘電体メモリにおいて、
前記第 1ノードおよび第 3ノードの間に配置され、 前記第 1ノ一ドの負電圧に 応じて前記第 3ノードに正電圧を生成する第 3カップリングキャパシタと、 入力端子が前記第 3ノードに接続されたソースフォロア回路と、
前記第 3ノードを予め所定の正電圧に設定するために、 前記第 3ノードを介し て前記第 3カツプリングキャパシタに接続される分圧キャパシタとを備えている ことを特徴とする強誘電体メモリ。
( 8 ) 強誘電体メモリのデータ読み出し方法であって、
予め所定の負電圧に設定される第 1ノ―ドに強誘電体キャパシタを有するメモ リセルに接続されたビット線を接続するための第 I pMOS トランジスタのゲ一ト 電圧を、 この第 I pMOS トランジスタの閾値電圧よりわずかに低い一定電圧に設定 し、
前記強誘電体キャパシタの残留分極値に応じて前記メモリセルからビット線に 流れ込む電流を前記第 1ノードにリークさせ、
前記第 1ノードの電圧上昇量に応じて、 前記メモリセルに記憶されているデー タの論理値を判定することを特徴とする強誘電体メモリのデータ読み出し方法。
( 9 ) 請求の範囲 8の強誘電体メモリのデータ読み出し方法であって、 前記メモリセルからのデータの読み出し前に、
前記第 I pMOS トランジスタのゲートに接続された前記第 2ノードを一時的に 深い負電圧に設定するために、 第 2カップリングキャパシタにより前記第 2ノー ドの電荷を引き抜き、
第 2ノードが前記深い負電圧の期間に、 前記第 2ノードを前記一定電圧に設定 するためのクランプ回路により、 前記第 2ノードに電荷を供給し、
前記第 2ノードが前記深い負電圧から前記一定電圧になるまでのアンダーシュ ート期間に、 前記第 1ノード、 接地線おょぴ前記第 2ノードに、 ソース、 ドレイ ンおよぴゲートがそれぞれ接続された第 2 pM0S トランジスタをオンさせて、前記 第 1ノードを接地電圧に初期化し、
前記第 1ノードを前記所定の負電圧に設定するために、 第 1カップリングキヤ パシタにより前記第 1ノードの電荷を引き抜き抜くことを特徴とする強誘電体メ モリのデータ読み出し方法。
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