JPWO2004093088A1 - 強誘電体メモリおよびそのデータ読み出し方法 - Google Patents
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Abstract
Description
図1は、従来のビット線GNDセンス方式を採用する強誘電体メモリの要部を示している。
メモリセルアレイARYは、2T2C型セルと称するメモリセルMCと、コラムスイッチCSWとを有している。2T2C型セルは、1ビットの情報を保持するために2つの転送トランジスタと2つの強誘電体キャパシタFCで構成される。各強誘電体キャパシタFCは、一端が転送トランジスタを介してビット線BL(またはXBL)に接続され、他端がプレート線PLに接続されている。転送トランジスタのゲートは、ワード線WLに接続されている。符号Cb1は、ビット線容量を示している。コラムスイッチCSWは、アドレス信号に応じて活性化するコラム選択信号CLによりビット線BL、XBLをデータバス線に接続する。データバス線は、バスグランド信号BUSGにより接地電圧にディスチャージされ、バスオン信号BUSONによりビット線GNDセンス回路BGSに接続される。
ビット線GNDセンス回路BGSは、インバータアンプIAMP、チャージトランスファCT、分離ゲートISO、閾値電圧生成回路VTG、負電圧生成回路NEGG、負電圧制御回路NEGC、および負電圧を正電圧に変換するためのカップリングキャパシタCtransを有している。
インバータアンプIAMPは、読み出し動作中にショート信号SHORTの高レベルにより活性化され、ビット線BL、BLXの電圧が上昇するときに、チャージトランスファCT(pMOSトランジスタ)の制御ノードVTの電圧を下降させる。
閾値電圧生成回路VTGは、制御信号VTGENの反転論理を受けるキャパシタCgateとノードGTに接続されたクランプ回路を有している。ノードGTは、クランプ回路により−0.7V〜0.7Vに設定される。閾値電圧生成回路VTGは、制御信号VTGENの高レベルへの変化により、ノードGT(−0.7V)に負電圧を生成する。この負電圧は、チャージトランスファCTの閾値電圧に等しい。
負電圧生成回路NEGGは、制御信号NEGGENの反転論理を受けるキャパシタCtankと、負電圧ノードVNEGを接地電圧に初期化するpMOSトランジスタを有している。負電圧生成回路NEGGは、制御信号NEGGENの高レベルへの変化により、ノードVNEGに負電圧を生成する。
負電圧制御回路NEGCは、制御信号CLP2GEN、CLP1GENの反転論理をそれぞれ受けるキャパシタと、ノードCLP2を接地電圧に初期化するpMOSトランジスタと、ノードCLP1に接続されたクランプ回路を有している。ノードCLP1は、クランプ回路により−2.1V〜0.7Vの範囲に設定される。ノードCLP2は、ノードCLP1が−2.1Vに設定されることで、確実に接地電圧に初期化される。負電圧制御回路NEGCは、制御信号CLP2GENの高レベルへの変化により、分離ゲートISO(pMOSトランジスタ)の制御ゲートに負電圧を供給する。このため、ノードGTの負電圧(−0.7V)は、分離ゲートISOのオンによりノードVTに確実に伝達される。
上述した従来のビット線GNDセンス回路BGSでは、以下のように動作して読み出し動作が実行される。
まず、制御信号CLP1GENが高レベルに2回変化し、ノードCLP2は、接地電圧に初期化される。ビット線BL、XBLは、バスオン信号BUSONの高レベルへの変化によりビット線GNDセンス回路BGSに接続される。インバータアンプIAMPは、ショート信号SHORTの高レベルへの変化により活性化される。
次に、ノードCLP2は、制御信号CLP2GENの高レベルへの変化により、負電圧に変化する。分離ゲートISOは、ノードCLP2の負電圧によりオンする。また、ノードGTおよびノードVTは、制御信号VTGENNの高レベルへの変化により−0.7Vに変化する。
強誘電体キャパシタFCは、ワード線WLの高レベルへの変化によりビット線BL、XBLにそれぞれ接続される。ビット線BL、XBLは、コラム選択信号CLの高レベルへの変化によりデータバス線にそれぞれ接続される。ビット線BL、XBLおよびデータバス線のプリチャージ期間は、バスグランド信号BUSGが低レベルに変化することで終了する。
次に、制御信号NEGGENが高レベルに変化し、ノードVNEGは、負電圧に変化する。次に、プレート線PLが高レベルに変化し、ビット線BL、XBLの電圧は、強誘電体キャパシタFCの残留分極値に応じてそれぞれ上昇する。ビット線BL、XBLの電圧が上昇すると、ノードVTの電圧は、インバータアンプIAMPのフィードバック作用により低下する。このため、ビット線BL、XBL上の電荷は、チャージトランスファCTを介して負電圧生成回路NEGGのキャパシタCtankに吸収される。すなわち、ビット線BL、XBLの電圧は、接地電圧に戻る。
強誘電体キャパシタFCの残留分極値は、キャパシタCtankの接続ノードVNEGの電圧変化として現れる。ノードVNEGの電圧(負電圧)は、カップリングキャパシタにより正電圧に変換される。センスアンプSAは、ビット線BL、XBLにそれぞれ対応するビット線GNDセンス回路BGSから出力される電圧を差動増幅する。すなわち、メモリセルMCに保持されているデータは、外部に読み出される。
上述したビット線GNDセンス回路BGSでは、読み出し動作中にビット線BL、XBLの電圧を接地電圧に保持するために、インバータアンプIAMPが必要であり、回路面積が増加する要因になっている。また、インバータアンプIAMPは、動作電流が100μA程度である。2T2C型セルの強誘電体メモリでは、ビット線GNDセンス回路BGSは、I/O毎に2個必要である。例えば、強誘電体メモリのデータ端子が16ビット構成である場合、32個のビット線GNDセンス回路BGSが必要である。このため、インバータアンプIAMPの回路面積がチップサイズに与える影響およびインバータアンプIAMPの消費電流が強誘電体メモリの消費電力に与える影響は大きい。
また、インバータアンプIAMPを正確に動作させるため、ノードVTとノードGTを分離する分離ゲートISOが必要である。ノードGTに生成された負電圧を分離ゲートISOを介してノードVTに伝達するためには、分離ゲートISOに深い負電圧を与えなくてはならない。このため、複雑な負電圧制御回路NEGCが必要である。読み出し動作の初期において、複雑な負電圧制御回路NEGCを動作させるため、ノードVTの電圧の設定期(プリチャージ期間)は、長くなる(約30ns)。長いプリチャージ期間は、読み出しアクセス時間の短縮の妨げになる。
以下、本発明に関連する先行技術文献を列記する。
本発明の別の目的は、強誘電体メモリの消費電力を削減することにある。
本発明の別の目的は、強誘電体メモリのアクセス時間を短縮することにある。
本発明の一形態では、第1pMOSトランジスタは、強誘電体キャパシタを有するメモリセルに接続されたビット線を第1ノードに接続する。第1ノードは、負電圧設定回路により予め所定の負電圧に初期設定される。第1pMOSトランジスタのゲート電圧(第2ノード)は、閾値電圧生成回路により、第1pMOSトランジスタの閾値電圧よりわずかに低い一定電圧に設定される。このため、第1pMOSトランジスタは、メモリセルからのデータの読み出し時に、わずかにオンし続ける。強誘電体キャパシタの残留分極値に応じてメモリセルからビット線に流れ込む電流は、第1ノードにリークする。そして、メモリセルに記憶されているデータの論理値は、第1ノードの電圧上昇量に応じて判定される。
第1pMOSトランジスタのゲート電圧を、自身の閾値電圧よりわずかに低い値に設定することで、読み出し動作中にビット線から第1ノードに常に電流がリークし、第1ノードの電圧が上昇する。このため、例えば、読み出し動作中にビット線を接地電圧に保持するための制御回路(インバータアンプ等のフィードバック回路)は不要になる。この結果、強誘電体メモリのレイアウトサイズを小さくできる。制御回路が不要になるため、強誘電体メモリの消費電力を削減できる。
本発明の別の一形態では、第2pMOSトランジスタは、第2ノードの電圧に応じてオンし、第1ノードを接地線に接続する。メモリセルからのデータの読み出し前に、第2ノードの電荷は、第2カップリングキャパシタにより引き抜かれ、第2ノードは、一時的に深い負電圧に設定される。第2ノードが深い負電圧の期間に、第2ノードを一定電圧に設定するためのクランプ回路により、第2ノードに電荷が供給される。第2ノードが深い負電圧から一定電圧になるまでのアンダーシュート期間に、第2pMOSトランジスタはオンし、第1ノードを接地電圧に初期化する。この後、第1カップリングキャパシタにより第1ノードの電荷が引き抜かれ、第1ノードは、所定の負電圧に設定される。第2ノードの電圧が一時的に深い負電圧になることを利用して、第2pMOSトランジスタをオンするだけで第1ノードの電圧を接地電圧に初期化できるため、第1ノードを高速に初期化できる。このため、読み出し動作前の初期化期間(プリチャージ期間)を短縮でき、読み出しアクセス時間を短縮できる。第2ノードを一定電圧にするための回路を利用して、第1ノードの電圧を初期化できるため、読み出し動作前の初期化に必要な回路を簡易に構成できる。この結果、強誘電体メモリのサイズを小さくできる。
本発明の別の一形態では、クランプ回路は、ソース、ドレインおよびゲートが第2ノード、接地線および第2ノードにそれぞれ接続された第3pMOSトランジスタを有している。第3pMOSトランジスタの閾値電圧は、第1pMOSトランジスタの閾値電圧より低い。このため、クランプ回路により第1pMOSトランジスタの閾値電圧より低い一定電圧を容易に生成できる。この際、第1および第3pMOSトランジスタの閾値電圧は、トランジスタのゲート幅Wとチャネル長Lの比W/Lを相違させることで、簡易かつ高い精度でそれぞれ設定できる。
本発明の別の一形態では、第2pMOSトランジスタの閾値電圧は、第3pMOSトランジスタの閾値電圧より低い。このため、第2ノードが深い負電圧から第3pMOSトランジスタの閾値電圧に対応する一定電圧になった後、接地線から第3pMOSトランジスタを介して第1ノードに電荷が供給されることを防止できる。この結果、第1ノードを確実に所定の負電圧に設定できる。この際、第2および第3pMOSトランジスタの閾値電圧は、トランジスタのゲート幅Wとチャネル長Lの比W/Lを相違させることで、簡易かつ高い精度でそれぞれ設定できる。
本発明の別の一形態では、第1ノードおよび第3ノードの間に配置される第3カップリングキャパシタは、第1ノードの負電圧に応じて第3ノードに正電圧を生成する。ソースフォロア回路の入力端子は第3ノードに接続されている。分圧キャパシタは、第3ノードを予め所定の正電圧に設定するために、第3ノードを介して第3カップリングキャパシタに接続される。このため、第3カップリングキャパシタと分圧キャパシタとの容量分割を利用して、メモリセルからビット線に流れ込む電流に応じて上昇する第1ノードの負電圧を、ソースフォロア回路が正常に動作する正電圧に容易に変換できる。
図2は、本発明の第1の実施形態を示すブロック図である。
図3は、図2のメモリセルの詳細を示す回路図である。
図4は、図2の要部を示す回路図である。
図5は、図2のセンスアンプの詳細を示す回路図である。
図6は、第1の実施形態の読み出し動作を示すタイミング図である。
図7は、本発明の第2の実施形態を示すブロック図である。
図8は、図7のメモリセルの詳細を示す回路図である。
図9は、第2の実施形態の読み出し動作を示すタイミング図である。
図2は、本発明の強誘電体メモリの第1の実施形態を示している。強誘電体メモリチップは、シリコン基板上にCMOSプロセスを使用して形成されている。
強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリは、アドレスバッファADB、コマンドバッファCMDB、ロウデコーダRDEC、タイミング生成回路TGEN、コラムデコーダCDEC、プレートドライバPD、ワードドライバWD、メモリコアCOREおよびデータ出力バッファBUFを有している。図1では、主に読み出し動作に必要な回路を記載している。このため、書き込み動作に必要なデータ入力バッファおよびライトアンプ等の回路は、省略している。
アドレスバッファADBは、アドレス信号ADをアドレス端子を介して受信し、受信した信号をロウデコーダRDECおよびコラムデコーダCDECに出力する。ロウデコーダRDECは、アドレス信号の上位ビット(ロウアドレス)をデコードしてロウデコード信号を生成し、生成した信号をワードドライバWDに出力する。コラムデコーダCDECは、アドレス信号の下位ビット(コラムアドレス)をデコードしてコラムデコード信号を生成し、生成した信号をコラムデコーダ列CDECに出力する。
コマンドバッファCMDBは、チップセレクト信号/CSおよびライトイネーブル信号/WE等のコマンド信号をコマンド端子を介して受信し、受信した信号をタイミング生成回路に出力する。タイミング生成回路TGENは、受信したコマンド信号が示す動作モードをデコードし、プレートドライバPD、ワードドライバWD、およびデータ出力バッファOBF等を動作させるタイミング信号を、デコード結果に応じて出力する。
プレートドライバPDは、タイミング生成回路TGENからのタイミング信号およびロウデコーダRDECからのロウデコード信号に応答して、所定のプレート線PLを選択する。選択されたプレート線PLは、所定の期間低レベルから高レベルに変化する。
ワードドライバWDは、タイミング生成回路TGENからのタイミング信号およびロウデコーダRDECからのロウデコード信号に応答して、所定のワード線WLを選択する。選択されたワード線WLは、低レベルから高レベルに変化する。
メモリコアCOREは、メモリセルアレイARYと、ビット線BL、BLXにそれぞれ対応するビット線GNDセンス回路BGSと、ビット線BL、BLXからなるビット線対にそれぞれ対応するセンスアンプSAを有している。
メモリセルアレイARYは、マトリックス状に配置された複数のメモリセルMCと、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BL、BLXを有している。メモリセルMCは、後述する図3に示すように、2T2C型メモリセルである。
ビット線GNDセンス回路BGSは、メモリセルMCからデータを読み出すときに動作する。ビット線GNDセンス回路BGSは、ビット線BL(またはBLX)に読み出される電荷を電圧に変換し、変換した電圧をセンスアンプに出力する。
センスアンプSAは、ビット線対BL、BLXに対応するビット線GNDセンス回路BGSから出力される読み出し電圧を増幅し、データ出力回路BUFに出力する。
データ出力バッファBUFは、メモリコアCOREから読み出される複数ビットの読み出しデータのうち16ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子I/Oに出力する。データ入出力端子I/Oは、16ビットで構成されている。
図3は、図2のメモリセルの詳細を示している。
メモリセルMCは、nMOSトランジスタからなる転送トランジスタM1、M2および強誘電体キャパシタFC1、FC2を有している。強誘電体キャパシタFC1は、一端が転送トランジスタM1を介してビット線BLに接続され、他端がプレート線PLに接続されている。強誘電体キャパシタFC2は、一端が転送トランジスタM2を介してビット線XBLに接続され、他端がプレート線PLに接続されている。転送トランジスタM1、M2のゲートは、ワード線WLに接続されている。図中、強誘電体キャパシタFC1、FC2に付けた矢印は、分極状態を表している。上向きの矢印は、″論理0″を記憶している状態である。下向きの矢印は、″論理1″を記憶している状態である。このように、2T2C型セルでは、一対の強誘電体キャパシタFC1、FC2は、互いに反対のデータが書き込まれる。
図4は、ビット線GNDセンス回路BGSの詳細を示している。なお、メモリセルアレイARYおよびデータバス線に接続されるトランジスタは、上述した図1と同じ構成であるため、説明を省略する。
ビット線GNDセンス回路BGSは、pMOSトランジスタからなるチャージトランスファCT、閾値電圧生成回路VTG、負電圧生成回路NEGGおよび電圧変換回路VCONを有している。
閾値電圧生成回路VTGは、図1と同じ機能を有している。すなわち、閾値電圧生成回路VTGは、キャパシタCgate(第2カップリングキャパシタ)およびクランプ回路を有している。但し、クランプ回路を構成するpMOSトランジスタP1(第3pMOSトランジスタ)の閾値電圧は、図1と相違している。pMOSトランジスタP1の閾値電圧は、チャージトランスファCT(第1pMOSトランジスタ)の閾値電圧より低く(深く)設定されている。例えば、チャージトランスファCTの閾値電圧は、−0.7Vに設定され、pMOSトランジスタP1の閾値電圧は、−0.8Vに設定されている。このため、ノードVT(第2ノード)が、pMOSトランジスタP1により負電圧にクランプされるとき、チャージトランスファCTはわずかにオンする。
チャージトランスファCTおよびpMOSトランジスタP1は、これ等トランジスタのゲート幅Wとチャネル長Lの比W/Lを相違させることにより、互いに異なる閾値電圧に設定されている。この例では、pMOSトランジスタP1の比W/Lは、チャージトランスファCTの比W/Lより小さく設定されている。
負電圧生成回路NEGGは、制御信号NEGGENの反転論理を一端で受けるキャパシタCtank(第1カップリングキャパシタ)と、ノードVNEG(第1ノード)を接地電圧に初期化するpMOSトランジスタP2(第2pMOSトランジスタ)を有している。pMOSトランジスタP2の閾値電圧は、pMOSトランジスタP1の閾値電圧より低く設定されている。例えば、pMOSトランジスタP2の閾値電圧は、−0.9Vに設定されている。このため、ノードVTが、pMOSトランジスタP1により−0.8Vにクランプされているとき、pMOSトランジスタP2はオフする。より詳細には、後述するように、pMOSトランジスタP2は、制御信号VTGENの高レベルへの変化により、ノードVTが一時的に−0.9V以下になるときのみオンする。
pMOSトランジスタP1、P2は、これ等トランジスタのゲート幅Wとチャネル長Lの比W/Lを相違させることにより、互いに異なる閾値電圧に設定されている。この例では、pMOSトランジスタP2の比W/Lは、チャージトランスファP1の比W/Lより小さく設定されている。
電圧変換回路VCONは、電源線VDDと接地線との間に、ノードGTN(第3ノード)を介して直列に接続されたpMOSトランジスタP3およびnMOSトランジスタN1と、ノードGTNと接地線との間に直列に接続されたキャパシタCbias(分圧キャパシタ)およびnMOSトランジスタN2と、ノードGTNとノードVNEGとの間に配置されたキャパシタCtrans(第3カップリングキャパシタ)と、ソースフォロア回路SFWを有している。ソースフォロア回路SFWは、電源線VDDと接地線との間に、センスアンプSAの出力ノードSF(またはXSF)を介して直列に接続されたnMOSトランジスタN3およびpMOSトランジスタP4を有している。pMOSトランジスタP3、nMOSトランジスタN1、N2のゲートは、リセット信号RES2、RES1、RES3をそれぞれ受けている。
ソースフォロア回路SFW(nMOSトランジスタN3)のゲート電圧(ノードGTNの電圧)は、ビット線GNDセンス回路BGSのセンス動作中におけるノードVNEGの電圧変化に応答して、nMOSトランジスタN3の閾値電圧Vthより高く、電源電圧VDD−閾値電圧Vthより低くなるように、初期化される。
図5は、図2のセンスアンプの詳細を示している。このセンスアンプSAは、周知の回路である。
センスアンプSAは、入力と出力を互いに接続した一対のCMOSインバータと、CMOSインバータの電源端子および接地端子をそれぞれ電源線VDDおよび接地線に接続する複数のpMOSトランジスタ、nMOSトランジスタと、CMOSインバータの入力ノードVSA、XVSAを互いに接続するCMOS伝達ゲートと、ノードSFをノードVSAに接続するCMOS伝達ゲートと、ノードXSFをノードXVSAに接続するCMOS伝達ゲートを有している。
センスアンプSAは、ショート信号SHRT、XSHRTによりノードVSA、XVSAを一時的にイコライズした後、図4に示したビット線GNDセンス回路BGSからノードSF、XSFを介して読み出しデータ受ける。このとき、ノードSF、VSAおよびノードXSF、XVSAは、それぞれ互いに導通している。この後、センスアンプ活性化信号SAON、XSAONが所定の期間活性化され、読み出しデータは差動増幅される。増幅されたデータは、出力端子OUT、XOUTに出力され、図2に示したデータ出力バッファBUFに転送される。
図6は、第1の実施形態の読み出し動作を示している。図の上側の波形は、入力信号を示し、図の下側の波形は、シミュレーション結果を示している。
この例では、ビット線BLに接続された強誘電体キャパシタFCに″論理1″が記憶され、ビット線XBLに接続された強誘電体キャパシタFCに″論理0″が記憶されている。″論理0″を記憶している強誘電体キャパシタFCは、分極反転を伴わないため、実効的な容量値は小さくなる。これに対して、″論理1″を記憶している強誘電体キャパシタFCは、分極反転を伴うため、実効的な容量値は大きくなる。シミュレーション波形において、″1″を付加したノードGTN、VNEGは、″論理1″が読み出させるビット線BLに対応するノードである。″0″を付加したノードGTN、VNEGは、″論理0″が読み出させるビット線XBLに対応するノードである。
読み出し動作は、メモリセルMCからのデータの読み出し前に所定の回路を初期化するプリチャージ期間PRE、ビット線GNDセンス回路BGSおよびセンスアンプSAを動作させ、メモリセルMCからのデータを読み出すセンス期間SENおよび増幅したデータをメモリセルMCに再書き込みする再書き込み期間REWで構成される。
まず、プリチャージ期間PREにおいて、バスオン信号BUSONが高レベルに変化し、ビット線BL、XBLは、コラムスイッチCSWを介してビット線GNDセンス回路BGSに接続される(図6(a))。リセット信号RES3の高レベルパルスおよびリセット信号RES2の低レベルへの変化により、図4に示した電圧変換回路VCONのキャパシタCbiasの両端が接地される(図6(b))。リセット信号RES3の低レベルへの変化により、ノードVTに付加されるキャパシタCbiasの容量は見えなくなる。次に、リセット信号RES1の低レベルパルスにより、ノードGTNは電源線VDDに接続される(図6(c))。
制御信号VTGENが高レベルに変化すると(図6(d))、ノードVTから電荷が引き抜かれる。閾値電圧生成回路VTGのノードVTの電圧は、一時的に約−1.7V(深い負電圧)まで下降する(図6(e))。その後、ノードVTの電圧は、クランプ回路のpMOSトランジスタP1のクランプ動作により上昇し、ほぼ−0.8V(一定電圧)に保持される。
ノードVTが−0.9Vより低い期間(アンダーシュート期間)、負電圧生成回路NEGGのpMOSトランジスタP2がオンし、ノードVNEGは、接地電圧に初期化される(図6(f))。このように、ノードVTの電圧の−0.8Vへの初期化と、ノードVNEGの接地電圧への初期化とが、一つの制御信号VTGENにより行われるため、プリチャージ期間を従来に比べ短縮できる。また、図1に示した負電圧制御回路NEGCが不要になるため、ビット線GNDセンス回路BGSの回路規模を削減できる。
次に、ワード線WLが高レベルに変化し(図6(g))、強誘電体キャパシタFCは、ビット線BL、XBLにそれぞれ接続される。また、特に図示していないが、コラム選択信号CLが高レベルに変化し、ビット線BL、XBLは、データバス線にそれぞれ接続される。次に、バスグランド信号BUSGが低レベルに変化し(図6(h))、ビット線BL、XBLおよびデータバス線のプリチャージが解除される。
次に、制御信号NEGGENが高レベルに変化し(図6(i))、ノードVNEGから電荷が引き抜かれる。ノードVNEGは、負電圧(約2.5V)に初期化される(図6(j))。ノードGTNの電圧は、カップリングキャパシタCtransの作用により、ノードVNEGの電圧変化に追従して所定の正電圧に変化する。なお、図中に破線で示したように、リセット信号RES3の高レベル期間をリセット信号RES1の低レベルパルス後まで延ばすことで、キャパシタCbiasは、電源電圧VDDに充電される。このため、ノードVTGの初期電圧を、DC電流を流すことなく、キャパシタCbias、Ctransの容量比に応じて設定できる。
ノードVTのアンダーシュート期間を利用して、ノードVNEGを接地電圧に初期化することで、プリチャージ期間は短縮される。このため、読み出しアクセス時間は短縮される。また、キャパシタCgateによるノードVTからの電荷の引き抜きを利用してノードVNEGを接地電圧に初期化することで、初期化に必要な回路規模を削減できる。このため、強誘電体メモリのチップサイズは小さくなる。
次に、センス期間SENでは、まず、プレート線PLが高レベルに変化する(図6(k))。強誘電体キャパシタFCの残留分極値に応じた電流が、ビット線BL、XBLに流れ込み、ビット線BL、XBLの電圧は、それぞれわずかに上昇する(図6(l))。実効的な容量値が大きい強誘電体キャパシタFCに接続されたビット線BLの電圧は、実効的な容量値が小さい強誘電体キャパシタFCに接続されたビット線XBLの電圧より高くなる。
このとき、チャージトランスファCTのゲート(ノードVT)には、チャージトランスファCTの閾値電圧(−0.7V)よりわずかに低い電圧(−0.8V)が印加されている。このため、チャージトランスファCTはわずかにオンし、各ビット線BL、XBLに流れ込んだ電流は、ノードVNEGにリークする。この結果、ノードVNEGの電圧は、強誘電体キャパシタFCの残留分極値に応じて上昇する(図6(m))。
この実施形態では、ビット線BL、XBLの電圧を0Vに制御するインバータアンプ等のフィードバック回路は不要である。フィードバック回路が不要なため、ノードVTとキャパシタCgateを分離する分離ゲートも不要である。さらに、分離ゲートをオンさせるための深い負電圧の生成回路も不要になる。この結果、回路規模が削減され、強誘電体メモリのチップサイズは小さくなる。回路規模が削減されるため、強誘電体メモリの消費電力は削減される。特にインバータアンプの削除による消費電力の削減効果は大きい。プリチャージ期間PREに複雑な初期設定が不要になるため、リチャージ期間および読み出しアクセス時間は、さらに短縮される。
ノードGTNの電圧は、電圧変換回路VCONのカップリングキャパシタCtransにより、ノードVNEGの電圧変化に応答して変化する(図6(n))。換言すれば、ノードVNEGの負電圧は、カップリングキャパシタCtransにより、ノードGTNの正電圧に変換される。ノードGTNの電圧変化により、ソースフォロア回路SFWが動作し、ノードSF、XSFの電圧が上昇する(図6(o))。
ソースフォロア回路SFW(nMOSトランジスタN3)のゲート電圧は、ノードGTNの電圧の初期化により、ビット線GNDセンス回路BGSのセンス動作中に、nMOSトランジスタN3の閾値電圧Vthより高く、電源電圧VDD−閾値電圧Vthより低くなる。このため、ソースフォロア回路SFWは、ノードVNEGの全ての電圧の変化に応答して動作できる。この結果、ソースフォロア回路SFWのゲインは、従来の60%に対して90%に向上する。ここで、ソースフォロア回路SFWのゲインは、入力電圧(VNEG″1″−VNEG″0″)に対する出力電圧(SF−XSF)の比である。
この後、センスアンプ活性化信号XSAONが活性化され(図6(p))、入力ノードSF、XSFの電圧差が差動増幅される。そして、メモリセルMCから読み出され、増幅されたデータは、データ入出力端子を介して外部に読み出される。なお、図6に示すシミュレーションでは、ノードSF、XSFはセンスアンプSAに接続していない。このため、ノードSF、XSFの電圧は増幅されない。
また、バスオン信号BUSONが低レベルに変化し、ビット線BL、XBLとビット線GNDセンス回路BGSとの接続が解除される(図6(q))。リセット信号RES2が高レベルに変化し(図6(r))、ノードGTNは、接地電圧に変化する。ソースフォロア回路SFWは、ノードGTNの電圧変化に応答して、ノードSF、XSFの電圧を低下させる(図6(s))。
次に、再書き込み期間REWでは、再書き込み信号REWRITEXが活性化され(図6(t))、再書き込み動作が開始される。再書き込み動作により、センスアンプSAで増幅された電圧がビット線BL、XBLに伝達される。ビット線BLの電圧は、電源電圧VDDまで上昇し(図6(u))、ビット線XBLの電圧は、接地電圧まで下降する(図6(v))。なお、プレート線PLは、アクセスされる強誘電体キャパシタFCに高い電圧を掛けるため、電源電圧VDDより高い昇圧電圧が印加される(図6(w))。また、プレート線PLが昇圧電圧に設定されている期間に、″論理0″の再書き込みが実行される。
この後、ワード線WLは、電源電圧VDDより高い昇圧電圧に設定され(図6(x))、プレート線PLは、接地電圧に設定される(図6(y))。ワード線WLを昇圧電圧に設定することで、ビット線BLの高レベル電圧は、強誘電体キャパシタFCに確実に伝えられる。そして、″論理1″の再書き込みが実行される。
以上、本実施形態では、チャージトランスファCTのゲート電圧を、チャージトランスファCTの閾値電圧よりわずかに低い電圧に設定することで、インバータアンプ等のフィードバック回路を不要にできる。この結果、強誘電体メモリのチップサイズを小さくでき、強誘電体メモリの消費電力を削減できる
ノードVTが深い負電圧から一定の負電圧になるまでのアンダーシュート期間を利用して、pMOSトランジスタP2をオンさせ、ノードVNEGを接地電圧に初期化できる。このため、ノードVNEGを高速に初期化でき、プリチャージ期間PREを短縮できる。この結果、読み出しアクセス時間を短縮できる。また、プリチャージに必要な回路を簡易に構成できる。この結果、強誘電体メモリのチップサイズを小さくできる。
クランプ回路は、チャージトランスファCTの閾値電圧より低い閾値電圧を有するpMOSトランジスタP1で構成される。このため、チャージトランスファCTの閾値電圧より低い一定の負電圧を、クランプ回路により容易に生成できる。
pMOSトランジスタP2の閾値電圧は、pMOSトランジスタP1の閾値電圧より低い。このため、ノードVTが、深い負電圧からpMOSトランジスタP1の閾値電圧に対応する一定の負電圧になった後、接地線からpMOSトランジスタP2を介してノードVNEGに電荷が供給されることを防止できる。この結果、ノードVNEGを確実に所定の負電圧に設定できる。
チャージトランスファCTおよびpMOSトランジスタP1、P2の閾値電圧は、トランジスタのゲート幅Wとチャネル長Lの比W/Lを相違させることで、簡易かつ高い精度でそれぞれ設定できる。
ノードGTNの電圧は、キャパシタCbias、Ctransにより、予め所定の正電圧に設定される。このため、メモリセルMCからビット線BL、XBLに流れ込む電流に応じて上昇するノードVNEGの負電圧を、ソースフォロア回路SFWを正常に動作させる正電圧に容易に変換できる。この結果、ソースフォロア回路SFWのゲインを大きくできる。
キャパシタCbiasに予め所定の電圧に充電しておくことで、キャパシタCbias、Ctransの容量分割を利用して、ノードGTNを所望の初期電圧に設定できる。
図7は、本発明の第2の実施形態を示すブロック図である。第1の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、メモリセルアレイARYが、第1の実施形態のメモリセルアレイARY(図2)と相違している。メモリセルアレイARYのメモリセルMCは、1T1C型のメモリセルが採用されている。ワード線WLEに接続されたメモリセルMCは、ビット線BLEに接続されている。ワード線WLOに接続されたメモリセルMCは、ビット線BLOに接続されている。また、メモリセルアレイARYは、ビット線対BLE、BLO毎にリファレンスメモリセルRMCを有している。その他の構成は、第1の実施形態とほぼ同じである。
図8は、図7のメモリセルアレイの詳細を示している。
各メモリセルMCは、nMOSトランジスタからなる転送トランジスタM1および強誘電体キャパシタFC1を有している。強誘電体キャパシタFC1は、一端が転送トランジスタM1を介してビット線BLEまたはビット線BLOに接続され、他端がプレート線PLに接続されている。メモリセルMCの転送トランジスタM1のゲートは、それぞれ異なるワード線WLE、WLOに接続されている。すなわち、相補のビット線BLE、BLOにそれぞれ接続されたメモリセルMCは、同時にアクセスされない。
リファレンスメモリセルRMCは、メモリセルMCの強誘電体キャパシタFC1と同じ4つの強誘電体キャパシタC0、C1で構成されるリファレンスキャパシタと、2つのnMOSトランジスタN10、N11とを有している。nMOSトランジスタN10は、リファレンスワード線RWLOが高レベルのときに、リファレンスキャパシタをビット線BLEに接続する。nMOSトランジスタN11は、リファレンスワード線RWLEが高レベルのときに、リファレンスキャパシタをビット線BLOに接続する。
リファレンスキャパシタは、″論理0″を記憶する強誘電体キャパシタC0と、″論理1″を記憶する強誘電体キャパシタC1を直列に接続した2つの容量対を並列に接続して構成されている。各容量対の一端は、リファレンスプレート線RPLに接続されている。リファレンスキャパシタの容量値は、(C0+C1)/2になる。すなわち、リファレンスキャパシタは、″論理0″を記憶する強誘電体キャパシタFC1の容量値と、″論理1″を記憶する強誘電体キャパシタFC1の容量値の中間の容量値を有している。メモリセルキャパシタと同じ複数の強誘電体キャパシタを組み合わせてリファレンスキャパシタを構成することで、中間の容量値を簡易かつ高い精度で構成できる。
1T1C型セルで構成されるメモリセルアレイARYでは、ワード線WLEが高レベルになりビット線BLEに接続されたメモリセルMCが選択される場合、リファレンスワード線RWLEは、リファレンスキャパシタをビット線BLOに接続するために高レベルになる。同様に、ワード線WLOが高レベルになりビット線BLOに接続されたメモリセルMCが選択される場合、リファレンスワード線RWLOは、リファレンスキャパシタをビット線BLEに接続するために高レベルになる。そして、強誘電体キャパシタFC1の容量値に応じて変化するビット線BLE(またはBLO)の電圧と、リファレンスキャパシタの容量値に応じて変化するビット線BLO(またはBLE)の電圧とが、ビット線GNDセンス回路BGSに伝達される。
図9は、第2の実施形態の読み出し動作を示している。図の上側の波形は、入力信号を示し、図の下側の波形は、シミュレーション結果を示している。
入力信号のタイミングは、第1の実施形態と同じである。シミュレーション波形では、ノードSF、XSFの電圧が、第1の実施形態とわずかに相違している。この相違は、セル構造(1T1C型か2T2C型か)によるものである。末尾に″ref″を付した符号は、リファレンスメモリセルRMCに対応するノードの波形を示している。″ref″を付したノードの電圧は、″1″を付したノードの電圧と″0″を付したノードの電圧の中間の値になる。図から明らかなように、シミュレーション波形は、基本的に第1の実施形態と同じである。
この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明を強誘電体メモリチップに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムLSIに搭載される強誘電体メモリコアに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の強誘電体メモリおよびそのデータ読み出し方法では、第2ノードの電圧が一時的に深い負電圧になることを利用して、第1ノードを高速に初期化できる。このため、読み出し動作前のプリチャージ期間を短縮でき、読み出しアクセス時間を短縮できる。また、読み出し動作前の初期化に必要な回路を簡易に構成できる。この結果、強誘電体メモリのサイズを小さくできる。
本発明の強誘電体メモリでは、クランプ回路により第1pMOSトランジスタの閾値電圧より低い一定電圧を容易に生成できる。
本発明の強誘電体メモリでは、第2ノードが深い負電圧から第3pMOSトランジスタの閾値電圧に対応する一定電圧になった後、接地線から第3pMOSトランジスタを介して第1ノードに電荷が供給されることを防止できる。この結果、第1ノードを確実に所定の負電圧に設定できる。
本発明の強誘電体メモリでは、第1および第2ノードの電圧を初期設定するためのトランジスタの閾値電圧は、トランジスタのゲート幅Wとチャネル長Lの比W/Lを相違させることで、簡易かつ高い精度でそれぞれ設定できる。
本発明の強誘電体メモリでは、第3カップリングキャパシタと分圧キャパシタとの容量分割を利用して、メモリセルからビット線に流れ込む電流に応じて上昇する第1ノードの負電圧を、ソースフォロア回路が正常に動作する正電圧に容易に変換できる。
抜かれる。ノードVNEGは、負電圧(約2.5V)に初期化される(図6(j))。ノードGTNの電圧は、カップリングキャパシタCtransの作用により、ノードVNEGの電圧変化に追従して所定の正電圧に変化する。なお、図中に破線で示したように、リセット信号RES3の高レベル期間をリセット信号RES1の低レベルパルス後まで延ばすことで、キャパシタCbiasは、電源電圧VDDに充電される。このため、ノードVTGの初期電圧を、DC電流を流すことなく、キャパシタCbias、Ctransの容量比に応じて設定できる。
ノードVTが深い負電圧から一定の負電圧になるまでのアンダーシュート期間を利用して、pMOSトランジスタP2をオンさせ、ノードVNEGを接地電圧に初期化できる。このため、ノードVNEGを高速に初期化でき、プリチャージ期間PREを短縮できる。この結果、読み出しアクセス時間を短縮できる。また、プリチャージに必要な回路を簡易に構成できる。この結果、強誘電体メモリのチップサイズを小さくできる。
本発明の強誘電体メモリおよびそのデータ読み出し方法では、第2ノードの電圧が一時的に深い負電圧になることを利用して、第1ノードを高速に初期化できる。このため、読み出し動作前のプリチャージ期間を短縮でき、読み出しアクセス時間を短縮できる。また、読み出し動作前の初期化に必要な回路を簡易に構成できる。この結果、強誘電体メモリのサイズを小さくできる。
CMDB コマンドバッファ
RDEC ロウデコーダ
TGEN タイミング生成回路
CDEC コラムデコーダ
PD プレートドライバ
WD ワードドライバ
CORE メモリコア
BUF データ出力バッファ
BGS ビット線GNDセンス回路
VTG 閾値電圧生成回路
NEGG 負電圧生成回路
VCON 電圧変換回路
Claims (9)
- 強誘電体キャパシタを有するメモリセルと、
メモリセルに接続されるビット線と、
第1ノード、前記ビット線および第2ノードにソース、ドレインおよびゲートがそれぞれ接続された第1pMOSトランジスタと、
前記第1ノードを所定の負電圧に初期設定する負電圧設定回路と、
第1pMOSトランジスタの閾値電圧よりわずかに低い一定電圧を前記第2ノードに生成する閾値電圧生成回路とを備えていることを特徴とする強誘電体メモリ。 - 請求の範囲1の強誘電体メモリにおいて、
前記負電圧設定回路は、前記第1ノードに接続された第1カップリングキャパシタと、前記第1ノード、接地線および前記第2ノードに、ソース、ドレインおよびゲートがそれぞれ接続された第2pMOSトランジスタとを備え、
前記閾値電圧設定回路は、前記第2ノードに接続された第2カップリングキャパシタと、前記第2ノードに接続され、前記第2ノードの電荷が前記第2カップリングキャパシタにより引き抜かれるときに前記第2ノードを前記一定電圧にクランプするクランプ回路とを備えていることを特徴とする強誘電体メモリ。 - 請求の範囲2の強誘電体メモリにおいて、
前記クランプ回路は、ソース、ドレインおよびゲートが前記第2ノード、接地線および前記第2ノードにそれぞれ接続された第3pMOSトランジスタを備え、
前記第3pMOSトランジスタの閾値電圧は、前記第1pMOSトランジスタの閾値電圧より低いことを特徴とする強誘電体メモリ。 - 請求の範囲3の強誘電体メモリにおいて、
前記第1および第3pMOSトランジスタは、これ等トランジスタのゲート幅Wとチャネル長Lの比W/Lを相違させることにより、互いに異なる閾値電圧に設定されることを特徴とする強誘電体メモリ。 - 請求の範囲3の強誘電体メモリにおいて、
前記第2pMOSトランジスタの閾値電圧は、前記第3pMOSトランジスタの閾値電圧より低いことを特徴とする強誘電体メモリ。 - 請求の範囲5の強誘電体メモリにおいて、
前記第2および第3pMOSトランジスタは、これ等トランジスタのゲート幅Wとチャネル長Lの比W/Lを相違させることにより、互いに異なる閾値電圧に設定されることを特徴とする強誘電体メモリ。 - 請求の範囲2の強誘電体メモリにおいて、
前記第1ノードおよび第3ノードの間に配置され、前記第1ノードの負電圧に応じて前記第3ノードに正電圧を生成する第3カップリングキャパシタと、
入力端子が前記第3ノードに接続されたソースフォロア回路と、
前記第3ノードを予め所定の正電圧に設定するために、前記第3ノードを介して前記第3カップリングキャパシタに接続される分圧キャパシタとを備えていることを特徴とする強誘電体メモリ。 - 強誘電体メモリのデータ読み出し方法であって、
予め所定の負電圧に設定される第1ノードに強誘電体キャパシタを有するメモリセルに接続されたビット線を接続するための第1pMOSトランジスタのゲート電圧を、この第1pMOSトランジスタの閾値電圧よりわずかに低い一定電圧に設定し、
前記強誘電体キャパシタの残留分極値に応じて前記メモリセルからビット線に流れ込む電流を前記第1ノードにリークさせ、
前記第1ノードの電圧上昇量に応じて、前記メモリセルに記憶されているデータの論理値を判定することを特徴とする強誘電体メモリのデータ読み出し方法。 - 請求の範囲8の強誘電体メモリのデータ読み出し方法であって、
前記メモリセルからのデータの読み出し前に、
前記第1pMOSトランジスタのゲートに接続された前記第2ノードを一時的に深い負電圧に設定するために、第2カップリングキャパシタにより前記第2ノードの電荷を引き抜き、
第2ノードが前記深い負電圧の期間に、前記第2ノードを前記一定電圧に設定するためのクランプ回路により、前記第2ノードに電荷を供給し、
前記第2ノードが前記深い負電圧から前記一定電圧になるまでのアンダーシュート期間に、前記第1ノード、接地線および前記第2ノードに、ソース、ドレインおよびゲートがそれぞれ接続された第2pMOSトランジスタをオンさせて、前記第1ノードを接地電圧に初期化し、
前記第1ノードを前記所定の負電圧に設定するために、第1カップリングキャパシタにより前記第1ノードの電荷を引き抜き抜くことを特徴とする強誘電体メモリのデータ読み出し方法。
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