WO2003094215A1 - Procede de fabrication de plaquettes semi-conductrices et plaquette - Google Patents

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WO2003094215A1
WO2003094215A1 PCT/JP2003/005259 JP0305259W WO03094215A1 WO 2003094215 A1 WO2003094215 A1 WO 2003094215A1 JP 0305259 W JP0305259 W JP 0305259W WO 03094215 A1 WO03094215 A1 WO 03094215A1
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wafer
mirror
polishing
polished
chamfering
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PCT/JP2003/005259
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Takahiro Kida
Seiichi Miyazaki
Kazuhiko Nishimura
Nobuyuki Hayashi
Katsunori Arai
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Shin-Etsu Handotai Co., Ltd.
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    • Y10S438/928—Front and rear surface processing

Definitions

  • the present invention relates to a method of manufacturing a semiconductor wafer that achieves high flatness (hereinafter sometimes simply referred to as “a wafer”), and particularly to a semiconductor wafer manufacturing step having an alkali etching step, and a semiconductor step having a polishing step by a wax mount method.
  • the present invention relates to a method for manufacturing a wafer with high flatness in a manufacturing process of the wafer.
  • This conventional method of manufacturing a semiconductor wafer includes a slicing step (step 100) of cutting a single crystal rod such as a silicon wafer into thin wafers, and a chamfering process of chamfering the periphery of the obtained wafer.
  • a mirror polishing step step 108) of mirror-polishing at least the surface of the etched wafer.
  • the wafer before the mirror polishing treatment may be referred to as a raw material wafer.
  • the chamfering process (chamfering process) is very difficult because single crystals such as silicon are very hard and brittle.
  • the chip comes out This is an indispensable step because it causes yield loss and device characteristic deterioration.
  • As a method of this chamfering there are mainly a method of rounding the periphery of the wafer by a chemical method and a method of mechanically chamfering the periphery of the wafer using a grindstone. In the trend of ⁇ , the latter mechanical method is generally adopted because of the stability of the quality of the wafer and the good dimensional accuracy.
  • the wafer In order to machine the periphery of the wafer with such a mechanical method, it is necessary to hold the wafer strongly. However, due to the nature of the processing of the periphery, the wafer is held using the main surface of the wafer. At this time, the main surface of the wafer is easily scratched or stained. However, since the principal surface of the wafer becomes the surface on which the device pattern is drawn, scratches and dirt on the principal surface of the wafer must be avoided as much as possible. Therefore, the chamfering process is performed immediately after cutting the ewa from the single crystal rod, and after chamfering, the main surface of the eha is ground and rubbed to make the eha thickness uniform, and the chamfering process is performed. At this time, it is common to remove scratches and dirt on the main surface of the eha.
  • the lapping is performed after chamfering, the effect of quality improvement such as improvement of the smoothness and dimensional accuracy of the chamfered surface is reduced.
  • the lapping is performed by sandwiching the chamfered ⁇ a between the upper stool and the lower stool, and adding a mixture of lapping liquid and abrasive grains (abrasive) between the ⁇ ha and the upper and lower stools. By rubbing while applying pressure, This is performed by cutting the main surface of the c. At this time, an e-holding bracket is used to hold the e-a. Abrasive grains enter between the wafer holding bracket and the wafer, the peripheral end of the wafer is also shaved, and the shape of the wafer deteriorates.
  • the abrasive used in lapping is coarser than the abrasive used in chamfering, the roughness of the chamfered surface increases, and as a result, the smoothness and dimensional accuracy of the chamfered surface are reduced. The level at the end of chamfering cannot be maintained.
  • chamfering may be performed after lapping.
  • the semiconductor wafer can be manufactured without impairing the smoothness and the dimensional accuracy of the chamfered surface at the end of the chamfering process.
  • the wrapped e-wafer has a uniform thickness, it has the advantage that it is easier to ensure the dimensional accuracy of the chamfered surface during subsequent chamfering.
  • an acid-etching / repelling process is performed to remove processing strain and the like caused by wrapping and the like.
  • polishing wafers There are various forms of polishing wafers. For example, a wafer is attached to a polishing block, and the wafer is pressed against a polishing cloth pasted on a polishing table with the polishing block to polish the wafer. Polished by sliding on cloth.
  • a wax mount method in which the wafer is attached using wax
  • a wax-less method in which the wafer is held by vacuum suction or the like without using wax.
  • the waxless method does not require attaching and detaching the wafer to the polishing block, and it is easy to clean the wafer after polishing, which is advantageous in terms of productivity and cost.
  • the smart system is the mainstream.
  • the wafer is sucked by a vacuum adsorber, the paint is applied to the back of the wafer, the back of the wafer is turned downward, the suction by the vacuum adsorber is released near the polishing block, and the wafer is weighted by its own weight.
  • the e-ha is attached to the polishing block by dropping it on the polishing block.
  • the evaporator coated with a vacuum is directly or warped, and the center of the back surface of the evaporator is pressed against a polishing block, and the suction by the vacuum adsorber is released in this state.
  • the wafer is stuck on the polishing block.
  • a glass block such as borosilicate glass and a ceramic block such as alumina and silicon carbide are used as the polishing block. As the demand for wafer flatness becomes more stringent, rigid ceramic polishing blocks are becoming mainstream.
  • a method of simultaneously polishing the front and back surfaces of the wafer and a step of obtaining a high flatness wafer by lightly polishing the back surface of the wafer may include a process of obtaining a single crystal silicon ingot in the conventional wafer manufacturing. After slicing the silicon wafer to form a silicon wafer, the silicon wafer is subjected to various steps such as chamfering, lapping, etching, etc., followed by polishing to at least mirror the main surface of the silicon wafer. . In addition, mirror chamfering is performed to mirror the chamfered portion using a cylindrical buff or the like.
  • the final shape is determined by the polishing process of the wafer, but the state of the wafer in the previous process (the process before polishing) greatly affects the flatness in the polishing process.
  • the shape of the wafer (hereinafter sometimes abbreviated as CW) after etching in the previous process affects the shape after polishing, and
  • CW shape of the wafer
  • undulation is large and it is difficult to improve flatness.
  • the flatness has been improved by reducing the undulation, but this has been implemented by the combination of Al re-etching and acid etching, and the improvement of Al re-etching.
  • the SFQR in the wafer surface was remarkably improved by the re-etching, but the SFQR max value was deteriorated due to the sag on the outer periphery as described above. won.
  • a wafer having a high degree of flatness to the outer periphery of the wafer has been required, and the advantage of the al force refletting cannot be utilized due to the influence of the sag on the outer periphery.
  • SFQR Site Front Least Squares Range
  • the present invention has been made in view of the above problems, and has been made in consideration of the above circumstances.
  • a method of manufacturing a semiconductor wafer capable of manufacturing a wafer without a ring-shaped sag at the periphery of the wafer when polishing the wafer (CW) subjected to the above-described process, and a wafer without a ring-shaped sag at the periphery of the wafer are provided. And for the purpose.
  • the first aspect of the method for manufacturing a semiconductor wafer of the present invention includes a back surface polishing and mirror chamfering step of performing back surface polishing and mirror chamfering so that a part of the inside of the back surface of the back surface of the raw material wafer is mirror polished. And a surface polishing step of supporting the back surface of the wafer whose rear surface has been partially polished and the mirror-chamfered, and mirror-polishing the surface of the wafer.
  • the second aspect of the method for manufacturing a semiconductor wafer of the present invention includes: a back surface partial polishing step of mirror-polishing a part of the back surface of the raw material wafer on a chamfered portion boundary; and- supporting the back surface of the back surface partially polished wafer.
  • the method further comprises a surface polishing step of mirror-polishing the surface of the wafer. After mirror polishing the wafer whose rear surface has been polished, the wafer surface can be mirror polished.
  • polishing of the surface of the wafer prevents dripping of the wafer outer peripheral part.
  • a wafer with a high degree of flatness can be manufactured.
  • the polishing method in the surface polishing step of mirror polishing the surface of the wafer is a plex mount method.
  • an alkali-etched wafer as the raw material wafer.
  • a wafer that has been subjected to a force rush it is possible to obtain a wafer with a high degree of flatness with little undulation.
  • a third aspect of the method for producing a semiconductor wafer according to the present invention includes a slicing step of cutting a single crystal rod into a thin plate-shaped wafer, and chamfering the obtained wafer.
  • a fourth aspect of the method for manufacturing a semiconductor wafer according to the present invention includes a slicing step of cutting a single crystal rod into a thin plate-shaped wafer, a first chamfering step of chamfering the obtained wafer, and a chamfered wafer.
  • the outer ring-shaped sag is reduced, and the SFQR max is reduced. Be improved.
  • the part of the inside of the chamfer boundary of the backside of the wafer used for polishing is mirror-polished. It is preferable to mirror-polish 100 ° or less to ⁇ center, particularly in the range of 500 ⁇ m to 500 ⁇ m. This improves the flatness of the wafer surface.
  • the back surface of the Ueha adhered supported lifting at Wattasu, c the surface polishing step it is preferable to constitute the surface of the Ueha to mirror polishing, Ue Ha by Wakkusumaunto method other words More specifically, the back surface of the wafer is attached via wax, and the polishing cloth is slid into contact with the surface of the wafer while supplying a polishing slurry. ⁇ This is a method of polishing the surface of the wafer.
  • the wafer surface is a mirror-polished surface
  • the wafer back surface is a surface which has been re-etched by a force.
  • a part of the inside of the chamfered boundary of the wafer back surface. Is a mirror polished surface, and the mirror polished surface is in the range of 500 Aim to 700 ⁇ m from the boundary between the eave chamfered portion and the main surface toward the center of the eha.
  • the wafer of the present invention can be configured such that the backside of the wafer has a glossiness of 40% and 5%, and a value of 301111 & is 0.11 ⁇ m or less. .
  • the wafer of the present invention is a wafer having a high flatness up to the periphery of the wafer, which leads to an improvement in the yield in a device process. Further, the wafer of the present invention has great versatility, since the back surface of the wafer is close to the surface state existing conventionally.
  • FIG. 1 is a flowchart showing an example of a process order of a method for manufacturing a semiconductor wafer according to the present invention. It is a low chart.
  • FIG. 2 is a flowchart showing another example of the order of steps in the method for manufacturing a semiconductor wafer of the present invention.
  • FIG. 3 is a graph and a map showing the raw material and the wafer shape after polishing in Examples 1 and 2 and Comparative Example 1.
  • FIG. 4 is a schematic side view illustrating an example of the mirror chamfering device.
  • FIG. 5 is a schematic side view illustrating an example of the polishing apparatus.
  • FIG. 6 is an explanatory view showing a wafer polished by the method of the present invention, wherein (a) shows the front surface of the wafer and (b) shows the back surface of the wafer.
  • FIG. 7 is a flow chart showing an example of steps of a conventional method for manufacturing a semiconductor wafer.
  • etching processes are performed to improve the overall flatness of the semiconductor wafer (the flatness in the wafer plane).
  • the combination of alkali etching and acid etching, and improvement of the aluminum lithography and the like are required. It has been implemented.
  • alkali etching is advantageous from the point of view of cost reduction in order to improve flatness.
  • a ring-shaped sag is observed on the outer periphery of the wafer after polishing. As a result, the flatness deteriorated.
  • the outer periphery of the wafer may be sagged due to sinking of the polishing cloth and excessive polishing of the outer periphery of the wafer.
  • the outer periphery rises when bonding with the box.
  • problems with the raw material such as the shape before polishing, for example, the above-described differences in the roughness and outer peripheral shape after alkali etching as described above. .
  • the load on the periphery of the wafer during polishing was higher than that in the plane.
  • the shape of the outer periphery of the raw material wafer is a problem, and it has been found that it is effective to reduce the sag by changing the shape of the angular chamfer boundary of the wafer after the re-etching by rounding the mirror surface by mirror chamfering. .
  • the load on the periphery and in-plane of the wafer during polishing could be controlled uniformly.
  • the effect is large, and the wax thickness at the portion that enters the plane is increased, thereby increasing the elasticity.
  • the present inventors have found that the stress on the outer peripheral portion during polishing is dispersed, and the outer peripheral sag is further reduced, and the present invention has been completed.
  • the method of manufacturing a semiconductor wafer according to the present invention is characterized in that a part of the inside of the chamfered boundary of the back surface of the raw material wafer is mirror polished, and the back surface of the polished wafer is mirror polished, particularly by a wax mount method.
  • the purpose is to manufacture wafers with high flatness by mirror polishing.
  • Mirror-polishing a part of the inside of the chamfer boundary on the back surface of the raw material wafer is mirror-polished to a part of the inside of the chamfer boundary on the back surface of the raw material wafer when performing mirror chamfering.
  • Mirror polishing may be performed on a part of the back surface in a step separate from the mirror polishing step.
  • a part of the back surface is mirror-polished in a process different from the mirror-chamfering process, it is of course possible to separately perform the mirror-chamfering.
  • FIG. 1 is a flow chart showing one example of a process sequence of a method for manufacturing a semiconductor wafer according to the present invention.
  • FIG. 2 is a flowchart showing another example of the process sequence of the method for manufacturing a semiconductor wafer of the present invention.
  • a single crystal rod such as silicon is cut into thin wafers.
  • the steps up to 104) are the same as those of the conventional method for manufacturing a semiconductor wafer (FIG. 7).
  • the rubbed wafer is immediately etched, but in the method of the present invention, the wrapped wafer is chamfered again (second chamfering step, step 105).
  • the re-chamfered wafer is subjected to an all-force re-etching process (etching process, step 106).
  • the wafer thus etched is subjected to a back surface polishing mirror chamfering process (back surface polishing mirror chamfering process, step 107 ab).
  • This back-surface polishing mirror-chamfering step includes, in addition to the mirror-chamfering process in which only the chamfered portion is mirror-polished, also includes a back-surface partial polishing process in which a portion of the inside of the chamfered portion boundary of the wafer back surface is also mirror-polished. If necessary, light polishing is applied to the back surface of the wafer (the back light polishing step, step 107c).
  • the mirror-chamfered and back-face polished or lightly polished back-face of the wafer is adhered with, for example, wax, and the face of the wafer is mirror-polished (surface polishing step, step 10). 8).
  • the back surface partial polishing mirror beveling step includes a mirror beveling process in which only a normal beveled portion is mirror polished and the inside of the chamfered boundary on the back surface of the wafer. Part of the process also includes a back surface polishing process for mirror polishing, but as shown in Fig. 2, the mirror chamfering process and the back surface polishing process are separated, and the back surface polishing process (step 107a) is performed. Separately as a mirror beveling process (step 107b) Can also be implemented. In this case, the mirror beveling step (step 107b) can be omitted if necessary.
  • An ingot of silicon or the like grown by the Czochralski method or the flow zone method is first cut into thin plate-shaped wafers by an inner peripheral blade slicer or a wire saw in a slicing process.
  • Preliminary chamfering is performed to prevent chipping of the wafer, prevent damage to the wafer, and prevent deterioration of the flatness of the main surface of the wafer at the end of lapping. Compared to the original chamfering, chamfering performed by rough quality control is sufficient, and it can be performed using an inexpensive chamfering machine that is inferior in accuracy and function.
  • the Awa is ground and chamfered by following the groove shape of the stone.
  • a chamfering machine with excellent precision and function that is normally used for chamfering of e-wafers.
  • the chamfer width in the preliminary chamfering performed before lapping is set at the end of lapping, taking into account that the thickness of the wafer is reduced by lapping and the chamfer width is reduced accordingly. Determine the width. (Wrapping process, step 104)
  • Rubbing treatment is performed using FO abrasive grains # 1200 or more manufactured by Fujimi Incorporated Co., Ltd. with the main surface of silicon wafer as loose abrasive grains.
  • # 150 or more is preferable.
  • the lapping method used a rubbing device that holds a wafer on a planetary carrier, moves the carrier in a planetary motion, and simultaneously processes both sides between the upper and lower lapping plates.
  • FO particles are used as loose grains.
  • the FO abrasive grains are finely divided alumina-based abrasives, and are artificial artificial abrasives in which brown alumina-based abrasive grains and zircon-based abrasive grains are mixed.
  • the abrasive grain of # 1200 is an abrasive grain having an average size of about 7 to 8 ⁇ m. It is preferable to use finer abrasive grains than this.
  • the use of abrasive grains with such a degree of grain size and treatment prior to force re-etching can prevent the occurrence of deep pits and the like. In this way, 20 ⁇ on both sides! Lap about 100 ⁇ m. By lapping in this manner, the quality of the surface state of the wafer is stabilized, and the surface state becomes suitable for the next step.
  • chamfering is further performed after rubbing.
  • the wafer held on the grinding stage vacuum chuck
  • the grinding stage vacuum chuck
  • the wafer held on the grinding stage is rotated at a low speed and pressed against a grindstone rotating at a high speed with a predetermined load to follow the groove shape of the grindstone.
  • the wafer is ground and chamfered, but using a chamfering machine that is more accurate and more functional than the first chamfering process.
  • the semiconductor wafer can be manufactured without impairing the smoothness and the dimensional accuracy of the chamfered surface at the end of the chamfering process.
  • the chamfer width in the second chamfering performed after the rubbing is generally from 400 ⁇ m to 500 ⁇ m.
  • the above process examples are preferred and are not particularly limited, and various processes can be considered, such as adding a surface grinding process, replacing the lapping process with the surface grinding process. By performing such a process, the wafer is processed into a wafer with a high degree of flatness.
  • the etching step is preferably performed by alkali etching.
  • Etching is performed using an alkaline aqueous solution having an alkaline component concentration of 50% by weight or more as an alkaline etching solution.
  • the aluminum component used in the etching solution of the present embodiment is not particularly limited as long as it can etch silicon. However, in terms of etching ability, sodium hydroxide and hydroxide are used. Hydroxides of alkali metal such as magnesium are preferred, and sodium hydroxide is particularly preferred. Also may be used these Al force Li component alone or a plurality of good c example be used as a mixture of alkaline components, it may be mixed hydroxide sodium ⁇ beam and the hydroxide force potassium However, sodium hydroxide alone may be used.
  • the removal thickness (etching allowance) of the silicon wafer to be removed by etching by the etching method of the present invention may be any thickness as long as it is a minimum thickness capable of removing the processing strain received in the step before the lapping step, and is particularly limited. Although not limited, considering the variation in the penetration depth of the processing strain that needs to be removed, it is within the range of 15 im to 40 ⁇ um on both sides.
  • the removal thickness of the silicon wafer is controlled mainly by adjusting the time for immersing the silicon wafer in the etching solution. Conversely, the silicon wafer immersion time is determined by the relationship between the above-mentioned etching allowance and the concentration of the etching solution, and the etching allowance is 15 ⁇ !
  • Time within ⁇ 40 wm It is preferable to set it to 5, usually about 5 to 60 minutes.
  • a conventional method such as moving the wafer so as to be uniformly etched or applying ultrasonic waves or the like to the etching solution is used in the present invention. This is optional.
  • the gloss of the wafer becomes approximately 15% to 30%.
  • the gloss was measured using a specular gloss meter (Darosmeter-1 SD) specified by the same standard with reference to JISZ8741 (method for measuring specular gloss). This is a value evaluated under the condition that the brightness when no object is placed at the object position is assumed to be 0% for convenience and the gloss of the mirrored wafer is set to 100%.
  • FIG. 4 is a schematic side view illustrating an example of the mirror chamfering device.
  • reference numeral 10 denotes a mirror chamfering device, which has an e-a rotating device 12 for holding and rotating an e-wafer W and a rotating drum 16 on which a puff 14 is affixed in a cylindrical shape.
  • the cylindrical puff 14 has a structure that rotates at a high speed of about 800 to 300 times per minute around the rotating shaft 18 of the rotating drum 16, and has a cylindrical buff (polishing pad).
  • the wafer W is gripped by the wafer rotating device 12 and rotates around the rotating shaft 20 while being inclined at an angle of about 45 to 55 degrees with respect to the rotating drum 16 while trapping up and down. It has a structure to do.
  • ⁇ ⁇ ⁇ A nozzle 22 is arranged above the point of contact between the wafer W and the cylindrical buff (polishing pad) 14 so that the machining fluid 24 is supplied at a constant rate.
  • the WAW is inclined by about 55 ° to be in contact with the rotating drum 16.
  • the tip of the edge of the Eha W is cylindrical puff (Polishing pad) Mirror-polished while sinking in 14
  • the amount of mirror chamfering on the back of the wafer is ⁇ Opposite 1000; mirror-chamfered to less than zm, preferably 500-700 ⁇ m.
  • the effect can be obtained by making a part of the outer peripheral portion of the wafer back surface mirror-finished, and the range is preferably set as appropriate according to the polishing conditions and polishing equipment for polishing the surface, particularly the wafer chamfered portion. And from the boundary of the main surface to the center of the wafer, to a range of about 100 ⁇ m, preferably 100 ⁇ m or less and 500 ⁇ m or more. Within such a range, a sufficient flatness can be obtained even with a polishing apparatus using a wax mount method, and a conventional mirror chamfering apparatus can be easily used only by adjusting the buffing conditions to be used and the mirror chamfering conditions. A portion of the outer peripheral portion can be mirror-polished.
  • the thickness is less than 500 ⁇ m, there is an effect on the improvement of flatness, but in order to obtain the required level of flatness of the required level in the future, it is more than 500 m, especially 500 m to 700 m It is preferable that the surface is mirror-finished to a range of ⁇ m. By doing so, the wafer having a high flatness up to the periphery of the wafer can be obtained, and the back surface of the wafer can be obtained in the same manner as the conventionally used etched surface, and the handling in the device process becomes easy. .
  • the amount of mirror chamfering can be controlled by adjusting the angle of the wafer with respect to the rotating drum and by the nature of the puff, but in particular, before and after the rubbing process, such as the first chamfering process, the lapping process, and the 'second chamfering process'.
  • the amount of the mirror chamfered can be controlled accurately and the variation in surface width can be controlled with a small amount.
  • step 107 ab an example is shown in which the normal mirror-chamfering process and the back surface partial polishing process for mirror-polishing even the inner part of the chamfer boundary on the backside of the wafer are performed at the same time.
  • the back surface partial polishing step (step 107a) for performing the back surface partial polishing processing and the mirror surface polishing step (step 107b) may be separately performed as described above. It is.
  • a very slight amount may be polished on the back surface (main surface) of the wafer.
  • Such a step is not necessarily required, but may be included for adjusting the glossiness of the rear surface and improving the flatness. Polish the back surface with a very small amount (less than ⁇ ) using a commonly used polishing machine.
  • the gloss of the wafer back surface can be made uniform, and a back surface with a gloss of about 40 ⁇ 5% can be obtained.
  • FIG. 5 is a schematic side view of the polishing apparatus.
  • reference numeral 30 denotes a polishing apparatus, which includes a polishing table 31, an abrasive supply means 32, a polishing head 33, a head rotating means (not shown), and a table rotating means (not shown). ing.
  • the polishing block 35 is placed under the polishing head 33, and the surface of the wafer W is placed on the polishing table 31.
  • polishing head 33 Press down and press the surface of the wafer W onto the polishing cloth 34 via the polishing block 35.
  • a polishing slurry 36 is supplied from the nozzle of the abrasive supply means 32 to bring the surface of the wafer W into sliding contact with the polishing cloth 34. Polish the surface of e-W.
  • raise the polishing head 33 raise the polishing head 33, take out the polishing block 35, and peel off the wafer W.
  • the polishing block 35 is a ceramic block whose surface (the surface to which the wafer is attached) is usually formed with a lattice-like groove formed on the entire surface.
  • the wafer surface W1 is mirror-polished to a high flatness as schematically shown in FIG. 6, and the wafer rear surface W2 has a partial mirror surface portion W2m.
  • a wafer whose mirror surface is polished and whose central portion forms the surface portion W 2 e of the above-mentioned re-etching can be manufactured.
  • the partial mirror surface W 2 m extends from the boundary between the wafer chamfered part and the main surface to the center of the wafer, ⁇ ⁇ ⁇ ⁇ ⁇ or less, especially 500 ⁇ !
  • a wafer having a mirror surface up to a range of up to 700 ⁇ m is preferable.
  • the range of the partial mirror surface area W 2 m is as follows: ⁇ Before the part of the outer periphery of the back surface of the eave is mirror-finished, the boundary between the aeha main surface and the chamfer is clear, and the range is precisely controlled. Able to perform mirror chamfering, it is difficult to accurately identify the boundary between the main surface and the chamfered portion because both the boundaries are mirror surfaces.
  • the distance is defined as the distance from the boundary between the main surface of the eaves and the chamfered portion.However, in defining the eha obtained in the present invention, the chamfered portion is also included.
  • the wafer is partially polished to a range of 600 ⁇ m from the boundary between the wafer chamfer and the main surface to the center of the wafer from the boundary of the wafer in the present invention
  • the outermost circumference of the e-ha (referred to as the outer edge) is directed toward the center of the e-ha, 100 m (chamfer width 400 ⁇ m)
  • the area from the (m +) boundary to the area of (600 m) from within the ⁇ a plane is polished ⁇ a.
  • the height may be defined in consideration of this specification. ⁇ c obtained by this Yo I Do manufacturing process, SFQR max force SO. 0 9 w n 0. Llm of levels can be easily obtained.
  • the roughness of the back surface of the wafer becomes a problem from the viewpoint of temperature control, and the apparatus is often calibrated at present with the back surface etched.
  • the back surface is an etching surface, sufficient flatness, particularly the shape of the outer peripheral portion of the wafer cannot be obtained.
  • a part of the inner surface of the boundary of the chamfered portion on the back surface of the c surface is mirror-polished, and only the outer peripheral portion of the back surface of the c surface (particularly, a small range of about 100 m) is mirror-finished. Therefore, it is possible to process under the same conditions as those conventionally used in the above-mentioned device process without being affected by the roughness of the back surface. It can be processed with good flatness. It has the advantage of improving.
  • Example 1 and 2 and Comparative Example 1 A p-type silicon single crystal ingot having a diameter of about 200 mm (8 inches) and a resistivity of about 10 ⁇ ⁇ cm was obtained by the Czochralski method. The obtained ingot was processed in the same process as in the flowchart of FIG. 1 to produce a semiconductor wafer having one side mirror-polished.
  • the ingot was cut with a wire saw, and the outer periphery of the obtained sliced wafer was rough-chamfered (first chamfered).
  • a rubbing treatment is carried out using FO abrasive grains # 150 as the main abrasive faces of the silicon wafer. About 70 ⁇ m was removed on both sides.
  • the outer periphery of the wafer was chamfered (second chamfering) to obtain a chamfered shape that meets specifications.
  • the etching step was performed with an etching solution using 55 wt% sodium hydroxide.
  • the silicon wafer was immersed in an etching solution, and an etching treatment was performed so that both sides were removed by an etching allowance of about 20 ⁇ m.
  • an etching wafer (CW) with a gloss of about 15 to 25% was manufactured.
  • the back surface of the wafer was polished so that the glossiness was 40 ⁇ 5%.
  • a mirror chamfering step is performed at this stage.
  • this mirror chamfering is performed not only to make the chamfered portion mirror-finished, but also to cover the main surface of the wafer.
  • the mirroring of the chamfered portion may be performed in a separate process, and at this stage, only the outer peripheral portion of the main surface (rear surface) of the wafer may be mirrored.
  • the shape of the outer peripheral portion of the wafer back surface is changed.
  • it is preferable to carry out the process simultaneously with the mirror polishing of the chamfered portion because the process is simplified.
  • the polyester felt contains polyurethane as an off point with a wafer angle of 55 ° using a mirror chamfering machine as shown in Fig. 4.
  • the soaked nonwoven fabric was polished using an slurry containing colloidal sily as a slurry.
  • the surface was mirror-finished to an arbitrary position on the outer peripheral portion of the main surface other than the chamfered portion.
  • Raw material polished to 200 ⁇ m 300 ⁇ m from the chamfered part toward the center of ⁇ C Raw material ⁇ C (Pin 1) (Example 1) and polished to 600 ⁇ m ⁇ 700 ⁇ m This is designated as Raw Material C 2 (Example 2).
  • Material 3 Comparative Example 1 in which the outer peripheral portion of the main surface was not mirror-finished and only the chamfered portion was mirror-chamfered was used.
  • the back surface of the raw material was bonded by the X-mount method, and one surface (front surface) of the raw material was polished using a polishing apparatus as shown in FIG.
  • the alumina sintered body with a diameter of 63 mm and a thickness of 20 mm has a lattice width of 100 m, a groove depth of 15 ⁇ , and a groove pitch of 3 mm.
  • a polishing block having grooves was used.
  • Sky Liquid manufactured by Nikka Seie Co., Ltd. was used, and seven 8-inch wafers (diameter: 200 mm) were attached to the polishing block.
  • polishing block was polished with a polishing cross while pouring a polishing slurry, and polished by about 10 wm.
  • the wafer is mirror-polished on the front surface and the outer peripheral portion of the main surface of the back surface is partially polished to 200 ⁇ 300 ⁇ m (the chamfered portion of the wafer obtained in this example). Is 400 m, so another expression is that the outer periphery of the back surface is mirrored from the outer peripheral edge to 600 0 111 70 0 ⁇ m. (A wafer polished) was obtained (Example 1). Similarly, a wafer whose main surface outer peripheral portion of the wafer back surface has been partially polished to 600 m to 700 m (the outer peripheral portion of the wafer back surface has a mirror surface from 100 m to 110 ⁇ m from the wafer outer peripheral edge. A polished wafer, Example 2) and a wafer whose surface and chamfered portions were mirror-polished (Comparative Example 1) were obtained.
  • the wafers of Examples 1, 2 and Comparative Example 1 were examined for wafer shape using a flatness measuring device (A / E 980, manufactured by ADE).
  • C SF QR was the cell size.
  • the evaluation was 25 mm X 25 mm, and 2 mm around the exclusion area (E.E. 2 mm).
  • the shape of the boundary of the chamfered portion of the raw material wafer before polishing and the two-dimensional map of the entire wafer, the two-dimensional map of the whole wafer after polishing, and the SF QRmax were obtained.
  • the results are shown in Figure 3.
  • a ring-shaped sag was observed on the outer periphery of the wafer after polishing.
  • the outer diameter was about 10 mm. Due to this effect, SF QRmax is also about 0.20 ⁇ m.
  • the SF QRmax value could be improved. It can also be seen from the figure that the contour lines around the wafer are low in density and that the flat wafers can be manufactured. In particular, in Example 2, a wafer with a very high flatness of SF QRm a ⁇ .09 ⁇ was produced.
  • Example 1 In Comparative Example 1 in which the inside of the chamfered boundary was not mirror-polished, the boundary between the chamfered portion and the chamfered portion was angular, as can be seen from the outer shape of the original wafer ⁇ in Figure 3. It is thought that sagging occurs later. As in Example 1 and Example 2, this portion on the back surface of the wafer was polished and slightly rounded to manufacture a wafer with high flatness.
  • the width of the partial backside polishing and the occurrence of the outer peripheral sag as seen in Comparative Example 1 Although the width of the generated region varies greatly, even in the case of partial polishing (for example, about 100 m) in a small range as in the present invention, the outer circumference of the wafer is 10 mm due to the stress during polishing and the like. It is thought to work to the extent of the extent.
  • the method for manufacturing a semiconductor wafer of the present invention when polishing a wafer that has been subjected to alkaline etching, it is possible to manufacture a wafer without ring-shaped sagging on the outer periphery of the wafer. Polishing by the method is effective.
  • the wafer of the present invention has a high flatness without a ring-shaped sag on the outer periphery of the wafer.

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Description

明 細 書 半導体ゥエーハの製造方法及ぴゥエーハ 技術分野
本発明は、 高平坦度を実現する半導体ゥエーハ （以下、 単にゥエーハ ということがある） の製造方法に関し、 特にアルカリエッチング工程を 有する半導体ゥエーハの製造工程、 更にはワックスマウント方式による 研磨工程を有する半導体ゥエーハの製造工程において高平坦度なゥエー ハを製造する方法に関する。 背景技術
半導体ゥエーハは、 従来、 図 7のフローチャートに示すような手順に よって製造されていた。 この従来の半導体ゥエーハの製造方法は、 シリ コン等の単結晶棒を薄板状のゥエーハに切断するスライス工程 （ステツ プ 1 0 0 ) と、 得られたゥエーハの周縁部を面取り加工する面敢り工程 (ステップ 1 0 2 ) と、 面取り加工されたゥエーハに対してラッピング 処理を施すラッピング工程 （ステップ 1 0 4 ) と、 ラッピング処理され たゥエーハにェツチング処理を施すエッチング工程 (ステップ 1 0 6 ) と、 エッチング処理されたゥエーハの少なく とも表面を鏡面研磨する鏡 面研磨工程 （ステップ 1 0 8 ) とから構成されている。 なお、 本明細書 においては、 鏡面研磨処理前のゥエーハを原料ゥエーハということがあ る。
このうち、 面取り加工 （面取り工程） は、 シリ コン等の単結晶が非常 に堅くて脆く、 ゥエーハ周縁部に面取り加工を施さないと、 半導体ゥェ ーハの製造工程およびデバイスの製造工程において、 カケゃチップが発 生し、 歩留りの低下やデバイスの特性劣化をもたらすので、 不可欠なェ 程である。 この面取り加工の方法としては、 主として、 化学的な方法で ゥエーハの周縁を丸める方法と、 砥石を用いて機械的に周縁の面取り加 · ェを行う方法とがあるが、 近年のゥエーハの大口径化の傾向の中で、 ゥ エーハの品質の安定性と寸法精度の良さから、 後者の機械的な方法が一 般に採用されている。
このよ うな機械的な方法でゥエーハの周縁を加工するためにはゥエー ハを強く保持する必要があるが、 周縁の加工という事柄の性質上、 この ゥエーハの保持は、 ゥエーハの主面を用いて行われ、 その際、 ゥエーハ の主面に傷や汚れが付き易い。 しかし、 ゥエーハの主面は、 デバイスの パターンを描く面になるので、 ゥエーハの主面の傷や汚れは極力避けな ければならない。 そこで、 面取り加工を、 単結晶棒からゥエーハを切り 出した直後に行い、 面取り加工を行った後に、 ゥエーハの主面を研削し てゥエーハの厚さを均一にするラッビングを行って、 面取り加工の際に ゥエーハの主面に付いた傷や汚れを除去するのが一般的である。
ところで、 近年の高集積化が進む半導体.技術の中で、 ゥエーハの面取 り加工面の平滑さおよび寸法の精度の向上が要求されている。 従来、 面 取り加工の際に、 生産性を犠牲にして砥石としてサイズの小さい砥粒を 使用することによって面取り加工面の平滑さを向上させると共に、 面取 り加工を行う機械の精度や制御の技術を改善することによって、 面取り 加工面の寸法の精度を向上させてきた。
しかし、 面取り加工の次にラッピングを行う と、 面取り加工面の平滑 さや寸法の精度の向上といった品質改善の効果が低減されてしまう。 す なわち、 ラッピングは、 面取り加工されたゥエーハを上定盤と下定盤に 挟み、 ラップ液に砥粒を混ぜたもの （研磨剤） をゥエーハと上定盤およ ぴ下定盤の間に入れ、 圧力を加えながら擦り合わせることにより ゥエー ハの主面を削ることによって行われるが、 その際、 ゥエーハを保持する ためにゥエーハ保持金具が用いられる。 このゥエーハ保持金具とゥエー ハの間に砥粒が入り込んで、 ゥエーハの周端部分も削られて、 ゥエーハ の形状が悪化する。 また、 ラッピングで使用される砥粒は、 面取り加工 で使用される砥粒に比べて粗いので、 面取り加工面の粗さが増大し、 そ の結果、 面取り加工面の平滑さや寸法の精度は、 面取り加工終了時点の 水準を維持できないのである。
そこで、 ラッピングを行った後に面取り加工を行うことがある。 これ により面取り加工終了時点の面取り加工面の平滑さおよぴ寸法の精度を 損なうことなく、 半導体ゥエーハを製造できる。 さらに、 ラッピングの 終わったゥエーハは厚みが均一になっているので、 続く面取り加工の際 に、 面取り加工面の寸法の精度を確保することが容易になるという利点 もめる。
その後、 酸ェツチングゃアル力リェツチング処理が行われ、 ラッピン グ等で生じた加工歪等の除去を行う。
ゥエーハを研磨するにあたっては、 種々の形態があるが、 例えばゥェ ーハを研磨ブロックに貼り付け、 その研磨ブロックでゥエーハを、 研磨 テーブルに貼られた研磨クロスに押し付け、 ゥェ一ハを研磨クロスに摺 接させ研磨している。 ところで、 ゥエーハを研磨ブロックに貼り付ける 方式としては、 ワックスを用いてゥエーハを貼り付けるワ ックスマウン ト方式とワックスを用いることなく真空吸着等によって保持するヮック ス レスマウン ト方式とがある。 ワックスレス方式はワックスマウント方 式に比べゥエーハの研磨プロックへの貼付け作業や引離し作業が不要で あると共に、 研磨後のゥエーハ洗浄が容易であるので、 生産性およびコ ス ト面で有利である。 しかし、 研磨ゥエーハの平坦度、 研磨スラリーに よるゥエーハ裏面の局部的ェツチング等の点で問題があり、 現在はヮッ クスマゥント方式が主流である。
このワックスマウント方式では、 ゥエーハを真空吸着器で吸着し、 ヮ ックスをゥエーハ裏面に塗布し、 そのゥエーハ裏面を下方に向け、 研磨 プロックの近くで真空吸着器による吸着を解除し、 ゥエーハを自重で研 磨ブロック上に落下させることによって、 ゥエーハを研磨ブロックに貼 り付けている。 あるいは、 エアパッ ドが組み込まれた真空吸着器で、 ヮ ッタス塗布後のゥエーハをそのままあるいは反らせ、 ゥエーハ裏面の中 央部を研磨プロックに押し付け、 この状態で真空吸着器による吸着を解 除することによって、 ゥエーハを研磨ブロックに貼り付けている。 この 研磨ブロックとしてはホウケィ酸ガラス等のガラス製、 アルミナや炭化 珪素等のセラミック製のものが用いられている。 ゥェ一ハの平坦度に対 する要求が厳しくなるにつれて剛性の高いセラミック製の研磨プロック が主流になりつつある。
またゥエーハの表裏両面を同時に研磨する方法ゃゥエーハ裏面を軽ポ リ ッシュして高平坦度なゥエーハを得るための工程を有する場合もある このよ うに、 従来のゥエーハの製造では、 単結晶シリ コンインゴッ ト をスライスしてシリ コンゥェ一ハを作製した後、 このシリコンゥエーハ に対して面取り、 ラッピング、 エッチング等の各工程が順次実施され、 次いで少なく ともゥエーハー主面を鏡面化する研磨が施される。 また更 に円筒バフ等を用い面取り部分を鏡面化する鏡面面取りを行うようにな つている。
ところで、 最終的な形状はゥエーハの研磨工程で決まるが、 それ以前 の工程 （研磨前の工程） のゥエーハの状態により研磨工程での平坦度に 大きく影響する。
つまり、 例えば前工程のエッチング後のゥエーハ （以下、 C Wと略称 することがある） の形状が研磨後の形状にも影響し、 例えばエッチング が酸ェツチングの場合はうねりが大きく平坦度の改善が難しい。 このう ねりを小さくすることによりフラッ トネスの改善を行つているが、 これ はアル力リエッチングと酸ェツチングの組み合わせや、 アル力リエツチ ング等の改良により実施されている。
しかし、 フラッ トネス改善のため及びコスト的な面からアルカリエツ チングを行うことが有利であるが、 このようなエツチング液では研磨後 ゥエーハ外周部にリング状のダレが観察され局部的なブラッ トネスの悪 化が生じてしまった。
アル力リエッチングによりゥエーハ面内の S F Q Rは著しく改善され たが、 上記のような外周部のダレにより S F Q R m a x値としては悪化 してしまいゥエーハ全体の評価としてはあまり髙平坦度とは評価されな かった。 特に近年ではゥエーハ外周部まで高平坦度なゥエーハが要求さ れており、 外周部のダレの影響によりアル力リェツチングのメ リ ッ トを 活かせないでいた。
S F Q R (Site Front Least Squares Range) とは、 平坦度に関して表 面基準の平均平面をサイ ト毎に算出し、 その面に対する凹凸の最大値を 表した値 （設定されたサイ ト内でデータを最小二乗法にて算出したサイ ト内平面を基準平面とし、 この平面からの +側、 一側各々最大変位量の 絶対値の和であり各サイ ト毎に評価された値） であり、 S F Q R m a x はゥエーハ上の全サイ トの S F Q Rの中の最大値である。
アルカリエッチングでは面内の S F Q R値は良いものの、 外周部がダ レているため、 外周部に S F Q R m a X値が存在し、 見かけ上ゥエーハ 品質を悪化させている。 発明の開示
本発明は、 かかる問題点に鑑みなされたもので、 アルカリエッチング を行ったゥエーハ （C W) を研磨するに際し、 ゥエーハ外周部のリング 状のダレのないゥエーハを製造することのできる半導体ゥエーハの製造 方法及びゥエーハ外周部のリング状のダレのないゥエーハを提供するこ とを目的としている。
本発明の半導体ゥエーハの製造方法の第 1の態様は、 原料ゥエーハの 裏面の面取り部境界の面内側の一部まで鏡面研磨されるように裏面部分 研磨及び鏡面面取りを行う裏面部分研磨鏡面面取り工程と、 裏面部分研 磨及ぴ鏡面面取り されたゥエーハの裏面を支持し該ゥエーハの表面を鏡 面研磨する表面研磨工程を有することを特徴とする。
本発明の半導体ゥエーハの製造方法の第 2の態様は、 原料ゥエーハの 裏面の面取り部境界の面內側の一部を鏡面研磨する裏面部分研磨工程と - 裏面部分研磨されたゥエーハの裏面を支持し該ゥエーハの表面を鏡面研 磨する表面研磨工程を有することを特徴とする。 こ の裏面部分研磨され たゥエーハを鏡面面取り加工した後、 ゥエーハ表面を鏡面研磨すること もできる。
上記第 1及び第 2の態様のように原料ゥエーハの裏面の面取り部境界 の面内側の一部を鏡面化した後、 ゥエーハ表面を研磨することでゥエー ハ外周部のダレを防止し、 ゥエーハ外周部まで高平坦度なゥエーハが製 造できる。
特にゥエーハ表面を鏡面研磨する表面研磨工程での研磨方式がヮック スマウント方式であると好適である。
こ の原料ゥエーハとしてはアルカリエッチングされているゥエーハを 用いるのが好適である。 特にアル力リェツチングされたゥエーハを用い ると、 うねりの少ない高平坦度なゥエーハを得ることができる。
本発明の半導体ゥエーハの製造方法の第 3の態様は、 単結晶棒を薄板 状のゥエーハに切断する スライス工程と、 得られたゥエーハを面取り加 ェする第 1面取り工程と、 面取り加工されたゥエーハに対してラッピン グ処理を施すラッビング工程と、 ラッビング処理されたゥエーハに再度 の面取り加工を施す第 2面取り工程と、 再度の面取り加工を施されたゥ ェ一ハにアル力リエッチング処理を施すエッチング工程と、 エッチング 処理されたゥエーハに対してゥエーハ裏面の面取り部境界の面内側の一 部まで鏡面研磨されるように裏面部分研磨及び鏡面面取りを行う裏面部 分研磨鏡面面取り工程と、 裏面部分研磨及び鏡面面取り されたゥエーハ の裏面を支持し該ゥエーハの表面を鏡面研磨する表面研磨工程とからな ることを特徴とする。 このような工程により高平坦度なゥエーハが製造 できる。
本発明の半導体ゥエーハの製造方法の第 4の態様は、 単結晶棒を薄板 状のゥエーハに切断するスライス工程と、 得られたゥエーハを面取り加 ェする第 1面取り工程と、 面取り加工されたゥエーハに対してラッピン グ処理を施すラッビング工程と、 ラッビング処理されたゥエーハに再度 の面取り加工を施す第 2面取り工程と、 再度の面取り加工を施されたゥ エーハにアル力リェツチング処理を施すェツチング工程と、 ェツチング 処理されたゥエーハの裏面の面取り部境界の面内側の一部を鏡面研磨す る裏面部分研磨工程と、 裏面部分研磨されたゥエーハの裏面を支持し該 ゥエーハの表面を鏡面研磨する表面研磨工程とを有することを特徵とす る。 この裏面部分研磨されたゥエーハを鏡面面取り加工した後、 ゥエー ハ表面を鏡面研磨することもできる。
本発明の半導体ゥエーハの製造方法の第 1〜第 4の態様のように、 接 着面の面取り境界部の形状を変化させ研磨することで外周リング状のダ レが減少し、 S F Q R m a Xが改善される。
特に、 研磨に用いるゥエーハの裏面の面取り部境界の面内側の一部を 鏡面研磨する範囲が、 ゥエーハ裏面の面取り部と主面の境界からゥエー ハ中心に向かい 1 0 0 Ο ^α ιη以下、 特に 5 0 0 μ m〜マ 0 0 β m程度の 範囲までを鏡面研磨しておく ことが好ましい。 このようにすると、 ゥェ ーハ表面の平坦度が良くなる。
上記表面研磨工程において、 上記ゥエーハの裏面をヮッタスで接着支 持し、 該ゥエーハの表面を鏡面研磨するように構成するのが好適である c この表面研磨工程は、 換言すればヮックスマゥント方式によるゥエー ハの研磨方法を意味するが、 さらに具体的に表現すれば、 ワックスを介 してゥエーハの裏面を貼り付け、 研磨スラリ一を供給しつつ該ゥエーハ の表面と研磨クロスとを摺接させることによって該ゥエーハの表面を研 磨する方法である。
本発明のゥエーハは、 ゥエーハ表面が鏡面研磨された面であり、 ゥェ ーハ裏面がアル力リエッチングされた面であるゥエーハにおいて、 ゥェ ーハ裏面の面取り部境界の面内側の一部を鏡面研磨した面としその鏡面 研磨した面がゥエーハ面取り部と主面の境界からゥエーハ中心に向かい 5 0 0 Ai m〜 7 0 0 μ mの範囲であることを特徴とする。
特に、 本発明のゥエーハにおいては、 ゥエーハ裏面の光沢度が 4 0士 5 %であり、 3 0 1 111 & が 0 . 1 1 μ m以下であるように構成する ことができる。.
本発明の半導体ゥエーハの製造方法によ り このようなレベルのゥエー ハを容易に製造することができる。 また、 本発明のゥエーハは、 ゥエー ハ外周部まで高平坦度なゥエーハでありデバイス工程での歩留まり等の 向上につながる。 さらに、 本発明のゥエーハは、 ゥエーハ裏面が従来か ら存在する面状態に近い為、 汎用性も大きい。 図面の簡単な説明
図 1は、 本発明の半導体ゥ ーハの製造方法の工程順の 1例を示すフ ローチャートである。
図 2は、 本発明の半導体ゥエーハの製造方法の工程順の他の例を示す フローチャートである。
図 3は、 実施例 1及び 2並びに比較例 1における原料ゥエーハ形状及 ぴ研磨後のゥエーハ形状を示すグラフ及びマップ図である。
図 4は、 鏡面面取り装置の 1例を示す側面概略説明図である。
図 5は、 研磨装置の 1例を示す側面概略説明図である。
図 6は、 本発明方法によって研磨されたゥエーハを示す説明図で、 ( a ) はゥエーハ表面及び （b ) はゥエーハ裏面を示す。
図 7は、 従来の半導体ゥエーハの製造方法の工程の 1例を示すフロー チャートである。 発明を実施するための最良の形態
以下に本発明の実施の形態を添付図面に基づいて説明するが、 図示例 は例示的に示されるもので、 本発明の技術思想から逸脱しない限り種々 の変形が可能なことはいうまでもない。
半導体ゥエーハの全体的な平坦度 （ゥエーハ面内の平坦度） を良くす るため、 種々のエッチング処理が行われるが、 例えば、 アルカリエッチ ングと酸ェツチングの組み合わせや、 アル力リェツチング等の改良が実 施されている。 このようにフラッ トネス改善のため及ぴコス ト的な面か ら言えば、 アルカリエッチングを行うことが有利であるが、 アルカリエ ツチング液を用いるエッチングでは研磨後ゥエーハ外周部にリング状の ダレが観察されフラッ トネスの悪化が生じてしまった。
研磨後、 ゥエーハ外周部がダレてしまう原因としては、 研磨クロスが 沈み込みゥエーハ外周部を過剰に研磨してしまう研磨での問題や、 例え ばヮックスマウント方式ではヮックスでの接着時に外周部分が盛り上が つた状態で接着され盛り上がった部分が過剰に研磨されてしまう接着時 の問題、 更に研磨前の形状、 例えば先に示したアルカリエッチング後の 粗さや外周部形状の違い等原材料の問題等が考えられる。
このようなダレが発生する原因について鋭意調査したところ、 研磨中 のゥエーハ外周への荷重が面内と比べ高いためと考えられた。 特に原料 ゥエーハの外周部形状が問題であり、 ダレを少なくするには鏡面面取り によりアル力リエッチング後のゥエーハの角張っていた面取り境界部の 形状を丸く変化させることが有効であることがわかった。 これにより研 磨中のゥエーハ外周と面内の荷重が均一に制御できた。 特にヮックスマ ゥント方式では効果が大きく面内入り込み部分のワックス厚さが厚くな り、 そこで弾性が高まる。 更に研磨中の外周部への応力が分散し、 外周 ダレがより低減することを見出し本発明を完成させた。
本発明の半導体ゥエーハの製造方法の眼目は、 原料ゥエーハの裏面の 面取り部境界の面内側の一部を鏡面研磨し、 この裏面部分研磨されたゥ エーハの表面を鏡面研磨、 特にワックスマウント方式で鏡面研磨するこ とによって、 高平坦度のゥエーハを製造することにある。
上記した原料ゥエーハの裏面の面取り部境界の面内側の一部を鏡面研 磨することは、 鏡面面取りを行う際に原料ゥエーハの裏面の面取り部境 界の面内側の一部まで鏡面研磨されるようにしてもよいし、 また鏡面面 取り工程とは別工程で裏面の一部の.鏡面研磨を行ってもよい。 なお、 鏡 面面取り工程とは別工程で裏面の一部の鏡面研磨を行った場合には、 鏡 面面取りを別途行うことも勿論可能である。
図 1は本発明の半導体ゥエーハの製造方法の工程順の 1例を示すフロ 一チャートである。 図 2は本発明の半導体ゥエーハの製造方法の工程順 の他の例を示すフローチャートである。
図 1において、 シリ コン等の単結晶棒を薄板状のゥエーハに切断する スライス工程 （ステップ 1 0 0 ) 、 得られたゥエーハの周縁部を面取り 加工する第 1面取り工程 （ステップ 1 0 2 ) 及び面取り加工されたゥェ ーハに対してラッピング処理を施すラッピング工程 （ステップ 1 0 4 ) までは、 前述した従来の半導体ゥエーハの製造方法 （図 7 ) と同様であ る。
図 7の従来方法では、 ラッビングされたゥエーハは直ちにエッチング されたが、 本発明方法では、 ラッピングされたゥエーハは再び面取り加 ェされる （第 2面取り工程、 ステップ 1 0 5 ) 。 この再度の面取り加工 を施されたゥエーハにはアル力リエッチング処理が施される (エツチン グ工程、 ステップ 1 0 6 ) 。 このエッチング処理されたゥエーハに対し ては裏面部分研磨鏡面面取り加工が施される （裏面部分研磨鏡面面取り 工程、 ステップ 1 0 7 a b ) 。 この裏面部分研磨鏡面面取り工程は、 面 取り部のみの鏡面研磨を行う鏡面面取り加工の他に、 ゥエーハ裏面の面 取り部境界の面内側の一部までも鏡面研磨する裏面部分研磨加工を含む この裏面部分研磨鏡面面取りが行われたゥエーハに対しては、 必要に 応じて、 ゥエーハ裏面に対して軽いポリ ッシングが施される （裏面軽ポ リ ツシング工程、 ステップ 1 0 7 c ) 。 この鏡面面取り及び裏面部分研 磨が行われ又は裏面の軽ポリ ッシングが行われたゥエーハの裏面を、 例 えば、 ワックスで接着しゥエーハの表面が鏡面研磨される （表面研磨ェ 程、 ステップ 1 0 8 ) 。
なお、 図 1に示したフローチャートにおいては、 裏面部分研磨鏡面面 取り工程 （ステップ 1 0 7 a b ) は、 通常の面取り部のみの鏡面研磨を 行う鏡面面取り加工とゥエーハ裏面の面取り部境界の面内側の一部まで も鏡面研磨する裏面部分研磨加工とを含んでいるが、 図 2に示すように 鏡面面取り加工と裏面部分研磨加工とを分離し、 裏面部分研磨工程 （ス テツプ 1 0 7 a ) 及ぴ鏡面面取り工程 （ステップ 1 0 7 b ) として別々 に実施することもできる。 また、 この場合、 必要に応じて、 鏡面面取り 工程 （ステップ 1 0 7 b ) を省略することも可能である。
以下、 図 1の本発明の半導体ゥエーハの製造方法のフロ一チャートに 示した各工程についてさらに詳細に説明する。
(スライス工程、 ステップ 1 0 0 )
チヨクラルスキー法またはフロ ^"トゾーン法等によって成長したシリ コン等のイ ンゴッ トは、 まず、 スライス工程において、 内周刃スライサ 一やワイヤーソ一により薄板状のゥエーハに切断される。
(第 1面取り工程、 ステップ 1 0 2 )
次いで、 単結晶棒から切り出されたゥエーハに直ちにラッピングを行 う と、 ゥエーハの周縁に角があるために、 ラッピングする際にゥエーハ が欠け易く、 その結果発生したチップ、 カケによってラッピングの際に ゥエーハに傷が発生してしまう。 予め予備的な面取り加工を行うことに よってゥエーハの欠けを防止し、 ゥエーハに傷が発生することを防止し、 また、 ラッピング終了時点のゥエーハの主面の平坦度の劣化を防止する この段階で行う面取り加工は、 本来の面取り加工と比べて、 ラフな品 質管理で行われる面取り加工で足り、 精度的.、 機能的に劣る安価な面取 り加工機を用いて行うことができる。 例えば研削ステージ （真空チヤッ ク） に保持されたゥエーハを低速回転させながら高速回転する砥石に所 定荷重で押し当てることにより、 抵石の溝形状に追随してゥエーハを研 削し、 面取りを行う。 勿論、 ゥエーハの面取り加工の際に通常使用され ている精度的、 機能的に優れた面取り加工装置を用いて行うこともでき る。 この際、 ラッピング前に行われる予備的な面取り加工における面取 り幅は、 ラッピングによってゥエーハの厚みが減少し、 それに伴って面 取り幅が減少することを考慮して、 ラッピング終了時点での面取り幅を 決めておく。 (ラッピング工程、 ステップ 1 0 4 )
シリ コンゥエーハの主面を遊離砥粒として株式会社フジミインコーポ レーテッ ド社製 F O砥粒 # 1 2 0 0以上を用いラッビング処理する。 特 に # 1 5 0 0以上が好ましい。 本実施の形態のラッビング工程で行われ るラッピング方法の具体的な方法について説明する。 ラッピング方法は、 遊星キャリアにゥエーハを保持し、 そのキャリアを遊星運動させ、 上下 ラップ定盤の間で両面同時に加工するラッビング装置を用いた。 遊離砥 粒と して F O粒子を用いる。 F O砥粒は粉碎アルミナ系微粉研磨材であ り、 褐色アルミナ質砥粒とジルコン質砥粒が混合された人造ェメ リー研 磨材である。 例えば、 # 1 2 0 0の砥粒は平均サイズ約 7〜 8 μ m程度 の砥粒である。 これ以上に細かい砥粒を用いる事が好ましい。 この程度 の粒度を持つ砥粒を用い、 アル力リエツチング前に処理する事で深いピ ッ トの発生等を防ぐ事ができる。 この様な方法により両面で 2 0 μ π！〜 1 0 0 μ m程度ラッピングする。 このようにラッピングするとゥエーハ の表面状態の品質が安定し、 次工程に好適な面状態となる。
(第 2面取り工程、 ステップ 1 0 5 )
本発明の半導体ゥエーハの製造方法では、 ラッビングを行った後に面 取り加工を更に行う。 第 2面取り工程においては、 第 1の面取り工程と 同様に研削ステージ （真空チャック） に保持されたゥエーハを低速回転 させながら高速回転する砥石に所定荷重で押し当てることにより、 砥石 の溝形状に追随してゥエーハを研削し、 面取りを行うが、 第 1面取りェ 程より精度的、 機能的に優れた面取り加工装置を用いて行う。 これによ り面取り加工終了時点の面取り加工面の平滑さおよぴ寸法の精度を損な うことなく、 半導体ゥエーハを製造できる。 さらに、 ラッピングの終わ つたゥエーハは厚みが均一になっているので、 続く第 2の面取り加工の 際に、 面取り加工面の寸法の精度を確保することが容易になるという利 点もある。 ラッビング後に行う第 2の面取り加工における面取り幅は、 一般に 4 0 0 μ m〜 5 0 0 μ mである。
上記した工程例は好ましいものを説明したもので特に限定されるもの ではなく、 更に平面研削工程を追加したり、 ラッピング工程と平面研削 工程を入れ替えたり種々の工程が考えられる。 このような工程を実施す ることで、 ある程度高平坦度なゥエーハに加工しておく。
(エッチング工程、 ステップ 1 0 6 )
次にェツチング工程は、 アルカリエッチングにより行うのが好適であ る。 アル力リエッチング液としてアル力リ成分の濃度が 5 0重量％以上 のアルカリ水溶液を用いエッチング処理する。 本実施の形態のエツチン グ液に用いられるアル力リ成分は、 シリコンをエッチングすることが可 能であれば特に限定されるものではないが、 エッチング能力の点で水酸 化ナトリ ウム、 水酸化力リ ゥム等のアル力リ金属の水酸化物が好ましく、 特に好ましくは水酸化ナトリ ウムである。 またこれらのアル力リ成分を 単独で用いてもよく、 また複数のアルカリ成分を混合して用いてもよい c 例えば、 水酸化ナトリ ゥムと水酸化力リウムとを混合して用いてもよい し、 水酸化ナトリウム単独で用いてもよい。
また、 本発明のエッチング方法によりエッチング除去されるシリ コン ゥエーハの除去厚 (ェツチング代) は、 ラッピング工程以前の工程で受 けた加工歪を除去できる最小限度の厚みであればよく、 特に限定される ものではないが、 除去する必要がある加工歪の侵入深さのばらつきを考 慮すると、 両面で 1 5 i m〜 4 0 ^u mの範囲内となる。 このシリコンゥ エーハの除去厚は、 主にシリコンゥエーハをエッチング液に浸漬する時 間を調整することにより制御される。 また、 逆にシリ コンゥェ一ハの浸 漬時間は、 上記エッチング代とエッチング液の濃度との関係で設定され るものであり、 エツチング代が 1 5 π！〜 4 0 w mの範囲内となる時間 5 に設定されることが好まく、 通常は 5分〜 6 0分程度である。 なお、 シ リコンゥエーハをエッチング液に浸漬するに際し、 均一にエッチングさ れるようにゥエーハを摇動等したり、 ェツチング液に超音波等を印加し たりする等の従来行われている方法を本発明において合わせて行うこと は任意である。 このアルカリエッチングでゥエーハの光沢度がおよそ 1 5 %〜 3 0 %となる。 なお、 光沢度は、 J I S Z 8 7 4 1 (鏡面光沢 度測定方法） を参考にし、 同規格で指定の鏡面光沢度計 （ダロスメータ 一 S D ) を使用、 同法に準じた方法により測定した。 対物位置に何も置 かない状態の輝度を便宜上 0 %と仮想し、 鏡面化されたゥエーハの光沢 度を 1 0 0 %と設定した条件で評価した値である。
(裏面部分研磨鏡面面取り工程、 ステップ 1 0 7 a b ) ' 次に裏面部分研磨鏡面面取り工程は、 例えば図 4に示すような鏡面面 取り装置を用いて実施する。 図 4は鏡面面取り装置の 1例を示す側面概 略説明図である。 図 4において、 1 0は鏡面面取り装置で、 ゥエーハ W を保持回転するゥエーハ回転装置 1 2とパフ 1 4が円筒状に貼付された 回転ドラム 1 6とを有している。 円筒状パフ 1 4は、 回転ドラム 1 6の 回転軸 1 8を中心に毎分 8 0 0回〜 3 0 0 0回程度の高速で回転する構 造となっており、 円筒状バフ （ポリ ッシングパッ ド） 1 4はその外周面 に密接して全面をカバーするように貼付されている。 ゥエーハ Wはゥェ ーハ回転装置 1 2に把持され、 回転ドラム 1 6に対して約 4 5度〜 5 5 度の角度で傾斜した状態で回転軸 2 0を中心に回転するとともに上下に トラパースする構造となっている。 ゥエーハ Wと円筒状バフ （ポリ ッシ ングパッ ド） 1 4の接触点の上にノズル 2 2を配置し、 加工液 2 4を定 量的に供給するようになっている。 加工に際しては、 回転ドラム 1 6 と ゥエーハ Wの双方を回転しつつゥエーハ Wを 5 5度程度傾斜させて回転 ドラム 1 6に接蝕させる。 ゥエーハ Wのエッジ部の先端は円筒状パフ (ポリ ッシングパッ ド） 1 4の中に沈み込んだ状態で鏡面研磨加工され る。
このとき、 ゥエーハ裏面の鏡面面取りの入り込み量 （面幅） 、 即ち裏 面の面取り部境界の面内側の一部を鏡面研磨する範囲が、 ゥエーハ面取 り部と生面の境界からゥエーハ中心に向かい 1 0 0 0； z m以下、 好まし くは、 5 0 0 μ m〜 7 0 0 μ mとなるように鏡面面取りする。
本発明ではゥエーハ裏面の外周部の一部を鏡面化することで効果が得 られ、 その範囲はゥエーノ、表面を研磨する研磨装置や研磨条件により適 宜設定するのが好ましいが、 特にゥエーハ面取り部と主面の境界からゥ エーハ中心に向かい 1 0 0 0 μ m程度の範囲まで、 好ましくは 1 0 0 0 μ ιη以下 5 0 0 μ m以上の範囲までで行えば良い。 このような範囲であ れば、 ワックスマウント方式による研磨装置でも十分な平坦度が得られ、 また従来の鏡面面取り装置を用い、 使用するバフゃ鏡面面取り条件をェ 夫するだけで容易にゥエーハ裏面の外周部の一部を鏡面研磨できる。 な お 5 0 0 μ m以下でも平坦度の改善には効果はあるが、 今後要求される レベルの平坦度のゥエーハを得るためには 5 0 0 m以上、 特に 5 0 0 m〜 7 0 0 μ mの範囲まで鏡面化する事が好ましい。 このようにする ことでゥエーハ外周部まで高平坦度なゥエーハであり、 かつゥエーハ裏 面は従来使用されているエッチング面と同等のゥエーハが得られ、 デバ イス工程での取り扱い等も容易になる。 .
鏡面面取りの入り込み量はゥエーハの回転ドラムに対する角度の調整 やパフの性質により制御が可能であるが、 特に第 1面取り工程、 ラッピ ング工程、 '第 2面取り工程というようにラッビング工程の前後で面敢り の工程を実施したゥエーハについて、 鏡面面取りを行うと鏡面面取りの 入り込み量が正確に制御でき面幅のばらつきも少なく制御できる。
なお、 図 1のフローチャートでは、 裏面部分研磨鏡面面取り工程 （ス テツプ 1 0 7 a b ) において、 通常の鏡面面取り加工とゥエーハ裏面の 面取り部境界の面内側の〜部までも鏡面研磨する裏面部分研磨加工とを 同時に行う例が示されているが、 図 2のフローチャートに示すように裏 面部分研磨加工を行う裏面部分研磨工程 （ステップ 1 0 7 a ) と鏡面面 取り工程 （ステップ 1 0 7 b ) とを別々に実施してもよいことは前述し た通りである。
(ゥエーハ裏面の軽ポリッシング工程、 ステップ 1 0 7 c )
さらに極僅かゥエーハ裏面 （主面） を研磨しても良い。 このようなェ 程は必ずしも入れる必要はないが、 裏面の光沢度の調整や、 平坦度の向 上の為、 入れても良い。 一般的に使用されている研磨装置を用い裏面の 研磨代を極僅か （Ι μ πι以下） にして研磨する。
このようなゥェ一ハ裏面の軽ポリ ッシング工程を入れることで、 ゥェ ーハ裏面の光沢度を揃えることができ、 光沢度 4 0 ± 5 %程度の裏面を得 ることができる。
(表面研磨工程、 ステップ 1 0 8 )
最後に、 表面研磨工程において、 ゥエーハの表面の鏡面研磨を行う。 本実施の形態ではヮックスマゥント方式を用いた研磨方式を例としてゥ エーハの—主面 （表面） 側を鏡面研磨する。 この研磨にあたっては、 例 えば図 5に示すような研磨装置が使用される。 図 5は研磨装置の側面概 略説明図である。
図 5において、 3 0は研磨装置で、 研磨テーブル 3 1、 研磨剤供給手 段 3 2、 研磨ヘッ ド 3 3、 ヘッ ド回転手段 （図示せず） およびテーブル 回転手段 （図示せず） を備えている。 研磨プロック 3 5へのワックスに よるゥエーハ Wの裏面の貼付けが終了したならば、 研磨ブロック 3 5を 研磨ヘッ ド 3 3の下方に置き、 ゥェ一ハ Wの表面を、 研磨テーブル 3 1 上に貼られた研磨クロス 3 4に接触させる。 次いで、 研磨へッ ド 3 3を 下げて研磨プロック 3 5を介してゥエーハ Wの表面を研磨クロス 3 4に 押し付ける。 へッ ド回転手段及びテーブル回転手段を駆動させる一方で、 研磨剤供給手段 3 2のノズルから研磨ス ラリー 3 6を供給してゥエーハ Wの表面と研磨クロス 3 4とを摺接させることによつてゥエーハ Wの表 面を研磨する。 研磨が終了したら、 研磨ヘッ ド 3 3を上げて研磨プロッ ク 3 5を取り出し、 ゥエーハ Wを引き剥がす。 研磨プロック 3 5はセラ ミック製のプロックであって、 その面 （ゥエーハ貼付け面） には格子状 の溝が全面に苴つて形成されているものが通常使用される。
上述した工程を実施することにより、 図 6に模式的に示すようにゥェ ーハ表面 W 1は高平坦度に鏡面研磨され、 かつゥェ一ハ裏面 W 2は部分 鏡面部 W 2 mが鏡面研磨されその中心部が前記アル力リエッチングの面 部 W 2 eをなしているゥエーハが製造できる。
部分鏡面部 W 2 mはゥヱーハ面取り部と主面の境界からゥエーハ中心 に向かい Ι Ο Ο Ο μ πι以下、 特に 5 0 0 Π！〜 7 0 0 μ mの範囲まで鏡 面となっているゥエーハが好ましい。 なお、 この部分鏡面部 W 2 mの範 囲は、 ゥエーハ裏面の外周部の一部を鏡面化する前の段階ではゥエーハ 主面と面取り部の境界部分は明確であり、 その範囲は正確に制御できる 力 鏡面面取りを行ったゥエーハは、 主面と面取り部の境界部が共に鏡 面になっているので境界部が正確には識別しにくい。
本発明では面取り部の幅は特に影響しないので、 ゥエーハ主面と面取 り部の境界部からの距離として規定したが、 本発明で得られたゥエーハ を規定するには、 面取り部分も含めた範囲で規定してもよく、 例えば、 本発明のゥエーハ面取り部と主面の境界からゥエーハ中心に向かい 6 0 0 μ mの範囲まで部分研磨されたゥエーハであれば、 別な表現では、 例 えば面取り幅の仕様が 4 0 0 μ mであれば、 ゥエーハ最外周 （外周端等 ともいう） 力 らゥエーハ中心に向かい 1 0 0 0 m (面取り幅 4 0 0 μ m +境界部からゥエーハ面内へ 6 0 0 m ) の範囲までが研磨されたゥ エーハということになる。
通常面取り幅の規格は 4 0 0 m 5 0 0 m程度であるので、 この 仕様を考慮しゥ ハを規定してもよい。 このよ うな製造工程により得 られたゥ ハは、 S F Q R m a x力 S O . 0 9 w n 0 . l l mのレ ベルが容易に得られる。
また、 近年表裏両面とも研磨を行い高平坦度なゥ ハを製造するェ 程も開発されているが、 現状裏面形状が鏡面ではデバイス製造工程の装 置との相性等で問題が生じることがあって受け入れられない場合があり、 ゥ ハ裏面はェツチング面である必要がある場合が多い。
例えば、 デバイス工程で用いられる ドライエツチング装置等では温度 制御の面からゥ ハ裏面の粗さ等が問題となり、 現状裏面がエツチン グされた状態のゥ ハで装置が校正されていることが多い。 従来、 裏 面がェツチング面の状態では十分な平坦度、 特にゥ ハ外周部の形状 が得られなかった。
本発明のゥ ハではゥ ハ裏面の面取り部境界の面内側の一部を 鏡面研磨し、 ゥ ハ裏面の外周部のみ （特に 1 0 0 0 m程度と僅か な範囲） を鏡面状にしたことで、 裏面粗さの影響もなく上記のようなデ バイス工程で従来から使われているゥ ハと同じ条件で処理でき、 か つ平坦度の良いゥ ハであり、 デバイスメーカ側の歩留まり等も向上 するという利点がある。
実施例
以下に実施例をあげて本発明をさらに具体的に説明するが、 これらの 実施例は例示的に示されるもので限定的に解釈されるべきでないことは いうまでもない。
(実施例 1及び 2並びに比較例 1 ) 直径約 2 0 0 m m ( 8ィンチ） 、 抵抗率が約 1 0 Ω · c mの p型シリ コン単結晶ィンゴッ トをチヨクラルスキー法により得た。 得られたィン ゴッ トを、 図 1のフローチャートと同様の工程により処理し片面が鏡面 研磨された半導体ゥエーハを製造した。
まず、 ワイヤーソ一で上記インゴッ トを切断し、 得られたスライスゥ エーハの外周部を粗面取り （第 1面取り） 加工した。 次にシリ コンゥェ 一ハの主面を遊離砥粒として F O砥粒 # 1 5 0 0を用いラッビング処理 する。 両面で 7 0 μ m程度除去した。 更に、 ゥエーハ外周部を面取り (第 2面取り） 加工し、 仕様にあった面取り形状とした。
次にエッチング工程は、 5 5 w t %水酸化ナトリウムを用いたエッチ ング液により行った。 液温を 8 0 °Cとし、 シリ コンゥエーハをエツチン グ液に浸漬し、 両面で約 2 0 μ mエッチング代で除去するようにエッチ ング処理した。 これにより光沢度 1 5〜 2 5 %程度のエッチングゥエー ハ （C W) が製造できた。 次に光沢度が 4 0 ± 5 %となるようにゥエーハ 裏面を研磨した。
本発明では特に、 図 1のフローチャートに示したように、 ゥエーハ主 面の外周部を鏡面化させる為、 この段階で鏡面面取り工程を入れる。 特 にこの鏡面面取りは面取り部を鏡面化させるのみならず、 ゥエーハ主面 にまでかかるように実施する。 なお、 図 2のフローチヤ一トに示したよ うに、 面取り部の鏡面化は別工程で実施して、 この段階ではゥエーハ主 面 （裏面） の外周部のみ鏡面化させても良い。 アルカリエッチング後、 ゥエーハ表面研磨前にこのようなゥエーハ裏面外周部の形状を変化させ ておく。 但し、 図 1のフローチャートに示したように、 面取り部の鏡面 化と同時に実施すれば工程も簡略化し好ましい。
鏡面面取り加工では、 図 4に示したような鏡面面取り装置で、 ゥエー ハの角度 5 5 ° 、 ノ フとして、 ポリエステルフェルトにポリウレタンを含 浸させた不織布、 スラ リーとしてコロイダルシリ力を含有したアル力リ 溶液を使用し研磨した。 また接触圧力等を調整し、 または硬度の異なる 不織布を 2層にする等して面取り部以外にゥ ハ主面の外周部の任意 の位置まで鏡面化した。
このような工程により複数枚の原料ゥェ一ハを'準備した。 面取部から ゥ ハ中心に向かい 2 0 0 μ n 3 0 0 μ mまで研磨を行ったものを 原料ゥ ハ 1 (実施例 1 ) 及び 6 0 0 μ π 7 0 0 μ πιまで研磨した ものを原料ゥ ハ 2 (実施例 2) とする。 また主面の外周部を鏡面化 せず面取部のみ鏡面面取りを行なったものを原料ゥ ハ 3 (比較例 1 ) とした。
上記のような原料ゥ ハの裏面をヮックスマゥント方式により接着 しゥ ハの片面 （表面） を研磨する図 5に示したような研磨装置を用 い研磨した。 具体的には、 直径が 6 3 0 mm、 厚さ 2 0 mmのアルミナ 焼結体に溝幅が 1 0 0 m、 溝深さが 1 5 μ πι、 溝ピッチが 3 mmとし て格子状の溝が形成された研磨ブロックを使用した。 ワックスは、 日化 精ェ （株） 製のスカイリキッ ドを使用し、 8イ ンチウ ハ （直径 2 0 0 mm) を研磨ブロックに 7枚貼り付けるようにした。 研磨機で、 ゥェ ハの貼り付けられた研磨プロックに圧力を加えて、 研磨スラリ を流 し込みながら研磨ク ロスで磨き、 l O w m程研磨した。 この場合、 研磨 スラ リ ーはコロイダルシリカを含有したアルカリ溶液 ( p H = 1 0.
5) を使用し、 研磨クロスはウレタンの不織布を使用した。 研磨終了後 にゥェ一ハを引き剥がし、 ゥエーハを洗浄した。
以上の工程により、 表面が鏡面研磨され、 かつ裏面主面の外周部が 2 0 0 μ π 3 0 0 μ mまで部分研磨されたゥェ ハ （本実施例で得られ たゥ ハの面取り部は 4 0 0 mであるので、 別な表現としてはゥェ 裏面の外周部がゥ ハ外周端から 6 0 0 111 7 0 0 ^ mまで鏡 面研磨されたゥエーハ） が得られた （実施例 1 ) 。 同様にゥエーハ裏面 の主面外周部が 6 0 0 i m〜 7 0 0 mまで部分研磨されたゥェーハ (ゥエーハ裏面の外周部がゥエーハ外周端から 1 0 0 0 m〜 1 1 0 0 μ mまで鏡面研磨されたゥエーハ、 実施例 2) 及び表面及び面取り部が 鏡面研磨されたゥエーハ （比較例 1 ) が得られた。
実施例 1、 実施例 2及び比較例 1のゥェ一ハについてフラッ トネス測 定器 （AD E社製 U/ S 9 8 0 0) を使用してゥエーハ形状を調べた c S F QRはセルサイズ 2 5 mmX 2 5 mm、 除外領域周辺 2 mm (E. E . 2 mm) で評価した。 研磨前の原料ゥエーハの面取り部境界部分の形状、 及びゥェ一ハ全体の 2次元的なマップ図、 及び研磨後のゥエーハ全体,の 2次元的なマップ図及び S F QRma xを求めた。 結果を図 3に示す。 この結果、 原材料ゥエーハ 3 (比較例 1 ) のゥエーハを用いた場合、 研磨後にゥエーハ外周部にリング状のダレが見られる。 このゥエーハで は外周 1 0 mm程度からダレていた。 こ の影響により S F QRm a xも 0. 2 0 μ m程度である。 研磨に用いる原料ゥエーハ裏面の面取り部境 界の面内側の一部を鏡面研磨しておき研磨した実施例 1及び実施例 2で は S F QRm a Xの値が改善でき、 研磨後のマツプ図をみてもゥエーハ 周辺部の等高線の密度が少なく髙平坦度なゥエーハが製造できているこ とがわかる。 特に実施例 2では S F QRm a χ θ . 0 9 μ πιと大変高平 坦度なゥエーハが製造できた。
面取り部境界の面内側の一部を鏡面研磨していない比較例 1では、 図 3の原科ゥエーハの外周形状を見てわかるように面取り部分との境界部 分が角張っておりこれが原因で研磨後にダレが発生すると考えられる。 実施例 1や実施例 2の よ うにゥエーハ裏面のこの部分を研磨し、 やや丸 めた形状にすることで高平坦度なゥエーハが製造できた。
なお、 裏面の部分研磨の幅と比較例 1で見られるような外周ダレの発 生する領域の幅は大きく異なるが、 本発明のような僅かな範囲の部分研 磨 （例えば 1 0 0 0 m程度） であっても、 研磨中の応力等の関係でゥ エーハ外周 1 0 mm程度までの範囲まで作用すると考えられる。
上記した各実施例の条件では面取り部境界の面內側の入り込み量が 6 0 0 πι〜 7 0 0 // ηιでもつとも平坦度がよかった。 このような条件で は、 S F QRm a Xが安定して 0. Ι ΐ μ πι以下であった。
以上、 本発明の実施の形態および実施例について説明したが、 本発明 は、 かかる実施の形態おょぴ実施例に限定されるものではなく、 その要 旨を逸脱しない範囲で、 種々の変形が可能であることはいうまでもない c 産業上の利用可能性
以上述べたごとく、 本発明の半導体ゥエーハの製造方法によれば、 ァ ルカリエツチングを行ったゥエーハを研磨するに際し、 ゥエーハ外周部 のリング状のダレのないゥェ一ハを製造でき、 特にワックスマウント方 式によって研磨すると効果的である。 また、 本発明のゥエーハはゥエー ハ外周部のリング状のダレがなく、 高い平坦度を有している。

Claims

請 求 の 範 囲
1 . 原料ゥエーハの裏面の面取り部境界の面内側の一部まで鏡面研磨さ れるように裏面部分研磨及ぴ鏡面面取りを行う裏面部分研磨鏡面面取り 工程と、 裏面部分研磨及ぴ鏡面面取りされたゥエーハの裏面を支持し該 ゥエーハの表面を鏡面研磨する表面研磨工程とを有することを特徴とす る半導体ゥエーハの製造方法。
2 . 原料ゥエーハの裏面の面取り部境界の面内側の一部を鏡面研磨する 裏面部分研磨工程と、 裏面部分研磨されたゥエーハの裏面を支持し該ゥ エーハの表面を鏡面研磨する表面研磨工程とを有することを特徴とする 半導体ゥエーハの製造方法。
3 . 前記裏面部分研磨されたゥエーハを鏡面面取り加工する鏡面面取り 工程をさらに有し、 鏡面面取り されたゥエーハの表面を鏡面研磨するよ うにしたことを特徴とする請求項 2記載の半導体ゥエーハの製造方法。
4 . 前記原料ゥエーハがアルカリエッチングされたゥエーハであること を特徴とする請求項 1 〜 3のいずれか 1項記載の半導体ゥエーハの製造 方法。
5 . 単結晶棒を薄板状のゥエーハに切断するスライス工程と、 得られた ゥエーハを面取り加工する第 1面取り工程と、 面取り加工ざれたゥエー ハに対してラッピング処理を施すラッピング工程と、 ラッピング処理さ れたゥエーハに再度の面取り加工を施す第 2面取り工程と、 再度の面取 り加工を施されたゥェ一ハにアルカリエッチング処理を施すエッチング 工程と、 ェツチング処理されたゥエーハに対してゥエーハ裏面の面取り 部境界の面内側の一部まで鏡面研磨されるように裏面部分研磨及び鏡面 面取りを行う裏面部分研磨鏡面面取り工程と、 裏面部分研磨及び鏡面面 取り されたゥェ一ハの裏面を支持し該ゥエーハの表面を鏡面研磨する表 面研磨工程とからなることを特徴とする半導体ゥエーハの製造方法。
6 . 単結晶棒を薄板状のゥエーハに切断するス ライ ス工程と、 得られた ゥエーハを面取り加工する第 1面取り工程と、 面取り加工されたゥエー ハに対してラッビング処理を施すラッビング工程と、 ラッビング処理さ れたゥェ一ハに再度の面取り加工を施す第 2面取り工程と、 再度の面取 り加工を施されたゥエーハにァルカリエッチング処理を施すエッチング 工程と、 ェツチング処理されたゥエーハの裏面の面取り部境界の面内側 の一部を鏡面研磨する裏面部分研磨工程と、 裏面部分研磨されたゥエー ハの裏面を支持し該ゥエーハの表面を鏡面研磨する表面研磨工程とを有 することを特徵とする半導体ゥエーハの製造方法。
7 . 前記裏面部分研磨されたゥエーハを鏡面面取り加工する鏡面面取り 工程をさらに有し、 鏡面面取り されたゥエーハの表面を鏡面研磨するよ うにしたことを特徴とする請求項 6記載の半導体ゥエーハの製造方法。
8 . 前記ゥエーハの裏面の面取り部境界の面内側の一部を鏡面研磨する 範囲が、 ゥエーハ面取部と主面の境界からゥエーハ中心に向かい 1 0 0
0 μ m以下であることを特徴とする請求項 1 ~ 7のいずれか 1項記載の 半導体ゥエーハの製造方法。
9 . 前記表面研磨工程において、 前記ゥエーハの裏面をワ ッ ク ス で接着 支持し、 該ゥエーハの表面を鏡面研磨するようにしたことを特徴とする 請求項 1 〜 8のいずれか 1項記載の半導体ゥエーハの製造方法。
1 0 . ゥエーハ表面が鏡面研磨された面であり、 ゥエーハ裏面がアル力 リエッチングされた面であるゥエーハにおいて、 ゥエーハ裏面の面取り 部境界の面内側の一部を鏡面研磨した面としその鏡面研磨した面がゥェ ーハ面取り部と主面の境界からゥエーハ中心に向かい 5 0 0 μ π！〜 7 0 0 mの範囲であることを特徵とするゥエーハ。
1 1 . 前記ゥエーハ裏面の光沢度が 4 0 ± 5 %であり、 ゥェ一ハの S F Q Rm a xが 0. l l 〃 m以下であることを特徴とする請求項 1 0記載の ゥエーノヽ。
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