WO2003088355A1 - Dispositif a semi-conducteur et son procede d'assemblage - Google Patents

Dispositif a semi-conducteur et son procede d'assemblage Download PDF

Info

Publication number
WO2003088355A1
WO2003088355A1 PCT/JP2003/004693 JP0304693W WO03088355A1 WO 2003088355 A1 WO2003088355 A1 WO 2003088355A1 JP 0304693 W JP0304693 W JP 0304693W WO 03088355 A1 WO03088355 A1 WO 03088355A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor element
resin
plate
semiconductor device
semiconductor
Prior art date
Application number
PCT/JP2003/004693
Other languages
English (en)
French (fr)
Inventor
Tadahiko Sakai
Mitsuru Ozono
Yoshiyuki Wada
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002114538A external-priority patent/JP2003309216A/ja
Priority claimed from JP2002114539A external-priority patent/JP3826831B2/ja
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to EP03746477A priority Critical patent/EP1487014A4/en
Priority to AU2003236251A priority patent/AU2003236251A1/en
Priority to US10/509,025 priority patent/US7446423B2/en
Priority to KR1020047016582A priority patent/KR100593407B1/ko
Publication of WO2003088355A1 publication Critical patent/WO2003088355A1/ja

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01039Yttrium [Y]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/959Mechanical polishing of wafer

Description

明細書 半導体装置及び半導体装置の組立方法 技術分野
本発明は、 高信頼性の半導体装置おょぴその組立方法に関するものである。 背景技術
パッケージングされた半導体素子からなる半導体装置を回路基板に実装する構 造として、 半導体装置に形成された半田バンプなどの突出電極を基板に接合する 構造が知られている。 このような構造を有する半導体装置において、 半導体素子 を 1 5 0 μ πι以下に極力薄くする試みが進行している。 その目的は、 ヒートサイ クル時の応力を低減することによって、 実装後の接合信頼性を実現することであ る。 すなわち実装後に環境温度が変化すると、 半導体とワークとの熱膨張率の差 に起因して、 半導体素子と半田バンプとの接合部に応力が発生する。 半導体素子 を薄くすることで、 その応力を低減しようというものである。
このような薄化された半導体素子より成る実装構造について、 図面を参照して 説明する。 図 1 1 Αは、 従来の実装構造の断面図、 図 1 1 Bは、 従来の実装構造 における半導体素子の変形状態を示す図である。 図 1 1 Aにおいて、 基板 1 0に は半導体装置 1が実装されており、 基板 1 0の上面に形成された電極 1 0 aには、 半導体素子 2の回路形成面に半田を形成材料として設けられたバンプ 3が接合さ れている。 半導体素子 2は、 前述のように半導体素子とバンプとの接合部に発生 する応力を低く抑えることを目的として薄化処理されている。
図 1 1 Bは、 このような薄ィ匕処理された半導体素子 2を有する半導体装置 1を 基板 1 0に実装して成る実装構造において、 リフロー後の基板 1 0に熱収縮応力 が生じた状態を示している。 半導体素子 2は薄化されて撓みやすいため、 基板 1 0の収縮変位に応じて半導体素子 2が追随して変形する。 そして薄化の程度を進 めて 1 5 0 μ m以下の厚みの半導体素子 2を用いた実装構造では、 半導体素子 2 の橈み変形は各バンプ 3間で半導体素子 2が囬状となる撓み形状 (矢印 P 1の部 分) を示すようになり、 薄ィ匕が進行するほど良好な追随性が実現される。 そして これにより、 半導体素子 2とバンプ 3との接合部に発生する応力のレベルを有効 に低減されることが実証されている。
しかしながら上記薄化された半導体素子 2より成る実装構造においては、 以下 のような不具合が実証的にまた数値解析によって確認されている。 図 1 1 Bに示 すように、 半導体素子 2は最外周のバンプ 3の外側で橈み (矢印 P 2で示す) が 急激に増大する。 そのため、 最外周のバンプ 3周辺では、 そのバンプ 3の外側近 傍で半導体素子 2の下面にクラックが発生し、 半導体素子 2がこのクラックから 破断するという現象が生じることがある。 すなわち、 半導体素子の薄化を進める と、 半田バンプに生じる応力は低下するものの、 半導体素子の外縁部近傍の局部 的な破損が発生するという問題点があった。
発明の開示
本発明は、 薄化された半導体素子を備えた半導体装置において、 外縁部近傍に 発生する半導体素子の破損を防止して信頼性を確保することができる半導体装置 を提供すること ¾r目的とする。
上記目的を実現するため本発明の半導体装置は、 表面に複数の外部接続用端子 が形成された半導体素子の裏面にこの半導体素子よりも剛性の高レ、構造体を樹脂 によつて接着した半導体装置であって、 前記構造体の外形を前記半導体素子の外 形よりも大きくするとともに、 前記樹脂で半導体素子の側面を覆うことによりこ の半導体素子の縁部を補強するための補強部を有する。 図面の簡単な説明
図 1 Αは本発明の実施の形態 1の半導体装置の斜視図である。 図 1 Bは本発明の実施の形態 1の半導体装置の部分断面図である。
図 2 A— 2 Eは本発明の実施の形態 1の半導体装置の組立方法の工程説明図であ る。
図 3は本発明の実施の形態 1の半導体装置に用いられる板状部材の斜視図である。 図 4は本発明の実施の形態 1の半導体装置の組立に使用される電子部品搭载装置 の斜視図である。
図 5は本発明の実施の形態 1の半導体装置の組立に使用されるダイシング装置の 斜視図である。
図 6は本発明の実施の形態 1の半導体装置の組立に使用されるダイシング装置の 部分断面図である。
図 Ί Aは本発明の実施の形態 1の実装構造の断面図である。
図 7 Bは本発明の実施の形態 1の実装構造の部分断面図である。
図 8 Aは本発明の実施の形態 1の半導体装置の斜視図である。
図 8 Bは本発明の実施の形態 1の半導体装置の平面図である。
図 9 A— 9 Dは本発明の実施の形態 2の半導体装置の,袓立方法の工程説明図であ る。
図 1 0 Aは本発明の実施の形態 3の半導体装置の斜視図である。
図 1 0 Bは本発明の実施の形態 3の半導体装置の部分断面図である。
図 1 Aは従来の実装構造の断面図である。
図 1 1 Bは従来の実装構造における半導体素子の変形状態を示す図である。
発明を実施するための最良の形態
(実施の形態 1 )
図 1 A、 I Bを参照して、 半導体装置について説明する。 図 1 A、 I Bにお レ、て、 半導体装置 1は、 半導体素子 2の裏面 (すなわち、 第二の面) に樹脂 5に よってプレート 4 (構造体) を接着した構成となっており、 半導体素子 2の表面 (すなわち第一の面)の縁部に沿って形成された複数の外部接続用端子である電極 2 a上には、 バンプ 3が形成されている。
ここで半導体素子 2は機械研磨ゃェツチングなどの方法によつて薄化 ¾t理が行 われた後の状態である。 一般に、 バンプを介して半導体素子を基板に実装した状 態では、 半導体素子の厚み寸法が小さいほど実装後の接合信頼性が優れてレヽる。 これは、 半導体素子 2と基板の応力の差に起因してバンプ 3の接合部に応力が集 中しょうとしても、 半導体素子 2自体が厚さ方向に変形 (橈み) を生じることで 応力を分散するからである。 このため、 本実施の形態では、 上述のように半導体 素子 2を薄化処理して厚み t 1が 1 0〜1 5 O /z mの範囲となるように設定し、 厚さ方向への変形 (橈み) を可能としている。
薄化処理は、 半導体素子 2の回路形成面 (第一の面) の反対面を砥石等を用い た機械研磨によって &¾Pェを行い、 ドライエッチングや薬液によるゥ.エツトエツ チングで仕上げ加工を行う。 機械研磨を行うと裏面に多数のマイクロクラックを 有するダメージ層が形成される。 このダメージ層は、 半導体素子の抗折強度を低 下させる要因となるものであるが、 仕上げ加工によりこのダメージ層を除去して 半導体素子 2の抗折強度を高めることができる。
プレート 4は、 半導体装置 1の搭載時などのハンドリングにおいて半導体装置 1を安定して保持することを容易にするとともに、 基板などへ実装された後の半 導体装置 1を外力から保護する機能を有するものである 3 したがってプレート 4 として、 金属やセラミックまたは樹脂などの構造材を、 上記機能を満たすような 形状、 すなわち半導体素子 2よりも高い剛性を有するような厚み t 2で、 半導体 素子 2の外形よりも大きい外形形状に加工したものを用いる。
半導体素子 2をプレート 4に接着する樹脂 5には、 低弾性係数で変形可能な材 料を用いる。 これにより、 半導体素子 2が厚み方向に必要な量の変形を起こすの を許容しつつ、 半導体素子 2をプレート 4に接着することが出来る。 すなわち、 半導体装置 1を基板に実装した状態において、 基板の変形に追随して半導体素子 2は変形することが出来る。
図 1に示すように、 樹脂 5は半導体素子 2の全周にわたって素子 2の端部から はみ出して形成する。 はみ出した樹脂 5 aは半導体素子 2の側面 2 bに沿って這 い上がり側面 2 bを、 少なくとも部分的に覆うような形状 なっている。 必ずし も側面 2 bの厚み方向の全面を覆う必要はないが、 プレート 4側のエッジを覆う ように形成する。 プレート 4側のエッジとは、 半導体素子 1の第二の面と側面 2 bとで形成される。 このようにして側面 2 bを覆う樹脂 5 aは、 半導体素子 2の 縁部を補強する補強部として作用する。
半導体素子 2の縁部には、 半導体ウェハをダイシングして個片の半導体素子 2 に切り出す際に生じた微小なクラックがそのまま残留しやすく、 このクラックか ら破損を生じる場合がある。 側面 2 bを覆う樹脂 5 aは、 このような微小なクラ ックを含んだ縁部を補強する効果を持つ。 また、 後述するように半導体装置 1を 基板 1 0に実装した状態において、 基板 1 0と半導体素子 2との熱変形の差によ つて発生する応力に起因して半導体素子 2が過剰に変形するのを防止する機能を 有する (図 7 A、 7 B ) 。
次に図 2 A〜 2 Eを参照して、 半導体装置 1の組立方法について説明する。 図 2 Aにおいて、 板状部材 6は半導体装置 1の一部を構成するプレート 4が切り 離される前の中間部品である。 図 3に示すように、 板状部材 6の上面には、 格子 形状に突出した仕切部 6 aが設けられており、 仕切部 6 aで囲まれる凹部 6 bは 半導体素子 2が接着される半導体素子接着領域となっている。 仕切部 6 aは、 後 述するように凹部 6 b内に半導体素子 2の接着用の樹脂 5を塗布する際に、 樹月旨 5が半導体接着領域を超えて周囲に広がるのを規制するダムの役割を有する。 板状部材 6の下面の仕切部 6 aに対応する面には、 溝部 6 cが形成されている。 溝部 6 cは、 厚み寸法 t 4の板状部材 6の下面側から格子状の溝を切り込んで形 成されており、 厚み寸法 t 3が t 4よりも小さい肉薄部となっている。 この肉薄 部は、 板状部材 6力 らプレート 4を分離する際の切断位置と一致している。
次に図 2 Bに示すように、 板状部材 6の各凹部 6 bはデイスペンサ 7によって 半導体素子 2接着用の樹脂 5が供給される (第 1工程) 。 この樹脂 5の塗布にお いて、 四部 6 bの周囲にはダム部としての仕切部 6 aが設けていることにより、 樹脂 5が半導体接着領域を超えて周囲に広がることを防止出来る。
また塗布に際しては、 塗布後に半導体素子 2によって押し広げられた樹脂 5が 半導体素子 2の端部から外側にはみ出した際に、 半導体素子 2の側面 2 bを覆う のに必要な適正塗布量の樹脂 5をデイスペンサ 7から吐出させる。
この後、 樹脂 5が供給された板状部材 6は半導体素子を接着する第 2工程に送 られる。 第 2工程では、 図 2 C、 2 Dに示すように、 半導体素子 2を板状部材 6 に塗布された樹脂 5上に搭載し (搭載工程) 、 次いで樹脂 5を加熱して (加熱ェ 程) 、 樹脂 5を熱硬ィヒさせることによって、 複数の半導体素子 2の裏面側を樹脂 5によって板状部材 6の各凹部 6 bに整列状態で接着する。
この搭載工程において半導体素子 2の搭載に用いる電子部品搭载装置について、 図 4を参照して説明する。 図 4において、 部品供給テーブル 1 1には半導体素子 2が格子状に貼着された粘着シート 1 2が装着されている。 部品供給テーブル 1 1の下方には、 半導体素子剥離機構 1 3が配設される。 半導体素子剥離機構 1 3 を半導体素子剥離機構駆動部 1 4によって駆動させると、 ェジェクタピン機構 1 3 aが粘着シート 1 2の下面を突き上げる。 これにより半導体素子 2が粘着シー ト 1 2の上面から剥離され、 搭载ヘッド 1 6によってピックアップされる。
部品供給テーブル 1 1の側方には基板保持部 1 5が配設されており、 基板保持 部 1 5上には榭脂供給後の板状部材 6が保持されている。 部品供給テーブル 1 1 および基板保持部 1 5の上方には、 搭載へッド駆動部 1 9によって駆動される搭 載へッド 1 6が配設されている。 搭載へッド 1 6は吸着ノズル 8を備えており、 粘着シート 1 2から半導体素子 2をピックアップし、 基板保持部 1 5上の板状部 材 6に搭載する。
部品供給テーブル 1 1の上方に接地された力メラ 1 7は、 粘着シート 1 2に貼 着された半導体素子 2を撮像する。 カメラ 1 7によって撮像された画像は半導体 素子認識部 2 0で認識処理され、 粘着シート 1 2における半導体素子 2の位置が 認識される。 位置認識結果は制御部 2 1に送られるとともに、 半導体素子剥離機 構駆動部 1 4に送られる。 制御部 .2 1がこの位置認識結果に基づいて搭載へッド 駆動部 1 9を制御することにより、—搭載へッド 1 6による半導体素子 2のピック ァップ時に、 吸着ノズル 8およ ェジェクタピン機構 1 3 aがピックアツプの対 象となる半導体素子 2に位置合わせされる。
基板保持部 1 5の上方に備えられるカメラ 1 8は、 基板保持部 1 5に保持され た板状部材 6を摄像する。 カメラ 1 8によって撮像された画像を搭載位置認識部 2 2で認識処理することにより、 板状部材 6における半導体素子搭載位置が検出 される。 位置認識結果は制御部 2 1に送られ、 制御部 2 1がこの位置認識結果に 基づいて搭載へッド駆動部 1 9を制御することにより、 搭載へッド 1 6による半 導体素子 2の搭載時には、 吸着ノズル 8に保持された半導体素子 2が検出された 搭载位置に位置合わせされる。
この電子部品搭載装置によって半導体素子 2を板状部材 6に搭載する際には、 図 2 Cに示すように、 半導体素子 2のバンプ 3が形成された表面 (第一の面)側を 吸着ノズル 8によって吸着保持し、 半導体素子 2の裏面 (第二の面)を樹脂 5に押 し付ける。 このとき、 樹脂 5の塗布量に応じて吸着ノズ 8による押し付け高さ を調整することにより、 各半導体素子 2の縁部外側 (矢印 Ρ 3の部分) にはみ出 した樹脂 5が、 半導体素子 2の側面 2 bを這い上がって側面 2 bを覆うようにす る (図 1 Bに示す樹脂 5 a参照) 。 このときダイシング時のダメージが残留しゃ すい半導体素子 2の裏面側の端部が完全に覆われて補強されていれば、 側面 2 b は完全に覆われていても、 または部分的にのみ覆われていてもどちらでも良い。 本実施の形態では、 半導体素子 2を 1個づっ搭載へッド 1 6で樹脂 5に押し付 けながら搭載するので、 一括して搭載 (貼り付け) する場合よりも搭載荷重 (押 し付け力) を小さくできる。 よって電子部品搭載装置としては、 ダイボンディン グ装置や、 チップマウンタ一等を流用することができる。
このようにして半導体素子 2が搭載された板状部材 6は加熱炉に送られる。 そ してここで所定温度で加熱されることにより、 図 2 Dに示すように樹脂 5が熱硬 化する。 このとき、 各半導体素子 2の縁部外側にはみ出した樹脂 5は、 熱硬化の 過程にぉレ、て一時的に粘度低下することにより表面張力によつて半導体素子 2の 側面 2 bにさらに這い上がり、 側面 2 bを覆った形状のまま硬化する。 これによ り、 樹脂 5の硬化後において、 図 1 Bに示す補強部としての樹脂 5 aが形成され る。 そしてこれにより第 2工程が完了する。
なお上記実施の形態では、 半導体素子 2の搭載後に板状部材 6を加熱炉に送る ことにより樹脂 5を熱硬ィ匕させるようにしているが、 搭載へッド 1 6として加熱 手段を内蔵したものを用い、 半導体素子 2を搭載しながら加熱するようにしても よい。
すなわち、 搭載へッド 1 6に内蔵した加熱手段で半導体素子 2を保持する吸着ノ ズル 8を加熱し、 吸着ノズル 8、 および半導体素子 2を通じて熱を伝達し、 樹脂 5を加熱することが出来る。 また、 搭载ヘッド 1 6から配線される熱線などを吸 着ノズル 8の周囲に配し、 吸着ノズル 8を直接加熱しても良い。 すなわち、.搭載 へッド 1 6と吸着ノズル 8からなる搭載手段に加熱手段を具備させることで、 搭 载工程と加熱工程とを同時に行なうというものである。
搭載ヘッド 1 6によって加熱する場合には、 図 2 Dに示す専用の加熱工程を省 略してもよく、 このようにすれば加熱炉を省略して設備の簡略化を図ることがで きるという利点がある。 ただし、 こ p場合には搭載へッド 1 6のタクトタイムが 熱硬化時間によって制約されるため、 全体の生産性としては搭載工程と加熱工程 を別々に行う場合よりも低下する。 また、 樹脂 5として上記実施の形態では熱硬 化性の樹脂を用いる例を示しているが、 これに変えて熱可塑†生樹脂を用いるよう にしてもよい。
このようにして樹脂 5が硬化した板状部材 6は切断工程に送られ、 ここで図 2 Eに示すように、 半導体素子 2が接着された板状部材 6を回転切断刃 2 4 aによ つて隣接する半導体素子 2の間の切断位置で切断する (第 3工程) 。 これにより、 板状部材 6が半導体素子 2ごとのプレート 4に切断分離され、 半導体装置 1の組 立が完成する。 この切断工程について、 図 5, 図 6を参照して説明する。 図 5は、 この切断に 用いられるダイシング装置を示している。 基板固定部 2 3の上面には、 半導体素 子 2が搭載され樹脂硬ィヒが完了した板状部材 6は基板固定部 2 3上に载置される。 基板固定部 2 3の上方には、 回転切断刃 2 4 aを備えた切断へッド 2 4が配設さ れており、 回転切断刃 2 4 aを回転させながら切断ヘッド 2 4を X方向、 Y方向 に移動させることにより、 板状部材 6が溝部 6 cに一致した切断位置に沿って切 断される。
図 6に示すように、 基板固定部 2 3の上面には板状部材 6上の半導体素子 2に 対応した位置毎に吸引保持部 2 5が設けられており、 吸引保持部 2 5の上面には 吸引溝 2 5 aが形成されている。 吸引溝 2 5 aは、 基板固定部 2 3の内部に設け られた吸引孔 2 3 aに連通しており、 吸引孔 2 3 aはさらに真空吸引源 2 6に接 続されている。 板状部材 6の下面を吸引保持部 2 5に当接させた状態で真空吸引 源 2 6を駆動することにより、 板状部材 6は吸引保持部 2 5によつて吸着保持さ れ、 これにより板状部材 6の位置が固定される。
そしてこのようにして位置が固定された板状部材 6の仕切部 6 a上に回転切断 刃 2 4 aを位置合わせし、 回転切断刃 2 4 aを回転させながら下降させることに より、 溝部 6 c内の肉薄部が切断される。 このとき、 隣接する半導体素子 2間の 間隔よりも刃幅が小さい回転切断刃 2 4 aを用いることにより、 板状部材 6は個 片に分離された後のプレート 4が半導体素子 2の端面からはみ出した形状で切断 される。 したがって、 個片分離された半導体装置 1においては、 プレート 4の外 形は半導体素子 2の外形よりも大きくなる。
またこの切断に際して、 予め下面に溝部 6 cを形成することで、 回転切断刃 2 4 aによって切断する部分の厚さが小さくなつている。 これにより切断工程にお ける回転切断刃 2 4 aの必要下降量を極力小さくすることができ、 切断刃下降時 に刃先が基板固定部 2 3に接触して破損する事故を防止することができる。
次に上述の半導体装置 1を基板に実装して成る電子部品実装構造について図 7 A、 7 Bを参照して説明する。 図 7 Aに示すように、 半導体装置 1は基板 1 0の上面に形成された電極 1 0 a にバンプ 3を半田接合して接続することにより基板 1 0に実装される。 図 7 Bは, バンプ 3から外側に位置する半導体素子 2の変形状態を示している。 '本実施の形 態に示すような薄化された半導体素子 2をバンプ 3を介して基板 1 0に接合した 構造では、 半導体素子 2と基板 1 0の熱変形の差によって発生する応力に起因し て、 バンプ 3から外側の範囲は基板 1 0側に大きく撓む傾向にある。 橈んだ状態 を図 7 Bの破線で示す。 この変形によって、 バンプ 3の外側近傍では半導体素子 2の下面には大きな表面応力が生じ、 半導体素子 2を破損させる原因となる場合 がある。
これに対し、 本実施の形態に示すように、 半導体素子 2の側面 2 bを覆う樹脂 5 aによって補強された半導体装置 1を基板 1 0に実装した場合には、 最外周の パンプ 3から外側の範囲における半導体素子 2の下方への撓みは大幅に低減され る。 すなわち、 樹脂 5 aは半導体素子 2の側面 2 bを覆って半導体素子 2の過度 の曲げ変形を防止するように作用する。 そしてこの作用により、 半導体素子 2の 下方への撓み変形が防止され、 半導体素子 2の曲げ変形による破損を防止するこ とができる。
なお、 図 8 A、 8 Bに ¾ ^す半導体装置 1 0 1のように、 半導体素子 2の縁部か らの樹脂 5 aのはみ出しを半導体素子 2の対角線方向に限定し、 樹脂 5 aで半導 体素子 2の側面を覆う補強部を、 半導体素子 2の角部のみに形成するようにして もよい。 この場合には、 図 2 Bにおいてデイスペンサ 7によって樹脂 5を塗布す る際に、 図 8 Bに示す範囲のみに樹脂 5を塗布するように、 デイスペンサ 7の塗 布軌跡を X字状に設定するとともにディスペンサ 7からの吐出量を制御する。 こ のように補強部の形成範囲を半導体素子 2のコーナー部に限定することにより、 半導体装置完成後の実装状態において最も破損が生じやすい角部を重点的に捕強 することができる。
(実施の形態 2 )
実施の形態 2について、 図 9 A— 9 Dを参照して説明する。 本発明の実施の形態 2では、 板状部材に樹脂を供給する第 1工程において、 デ イスペンサを用いずに予めシート状に形成された樹脂を貼着するものである。 図 9 Aにおいて、 板状部材 6 Aは実施の形態 1に示す板状部材 6の上面の仕切 部 6 aを除去した形態となっており、 板状部材 6 Aの下面には同様の溝部 6 cが 形成されている。 板状部材 6 Aの上面には、 樹脂シート 5 Aが貼着される。 樹月旨 シート 5 Aは、 実施の形態 1において用いた榭脂 5と同様の樹脂素材をシート状 に成形したものであり、 樹脂 5自体の粘着性によつて板状部材 6 Aに貼着される。 この後、 樹脂シート 5 Aが貼着された板状部材 6は半導体素子を接着させる第 2工程に送られる。 第 2工程では、 図 9 B、 9 Cに示すように、 半導体素子 2の 第二の面を板状部材 6に貼着された樹脂シート 5 A上に搭載し (搭載工程) 、 次 いで樹脂シート 5 Aを加熱して (加熱工程) 、 樹脂シート 5 Aの樹脂成分を熱硬 ィ匕させる。 これにより、 複数の半導体素子 2の第二の面 (裏面) 側を熱硬化した 樹脂シート 5 Aを介して板状部材 6.に整列状態で接着する。 ·
上述の加熱工程においては、 加熱炉によって所定温度で加熱されることにより、 樹脂シート 5 Aの樹脂成分が熱硬化する。 このとき、 各半導体素子 2の縁部外側 に位置している樹脂 5は熱硬化の過程において一時的に粘度が低下し、 これによ り流動性が増して表面張力によって半導体素子 2の側面 2 bに這い上がる。 さら に加熱を継続することにより、 樹脂シート 5 Aの樹脂成分は側面 2 bを覆つた形 状のまま硬化する。 これにより、 樹脂シート 5 Aの硬化後において、 図 1 Bに示 す補強部としての樹脂 5 aが形成される。 そしてこれにより第 2工程が完了する。 このようにして樹脂シート 5 Aが完全硬化した板状部材 6 Aは切断工程に送ら れ、 ここで半導体素子 2が接着された板状部材 6 Aを、 隣接する半導体素子 2の 間で切断する (第 3工程) 。 これにより、 板状部材 6 Aが半導体素子 2毎のプレ ート 4に切断分離され、 半導体装置 1の組立が完成する。
(実施の形態 3 )
次に実施の形態 3の半導体装置について、 図 1 0 A, 1 O Bを用いて説明する。 図 1 O Aにおいて、 半導体装置 1 0 3は再配線層付半導体素子 3 0の裏面 (す なわち第二の面)に樹脂 5によってプレート 4 (構造体) を接着した構成となつ ており、 再酉 S線層付半導体素子 3 0の表面にはバンプ 3が格子状に複数形成され ている。 図 1 0 Bに示すように、 再配線層付半導体素子 3 0は、 実施の形態 1に 示す半導体素子 2と同様に薄化処理された半導体素子 2 Aの上面 (電極形成面) に再配線層 9を形成した構成となっている。
半導体素子 2 Aの表面 (すなわち第一の面)の縁部には、 外部接続用 子である 電極 2 aが形成されており、 各電極 2 aは再配線層 9の表面に電極 2 aに対応し た個数だけ形成された電極 9 aと、 内部配線 9 bによつて導通している。 そして 電極 9 a上には、 半導体装置 1 0 3を実装するためのバンプ 3が形成されている。 実施の形態 3では、 再配線層 9を設けることにより、 実施の形態 1に示す半導 体装置 1と比較して、 同一投影面積内により多数のバンプ 3を形成することがで き、 より高密度の実装が可能となっている。 この半導体装置 1 0 3を組み立てる には、 実施の形態 1、 2に示す半導体装置の組立方法おいて、 半導体素子 2を再 配線層付半導体素子 3 0に置き換えればよい。
これにより、 再配線層付半導体素子 3 0の側面 3 0 aには、 はみ出した樹脂 5 aが側面 3 0 aを覆った補強部が形成される。 このような構成の半導体装置 1 0 3において、 再配線層付半導体素子 3 0の側面 3 0 aを覆った捕強部を形成する ことにより、 前述のように実装後に再配線層付半導体素子 3 0の縁部に生じる曲 げ変形が防止され、 再配線層 9内の内部配線 9もの破断を防止することができる。 以上説明した実施の形態では、 樹脂として市販のエポキシ樹脂、 アクリル樹脂、 ウレタン樹脂、 シリコン樹脂を用いて同様な効果が得られた。 但し、 本発明は、 それらの樹脂に限定されない。 産業上の利用可能性
本発明の半導体装置は、 半導体素子に樹脂を介して接着される構造体の外形を 半導体素子の外形よりも大きくするとともに、 榭脂で半導体素子の側面を覆って 半導体素子の縁部を補強する捕強部を形成する構造を有する。 このため、 外縁部 近傍に発生する半導体素子の破損が防止出来て実装後の信頼性を確保することが できる。
また、構造体となる板状部材に樹脂を供給する工程と、 半導体素子の裏面側を 樹脂によって板状部材に整列状態で接着する工程と、 半導体素子が接着された板 状部材を隣接する半導体素子間で切断する工程とを含む組立方法を用いる。 これ により、 薄化された半導体素子を構造体に接着した半導体装置を容易に効率よく 組み立てることができる。

Claims

請求の範囲
1 . 外部接続用端子を形成した第一の面と前記第一の面と相対する第二の面を有 する半導体素子と、
前記第二の面と対向するプレートと、
前記第二の面と前記プレートとを接着する樹脂と
を有する半導体装置であって、
前記プレートは前記半導体素子より高い剛性を有し、
前記プレートの外形は、 前記半導体素子の外形よりも大きく、
前記樹脂は、 前記半導体素子の外縁部を覆うことを特徴とする。
2 . 前記樹脂が前記半導体素子の側面と前記第二の面により形成されるエッジを 覆うことを特徴とする請求項 1記載の半導体装置。
3 . 前記樹脂が前記半導体素子の全周を覆うことを特徴とする請求項 1記載の半
4 . 前記樹脂が前記半導体素子のコーナー部のみを覆うことを特徴とする請求項 1記載の半導体装置。
5 . 前記半導体素子の厚みが、 1 0 m以上でかつ 1 5 0 m以下であることを 特徴とする請求項 1記載の半導体装置。
6 . 前記外部接続端子にバンプが形成されていることを特徴とする請求項 1記載 の半導体装置。
7 . 前記第二の面と前記プレートとに挟まれる部分で前記樹脂が、 前記半導体素 子の厚み方向への変形を許容することが出来ることを特徴とする請求項 1記載の
8 . 前記外部接続端子にバンプが形成されており、 前記第二の面と前記プレート とに挟まれる部分で前記樹脂が、 前記半導体素子の厚み方向への変形を許容する ことが出来ることを特徴とする請求項 5記載の半導体装置。
9 . 前記半導体素子が、 前記第一の面上に再配線層を備え、 前記再配線層は、 表 面に形成される表面電極と内部に形成される内部電極を有し、 前記内部電極は、 前記表面電極と前記外部接続用電極を接続することを特徴とする請求項 1記載の
0 . 前記表面電極にバンプが形成されていることを特徴とする請求項 9記載の
1 1 . 半導体素子と前記半導体素子より剛性の高いプレートとを樹脂を用いて接 着してなる半導体装置の組立方法であり、
前記半導体素子は、 外部接続用端子を形成した第一の面と前記第一の面と相対 する第二の面を有し、 前記第二の面は前記プレートと接着され、
前記プレートを含む板状部材に剪記樹脂を供給する第 1工程と、 前記第二の面と前記プレートを位置合わせした状態で前記樹脂を用いて接 着する第 2工程と、
前記板状部材から前記プレートを切断する第 3工程を含む。
1 2 . 請求項 1 1記載の半導体装置の組立方法であって、 前記第 2工程で、 前記 樹脂が前記半導体素子の外縁部を覆って形成されることを特徴とする。
1 3 . 請求項 1 2記載の半導体装置の組立方法であって、 加熱による前記樹脂の 粘度低下を用いて前記半導体素子の側面に前記樹脂を広げて前記外縁部を覆うこ とを特徴とする。
1 4 . 請求項 1 1記載の半導体装置の組立方法であって、 前記第 1工程が、 前記 半導体素子の側面の覆うのに必要な量の樹脂を供給する工程であることを特徴と する。
1 5 . 請求項 1 1記載の半導体装置の組立方法であって、 前記第 1工程で、 供給 する前記樹脂が液状であり、 前記板状部材が、 前記プレートを囲む突起部を有し、 前記液状樹脂が前記突起部の内側に供給されることを特徴とする。
1 6 . 請求項 1 1記載の半導体装置の組立方法であって、 前記樹脂がシート状で あり、 前記第 1工程が、 前記板状部材に前記シート状の樹脂を貼りつける工程で あることを特徴とする。
1 7 . 請求項 1 1記載の半導体装置の 立方法であって、 前記板状部材が前記プ レートを複数有し、 前記第 2工程が、 前記板状部材が有する前記プレート毎に、 前記樹脂を介して前記半導体素子を搭載する工程と、 前記半導体素子が搭載され た前記板状部材を加熱する工程を含むことを特徴とする。
1 8 . 請求項 1 7記載の半導体装置の組立方法であって、 前記第 2工程が、 前記 搭載する工程と前記加熱する工程を同時に行なうことを特徴とする。
1 9 . 請求項 1 8記載の半導体装置の組立方法であつて、 前記第 2工程が、 加熱 手段を備える前記半導体素子の搭載手段を用いて行なわれることを特徴とする。
2 0 . 請求項 1 1記載の半導体装置の組立方法であって、 前記半導体素子が前記 第一の面上に再配線層を有することを特徴とする。
PCT/JP2003/004693 2002-04-17 2003-04-14 Dispositif a semi-conducteur et son procede d'assemblage WO2003088355A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP03746477A EP1487014A4 (en) 2002-04-17 2003-04-14 SEMICONDUCTOR DEVICE AND ITS ASSEMBLY METHOD
AU2003236251A AU2003236251A1 (en) 2002-04-17 2003-04-14 Semiconductor device and method for assembling the same
US10/509,025 US7446423B2 (en) 2002-04-17 2003-04-14 Semiconductor device and method for assembling the same
KR1020047016582A KR100593407B1 (ko) 2002-04-17 2003-04-14 반도체 장치 및 반도체 장치의 조립 방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002114538A JP2003309216A (ja) 2002-04-17 2002-04-17 半導体装置
JP2002-114538 2002-04-17
JP2002-114539 2002-04-17
JP2002114539A JP3826831B2 (ja) 2002-04-17 2002-04-17 半導体装置の組立方法

Publications (1)

Publication Number Publication Date
WO2003088355A1 true WO2003088355A1 (fr) 2003-10-23

Family

ID=29253571

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/004693 WO2003088355A1 (fr) 2002-04-17 2003-04-14 Dispositif a semi-conducteur et son procede d'assemblage

Country Status (7)

Country Link
US (1) US7446423B2 (ja)
EP (1) EP1487014A4 (ja)
KR (1) KR100593407B1 (ja)
CN (1) CN100409430C (ja)
AU (1) AU2003236251A1 (ja)
TW (1) TWI229396B (ja)
WO (1) WO2003088355A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099838A (ja) * 2007-10-18 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法
KR101287582B1 (ko) * 2008-07-07 2013-07-19 삼성테크윈 주식회사 칩 마운터 및 칩 마운터의 bga 패키지 인식 방법
US8022538B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Base package system for integrated circuit package stacking and method of manufacture thereof
JP5152099B2 (ja) * 2009-05-18 2013-02-27 富士通株式会社 基板構造
US8455991B2 (en) * 2010-09-24 2013-06-04 Stats Chippac Ltd. Integrated circuit packaging system with warpage control and method of manufacture thereof
US8746310B2 (en) * 2011-05-31 2014-06-10 The United States of America, as represented by the Secretary of Commerce, The National Instutute of Standards and Technology System and method for probe-based high precision spatial orientation control and assembly of parts for microassembly using computer vision

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126856A (ja) * 1997-10-21 1999-05-11 Nec Corp 半導体装置の製造方法
JPH11251360A (ja) * 1998-03-04 1999-09-17 Toshiba Corp 半導体装置およびその製造方法
US6064114A (en) * 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
JP2001203298A (ja) * 2000-01-19 2001-07-27 Hitachi Ltd 半導体装置およびその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5521128A (en) * 1978-08-02 1980-02-15 Hitachi Ltd Lead frame used for semiconductor device and its assembling
JPH02192195A (ja) 1989-01-19 1990-07-27 Sharp Corp 複数の回路基板の接続構造
JPH0737768A (ja) * 1992-11-26 1995-02-07 Sumitomo Electric Ind Ltd 半導体ウェハの補強方法及び補強された半導体ウェハ
AU695669B2 (en) * 1994-05-19 1998-08-20 Canon Kabushiki Kaisha Photovoltaic element, electrode structure thereof, and process for producing the same
JPH0831872A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体装置
US5844309A (en) * 1995-03-20 1998-12-01 Fujitsu Limited Adhesive composition, semiconductor device using the composition and method for producing a semiconductor device using the composition
JP2828021B2 (ja) * 1996-04-22 1998-11-25 日本電気株式会社 ベアチップ実装構造及び製造方法
JPH10135386A (ja) 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd 半導体ベアチップの製造方法
JPH10242333A (ja) * 1997-03-01 1998-09-11 Nitto Denko Corp 半導体装置及び半導体装置の製造方法
JPH10284634A (ja) 1997-04-03 1998-10-23 Matsushita Electron Corp 半導体装置およびその製造方法
JP3889856B2 (ja) * 1997-06-30 2007-03-07 松下電器産業株式会社 突起電極付きプリント配線基板の製造方法
JP3205536B2 (ja) * 1998-03-19 2001-09-04 松下電器産業株式会社 液晶表示素子およびその製造方法
EP0990942A4 (en) * 1998-03-19 2005-07-20 Matsushita Electric Ind Co Ltd Liquid crystal display and method for the production thereof
US6175075B1 (en) * 1998-04-21 2001-01-16 Canon Kabushiki Kaisha Solar cell module excelling in reliability
JP2000100851A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
US6656765B1 (en) * 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
JP3580240B2 (ja) 2000-10-20 2004-10-20 松下電器産業株式会社 半導体装置および半導体装置の製造方法
TW522531B (en) * 2000-10-20 2003-03-01 Matsushita Electric Ind Co Ltd Semiconductor device, method of manufacturing the device and mehtod of mounting the device
JP3580244B2 (ja) 2000-11-02 2004-10-20 松下電器産業株式会社 半導体装置および半導体装置の製造方法
JP2002270638A (ja) * 2001-03-06 2002-09-20 Nec Corp 半導体装置および樹脂封止方法および樹脂封止装置
US6617655B1 (en) * 2002-04-05 2003-09-09 Fairchild Semiconductor Corporation MOSFET device with multiple gate contacts offset from gate contact area and over source area
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126856A (ja) * 1997-10-21 1999-05-11 Nec Corp 半導体装置の製造方法
US6064114A (en) * 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
JPH11251360A (ja) * 1998-03-04 1999-09-17 Toshiba Corp 半導体装置およびその製造方法
JP2001203298A (ja) * 2000-01-19 2001-07-27 Hitachi Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
AU2003236251A1 (en) 2003-10-27
CN1647266A (zh) 2005-07-27
CN100409430C (zh) 2008-08-06
US7446423B2 (en) 2008-11-04
KR100593407B1 (ko) 2006-06-28
TWI229396B (en) 2005-03-11
US20050116323A1 (en) 2005-06-02
EP1487014A1 (en) 2004-12-15
TW200406854A (en) 2004-05-01
EP1487014A4 (en) 2009-12-16
KR20040105879A (ko) 2004-12-16

Similar Documents

Publication Publication Date Title
KR100762208B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법과 반도체 장치의 실장 방법
US20050282374A1 (en) Method of forming a thin wafer stack for a wafer level package
WO2003088355A1 (fr) Dispositif a semi-conducteur et son procede d'assemblage
US7071577B2 (en) Semiconductor device and resin binder for assembling semiconductor device
JP3826831B2 (ja) 半導体装置の組立方法
JP5018675B2 (ja) 半導体装置
JP3925389B2 (ja) 半導体装置組立用の樹脂接着材
JP2003243344A (ja) 半導体装置の製造方法
JP3894097B2 (ja) 半導体装置
JP3733950B2 (ja) 半導体装置の組立方法
JP2003309216A (ja) 半導体装置
JP2006237635A (ja) 半導体装置の組立方法
JP3649129B2 (ja) 半導体装置の製造方法および半導体装置
JP3870827B2 (ja) 実装方法
JP4043720B2 (ja) 半導体装置および半導体装置の製造方法
JP3580240B2 (ja) 半導体装置および半導体装置の製造方法
JP2005175250A (ja) バンプ付電子部品の実装方法およびバンプ付電子部品の実装構造
JP3580244B2 (ja) 半導体装置および半導体装置の製造方法
JPH0236556A (ja) ピングリッドアレイおよび半導体素子塔載方法
JP2004311603A (ja) 半導体装置の製造方法
JP3858719B2 (ja) 半導体装置用の補強材
JP3646677B2 (ja) 表示パネル
JP3843235B2 (ja) 電子部品組立方法、及び電子部品実装済基板
JPH0982755A (ja) 半導体装置とその製造方法
JP2004356419A (ja) 半導体製造装置および半導体装置の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NI NO NZ OM PH PL PT RO RU SC SD SE SG SK SL TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2003746477

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10509025

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 20038084864

Country of ref document: CN

Ref document number: 1020047016582

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2003746477

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020047016582

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1020047016582

Country of ref document: KR