WO2002017403A1 - Reseau de cellules memoire a condensateur ferroelectrique, son procede de fabrication, et dispositif a memoire ferroelectrique - Google Patents

Reseau de cellules memoire a condensateur ferroelectrique, son procede de fabrication, et dispositif a memoire ferroelectrique Download PDF

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WO2002017403A1
WO2002017403A1 PCT/JP2001/007143 JP0107143W WO0217403A1 WO 2002017403 A1 WO2002017403 A1 WO 2002017403A1 JP 0107143 W JP0107143 W JP 0107143W WO 0217403 A1 WO0217403 A1 WO 0217403A1
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WO
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signal electrode
ferroelectric
layer
cell array
memory cell
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Application number
PCT/JP2001/007143
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English (en)
French (fr)
Inventor
Eiji Natori
Kazumasa Hasegawa
Koichi Oguchi
Takao Nishikawa
Tatsuya Shimoda
Original Assignee
Seiko Epson Corporation
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Publication date
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only

Definitions

  • the present invention relates to a memory cell array having a ferroelectric capacitor, in particular, a simple matrix type memory cell array using only a ferroelectric capacitor without a cell transistor, a method of manufacturing the same, and a ferroelectric including the memory cell array.
  • a memory cell array having a ferroelectric capacitor in particular, a simple matrix type memory cell array using only a ferroelectric capacitor without a cell transistor, a method of manufacturing the same, and a ferroelectric including the memory cell array.
  • body memory devices related to body memory devices.
  • a simple matrix type memory cell array using only ferroelectric capacitors without cell transistors has a very simple structure and can be obtained with a high degree of integration, so its development is expected.
  • An object of the present invention is to provide a memory cell array in which a ferroelectric layer constituting a ferroelectric capacitor has a specific pattern and can reduce the stray capacitance of a signal electrode, and a method of manufacturing the same.
  • An object of the present invention is to provide a ferroelectric memory device including a memory cell array.
  • memory cells each composed of a ferroelectric capacitor are arranged in a matrix
  • the ferroelectric capacitor includes a first signal electrode, a second signal electrode arranged in a direction intersecting the first signal electrode, and at least an intersection of the first signal electrode and the second signal electrode. And a ferroelectric layer disposed in the region,
  • the ferroelectric layer is arranged in a line along the first signal electrode or the second signal electrode.
  • This memory cell array is, specifically,
  • the memory cells made of ferroelectric capacitors are arranged in a matrix
  • the ferroelectric capacitor includes a first signal electrode, a second signal electrode arranged in a direction intersecting with the first signal electrode, and at least an intersecting region between the first signal electrode and the second signal electrode. And a ferroelectric layer disposed;
  • the ferroelectric layer is arranged in a block shape only in an intersecting region between the first signal electrode and the second signal electrode.
  • the ferroelectric layer constituting the ferroelectric capacitor is formed in the minimum region, the floating capacitance of the signal electrode can be further reduced.
  • Each of the above memory cell arrays can have the following aspects.
  • the ferroelectric capacitor is arranged on a substrate, and a dielectric layer is provided between the signal electrode and the ferroelectric layer laminate so as to cover an exposed surface of the substrate. ing. At this time, it is preferable that the dielectric layer is made of a material having a lower dielectric constant than the ferroelectric layer. By providing such a dielectric layer, the floating capacitance of the signal electrode can be effectively reduced.
  • a surface modification layer having surface characteristics different from the surface of the substrate can be formed on the substrate.
  • at least one of the signal electrode and the ferroelectric layer can be selectively formed without using etching.
  • Such a surface The modification layer is disposed in a region where the ferroelectric capacitor is not formed, and the surface of the surface modification layer may have a lower affinity for the material of the ferroelectric capacitor than the surface of the base.
  • the surface modification layer is disposed in a region where the ferroelectric capacitor is formed, and the surface of the surface modification layer has a higher affinity for the material of the ferroelectric capacitor than the surface of the base. be able to.
  • the method for manufacturing a memory cell array according to the present invention is a method for manufacturing a memory cell array in which memory cells made of ferroelectric capacitors are arranged in a matrix.
  • the first and second regions can be formed on the surface of the base. Further, in this manufacturing method, in the first region, the surface of the base is exposed, and in the second region, the affinity for the material of the first signal electrode and the ferroelectric layer is determined by the base. It is possible to form a surface modification layer having surface characteristics lower than that of the exposed surface in the first region. Alternatively, in this manufacturing method, in the second region, the surface of the base is exposed, and in the first region, the affinity of the base for the material of the first signal electrode and the ferroelectric layer is equal to that of the base. A surface modification layer having higher surface characteristics than the exposed surface in the second region can be formed.
  • Another manufacturing method according to the present invention is a method for manufacturing a memory cell array in which memory cells made of ferroelectric capacitors are arranged in a matrix.
  • the ferroelectric layer and the second signal electrode can be patterned by etching using the same mask.
  • another manufacturing method according to the present invention is a method for manufacturing a memory cell array in which memory cells made of ferroelectric capacitors are arranged in a matrix.
  • At least one of the signal electrode and the ferroelectric layer can be formed using the surface modification layer described above. Further, the ferroelectric layer and one signal electrode can be patterned by etching using the same mask.
  • a dielectric layer can be provided between the laminates including the signal electrode and the ferroelectric layer so that at least the exposed surface of the base is covered.
  • a ferroelectric memory device includes the memory cell array according to the present invention. [Brief description of drawings]
  • FIG. 1 is a plan view schematically showing a memory cell array according to a first embodiment of the present invention.
  • FIG. 2 is a diagram illustrating the ferroelectric memory device according to the first embodiment of the present invention.
  • FIG. 3 is an enlarged plan view showing a main part of the memory cell array shown in FIG.
  • FIG. 4 is a sectional view taken along line AA of FIG.
  • FIG. 5 is a cross-sectional view schematically showing one step of the method for manufacturing the memory cell array according to the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view schematically showing one step of the method for manufacturing the memory cell array according to the first embodiment of the present invention.
  • FIG. 7 is a plan view schematically showing a memory cell array according to the second embodiment of the present invention.
  • FIG. 8 is a sectional view taken along the line BB of FIG.
  • FIG. 9 is a cross-sectional view schematically showing one step of a method for manufacturing a memory cell array according to the second embodiment of the present invention.
  • FIG. 10 is a cross-sectional view schematically showing a step of a method for manufacturing a memory cell array according to the second embodiment of the present invention.
  • FIG. 11 is a cross-sectional view schematically showing a step of the method for manufacturing the memory cell array according to the second embodiment of the present invention.
  • FIG. 12 is a cross-sectional view schematically showing a step of a method for manufacturing a memory cell array according to the second embodiment of the present invention.
  • FIG. 13 is a plan view schematically showing a memory cell array according to the third embodiment of the present invention.
  • FIG. 14 is a sectional view taken along the line CC of FIG.
  • FIG. 15 is a cross-sectional view taken along the line D 1 —D 1 in FIG.
  • FIG. 16 is a cross-sectional view taken along line D2-D2 in FIG.
  • FIG. 17 is a flowchart of a method for manufacturing a memory cell array according to the third embodiment of the present invention. It is a top view which shows a process typically.
  • FIG. 18 is a cross-sectional view schematically showing a step of the method for manufacturing the memory cell array according to the third embodiment of the present invention.
  • FIG. 19 is a cross-sectional view schematically showing one step of the method for manufacturing the memory cell array according to the third embodiment of the present invention.
  • FIG. 20 is a cross-sectional view schematically showing a step of the method for manufacturing the memory cell array according to the third embodiment of the present invention.
  • FIG. 21 is a cross-sectional view taken along a line EE in FIG. 17 schematically showing a process of a method of manufacturing a memory cell array according to the third embodiment of the present invention.
  • FIG. 22 is a plan view schematically showing steps of a method of manufacturing a memory cell array according to the third embodiment of the present invention.
  • FIG. 23 is a cross-sectional view taken along the line F1-F1 of FIG. 22 schematically showing a process of a method of manufacturing a memory cell array according to the third embodiment of the present invention. .
  • FIG. 24 is a cross-sectional view taken along the line F2-F2 in FIG. 22 schematically showing a process of the method of manufacturing the memory cell array according to the third embodiment of the present invention.
  • FIG. 1 is a plan view schematically showing a memory cell array according to the present embodiment
  • FIG. 2 is a view showing a ferroelectric memory device according to the present embodiment
  • FIG. FIG. 4 is an enlarged plan view showing a part of the memory cell array shown in FIG. 1 (a part indicated by reference numeral “A” in FIG. 1)
  • FIG. 4 is a cross-sectional view taken along line AA in FIG.
  • the numbers in parentheses indicate the layers below the top layer.
  • the ferroelectric memory device 100 of the present embodiment includes a memory cell array 10 OA in which the memory cells 20 are arranged in a simple matrix, and a memory cell 20.
  • Various circuits for selectively writing or reading information for example, a first drive circuit 50 for selectively controlling the first signal electrode 12 and a second signal electrode 1.6 are selected.
  • a first signal electrode (word line) 12 for row selection and a second signal electrode (bit line) 16 for column selection are arranged to be orthogonal to each other. That is, the first signal electrodes 12 are arranged at a predetermined pitch along the X direction, and the second signal electrodes 16 are arranged at a predetermined pitch along the Y direction orthogonal to the X direction.
  • the signal electrodes may be the reverse of the above, and the first signal electrode may be a bit line and the second signal electrode may be a word line.
  • the memory cell array 10 OA includes a first signal electrode (lower electrode) 12 and a ferroelectric capacitor on an insulating substrate 10.
  • the ferroelectric layer 14 and the second signal electrode (upper electrode) 16 are laminated, and the ferroelectric capacitor 20 is formed by the first signal electrode 12, the ferroelectric layer 14 and the second signal electrode 16. It is composed. That is, in the intersection region between the first signal electrode 12 and the second signal electrode 16, a memory cell including the ferroelectric capacitor 20 is formed.
  • a dielectric layer 18 is formed between the laminated body composed of the ferroelectric layer 14 and the second signal electrode 16 so as to cover the exposed surfaces of the base 10 and the first signal electrode 12.
  • This dielectric layer 18 desirably has a smaller dielectric constant than the ferroelectric layer 14.
  • the stray capacitance of the signal electrode 16 can be reduced. As a result, the writing and reading operations in the ferroelectric memory device 100 can be performed at higher speed.
  • the ferroelectric layer 14 is formed in a line along the second signal electrode 16.
  • the ferroelectric layer 1 is formed in a line shape, the stray capacitance of the first signal electrode 12 can be reduced.
  • Such a line-shaped ferroelectric layer 14 is provided with a second signal electrode as described later. It can be formed by patterning using a mask used for patterning of 16.
  • a protective layer made of an insulating layer may be formed as necessary so as to cover the dielectric layer 18 and the second signal electrode 16.
  • a read voltage “V.” is applied to the capacitor of the selected cell. This also serves as a write operation of '0' at the same time. At this time, the current flowing through the selected bit line or the potential when the bit line is set to high impedance is read by the sense amplifier. Further, at this time, a predetermined voltage is applied to the capacitor of the non-selected cell in order to prevent crosstalk at the time of reading.
  • 5 and 6 are cross-sectional views schematically showing the manufacturing process of the ferroelectric memory device 100.
  • first signal electrodes (lower electrodes) 12 arranged in a predetermined pattern are formed on a base 10.
  • the method of forming the first signal electrode 12 includes, for example, forming an electrode material for forming the first signal electrode 12 on the base 10 and patterning the formed electrode material.
  • the electrode material is not particularly limited as long as it has a function to become a part of the ferroelectric capacitor.
  • the present invention is not limited to this.
  • platinum, iridium, a compound thereof, and the like can be used as an electrode material forming the first signal electrode 12.
  • As the material of the first signal electrode 12, example I r, I rO x, Pt , RuO x, S r RuO x, Ru can be exemplified L a S r C o O x .
  • the first signal electrode 12 may be a single layer or a laminate of a plurality of layers.
  • a method of forming the electrode material methods such as sputtering, vacuum deposition, and CVD can be used.
  • a lithography technique can be used as a patterning method.
  • an etching method such as RIE, sputter etching, or plasma etching can be used.
  • Steps (1) and (2) can also be used.
  • a continuous layer 140 made of a ferroelectric material (hereinafter, referred to as a “ferroelectric layer 140”) is entirely formed on a substrate 10 on which a first signal electrode 12 having a predetermined pattern is formed.
  • a method for forming the ferroelectric layer 140 include a spin coating method using a sol-gel material or a MOD (Metal Organic Decomposition) material—a dipping method, a sputtering method, a MOC VD (Metal Organic Chemical Vapor Deposition) method, The abrasion method can be mentioned.
  • any composition can be applied as long as it exhibits ferroelectricity and can be used as a capacitor insulating layer.
  • ferroelectric for example, PZT (Pb Z r z T - z 0 3), mention may be made of SBT (S r B i 2 T a 2 0 9), further, niobium Ya to these materials Materials to which metals such as nickel and magnesium are added can be used.
  • the ferroelectric specifically, lead titanate (Pb T i 0 3), lead zirconate titanate (Pb (Z r, T i ) 0 3), lead zirconate (Pb Z r0 3), lead lanthanum titanate ((P b, L a) , T i 0 3), lead lanthanum zirconate titanate ((P b, L a) (Z r , T i) 0 3) or magnesium niobate zirconium titanium Sanjo], and the like can be used (Pb (Z r, T i ) (Mg, Nb) 0 3).
  • ferroelectric for example, in the case of PZT, for Pb, Pb (C 2 H 5 ) 4 , (C 2 H 5 ) 3 PbOCH 2 C (CH 3 ) 3 , Pb (C n H 19 0 2 ) 2 , and for Z r, Z r (n—OC 4 H 9 ) 4 , Z r (t— ⁇ C 4 H 9 ) 4 , Z r (C n H 19 0 2 ) 4 Z r (C uH 19 0 2 ) 4 etc., and T i (i-C 3 H 7 ) 4 etc.
  • T i can be used for T i .
  • S r CuHwO ⁇ 2 etc.
  • B i B i (C 6 H 5 ) 3 and the like can be used
  • T a T a (OC 2 H 5 ) 5 and the like can be used.
  • a second signal electrode (upper electrode) 16 having a predetermined pattern is formed on the ferroelectric layer 140.
  • the formation method is, for example, forming an electrode material for forming the second signal electrode 16 on the ferroelectric layer 140 and patterning the formed electrode material. Specifically, a resist pattern 30 having a predetermined pattern is formed on the formed electrode material layer, and the electrode material layer is selectively etched using the resist layer 30 as a mask, whereby the second signal electrode 16 is formed. It is formed.
  • the material of the second signal electrode 16, a film forming method, and a patterning method using lithography are the same as the formation process of the first signal electrode 12 in the process (1) described above, and a description thereof will be omitted.
  • the ferroelectric layer 140 is further selectively removed, and the ferroelectric layer 1 is buttered.
  • an etching method such as RIE, sputter etching, or plasma etching can be used. Thereafter, the resist layer 30 is removed by a known method, for example, dissolution or ashing.
  • a dielectric layer 18 is formed between the laminates including the ferroelectric layer 1 and the second signal electrode 16.
  • CVD particularly MO
  • a gas phase method such as CVD, or a method using a liquid phase such as spin coating and dipping can be used.
  • the dielectric layer 18 is preferably made of a dielectric material having a smaller dielectric constant than the ferroelectric layer 1 constituting the ferroelectric capacitor.
  • the material of the dielectric layer 18 is, for example, Si 0 2 , Ta 2 0 5 , S r Ti 0 3 , Mg 0, etc.
  • An inorganic material or an organic material such as polyimide can be used.
  • SBT is used as the ferroelectric layer 14 as the material of the dielectric layer 18, SiO 2 , Ta 2 O 5 , can be used S r T i O 3, S r T a 2 O 6, S r S n O 3 organic material such as an inorganic material or a polyimide, such as.
  • the memory cell array 10OA is formed.
  • the ferroelectric layer 14 constituting the ferroelectric capacitor 20 is continuously patterned using the resist layer 30 used for patterning the second signal electrode 16 as a mask.
  • the number of processes can be reduced.
  • FIG. 7 is a plan view schematically showing a main part of a memory cell array having a ferroelectric capacitor according to the present embodiment.
  • FIG. 8 is a cross-sectional view taken along line BB of FIG. is there.
  • members having substantially the same functions as those of the memory cell array of the first embodiment will be described with the same reference numerals.
  • the memory cell array 100 B includes a first signal electrode 12, a first ferroelectric layer 14 constituting a ferroelectric capacitor, and a second signal on an insulating base 10. Electrodes 16 are stacked. The first signal electrode 12, the ferroelectric layer 14 and the second signal electrode 16 form a ferroelectric capacitor 20. That is, in the intersecting region of the first signal electrode 12 and the second signal electrode 16, Memory cells are formed.
  • the first signal electrode 12 and the second signal electrode 16 are arranged at predetermined pitches in the X direction and the Y direction, respectively.
  • the ferroelectric layer 14 is selectively formed on the first signal electrode 12. Further, on the base 10, a surface modification layer 22 described later in detail is disposed between the first signal electrodes 12. On this surface modification layer 22, a dielectric layer 18 is formed.
  • the dielectric layer 18 desirably has a smaller dielectric constant than the ferroelectric layer 14. As described above, by interposing the dielectric layer 18 having a smaller dielectric constant than the ferroelectric layer 14 between the stacked body composed of the first signal electrode 12 and the ferroelectric layer 14, the second signal The floating capacity of the electrode 16 can be reduced. As a result, writing and reading operations in the ferroelectric memory device can be performed at higher speed.
  • 9 to 12 are cross-sectional views schematically showing manufacturing steps of the memory cell array 100B according to the present embodiment.
  • a step of giving selectivity to the surface characteristics of the substrate 10 is performed.
  • to impart selectivity to the surface characteristics of the substrate 10 means to form a region of the surface of the substrate 10 having different surface characteristics such as wettability with respect to a material to be deposited on the surface. It is.
  • a material for forming a member constituting a strong dielectric capacitor particularly a material for forming an electrode
  • a material for forming a member constituting the ferroelectric capacitor particularly a material for forming an electrode, more than the first region 24 having an affinity for And a second region 26 having a low affinity.
  • the difference in the surface characteristics is utilized, and the first region 24 is provided with a ferroelectric material by selecting the material deposition rate between each region and the selectivity in the adhesion to the substrate.
  • a body capacitor is selectively formed.
  • the first region 24 can be formed by a selective deposition process by applying a method or a liquid phase method.
  • the surface of the base 10 has a property that a material for forming a member constituting the ferroelectric capacitor is easily deposited, the surface is exposed in the first region 24.
  • the surface modification layer 22 on which the above-mentioned material is not easily deposited is formed, and the selectivity for the deposition of the material for forming the member constituting the ferroelectric capacitor can be imparted. .
  • the surface modification layer is formed on the entire surface of the base 10, as shown in FIG. 9, the surface modification layer is removed in the first region 24 and the second region is removed.
  • the surface modification layer 22 is left on 26. Specifically, the following steps are performed.
  • the surface modification layer 22 may be formed by a vapor phase growth method such as CVD, or may be formed by a method using a liquid phase such as a spin coating method or a dipping method. Use the substance dissolved in the solvent.
  • a silane coupling agent organic silicon compound
  • thiol compound can be used as such a substance.
  • the thiol compound is a general term for an organic compound having a mercapto group (—SH) (R 1 —SH; R 1 is a substitutable hydrocarbon group such as an alkyl group).
  • a thiol compound is dissolved in an organic solvent such as dichloromethane or trichloromethane to form a solution of about 0.1 to 1 OmM.
  • the silane coupling agent is a compound represented by R 2 n S i X 4 -n (n is a natural number, R 2 is a replaceable hydrocarbon group such as hydrogen or an alkyl group), and X is one 0 R 3, - COOH, - OOCR 3, _ NH 3 - n R 3 n, - OCN, halogen such as (R 3 is substitution possible hydrocarbon group such as an alkyl group).
  • R 1 and R 3 A compound having a fluorine atom (where n and m are natural numbers) is preferably used because the surface free energy increases and the affinity with other materials decreases.
  • a film obtained by a method described above using a compound having a mercapto group or a single COOH group can be used. Films made of the above materials can be used in the form of a monomolecular film or a cumulative film thereof by an appropriate method.
  • the surface modification layer is not formed in the first region 24.
  • a silane coupling agent is used as the surface modification layer 22
  • the irradiation with light may break the bonds of molecules at the interface with the substrate 10 and remove them.
  • mask exposure performed by lithography can be applied.
  • patterning may be performed directly by using a laser, an electron beam, or an ion beam without using a mask.
  • the surface modification layer 22 itself is formed on another substrate, and this is transferred to selectively form the surface modification layer 22 in the second region 26 and patterned simultaneously with the film formation. You can also.
  • the surface condition is different between the first region 24 and the second region 26 covered with the surface modification layer 22.
  • a difference can be caused in the affinity with the material for forming the member constituting the ferroelectric capacitor in the subsequent step.
  • the surface modification layer 22 has water repellency due to the fact that it has fluorine molecules, for example, when the material of the member constituting the ferroelectric capacitor is provided in the liquid phase, The material can be selectively applied to the first region 24.
  • the film is formed by the vapor phase method with an affinity for the material for forming the upper layer member. be able to.
  • a first signal electrode 12 serving as a lower electrode of the ferroelectric capacitor is formed corresponding to the first region 24.
  • a film forming process by a gas phase method is performed on the entire surface of the substrate 10. In this way, a selective deposition process is performed. That is, since the film is formed in the first region 24 and the film is difficult to be formed in the second region 26, the first signal electrode 12 is formed only in the first region 24.
  • CVD particularly MOC VD
  • No film is formed in the second area 26 It is preferable that the film formation speed is at least two orders of magnitude slower than the film formation in the first region 24.
  • the first signal electrode 12 may be formed by selectively supplying a solution of the material in a liquid phase to the first region 24, or by forming the solution of the material into a mist by ultrasonic waves or the like. In this case, a mist deposition method of selectively supplying the mist to the first region 2 may be employed.
  • a material for forming the first signal electrode 12 for example, platinum, iridium, or the like can be used, as described in the first embodiment.
  • the first region 24 and the surface modification layer 22 (the second region 26) containing the above-described material are formed on the substrate 10 and the selectivity of the surface property is formed,
  • the selectivity of the surface property is formed,
  • Iridium can be selectively deposited using, for example, (C 3 H 5 ) 3 Ir as a material for forming an electrode.
  • a ferroelectric layer 14 is formed on the first signal electrode 12. More specifically, a film forming process is performed on the entire surface of the substrate 10 by, for example, a gas phase method. By doing so, the film is formed on the first signal electrode 12 and the film is difficult to be formed on the second region 26, so that the ferroelectric layer 14 is formed only on the first signal electrode 12. You.
  • CVD particularly MOCVD, can be applied as a gas phase method.
  • the ferroelectric layer 14 is formed by selectively applying a solution of the material in a liquid phase on the first signal electrode 12 formed in a region other than the second region 26 by an ink jet method or the like. Or a mist deposition method in which a solution of the material is mist-formed by ultrasonic waves or the like and selectively supplied to a portion other than the second region 26.
  • the ferroelectric layer 14 may have any composition as long as it exhibits ferroelectricity and can be used as a capacitor insulating layer.
  • an SBT-based material, a PZT-based material, or a material to which a metal oxide such as niobium, nickel oxide, or magnesium oxide is added can be used.
  • a metal oxide such as niobium, nickel oxide, or magnesium oxide is added
  • the ferroelectric those similar to those described in the first embodiment can be exemplified.
  • Examples similar to those described above can be exemplified.
  • the dielectric layer 18 is formed on the second region 26, that is, in the region between the laminates of the first signal electrode 12 and the ferroelectric layer 1 formed in the first region 24, The dielectric layer 18 is formed.
  • a gas phase method such as CVD, particularly MOCVD, or a method using a liquid phase such as spin coating or dipping can be used.
  • the dielectric layer 18 is preferably planarized by, for example, a CMP (Chemical Mechanical Polishing) method so as to have the same level of surface as the ferroelectric layer 14. By planarizing the dielectric layer 18 in this manner, the second signal electrode 16 can be easily and accurately formed.
  • CMP Chemical Mechanical Polishing
  • the dielectric layer 18 is preferably made of a dielectric material having a smaller dielectric constant than the ferroelectric layer 14 constituting the ferroelectric capacitor.
  • a dielectric material having a smaller dielectric constant than the ferroelectric layer 14 constituting the ferroelectric capacitor.
  • the material of the dielectric layer 18 for example, S i O 2, Ta 2 O 5, S r T i 0 3, an inorganic material such as Mg_ ⁇ or it can be an organic material such as polyimide ', in the case of using the SB T as the ferroelectric layer 14, the material of the dielectric layer 18, S i O 2, Ta 2 O 5, S rT i 0 3, S r T a 2 O 6, can be formed using an organic material such as an inorganic material or a polyimide, such as S r S n 0 3.
  • a second signal electrode (upper electrode) 16 having a predetermined pattern is formed on the ferroelectric layer 14 and the dielectric layer 18.
  • an electrode material for forming the second signal electrode 16 is formed on the ferroelectric layer 14 and the dielectric layer 18 and the formed electrode material is patterned.
  • the electrode material is not particularly limited as long as it has a function to become a part of the ferroelectric capacitor.
  • PZT platinum, iridium, a compound thereof, or the like is used as an electrode material forming the second signal electrode 16.
  • the second signal electrode 16 a single layer or a laminate of a plurality of layers can be used.
  • a method of forming the electrode material as in the first embodiment, a method such as sputtering, vacuum evaporation, or CVD can be used.
  • a patterning method a lithography technique can be used.
  • the memory cell array 100B according to the present embodiment can be formed.
  • At least one member constituting the ferroelectric capacitor can be selectively formed in the first region 24 and formed in the second region 26. It is hard to be done.
  • the first signal electrode (lower electrode) and at least one of the ferroelectric layers (the first signal electrode 12 and the ferroelectric layer 14 in the present embodiment) are formed without performing etching. can do.
  • this method it is possible to avoid the problem of reattached matter caused by secondary products generated by etching, as in the case where sputter etching is used for patterning the first signal electrode.
  • surface modification layer 22 may be removed on second region 26. This step is performed after the step of forming the first signal electrode 12 and the ferroelectric layer 14 is completed.
  • the surface modification layer 22 can be removed by the method described in the step of patterning the surface modification layer.
  • the material of the first signal electrode 12 or the ferroelectric layer 14 adheres to the surface modification layer 22 these may be removed.
  • the step of removing the surface modification layer 22 is not an essential requirement of the present invention, and the surface modification layer 22 may be left.
  • the ferroelectric layer 14 is formed on the side surface of the first signal electrode 12, it is preferable to remove these.
  • the removing step for example, dry etching can be applied.
  • the surface modification layer 22 is formed in the second region 26, and the surface of each of the first region 24 and the second region 26 is Forming at least one member (at least one of the first signal electrode and the ferroelectric layer) of The surface properties were such that the material's deposition properties, ie, the ease of deposition, differed.
  • the surface modification layer 22 is formed in the first region 24, and a material for forming at least one member of the ferroelectric capacitor is preferentially applied to the surface of the surface modification layer 22.
  • the ferroelectric capacitor may be formed selectively in the first region 24 by adjusting to a liquid or gas phase composition to be deposited.
  • a thin layer of the surface modification layer as described above is selectively formed on the surface of the second region 26, and the ferroelectric capacitor is formed on the entire surface including the first region 24 and the second region 26.
  • a material for forming at least one member is supplied in a gas phase or a liquid phase, a layer of the material of the member is formed on the entire surface, and the material on a thin layer of the surface modification film is polished by a chemical method.
  • only the material layer of the member can be selectively removed, and the material layer of the member can be selectively obtained on the first region 24.
  • each of the surfaces of the first region 24 and the second region 26 is not provided with a layer particularly clearly, and is selectively subjected to a surface treatment, and a ferroelectric capacitor is formed on the first region 24.
  • the material for forming at least one member may be preferentially deposited.
  • an international application (application number PCT / JP) based on the Patent Cooperation Treaty 0 0 0 3 5 9 0).
  • FIG. 13 is a plan view schematically showing a main part of a memory cell array having the ferroelectric capacitor according to the present embodiment.
  • FIG. 14 is a cross-sectional view taken along line CC in FIG.
  • FIG. 15 is a cross-sectional view taken along line D1-D1 in FIG. 13, and
  • FIG. 16 is a cross-sectional view taken along line D2-D2 in FIG.
  • the memory cell array 100 C includes a first signal electrode 12, a ferroelectric layer 14 constituting a ferroelectric capacitor, and a second signal electrode 1 on an insulating base 10. 6 layers are stacked.
  • the first signal electrode 12, the ferroelectric layer 14 and the second signal electrode 16 form a ferroelectric capacitor 20. That is, in the intersection region between the first signal electrode 12 and the second signal electrode 16, a memory cell including the ferroelectric capacitor 20 is formed.
  • the first signal electrode 12 and the second signal electrode 16 are arranged at predetermined pitches in the X direction and the Y direction, respectively, as shown in FIG.
  • the ferroelectric layer 14 is selectively formed only in the intersection region of the first signal electrode 12 and the second signal electrode 16. As shown in FIG. 14, along the second signal electrode 16, the ferroelectric layer 14 and the second signal electrode 16 are stacked on the first signal electrode 12 on the base 10. Further, a surface modification layer 22 is disposed between the first signal electrodes 12, and a dielectric layer 18 is formed on the surface modification layer 22. Further, as shown in FIG. 15, when viewed along the first signal electrode 12, the ferroelectric layer 14 and the second signal electrode 16 are laminated at a predetermined position of the first signal electrode 12. ing.
  • the ferroelectric layer 14 and the second signal electrode 16 are laminated. I have.
  • the dielectric layer 18 and the second signal electrode 16 are stacked. If necessary, a dielectric may be interposed between the stacked layers of the strong dielectric layer 14 and the second signal electrode 16 and between the stacked layers of the dielectric layer 18 and the second signal electrode 16.
  • a body layer can be formed.
  • the dielectric layer 18 and the above-described dielectric layer formed as necessary have a smaller dielectric constant than the ferroelectric layer 14.
  • the ferroelectric layer is formed between the laminated bodies composed of the first signal electrode 12 and the ferroelectric layer 14 or between the laminated bodies composed of the ferroelectric layer 14 and the second signal electrode 16.
  • the stray capacitance of the first signal electrode 12 and the second signal electrode 16 can be reduced.
  • writing and reading operations in the ferroelectric memory device can be performed at a higher speed.
  • the ferroelectric layer 14 constituting the ferroelectric capacitor 20 is formed only in the intersection region between the first signal electrode 12 and the second signal electrode 16. Such a structure is advantageous in that the stray capacitance of both the first signal electrode 12 and the second signal electrode 16 can be reduced.
  • FIGS. 17 to 24 are cross-sectional views schematically showing manufacturing steps of the memory cell array 100C according to the present embodiment.
  • a step of giving selectivity to the surface characteristics of the substrate 10 is performed.
  • to impart selectivity to the surface characteristics of the substrate 10 means to form a region of the surface of the substrate 10 having different surface characteristics such as wettability with respect to a material to be deposited on the surface. It is. Since this point has been described in detail in the second embodiment, it will be briefly described.
  • a material for forming a member constituting a strong dielectric capacitor particularly a material for forming an electrode, on a surface of a substrate 10.
  • a first region 24 having a higher affinity for the material for forming the member constituting the ferroelectric capacitor than the first region 24, particularly for the material for forming the electrode.
  • a second region 26 with low affinity.
  • the difference in the surface characteristics is utilized, and the first region 24 is provided with a ferroelectric material by selecting the material deposition rate between each region and the selectivity in the adhesion to the substrate.
  • a body capacitor is selectively formed.
  • the surface of the base 10 has a property that a material for forming a member constituting the ferroelectric capacitor is easily deposited
  • the surface is exposed in the first region 24 and the second region 24 is exposed.
  • the surface modification layer 22 on which the above-mentioned material is not easily deposited is formed, and it is possible to impart selectivity to the deposition of a material for forming a member constituting the strong dielectric capacitor.
  • FIG. 22 after forming a surface modification layer on the entire surface of the substrate 10, FIG. As shown, the surface modification layer is removed in the first region 24, leaving the surface modification layer 22 in the second region 26.
  • a method for forming the surface modification layer 22 the same method as the method described in the second embodiment can be employed.
  • strong first signal electrode 1 2 serving as the lower electrode of the dielectric capacitor, formed by the first region 2 4 ⁇ this corresponds.
  • the same method and material as those described in the second embodiment can be employed for the method of forming the first signal electrode 12 and the electrode material.
  • a ferroelectric layer 140 is formed on the first signal electrode 12. More specifically, a film forming process is performed on the entire surface of the substrate 10 by, for example, a gas phase method. By doing so, a film is formed on the first signal electrode 12 and it is difficult to form a film on the second region 26. Therefore, the ferroelectric layer 140 is formed only on the first signal electrode 12. Is done. As a method for forming the ferroelectric layer 140, the same method as described in the second embodiment can be employed.
  • the ferroelectric layer 14 may have any composition as long as it exhibits ferroelectricity and can be used as a capacitor insulating layer.
  • materials to which metals such as niobium, nickel, and magnesium are added can be used.
  • the ferroelectric those similar to those described in the first embodiment can be exemplified. Further, specific examples of the ferroelectric material may be the same as those described in the first embodiment.
  • FIG. 21 is a cross-sectional view along the line EE in FIG.
  • the same method as described in the first embodiment can be employed. Further, it is preferable that the dielectric layer 180 be flattened by, for example, the GMP method so as to have the same level of surface as the ferroelectric layer 10. in this way By flattening the dielectric layer 180, the second signal electrode 16 can be formed easily and accurately.
  • the dielectric layer 180 it is preferable to use a dielectric material having a smaller dielectric constant than the ferroelectric layer 14 constituting the ferroelectric capacitor.
  • the material of the dielectric layer 180 is, for example, SiO 2 , Ta 2 O 5 , S r Ti 0 3 , MgO, etc.
  • Inorganic material or an organic material such as polyimide When SBT is used as the ferroelectric layer 14, as the material of the dielectric layer 180, SiO 2 , Ta 20 5, S r T i O 3 , S r T a 2 0 6, S r S n 0 have 3 with an inorganic material such as may be formed using an organic material such as Poryimido.
  • the first signal electrode 12 and the ferroelectric layer 140 are laminated on the first region 24, and the surface modification layer 22 and the ferroelectric layer 140 are laminated on the second region 26.
  • a dielectric layer 180 is laminated.
  • a second signal electrode (upper electrode) 16 having a predetermined pattern is formed on the ferroelectric layer 140 and the dielectric layer 180.
  • the formation method is, for example, a method of forming an electrode material for forming the second signal electrode 16 on the strong dielectric layer 140 and the dielectric layer 180, and forming the formed electrode material. Is patterned.
  • the electrode material is not particularly limited as long as it has a function to become a part of the ferroelectric capacitor.
  • the material forming the ferroelectric layer 140 the same material as described in the first embodiment can be employed.
  • a method such as sputtering, vacuum evaporation, or CVD can be used as a method for forming an electrode material, and a lithography technique can be used as a patterning method.
  • a resist layer (not shown) is formed on the electrode material layer for the second signal electrode 16 and the second signal electrode 1 is etched by using this as a mask. 6 can be patterned.
  • the ferroelectric layer 10 is selectively removed to pattern the ferroelectric layer 1.
  • an etching method such as RIE, sputter etching, or plasma etching can be used as in the first embodiment.
  • the resist layer is removed by a known method, for example, dissolving or asshing.
  • a dielectric layer (not shown) is formed.
  • the same method as that for the dielectric layer 180 in the step (4) can be used.
  • the memory cell array 100C is formed. According to this manufacturing method, there are advantages in the first embodiment and the second embodiment. That is, at least one of the first signal electrode (lower electrode) and the ferroelectric layer (the first signal electrode 12 and the ferroelectric layer 14 in the present embodiment) is formed without performing etching. Can be done. Therefore, it is possible to avoid a problem of reattachment caused by a secondary product generated by etching as in the case where sputter etching is used for patterning the first signal electrode. Further, since the resist layer used for patterning the second signal electrode 16 is continuously patterned using a mask, the number of steps can be reduced. Furthermore, in this case, compared to a case where each layer is patterned with a separate mask, there is no need for a margin for alignment of one mask, so that the memory cell array can be highly integrated.
  • the dielectric layer 18 or 180 is formed in the region where the ferroelectric capacitor does not exist has been described above.
  • the present invention does not include the dielectric layer 18 or 180. It can also be applied to construction.

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Description

明 細 書 強誘電体キャパシタを有するメモリセルアレイおよびその製造方法並びに強誘電体 メモリ装置
[技術分野]
本発明は、 強誘電体キャパシタを有するメモリセルアレイ、 特に、 セルトランジス タを有せず、強誘電体キャパシタのみを用いた単純マトリクス型のメモリセルアレイ およびその製造方法、 さらに前記メモリセルアレイを含む強誘電体メモリ装置に関す る。
[背景技術]
セルトランジスタを有せず、 強誘電体キャパシタのみを用いた単純マトリクス型の メモリセルアレイは、 非常に簡単な構造を有し、 高い集積度を得ることができること から、 その開発が期待されている。
[発明の開示]
本発明の目的は、 強誘電体キャパシタを構成する強誘電体層が特定のパターンを有 し、 信号電極の浮遊容量を小さくすることができるメモリセルアレイ、 およびその製 造方法、 さらには本発明のメモリセルアレイを含む強誘電体メモリ装置を提供するこ とにある。
本発明にかかる第 1のメモリセルアレイは、強誘電体キャパシタからなるメモリセ ルがマトリクス状に配列され、
前記強誘電体キャパシタは、 第 1信号電極と、 該第 1信号電極と交差する方向に配 列された第 2信号電極と、 少なくとも前記第 1信号電極と前記第 2信号電極との交差 領域に配置された強誘電体層と、 を含み、
前記強誘電体層は、第 1信号電極または第 2信号電極に沿ってライン状に配置され る。
このメモリセルアレイは、 具体的には、
( 1 )前記強誘電体層は、 前記第 1信号電極上に選択的に配置された構造、 および ( 2 ) 前記強誘電体層は、 前記第 2信号電極下に選択的に配置された構造、 を有す ることができる。
これらのメモリセルァレイは、 いずれも強誘電体層が信号電極の一方に沿ってライ ン状に形成されているため、 他方の信号電極の浮遊容量を小さくできる。
さらに、 本発明にかかる第 2のメモリセルアレイは、 強誘電体キャパシタからなる メモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、 第 1信号電極と、 該第 1信号電極と交差する方向に配 列された第 2信号電極と、 少なくとも前記第 1信号電極と前記第 2信号電極との交差 領域に配置された強誘電体層と、 を含み、
前記強誘電体層は、前記第 1信号電極と前記第 2信号電極との交差領域のみにプロ ック状に配置されている。
このメモリセルァレイは、強誘電体キャパシタを構成する強誘電体層が最小の領域 で形成されるため、 さらに信号電極の浮遊容量を小さくできる。
上記メモリセルアレイは、 いずれも以下の態様を有することができる。
(A) 基体上に前記強誘電体キャパシタが配置され、 前記基体の露出面が覆われ るように、 信号電極および強誘電体層からなる積層体の相互間に、 誘電体層が設けら れている。 このとき、 前記誘電体層は、 前記強誘電体層より小さい誘電率を有する材 料からなることが望ましい。 このような誘電体層を設けることにより、 信号電極の浮 遊容量を効果的に小さくできる。
( B ) 前記基体上に、 該基体の表面と異なる表面特性を有する表面修飾層が形成 されることができる。 このような表面修飾層を設けることで、 エッチングを用いずに 選択的に信号電極および強誘電体層の少なくとも一方を形成できる。 このような表面 修飾層は、 前記強誘電体キャパシタが形成されない領域に配置され、 該表面修飾層の 表面が前記強誘電体キャパシタの材料に対して前記基体の表面より低い親和性を有 することができる。 あるいは、 前記表面修飾層は、 前記強誘電体キャパシタが形成さ れる領域に配置され、該表面修飾層の表面が前記強誘電体キャパシタの材料に対して 前記基体の表面よリ高い親和性を有することができる。
本発明にかかるメモリセルアレイの製造方法は、強誘電体キャパシタからなるメモ リセルがマトリクス状に配列されたメモリセルァレイの製造方法であって、
基体上に、 所定パターンの第 1信号電極を形成する工程、
前記第 1信号電極上に、該第 1信号電極に沿ってライン状の強誘電体層を選択的に 形成する工程、 および
前記第 1信号電極と交差する方向に第 2信号電極を形成する工程、
を含むことができる。
この方法において、 前記基体上に、 前記第 1信号電極および前記強誘電体層の少な くとも一方を形成するための材料が優先的に堆積される表面特性を有する第 1の領 域と、前記第 1の領域に比較して前記第 1信号電極および前記強誘電体層の少なくと も一方を形成するための材料が堆積され難い表面特性を有する第 2の領域と、 を形成 する工程、 および
前記第 1信号電極および前記強誘電体層の少なくとも一方を形成するための材料 を付与し、 前記第 1の領域に該部材を選択的に形成する工程、 を含むことができる。 そして、 前記基体の表面に、 前記第 1および第 2の領域を形成することができる。 さらに、 この製造方法おいて、 前記第 1の領域では、 前記基体の表面を露出させ、 前記第 2の領域では、前記第 1信号電極および前記強誘電体層の材料に対する親和性 が、前記基体の第 1の領域での露出面よリ低い表面特性を有する表面修飾層を形成す ることができる。 あるいは、 この製造方法において、 前記第 2の領域では、 前記基体 の表面を露出させ、 前記第 1の領域では、 前記第 1信号電極および前記強誘電体層の 材料に対する親和性が、前記基体の第 2の領域での露出面より高い表面特性を有する 表面修飾層を形成することができる。 本発明にかかる他の製造方法は、強誘電体キャパシタからなるメモリセルがマトリ クス状に配列されたメモリセルアレイの製造方法であって、
基体上に、 所定パターンの第 1信号電極を形成する工程、 および
前記第 1信号電極と交差する方向に、強誘電体層および第 2信号電極を形成するェ 程であって、前記強誘電体層は前記第 2信号電極に沿つてライン状に形成される工程、 を含むことができる。
この製造方法では、 前記強誘電体層および前記第 2信号電極を、 同一マスクを用い たエッチングによってパタ一ニングすることができる。
さらに、 本発明にかかる他の製造方法は、 強誘電体キャパシタからなるメモリセル がマトリクス状に配列されたメモリセルアレイの製造方法であって、
基体上に、 所定パターンの第 1信号電極を形成する工程、
前記第 1信号電極上に、該第 1信号電極に沿ってライン状に強誘電体層を形成する 工程、
前記第 1信号電極と交差する方向に第 2信号電極を形成する工程、 および
前記強誘電体層をさらにパターニングして、前記第 1信号電極と前記第 2信号電極 との交差領域のみにブロック状に形成する工程、
を含むことができる。
この製造方法においても、前述した表面修飾層を用 、て信号電極および強誘電体層 の少なくとも一方を形成できる。 さらに、 強誘電体層および一方の信号電極を、 同一 マスクを用いたエッチングによってパターニングすることができる。
さらに、 上記各製造方法においては、 少なくとも前記基体の露出面が覆われるよう に、 信号電極および強誘電体層からなる積層体の相互間に、 誘電体層を設けることが できる。
本発明にかかる強誘電体メモリ装置は、本発明にかかるメモリセルァレイを含んで 構成される。 [図面の簡単な説明]
図 1は、本発明の第 1の実施の形態にかかるメモリセルアレイを模式的にしめす平 面図である。
図 2は、本発明の第 1の実施の形態にかかる強誘電体メモリ装置を示す図である。 図 3は、 図 1に示すメモリセルアレイの要部を拡大して示す平面図である。
図 4は、 図 3の A— A線に沿った断面図である。
図 5は、本発明の第 1の実施の形態にかかるメモリセルアレイの製造方法の一工程 を模式的に示す断面図である。
図 6は、本発明の第 1の実施の形態にかかるメモリセルアレイの製造方法の一工程 を模式的に示す断面図である。
図 7は、本発明の第 2の実施の形態にかかるメモリセルアレイを模式的にしめす平 面図である。
図 8は、 図 7の B— B線に沿つた断面図である。
図 9は、本発明の第 2の実施の形態にかかるメモリセルァレイの製造方法の一工程 を模式的に示す断面図である。
図 1 0は、本発明の第 2の実施の形態にかかるメモリセルアレイの製造方法のーェ 程を模式的に示す断面図である。
図 1 1は、本発明の第 2の実施の形態にかかるメモリセルアレイの製造方法のーェ 程を模式的に示す断面図である。
図 1 2は、本発明の第 2の実施の形態にかかるメモリセルアレイの製造方法のーェ 程を模式的に示す断面図である。
図 1 3は、本発明の第 3の実施の形態にかかるメモリセルアレイを模式的にしめす 平面図である。
図 1 4は、 図 1 3の C— C線に沿った断面図である。
図 1 5は、 図 1 3の D 1 _ D 1線に沿つた断面図である。
図 1 6は、 図 1 3の D 2—D 2線に沿った断面図である。
図 1 7は、本発明の第 3の実施の形態にかかるメモリセルアレイの製造方法のーェ 程を模式的にしめす平面図である。
図 1 8は、本発明の第 3の実施の形態にかかるメモリセルアレイの製造方法のーェ 程を模式的に示す断面図である。
図 1 9は、本発明の第 3の実施の形態にかかるメモリセルアレイの製造方法の一ェ 程を模式的に示す断面図である。
図 2 0は、本発明の第 3の実施の形態にかかるメモリセルアレイの製造方法のーェ 程を模式的に示す断面図である。
図 2 1は、本発明の第 3の実施の形態にかかるメモリセルアレイの製造方法のーェ 程を模式的に示し、 図 1 7の E— E線に沿った断面図である。
図 2 2は、本発明の第 3の実施の形態にかかるメモリセルァレイの製造方法のーェ 程を模式的に示す平面図である。
図 2 3は、本発明の第 3の実施の形態にかかるメモリセルァレイの製造方法のーェ 程を模式的に示し、 図 2 2の F 1— F 1線に沿った断面図である。
図 2 4は、本発明の第 3の実施の形態にかかるメモリセルアレイの製造方法のーェ 程を模式的に示し、 図 2 2の F 2— F 2線に沿った断面図である。
[発明を実施するための最良の形態]
[第 1の実施の形態]
(デバイス）
図 1は、 本実施の形態に係るメモリセルアレイを模式的に示す平面図でぁリ、 図 2 は、 本実施の形態に係る強誘電体メモリ装置を示す図でぁリ、 図 3は、 図 1に示すメ モリセルアレイの一部 （図 1の符号 「A」 で示す部分） を拡大して示す平面図であり、 図 4は、 図 3の A— A線に沿った断面図である。 平面図において、 （ ） 内の数字は 最上層の下の層を示す。
本実施の形態の強誘電体メモリ装置 1 0 0 0は、 図 2に示すように、 メモリセル 2 0が単純マトリクス状に配列されたメモリセルアレイ 1 0 O Aと、 メモリセル 2 0に 対して選択的に情報の書き込みもしくは読み出しを行うための各種回路、 例えば、 第 1信号電極 1 2を選択的に制御するための第 1駆動回路 5 0と、第 2信号電極 1 .6を 選択的に制御するための第 2駆動回路 5 2と、 センスアンプなどの信号検出回路（図 示せず） とを含む。
メモリセルアレイ 1 0 O Aは、 行選択のための第 1信号電極（ワード線） 1 2と、 列選択のための第 2信号電極（ビット線） 1 6とが直交するように配列されている。 すなわち、 X方向に沿って第 1信号電極 1 2が所定ピッチで配列され、 X方向と直交 する Y方向に沿って第 2信号電極 1 6が所定ピッチで配列されている。 なお、 信号電 極は、 上記の逆でもよく、 第 1信号電極がビット線、 第 2信号電極がワード線でもよ い。
本実施の形態に係るメモリセルアレイ 1 0 O Aは、 図 3および図 4に示すように、 絶縁性の基体 1 0上に、 第 1信号電極（下電極） 1 2、 強誘電体キャパシタを構成す る強誘電体層 1 4および第 2信号電極 （上電極） 1 6が積層され、 第 1信号電極 1 2， 強誘電体層 1 4および第 2信号電極 1 6によって強誘電体キャパシタ 2 0が構成さ れる。 すなわち、 第 1信号電極 1 2と第 2信号電極 1 6との交差領域において、 それ ぞれ強誘電体キャパシタ 2 0からなるメモリセルが構成されている。
また、 強誘電体層 1 4と第 2信号電極 1 6とからなる積層体の相互には、 基体 1 0 および第 1信号電極 1 2の露出面を覆うように、 誘電体層 1 8が形成されている。 こ の誘電体層 1 8は、強誘電体層 1 4に比べて小さい誘電率を有することが望ましい。 このように強誘電体層 1 4および第 2信号電極 1 6からなる積層体の相互間に、 強誘 電体層 1 4より誘電率の小さい誘電体層 1 8を介在させることにより、第 2信号電極 1 6の浮遊容量を小さくすることができる。 その結果、 強誘電体メモリ装置 1 0 0 0 における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
そして、 本実施の形態では、 強誘電体層 1 4は、 第 2の信号電極 1 6に沿ってライ ン状に形成されている。 強誘電体層 1 をライン状に形成することで、 第 1信号電極 1 2の浮遊容量を小さくすることができる。
また、 このようなライン状の強誘電体層 1 4は、 後述するように、 第 2の信号電極 1 6のパターニングに用いられるマスクを用いてパターニングして形成することが できる。
さらに、 誘電体層 1 8および第 2信号電極 1 6を覆うように、 必要に応じて絶縁層 からなる保護層が形成されていてもよい。
(強誘電体メモリ装置の動作）
次に、 本実施の形態の強誘電体メモリ装置 1 0 0 0における書き込み， 読み出し動 作の一例について述べる。
まず、 読み出し動作においては、 選択セルのキャパシタに読み出し電圧 「V。」 が印 加される。 これは、 同時に ' 0 ' の書き込み動作を兼ねている。 このとき、 選択され たビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位を センスアンプにて読み出す。 さらにこのとき、 非選択セルのキャパシタには、 読み出 し時のクロストークを防ぐため、 所定の電圧が印加される。
書き込み動作においては、 ' の書き込みの場合は、選択セルのキャパシタに「― V0J の電圧が印加される。 ' 0 ' の書き込みの場合は、 選択セルのキャパシタに、 該 選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた ' 0 ' 状態を保持する。 このとき、 非選択セルのキャパシタには、 書き込み時のクロスト一 クを防ぐため、 所定の電圧が印加される。
(デバイスの製造方法）
次に、 上述した強誘電体メモリ装置 1 0 0 0の製造方法の一例について述べる。 図 5および図 6は、 強誘電体メモリ装置 1 0 0 0の製造工程を模式的に示す断面図であ る。
( 1 ) 第 1信号電極の形成工程
まず、図 5に示すように、基体 1 0上に、所定パターンで配列する第 1信号電極（下 電極） 1 2を形成する。 第 1信号電極 1 2の形成方法は、 例えば、 基体 1 0上に第 1 信号電極 1 2を形成するための電極材料を成膜し、成膜された電極材料をパターニン グする。
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特 に限定されるものではない。 例えば、 強誘電体層 14を構成する材料として PZTを 用いる場合には、 第 1信号電極 1 2を構成する電極材料として、 白金、 イリジウムお よびその化合物等を用いることができる。 第 1信号電極 12の材質としては、 たとえ ば I r， I rOx, Pt， RuOx, S r RuOx, L a S r C o Oxを挙げることができ る。 また、 第 1信号電極 12は、 単層または複数の層を積層したものを用いることが できる。
電極材料の成膜方法としては、 スパッタリング、 真空蒸着、 CVD等の方法が利用 できる。 パターニング方法としては、 リソグラフィ技術を利用することができる。 成 膜された電極材料を選択的に除去する方法としては、 R I E、 スパッタエッチング、 プラズマエッチングなどのエツチング方法を用いることができる。
電極材料の形成方法としては、 上記エッチングによるパターニングを用いずに、 第 2の実施の形態で述べる表面修飾層を用いた方法（第 2の実施の形態における （デバ イスの製造方法） の欄の工程 （1) 、 （2) 参照） を用いることもできる。
(2) 強誘電体層の成膜工程
図 5に示すように、所定パターンの第 1信号電極 12が形成された基体 10上に、 強誘電体からなる連続層 140 (以下、 これを 「強誘電体層 140」 という） を全面 的に形成する。 強誘電体層 140の成形方法としては、 たとえば、 ゾルゲル材料や M OD (Metal Organic Decomposition) 材料を用いたスピンコート法ゃデイツビング 法、 スパッタ法、 MOC VD (Metal Organic Chemical Vapor Deposition) 法、 レ 一ザアブレ一シヨン法を挙げることができる。
強誘電体層の材質としては、強誘電性を示してキャパシタ絶縁層として使用できれ ば、 その組成は任意のものを適用することができる。 このような強誘電体としては、 たとえば PZT (Pb Z rzT — z03) 、 SBT (S r B i 2T a209) を挙げること ができ、 さらに、 これらの材料にニオブやニッケル、 マグネシウム等の金属を添加し たもの等が適用できる。 強誘電体としては、 具体的には、 チタン酸鉛（Pb T i 03)、 ジルコン酸チタン酸鉛 （Pb (Z r， T i ) 03) 、 ジルコン酸鉛 （Pb Z r03) 、 チタン酸鉛ランタン（（ P b， L a)， T i 03)、ジルコン酸チタン酸鉛ランタン（（ P b, L a) (Z r， T i ) 03) またはマグネシウムニオブ酸ジルコニウムチタン酸叙]、 (Pb (Z r, T i ) (Mg, Nb) 03) 等を使用することができる。
上述した強誘電体の材料としては、 例えば PZTの場合、 Pbについては Pb (C 2H5) 4、 (C2H5) 3PbOCH2C (CH3) 3、 P b (CnH1902) 2等を、 Z rについ ては、 Z r (n— OC4H9) 4、 Z r (t—〇C4H9) 4、 Z r (CnH1902) 4 Z r (C uH1902) 4等を、 T iについては T i ( i一 C3H7) 4等を用いることができ、 SBT の場合、 S rについては S r (CuHwO^ 2等を、 B iについては B i (C6H5) 3等 を、 T aについては T a (OC2H5) 5等を用いることができる。
(3) 第 2信号電極の形成工程
図 5に示すように、 強誘電体層 140上に、 所定パターンの第 2信号電極（上部電 極） 1 6を形成する。 その形成方法は、 例えば、 強誘電体層 140上に第 2信号電極 16を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。 具体的には、 成膜された電極材料層上に所定パターンのレジスト層 30を形成し、 こ のレジスト層 30をマスクとして電極材料層を選択的にエッチングすることで、第 2 信号電極 16が形成される。
第 2信号電極 16の材料、 成膜方法、 リソグラフィーを用いたパターニング方法に ついては、 前述した工程 （1) の第 1信号電極 12の形成工程と同様であるので、 記 載を省略する。
(4) 強誘電体層のパターニングェ程
図 5および図 6に示すように、 レジスト層 30をマスクとして、 さらに強誘電体層 140を選択的に除去して強誘電体層 1 をバタ一エングする。成膜された強誘電体 材料を選択的に除去する方法としては、 R I E、 スパッタエッチング、 プラズマエツ チングなどのエッチング方法を用いることができる。 その後、 レジスト層 30を公知 の方法、 例えば溶解あるいはァッシングによって除去する。
(5) 誘電体層の形成工程
図 4に示すように、強誘電体層 1 と第 2信号電極 16とからなる積層体の相互間 に、 誘電体層 18を形成する。 誘電体層 18の形成方法としては、 CVD、 特に MO C V Dなどの気相法、 あるいはスピンコート法ゃデイツプ法等の液相を用いた方法を 用いることができる。
誘電体層 1 8は、 前述したように、 強誘電体キャパシタを構成する強誘電体層 1 より小さな誘電率を有する誘電体材料を用いることが好ましい。 たとえば、 強誘電体 層として P Z T材料を用いた場合には、 誘電体層 1 8の材料としては、 たとえば S i 02, T a205, S r T i 03, M g 0などの無機材料あるいはポリイミドなどの有機材 料を用いることができ、 強誘電体層 1 4として S B Tを用いた場合には、 誘電体層 1 8の材料として、 S i O2， T a2O5， S r T i O3， S r T a2O6， S r S n O3などの 無機材料あるいはポリイミドなどの有機材料を用いることができる。
以上の工程によって、 メモリセルアレイ 1 0 O Aが形成される。 この製造方法によ れば、 強誘電体キャパシタ 2 0を構成する強誘電体層 1 4は、 第 2信号電極 1 6のパ ターニングで用いたレジスト層 3 0をマスクとして連続的にパタ一二ングされるの で、 工程数を少なくできる。 さらにこの場合、 各層を別々のマスクでパターニングす る場合に比べて、 1つのマスクの合わせ余裕が不要となるので、 メモリセルアレイの 高集積ィヒも可能となる。
[第 2の実施の形態]
図 7は、本実施の形態に係る強誘電体キャパシタを有するメモリセルァレイの要部 を模式的に示す平面図であり、 図 8は、 図 7の B— B線に沿った断面図である。 本実施の形態において、第 1の実施の形態のメモリセルアレイと実質的に同じ機能 を有する部材には同一の符号を付して説明する。
本実施の形態は、 強誘電体キャパシタを構成する強誘電体層力第 1信号電極（下電 極） 上にライン状に積層されて形成されている点で、 第 1の実施の形態と異なる。 本実施の形態に係るメモリセルアレイ 1 0 0 Bは、 絶縁性の基体 1 0上に、 第 1信 号電極 1 2、強誘電体キャパシタを構成する第 1強誘電体層 1 4および第 2信号電極 1 6が積層されている。 そして、 第 1信号電極 1 2， 強誘電体層 1 4および第 2信号 電極 1 6によって強誘電体キャパシタ 2 0が構成される。 すなわち、 第 1信号電極 1 2と第 2信号電極 1 6との交差領域において、 それぞれ強誘電体キャパシタ 2 0から なるメモリセルが構成されている。
第 1信号電極 1 2および第 2信号電極 1 6は、 図 7に示すように、 X方向および Y 方向にそれぞれ所定のピッチで配列されている。
強誘電体層 1 4は、 第 1信号電極 1 2上に選択的に形成されている。 また、 基体 1 0上において、 第 1信号電極 1 2の相互間には、 後に詳述する表面修飾層 2 2が配置 されている。 この表面修飾層 2 2上には誘電体層 1 8が形成されている。 この誘電体 層 1 8は、 強誘電体層 1 4に比べて小さい誘電率を有することが望ましい。 このよう に第 1信号電極 1 2および強誘電体層 1 4からなる積層体の相互間に、強誘電体層 1 4より誘電率の小さい誘電体層 1 8を介在させることにより、第 2信号電極 1 6の浮 遊容量を小さくすることができる。 その結果、 強誘電体メモリ装置における書き込み および読み出しの動作をより高速に行うことが可能となる。
(デバイスの製造方法）
図 9〜図 1 2は、本実施の形態に係るメモリセルアレイ 1 0 0 Bの製造工程を模式 的に示す断面図である。
( 1 ) 表面修飾層の形成
まず、 基体 1 0の表面特性に選択性を付与する工程を行う。 ここで、 基体 1 0の表 面特性に選択性を付与するとは、 基体 1 0の表面の、 当該表面に堆積させるための材 料に対してぬれ性等の表面特性の異なる領域を形成することである。
本実施の形態において、 図 9に示すように、 具体的には、 基体 1 0の表面に、 強誘 電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材 料に対して親和性を有する第 1の領域 2 4と、第 1の領域 2 4よリも強誘電体キャパ シタを構成する部材を形成するための材料、特に電極を形成するための材料に対して 親和性の小さい第 2の領域 2 6と、 を形成する。 そして、 後続の工程で、 この表面特 性の差を利用し、各領域間での材料の堆積速度や基体との密着性における選択性によ り、 第 1の領域 2 4には、 強誘電体キャパシタが選択的に形成される。
すなわち、 後続の工程で、 強誘電体キャパシタの第 1信号電極 1 2および強誘電体 層 1 4の少なくとも一つを、 例えば化学的気相成長法 （C VD法） 、 物理的気相成長 法または液相法を適用して、第 1の領域 2 4に選択的な堆積プロセスで形成すること ができる。 この場合であって、 例えば基体 1 0の表面が、 強誘電体キャパシタを構成 する部材を形成するための材料が堆積され易い性質を有する場合には、第 1の領域 2 4では表面を露出させ、第 2の領域 2 6では上記材料が堆積されにくい表面修飾層 2 2を形成し、 強誘電体キャパシタを構成する部材を形成するための材料の堆積に対す る選択性を付与することができる。
本実施の形態では、 基体 1 0の表面の全面に表面修飾層を形成してから、 図 9に示 すように、 第 1の領域 2 4で表面修飾層を除去して、 第 2の領域 2 6に表面修飾層 2 2を残す。 詳しくは、 次の工程を行う。
表面修飾層 2 2は、 C V D等の気相成長法によって形成してもよいし、 スピンコ一 ト法ゃディップ法等の液相を用いた方法によって形成してもよく、 その場合には液体 または溶媒に溶かした物質を使用する。 このような物質としては、 例えば、 シラン力 ップリング剤 （有機ケィ素化合物） ゃチオール化合物を使用することができる。
ここで、 チオール化合物とは、 メルカプト基（― S H) を持つ有機化合物 （R1— S H； R1はアルキル基等の置換可能な炭化水素基）の総称をいう。 このようなチオール 化合物を、 例えば、 ジクロロメタン、 トリクロロメタン等の有機溶剤に溶かして 0 . 1〜 1 O mM程度の溶液とする。
また、 シランカップリング剤とは、 R2 n S i X4-n ( nは自然数、 R2は水素、 アルキ ル基等の置換可能な炭化水素基）で表される化合物であり、 Xは一 0 R3、 - C O O H, — O O C R3、 _ NH3— nR3n、 — O C N、 ハロゲン等である （R3はアルキル基等の置 換可能な炭化水素基）。 これらシランカップリング剤およびチオール化合物の中で、 特に R1や R3が
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( n、 mは自然数） であるようなフッ素原子を有する化 合物は、 表面自由エネルギーが高くなり他材料との親和性が小さくなるため、 好適に 用いられる。
または、 メルカプト基や一 C O O H基を有する化合物による上述した方法で得られ る膜を用いることもできる。 以上の材料による膜は、 適切な方法により単分子膜やそ の累積膜の形で用いることができる。 本実施の形態では、 図 9に示すように、 第 1の領域 2 4では、 表面修飾層が形成さ れない。 表面修飾層 2 2として例えばシランカップリング剤を使用した場合、 光を当 てることで、 基体 1 0との界面で、 分子の結合が切れて除去される場合がある。 この ような光によるパターニングには、 リソグラフィで行われるマスク露光を適用するこ とができる。 あるいは、 マスクを使用せずに、 レ一ザ、 電子線またはイオンビームな どによって直接的にパターニングしてもよい。
なお、 表面修飾層 2 2自体を他の基体上に形成し、 これを転写することによリ第 2 の領域 2 6に表面修飾層 2 2を選択的に形成し、成膜と同時にパターニングすること もできる。
こうして、 図 9に示すように、 第 1の領域 2 4と、 表面修飾層 2 2で被覆された状 態となつている第 2の領域 2 6との間で、 表面状態が異なるようにして、 後続の工程 における強誘電体キャパシタを構成する部材を形成するための材料との親和性に差 を生じさせることができる。 特に、 表面修飾層 2 2が、 フッ素分子を有するなどの理 由で、 撥水性を有していれば、 例えば強誘電体キャパシタを構成する部材の材料を液 相にて提供する場合に、第 1の領域 2 4に選択的に当該材料を付与することができる。 また、 表面修飾層 2 2の材料によっては、 これが存在しない第 1の領域 2 4では、 上 層の部材を形成するための材料との親和性で気相法による成膜がされるようにする ことができる。 このように、 第 1の領域 2 4と第 2の領域 2 6の表面の性質に選択性 を付与し、 後続の工程で、 強誘電体メモリ装置の強誘電体キャパシタの部材 （本実施 の形態では第 1信号電極 1 2および強誘電体層 1 ) を形成することができる。 · ( 2 ) 第 1信号電極の形成工程
図 1 0に示すように、強誘電体キャパシタの下部電極となる第 1信号電極 1 2を、 第 1の領域 2 4に対応して形成する。 例えば、 基体 1 0の表面の全体に対して、 気相 法による成膜工程を行う。 こうすることで、 選択堆積プロセスが行われる。 すなわち、 第 1の領域 2 4では成膜がされ、 第 2の領域 2 6では成膜がされにくいので、 第 1の 領域 2 4のみに第 1信号電極 1 2が形成される。 ここで、 気相法として C V D、 特に MO C VDを適用することが好ましい。 第 2の領域 2 6では、 全く成膜されないこと が好ましいが、 第 1の領域 2 4での成膜よりも、 成膜スピードにおいて 2桁以上遅け ればよい。
また、 第 1信号電極 1 2の形成には、 その材料の溶液を液相の状態で第 1の領域 2 4に選択的に供給する方法、 またはその材料の溶液を超音波等によリミスト化して第 1の領域 2 に選択的に供給するミストデポジション法を採用することもできる。 第 1信号電極 1 2を構成する材料としては、第 1の実施の形態で述べたと同様に、 例えば白金、 イリジウム等を用いることができる。 基体 1 0上に第 1の領域 2 4と、 前述したような材料を含む表面修飾層 2 2 (第 2の領域 2 6 ) とを形成し、 表面特性 の選択性を形成した場合、 白金については、 例えば（C5H702) 2P t、 (C5H F 02) 2P t、 ( C3H5) ( C5H5) P tを電極を形成するための材料として、 イリジウムに ついては、 例えば （C3H5) 3 I rを電極を形成するための材料として用いて、 選択的 に堆積させることができる。
( 3 ) 強誘電体層の形成工程
図 1 1に示すように、 第 1信号電極 1 2上に強誘電体層 1 4を形成する。 詳しくは、 基体 1 0の表面の全体に対して、 例えば気相法による成膜工程を行う。 こうすること で、 第 1信号電極 1 2上では成膜がされ、 第 2の領域 2 6では成膜がされにくいので、 第 1信号電極 1 2上のみに強誘電体層 1 4が形成される。 ここで、 気相法として C V D、 特に MO C V Dを適用することができる。
また、 強誘電体層 1 4の形成には、 その材料の溶液を液相の状態で第 2の領域 2 6 以外の領域に形成された第 1信号電極 1 2上にィンクジエツト法等で選択的に供給 する方法、 またはその材料の溶液を超音波等によりミスト化して第 2の領域 2 6以外 の部分に選択的に供給するミストデポジシヨン法を採用することもできる。
強誘電体層 1 4としては、強誘電性を示してキャパシタ絶縁層として使用できれば、 その,組成は任意のものを適用することができる。 例えば、 S B T系材料、 P Z T系材 料の他、 ニオブや酸化ニッケル、 酸化マグネシウム等の金属酸化物を添加したもの等 力適用できる。 強誘電体の具体例としては、 第 1の実施の形態で述べたものと同様の ものを例示できる。 さらに、 強誘電体の材料の具体例としては、 第 1の実施の形態で 述べたものと同様のものを例示できる。
(4) 誘電体層の形成工程
図 12に示すように、 第 2の領域 26上に、 すなわち、 第 1の領域 24に形成され た、 第 1信号電極 12と強誘電体層 1 とからなる積層体の相互間の領域に、 誘電体 層 18を形成する。 誘電体層 18の形成方法としては、 CVD、 特に MOCVDなど の気相法、 あるいはスピンコート法やディップ法等の液相を用いた方法を用いること ができる。 誘電体層 18は、 たとえば CMP (Chemical Mechanical Polishing) 法 などによって、強誘電体層 14と同一レベルの表面を有するように平坦化されること が好ましい。 このように誘電体層 18を平坦化することにより、 第 2信号電極 16の 形成が容易かつ正確に行われる。
誘電体層 18は、強誘電体キャパシタを構成する強誘電体層 14より小さな誘電率 を有する誘電体材料を用いることが好ましい。 たとえば、 強誘電体層として PZT材 料を用いた場合には、 誘電体層 18の材料としては、 たとえば S i O2， Ta2O5， S r T i 03,Mg〇などの無機材料あるいはポリイミド'などの有機材料を用いることが でき、 強誘電体層 14として SB Tを用いた場合には、 誘電体層 18の材料として、 S i O2， Ta2O5， S rT i 03， S r T a2O6， S r S n 03などの無機材料あるいは ポリイミドなどの有機材料を用いることができる。
(5) 第 2信号電極の形成工程
図 8に示すように、強誘電体層 14および誘電体層 18上に所定パターンの第 2信 号電極 （上部電極） 16を形成する。 その形成方法は、 例えば、 強誘電体層 14およ び誘電体層 1 8上に第 2信号電極 16を形成するための電極材料を成膜し、成膜され た電極材料をパターニングする。
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特 に限定されるものではない。 例えば、 強誘電体層 14を構成する材料として PZTを 用いる場合には、 第 1の実施の形態と同様に、 第 2信号電極 1 6を構成する電極材料 として、 白金、 イリジウムおよびその化合物等を用いることができる。 第 2信号電極 16は、 単層または複数の層を積層したものを用いることができる。 電極材料の成膜方法としては、 第 1の実施の形態と同様に、 スパッタリング、 真空 蒸着、 C V D等の方法が利用できる。 パターニング方法としては、 リソグラフィ技術 を利用することができる。
さらに、 必要に応じて、 強誘電体層 1 4、 誘電体層 1 8および第 2信号電極 1 6の 表面に絶縁性の保護層を全体的に形成する。 このようにして、 本実施の形態に係るメ モリセルアレイ 1 0 0 Bを形成することができる。
本実施の形態の製造方法によれば、第 1の領域 2 4には強誘電体キャパシタを構成 する少なくとも一部材を選択的に形成することができ、第 2の領域 2 6にはこれが形 成されにくい。 こうして、 エッチングを行うことなく、 第 1信号電極（下電極） およ' び強誘電体層の少なくとも 1つ（本実施の形態では第 1信号電極 1 2および強誘電体 層 1 4 ) を形成することができる。 この方法によれば、 第 1信号電極のパターニング としてスパッタエッチングを用いた場合のように、エツチングによリ生ずる二次生成 物に起因する再付着物の問題を回避することができる。
本実施の形態の製造方法においては、 図 1 1に示す工程の後に、 第 2の領域 2 6上 で、 表面修飾層 2 2を除去してもよい。 この工程は、 第 1信号電極 1 2および強誘電 体層 1 4の成膜工程が完了してから行う。 例えば、 表面修飾層のバタ一ニングェ程で 説明した方法で、 表面修飾層 2 2を除去することができる。 表面修飾層 2 2を除去す るときに、 その上に付着した物質も除去することが好ましい。 例えば、 表面修飾層 2 2上に、 第 1信号電極 1 2または強誘電体層 1 4の材料が付着したときに、 これらを 除去してもよい。 なお、 表面修飾層 2 2を除去する工程は、 本発明の必須要件ではな く、 表面修飾層 2 2を残してもよい。
また、 第 1信号電極 1 2の側面に強誘電体層 1 4が形成されている場合には、 これ らを除去することが好ましい。 除去工程では、 例えば、 ドライエッチングを適用する ことができる。
上記実施の形態では、 表面修飾層 2 2を第 2の領域 2 6に形成し、 第 1の領域 2 4 および第 2の領域 2 6の表面のそれぞれを、続いて形成される強誘電体キャパシタの 少なくとも一部材（第 1信号電極および強誘電体層の少なくとも一方） を形成するた めの材料の堆積性、 すなわち堆積され易さが異なるような表面特性にした。 その変形 例として、 表面修飾層 2 2を第 1の領域 2 4に形成し、 強誘電体キャパシタの少なく とも一部材を形成するための材料を表面修飾層 2 2の表面に対して優先的に堆積さ れるように液相または気相の組成に調製して、第 1の領域 2 4に選択的に強誘電体キ ャパシタを形成してもよい。
また、例えば第 2の領域 2 6の表面に前述したような表面修飾層の薄い層を選択的 に形成し、第 1の領域 2 4および第 2の領域 2 6を含む全面に強誘電体キャパシタの 少なくとも一部材を形成するための材料を気相または液相で供給し、全面に当該部材 の材料の層を形成し、 ポリッシングゃ化学的な手法で表面修飾膜の薄い層上の当該部 材の材料層のみを選択的に除去し、第 1の領域 2 4上に選択的に当該部材の材料層を 得ることもできる。
その他、 第 1の領域 2 4および第 2の領域 2 6の表面のそれぞれには、 特に明確に 層を設けず、 選択的に表面処理を行い、 第 1の領域 2 4上に強誘電体キャパシタの少 なくとも一部材を形成するための材料が優先的に堆積されるようにしてもよレ、。
本実施の形態で特徴とする、 表面修飾層を用いた第 1信号電極（下電極） および強 誘電体層の形成については、 本願出願人による特許協力条約に基づく国際出願（出願 番号 P C T/ J P 0 0 0 3 5 9 0 ) に記載されている。
[第 3の実施の形態]
図 1 3は、本実施の形態に係る強誘電体キャパシタを有するメモリセルアレイの要 部を模式的に示す平面図であり、 図 1 4は、 図 1 3の C— C線に沿った断面図であり、 図 1 5は、 図 1 3の D 1— D 1線に沿った断面図でぁリ、 図 1 6は、 図 1 3の D 2— D 2線に沿った断面図である。
本実施の形態において、第 1の実施の形態のメモリセルアレイと実質的に同じ機能 を有する部材には同一の符号を付して説明する。
本実施の形態は、強誘電体キャパシタを構成する強誘電体層が第 1信号電極と第 2 信号電極との交差領域にのみ形成されている点で、第 1および第 2の実施の形態と異 なる。 本実施の形態に係るメモリセルアレイ 1 0 0 Cは、 絶縁性の基体 1 0上に、 第 1信 号電極 1 2、強誘電体キャパシタを構成する強誘電体層 1 4および第 2信号電極 1 6 力積層されている。 そして、 第 1信号電極 1 2， 強誘電体層 1 4および第 2信号電極 1 6によって強誘電体キャパシタ 2 0力 ^構成される。 すなわち、 第 1信号電極 1 2と 第 2信号電極 1 6との交差領域において、 それぞれ強誘電体キャパシタ 2 0からなる メモリセルが構成されている。 第 1信号電極 1 2および第 2信号電極 1 6は、 図 1 3 に示すように、 X方向および Y方向にそれぞれ所定のピッチで配列されている。 強誘電体層 1 4は、第 1信号電極 1 2および第 2信号電極 1 6の交差領域にのみ選 択的に形成されている。 図 1 4に示すように、 第 2信号電極 1 6に沿ってみると、 基 体 1 0上において、第 1信号電極 1 2上に強誘電体層 1 4および第 2信号電極 1 6が 積層され、 さらに、 第 1信号電極 1 2の相互間には表面修飾層 2 2が配置され、 この 表面修飾層 2 2上には誘電体層 1 8が形成されている。 また、 図 1 5に示すように、 第 1信号電極 1 2に沿ってみると、 第 1信号電極 1 2の所定位置において、 強誘電体 層 1 4と第 2信号電極 1 6とが積層されている。 そして、 強誘電体層 1 4および第 2 信号電極 1 6の積層体の相互間には何もない状態である。 図 1 5に示すように、 第 1 信号電極 1 2上に沿ってみると、 第 1信号電極 1 2の所定位置において、 強誘電体層 1 4と第 2信号電極 1 6とが積層されている。 図 1 6に示すように、 X方向であって 第 1信号電極 1 2が形成されていない部分についてみると、表面修飾層 2 2上の所定 位置において、 誘電体層 1 8と第 2信号電極 1 6とが積層されている。 そして、 強誘 電体層 1 4および第 2信号電極 1 6の積層体の相互間、 ならびに誘電体層 1 8および 第 2信号電極 1 6の積層体の相互間には、必要に応じて誘電体層を形成することがで さる。
誘電体層 1 8ならびに必要に応じて形成される上記誘電体層は、 強誘電体層 1 4に 比べて小さい誘電率を有することが望ましい。 このように第 1信号電極 1 2および強 誘電体層 1 4からなる積層体の相互間、 あるいは強誘電体層 1 4および第 2信号電極 1 6からなる積層体の相互間に、強誘電体層 1 4より誘電率の小さい誘電体層を介在 させることにより、第 1信号電極 1 2および第 2信号電極 1 6の浮遊容量を小さくす ることができる。 その結果、 強誘電体メモリ装置における書き込みおよび読み出しの 動作をよリ高速に行うことが可能となる。
また、 本実施の形態では、 強誘電体キャパシタ 2 0を構成する強誘電体層 1 4は、 第 1信号電極 1 2と第 2信号電極 1 6との交差領域にのみ形成されている。 このよう な構造によれば、第 1信号電極 1 2および第 2信号電極 1 6双方の浮遊容量を小さく することができる点で有利である。
(デバイスの製造方法）
図 1 7〜図 2 4は、本実施の形態に係るメモリセルァレイ 1 0 0 Cの製造工程を模 式的に示す断面図である。
( 1 ) 表面修飾層の形成
まず、 基体 1 0の表面特性に選択性を付与する工程を行う。 ここで、 基体 1 0の表 面特性に選択性を付与するとは、 基体 1 0の表面の、 当該表面に堆積させるための材 料に対してぬれ性等の表面特性の異なる領域を形成することである。 この点について は第 2の実施の形態で詳細に説明したので、 簡単に説明する。
本実施の形態において、 図 9に示すように、 具体的には、 基体 1 0の表面に、 強誘 電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材 料に対して親和性を有する第 1の領域 2 4と、第 1の領域 2 4よりも強誘電体キャパ シタを構成する部材を形成するための材料、特に電極を形成するための材料に対して 親和性の小さい第 2の領域 2 6と、 を形成する。 そして、 後続の工程で、 この表面特 性の差を利用し、各領域間での材料の堆積速度や基体との密着性における選択性によ り、 第 1の領域 2 4には、 強誘電体キャパシタが選択的に形成される。
すなわち、 例えば基体 1 0の表面が、 強誘電体キャパシタを構成する部材を形成す るための材料が堆積され易い性質を有する場合には、第 1の領域 2 4では表面を露出 させ、 第 2の領域 2 6では上記材料が堆積されにくい表面修飾層 2 2を形成し、 強誘 電体キャパシタを構成する部材を形成するための材料の堆積に対する選択性を付与 することができる。
本実施の形態では、 基体 1 0の表面の全面に表面修飾層を形成してから、 図 1 8に 示すように、 第 1の領域 2 4で表面修飾層を除去して、 第 2の領域 2 6に表面修飾層 2 2を残す。 表面修飾層 2 2の形成方法については、 第 2の実施の形態で述べた方法 と同様の方法を採用できる。
( 2 ) 第 1信号電極の形成工程
図 1 9に示すように、 強誘電体キャパシタの下部電極となる第 1信号電極 1 2を、 第 1の領域2 4〖こ対応して形成する。第 1信号電極 1 2の形成方法および電極材料に ついては、 第 2の実施の形態で述べた方法および材料と同様のものを採用できる。
( 3 ) 強誘電体層の形成工程
図 2 0に示すように、 第 1信号電極 1 2上に強誘電体層 1 4 0を形成する。 詳しく は、 基体 1 0の表面の全体に対して、 例えば気相法による成膜工程を行う。 こうする ことで、 第 1信号電極 1 2上では成膜がされ、 第 2の領域 2 6では成膜がされにくい ので、 第 1信号電極 1 2上のみに強誘電体層 1 4 0が形成される。 強誘電体層 1 4 0 の成膜方法としては、 第 2の実施の形態で述べたと同様の方法を採用できる。
強誘電体層 1 4としては、強誘電性を示してキャパシタ絶縁層として使用できれば、 その組成は任意のものを適用することができる。 例えば、 S B T系材料、 P Z T系材 料の他、 ニオブやニッケル、 マグネシウム等の金属を添加したもの等が適用できる。 強誘電体の具体例としては、第 1の実施の形態で述べたものと同様のものを例示でき る。 さらに、 強誘電体の材料の具体例としては、 第 1の実施の形態で述べたものと同 様のものを例示できる。
( 4 ) 誘電体層の形成工程
図 1 7および図 2 1に示すように、 第 2の領域 2 6上に、 すなわち、 第 1の領域 2 4に形成された、第 1信号電極 1 2と強誘電体層 1 4とからなる積層体の相互間の領 域に、 誘電体層 1 8 0を形成する。 図 2 1は、 図 1 7の E— E線に沿った断面図であ る。
誘電体層 1 8 0の形成方法としては、第 1の実施の形態で述べたと同様の方法を採 用できる。 さらに、 誘電体層 1 8 0は、 たとえば GM P法などによって、 強誘電体層 1 0と同一レベルの表面を有するように平坦ィ匕されることが好ましい。 このように 誘電体層 1 8 0を平坦化することにより、第 2信号電極 1 6の形成が容易かつ正確に 行われる。 - 誘電体層 1 8 0は、強誘電体キャパシタを構成する強誘電体層 1 4より小さな誘電 率を有する誘電体材料を用いることが好ましい。 たとえば、 強誘電体層として P Z T 材料を用いた場合には、 誘電体層 1 8 0の材料としては、 たとえば S i O2， T a2O5, S r T i 03, M g Oなどの無機材料あるいはポリイミドなどの有機材料を用いること ができ、 強誘電体層 1 4として S B Tを用いた場合には、 誘電体層 1 8 0の材料とし て、 S i O2, T a205, S r T i O3， S r T a206， S r S n 03などの無機材料ある いはポリィミドなどの有機材料を用いることができる。
以上の工程 （1 ) 〜（4 ) によって、 第 1の領域 2 4に第 1信号電極 1 2および強 誘電体層 1 4 0が積層され、第 2の領域 2 6に表面修飾層 2 2および誘電体層 1 8 0 が積層される。
( 5 ) 第 2信号電極の形成工程
図 2 2〜図 2 4に示すように、強誘電体層 1 4 0および誘電体層 1 8 0上に所定パ ターンの第 2信号電極 （上部電極） 1 6を形成する。 その形成方法は、 例えば、 強誘 電体層 1 4 0および誘電体層 1 8 0上に、第 2信号電極 1 6を形成するための電極材 料を成膜し、 成膜された電極材料をパターニングする。
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特 に限定されるものではない。 強誘電体層 1 4 0を構成する材料としては、 第 1の実施 の形態で述べたと同様なものを採用できる。 また、 電極材料の成膜方法としては、 第 1の実施の形態と同様に、 スパッタリング、 真空蒸着、 C VD等の方法が利用でき、 パターニング方法としては、 リソグラフィ技術を利用することができる。
例えば、 第 1の実施の形態と同様に、 図示しないレジスト層を第 2信号電極 1 6の ための電極材料層上に形成し、 これをマスクとしてエッチングを行うことで、 第 2信 号電極 1 6をパターニングできる。
( 6 ) 強誘電体層のパターニンク、、工程
図 1 5および図 1 6に示すように、 図示しないレジスト層をマスクとして、 さらに 強誘電体層 1 0を選択的に除去して強誘電体層 1 をパターニングする。成膜され た強誘電体材料を選択的に除去する方法としては、 第 1の実施の形態と同様に、 R I E、 スパッタエッチング、 プラズマエッチングなどのエッチング方法を用いることが できる。 その後、 レジスト層を公知の方法、 例えば溶解あるいはアツシングによって 除去する。
( 7 ) 誘電体層の形成工程
さらに、 必要に応じて、 強誘電体層 1 と第 2信号電極 1 6とからなる積層体の相 互間、 ならびに表面修飾層 2 2と第 2信号電極 1 6とからなる積層体の相互間に、 図 示しない誘電体層を形成する。 誘電体層の形成方法としては、 工程 （4 ) の誘電体層 1 8 0と同様の方法を用いることができる。
以上の工程によって、 メモリセルアレイ 1 0 0 Cが形成される。 この製造方法によ れば、 第 1の実施の形態および第 2の実施の形態での利点を有する。 すなわち、 エツ チングを行うことなく、 第 1信号電極 （下電極） および強誘電体層の少なくとも 1つ (本実施の形態では第 1信号電極 1 2および強誘電体層 1 4 )を形成することができ る。 したがって、 第 1信号電極のパターニングとしてスパッタエッチングを用いた場 合のように、エッチングにより生ずる二次生成物に起因する再付着物の問題を回避す ることができる。 また、 第 2信号電極 1 6のパターニングで用いたレジスト層をマス クとして連続的にパターニングされるので、 工程数を少なくできる。 さらにこの場合、 各層を別々のマスクでパターニングする場合に比べて、 1つのマスクの合わせ余裕が 不要となるので、 メモリセルアレイの高集積化も可能となる。
以上、強誘電体キャパシタの存在しない領域に誘電体層 1 8または 1 8 0を形成す る例を示してきたが、 もちろん、 本発明は、 誘電体層 1 8または 1 8 0を設けない構 成にも適用できる。

Claims

請 求 の 範 囲
1 · 強誘電体キヤパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、 第 1信号電極と、 該第 1信号電極と交差する方向に配 列された第 2信号電極と、 少なくとも前記第 1信号電極と前記第 2信号電極との交差 領域に配置された強誘電体層と、 を含み、
前記強誘電体層は、第 1信号電極または第 2信号電極に沿ってライン状に配置され る、 強誘電体キャパシタを有するメモリセルアレイ。
2 . 請求項 1において、
前記強誘電体層は、 前記第 1信号電極上に選択的に配置された、 強誘電体キャパシ タを有するメモリセルァレイ。
3 . 請求項 1において、
前記強誘電体層は、 前記第 2信号電極下に選択的に配置された、 強誘電体キャパシ タを有するメモリセルアレイ。
4 . 強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、 第 1信号電極と、 該第 1信号電極と交差する方向に配 列された第 2信号電極と、 少なくとも前記第 1信号電極と前記第 2信号電極との交差 領域に配置された強誘電体層と、 を含み、
前記強誘電体層は、前記第 1信号電極と前記第 2信号電極との交差領域のみにプロ ック状に配置された、 強誘電体キャパシタを有するメモリセルアレイ。
5 . 請求項 2において、
基体上に前記強誘電体キャパシタが配置され、前記基体の露出面が覆われるように、 前記第 1信号電極および前記強誘電体層からなる積層体の相互間に、誘電体層が設け られている、 強誘電体キャパシタを有するメモリセルアレイ。
6 . 請求項 5において、
前記誘電体層は、 前記強誘電体層より小さい誘電率を有する材料からなる、 強誘電 体キャパシタを有するメモリセルアレイ。
7 . 請求項 5または 6において、
前記基体上に、該基体の表面と異なる表面特性を有する表面修飾層が形成された、 強誘電体キャパシタを有するメモリセルアレイ。
8 . 請求項 7において、
前記表面修飾層は、 前記強誘電体キャパシタが形成されない領域に配置され、 該表 面修飾層の表面が前記強誘電体キャパシタを構成する材料に対して前記基体の表面 より低い親和性を有する、 強誘電体キャパシタを有するメモリセルアレイ。
9 . 請求項 7において、
前記表面修飾層は、 前記強誘電体キャパシタが形成される領域に配置され、 該表面 修飾層の表面が前記強誘電体キャパシタを構成する材料に対して前記基体の表面よ リ高い親和性を有する、 強誘電体キャパシタを有するメモリセルアレイ。
1 0 . 請求項 3において、
基体上に前記強誘電体キャパシタが配置され、前記基体および前記第 1信号電極の 露出面が覆われるように、前記強誘電体層および前記第 2信号電極からなる積層体の 相互間に、 誘電体層が設けられている、 強誘電体キャパシタを有するメモリセルァレ ィ。
1 1 . 請求項 1 0において、
前記誘電体層は、 前記強誘電体層より小さい誘電率を有する材料からなる、 強誘電 体キャパシタを有するメモリセルアレイ。
1 2 . 請求項 4において、
基体上に前記強誘電体キャパシタが配置され、前記基体の露出面の一部が覆われる ように、 前記第 1信号電極および前記強誘電体層からなる積層体の相互間に、 誘電体 層が設けられている、 強誘電体キャパシタを有するメモリセルァレイ。
1 3 . 請求項 1 2において、
前記基体上において、 さらに前記基体および前記第 1信号電極の露出面が誘電体層 によつて覆われた、 強誘電体キャパシタを有するメモリセルアレイ。
1 4 . 請求項 1 2または 1 3において、 前記誘電体層は、 前記強誘電体層より小さい誘電率を有する材料からなる、 強誘電 体キャパシタを有するメモリセルアレイ。
1 5 . 請求項 1 2または 1 3において、
前記基体上に、該基体の表面と異なる表面特性を有する表面修飾層が形成された、 強誘電体キャパシタを有するメモリセルアレイ。
1 6 . 請求項 1 5において、
前記表面修飾層は、 前記強誘電体キャパシタが形成されない領域に配置され、 該表 面修飾層の表面が前記強誘電体キャパシタを構成する材料に対して前記基体の表面 よリ低 、親和性を有する、 強誘電体キャパシタを有するメモリセルアレイ。
1 7 . 請求項 1 5において、
前記表面修飾層は、 前記強誘電体キャパシタが形成される領域に配置され、 該表面 修飾層の表面が前記強誘電体キャパシタを構成する材料に対して前記基体の表面よ リ高い親和性を有する、 強誘電体キャパシタを有するメモリセルァレイ。
1 8 .強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセ ルアレイの製造方法であって、
基体上に、 所定パターンの第 1信号電極を形成する工程、
前記第 1信号電極上に、該第 1信号電極に沿ってライン状の強誘電体層を選択的に 形成する工程、 および
前記第 1信号電極と交差する方向に第 2信号電極を形成する工程、
を含む、 メモリセルアレイの製造方法。
1 9 , 請求項 1 8において、
前記基体上に、前記第 1信号電極および前記強誘電体層の少なくとも一方を形成す るための材料が優先的に堆積される表面特性を有する第 1の領域と、前記第 1の領域 に比較して前記第 1信号電極および前記強誘電体層の少なくとも一方を形成するた めの材料が堆積され難い表面特性を有する第 2の領域と、 を形成する工程、 および 前記第 1信号電極および前記強誘電体層の少なくとも一方を形成するための材料 を付与し、 前記第 1の領域に該部材を選択的に形成する工程、 を含む、 メモリセルァ レイの製造方法。
2 0 . 請求項 1 9において、
前記基体の表面に、 前記第 1および第 2の領域を形成する、 メモリセルアレイの製 造方法。
2 1 . 請求項 2 0において、
前記第 1の領域では、 前記基体の表面を露出させ、
前記第 2の領域では、前記第 1信号電極および前記強誘電体層の材料に対する親和 性が、前記基体の第 1の領域での露出面よリ低い表面特性を有する表面修飾層を形成 する、 メモリセルアレイの製造方法。
2 2 . 請求頊 2 0において、
前記第 2の領域では、 前記基体の表面を露出させ、
前記第 1の領域では、前記第 1信号電極および前記強誘電体層の材料に対する親和 性が、前記基体の第 2の領域での露出面より高い表面特性を有する表面修飾層を形成 する、 メモリセルアレイの製造方法。
2 3 . 請求項 1 8〜 2 2のいずれかにおいて、
前記基体の露出面が覆われるように、前記第 1信号電極および前記強誘電体層から なる積層体の相互間に、 誘電体層が設けられる、 メモリセルアレイの製造方法。
2 4 . 請求項 2 3において、
前記誘電体層は、 前記強誘電体層より小さい誘電率を有する材料からなる、 メモリ セルアレイの製造方法。
2 5 .強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセ ルァレィの製造方法であって、
基体上に、 所定パターンの第 1信号電極を形成する工程、 および
前記第 1信号電極と交差する方向に、強誘電体層および第 2信号電極を形成するェ 程であって、前記強誘電体層は前記第 2信号電極に沿ってライン状に形成される工程、 を含む、 メモリセルアレイの製造方法。
2 6 . 請求項 2 5において、 前記強誘電体層および前記第 2信号電極は、 同一マスクを用いたエッチングによつ てパターニングされる、 メモリセルアレイの製造方法。
2 7 . 請求項 2 5または 2 6において、
前記基体および前記第 1信号電極の露出面が覆われるように、前記強誘電体層およ び前記第 2信号電極からなる積層体の相互間に、 誘電体層が設けられる、 メモリセル アレイの製造方法。
2 8 . 請求項 2 7において、
前記誘電体層は、 前記強誘電体層より小さい誘電率を有する材料からなる、 メモリ セルアレイの製造方法。
2 9 .強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセ ルアレイの製造方法であって、
基体上に、 所定パターンの第 1信号電極を形成する工程、
前記第 1信号電極上に、該第 1信号電極に沿ってライン状に強誘電体層を形成する 工程、
前記第 1信号電極と交差する方向に第 2信号電極を形成する工程、 および 前記強誘電体層をさらにパターニングして、前記第 1信号電極と前記第 2信号電極 との交差領域のみにプロック状に形成する工程、
を含む、 メモリセルアレイの製造方法。
3 0 . 請求項 2 9において、
前記基体上に、前記第 1信号電極および前記強誘電体層の少なくとも一方を形成す るための材料が優先的に堆積される表面特性を有する第 1の領域と、前記第 1の領域 に比較して前記第 1信号電極および前記強誘電体層の少なくとも一方を形成するた めの材料が堆積され難い表面特性を有する第 2の領域と、 を形成する工程、 および 前記第 1信号電極および前記強誘電体層の少なくとも一方を形成するための材料 を付与し、 前記第 1の領域に該部材を選択的に形成する工程、 を含む、 メモリセルァ レイの製造方法。
3 1 . 請求項 3 0において、 前記基体の表面に、 前記第 1および第 2の領域を形成する、 メモリセルアレイの製 造方法。
3 2 . 請求項 3 1において、
前記第 1の領域では、 前記基体の表面を露出させ、
前記第 2の領域では、前記第 1信号電極および前記強誘電体層の材料に対する親和 性が、 前記基体の第 1の領域での露出面よリ低い表面特性を有する表面修飾層を形成 する、 メモリセルアレイの製造方法。
3 3 . 請求項 3 1において、
前記第 2の領域では、 前記基体の表面を露出させ、
前記第 1の領域では、前記第 1信号電極および前記強誘電体層の材料に対する親和 性が、前記基体の第 2の領域での露出面よリ高い表面特性を有する表面修飾層を形成 する、 メモリセルアレイの製造方法。
3 4 . 請求項 2 9〜 3 3のいずれかにおいて、 ，
前記強誘電体層および前記第 2信号電極は、 同一マスクを用いたエッチングによつ てパターニングされる、 メモリセルアレイの製造方法。
3 5 . 請求項 2 9〜 3 3のいずれかにおいて、
前記基体の露出面が覆われるように、前記第 1信号電極および前記強誘電体層から なる積層体の相互間に、 誘電体層が設けられる、 メモリセルアレイの製造方法。 3 6 . 請求項 3 5において、
前記基体および前記第 1信号電極の露出面が覆われるように、 さらに、 前記強誘電 体層および前記第 2信号電極からなる積層体の相互間に、 誘電体層が設けられる、 メ モリセルアレイの製造方法。
3 7 . 請求項 3 5または 3 6において、
前記誘電体層は、 前記強誘電体層より小さい誘電率を有する材料からなる、 メモリ セルアレイの製造方法。
3 8 . 請求項 1〜 1 7に記載のメモリセルアレイを含む、 強誘電体メモリ装置。
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