JPH08255879A - 半導体メモリ及びその作製方法 - Google Patents
半導体メモリ及びその作製方法Info
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- JPH08255879A JPH08255879A JP7083242A JP8324295A JPH08255879A JP H08255879 A JPH08255879 A JP H08255879A JP 7083242 A JP7083242 A JP 7083242A JP 8324295 A JP8324295 A JP 8324295A JP H08255879 A JPH08255879 A JP H08255879A
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Abstract
(57)【要約】
【目的】互いに直交するストライプ状に配列された帯状
の電極の間に強誘電体薄膜が挟まれているが、簡素な構
造を有する半導体メモリを提供する。 【構成】半導体メモリは、（イ）ストライプ状に配列さ
れた帯状の第１の電極２０と、（ロ）該第１の電極と略
直交する、ストライプ状に配列された帯状の第２の電極
４０と、（ハ）第１の電極と第２の電極が交差する部分
に少なくとも設けられた強誘電体薄膜３０、から構成さ
れた複数の半導体メモリセルから成り、そして、これら
の半導体メモリセルは、第２の基板５４に張り合わされ
た第１の半導体基板１０の内部に形成されている。
の電極の間に強誘電体薄膜が挟まれているが、簡素な構
造を有する半導体メモリを提供する。 【構成】半導体メモリは、（イ）ストライプ状に配列さ
れた帯状の第１の電極２０と、（ロ）該第１の電極と略
直交する、ストライプ状に配列された帯状の第２の電極
４０と、（ハ）第１の電極と第２の電極が交差する部分
に少なくとも設けられた強誘電体薄膜３０、から構成さ
れた複数の半導体メモリセルから成り、そして、これら
の半導体メモリセルは、第２の基板５４に張り合わされ
た第１の半導体基板１０の内部に形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体薄膜を用いた
半導体メモリ及びその作製方法、更に詳しくは、強誘電
体薄膜を用いた不揮発性メモリ（所謂ＦＥＲＡＭ）若し
くはＤＲＡＭから成る半導体メモリ及びその作製方法に
関する。
半導体メモリ及びその作製方法、更に詳しくは、強誘電
体薄膜を用いた不揮発性メモリ（所謂ＦＥＲＡＭ）若し
くはＤＲＡＭから成る半導体メモリ及びその作製方法に
関する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリセルの応用研究が盛んに進め
られている。この不揮発性メモリセルは、強誘電体薄膜
の高速分極反転とその残留分極を利用する、高速書き換
えが可能な不揮発性メモリセルである。現在研究されて
いる強誘電体薄膜を備えた不揮発性メモリセルは、強誘
電体キャパシタの蓄積電荷量の変化を検出する方式と、
強誘電体の自発分極による半導体の抵抗変化を検出する
方式の２つに分類することができる。本発明における半
導体メモリセルは前者に属する。
膜を用いた不揮発性メモリセルの応用研究が盛んに進め
られている。この不揮発性メモリセルは、強誘電体薄膜
の高速分極反転とその残留分極を利用する、高速書き換
えが可能な不揮発性メモリセルである。現在研究されて
いる強誘電体薄膜を備えた不揮発性メモリセルは、強誘
電体キャパシタの蓄積電荷量の変化を検出する方式と、
強誘電体の自発分極による半導体の抵抗変化を検出する
方式の２つに分類することができる。本発明における半
導体メモリセルは前者に属する。
【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性半導体メモリは、基本的には、
強誘電体キャパシタから成る不揮発性メモリセルに選択
トランジスタを付加した構造を有する。強誘電体キャパ
シタは、例えば、下部電極と上部電極、及びそれらの間
に挟まれた強誘電体薄膜から構成されている。このタイ
プの不揮発性メモリセルにおけるデータの書き込みや読
み出しは、図２１に示す強誘電体のＰ−Ｅヒステリシス
ループを応用して行われる。強誘電体薄膜に外部電界を
加えた後、外部電界を除いたとき、強誘電体薄膜は自発
分極を示す。そして、強誘電体薄膜の残留分極は、プラ
ス方向の外部電界が印加されたとき＋Ｐr、マイナス方
向の外部電界が印加されたとき−Ｐrとなる。ここで、
残留分極が＋Ｐrの状態（図２１の「Ｄ」参照）の場合
を”０”とし、残留分極が−Ｐrの状態（図２１の
「Ａ」参照）の場合を”１”とする。
検出する方式の不揮発性半導体メモリは、基本的には、
強誘電体キャパシタから成る不揮発性メモリセルに選択
トランジスタを付加した構造を有する。強誘電体キャパ
シタは、例えば、下部電極と上部電極、及びそれらの間
に挟まれた強誘電体薄膜から構成されている。このタイ
プの不揮発性メモリセルにおけるデータの書き込みや読
み出しは、図２１に示す強誘電体のＰ−Ｅヒステリシス
ループを応用して行われる。強誘電体薄膜に外部電界を
加えた後、外部電界を除いたとき、強誘電体薄膜は自発
分極を示す。そして、強誘電体薄膜の残留分極は、プラ
ス方向の外部電界が印加されたとき＋Ｐr、マイナス方
向の外部電界が印加されたとき−Ｐrとなる。ここで、
残留分極が＋Ｐrの状態（図２１の「Ｄ」参照）の場合
を”０”とし、残留分極が−Ｐrの状態（図２１の
「Ａ」参照）の場合を”１”とする。
【０００４】”１”あるいは”０”の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図２１の
「Ｃ」の状態となる。このとき、データが”０”であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが”１”であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが”０”の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが”
１”の場合には、強誘電体薄膜に分極反転が生じる。そ
の結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データ
が”０”のときでも”１”のときでも、強誘電体薄膜の
分極状態は図２１の「Ｄ」の状態となってしまう。それ
故、データが”１”の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ”１”を書き込む。
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図２１の
「Ｃ」の状態となる。このとき、データが”０”であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが”１”であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが”０”の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが”
１”の場合には、強誘電体薄膜に分極反転が生じる。そ
の結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データ
が”０”のときでも”１”のときでも、強誘電体薄膜の
分極状態は図２１の「Ｄ」の状態となってしまう。それ
故、データが”１”の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ”１”を書き込む。
【０００５】このような不揮発性メモリセルの一種が、
特開平２−１５４３８９号公報に開示されている。この
特許公開公報に開示された不揮発性メモリセルは、基本
的には、互いに直交する複数のストライプ電極と、それ
らの交差部分に形成された強誘電体薄膜から成る。
特開平２−１５４３８９号公報に開示されている。この
特許公開公報に開示された不揮発性メモリセルは、基本
的には、互いに直交する複数のストライプ電極と、それ
らの交差部分に形成された強誘電体薄膜から成る。
【０００６】
【発明が解決しようとする課題】このような構造の不揮
発性メモリセルは、セル面積が小さくなり、メモリ容量
が同一面積のＤＲＡＭと比較して約８倍になるという優
れた特徴を有するが、メモリセル間のリーク電界を低減
し、クロストークを防止し、データを選択したメモリセ
ルに確実に書き込み、読み出すために、１本のストライ
プ電極に対して２つずつスイッチを設ける必要がある。
然るに、このようなスイッチを設けた場合、メモリチッ
プ容積が大きくなる。そこで、特開平２−１５４３８９
号公報の第２１図〜第２５図に示されるように、ストラ
イプ電極の上下にドライブセル層を設けている。尚、係
るメモリセルの模式的な一部断面図を図２２の（Ａ）
に、また、セル構造の概念図を図２２の（Ｂ）に掲げ
る。しかしながら、このような構造は複雑であり、メモ
リセルの製造プロセスが非常に複雑になり、量産に適し
ているとは云い難い。
発性メモリセルは、セル面積が小さくなり、メモリ容量
が同一面積のＤＲＡＭと比較して約８倍になるという優
れた特徴を有するが、メモリセル間のリーク電界を低減
し、クロストークを防止し、データを選択したメモリセ
ルに確実に書き込み、読み出すために、１本のストライ
プ電極に対して２つずつスイッチを設ける必要がある。
然るに、このようなスイッチを設けた場合、メモリチッ
プ容積が大きくなる。そこで、特開平２−１５４３８９
号公報の第２１図〜第２５図に示されるように、ストラ
イプ電極の上下にドライブセル層を設けている。尚、係
るメモリセルの模式的な一部断面図を図２２の（Ａ）
に、また、セル構造の概念図を図２２の（Ｂ）に掲げ
る。しかしながら、このような構造は複雑であり、メモ
リセルの製造プロセスが非常に複雑になり、量産に適し
ているとは云い難い。
【０００７】従って、本発明の目的は、互いに直交する
ストライプ状に配列された帯状の電極の間に強誘電体薄
膜が挟まれているが、簡素な構造を有する半導体メモリ
及びその作製方法を提供することにある。更に、本発明
の目的は、互いに直交するストライプ状に配列された帯
状の電極の間に強誘電体薄膜が挟まれており、各電極に
スイッチとして機能するトランジスタ素子を供え、しか
も簡素な構造を有する半導体メモリ及びその作製方法を
提供することにある。
ストライプ状に配列された帯状の電極の間に強誘電体薄
膜が挟まれているが、簡素な構造を有する半導体メモリ
及びその作製方法を提供することにある。更に、本発明
の目的は、互いに直交するストライプ状に配列された帯
状の電極の間に強誘電体薄膜が挟まれており、各電極に
スイッチとして機能するトランジスタ素子を供え、しか
も簡素な構造を有する半導体メモリ及びその作製方法を
提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリは、（イ）ストライプ状に配
列された帯状の第１の電極と、（ロ）該第１の電極と略
直交する、ストライプ状に配列された帯状の第２の電極
と、（ハ）第１の電極と第２の電極が交差する部分に少
なくとも設けられた強誘電体薄膜、から構成された複数
の半導体メモリセルから成り、そして、これらの半導体
メモリセルは、第２の基板に張り合わされた第１の半導
体基板の内部に形成されていることを特徴とする。
めの本発明の半導体メモリは、（イ）ストライプ状に配
列された帯状の第１の電極と、（ロ）該第１の電極と略
直交する、ストライプ状に配列された帯状の第２の電極
と、（ハ）第１の電極と第２の電極が交差する部分に少
なくとも設けられた強誘電体薄膜、から構成された複数
の半導体メモリセルから成り、そして、これらの半導体
メモリセルは、第２の基板に張り合わされた第１の半導
体基板の内部に形成されていることを特徴とする。
【０００９】本発明の半導体メモリにおいては、第１の
半導体基板の表面側に、第１の電極のそれぞれに電気的
に接続された第１のトランジスタ素子、及び、第２の電
極のそれぞれに電気的に接続された第２のトランジスタ
素子が形成されていることが好ましい。トランジスタ素
子でデコーダを構成することもできる。この場合、第１
のトランジスタ素子は、一方が第１のコンタクトプラグ
を介して第１の電極に電気的に接続され、そして、他方
が第１の半導体基板の上方に形成された第１のデータ線
に電気的に接続されたソース・ドレイン領域と、第１の
半導体基板の上方に形成されたゲート電極から構成され
ており、第２のトランジスタ素子は、一方が第２のコン
タクトプラグを介して第２の電極に電気的に接続され、
そして、他方が第１の半導体基板の上方に形成された第
２のデータ線に電気的に接続されたソース・ドレイン領
域と、第１の半導体基板の上方に形成されたゲート電極
から構成されていることが望ましい。
半導体基板の表面側に、第１の電極のそれぞれに電気的
に接続された第１のトランジスタ素子、及び、第２の電
極のそれぞれに電気的に接続された第２のトランジスタ
素子が形成されていることが好ましい。トランジスタ素
子でデコーダを構成することもできる。この場合、第１
のトランジスタ素子は、一方が第１のコンタクトプラグ
を介して第１の電極に電気的に接続され、そして、他方
が第１の半導体基板の上方に形成された第１のデータ線
に電気的に接続されたソース・ドレイン領域と、第１の
半導体基板の上方に形成されたゲート電極から構成され
ており、第２のトランジスタ素子は、一方が第２のコン
タクトプラグを介して第２の電極に電気的に接続され、
そして、他方が第１の半導体基板の上方に形成された第
２のデータ線に電気的に接続されたソース・ドレイン領
域と、第１の半導体基板の上方に形成されたゲート電極
から構成されていることが望ましい。
【００１０】本発明の半導体メモリにおいては、強誘電
体薄膜は、ＰＺＴ系化合物、又は層状構造を有するＢｉ
系化合物から構成することができる。ＰＺＴ系化合物と
して、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰ
ｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛（ＰＺ
Ｔ）、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺ
Ｔ、あるいはＰＺＴにＮｂを添加した金属酸化物である
ＰＮＺＴを挙げることができる。また、層状構造を有す
るＢｉ系化合物として、ペロブスカイト型構造を有す
る、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、ＢａＢｉ
2Ｔａ2Ｏ9、ＳｒＢｉ4Ｔｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｓ
ｒＢｉ2ＴａXＮｂ2-XＯ9、ＰｂＢｉ2Ｔａ2Ｏ9等を例示
することができる。
体薄膜は、ＰＺＴ系化合物、又は層状構造を有するＢｉ
系化合物から構成することができる。ＰＺＴ系化合物と
して、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰ
ｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛（ＰＺ
Ｔ）、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺ
Ｔ、あるいはＰＺＴにＮｂを添加した金属酸化物である
ＰＮＺＴを挙げることができる。また、層状構造を有す
るＢｉ系化合物として、ペロブスカイト型構造を有す
る、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、ＢａＢｉ
2Ｔａ2Ｏ9、ＳｒＢｉ4Ｔｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｓ
ｒＢｉ2ＴａXＮｂ2-XＯ9、ＰｂＢｉ2Ｔａ2Ｏ9等を例示
することができる。
【００１１】第１の電極及び／又は第２の電極は、例え
ば、Ｐｔ、Ｐｄ、ＲｕＯ2、ＩｒＯ2、Ｐｔ／Ｔｉの積層
構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層
構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／Ｌ
ＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7から構成すること
が好ましいが、これらに限定されるものではない。尚、
第１の半導体基板と第２の基板の張り合わせ温度に耐え
得る材料から第１の電極及び第２の電極を構成すること
が好ましい。
ば、Ｐｔ、Ｐｄ、ＲｕＯ2、ＩｒＯ2、Ｐｔ／Ｔｉの積層
構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層
構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／Ｌ
ＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7から構成すること
が好ましいが、これらに限定されるものではない。尚、
第１の半導体基板と第２の基板の張り合わせ温度に耐え
得る材料から第１の電極及び第２の電極を構成すること
が好ましい。
【００１２】第１若しくは第２のコンタクトプラグは、
例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ等の高
融点金属から成る金属配線材料や、不純物をドーピング
したポリシリコンから構成することができる。
例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ等の高
融点金属から成る金属配線材料や、不純物をドーピング
したポリシリコンから構成することができる。
【００１３】本発明の半導体メモリの形態として、不揮
発性メモリ（所謂ＦＥＲＡＭ）若しくはＤＲＡＭを挙げ
ることができる。
発性メモリ（所謂ＦＥＲＡＭ）若しくはＤＲＡＭを挙げ
ることができる。
【００１４】上記の目的を達成するための本発明の第１
の態様に係る半導体メモリの作製方法は、（イ）第１の
半導体基板の表面に凹凸部を形成した後、全面に第１の
絶縁層を形成する工程と、（ロ）第１の半導体基板の表
面に形成された凸部の上方の第１の絶縁層上に、ストラ
イプ状に配列された帯状の第１の電極を形成する工程
と、（ハ）次の工程で形成する第２の電極と少なくとも
交差する該第１の電極の部分に、強誘電体薄膜を形成す
る工程と、（ニ）該強誘電体薄膜を介して、該第１の電
極と略直交する、ストライプ状に配列された帯状の第２
の電極を形成する工程と、（ホ）全面に第２の絶縁層を
形成する工程と、（ヘ）該第２の絶縁層を介して、第１
の半導体基板と第２の基板を張り合わせる工程、から成
ることを特徴とする。
の態様に係る半導体メモリの作製方法は、（イ）第１の
半導体基板の表面に凹凸部を形成した後、全面に第１の
絶縁層を形成する工程と、（ロ）第１の半導体基板の表
面に形成された凸部の上方の第１の絶縁層上に、ストラ
イプ状に配列された帯状の第１の電極を形成する工程
と、（ハ）次の工程で形成する第２の電極と少なくとも
交差する該第１の電極の部分に、強誘電体薄膜を形成す
る工程と、（ニ）該強誘電体薄膜を介して、該第１の電
極と略直交する、ストライプ状に配列された帯状の第２
の電極を形成する工程と、（ホ）全面に第２の絶縁層を
形成する工程と、（ヘ）該第２の絶縁層を介して、第１
の半導体基板と第２の基板を張り合わせる工程、から成
ることを特徴とする。
【００１５】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリの作製方法は、（イ）第１の
半導体基板の表面に凹凸部を形成した後、全面に第１の
絶縁層を形成する工程と、（ロ）第１の半導体基板の表
面に形成された凸部の上方の第１の絶縁層上に、ストラ
イプ状に配列された帯状の第１の電極を形成し、併せ
て、第１の電極のそれぞれから第１の半導体基板の表面
に達する第１のコンタクトプラグを形成する工程と、
（ハ）次の工程で形成する第２の電極と少なくとも交差
する該第１の電極の部分に、強誘電体薄膜を形成する工
程と、（ニ）該強誘電体薄膜を介して、該第１の電極と
略直交する、ストライプ状に配列された帯状の第２の電
極を形成し、併せて、第２の電極のそれぞれから第１の
半導体基板の表面に達する第２のコンタクトプラグを形
成する工程と、（ホ）全面に第２の絶縁層を形成する工
程と、（ヘ）該第２の絶縁層を介して、第１の半導体基
板と第２の基板を張り合わせる工程と、（ト）第１の半
導体基板の裏面から第１の半導体基板を研磨し、前記凹
部の底部を露出させる工程と、（チ）露出した第１の半
導体基板に、第１のコンタクトプラグと電気的に接続さ
れた第１のトランジスタ素子を形成し、併せて、第２の
コンタクトプラグと電気的に接続された第２のトランジ
スタ素子を形成する工程、から成ることを特徴とする。
の態様に係る半導体メモリの作製方法は、（イ）第１の
半導体基板の表面に凹凸部を形成した後、全面に第１の
絶縁層を形成する工程と、（ロ）第１の半導体基板の表
面に形成された凸部の上方の第１の絶縁層上に、ストラ
イプ状に配列された帯状の第１の電極を形成し、併せ
て、第１の電極のそれぞれから第１の半導体基板の表面
に達する第１のコンタクトプラグを形成する工程と、
（ハ）次の工程で形成する第２の電極と少なくとも交差
する該第１の電極の部分に、強誘電体薄膜を形成する工
程と、（ニ）該強誘電体薄膜を介して、該第１の電極と
略直交する、ストライプ状に配列された帯状の第２の電
極を形成し、併せて、第２の電極のそれぞれから第１の
半導体基板の表面に達する第２のコンタクトプラグを形
成する工程と、（ホ）全面に第２の絶縁層を形成する工
程と、（ヘ）該第２の絶縁層を介して、第１の半導体基
板と第２の基板を張り合わせる工程と、（ト）第１の半
導体基板の裏面から第１の半導体基板を研磨し、前記凹
部の底部を露出させる工程と、（チ）露出した第１の半
導体基板に、第１のコンタクトプラグと電気的に接続さ
れた第１のトランジスタ素子を形成し、併せて、第２の
コンタクトプラグと電気的に接続された第２のトランジ
スタ素子を形成する工程、から成ることを特徴とする。
【００１６】本発明の第１若しくは第２の態様に係る半
導体メモリの作製方法においては、ＰＺＴ系化合物、又
は層状構造を有するＢｉ系化合物から成る強誘電体薄膜
を、ＭＯＣＶＤ法、パルスレーザ堆積法又はスパッタ法
にて形成することができる。
導体メモリの作製方法においては、ＰＺＴ系化合物、又
は層状構造を有するＢｉ系化合物から成る強誘電体薄膜
を、ＭＯＣＶＤ法、パルスレーザ堆積法又はスパッタ法
にて形成することができる。
【００１７】
【作用】所謂ＳＯＩ技術を適用した本発明の半導体メモ
リにおける半導体メモリセルは、第２の基板に張り合わ
された第１の半導体基板の内部に形成されているので、
半導体メモリの断面構造を簡素化することができる。第
１の半導体基板の表面側に、スイッチ回路若しくはデコ
ーダを構成する第１のトランジスタ素子及び第２のトラ
ンジスタ素子を形成することで、半導体メモリの断面構
造を一層簡素化することができるだけでなく、積層化に
よるメモリチップの小型化を図ることができる。本発明
の半導体メモリの作製方法は、所謂ＳＯＩ技術を用いて
おり、第２の基板に張り合わされた第１の半導体基板の
内部に半導体メモリを形成することは、比較的容易であ
るし、半導体メモリの断面構造を簡素化することができ
る。また、第１の半導体基板の表面側に、スイッチ回路
若しくはデコーダを構成する第１のトランジスタ素子及
び第２のトランジスタ素子を、通常の半導体素子作製プ
ロセスを用いて容易に作製することができる。
リにおける半導体メモリセルは、第２の基板に張り合わ
された第１の半導体基板の内部に形成されているので、
半導体メモリの断面構造を簡素化することができる。第
１の半導体基板の表面側に、スイッチ回路若しくはデコ
ーダを構成する第１のトランジスタ素子及び第２のトラ
ンジスタ素子を形成することで、半導体メモリの断面構
造を一層簡素化することができるだけでなく、積層化に
よるメモリチップの小型化を図ることができる。本発明
の半導体メモリの作製方法は、所謂ＳＯＩ技術を用いて
おり、第２の基板に張り合わされた第１の半導体基板の
内部に半導体メモリを形成することは、比較的容易であ
るし、半導体メモリの断面構造を簡素化することができ
る。また、第１の半導体基板の表面側に、スイッチ回路
若しくはデコーダを構成する第１のトランジスタ素子及
び第２のトランジスタ素子を、通常の半導体素子作製プ
ロセスを用いて容易に作製することができる。
【００１８】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。
明を説明する。
【００１９】図１〜図４に、本発明の半導体メモリの一
実施例の模式的な一部断面図を示す。また、図４に半導
体メモリの一実施例のレイアウトの概要を模式的な平面
図で示す。更には、図５に、本発明の半導体メモリの一
実施例におけるトランジスタ素子の配線レイアウトの概
要を模式的な平面図で示す。
実施例の模式的な一部断面図を示す。また、図４に半導
体メモリの一実施例のレイアウトの概要を模式的な平面
図で示す。更には、図５に、本発明の半導体メモリの一
実施例におけるトランジスタ素子の配線レイアウトの概
要を模式的な平面図で示す。
【００２０】図４に示すように、半導体メモリの一実施
例における半導体メモリセルは、ストライプ状に配列さ
れた帯状の第１の電極（横方向の直線で示す）と、これ
らの第１の電極と略直交する、ストライプ状に配列され
た帯状の第２の電極（横方向の直線で示す）から成る。
ここで、略直交するとは、厳密に直交していなくともよ
いことを意味する。尚、半導体メモリセルの１つを、図
４に丸印を付して示した。本発明の半導体メモリには、
スイッチ機能を有する第１のトランジスタ素子及び第２
のトランジスタ素子が備えられていることが好ましい。
図４において、矩形で囲まれた部分は素子領域である。
また、黒丸は、第１の電極と第１のトランジスタ素子と
を電気的に接続する第１のコンタクトプラグ、及び第２
の電極と第２のトランジスタ素子とを電気的に接続する
第２のコンタクトプラグを示す。図２０に、第１又は第
２のトランジスタ素子の等価回路を示す。
例における半導体メモリセルは、ストライプ状に配列さ
れた帯状の第１の電極（横方向の直線で示す）と、これ
らの第１の電極と略直交する、ストライプ状に配列され
た帯状の第２の電極（横方向の直線で示す）から成る。
ここで、略直交するとは、厳密に直交していなくともよ
いことを意味する。尚、半導体メモリセルの１つを、図
４に丸印を付して示した。本発明の半導体メモリには、
スイッチ機能を有する第１のトランジスタ素子及び第２
のトランジスタ素子が備えられていることが好ましい。
図４において、矩形で囲まれた部分は素子領域である。
また、黒丸は、第１の電極と第１のトランジスタ素子と
を電気的に接続する第１のコンタクトプラグ、及び第２
の電極と第２のトランジスタ素子とを電気的に接続する
第２のコンタクトプラグを示す。図２０に、第１又は第
２のトランジスタ素子の等価回路を示す。
【００２１】図４のＡ−Ａにて示す部分の半導体メモリ
セルの模式的な断面図を、図１の（Ａ）に示す。また、
図４のＢ−Ｂにて示す部分の半導体メモリセルの模式的
な断面図を、図１の（Ｂ）に示す。半導体メモリにおけ
るこの部分の半導体メモリセルは、第１の電極２０と、
第２の電極４０と、第１の電極２０と第２の電極４０が
交差する部分に少なくとも設けられた強誘電体薄膜３０
から成り、第２の基板５４に張り合わされた第１の半導
体基板１０の内部に形成されている。実施例において
は、強誘電体薄膜３０は、第２の電極４０の上側を第２
の電極４０に沿って延びている。第１の半導体基板１０
と第１の電極２０の間には、第１の絶縁層１２が形成さ
れている。図１及び図２に示す半導体メモリの部分にお
いては、第１の電極２０の間は、絶縁層２２で充填され
ている。第１の電極２０、第２の電極４０及び絶縁層２
２の下には、第２の絶縁層５０が形成されている。第２
の絶縁層５０の下にはポリシリコン層５２が形成され、
第２の絶縁層５０、ポリシリコン層５２を介して、第１
の半導体基板１０と第２の基板５４とが張り合わされて
いる。第１の半導体基板１０の上には、層間絶縁層７０
が形成されている。
セルの模式的な断面図を、図１の（Ａ）に示す。また、
図４のＢ−Ｂにて示す部分の半導体メモリセルの模式的
な断面図を、図１の（Ｂ）に示す。半導体メモリにおけ
るこの部分の半導体メモリセルは、第１の電極２０と、
第２の電極４０と、第１の電極２０と第２の電極４０が
交差する部分に少なくとも設けられた強誘電体薄膜３０
から成り、第２の基板５４に張り合わされた第１の半導
体基板１０の内部に形成されている。実施例において
は、強誘電体薄膜３０は、第２の電極４０の上側を第２
の電極４０に沿って延びている。第１の半導体基板１０
と第１の電極２０の間には、第１の絶縁層１２が形成さ
れている。図１及び図２に示す半導体メモリの部分にお
いては、第１の電極２０の間は、絶縁層２２で充填され
ている。第１の電極２０、第２の電極４０及び絶縁層２
２の下には、第２の絶縁層５０が形成されている。第２
の絶縁層５０の下にはポリシリコン層５２が形成され、
第２の絶縁層５０、ポリシリコン層５２を介して、第１
の半導体基板１０と第２の基板５４とが張り合わされて
いる。第１の半導体基板１０の上には、層間絶縁層７０
が形成されている。
【００２２】図４のＣ−Ｃにて示す部分（第１のトラン
ジスタ素子の部分）の半導体メモリの模式的な断面図を
図２の（Ａ）に示す。また、図４のＣ’−Ｃ’にて示す
部分の半導体メモリの模式的な断面図を図２の（Ｂ）に
示す。半導体メモリのこの部分においては、第１の半導
体基板１０の表面側に、第１の電極２０のそれぞれに電
気的に接続された第１のトランジスタ素子が形成されて
いる。第１のトランジスタ素子は、ソース・ドレイン領
域６４Ａと、第１の半導体基板１０の上方に形成された
ゲート電極６２Ａから構成されている。ソース・ドレイ
ン領域６４Ａの一方は、第１のコンタクトプラグ１６を
介して第１の電極２０に電気的に接続されている。ま
た、ソース・ドレイン領域６４Ａの他方は、第１の半導
体基板１０の上方の層間絶縁層７０上に形成された第１
のデータ線７４Ａにコンタクトプラグ７２Ａを介して電
気的に接続されている。第１の半導体基板１０と第１の
電極２０の間には、第１の絶縁層１２が形成されてい
る。第１の電極２０及び絶縁層２２の下には、第２の絶
縁層５０が形成されている。第２の絶縁層５０の下には
ポリシリコン層５２が形成され、第２の絶縁層５０、ポ
リシリコン層５２を介して、第１の半導体基板１０と第
２の基板５４とが張り合わされている。
ジスタ素子の部分）の半導体メモリの模式的な断面図を
図２の（Ａ）に示す。また、図４のＣ’−Ｃ’にて示す
部分の半導体メモリの模式的な断面図を図２の（Ｂ）に
示す。半導体メモリのこの部分においては、第１の半導
体基板１０の表面側に、第１の電極２０のそれぞれに電
気的に接続された第１のトランジスタ素子が形成されて
いる。第１のトランジスタ素子は、ソース・ドレイン領
域６４Ａと、第１の半導体基板１０の上方に形成された
ゲート電極６２Ａから構成されている。ソース・ドレイ
ン領域６４Ａの一方は、第１のコンタクトプラグ１６を
介して第１の電極２０に電気的に接続されている。ま
た、ソース・ドレイン領域６４Ａの他方は、第１の半導
体基板１０の上方の層間絶縁層７０上に形成された第１
のデータ線７４Ａにコンタクトプラグ７２Ａを介して電
気的に接続されている。第１の半導体基板１０と第１の
電極２０の間には、第１の絶縁層１２が形成されてい
る。第１の電極２０及び絶縁層２２の下には、第２の絶
縁層５０が形成されている。第２の絶縁層５０の下には
ポリシリコン層５２が形成され、第２の絶縁層５０、ポ
リシリコン層５２を介して、第１の半導体基板１０と第
２の基板５４とが張り合わされている。
【００２３】図４のＤ−Ｄにて示す部分（第２のトラン
ジスタ素子の部分）の半導体メモリの模式的な断面図を
図３の（Ａ）に示す。また、図４のＤ’−Ｄ’にて示す
部分の半導体メモリの模式的な断面図を図３の（Ｂ）に
示す。半導体メモリのこの部分においては、第１の半導
体基板１０の表面側に、第２の電極４０のそれぞれに電
気的に接続された第２のトランジスタ素子が形成されて
いる。第２のトランジスタ素子は、ソース・ドレイン領
域６４Ｂと、第１の半導体基板１０の上方に形成された
ゲート電極６２Ｂから構成されている。ソース・ドレイ
ン領域６４Ｂの一方は、第２のコンタクトプラグ１６
Ａ，１６Ｂを介して第２の電極４０に電気的に接続され
ている。また、ソース・ドレイン領域６４Ａの他方は、
第１の半導体基板１０の上方の層間絶縁層７０上に形成
された第２のデータ線７４Ｂにコンタクトプラグ７２Ｂ
を介して電気的に接続されている。第１の半導体基板１
０と第２の電極４０の間には、第１の絶縁層１２、絶縁
層２２が形成されている。第２の電極４０と絶縁層２２
の間には、強誘電体薄膜３０が、第２の電極４０に沿っ
て延びている。第２の電極４０及び絶縁層２２の下に
は、第２の絶縁層５０が形成されている。第２の絶縁層
５０の下にはポリシリコン層５２が形成され、第２の絶
縁層５０、ポリシリコン層５２を介して、第１の半導体
基板１０と第２の基板５４とが張り合わされている。図
４に示した例では、第２のトランジスタ素子は、第１の
電極２０と第２の電極４０とこれらの電極に挟まれた強
誘電体薄膜３０の部分から成る強誘電体キャパシタから
成る半導体メモリセルの近傍の上方に形成されている。
従って、積層化によるメモリチップの小型化を図ること
ができる。
ジスタ素子の部分）の半導体メモリの模式的な断面図を
図３の（Ａ）に示す。また、図４のＤ’−Ｄ’にて示す
部分の半導体メモリの模式的な断面図を図３の（Ｂ）に
示す。半導体メモリのこの部分においては、第１の半導
体基板１０の表面側に、第２の電極４０のそれぞれに電
気的に接続された第２のトランジスタ素子が形成されて
いる。第２のトランジスタ素子は、ソース・ドレイン領
域６４Ｂと、第１の半導体基板１０の上方に形成された
ゲート電極６２Ｂから構成されている。ソース・ドレイ
ン領域６４Ｂの一方は、第２のコンタクトプラグ１６
Ａ，１６Ｂを介して第２の電極４０に電気的に接続され
ている。また、ソース・ドレイン領域６４Ａの他方は、
第１の半導体基板１０の上方の層間絶縁層７０上に形成
された第２のデータ線７４Ｂにコンタクトプラグ７２Ｂ
を介して電気的に接続されている。第１の半導体基板１
０と第２の電極４０の間には、第１の絶縁層１２、絶縁
層２２が形成されている。第２の電極４０と絶縁層２２
の間には、強誘電体薄膜３０が、第２の電極４０に沿っ
て延びている。第２の電極４０及び絶縁層２２の下に
は、第２の絶縁層５０が形成されている。第２の絶縁層
５０の下にはポリシリコン層５２が形成され、第２の絶
縁層５０、ポリシリコン層５２を介して、第１の半導体
基板１０と第２の基板５４とが張り合わされている。図
４に示した例では、第２のトランジスタ素子は、第１の
電極２０と第２の電極４０とこれらの電極に挟まれた強
誘電体薄膜３０の部分から成る強誘電体キャパシタから
成る半導体メモリセルの近傍の上方に形成されている。
従って、積層化によるメモリチップの小型化を図ること
ができる。
【００２４】図５に、第１若しくは第２のトランジスタ
素子の配線レイアウトの概要を模式的な平面図で示す。
尚、図を簡素化するために、各種絶縁層や強誘電体薄膜
の図示は省略した。図５において、矩形で囲まれた領域
は素子領域である。各トランジスタ素子に共通の第１又
は第２のデータ線７４Ａ，７４Ｂは、所定の電圧＋ＶD
若しくは−ＶD（例えば、＋５Ｖ若しくは−５Ｖ）の電
源（図示せず）に、周辺回路を介して接続されている。
また、選択線（ゲート電極）６２Ａ，６２Ｂは、所定の
電圧ＶGの電源（図示せず）に、周辺回路を介して接続
されている。これによって、任意の第１若しくは第２の
電極を選択することができる。
素子の配線レイアウトの概要を模式的な平面図で示す。
尚、図を簡素化するために、各種絶縁層や強誘電体薄膜
の図示は省略した。図５において、矩形で囲まれた領域
は素子領域である。各トランジスタ素子に共通の第１又
は第２のデータ線７４Ａ，７４Ｂは、所定の電圧＋ＶD
若しくは−ＶD（例えば、＋５Ｖ若しくは−５Ｖ）の電
源（図示せず）に、周辺回路を介して接続されている。
また、選択線（ゲート電極）６２Ａ，６２Ｂは、所定の
電圧ＶGの電源（図示せず）に、周辺回路を介して接続
されている。これによって、任意の第１若しくは第２の
電極を選択することができる。
【００２５】或る第１のトランジスタ素子の第１のデー
タ線７４Ａに電圧＋ＶDを印加し、或る第２のトランジ
スタ素子の第２のデータ線７４Ｂに電圧−ＶD又はＶSS
を印加し、かかる第１及び第２のトランジスタ素子をオ
ン状態にすることで、かかる第１のトランジスタ素子に
電気的に接続された第１の配線２０と、かかる第２のト
ランジスタ素子に電気的に接続された第２の配線４０と
が交差する部分の強誘電体薄膜３０に上から下に向かう
電界を印加することができる。これによって、かかる第
１の電極２０と、第２の電極４０と、これらの電極に挟
まれた強誘電体薄膜３０の部分から成る強誘電体キャパ
シタから成る半導体メモリセルにデータ”０”を書き込
むことができる。一方、或る第１のトランジスタ素子の
第１のデータ線７４Ａに電圧−ＶD又はＶSSを印加し、
或る第２のトランジスタ素子の第２のデータ線７４Ｂに
電圧＋ＶDを印加し、かかる第１及び第２のトランジス
タ素子をオン状態にすることで、かかる第１のトランジ
スタ素子に電気的に接続された第１の配線２０と、かか
る第２のトランジスタ素子に電気的に接続された第２の
配線４０とが交差する部分の強誘電体薄膜３０に下から
上に向かう電界を印加することができる。これによっ
て、かかる第１の電極２０と、第２の電極４０と、これ
らの電極に挟まれた強誘電体薄膜３０の部分から成る強
誘電体キャパシタから成る半導体メモリセルにデータ”
１”を書き込むことができる。
タ線７４Ａに電圧＋ＶDを印加し、或る第２のトランジ
スタ素子の第２のデータ線７４Ｂに電圧−ＶD又はＶSS
を印加し、かかる第１及び第２のトランジスタ素子をオ
ン状態にすることで、かかる第１のトランジスタ素子に
電気的に接続された第１の配線２０と、かかる第２のト
ランジスタ素子に電気的に接続された第２の配線４０と
が交差する部分の強誘電体薄膜３０に上から下に向かう
電界を印加することができる。これによって、かかる第
１の電極２０と、第２の電極４０と、これらの電極に挟
まれた強誘電体薄膜３０の部分から成る強誘電体キャパ
シタから成る半導体メモリセルにデータ”０”を書き込
むことができる。一方、或る第１のトランジスタ素子の
第１のデータ線７４Ａに電圧−ＶD又はＶSSを印加し、
或る第２のトランジスタ素子の第２のデータ線７４Ｂに
電圧＋ＶDを印加し、かかる第１及び第２のトランジス
タ素子をオン状態にすることで、かかる第１のトランジ
スタ素子に電気的に接続された第１の配線２０と、かか
る第２のトランジスタ素子に電気的に接続された第２の
配線４０とが交差する部分の強誘電体薄膜３０に下から
上に向かう電界を印加することができる。これによっ
て、かかる第１の電極２０と、第２の電極４０と、これ
らの電極に挟まれた強誘電体薄膜３０の部分から成る強
誘電体キャパシタから成る半導体メモリセルにデータ”
１”を書き込むことができる。
【００２６】”１”あるいは”０”の状態を判別するた
めに、第１のデータ線７４Ａに＋ＶDを印加し、第２の
データ線７４Ｂに−ＶD又はＶSSを印加する。これによ
って、強誘電体薄膜の分極は図２１の「Ｃ」の状態とな
る。このとき、データが”０”であれば、強誘電体薄膜
の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一
方、データが”１”であれば、強誘電体薄膜の分極状態
は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化す
る。データが”０”の場合には、強誘電体薄膜の分極反
転は生じない。一方、データが”１”の場合には、強誘
電体薄膜に分極反転が生じる。その結果、強誘電体薄膜
から構成されるキャパシタの蓄積電荷量に差が生じる。
この蓄積電荷を信号電流として検出すれば、データが”
０”であるか”１”であるかを判別することができる。
めに、第１のデータ線７４Ａに＋ＶDを印加し、第２の
データ線７４Ｂに−ＶD又はＶSSを印加する。これによ
って、強誘電体薄膜の分極は図２１の「Ｃ」の状態とな
る。このとき、データが”０”であれば、強誘電体薄膜
の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一
方、データが”１”であれば、強誘電体薄膜の分極状態
は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化す
る。データが”０”の場合には、強誘電体薄膜の分極反
転は生じない。一方、データが”１”の場合には、強誘
電体薄膜に分極反転が生じる。その結果、強誘電体薄膜
から構成されるキャパシタの蓄積電荷量に差が生じる。
この蓄積電荷を信号電流として検出すれば、データが”
０”であるか”１”であるかを判別することができる。
【００２７】本発明の第１の態様に係る半導体メモリの
作製方法と第２の態様に係る半導体メモリの作製方法の
工程は、重複しているので、以下、纏めて、図６〜図１
９を参照して、本発明の第１及び第２の態様に係る半導
体メモリの作製方法を説明する。尚、図６〜図８は、図
４のＡ−Ａで示す部分の模式的な断面図に相当し、図９
〜図１１は、図４のＢ−Ｂで示す部分の模式的な断面図
に相当し、図１２〜図１５は、図４のＣ−Ｃで示す部分
の模式的な断面図に相当し、図１６〜図１９は、図４の
Ｄ−Ｄで示す部分の模式的な断面図に相当する。
作製方法と第２の態様に係る半導体メモリの作製方法の
工程は、重複しているので、以下、纏めて、図６〜図１
９を参照して、本発明の第１及び第２の態様に係る半導
体メモリの作製方法を説明する。尚、図６〜図８は、図
４のＡ−Ａで示す部分の模式的な断面図に相当し、図９
〜図１１は、図４のＢ−Ｂで示す部分の模式的な断面図
に相当し、図１２〜図１５は、図４のＣ−Ｃで示す部分
の模式的な断面図に相当し、図１６〜図１９は、図４の
Ｄ−Ｄで示す部分の模式的な断面図に相当する。
【００２８】［工程−１００］先ず、シリコン半導体基
板から成る第１の半導体基板１０の表面に凹凸部を形成
する。凹凸部の高さは、例えば０．１μｍ程度であれば
よい。凹凸部の形成は、例えばＲＩＥ法にて行えばよ
い。その後、全面に第１の絶縁層１２を形成する。第１
の絶縁層１２は、例えば、ＳｉＯ2、ＳｉＮ，ＳｉＯ
Ｎ、ＳｉＯＦ等から成り、例えばＣＶＤ法にて形成する
ことができる（図６の（Ａ）、図９の（Ａ）参照）。
板から成る第１の半導体基板１０の表面に凹凸部を形成
する。凹凸部の高さは、例えば０．１μｍ程度であれば
よい。凹凸部の形成は、例えばＲＩＥ法にて行えばよ
い。その後、全面に第１の絶縁層１２を形成する。第１
の絶縁層１２は、例えば、ＳｉＯ2、ＳｉＮ，ＳｉＯ
Ｎ、ＳｉＯＦ等から成り、例えばＣＶＤ法にて形成する
ことができる（図６の（Ａ）、図９の（Ａ）参照）。
【００２９】［工程−１１０］次に、図４のＡ−Ａ及び
Ｂ−Ｂで示した領域に相当する、第１の半導体基板１０
の表面に形成された凸部の上方の第１の絶縁層１２上
に、ストライプ状に配列された帯状の第１の電極２０を
形成する。一方、図４のＣ−Ｃで示した領域に相当す
る、第１の半導体基板１０の表面に形成された凸部の上
方の第１の絶縁層１２上に、ストライプ状に配列された
帯状の第１の電極２０を形成し、併せて、第１の電極２
０のそれぞれから第１の半導体基板１０の表面に達する
第１のコンタクトプラグ１６を形成する。具体的には、
第１の絶縁層１２の所定の部分に開口部１４を例えばＲ
ＩＥ法にて形成した後、不純物をドーピングしたポリシ
リコンを開口部１４に埋め込み、第１のコンタクトプラ
グ１６を形成することができる（図１２の（Ａ）参
照）。尚、後に形成する第２のトランジスタ素子と第２
の電極を電気的に接続するための第２のコンタクトプラ
グの一部１６Ａを、第１の絶縁層１２に形成された開口
部１４Ａ内に、同様の方法で形成しておくことが好まし
い（図１６の（Ａ）参照）。
Ｂ−Ｂで示した領域に相当する、第１の半導体基板１０
の表面に形成された凸部の上方の第１の絶縁層１２上
に、ストライプ状に配列された帯状の第１の電極２０を
形成する。一方、図４のＣ−Ｃで示した領域に相当す
る、第１の半導体基板１０の表面に形成された凸部の上
方の第１の絶縁層１２上に、ストライプ状に配列された
帯状の第１の電極２０を形成し、併せて、第１の電極２
０のそれぞれから第１の半導体基板１０の表面に達する
第１のコンタクトプラグ１６を形成する。具体的には、
第１の絶縁層１２の所定の部分に開口部１４を例えばＲ
ＩＥ法にて形成した後、不純物をドーピングしたポリシ
リコンを開口部１４に埋め込み、第１のコンタクトプラ
グ１６を形成することができる（図１２の（Ａ）参
照）。尚、後に形成する第２のトランジスタ素子と第２
の電極を電気的に接続するための第２のコンタクトプラ
グの一部１６Ａを、第１の絶縁層１２に形成された開口
部１４Ａ内に、同様の方法で形成しておくことが好まし
い（図１６の（Ａ）参照）。
【００３０】その後、第１の電極２０を形成するため
に、例えばＰｔ（白金）をマグネトロンスパッタ法にて
第１の絶縁層１２上に成膜する。Ｐｔから成る第１の電
極２０の厚さを０．２μｍとした。ＲＦマグネトロンス
パッタ条件を以下に例示する。 アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 プロセスガス：Ａｒ／Ｏ2＝９０／１０ 圧力 ：０．７Ｐａ 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｍｍ／分
に、例えばＰｔ（白金）をマグネトロンスパッタ法にて
第１の絶縁層１２上に成膜する。Ｐｔから成る第１の電
極２０の厚さを０．２μｍとした。ＲＦマグネトロンス
パッタ条件を以下に例示する。 アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 プロセスガス：Ａｒ／Ｏ2＝９０／１０ 圧力 ：０．７Ｐａ 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｍｍ／分
【００３１】次いで、成膜されたＰｔを、例えばイオン
ミリング技術でパターニングして、ストライプ状に配列
された帯状の第１の電極２０を形成する（図６の
（Ｂ）、図９の（Ｂ）、図１２の（Ｂ）、図１６の
（Ｂ）参照）。尚、図１６の（Ｂ）に示すように、図４
のＤ−Ｄで示す領域においては、第１の電極２０を除去
する。図１２の（Ｂ）に示すように、第１の電極２０の
それぞれは、第１の半導体基板１０の表面に達する第１
のコンタクトプラグ１６と電気的に接続されている。
ミリング技術でパターニングして、ストライプ状に配列
された帯状の第１の電極２０を形成する（図６の
（Ｂ）、図９の（Ｂ）、図１２の（Ｂ）、図１６の
（Ｂ）参照）。尚、図１６の（Ｂ）に示すように、図４
のＤ−Ｄで示す領域においては、第１の電極２０を除去
する。図１２の（Ｂ）に示すように、第１の電極２０の
それぞれは、第１の半導体基板１０の表面に達する第１
のコンタクトプラグ１６と電気的に接続されている。
【００３２】その後、例えばＳｉＯ2から成る絶縁層２
２を全面にＣＶＤ法等で形成し、絶縁層２２を例えばエ
ッチバックし、第１の電極２０の間を絶縁層２２で充填
することが好ましい（図６の（Ｃ）、図９の（Ｃ）、図
１２の（Ｃ）、図１６の（Ｃ）参照）。
２を全面にＣＶＤ法等で形成し、絶縁層２２を例えばエ
ッチバックし、第１の電極２０の間を絶縁層２２で充填
することが好ましい（図６の（Ｃ）、図９の（Ｃ）、図
１２の（Ｃ）、図１６の（Ｃ）参照）。
【００３３】［工程−１２０］その後、次の工程で形成
される第２の電極と少なくとも交差する第１の電極２０
の部分に、強誘電体薄膜３０を形成する（図６の
（Ｄ）、図９の（Ｄ）、図１２の（Ｄ）、図１６の
（Ｄ）参照）。実施例においては、強誘電体薄膜３０は
ＰＺＴから成り、マグネトロンスパッタ法にて全面に成
膜する。成膜条件を以下に例示する。尚、Ｐｔから成る
第１の電極２０の上に形成されたＰＺＴは多結晶となる
が、その特性は実用上問題ない。尚、ターゲットをＰＬ
ＺＴに交換すれば、ＰＬＺＴから成る強誘電体薄膜３０
を形成することができる。 ターゲット ：ＰＺＴ プロセスガス ：Ａｒ／Ｏ2＝９０体積％／１０体
積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ 強誘電体薄膜の厚さ：０．３μｍ
される第２の電極と少なくとも交差する第１の電極２０
の部分に、強誘電体薄膜３０を形成する（図６の
（Ｄ）、図９の（Ｄ）、図１２の（Ｄ）、図１６の
（Ｄ）参照）。実施例においては、強誘電体薄膜３０は
ＰＺＴから成り、マグネトロンスパッタ法にて全面に成
膜する。成膜条件を以下に例示する。尚、Ｐｔから成る
第１の電極２０の上に形成されたＰＺＴは多結晶となる
が、その特性は実用上問題ない。尚、ターゲットをＰＬ
ＺＴに交換すれば、ＰＬＺＴから成る強誘電体薄膜３０
を形成することができる。 ターゲット ：ＰＺＴ プロセスガス ：Ａｒ／Ｏ2＝９０体積％／１０体
積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ 強誘電体薄膜の厚さ：０．３μｍ
【００３４】その後、後に形成する第２のトランジスタ
素子と第２の電極を電気的に接続するための第２のコン
タクトプラグ１６Ｂを形成するために、第２のコンタク
トプラグの一部１６Ａの上方の絶縁層２２及び強誘電体
薄膜３０に開口部１４Ｂを形成する（図１６の（Ｄ）参
照）。
素子と第２の電極を電気的に接続するための第２のコン
タクトプラグ１６Ｂを形成するために、第２のコンタク
トプラグの一部１６Ａの上方の絶縁層２２及び強誘電体
薄膜３０に開口部１４Ｂを形成する（図１６の（Ｄ）参
照）。
【００３５】［工程−１３０］次に、第２の電極４０を
形成するために、例えば［工程−１１０］と同様に、Ｐ
ｔ（白金）をＲＦマグネトロンスパッタ法にて強誘電体
薄膜３０上に成膜する（図７の（Ａ）、図１０の
（Ａ）、図１３の（Ａ）、図１７の（Ａ）参照）。Ｐｔ
から成る第２の電極４０の厚さを０．２μｍとした。Ｐ
ｔの成膜によって、開口部１４ＢはＰｔで埋め込まれ、
第２の電極のそれぞれから第１の半導体基板１０の表面
に達する第２のコンタクトプラグ１６Ａ，１６Ｂが形成
される（図１７の（Ａ）参照）。次いで、例えばイオン
ミリング技術でＰｔをパターニングして、強誘電体薄膜
３０を介して第１の電極２０と略直交する、ストライプ
状に配列された帯状の第２の電極４０を形成する。更
に、ＲＩＥ法で強誘電体薄膜３０をパターニングする。
あるいは又、第２の電極４０と強誘電体薄膜３０を同時
にスパッタエッチング法にてパターニングする。これに
よって、図７の（Ｂ）、図１０の（Ｂ）、図１３の
（Ｂ）及び図１７の（Ｂ）に示す構造を得ることができ
る。強誘電体薄膜３０は、第２の電極４０の下側を第２
の電極４０に沿って延びている。尚、図１３の（Ｂ）に
示すように、図４のＣ−Ｃで示す領域においては、第２
の電極４０及び強誘電体薄膜３０を除去する。第２の電
極４０のそれぞれは、第１の半導体基板１０の表面に達
する第２のコンタクトプラグ１６Ａ，１６Ｂと電気的に
接続されている。
形成するために、例えば［工程−１１０］と同様に、Ｐ
ｔ（白金）をＲＦマグネトロンスパッタ法にて強誘電体
薄膜３０上に成膜する（図７の（Ａ）、図１０の
（Ａ）、図１３の（Ａ）、図１７の（Ａ）参照）。Ｐｔ
から成る第２の電極４０の厚さを０．２μｍとした。Ｐ
ｔの成膜によって、開口部１４ＢはＰｔで埋め込まれ、
第２の電極のそれぞれから第１の半導体基板１０の表面
に達する第２のコンタクトプラグ１６Ａ，１６Ｂが形成
される（図１７の（Ａ）参照）。次いで、例えばイオン
ミリング技術でＰｔをパターニングして、強誘電体薄膜
３０を介して第１の電極２０と略直交する、ストライプ
状に配列された帯状の第２の電極４０を形成する。更
に、ＲＩＥ法で強誘電体薄膜３０をパターニングする。
あるいは又、第２の電極４０と強誘電体薄膜３０を同時
にスパッタエッチング法にてパターニングする。これに
よって、図７の（Ｂ）、図１０の（Ｂ）、図１３の
（Ｂ）及び図１７の（Ｂ）に示す構造を得ることができ
る。強誘電体薄膜３０は、第２の電極４０の下側を第２
の電極４０に沿って延びている。尚、図１３の（Ｂ）に
示すように、図４のＣ−Ｃで示す領域においては、第２
の電極４０及び強誘電体薄膜３０を除去する。第２の電
極４０のそれぞれは、第１の半導体基板１０の表面に達
する第２のコンタクトプラグ１６Ａ，１６Ｂと電気的に
接続されている。
【００３６】［工程−１４０］その後、全面に第２の絶
縁層５０を形成する。即ち、例えばＳｉＯ2から成る第
２の絶縁層５０を全面にＣＶＤ法にて形成する。その
後、例えば、化学的機械的研磨法（ＣＭＰ法）にて第２
の絶縁層５０の頂面を化学的及び機械的に研磨し、第２
の絶縁層５０を平坦化することが望ましい。あるいは
又、エッチバック法にて、第２の絶縁層５０の平坦化処
理を行ってもよい。その後、第２の絶縁層５０の上にポ
リシリコン層５２を、例えばＣＶＤ法で堆積させる（図
７の（Ｃ）、図１０の（Ｃ）、図１３の（Ｃ）、図１７
の（Ｃ）参照）。尚、ポリシリコン層５２は、次の工程
で基板を張り合わせるときの接着層としての機能を有す
る。
縁層５０を形成する。即ち、例えばＳｉＯ2から成る第
２の絶縁層５０を全面にＣＶＤ法にて形成する。その
後、例えば、化学的機械的研磨法（ＣＭＰ法）にて第２
の絶縁層５０の頂面を化学的及び機械的に研磨し、第２
の絶縁層５０を平坦化することが望ましい。あるいは
又、エッチバック法にて、第２の絶縁層５０の平坦化処
理を行ってもよい。その後、第２の絶縁層５０の上にポ
リシリコン層５２を、例えばＣＶＤ法で堆積させる（図
７の（Ｃ）、図１０の（Ｃ）、図１３の（Ｃ）、図１７
の（Ｃ）参照）。尚、ポリシリコン層５２は、次の工程
で基板を張り合わせるときの接着層としての機能を有す
る。
【００３７】［工程−１５０］次に、第２の絶縁層５０
を介して第１の半導体基板１０と第２の基板５４を張り
合わせる。即ち、例えばシリコン基板から成る第２の基
板５４と、ポリシリコン層５２とを圧着して、例えば８
５０〜９００゜Ｃに加熱する。この加熱処理によって、
第１の半導体基板１０と第２の基板５４は強固に張り合
わされる（図８の（Ａ）、図１１の（Ａ）、図１４の
（Ａ）、図１８の（Ａ）参照）。
を介して第１の半導体基板１０と第２の基板５４を張り
合わせる。即ち、例えばシリコン基板から成る第２の基
板５４と、ポリシリコン層５２とを圧着して、例えば８
５０〜９００゜Ｃに加熱する。この加熱処理によって、
第１の半導体基板１０と第２の基板５４は強固に張り合
わされる（図８の（Ａ）、図１１の（Ａ）、図１４の
（Ａ）、図１８の（Ａ）参照）。
【００３８】こうして、図４のＡ−Ａ及びＢ−Ｂに示し
た半導体メモリの領域に半導体メモリセルを実質的に作
製することができる。
た半導体メモリの領域に半導体メモリセルを実質的に作
製することができる。
【００３９】［工程−１６０］次に、第１の半導体基板
１０の裏面から第１の半導体基板１０を研磨し、凹部の
底部を露出させる。凹部内に形成されている第１の絶縁
層１２が研磨ストッパとなり、凹部の底部が露出した時
点で、第１の半導体基板１０の残りの部分（凸部に相当
する）の研磨はそれ以上進行しない。この状態で、第１
の半導体基板１０の研磨を中止する。こうして、図８の
（Ｂ）、図１１の（Ｂ）、図１４の（Ｂ）及び図１８の
（Ｂ）に示す構造を得ることができる。研磨後に残さ
れ、素子分離された第１の半導体基板１０は、第１のコ
ンタクトプラグ１６を介して第１の電極２０に接続され
ており、この第１の半導体基板１０の領域に第１のトラ
ンジスタ素子が形成される。あるいは又、素子分離され
た第１の半導体基板１０は、第２のコンタクトプラグ１
６Ａ，１６Ｂを介して第２の電極４０に接続されてお
り、この第１の半導体基板１０の領域に第２のトランジ
スタ素子が形成される。尚、凹部内に残存した第１の絶
縁層１２から素子分離領域が構成される。
１０の裏面から第１の半導体基板１０を研磨し、凹部の
底部を露出させる。凹部内に形成されている第１の絶縁
層１２が研磨ストッパとなり、凹部の底部が露出した時
点で、第１の半導体基板１０の残りの部分（凸部に相当
する）の研磨はそれ以上進行しない。この状態で、第１
の半導体基板１０の研磨を中止する。こうして、図８の
（Ｂ）、図１１の（Ｂ）、図１４の（Ｂ）及び図１８の
（Ｂ）に示す構造を得ることができる。研磨後に残さ
れ、素子分離された第１の半導体基板１０は、第１のコ
ンタクトプラグ１６を介して第１の電極２０に接続され
ており、この第１の半導体基板１０の領域に第１のトラ
ンジスタ素子が形成される。あるいは又、素子分離され
た第１の半導体基板１０は、第２のコンタクトプラグ１
６Ａ，１６Ｂを介して第２の電極４０に接続されてお
り、この第１の半導体基板１０の領域に第２のトランジ
スタ素子が形成される。尚、凹部内に残存した第１の絶
縁層１２から素子分離領域が構成される。
【００４０】その後、露出した第１の半導体基板１０
に、第１のコンタクトプラグと電気的に接続された第１
のトランジスタ素子を形成し、併せて、第２のコンタク
トプラグと電気的に接続された第２のトランジスタ素子
を形成する。具体的には、第１の半導体基板１０の表面
を酸化してゲート酸化膜６０を形成する。そして、ポリ
シリコン層を例えばＣＶＤ法にて全面に堆積させた後、
フォトリソグラフィ技術及びエッチング技術によってポ
リシリコン層をパターニングし（図５も参照）、ポリシ
リコンから成るゲート電極（選択線を兼ねている）６２
Ａ，６２Ｂを形成する。尚、このゲート電極６２Ａ，６
２Ｂは、ポリサイド構造から構成してもよいし、金属シ
リサイドから構成してもよい。次に、露出した第１の半
導体基板１０に、一方がコンタクトプラグ１６，１６
Ａ，１６Ｂと電気的に接続されたソース・ドレイン領域
６４Ａ，６４Ｂを形成する。即ち、露出した第１の半導
体基板１０に対して不純物イオンのイオン注入を行った
後、注入された不純物の活性化処理を行い、第１及び第
２のトランジスタ素子のソース・ドレイン領域６４Ａ，
６４Ｂ及びチャネル領域を形成する。このソース・ドレ
イン領域６４Ａ，６４Ｂの形成は周知の方法で行うこと
ができる。こうして、図１５及び図１９に示す構造を得
ることができる。
に、第１のコンタクトプラグと電気的に接続された第１
のトランジスタ素子を形成し、併せて、第２のコンタク
トプラグと電気的に接続された第２のトランジスタ素子
を形成する。具体的には、第１の半導体基板１０の表面
を酸化してゲート酸化膜６０を形成する。そして、ポリ
シリコン層を例えばＣＶＤ法にて全面に堆積させた後、
フォトリソグラフィ技術及びエッチング技術によってポ
リシリコン層をパターニングし（図５も参照）、ポリシ
リコンから成るゲート電極（選択線を兼ねている）６２
Ａ，６２Ｂを形成する。尚、このゲート電極６２Ａ，６
２Ｂは、ポリサイド構造から構成してもよいし、金属シ
リサイドから構成してもよい。次に、露出した第１の半
導体基板１０に、一方がコンタクトプラグ１６，１６
Ａ，１６Ｂと電気的に接続されたソース・ドレイン領域
６４Ａ，６４Ｂを形成する。即ち、露出した第１の半導
体基板１０に対して不純物イオンのイオン注入を行った
後、注入された不純物の活性化処理を行い、第１及び第
２のトランジスタ素子のソース・ドレイン領域６４Ａ，
６４Ｂ及びチャネル領域を形成する。このソース・ドレ
イン領域６４Ａ，６４Ｂの形成は周知の方法で行うこと
ができる。こうして、図１５及び図１９に示す構造を得
ることができる。
【００４１】その後、露出した第１の半導体基板１０の
上方に、他方のソース・ドレイン領域６４Ａ，６４Ｂに
電気的に接続された第１及び第２のデータ線７４Ａ，７
４Ｂを形成する。そのために、先ず、ＣＶＤ法にて全面
に例えばＳｉＯ2から成る層間絶縁層７０を堆積させ、
次いで、フォトリソグラフィ技術及びエッチング技術を
用いて、他方のソース・ドレイン領域６４Ａの上方の層
間絶縁層７０に開口部を形成する。その後、例えばアル
ミニウム系合金から成る金属配線材料層を、例えば高温
アルミニウムスパッタ法にて、層間絶縁層７０上に堆積
させる。併せて、アルミニウム系合金で開口部内を埋め
込み、コンタクトプラグ７２Ａ，７２Ｂを形成する。次
いで、フォトリソグラフィ技術及びエッチング技術を用
いて、アルミニウム系合金から成る金属配線材料層をパ
ターニングして、第１及び第２のデータ線７４Ａ，７４
Ｂを形成する（図５も参照）。こうして、図２の
（Ａ），（Ｂ）及び図３の（Ａ），（Ｂ）に示した構造
を有する半導体メモリを作製することができる。
上方に、他方のソース・ドレイン領域６４Ａ，６４Ｂに
電気的に接続された第１及び第２のデータ線７４Ａ，７
４Ｂを形成する。そのために、先ず、ＣＶＤ法にて全面
に例えばＳｉＯ2から成る層間絶縁層７０を堆積させ、
次いで、フォトリソグラフィ技術及びエッチング技術を
用いて、他方のソース・ドレイン領域６４Ａの上方の層
間絶縁層７０に開口部を形成する。その後、例えばアル
ミニウム系合金から成る金属配線材料層を、例えば高温
アルミニウムスパッタ法にて、層間絶縁層７０上に堆積
させる。併せて、アルミニウム系合金で開口部内を埋め
込み、コンタクトプラグ７２Ａ，７２Ｂを形成する。次
いで、フォトリソグラフィ技術及びエッチング技術を用
いて、アルミニウム系合金から成る金属配線材料層をパ
ターニングして、第１及び第２のデータ線７４Ａ，７４
Ｂを形成する（図５も参照）。こうして、図２の
（Ａ），（Ｂ）及び図３の（Ａ），（Ｂ）に示した構造
を有する半導体メモリを作製することができる。
【００４２】高温アルミニウムスパッタ法においては、
各開口部内を含む層間絶縁層７０上に、Ｔｉ層及びＴｉ
Ｎ層を例えばスパッタ法にて成膜した後、ＴｉＮ層上に
アルミニウム系合金（例えばＡｌ−１％Ｓｉ）から成る
金属配線材料層をスパッタ法にて形成する。Ｔｉ層、Ｔ
ｉＮ層及びアルミニウム系合金から成る金属配線材料層
の成膜条件を以下に例示する。尚、Ｔｉ層及びＴｉＮ層
を形成する理由は、オーミックな低コンタクト抵抗を得
ること、アルミニウム系合金から成る金属配線材料層に
よる第１の半導体基板１０の損傷発生の防止、アルミニ
ウム系合金の濡れ性改善のためである。 Ｔｉ層（厚さ：２０ｎｍ） プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ） プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し アルミニウム系合金層から成る配線層 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５ｋＷ 基板温度 ：４７５゜Ｃ
各開口部内を含む層間絶縁層７０上に、Ｔｉ層及びＴｉ
Ｎ層を例えばスパッタ法にて成膜した後、ＴｉＮ層上に
アルミニウム系合金（例えばＡｌ−１％Ｓｉ）から成る
金属配線材料層をスパッタ法にて形成する。Ｔｉ層、Ｔ
ｉＮ層及びアルミニウム系合金から成る金属配線材料層
の成膜条件を以下に例示する。尚、Ｔｉ層及びＴｉＮ層
を形成する理由は、オーミックな低コンタクト抵抗を得
ること、アルミニウム系合金から成る金属配線材料層に
よる第１の半導体基板１０の損傷発生の防止、アルミニ
ウム系合金の濡れ性改善のためである。 Ｔｉ層（厚さ：２０ｎｍ） プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ） プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し アルミニウム系合金層から成る配線層 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５ｋＷ 基板温度 ：４７５゜Ｃ
【００４３】尚、アルミニウム系合金から成る金属配線
材料層の成膜は所謂高温アルミニウムスパッタ法にて行
ったが、このような成膜方法に限定されるものではな
く、所謂高温リフロー法や高圧リフロー法にて行うこと
もできる。高温リフロー法においては、以下に例示する
条件でアルミニウム系合金から成る金属配線材料層を層
間絶縁層７０上に堆積させる。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基板加熱温度 ： １５０゜Ｃ
材料層の成膜は所謂高温アルミニウムスパッタ法にて行
ったが、このような成膜方法に限定されるものではな
く、所謂高温リフロー法や高圧リフロー法にて行うこと
もできる。高温リフロー法においては、以下に例示する
条件でアルミニウム系合金から成る金属配線材料層を層
間絶縁層７０上に堆積させる。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基板加熱温度 ： １５０゜Ｃ
【００４４】その後、第２の基板５４を約５００゜Ｃに
加熱する。これによって、層間絶縁層７０上に堆積した
アルミニウム系合金から成る金属配線材料層は流動状態
となり、開口部の内に流入し、開口部はアルミニウム系
合金で確実に埋め込まれ、コンタクトプラグ７２Ａ，７
２Ｂが形成される。一方、層間絶縁層７０の上にはアル
ミニウム系合金から成る金属配線材料層が形成される。
加熱条件を、例えば以下のとおりとすることができる。 加熱方式 ： 基板裏面ガス加熱 加熱温度 ： ５００゜Ｃ 加熱時間 ： ２分 プロセスガス ： Ａｒ＝１００sccm プロセスガス圧力： １．１×１０3Ｐａ
加熱する。これによって、層間絶縁層７０上に堆積した
アルミニウム系合金から成る金属配線材料層は流動状態
となり、開口部の内に流入し、開口部はアルミニウム系
合金で確実に埋め込まれ、コンタクトプラグ７２Ａ，７
２Ｂが形成される。一方、層間絶縁層７０の上にはアル
ミニウム系合金から成る金属配線材料層が形成される。
加熱条件を、例えば以下のとおりとすることができる。 加熱方式 ： 基板裏面ガス加熱 加熱温度 ： ５００゜Ｃ 加熱時間 ： ２分 プロセスガス ： Ａｒ＝１００sccm プロセスガス圧力： １．１×１０3Ｐａ
【００４５】ここで、基板裏面ガス加熱方式とは、第２
の基板５４の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと第２の
基板５４の裏面の間にプロセスガスを導入することによ
って第２の基板５４を含む全体を加熱する方式である。
加熱方式としては、この方式以外にもランプ加熱方式等
を用いることができる。
の基板５４の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと第２の
基板５４の裏面の間にプロセスガスを導入することによ
って第２の基板５４を含む全体を加熱する方式である。
加熱方式としては、この方式以外にもランプ加熱方式等
を用いることができる。
【００４６】尚、ＴｉＮ層及びＴｉ層の図示は省略し
た。そして、層間絶縁層７０の上の金属配線材料層、Ｔ
ｉＮ層、Ｔｉ層を選択的に除去してパターニングし、デ
ータ線７４Ａ，７４Ｂを形成する。尚、データ線７４
Ａ，７４Ｂを構成する材料は、アルミニウム系合金に限
定されず、適宜周知の配線材料（例えば、ポリシリコン
や銅、あるいはタングステン等の高融点金属材料とアル
ミニウム系合金の積層構造等）を用いることができる。
た。そして、層間絶縁層７０の上の金属配線材料層、Ｔ
ｉＮ層、Ｔｉ層を選択的に除去してパターニングし、デ
ータ線７４Ａ，７４Ｂを形成する。尚、データ線７４
Ａ，７４Ｂを構成する材料は、アルミニウム系合金に限
定されず、適宜周知の配線材料（例えば、ポリシリコン
や銅、あるいはタングステン等の高融点金属材料とアル
ミニウム系合金の積層構造等）を用いることができる。
【００４７】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこの実施例に限定されるものではな
い。
明したが、本発明はこの実施例に限定されるものではな
い。
【００４８】実施例においては、［工程−１１０］にお
いて、先ず、コンタクトプラグ１６を形成し、その後、
第１の配線２０を形成したが、その代わりに、予め、第
１の絶縁層１２に開口部１４を形成しておき、第１の配
線２０を成膜する際、かかる開口部１４を第１の配線を
構成する材料で埋め込むことにより、コンタクトプラグ
１６（あるいは又、コンタクトプラグ１６Ａ）を形成す
ることもできる。更には、［工程−１１０］において
は、コンタクトプラグ１６Ａを形成せず、［工程−１３
０］において、第１の半導体基板１０の表面に達する第
２のコンタクトプラグを形成することもできる。
いて、先ず、コンタクトプラグ１６を形成し、その後、
第１の配線２０を形成したが、その代わりに、予め、第
１の絶縁層１２に開口部１４を形成しておき、第１の配
線２０を成膜する際、かかる開口部１４を第１の配線を
構成する材料で埋め込むことにより、コンタクトプラグ
１６（あるいは又、コンタクトプラグ１６Ａ）を形成す
ることもできる。更には、［工程−１１０］において
は、コンタクトプラグ１６Ａを形成せず、［工程−１３
０］において、第１の半導体基板１０の表面に達する第
２のコンタクトプラグを形成することもできる。
【００４９】実施例においては、強誘電体薄膜３０及び
第２の配線４０を形成するために、第２の配線４０及び
強誘電体薄膜３０を順次パターニングしたが、その代わ
りに、第１の電極２０のパターニングを、強誘電体薄膜
３０を形成した後、強誘電体薄膜３０のパターニングに
続いて行ってもよい。この場合には、半導体メモリにお
いて、強誘電体薄膜３０は、第１の電極２０の下側に第
１の電極２０に沿って延びる。尚、第１の電極２０と第
２の電極４０が交差する部分にのみ、強誘電体薄膜３０
を設けてもよい。
第２の配線４０を形成するために、第２の配線４０及び
強誘電体薄膜３０を順次パターニングしたが、その代わ
りに、第１の電極２０のパターニングを、強誘電体薄膜
３０を形成した後、強誘電体薄膜３０のパターニングに
続いて行ってもよい。この場合には、半導体メモリにお
いて、強誘電体薄膜３０は、第１の電極２０の下側に第
１の電極２０に沿って延びる。尚、第１の電極２０と第
２の電極４０が交差する部分にのみ、強誘電体薄膜３０
を設けてもよい。
【００５０】実施例においては、マグネトロンスパッタ
法にてＰＺＴから成る強誘電体薄膜を形成したが、その
代わりに、ＰＺＴやＰＬＺＴをパルスレーザアブレーシ
ョン法（パルスレーザ堆積法）にて形成することもでき
る。この場合の成膜条件を以下に例示する。 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
法にてＰＺＴから成る強誘電体薄膜を形成したが、その
代わりに、ＰＺＴやＰＬＺＴをパルスレーザアブレーシ
ョン法（パルスレーザ堆積法）にて形成することもでき
る。この場合の成膜条件を以下に例示する。 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００５１】あるいは又、ＳｒＢｉ2Ｔａ2Ｏ9から成る
強誘電体薄膜をパルスレーザアブレーション法にて形成
することもできる。この場合の成膜条件を以下に例示す
る。 ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ 尚、ＳｒＢｉ2Ｔａ2Ｏ9の成膜後、８００゜Ｃ×１時
間、酸素雰囲気中でポストベーキングを行う。
強誘電体薄膜をパルスレーザアブレーション法にて形成
することもできる。この場合の成膜条件を以下に例示す
る。 ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ 尚、ＳｒＢｉ2Ｔａ2Ｏ9の成膜後、８００゜Ｃ×１時
間、酸素雰囲気中でポストベーキングを行う。
【００５２】あるいは又、ＭＯＣＶＤ法によって、Ｂｉ
系層状構造ペロブスカイト型の強誘電体材料から成る強
誘電体薄膜を成膜することもできる。例えばＳｒＢｉ2
Ｔａ2Ｏ9の成膜条件を以下に例示する。 ソース材料：Ｓｒ（Ｃ11Ｈ19Ｏ2）2 Ｂｉ（Ｃ6Ｈ5）3 Ｔａ（ＯＣ2Ｈ5）5 成膜温度 ：６５０〜７５０゜Ｃ 成膜圧力 ：２７〜４００Ｐａ 酸素濃度 ：５０％
系層状構造ペロブスカイト型の強誘電体材料から成る強
誘電体薄膜を成膜することもできる。例えばＳｒＢｉ2
Ｔａ2Ｏ9の成膜条件を以下に例示する。 ソース材料：Ｓｒ（Ｃ11Ｈ19Ｏ2）2 Ｂｉ（Ｃ6Ｈ5）3 Ｔａ（ＯＣ2Ｈ5）5 成膜温度 ：６５０〜７５０゜Ｃ 成膜圧力 ：２７〜４００Ｐａ 酸素濃度 ：５０％
【００５３】Ｐｔから成る第１の電極及び／又は第２の
電極をパルスレーザ堆積法によって成膜することも可能
である。パルスレーザ堆積法によるＰｔの成膜条件を、
以下に例示する。 パルスレーザ堆積法による成膜条件 ターゲット：Ｐｔ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００〜６００゜Ｃ
電極をパルスレーザ堆積法によって成膜することも可能
である。パルスレーザ堆積法によるＰｔの成膜条件を、
以下に例示する。 パルスレーザ堆積法による成膜条件 ターゲット：Ｐｔ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００〜６００゜Ｃ
【００５４】実施例１においては第１の電極２０及び第
２の電極４０をＰｔから構成したが、その代わりに、例
えばＬＳＣＯから構成することもできる。この場合のパ
ルスレーザアブレーション法による成膜条件を以下に例
示する。 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
２の電極４０をＰｔから構成したが、その代わりに、例
えばＬＳＣＯから構成することもできる。この場合のパ
ルスレーザアブレーション法による成膜条件を以下に例
示する。 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００５５】各種の絶縁層として、ＳｉＯ2等の代わり
に、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ−Ｓ
ｉＯ2）、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、Ｐｂ
ＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＳｉＯＮ、ＳｉＯＦ
あるいはＳｉ3Ｎ4等の公知の絶縁材料、あるいはこれら
の絶縁材料を積層したものを用いることができる。
に、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ−Ｓ
ｉＯ2）、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、Ｐｂ
ＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＳｉＯＮ、ＳｉＯＦ
あるいはＳｉ3Ｎ4等の公知の絶縁材料、あるいはこれら
の絶縁材料を積層したものを用いることができる。
【００５６】アルミニウム系合金として、例えば、純ア
ルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニ
ウム合金を挙げることができる。あるいは又、アルミニ
ウム系合金の代わりに、ポリシリコン、チタン、チタン
合金、銅、銅合金、タングステン、タングステン合金を
用いてデータ線７４Ａ，７４Ｂを形成することもでき
る。また、コンタクトプラグ１６，１６Ａ，１６Ｂを、
ＣＶＤ法等により形成される、Ｗ、ＴｉＷ、ＴｉＮＷ、
ＷＳｉ2、ＭｏＳｉ2等から構成することもできる。更に
は、第１及び第２のトランジスタ素子と第１及び第２の
データ線７４Ａ，７４Ｂを電気的に接続するために、コ
ンタクトプラグ７２Ａ，７２Ｂを、ＣＶＤ法等により形
成される、Ｗ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2
等から構成することもできる。
ルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニ
ウム合金を挙げることができる。あるいは又、アルミニ
ウム系合金の代わりに、ポリシリコン、チタン、チタン
合金、銅、銅合金、タングステン、タングステン合金を
用いてデータ線７４Ａ，７４Ｂを形成することもでき
る。また、コンタクトプラグ１６，１６Ａ，１６Ｂを、
ＣＶＤ法等により形成される、Ｗ、ＴｉＷ、ＴｉＮＷ、
ＷＳｉ2、ＭｏＳｉ2等から構成することもできる。更に
は、第１及び第２のトランジスタ素子と第１及び第２の
データ線７４Ａ，７４Ｂを電気的に接続するために、コ
ンタクトプラグ７２Ａ，７２Ｂを、ＣＶＤ法等により形
成される、Ｗ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2
等から構成することもできる。
【００５７】本発明の半導体メモリセルから、強誘電体
薄膜を用いた不揮発性メモリセル（は所謂ＦＥＲＡＭ）
のみならず、ＤＲＡＭを構成することもできる。この場
合には、強誘電体薄膜の分極のみを利用する。即ち、外
部電極による最大（飽和）分極Ｐmaxと外部電極が０の
場合の残留分極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧
に対して一定の比例関係を有する特性を利用する。強誘
電体薄膜の分極状態は、常に飽和分極（Ｐmax）と残留
分極（Ｐr）の間にあり、反転しない。データはリフレ
ッシュによって保持される。
薄膜を用いた不揮発性メモリセル（は所謂ＦＥＲＡＭ）
のみならず、ＤＲＡＭを構成することもできる。この場
合には、強誘電体薄膜の分極のみを利用する。即ち、外
部電極による最大（飽和）分極Ｐmaxと外部電極が０の
場合の残留分極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧
に対して一定の比例関係を有する特性を利用する。強誘
電体薄膜の分極状態は、常に飽和分極（Ｐmax）と残留
分極（Ｐr）の間にあり、反転しない。データはリフレ
ッシュによって保持される。
【００５８】
【発明の効果】本発明の半導体メモリにおいては、所謂
基板張り合わせＳＯＩ構造を有するので、従来のストラ
イプ電極構造を有するメモリセルと比較して、半導体メ
モリの断面構造を簡素化することができる。また、半導
体メモリセルが厚くなることを抑制することもできる。
第１の半導体基板の表面側に、スイッチ回路若しくはデ
コーダを構成する第１のトランジスタ素子及び第２のト
ランジスタ素子を形成することで、半導体メモリの断面
構造を一層簡素化することができるだけでなく、積層化
によるメモリチップの小型化を図ることができる。本発
明の半導体メモリの作製方法は、所謂ＳＯＩ技術を用い
ており、本発明の半導体メモリの作製は比較的容易であ
るし、半導体メモリの断面構造を簡素化することができ
る。また、第１の半導体基板の表面側に、スイッチ回路
若しくはデコーダを構成する第１のトランジスタ素子及
び第２のトランジスタ素子を、通常の半導体素子作製プ
ロセスを用いて容易に作製することができる。更には、
ＳＯＩ構造を有するので、拡散容量が小さくなり、半導
体メモリセルの動作速度が早くなる。
基板張り合わせＳＯＩ構造を有するので、従来のストラ
イプ電極構造を有するメモリセルと比較して、半導体メ
モリの断面構造を簡素化することができる。また、半導
体メモリセルが厚くなることを抑制することもできる。
第１の半導体基板の表面側に、スイッチ回路若しくはデ
コーダを構成する第１のトランジスタ素子及び第２のト
ランジスタ素子を形成することで、半導体メモリの断面
構造を一層簡素化することができるだけでなく、積層化
によるメモリチップの小型化を図ることができる。本発
明の半導体メモリの作製方法は、所謂ＳＯＩ技術を用い
ており、本発明の半導体メモリの作製は比較的容易であ
るし、半導体メモリの断面構造を簡素化することができ
る。また、第１の半導体基板の表面側に、スイッチ回路
若しくはデコーダを構成する第１のトランジスタ素子及
び第２のトランジスタ素子を、通常の半導体素子作製プ
ロセスを用いて容易に作製することができる。更には、
ＳＯＩ構造を有するので、拡散容量が小さくなり、半導
体メモリセルの動作速度が早くなる。
【図１】実施例の半導体メモリにおける半導体メモリセ
ルの模式的な一部断面図である。
ルの模式的な一部断面図である。
【図２】実施例の半導体メモリにおける第１のトランジ
スタ素子の模式的な一部断面図である。
スタ素子の模式的な一部断面図である。
【図３】実施例の半導体メモリにおける第２のトランジ
スタ素子の模式的な一部断面図である。
スタ素子の模式的な一部断面図である。
【図４】実施例の半導体メモリのレイアウトの概要を示
す模式的な平面図である。
す模式的な平面図である。
【図５】実施例の半導体メモリの一例におけるトランジ
スタ素子の配線レイアウトの概要を示す模式的な平面図
である。
スタ素子の配線レイアウトの概要を示す模式的な平面図
である。
【図６】本発明の半導体メモリの作製方法において、図
４のＡ−Ａに沿った半導体メモリの部分を作製するため
の各工程における第１の半導体基板等の模式的な一部断
面図である。
４のＡ−Ａに沿った半導体メモリの部分を作製するため
の各工程における第１の半導体基板等の模式的な一部断
面図である。
【図７】図６に引き続き、本発明の半導体メモリの作製
方法において、図４のＡ−Ａに沿った半導体メモリの部
分を作製するための各工程における第１の半導体基板等
の模式的な一部断面図である。
方法において、図４のＡ−Ａに沿った半導体メモリの部
分を作製するための各工程における第１の半導体基板等
の模式的な一部断面図である。
【図８】図７に引き続き、本発明の半導体メモリの作製
方法において、図４のＡ−Ａに沿った半導体メモリの部
分を作製するための各工程における第１の半導体基板等
の模式的な一部断面図である。
方法において、図４のＡ−Ａに沿った半導体メモリの部
分を作製するための各工程における第１の半導体基板等
の模式的な一部断面図である。
【図９】本発明の半導体メモリの作製方法において、図
４のＢ−Ｂに沿った半導体メモリの部分を作製するため
の各工程における第１の半導体基板等の模式的な一部断
面図である。
４のＢ−Ｂに沿った半導体メモリの部分を作製するため
の各工程における第１の半導体基板等の模式的な一部断
面図である。
【図１０】図９に引き続き、本発明の半導体メモリの作
製方法において、図４のＢ−Ｂに沿った半導体メモリの
部分を作製するための各工程における第１の半導体基板
等の模式的な一部断面図である。
製方法において、図４のＢ−Ｂに沿った半導体メモリの
部分を作製するための各工程における第１の半導体基板
等の模式的な一部断面図である。
【図１１】図１０に引き続き、本発明の半導体メモリの
作製方法において、図４のＢ−Ｂに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
作製方法において、図４のＢ−Ｂに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
【図１２】本発明の半導体メモリの作製方法において、
図４のＣ−Ｃに沿った半導体メモリの部分を作製するた
めの各工程における第１の半導体基板等の模式的な一部
断面図である。
図４のＣ−Ｃに沿った半導体メモリの部分を作製するた
めの各工程における第１の半導体基板等の模式的な一部
断面図である。
【図１３】図１２に引き続き、本発明の半導体メモリの
作製方法において、図４のＣ−Ｃに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
作製方法において、図４のＣ−Ｃに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
【図１４】図１３に引き続き、本発明の半導体メモリの
作製方法において、図４のＣ−Ｃに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
作製方法において、図４のＣ−Ｃに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
【図１５】図１４に引き続き、本発明の半導体メモリの
作製方法において、図４のＣ−Ｃに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
作製方法において、図４のＣ−Ｃに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
【図１６】本発明の半導体メモリの作製方法において、
図４のＤ−Ｄに沿った半導体メモリの部分を作製するた
めの各工程における第１の半導体基板等の模式的な一部
断面図である。
図４のＤ−Ｄに沿った半導体メモリの部分を作製するた
めの各工程における第１の半導体基板等の模式的な一部
断面図である。
【図１７】図１６に引き続き、本発明の半導体メモリの
作製方法において、図４のＤ−Ｄに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
作製方法において、図４のＤ−Ｄに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
【図１８】図１７に引き続き、本発明の半導体メモリの
作製方法において、図４のＤ−Ｄに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
作製方法において、図４のＤ−Ｄに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
【図１９】図１８に引き続き、本発明の半導体メモリの
作製方法において、図４のＤ−Ｄに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
作製方法において、図４のＤ−Ｄに沿った半導体メモリ
の部分を作製するための各工程における第１の半導体基
板等の模式的な一部断面図である。
【図２０】第１又は第２のトランジスタ素子の等価回路
を示す図である。
を示す図である。
【図２１】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
る。
【図２２】従来の技術におけるＦＥＲＡＭの模式的な一
部断面図、及びセル構造の概念図である。
部断面図、及びセル構造の概念図である。
１０ 第１の半導体基板 １２ 第１の絶縁層 １４，１４Ａ，１４Ｂ 開口部 １６ 第１のコンタクトプラグ １６Ａ，１６Ｂ 第２のコンタクトプラグ ２０ 第１の電極 ２２ 絶縁層 ３０ 強誘電体薄膜 ４０ 第２の電極 ５０ 第２の絶縁層 ５２ ポリシリコン層 ５４ 第２の基板 ６０ ゲート酸化膜 ６２Ａ，６２Ｂ ゲート電極 ６４Ａ，６４Ｂ ソース・ドレイン領域 ７０ 層間絶縁層 ７２Ａ，７２Ｂ コンタクトプラグ ７４Ａ，７４Ｂ データ線
Claims (8)
- 【請求項１】（イ）ストライプ状に配列された帯状の第
１の電極と、 （ロ）該第１の電極と略直交する、ストライプ状に配列
された帯状の第２の電極と、 （ハ）第１の電極と第２の電極が交差する部分に少なく
とも設けられた強誘電体薄膜、から構成された複数の半
導体メモリセルから成り、 該半導体メモリセルは、第２の基板に張り合わされた第
１の半導体基板の内部に形成されていることを特徴とす
る半導体メモリ。 - 【請求項２】第１の半導体基板の表面側には、第１の電
極のそれぞれに電気的に接続された第１のトランジスタ
素子、及び、第２の電極のそれぞれに電気的に接続され
た第２のトランジスタ素子が形成されていることを特徴
とする請求項１に記載の半導体メモリ。 - 【請求項３】第１のトランジスタ素子は、一方が第１の
コンタクトプラグを介して第１の電極に電気的に接続さ
れ、そして、他方が第１の半導体基板の上方に形成され
た第１のデータ線に電気的に接続されたソース・ドレイ
ン領域と、第１の半導体基板の上方に形成されたゲート
電極から構成されており、 第２のトランジスタ素子は、一方が第２のコンタクトプ
ラグを介して第２の電極に電気的に接続され、そして、
他方が第１の半導体基板の上方に形成された第２のデー
タ線に電気的に接続されたソース・ドレイン領域と、第
１の半導体基板の上方に形成されたゲート電極から構成
されていることを特徴とする請求項２に記載の半導体メ
モリ。 - 【請求項４】強誘電体薄膜は、ＰＺＴ系化合物、又は層
状構造を有するＢｉ系化合物から成ることを特徴とする
請求項１乃至請求項３のいずれか１項に記載の半導体メ
モリ。 - 【請求項５】（イ）第１の半導体基板の表面に凹凸部を
形成した後、全面に第１の絶縁層を形成する工程と、 （ロ）第１の半導体基板の表面に形成された凸部の上方
の第１の絶縁層上に、ストライプ状に配列された帯状の
第１の電極を形成する工程と、 （ハ）次の工程で形成する第２の電極と少なくとも交差
する該第１の電極の部分に、強誘電体薄膜を形成する工
程と、 （ニ）該強誘電体薄膜を介して、該第１の電極と略直交
する、ストライプ状に配列された帯状の第２の電極を形
成する工程と、 （ホ）全面に第２の絶縁層を形成する工程と、 （ヘ）該第２の絶縁層を介して、第１の半導体基板と第
２の基板を張り合わせる工程、から成ることを特徴とす
る半導体メモリの作製方法。 - 【請求項６】ＰＺＴ系化合物、又は層状構造を有するＢ
ｉ系化合物から成る強誘電体薄膜を、ＭＯＣＶＤ法、パ
ルスレーザ堆積法又はスパッタ法にて形成することを特
徴とする請求項５に記載の半導体メモリの作製方法。 - 【請求項７】（イ）第１の半導体基板の表面に凹凸部を
形成した後、全面に第１の絶縁層を形成する工程と、 （ロ）第１の半導体基板の表面に形成された凸部の上方
の第１の絶縁層上に、ストライプ状に配列された帯状の
第１の電極を形成し、併せて、第１の電極のそれぞれか
ら第１の半導体基板の表面に達する第１のコンタクトプ
ラグを形成する工程と、 （ハ）次の工程で形成する第２の電極と少なくとも交差
する該第１の電極の部分に、強誘電体薄膜を形成する工
程と、 （ニ）該強誘電体薄膜を介して、該第１の電極と略直交
する、ストライプ状に配列された帯状の第２の電極を形
成し、併せて、第２の電極のそれぞれから第１の半導体
基板の表面に達する第２のコンタクトプラグを形成する
工程と、 （ホ）全面に第２の絶縁層を形成する工程と、 （ヘ）該第２の絶縁層を介して、第１の半導体基板と第
２の基板を張り合わせる工程と、 （ト）第１の半導体基板の裏面から第１の半導体基板を
研磨し、前記凹部の底部を露出させる工程と、 （チ）露出した第１の半導体基板に、第１のコンタクト
プラグと電気的に接続された第１のトランジスタ素子を
形成し、併せて、第２のコンタクトプラグと電気的に接
続された第２のトランジスタ素子を形成する工程、から
成ることを特徴とする半導体メモリの作製方法。 - 【請求項８】ＰＺＴ系化合物、又は層状構造を有するＢ
ｉ系化合物から成る強誘電体薄膜を、ＭＯＣＶＤ法、パ
ルスレーザ堆積法又はスパッタ法にて形成することを特
徴とする請求項７に記載の半導体メモリの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08324295A JP3480110B2 (ja) | 1995-03-15 | 1995-03-15 | 半導体メモリ及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08324295A JP3480110B2 (ja) | 1995-03-15 | 1995-03-15 | 半導体メモリ及びその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255879A true JPH08255879A (ja) | 1996-10-01 |
| JP3480110B2 JP3480110B2 (ja) | 2003-12-15 |
Family
ID=13796866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08324295A Expired - Fee Related JP3480110B2 (ja) | 1995-03-15 | 1995-03-15 | 半導体メモリ及びその作製方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3480110B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002017403A1 (fr) * | 2000-08-22 | 2002-02-28 | Seiko Epson Corporation | Reseau de cellules memoire a condensateur ferroelectrique, son procede de fabrication, et dispositif a memoire ferroelectrique |
| WO2002023635A1 (fr) * | 2000-09-18 | 2002-03-21 | Seiko Epson Corporation | Dispositif memoire ferroelectrique et son procede de fabrication, ainsi que dispositif hybride |
| US6441414B1 (en) * | 1998-10-13 | 2002-08-27 | Symetrix Corporation | Ferroelectric field effect transistor, memory utilizing same, and method of operating same |
| US6690598B2 (en) | 2000-07-07 | 2004-02-10 | Seiko Epson Corporation | Ferroelectric memory device and method of manufacturing the same |
-
1995
- 1995-03-15 JP JP08324295A patent/JP3480110B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6791863B2 (en) | 2000-07-07 | 2004-09-14 | Seiko Epson Corporation | Ferroelectric memory device and method of manufacturing the same |
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| EP1263049A1 (en) * | 2000-08-22 | 2002-12-04 | Seiko Epson Corporation | Memory cell array with ferroelectric capacitor, method for manufacturing the same, and ferroelectric memory device |
| US6617627B2 (en) | 2000-08-22 | 2003-09-09 | Seiko Epson Corporation | Memory cell array having ferroelectric capacitors, method of fabricating the same, and ferroelectric memory device. |
| US6913937B2 (en) | 2000-08-22 | 2005-07-05 | Seiko Epson Corporation | Memory cell array having ferroelectric capacity, method of manufacturing the same and ferroelectric memory device |
| EP1263049A4 (en) * | 2000-08-22 | 2005-08-31 | Seiko Epson Corp | FERROELECTRIC CAPACITOR MEMORY CELL ARRAY, METHOD FOR MANUFACTURING THE SAME, AND FERROELECTRIC MEMORY DEVICE |
| WO2002023635A1 (fr) * | 2000-09-18 | 2002-03-21 | Seiko Epson Corporation | Dispositif memoire ferroelectrique et son procede de fabrication, ainsi que dispositif hybride |
| US6727536B2 (en) | 2000-09-18 | 2004-04-27 | Seiko Epson Corporation | Ferroelectric memory device |
| US7169621B2 (en) | 2000-09-18 | 2007-01-30 | Seiko Epson Corporation | Ferroelectric memory device |
| CN100352039C (zh) * | 2000-09-18 | 2007-11-28 | 精工爱普生株式会社 | 强电介质存储装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3480110B2 (ja) | 2003-12-15 |
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