WO2001073945A1 - Dispositif de commande de gain - Google Patents

Dispositif de commande de gain Download PDF

Info

Publication number
WO2001073945A1
WO2001073945A1 PCT/JP2001/002728 JP0102728W WO0173945A1 WO 2001073945 A1 WO2001073945 A1 WO 2001073945A1 JP 0102728 W JP0102728 W JP 0102728W WO 0173945 A1 WO0173945 A1 WO 0173945A1
Authority
WO
WIPO (PCT)
Prior art keywords
convergence coefficient
average value
value
received signal
control voltage
Prior art date
Application number
PCT/JP2001/002728
Other languages
English (en)
French (fr)
Inventor
Kuniyuki Kajita
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to KR1020017015342A priority Critical patent/KR20020016810A/ko
Priority to AU44654/01A priority patent/AU4465401A/en
Priority to EP20010917682 priority patent/EP1184975A1/en
Publication of WO2001073945A1 publication Critical patent/WO2001073945A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/005—Control of transmission; Equalising
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
    • H03M1/183—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter
    • H03M1/185—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter the determination of the range being based on more than one digital output value, e.g. on a running average, a power estimation or the rate of change
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/001—Digital control of analog signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices

Definitions

  • the present invention relates to a gain control device and a gain control method in CDMA (Code Division Multiple Access) mobile communication.
  • CDMA Code Division Multiple Access
  • AGC Automatic Gain Control
  • This automatic gain control feedback-controls the gain of an amplifier installed before the A / D converter so that the power level of the input signal of the A / D converter converges to a preset convergence target value.
  • This convergence target value is predetermined according to the characteristics of the AD converter, and the gain of the amplifier is controlled so that the power level of the input signal of the A / D converter is kept close to the convergence target value.
  • a / D conversion can be performed with high accuracy.
  • a conventional gain controller that performs AGC monitors the received signal level, calculates the control voltage based on the difference (difference value) between the monitored received signal level and its target value, and calculates the calculated control voltage.
  • the feedback control of the gain of the amplifier is performed according to the following equation.
  • the control voltage for controlling the gain of the amplifier is obtained by multiplying the logarithm of the difference value by a predetermined convergence coefficient, and further adding the multiplication result to the control voltage at the time of the previous control. This convergence coefficient is multiplied to converge the power level of the output signal to the target value, and takes a value of 0 or more and less than 1.
  • the convergence coefficient is set to 0 or more and less than 1, shadowing at tunnel exits, building shadows, etc. is reduced. If the reception level of the received signal fluctuates significantly due to high-speed fading or frequency switching in Compressed Mode, it is necessary to rapidly approach the reception level to the target value. It takes a long time to approach, and during that time, A / D conversion cannot be performed with high accuracy, which causes a problem that the call state deteriorates.
  • This problem can be solved by setting the convergence coefficient to 1 or more when the reception level of the received signal fluctuates greatly, but in such a case, the power level of the output signal diverges or oscillates. There is a problem that the target value is not converged. Disclosure of the invention
  • An object of the present invention is to provide a gain control device capable of quickly converging to a convergence target value without diverging and oscillating a reception level of a digitally converted reception signal.
  • the present inventor has found that even when the reception level fluctuates greatly due to fading or the like, the monitored reception level is reflected only in the calculation of the difference between the output signal of the AD converter and its target value, and is reflected in the convergence coefficient.
  • the present invention has been made by paying attention to such facts.
  • an object of the present invention is to appropriately select a convergence coefficient suitable for rapidly converging an input signal of an AD converter to a convergence target value from among a plurality of convergence coefficients based on a reception level of a monitored reception signal. This is achieved by selecting a control voltage using the difference value between the output signal of the AD converter and its target value and the selected convergence coefficient.
  • the gain control device calculates a control voltage based on the logarithm of the difference between the output signal of the AD converter and its target value (monitoring result of the reception level), and according to the calculated control voltage. Controls the gain of the amplifier.
  • the control voltage for controlling the gain of the amplifier is obtained by multiplying the logarithm of the difference value by a convergence coefficient determined based on the reception level, and further multiplying the multiplication result by the previous control. Is calculated by converting the gain factor obtained by adding the control voltages to the order of the voltage using a predetermined conversion formula. This convergence coefficient is multiplied to converge the power level of the output signal to the target value, and is determined by performing a predetermined threshold value determination.
  • FIG. 1 is a block diagram showing a configuration of a gain control device according to Embodiment 1 of the present invention
  • FIG. 2 is a block diagram showing a configuration of an average value calculator provided in the gain control device according to the first embodiment of the present invention
  • FIG. 3 is a block diagram showing a configuration of an average value calculator provided in the gain control device according to the first embodiment of the present invention
  • FIG. 4 is a block diagram illustrating a configuration of an average value calculator provided in the gain control device according to the first embodiment of the present invention
  • FIG. 5 is a block diagram showing a configuration of an average value calculator provided in the gain control device according to the first embodiment of the present invention
  • FIG. 6 is a block diagram showing a configuration of a gain control device according to Embodiment 2 of the present invention.
  • FIG. 5 is a block diagram showing a configuration of a gain control device according to Embodiment 3 of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a gain control device according to Embodiment 1 of the present invention.
  • the gain control device 01 AD converter 102, average value calculator 103, convergence coefficient determiner 104, logarithmic calculator 105, gain coefficient determiner 106, gain Z voltage A converter 107 and a DA converter 108 are provided.
  • the convergence coefficient determiner 104 includes a comparison circuit 104-A and a convergence coefficient selection circuit 104-B.
  • the gain coefficient determiner 106 determines the difference It comprises a value calculator 106, a multiplier 106 -B, an adder 106 -C, and a delay unit 106 -D.
  • This gain control device controls the gain control amplifier 101 by calculating a control voltage for each symbol of the received signal.
  • a gain control amplifier (hereinafter, referred to as “GCA”) 101 amplifies a received signal based on a control voltage output from a DA converter 108 described later.
  • the A / D converter 102 converts the received signal amplified in the GCA 101 into a digital signal and outputs the digital signal to the average value calculator 103.
  • the average value calculator 103 calculates an average value of, for example, 0.5 symbols of the digital signal output from the AD converter 102 and outputs the calculated average value to the convergence coefficient determiner 104. Output to the provided comparator circuit 104-A and logarithmic arithmetic unit 105.
  • a threshold value A1 and a threshold value A2 are set in the comparison circuit 104-A.
  • the comparison circuit 104-A determines the average value output from the average value calculator 103 using the threshold value A1 and the threshold value A2, and outputs a signal indicating the determination result. Output to convergence coefficient selection circuit 104-B.
  • a convergence coefficient B1 and a convergence coefficient B2 are preset.
  • the convergence coefficient upper limit value is a value calculated based on the number of bits of the AD converter 102, the convergence target value, the threshold value A1, and the like.
  • the convergence coefficient B 1 and the convergence coefficient B 2 are obtained by inputting the excessive step signal to the gain control device according to the present embodiment. Input / output characteristics at the time, the amplitude of the step signal, sampling interval, control cycle, averaging length, threshold A1, threshold A2, convergence target value, and AZD changer 102 It is calculated by deriving the convergence condition in consideration of the number of bits, and determining the value of the convergence coefficient and the condition for varying the convergence coefficient.
  • the control cycle is a cycle of updating the control voltage, and is set to one symbol length in the present embodiment.
  • the averaging length is a section for averaging the received signals, and is assumed to be 0.5 symbol length in the present embodiment.
  • the threshold value A 2 is a threshold value for determining whether or not the average value has overflowed (clipping) in the AD converter 102.
  • the threshold value A 1 is A threshold value for determining whether or not the average value is underflow (clipping to 0) in the AD converter 102.
  • the convergence target value is a dynamic value of the AD converter 102. This is the input level when the range is set to 1.0.
  • the overflow means that the number of bits of the output signal of the AD converter 102 exceeds the number of bits set in advance, and the underflow (clipping to 0) and Means that the output signal is recognized as 0 because the level of the input signal of the AD converter 102 is low.
  • the logarithmic arithmetic unit 105 performs an arithmetic operation to logarithmize the average value output from the average value arithmetic unit 103, and the logarithmic average value is provided as a difference value calculator provided in the gain coefficient determiner 106. 1 0 6—Output to A.
  • a target value of the logarithmic average value (hereinafter, referred to as “target value”) is set in advance.
  • the difference value calculator 106—A calculates the difference between the logarithmic average value (reference value) output from the logarithmic calculator 105 and the set target value (hereinafter referred to as “difference value”). Calculate and output to multiplier 106-B. That is, the difference value calculator 106-A detects a difference between the reference value and the target value.
  • the multiplier 106-B multiplies the difference value output from the difference value calculator 106-A by the convergence coefficient output from the convergence coefficient selection circuit 104-B, and adds the result of the multiplication. 1 0 6—Output to C.
  • Adder 106 — C is a multiplier 106
  • the multiplication result of one B and the gain coefficient of the previous symbol output from the delay unit 106-D are added to calculate the gain coefficient for the current control timing.
  • the calculated gain coefficient is output to the gain / voltage converter 107 and the delay unit 106-D.
  • the delay unit 106-D delays the gain coefficient output from the adder 106-C by one symbol and outputs it to the adder 106-C.
  • the gain-voltage converter 107 converts the gain coefficient output from the adder 106-C by a predetermined conversion formula to generate control power, and outputs the generated control voltage to the DA converter 108. I do.
  • the DA converter 108 performs D / A conversion of the control voltage from the gain voltage converter 107 and outputs it to the GC A 101.
  • the received signal is amplified by the GCA 101 at an amplification factor determined based on the analog-converted control voltage from the D / A converter 108 and output to the A / D converter 102.
  • the amplified received signal is digitally converted and output to the average calculator 103.
  • the average calculator 103 calculates the average of 0.5 symbols of the digitally converted received signal, and the calculated average is used as the convergence coefficient determiner 104 and the logarithmic calculator 10 10 Output to 5.
  • the threshold value A 1 and the threshold value A 2 are set in advance in the comparison circuit 104 -A of the convergence coefficient determiner 104, and the convergence coefficient is set in the convergence coefficient selection circuit 104 -B. B1 and convergence coefficient B2 are set.
  • the comparison circuit 104-A the average value output from the average value calculator 103 is determined as a threshold, and a signal indicating the result of the determination is output to the convergence coefficient selection circuit 104-B. Is done. Specifically, a threshold value determination is made as to whether or not the average value from the average value calculator 103 satisfies the following (Equation 3).
  • the signal indicating the threshold determination result output from the comparison circuit 104-A is a signal that satisfies the above (Equation 3).
  • the convergence coefficient B1 is selected. If the signal does not satisfy (Equation 3), the convergence coefficient B2 is selected.
  • the convergence coefficient thus selected is output to the multiplier 106-B provided in the gain coefficient determiner 106.
  • the average output from the average calculator 103 is logarithmized, and the logarithmic average is output to the difference calculator 106-A.
  • the difference value calculator 106—A calculates a difference value that is a difference between the logarithmic average value output from the logarithmic arithmetic unit 105 and a preset target value, and multiplies the difference value. Output to the unit 106-B.
  • the multiplier 106_B the difference value output from the difference value calculator 106_A is multiplied by the convergence coefficient output from the convergence coefficient selection circuit 104_B, and the multiplication result is added. Output to 106-C.
  • the adder 106_C the multiplication result of the multiplier 106—B is added to the gain coefficient of one symbol before output from the delay unit 106—D, and the gain coefficient of the current control timing is obtained. Is calculated. The calculated gain coefficient is output to the gain / voltage converter 107 and the delay unit 106-D. In the delay unit 106-D, the gain coefficient output from the adder 106-C is delayed by one symbol and output to the adder 106-C.
  • the gain voltage converter 107 converts the gain coefficient from the gain coefficient determiner 106 according to the following (Equation 4) to generate a control voltage.
  • Control voltage 2 10 / (50 ⁇ ( ⁇ 50)) ⁇ gain coefficient + 512 (Formula 4)
  • the generated control voltage is output to the DA converter 108.
  • the control voltage from the gain voltage converter 107 is converted into an analog signal according to the following (Equation 5), and is output to the GC A101.
  • Output voltage of DA converter 108 (2.0-1.0) X control voltage / 2 21 + 1.0 (Equation 5)
  • the gain control device sets the optimal parameters by performing theoretical calculations. be able to. Specifically, by setting the parameters within the following range under the conditions shown below, processing of 10 symbols is performed even in a communication path where level fluctuation of ⁇ 80 db occurs. During the reception It is considered that the signal level can be converged within ⁇ 2.0 db from the convergence target value.
  • Threshold A 1 AD converter minimum value
  • Threshold A 2 AD converter maximum value X 0.8
  • Convergence target value 80 converter maximum value 0.3
  • the convergence coefficients having different magnitudes are selected according to the average value of the output signal of the AD converter 102, so that the power of the output signal of the AD converter is The level can quickly converge to the target value. That is, when the output signal of the AD converter 102 is far away from the target value, a large convergence coefficient is selected to greatly change the control voltage, so that the speed can approach the target value at a high speed. On the other hand, when it is close to the target value, a small convergence coefficient is selected and the control voltage is changed small, so that the power level does not diverge or oscillate, and it is possible to converge at a high speed to the target value. Cut.
  • the gain control device has been described for controlling GCA 101 by calculating a control voltage for each symbol, the present invention is not limited to this. May be performed. For example, control may be performed for each slot.
  • threshold value A1 and threshold value A2 are set in comparison circuit 104-A. Not limited to this, only threshold A1 may be set. In this case, the comparison circuit 104-A determines whether or not the average value from the average value calculator 103 satisfies the following (Equation 6).
  • the convergence coefficient selection circuit 104—B selects the convergence coefficient B 1 when the signal indicating the threshold value judgment result output from the comparison circuit 104—A is a signal that satisfies the above (Equation 6). If the signal does not satisfy (Equation 6), the convergence coefficient is set by selecting the convergence coefficient B2.
  • threshold value A2 may be set in comparison circuit 104-A.
  • the comparison circuit 104-A determines whether or not the average value from the average value calculator 103 satisfies the following (Equation 7).
  • the convergence coefficient selection circuit 104—B selects the convergence coefficient B 1 when the signal indicating the threshold value judgment result output from the comparison circuit 104—A is a signal that satisfies the above (Equation 7). If the signal does not satisfy (Equation 7), the convergence coefficient B 2 is selected to set the convergence coefficient.
  • three or more threshold values may be set in the comparison circuit 104-A.
  • the average value calculator 103 provided in the gain control device according to the present embodiment has a configuration shown in FIG. FIG. 2 shows a configuration of the gain control device according to the present embodiment.
  • FIG. 9 is a block diagram showing a configuration of an average value calculator 103 obtained.
  • the average value calculator 103 is configured to include averaging circuits 201 and 202 and a sum of squares calculation circuit 203.
  • the averaging circuit 201 calculates the average value of 0.5 symbols of the in-phase component (I component) of the digitally converted received signal output from the AD converter 102 and calculates the sum of squares. Output to 203.
  • the averaging circuit 202 calculates the average value of 0.5 symbols of the quadrature component (Q component) of the digitally converted received signal output from the AD converter 102 and calculates the sum of squares. 0 Output to 3.
  • the sum-of-squares calculation circuit 203 squares the average value of each component output from the averaging circuit 201 and the averaging circuit 202, and calculates the sum of the squared average values of the components. Then, the sum of the average values of the squared components is output to the convergence coefficient determiner 104 and the logarithmic calculator 105 as the average value of the output of the AD converter 102.
  • the averaging operation is performed in the averaging circuits 201 and 201, and then the squaring operation is performed in the sum of squares calculation circuit 203. Since the number of times of multiplication can be reduced as compared with the case where the multiplication operation is performed first, the processing amount when performing gain control can be reduced. In addition, by reducing the number of times of squaring operation compared to the case where squaring operation is performed first, overflow can be suppressed during squaring processing, so that the average value can be calculated with high accuracy. it can.
  • the average value calculator 103 may have the configuration shown in FIG.
  • FIG. 3 is a block diagram showing a configuration of the average value calculator 103 provided in the gain control device according to the present embodiment.
  • the average value calculator 103 is configured to include square calculation circuits 301 and 302 and an average circuit 303.
  • the square calculating circuit 301 squares the in-phase component (I component) of the digitized converted received signal output from the AD converter 102 and outputs the squared signal to the averaging circuit 303.
  • the square calculation circuit 302 calculates the quadrature component (Q) of the digitally converted received signal output from the AD converter 102. ) And outputs the result to the averaging circuit 303.
  • the averaging circuit 303 calculates the average of the square values of the components output from the square calculation circuit 301 and the square calculation circuit 302.
  • the calculated average value of the square values is output to the convergence coefficient determiner 104 and the logarithmic calculator 105 as the average value of the output of the AD converter 102.
  • the average value is calculated in the average circuit 303 after performing the square operation in the square calculation circuits 301 and 302. Since noise can be suppressed more than in the case where the average value is calculated first, the average value can be calculated with high accuracy.
  • the average calculator 103 may have the configuration shown in FIG.
  • FIG. 4 is a block diagram showing a configuration of the average value calculator 103 provided in the gain control device according to the present embodiment.
  • the average calculator 103 includes an averaging circuit 401 and a square root calculating circuit 402.
  • the averaging circuit 401 calculates the average value of the in-phase component (I component) and the quadrature component (Q component) of the digitally converted received signal output from the AD converter 102, respectively, and calculates a square root calculation circuit 4 0 Output to 2.
  • the square root calculation circuit 402 calculates the square root of the average value of each component output from the averaging circuit 401. Then, the calculated square root is output to the convergence coefficient determiner 104 and the logarithmic calculator 105 as an average value of the output of the AD converter 102.
  • the number of bits required to represent the average value can be reduced by taking the square root of the average value in the square root calculation circuit 402. Because of this, the hardware scale can be reduced.
  • the average value calculator 103 may have the configuration shown in FIG.
  • FIG. 5 is a block diagram showing a configuration of the average value calculator 103 provided in the gain control device according to the present embodiment.
  • the average calculator 103 includes an averaging circuit 501, an adder 502, and a delay unit 503.
  • the average calculator 5 0 1 is A
  • the average value of the in-phase component (I component) and the quadrature component (Q component) of the digitized transformed received signal output from the D converter 102 is calculated and output to the adder 502.
  • the adder 502 adds the average value output from the averaging circuit 501 and the average value one symbol before output from the delay unit 503. Then, the added value is output to the convergence coefficient determiner 104 and the logarithmic calculator 105 as an average value of the outputs of the AD converters 102.
  • the average value of the previous processing timing is added to the average value of the current control timing, and the average value of the output signal of the AD converter 102 is calculated.
  • the average value of a long section can be calculated without delay due to the average value calculation process, so that gain control can be performed at high speed even when large reception level fluctuations due to high-speed fusing occur. It can be carried out.
  • the gain control device detects a deviation (difference value) between a reception level of a reception signal and a target value thereof, calculates a control voltage based on the detection result, and an amplifier according to the calculated control voltage.
  • Control the gain of The control voltage for controlling the gain of the amplifier is obtained by multiplying the logarithm of the difference value by a convergence coefficient determined based on the reception level of the reception signal, and further adding the multiplication result and the control voltage in the previous control.
  • the gain factor is calculated by converting the gain coefficient into the voltage order.
  • the convergence coefficient is determined by performing a predetermined threshold determination using the number of samples that have overflowed or underflowed during digital conversion.
  • FIG. 6 is a block diagram showing a configuration of a gain control device according to Embodiment 2 of the present invention.
  • the same parts as those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and detailed description thereof will be omitted. You.
  • the gain control device shown in FIG. 6 is a counter that counts the number of bits in which an overflow has occurred and the number of bits in which an underflow has occurred when performing A / D conversion on the input signal amplified in the GCA 101. 0, and a convergence coefficient determiner 62 that determines a convergence coefficient based on the output signal of the counter 60 1.
  • the convergence coefficient determiner 60 2 is configured to include a comparison circuit 62 -A and a convergence coefficient selection circuit 62 -B.
  • the received signal amplified in the GCA 101 is digitally converted in the AD converter 102.
  • the counter 601 counts the number of bits in which an overflow has occurred and the number of bits in which an underflow has occurred in a certain interval during the digital conversion in the AD converter 102, and counts the respective bits.
  • the total number of the numbers is output to the comparison circuit 62-A provided in the convergence coefficient determiner 62.
  • the threshold value A3 is set in the comparison circuit 62-A.
  • the comparison circuit 62-A uses the threshold value A3 to determine the threshold value of the total number output from the counter 61. Specifically, a threshold value determination is made as to whether or not the total number from the counter 600 satisfies the following (Equation 8).
  • the comparison circuit 62-A outputs a signal indicating the result of the threshold value determination to the convergence coefficient selection circuit 62-B.
  • a convergence coefficient B 1 and a convergence coefficient B 2 are set in the convergence coefficient selection circuit 60 2 -B in advance.
  • the convergence coefficient is the same as in the first embodiment.
  • the convergence coefficient selection circuit 62-B the convergence coefficient B is obtained when the signal indicating the threshold judgment result output from the comparison circuit 62-A is a signal that satisfies the above (Equation 8). If 1 is selected and the signal does not satisfy (Equation 8), the convergence coefficient B 2 is selected.
  • the convergence coefficient selected in this way is output to the difference value calculator 106 -A provided in the gain coefficient determiner 106.
  • convergence coefficients having different sizes are selected in accordance with the number of overflowed or underflowed samples when digital conversion is performed in AD converter 102. Therefore, the power level of the output signal of the AD converter can be quickly converged to the target value. In other words, when the output signal of the AD converter 102 is far from the target value, a large convergence coefficient is selected to greatly change the control voltage, so that the speed can approach the target value at high speed. On the other hand, when the target value is close to the target value, a small convergence coefficient is selected and the control voltage is changed small. it can.
  • the gain control device detects a deviation (difference value) between a reception level of a reception signal and its target value, calculates a control voltage based on the detection result, and performs an amplifier in accordance with the calculated control voltage.
  • Control the gain of The control voltage for controlling the gain of the amplifier is obtained by multiplying the logarithm of the difference value by a convergence coefficient determined based on the reception level of the reception signal, and further adding the multiplication result and the control voltage in the previous control. Is calculated by converting the obtained gain coefficient into the order of voltage.
  • the convergence coefficient is determined by performing a predetermined threshold determination using the reception level of the received signal.
  • Embodiment 3 differs from Embodiment 1 in that the convergence coefficient is determined by directly determining the power level of the received signal as a threshold.
  • FIG. 7 is a block diagram illustrating a configuration of a gain control device according to Embodiment 3 of the present invention. In the gain control device shown in FIG. 7, the same parts as those in FIG. 1 are denoted by the same reference numerals as in FIG. 1, and detailed description thereof will be omitted.
  • the gain control device shown in FIG. 7 includes a convergence coefficient determiner 701 that determines a convergence coefficient based on a received signal level.
  • the convergence coefficient determiner 70 1 includes a comparison circuit 70 1 -A and a convergence coefficient selection circuit 70 1 -B. Note that the reception level referred to here is SIR (Signal to Interference). Ratio), RSCP, RSSI, EC / 10, BER (Bit Error Ratio) or BLER.
  • the received signal is output to the GCA 101 and the comparison circuit 71-A.
  • the threshold value A4 is set for the comparison circuit 70 1—A.
  • the comparison circuit 70 1 -A uses the threshold value A 4 to determine the threshold value of the received signal level. Specifically, a threshold judgment is performed to determine whether or not the received signal level satisfies the following (Equation 9).
  • the comparison circuit 70 1 -A outputs a signal indicating the threshold determination result to the convergence coefficient selection circuit 70 1 -B.
  • a convergence coefficient B 1 and a convergence coefficient B 2 are set in the convergence coefficient selection circuit 70 1 -B in advance.
  • the convergence coefficient is the same as in the first embodiment.
  • the convergence coefficient B is obtained when the signal indicating the threshold value judgment result output from the comparison circuit 7 0 1 -A satisfies the above (Equation 9). If 1 is selected and the signal does not satisfy (Equation 9), the convergence coefficient B 2 is selected.
  • the convergence coefficient selected in this way is output to the difference value calculator 106 -A provided in the gain coefficient determiner 106.
  • the gain control device since the convergence coefficients having different magnitudes are selected in accordance with the received signal level, the power level of the output signal of AD converter 102 can be reduced. It is possible to quickly converge to the target value. That is, when the output signal of the AD converter 102 is far away from the target value, a large convergence coefficient is selected to greatly change the control voltage, so that the speed can approach the target value at high speed. On the other hand, when it is close to the target value, a small convergence coefficient is selected and the control voltage is changed small, so that it does not wastefully reciprocate before and after the target value, and can converge to the target value at high speed. .
  • a convergence coefficient suitable for high-speed AGC is selected based on the reception level of a received signal, so that high-speed fusing or It is possible to provide a gain control device that can rapidly converge to a convergence target value without diverging or oscillating the power level of the digitally converted received signal even when switching the frequency in the compressed mode.
  • the present invention is suitable for use in the field of a gain control device and a gain control method in CDMA (Code Division Multiple Access) mobile communication.
  • CDMA Code Division Multiple Access

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Control Of Amplification And Gain Control (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Analogue/Digital Conversion (AREA)

Description

明 細 書 ゲイン制御装置 技術分野
本発明は、 C D MA (Code Division Multiple Access) 移動体通信におけ るゲイン制御装置、 及びゲイン制御方法に関する。
^冃景 · 技術
移動体通信においては、 一般的に、 受信アナログ信号をディジタル信号に 変換する際の精度向上を目的として自動ゲイン制御 （以下、 「A G C」 (Automatic Gain Control) という） が行われている。 この自動ゲイン制御 は、 A D変換器の入力信号の電力レベルが予め設定された収束目標値に収束 するように A D変換器の前段に設置された増幅器の利得をフィードバック制 御する。この収束目標値は、 A D変換器の特性に応じて予め定められており、 A/D変換器の入力信号の電力レベルをこの収束目標値の近傍に保つように 増幅器の利得を制御することで A/D変換を精度良く行うことができる。
A G Cを行う従来のゲイン制御装置は、 受信信号の受信レベルを監視し、 監視した受信信号の受信レベルとその目標値とのずれ （差分値） に基づいて 制御電圧を算出し、 算出した制御電圧に従って増幅器の利得 （ゲイン） をフ イードバック制御する。 増幅器のゲインを制御する制御電圧は、 前記差分値 の対数に予め定められた収束係数を乗算し、 さらにその乗算結果と前回の制 御時における制御電圧を加算することによって求められる。この収束係数は、 出力信号の電力レベルを目標値に収束させるために乗算されるもので、 0以 上 1未満の値をとる。
しかしながら、 従来の A G Cにおいては、 収束係数が 0以上 1未満に設定 されることから、 例えばトンネルの出口やビル影等でのシャドウイング減少 や、 高速フェージング、 さらには Compressed Mode時の周波数切り替えによ り受信信号の受信レベルが大きく変動する場合、 急速に受信レベルを目標値 に近づける必要があるが、 従来の制御では受信レベルが目標値に近づくまで に長時間要し、 その間は A/D変換を精度良く行うことができずに通話状態 が悪化するという問題がある。 この問題は、 受信信号の受信レベルが大きく 変動した場合に収束係数を 1以上に設定することにより解決することができ るが、 そのようにすると、 出力信号の電力レベルが発散、 若しくは発振して 目標値に収束しないという問題が生じる。 発明の開示
本発明の目的は、 ディジタル変換された受信信号の受信レベルを発散、 発 振させることなく、 収束目標値に高速に収束させることが可能なゲイン制御 装置を提供することである。
本発明者は、フェージング等により受信レベルが大きく変動した場合にも、 監視した受信レベルが A D変換器の出力信号とその目標値との差分値の算出 にのみ反映され、 収束係数には反映されていないことに着目して本発明をす るに至った。
すなわち、 本発明の目的は、 監視した受信信号の受信レベルに基づいて、 複数の収束係数の中から A D変換器の入力信号を収束目標値に高速に収束さ せるために好適な収束係数を適宜選択して、 A D変換器の出力信号とその目 標値との差分値及び選択した収束係数を用いて制御電圧を求めることにより 達成される。
具体的に、 本発明に係るゲイン制御装置は、 A D変換器の出力信号とその 目標値との差分値の対数 （受信レベルの監視結果） に基づいて制御電圧を算 出し、 算出した制御電圧に従って増幅器の利得 （ゲイン） を制御する。 増幅 器のゲインを制御する制御電圧は、 前記差分値の対数に受信レベルに基づい て決定される収束係数を乗算し、 さらにその乗算結果と前回の制御時におけ る制御電圧を加算することによって求められるゲイン計数を所定の変換式を 用いて電圧のオーダ一に変換することにより算出される。 この収束係数は、 出力信号の電力レベルを目標値に収束させるために乗算するもので、 所定の しきい値判定を行うことにより決定される。 図面の簡単な説明
図 1は、 本発明の実施の形態 1に係るゲイン制御装置の構成を示すプロッ ク図；
図 2は、 本発明の実施の形態 1に係るゲイン制御装置に備えられた平均値 算出器の構成を示すブロック図；
図 3は、 本発明の実施の形態 1に係るゲイン制御装置に備えられた平均値 算出器の構成を示すブロック図；
図 4は、 本発明の実施の形態 1に係るゲイン制御装置に備えられた平均値 算出器の構成を示すプロック図；
図 5は、 本発明の実施の形態 1に係るゲイン制御装置に備えられた平均値 算出器の構成を示すブロック図；
図 6は、 本発明の実施の形態 2に係るゲイン制御装置の構成を示すプロッ ク図；
図 Ίは、 本発明の実施の形態 3に係るゲイン制御装置の構成を示すプロッ ク図である。 発明を実施するための最良の形態
以下、 本発明を実施するための最良の実施形態について、 図面を参照して 詳細に説明する。
(実施の形態 1 )
図 1は、 本発明の実施の形態 1に係るゲイン制御装置の構成を示すプロッ ク図である。 この図に示すように、 ゲイン制御装置は、 ゲイン制御アンプ 1 0 1と、 A D変換器 1 0 2と、 平均値算出器 1 0 3と、 収束係数決定器 1 0 4と、 対数演算器 1 0 5と、 ゲイン係数決定器 1 0 6と、 ゲイン Z電圧変換 器 1 0 7と、 D A変換器 1 0 8と、 を備えて構成されている。 また、 収束係 数決定器 1 0 4は、比較回路 1 0 4— Aと、収束係数選択回路 1 0 4— Bと、 を備えて構成されており、 ゲイン係数決定器 1 0 6は、 差分値算出器 1 0 6 ヒ、 乗算器 1 0 6— Bと、 加算器 1 0 6—Cと、 遅延器 1 0 6— Dと、 を備えて構成されている。
このゲイン制御装置は、 受信信号の 1シンボル毎に制御電圧を算出してゲ イン制御アンプ 1 0 1の制御を行うものとする。
ゲイン制御アンプ （以下、 「G C A」 という） 1 0 1は、 後述する D A変 換器 1 0 8より出力される制御電圧に基づいて受信信号を増幅する。 A D変 換器 1 0 2は、 G C A 1 0 1において増幅された受信信号をディジタル変換 し、 平均値算出器 1 0 3に出力する。 平均値算出器 1 0 3は、 A D変換器 1 0 2から出力されたデイジ夕ル信号の例えば 0 . 5シンボル分の平均値を算 出し、 算出した平均値を収束係数決定器 1 0 4に備えられた比較回路 1 0 4 — A及び対数演算器 1 0 5に出力する。
比較回路 1 0 4— Aには、 しきい値 A 1及びしきい値 A 2が設定されてい る。 比較回路 1 0 4— Aは、 平均値算出器 1 0 3より出力された平均値をし きい値 A 1及びしきい値 A 2を用いてしきい値判定し、 その判定結果を示す 信号を収束係数選択回路 1 0 4— Bに出力する。
収束係数選択回路 1 0 4— Bには、 下記の （式 1 ) 及び （式 2 ) に従う収 束係数 B 1及び収束係数 B 2が予め設定されている。
0 ≤ 収束係数 B 1 ≤ 1 (式 1 )
1 ≤ 収束係数 B 2 ≤ 収束係数上限値 （式 2 )
収束係数上限値とは、 A D変換器 1 0 2のビット数、 収束目標値、 及びし きい値 A 1等に基づいて算出される値である。 収束係数 B 1及び収束係数 B 2は、 本実施の形態に係るゲイン制御装置に過大ステップ信号が入力された 時の入出力特性を導出し、 前記ステップ信号の振幅、 サンプリング間隔、 制 御周期、 平均化長、 しきい値 A 1、 しきい値 A 2、 収束目標値、 及び AZD 変化器 1 0 2のビット数を考慮して収束条件を導出し、 収束係数の値、 及び 収束係数を可変させる条件を決定することにより算出される。 前記制御周期 とは制御電圧を更新する周期であり、 本実施の形態においては 1シンボル長 とする。 また、 平均化長とは、 受信信号を平均する区間であり、 本実施の形 態においては 0 . 5シンボル長であるとする。 前記しきい値 A 2は、 前記平 均値が前記 A D変換器 1 0 2においてオーバ一フロー （クリッピング） され ているか否かを判断するしきい値であり、 また、 前記しきい値 A 1は、 前記 平均値が前記 A D変換器 1 0 2においてアンダーフロー（0にクリッピング） されているか否かを判断するしきい値であり、 また前記収束目標値とは、 A D変換器 1 0 2のダイナミックレンジを 1 . 0とした時の入力レベルである。 なお、 オーバ一フロ一 （クリッピング） とは、 A D変換器 1 0 2の出力信号 のビット数が、 予め設定されているビット数を超えてしまうことをいい、 ァ ンダーフロー （0にクリッピング） とは、 A D変換器 1 0 2の入力信号のレ ベルが低いために、 出力信号が 0と認識されることをいう。
対数演算器 1 0 5は、 平均値算出器 1 0 3より出力された平均値を対数化 する演算を行い、 対数化した平均値をゲイン係数決定器 1 0 6に備えられた 差分値算出器 1 0 6— Aに出力する。
差分値算出器 1 0 6— Aには、 予め、 対数化された平均値の目標とする値 (以下、 「目標値」 という） が設定されている。差分値算出器 1 0 6— Aは、 対数演算器 1 0 5より出力される対数化された平均値 （参照値） と設定され ている目標値との差 （以下 「差分値」 という） を算出し、 乗算器 1 0 6— B に出力する。 つまり、 差分値算出器 1 0 6— Aは、 参照値と目標値とのずれ を検出する。 乗算器 1 0 6— Bは、 差分値算出器 1 0 6— Aより出力された 差分値に収束係数選択回路 1 0 4— Bより出力された収束係数を乗算し、 乗 算結果を加算器 1 0 6— Cに出力する。 加算器 1 0 6— Cは、 乗算器 1 0 6 一 Bの乗算結果と遅延器 1 0 6— Dより出力される 1シンボル前のゲイン係 数とを加算し、 今回の制御タイミングのゲイン係数を算出する。 算出された ゲイン係数は、 ゲイン/電圧変換器 1 0 7及び遅延器 1 0 6— Dに出力され る。 遅延器 1 0 6— Dは、 加算器 1 0 6— Cより出力されたゲイン係数を 1 シンボル遅延させて加算器 1 0 6— Cに出力する。
ゲイン電圧変換器 1 0 7は、 加算器 1 0 6— Cより出力されるゲイン係数 を所定の変換式で変換して制御電力を生成し、 生成した制御電圧を D A変換 器 1 0 8に出力する。 D A変換器 1 0 8は、 ゲイン電圧変換器 1 0 7よりの 制御電圧を D/A変換し、 G C A 1 0 1に出力する。
次に、 上記構成を有するゲイン制御装置の動作について説明する。
受信信号は、 G C A 1 0 1において D A変換器 1 0 8よりのアナログ変換 された制御電圧に基づいて決定される増幅率で増幅され、 A D変換器 1 0 2 に出力される。 A D変換器 1 0 2においては、 増幅された受信信号がデイジ タル変換され、 平均値算出器 1 0 3に出力される。 平均値算出器 1 0 3にお いては、 ディジタル変換された受信信号の 0 . 5シンボル分の平均値が算出 され、 算出された平均値は収束係数決定器 1 0 4及び対数演算器 1 0 5に出 力される。
収束係数決定器 1 0 4の比較回路 1 0 4— Aには、 予め、 しきい値 A 1及 びしきい値 A 2が設定され、 収束係数選択回路 1 0 4— Bには、 収束係数 B 1及び収束係数 B 2が設定されている。この比較回路 1 0 4— Aにおいては、 平均値算出器 1 0 3より出力された平均値がしきい値判定され、 その判定結 果を示す信号が収束係数選択回路 1 0 4— Bに出力される。 具体的には、 平 均値算出器 1 0 3よりの平均値が下記の （式 3 ) を満たすか否かのしきい値 判定を行う。
しきい値 A l <平均値 <しきい値 A 2 (式 3 )
収束係数選択回路 1 0 4— Bにおいては、 比較回路 1 0 4—Aより出力さ れたしきい値判定結果を示す信号が、 上記 （式 3 ) を満たす旨の信号である 場合には収束係数 B 1が選択され、 （式 3 ) を満たさない旨の信号である場 合には収束係数 B 2が選択される。 このようにして選択された収束係数は、 ゲイン係数決定器 1 0 6に備えられた乗算器 1 0 6— Bに出力される。
対数演算器 1 0 5においては、 平均値算出器 1 0 3から出力された平均値 が対数化され、対数化された平均値が差分値算出器 1 0 6— Aに出力される。 差分値算出器 1 0 6— Aにおいては、 対数演算器 1 0 5より出力される対 数化された平均値と予め設定されている目標値との差である差分値が算出さ れ、 乗算器 1 0 6—Bに出力される。 乗算器 1 0 6 _ Bにおいては、 差分値 算出器 1 0 6— Aより出力された差分値に収束係数選択回路 1 0 4— Bより 出力された収束係数が乗算され、 この乗算結果が加算器 1 0 6— Cに出力さ れる。 加算器 1 0 6 _ Cにおいては、 乗算器 1 0 6— Bの乗算結果が遅延器 1 0 6— Dより出力される 1シンボル前のゲイン係数と加算され、 今回の制 御タイミングのゲイン係数が算出される。 算出されたゲイン係数は、 ゲイン /電圧変換器 1 0 7及び遅延器 1 0 6— Dに出力される。 遅延器 1 0 6— D においては、 加算器 1 0 6— Cより出力されたゲイン係数が 1シンボル分の 遅延処理を行われて加算器 1 0 6— Cに出力される。
ゲイン電圧変換器 1 0 7においては、 ゲイン係数決定器 1 0 6よりのゲイ ン係数を下記 （式 4 ) に従って変換され、 制御電圧が生成される。
制御電圧 = 210/(50- ( - 50) ) X ゲイン係数 + 512 (式 4 ) 生成された制御電圧は、 D A変換器 1 0 8に出力される。
D A変換器 1 0 8においては、 ゲイン電圧変換器 1 0 7よりの制御電圧が 下記 （式 5 ) に従ってアナログ変換され、 G C A 1 0 1に出力される。
D A変換器 1 0 8の出力電圧 = (2.0—1.0) X制御電圧 /21ϋ + 1.0 (式 5 ) 本実施の形態に係るゲイン制御装置は、 理論計算を行うことにより最適な パラメーターを設定することができる。具体的には、以下に示す条件の下で、 パラメ一夕を以下の範囲に設定することによって、 ± 8 0 d bのレベル変動 が発生するような通信路においても、 1 0シンボルの処理をする間に、 受信 信号レベルを収束目標値に対して ± 2. 0 d b以内に収束させることができ ると考えられる。
(条件）
AD変換器ビット数 = 6
想定するステップ信号の振幅 二 20〜80 db
サンプリング間隔 = 3. 84 MHz
制御周期 = 1シンボル
平均化長 二 0. 3〜0. 9シンボル
(パラメ一夕設定値）
しきい値 A 1 = AD変換器最小値
しきい値 A 2 ： AD変換器最大値 X 0. 8
収束目標値 = 八0変換器最大値 0. 3
収束係数 B 1 0. 3〜0. 5
収束係数 B 2 1. 0〜2. 8
なお、 上記条件は種々の要因によって変化するものであり理論的に導出す ることが可能である。また、条件の変化に応じて設定されるパラメ一夕一も、 その条件の変化に応じて適宜変更されるものである。 例えば、 制御周期を 1 スロットにした場合には、 10スロットの処理をする間に収束目標値に対し て収束すると考えられる。
このように、 本実施の形態に係るゲイン制御装置によれば、 AD変換器 1 02の出力信号の平均値に応じて大きさの異なる収束係数を選択するので、 A D変換器の出力信号の電力レベルを目標値に高速に収束させることができ る。 つまり、 AD変換器 102の出力信号が目標値から大きく離れている場 合には、 大きな収束係数を選択して制御電圧を大きく変化させるので、 目標 値対して高速に近づくことができる。 一方、 目標値に近い場合には、 小さな 収束係数を選択して制御電圧を小さく変化させるので、 電力レベルが発散、 若しくは発振することがなくなり、 目標値に対して高速に収束することがで ぎる。
なお、 本実施の形態に係るゲイン制御装置は、 1シンボル毎に制御電圧を 算出して GCA 10 1を制御する場合について説明したが、 本発明はこれに 限られず、 どのような単位毎に制御を行っても良い。 例えば、 1スロット毎 に制御を行っても良い。
なお、 本実施の形態においては、 比較回路 104— Aには、 しきい値 A 1 及びしきい値 A 2の 2つのしきい値が設定されている場合についてのみ説明 したが、 本発明はこれに限られず、 しきい値 A 1のみが設定されていても良 い。 この場合には、 比較回路 104— Aは、 平均値算出器 103よりの平均 値が下記の （式 6) を満たすか否かのしきい値判定を行う。
しきい値 A 1<平均値 （式 6)
収束係数選択回路 104— Bは、 比較回路 104— Aより出力されたしき い値判定結果を示す信号が、 上記 （式 6) を満たす旨の信号である場合には 収束係数 B 1を選択し、 （式 6) を満たさない旨の信号である場合には収束 係数 B 2を選択して収束係数を設定する。
なお、 比較回路 104—Aには、 しきい値 A2のみが設定されていても良 い。 この場合には、 比較回路 104— Aは、 平均値算出器 103よりの平均 値が下記の （式 7) を満たすか否かのしきい値判定を行う。
平均値 <しきい値 A 2 (式 7)
収束係数選択回路 104— Bは、 比較回路 104— Aより出力されたしき い値判定結果を示す信号が、 上記 （式 7) を満たす旨の信号である場合には 収束係数 B 1を選択し、 （式 7) を満たさない旨の信号である場合には収束 係数 B 2を選択して収束係数を設定する。
なお、 比較回路 104— Aには、 3つ以上のしきい値が設定されていても 良い。
本実施の形態に係るゲイン制御装置に備えられた平均値算出器 103は、 図 2に示す構成を有する。 図 2は、 本実施の形態に係るゲイン制御装置に備 えられた平均値算出器 1 0 3の構成を示すブロック図である。
図 2に示すように、 平均値算出器 1 0 3は、 平均回路 2 0 1、 2 0 2と、 2乗和計算回路 2 0 3と、 を備えて構成される。 平均回路 2 0 1は、 AD変 換器 1 0 2より出力されるディジタル変換された受信信号の同相成分 （I成 分） の 0 . 5シンボル分の平均値を算出して 2乗和計算回路 2 0 3に出力す る。 平均回路 2 0 2は、 A D変換器 1 0 2より出力されるディジタル変換さ れた受信信号の直交成分 （Q成分） の 0 . 5シンボル分の平均値を算出して 2乗和計算回路 2 0 3に出力する。 2乗和計算回路 2 0 3は、 平均回路 2 0 1及び平均回路 2 0 2から出力される各成分の平均値を 2乗して、 その 2乗 した各成分の平均値の和をとる。 そして、 2乗した各成分の平均値の和を、 AD変換器 1 0 2の出力の平均値として収束係数決定器 1 0 4及び対数演算 器 1 0 5に出力する。
このように、 上記構成の平均値算出器 1 0 3によれば、 平均回路 2 0 1、 2 0 1において平均演算をした後に 2乗和計算回路 2 0 3において 2乗演算 を行うことにより 2乗演算を先に行う場合と比較して乗算回数が少なく抑え ることができるので、ゲイン制御を行う際の処理量を低減することができる。 また、 2乗演算を先に行う場合と比較して 2乗演算の回数を少なく抑えるこ とにより、 2乗処理の際にオーバーフローを少なく抑えることができるので、 精度良く平均値を算出することができる。
なお、 平均値算出器 1 0 3は、 図 3に示す構成であっても良い。 図 3は、 本実施の形態に係るゲイン制御装置に備えられた平均値算出器 1 0 3の構成 を示すプロック図である。
図 3に示すように、 平均値算出器 1 0 3は、 2乗計算回路 3 0 1、 3 0 2 と、 平均回路 3 0 3と、 を備えて構成される。 2乗計算回路 3 0 1は、 A D 変換器 1 0 2より出力されるディジ夕ル変換された受信信号の同相成分 （ I 成分） を 2乗して平均回路 3 0 3に出力する。 2乗計算回路 3 0 2は、 A D 変換器 1 0 2より出力されるディジタル変換された受信信号の直交成分 （Q 成分） を 2乗して平均回路 3 0 3に出力する。 平均回路 3 0 3は、 2乗計算 回路 3 0 1及び 2乗計算回路 3 0 2から出力される各成分の 2乗値の平均値 を算出する。 そして、 算出した 2乗値の平均値を、 A D変換器 1 0 2の出力 の平均値として収束係数決定器 1 0 4及び対数演算器 1 0 5に出力する。 このように、 上記構成の平均値算出器 1 0 3によれば、 2乗計算回路 3 0 1、 3 0 2において 2乗演算をした後に平均回路 3 0 3において平均値を算 出することにより平均値を先に算出する場合と比較してノイズをより抑圧す ることができるので、 精度良く平均値を算出することができる。
なお、 平均値算出器 1 0 3は、 図 4に示す構成であっても良い。 図 4は、 本実施の形態に係るゲイン制御装置に備えられた平均値算出器 1 0 3の構成 を示すブロック図である。
図 4に示すように、 平均値算出器 1 0 3は、 平均回路 4 0 1と、 平方根計 算回路 4 0 2と、 を備えて構成される。 平均回路 4 0 1は、 A D変換器 1 0 2より出力されるディジタル変換された受信信号の同相成分 （I成分） 及び 直交成分 （Q成分） の平均値をそれそれ算出し、 平方根計算回路 4 0 2に出 力する。 平方根計算回路 4 0 2は、 平均回路 4 0 1から出力される各成分の 平均値の平方根を計算する。 そして、 計算した平方根を A D変換器 1 0 2の 出力の平均値として収束係数決定器 1 0 4及び対数演算器 1 0 5に出力する。 このように、 上記構成の平均値算出器 1 0 3によれば、 平方根計算回路 4 0 2において平均値の平方根をとることにより平均値を表すために必要なビ ット数を削減することができるので、 ハードウェア規模を削減することがで きる。
なお、 平均値算出器 1 0 3は、 図 5に示す構成であっても良い。 図 5は、 本実施の形態に係るゲイン制御装置に備えられた平均値算出器 1 0 3の構成 を示すブロック図である。
図 5に示すように、 平均値算出器 1 0 3は、 平均回路 5 0 1と、 加算器 5 0 2と、 遅延器 5 0 3と、 を備えて構成される。 平均値算出器 5 0 1は、 A D変換器 1 0 2より出力されるディジ夕ル変換された受信信号の同相成分 ( I成分） 及び直交成分 （Q成分） の平均値をそれそれ算出し、 加算器 5 0 2に出力する。 加算器 5 0 2は、 平均回路 5 0 1から出力される平均値と遅 延器 5 0 3から出力される 1シンボル前の平均値とを加算する。 そして、 加 算した値を A D変換器 1 0 2の出力の平均値として収束係数決定器 1 0 4及 び対数演算器 1 0 5に出力する。
このように、 上記構成の平均値算出器 1 0 3によれば、 前回の処理タイミ ングにおける平均値を今回の制御夕イミングの平均値に加算して A D変換器 1 0 2の出力信号の平均値とすることにより、 平均値算出処理による遅延を 生じることなく長い区間の平均値を算出することができるので、 高速フエ一 ジング等による大きな受信レベルの変動が起こる際にもゲイン制御を高速に 行うことができる。
(実施の形態 2 )
実施の形態 2に係るゲイン制御装置は、 受信信号の受信レベルとその目標 値とのずれ （差分値） を検出して、 その検出結果に基づいて制御電圧を算出 し、 算出した制御電圧に従って増幅器のゲインを制御する。 増幅器のゲイン を制御する制御電圧は、 前記差分値の対数に受信信号の受信レベルに基づい て決定される収束係数を乗算し、 さらにその乗算結果と前回の制御時におけ る制御電圧を加算することによってゲイン計数を求め、 求めたゲイン係数を 電圧のオーダーに変換することにより算出される。 この収束係数は、 デイジ タル変換の際にオーバーフローまたはアンダーフローをおこしているサンプ ル数を用いて所定のしきい値判定を行うことにより決定される。
すなわち、 実施の形態 2は、 ディジタル変換の際にオーバーフローまたは アンダーフローをおこしているサンプル数に基づいて収束係数を決定する点 で実施の形態 1と相違する。 図 6は、 本発明の実施の形態 2に係るゲイン制 御装置の構成を示すブロック図である。図 6に示すゲイン制御装置において、 図 1と同じ部分については図 1と同じ符号を付してその詳細な説明は省略す る。
図 6に示すゲイン制御装置は、 G C A 1 0 1において増幅された入力信号 を A/D変換する際にオーバ一フ口一が生じたビット数及びァンダーフロー が生じたビット数を計数する計数器 6 0 1と、 前記計数器 6 0 1の出力信号 に基づいて収束係数を決定する収束係数決定器 6 0 2と、 を有して構成され る。 また、 収束係数決定器 6 0 2は、 比較回路 6 0 2— Aと、 収束係数選択 回路 6 0 2—Bと、 を備えて構成されている。
上記構成のゲイン制御装置では、 G C A 1 0 1において増幅された受信信 号は、 A D変換器 1 0 2においてディジタル変換される。 計数器 6 0 1は、 A D変換器 1 0 2においてディジタル変換する際に、 一定区間においてォー バーフローが生じたビット数及びアンダーフローが生じたビヅト数を計数し、 計数したそれそれのビット数の合計数を収束係数決定器 6 0 2に備えられた 比較回路 6 0 2— Aに出力する。
比較回路 6 0 2—Aには、 しきい値 A 3が設定されている。 比較回路 6 0 2— Aは、 しきい値 A 3を用いて計数器 6 0 1より出力された合計数のしき い値判定を行う。 具体的には、 計数器 6 0 1よりの合計数が下記の （式 8 ) を満たすか否かのしきい値判定を行う。
合計値 <しきい値 A 3 (式 8 )
そして、 比較回路 6 0 2— Aは、 しきい値判定結果を示す信号を収束係数 選択回路 6 0 2— Bに出力する。
収束係数選択回路 6 0 2— Bには、 収束係数 B 1及び収束係数 B 2が予め 設定されている。 なお、 この収束係数は実施の形態 1と同様のものである。 収束係数選択回路 6 0 2— Bにおいては、 比較回路 6 0 2— Aより出力され たしきい値判定結果を示す信号が上記 （式 8 ) を満たす旨の信号である場合 には収束係数 B 1が選択され、 （式 8 ) を満たさない旨の信号である場合に は収束係数 B 2が選択される。 このようにして選択された収束係数は、 ゲイ ン係数決定器 1 0 6に備えられた差分値算出器 1 0 6— Aに出力される。 このように、 本実施の形態に係るゲイン制御装置によれば、 A D変換器 1 0 2においてディジタル変換する際にオーバ一フローまたはアンダーフロー したサンプル数に応じて大きさの異なる収束係数を選択するので、 A D変換 器の出力信号の電力レベルを目標値に高速に収束させることができる。 つま り、 A D変換器 1 0 2の出力信号が目標値から大きく離れている場合には、 大きな収束係数を選択して制御電圧を大きく変化させるので、 目標値対して 高速に近づくことができる。 一方、 目標値に近い場合には、 小さな収束係数 を選択して制御電圧を小さく変化させるので、 目標値の前後を無駄に往復す ることがなくなり、 目標値に対して高速に収束することができる。
(実施の形態 3 )
実施の形態 3に係るゲイン制御装置は、 受信信号の受信レベルとその目標 値とのずれ （差分値） を検出して、 その検出結果に基づいて制御電圧を算出 し、 算出した制御電圧に従って増幅器のゲインを制御する。 増幅器のゲイン を制御する制御電圧は、 前記差分値の対数に受信信号の受信レベルに基づい て決定される収束係数を乗算し、 さらにその乗算結果と前回の制御時におけ る制御電圧を加算することによってゲイン計数を求め、 求めたゲイン係数を 電圧のオーダ一に変換することにより算出される。 この収束係数は、 受信信 号の受信レベルを用いて所定のしきい値判定を行うことにより決定される。 すなわち、 実施の形態 3は、 受信信号の電力レベルをそのまましきい値判 定することによって収束係数を決定する点で実施の形態 1と相違する。 図 7 は、 本発明の実施の形態 3に係るゲイン制御装置の構成を示すプロック図で ある。 図 7に示すゲイン制御装置において、 図 1と同じ部分については図 1 と同じ符号を付してその詳細な説明は省略する。
図 7に示すゲイン制御装置は、 受信信号レベルに基づいて収束係数を決定 する収束係数決定器 7 0 1を有して構成される。 収束係数決定器 7 0 1は、 比較回路 7 0 1— Aと、 収束係数選択回路 7 0 1—Bと、 を備えて構成され ている。なお、 ここでいう受信レベルとは、 S I R (Signal to Interference Ratio)、 R S C P、 R S S I , E C/ 1 0、 B E R (Bit Error Ratio) 若 しくは B L E Rのいずれかを指す。
上記構成のゲイン制御装置では、 受信信号は、 G C A 1 0 1及び比較回路 7 0 1— Aに出力される。 比較回路 7 0 1— Aには、 しきい値 A 4が設定さ れている。 比較回路 7 0 1— Aは、 しきい値 A 4を用いて受信信号レベルの しきい値判定を行う。 具体的には、 受信信号レベルが下記の （式 9 ) を満た すか否かのしきい値判定を行う。
しきい値 A 4 <受信信号レベル （式 9 )
そして、 比較回路 7 0 1— Aは、 しきい値判定結果を示す信号を収束係数 選択回路 7 0 1—Bに出力する。
収束係数選択回路 7 0 1— Bには、 収束係数 B 1及び収束係数 B 2が予め 設定されている。 なお、 この収束係数は実施の形態 1と同様のものである。 収束係数選択回路 7 0 1—Bにおいては、 比較回路 7 0 1— Aより出力され たしきい値判定結果を示す信号が上記 （式 9 ) を満たす旨の信号である場合 には収束係数 B 1が選択され、 （式 9 ) を満たさない旨の信号である場合に は収束係数 B 2が選択される。 このようにして選択された収束係数は、 ゲイ ン係数決定器 1 0 6に備えられた差分値算出器 1 0 6— Aに出力される。 このように、 本実施の形態に係るゲイン制御装置によれば、 受信信号レべ ルに応じて大きさの異なる収束係数を選択するので、 A D変換器 1 0 2の出 力信号の電力レベルを目標値に高速に収束させることができる。 つまり、 A D変換器 1 0 2の出力信号が目標値から大きく離れている場合には、 大きな 収束係数を選択して制御電圧を大きく変化させるので、 目標値対して高速に 近づくことができる。 一方、 目標値に近い場合には、 小さな収束係数を選択 して制御電圧を小さく変化させるので、 目標値の前後を無駄に往復すること がなくなり、 目標値に対して高速に収束することができる。
以上説明したように、 本発明によれば、 受信信号の受信レベルに基づいて 高速 A G Cに好適な収束係数を選択するので、 高速フエ一ジング、 あるいは Compressed Mode 時の周波数切り替え時においても、 ディジタル変換された 受信信号の電力レベルを発散若しくは発振させることなく、 収束目標値に高 速に収束させることが可能なゲイン制御装置を提供することがで
この出願は、 2000年 3月 3 1日に日本国において出願された特願 20 00— 0985 1 5に基づいている。 この出願の内容は全てここに含めてお
産業上の利用可能性
本発明は、 CDMA (Code Division Multiple Access) 移動体通信におけ るゲイン制御装置、 及びゲイン制御方法の分野に利用するのに好適である。

Claims

請求の範囲
1 . 受信信号の受信レベルに基づいて収束係数を決定する収束係数決定手段 と、 前記受信信号を用いて得られる参照値と予め設定された目標値とのずれ を検出する検出手段と、 前記検出手段の検出結果と前記収束係数とに基づい て制御電圧を算出する制御電圧算出手段と、 前記制御電圧算出手段において 算出された制御電圧に従って受信信号を増幅する増幅手段と、 を具備するゲ ィン制御装置。
2 . 受信信号の受信レベルの平均値を算出する平均値算出手段を具備し、 収 束係数決定手段は、 前記平均値算出手段よりの平均値に基づいて収束係数を 決定する請求項 1記載のゲイン制御装置。
3 . 受信信号をディジタル変換する A/D変換手段を具備し、 収束係数決定 手段は、 前記 A/D変換手段において設定されているビット数を超えてディ ジ夕ル変換されたサンプル及び入力信号のレベルが 0に近似されてデイジ夕 ル変換されたサンプルを計数し、 計数したサンプル数に基づいて収束係数を 決定する請求項 1記載のゲイン制御装置。
4 . 収束係数決定手段は、 受信信号の受信レベルと予め設定されているしき い値とを比較してしきい値判定を行うことにより収束係数を決定する請求項 1記載のゲイン制御装置。
5 . 収束係数決定手段は、 平均値算出手段において算出された平均値と予め 設定されているしきい値とを比較してしきい値判定を行うことにより収束係 数を決定することを特徴とする請求項 2記載のゲイン制御装置。
6 . 収束係数決定手段は、 計数したサンプル数と予め設定されているしきい 値とを比較してしきい値判定を行うことにより収束係数を決定する請求項 3 記載のゲイン制御装置。
7 . 制御電圧算出手段は、 検出手段の検出結果に収束係数決定手段において 決定された収束係数を乗算し、 その乗算結果に前回の制御タイミングにおけ る制御電圧を加算して新たな制御電圧を算出する請求項 1記載のゲイン制御
8 . 平均値算出手段は、 受信信号の同相成分の平均値である同相平均値と受 信信号の直交成分の平均値である直交平均値とをそれそれ算出し、 算出した 同相平均値と直交平均値をそれそれ 2乗して加算する請求項 2記載のゲイン 制御装置。
9 . 平均値算出手段は、 受信信号の同相成分を 2乗した値と受信信号の直交 成分を 2乗した値との平均値を算出する請求項 2記載のゲイン制御装置。
1 0 . 平均値算出手段は、 受信信号の一定区間の平均値を算出し、 算出した 平均値の平方根をとる請求項 2記載のゲイン制御装置。
1 1 . 平均値算出手段は、 受信信号の平均値を算出し、 算出した平均値と以 前の平均値とを加算する請求項 2記載のゲイン制御装置。
1 2 . ゲイン制御装置を具備する通信端末装置であって、 前記ゲイン制御装 置は、 受信信号の受信レベルに基づいて収束係数を決定する収束係数決定手 段と、 前記受信信号を用いて得られる参照値と予め設定された目標値とのず れを検出する検出手段と、 前記検出手段の検出結果と前記収束係数とに基づ いて制御電圧を算出する制御電圧算出手段と、 前記制御電圧算出手段におい て算出された制御電圧に従って受信信号を増幅する増幅手段と、を具備する。
1 3 . ゲイン制御装置を具備する基地局装置であって、 前記ゲイン制御装置 は、 受信信号の受信レベルに基づいて収束係数を決定する収束係数決定手段 と、 前記受信信号を用いて得られる参照値と予め設定された目標値とのずれ を検出する検出手段と、 前記検出手段の検出結果と前記収束係数とに基づい て制御電圧を算出する制御電圧算出手段と、 前記制御電圧算出手段において 算出された制御電圧に従って受信信号を増幅する増幅手段と、 を具備する。
1 4 . 受信信号の受信レベルに基づいて収束係数を決定し、 前記受信信号を 用いて得られる参照値と予め設定された目標値とのずれを検出し、 検出結果 と前記収束係数とに基づいて制御電圧を算出し、 算出した制御電圧に従って 受信信号を増幅するゲイン制御方法。
PCT/JP2001/002728 2000-03-31 2001-03-30 Dispositif de commande de gain WO2001073945A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020017015342A KR20020016810A (ko) 2000-03-31 2001-03-30 이득 제어 장치와 이득 제어 방법, 통신 단말 장치 및 기지국 장치
AU44654/01A AU4465401A (en) 2000-03-31 2001-03-30 Gain control device
EP20010917682 EP1184975A1 (en) 2000-03-31 2001-03-30 Gain control device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-098515 2000-03-31
JP2000098515A JP2001284996A (ja) 2000-03-31 2000-03-31 ゲイン制御装置

Publications (1)

Publication Number Publication Date
WO2001073945A1 true WO2001073945A1 (fr) 2001-10-04

Family

ID=18612984

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/002728 WO2001073945A1 (fr) 2000-03-31 2001-03-30 Dispositif de commande de gain

Country Status (7)

Country Link
US (1) US20020160733A1 (ja)
EP (1) EP1184975A1 (ja)
JP (1) JP2001284996A (ja)
KR (1) KR20020016810A (ja)
CN (1) CN1365538A (ja)
AU (1) AU4465401A (ja)
WO (1) WO2001073945A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7031687B2 (en) * 2001-04-18 2006-04-18 Nokia Corporation Balanced circuit arrangement and method for linearizing such an arrangement
JP2003101427A (ja) 2001-09-21 2003-04-04 Sanyo Electric Co Ltd 無線装置および利得制御方法
JP4065138B2 (ja) 2002-03-20 2008-03-19 松下電器産業株式会社 送信電力制御情報の生成を制御する方法および移動体端末装置
US7155018B1 (en) * 2002-04-16 2006-12-26 Microsoft Corporation System and method facilitating acoustic echo cancellation convergence detection
EP1553698A4 (en) * 2002-08-20 2006-07-26 Mitsubishi Electric Corp REINFORCING RULES, AMPLIFIERS, RECEIVER WITH AMPLIFIER AND MOBILE PHONE
US6738605B1 (en) * 2002-09-26 2004-05-18 Thomson Licensing S.A. Method for optimizing an operating point of a power amplifier in a WCDMA mobile terminal
EP1552606B1 (en) * 2002-10-16 2006-04-26 Casio Computer Co., Ltd. Radio wave reception device, radio wave clock, and repeater
US7099665B2 (en) * 2003-01-27 2006-08-29 The Boeing Company Apparatus and method for providing satellite link status notification
KR100592879B1 (ko) 2003-12-19 2006-06-23 한국전자통신연구원 자동이득 제어 장치
JP2005286806A (ja) 2004-03-30 2005-10-13 Nec Corp 自動利得制御装置および自動利得制御方法
CN100440741C (zh) * 2004-06-01 2008-12-03 大唐移动通信设备有限公司 移动通信终端的自动增益控制装置及其方法
JP4584668B2 (ja) * 2004-10-07 2010-11-24 Ｏｋｉセミコンダクタ株式会社 自動利得制御回路および方法
CN100407569C (zh) * 2004-12-03 2008-07-30 北京大学 可减小增益波动的压控振荡器
US7768732B2 (en) * 2005-04-12 2010-08-03 Stmicroelectronics, Inc. Gain controller for a gain loop of a read channel and related gain loops, read channels, systems, and methods
US7773324B2 (en) * 2005-04-12 2010-08-10 Stmicroelectronics, Inc. Phase acquisition loop for a read channel and related read channel, system, and method
US7656327B2 (en) * 2006-07-24 2010-02-02 Qualcomm, Incorporated Saturation detection for analog-to-digital converter
US8510361B2 (en) * 2010-05-28 2013-08-13 George Massenburg Variable exponent averaging detector and dynamic range controller
US20150072719A1 (en) * 2011-12-13 2015-03-12 Kyocera Corporation Mobile terminal, wireless communication system and wireless communication method
JP5724869B2 (ja) * 2011-12-28 2015-05-27 アイコム株式会社 信号処理装置、信号処理方法及びプログラム
CN111508513B (zh) * 2020-03-30 2024-04-09 广州酷狗计算机科技有限公司 音频处理方法及装置、计算机存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160653A (ja) * 1991-12-09 1993-06-25 Yamaha Corp 自動利得制御装置
JPH11289231A (ja) * 1998-04-06 1999-10-19 Nec Corp Ａｇｃ回路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS619009A (ja) * 1984-06-25 1986-01-16 Oki Electric Ind Co Ltd デイジタルａｇｃ回路
JPS63237603A (ja) * 1987-03-26 1988-10-04 Toshiba Corp 利得制御回路
US4972430A (en) * 1989-03-06 1990-11-20 Raytheon Company Spread spectrum signal detector
US5432794A (en) * 1991-01-29 1995-07-11 Canon Kabushiki Kaisha Automatic Equalizer
JPH04291519A (ja) * 1991-03-19 1992-10-15 Toa Corp Ａｄ変換器の前置増幅器の利得可変回路
JPH0541623A (ja) * 1991-08-05 1993-02-19 Oki Electric Ind Co Ltd 自動利得制御回路
JPH05299976A (ja) * 1992-04-23 1993-11-12 Fujitsu Ltd 自動等化器
JP3454882B2 (ja) * 1992-12-25 2003-10-06 株式会社東芝 無線受信装置
AU673390B2 (en) * 1993-01-20 1996-11-07 Nec Corporation An AGC circuit for burst signal
JP2500577B2 (ja) * 1993-01-20 1996-05-29 日本電気株式会社 バ―スト信号用ａｇｃ回路
JPH07273650A (ja) * 1994-03-31 1995-10-20 Nec Corp 非線形信号用のａ／ｄ変換回路
JPH0878982A (ja) * 1994-09-09 1996-03-22 Hitachi Ltd Ａｇｃアンプ制御回路
JP3581448B2 (ja) * 1994-10-21 2004-10-27 キヤノン株式会社 スペクトラム拡散通信装置
JPH09148862A (ja) * 1995-11-17 1997-06-06 Sony Corp オートゲインコントロール装置およびレベル表示装置
JP3582929B2 (ja) * 1996-03-07 2004-10-27 松下電器産業株式会社 Ｔｄｍａデータ受信装置
JPH09294146A (ja) * 1996-04-25 1997-11-11 Sony Corp 自動利得制御回路
JPH09307380A (ja) * 1996-05-13 1997-11-28 Toshiba Corp Ａｇｃ機能を備えた無線通信装置
JPH09321559A (ja) * 1996-05-24 1997-12-12 Oki Electric Ind Co Ltd 自動利得制御回路
JP2000059158A (ja) * 1998-08-07 2000-02-25 Matsushita Electric Ind Co Ltd デジタル自動利得制御方法および装置、自動利得制御機能を持った無線通信装置
JP2000078110A (ja) * 1998-08-31 2000-03-14 Mitsubishi Electric Corp Ｒａｋｅ受信機，無線受信装置およびｒａｋｅ受信機のパス検出方法
US6321073B1 (en) * 2000-01-31 2001-11-20 Motorola, Inc. Radiotelephone receiver and method with improved dynamic range and DC offset correction

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160653A (ja) * 1991-12-09 1993-06-25 Yamaha Corp 自動利得制御装置
JPH11289231A (ja) * 1998-04-06 1999-10-19 Nec Corp Ａｇｃ回路

Also Published As

Publication number Publication date
JP2001284996A (ja) 2001-10-12
US20020160733A1 (en) 2002-10-31
CN1365538A (zh) 2002-08-21
AU4465401A (en) 2001-10-08
EP1184975A1 (en) 2002-03-06
KR20020016810A (ko) 2002-03-06

Similar Documents

Publication Publication Date Title
WO2001073945A1 (fr) Dispositif de commande de gain
US7386285B2 (en) Automatic gain control adaptive for plural modulation schemes
JP3183078B2 (ja) 制御信号生成回路、これを用いた自動利得制御回路、これを用いた受信機及びこれを用いた通信システム
KR100424245B1 (ko) 자동이득제어시스템
US6904274B2 (en) System and method for inverting automatic gain control (AGC) and soft limiting
US20080008198A1 (en) Method and system for improving dynamic range for communication systems using upstream analog information
JP3329264B2 (ja) Ａｇｃ回路
JP4168393B2 (ja) 無線通信移動局のａｇｃ制御方法
JP5681531B2 (ja) 自動利得制御装置および自動利得制御方法
TWI342687B (en) Enhanced automatic gain control mechanism for timeslotted data transmissions
JP2002164799A (ja) 送信電力制御方法及びその装置並びに通信装置
JP2002290177A (ja) 受信装置および自動利得制御方法
JP4422116B2 (ja) Ａｇｃ制御方法及びａｇｃ回路
JP2002330040A (ja) 受信装置および自動利得制御方法
US20020075944A1 (en) Automatic gain control circuit and method for direct sequence spread spectrum receiver
JP2000022468A (ja) 自動利得制御方法、その装置および通信用受信装置
KR100665137B1 (ko) 무선 패킷 통신 시스템의 자동 이득 제어 장치 및 제어방법
JP4171191B2 (ja) Ａｇｃ制御方法及びａｇｃ回路
JP2008053895A (ja) 無線受信機及びその利得制御方法
WO2004019489A1 (ja) 利得制御方法および利得制御装置並びにその利得制御装置を備えた受信機および携帯電話機
JPH06164661A (ja) 無線受信機
JP2003218651A (ja) 自動利得制御装置
JP2007266853A (ja) 自動利得制御装置
JP5407596B2 (ja) 無線通信装置及び信号強度の測定方法
JP4292655B2 (ja) サンプリング装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 01800662.0

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY BZ CA CH CN CR CU CZ DE DK DM DZ EE ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NO NZ PL PT RO RU SD SE SG SI SK SL TJ TM TR TT TZ UA UG US UZ VN YU ZA ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW MZ SD SL SZ TZ UG ZW AM AZ BY KG KZ MD RU TJ TM AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR BF BJ CF CG CI CM GA GN GW ML MR NE SN TD TG

WWE Wipo information: entry into national phase

Ref document number: 09979587

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2001917682

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020017015342

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020017015342

Country of ref document: KR

Ref document number: 2001917682

Country of ref document: EP

REG Reference to national code

Ref country code: DE

Ref legal event code: 8642

WWW Wipo information: withdrawn in national office

Ref document number: 2001917682

Country of ref document: EP

WWR Wipo information: refused in national office

Ref document number: 1020017015342

Country of ref document: KR