JPS619009A - デイジタルａｇｃ回路 - Google Patents
デイジタルａｇｃ回路Info
- Publication number
- JPS619009A JPS619009A JP12923684A JP12923684A JPS619009A JP S619009 A JPS619009 A JP S619009A JP 12923684 A JP12923684 A JP 12923684A JP 12923684 A JP12923684 A JP 12923684A JP S619009 A JPS619009 A JP S619009A
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- Japan
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- gain
- circuit
- output
- loop
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000009499 grossing Methods 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 abstract description 10
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3089—Control of digital or coded signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は変復調装置におけるディジタルＡＧＣ回路に
関する。
関する。
（従来の技術）
従来のディジタルＡＧＣ回路は、特開昭５６−１０７１
９号公報、特開昭５８−１０８８０９号公報、昭和５４
年度電子通信学会総合全国大会講演論文集〔分・冊８）
Ａ２００８．昭和５６年度電子通信学会総合全国大会講
演論文集〔分冊８ ）Ａ１９８４によシ明らかにされて
おり、例えば第５図の様に、利得切替回路１．サンプル
ホールド回路２．アナログディノタル変換回路３．絶対
値変換又は２乗検波回路４、低域フィルター５．対数変
換回路６．制御誤差算出回路７．誤差アキュムレータ８
等で構成されており、必要なＡＧＣ出力レベルと、実際
のＡＧＣ出力レベルとの誤差を算出回路で得て、これを
誤差アキュムレータにより積分し、その結果で利得切替
回路を制御することにより ＡＧＣを構成している。
９号公報、特開昭５８−１０８８０９号公報、昭和５４
年度電子通信学会総合全国大会講演論文集〔分・冊８）
Ａ２００８．昭和５６年度電子通信学会総合全国大会講
演論文集〔分冊８ ）Ａ１９８４によシ明らかにされて
おり、例えば第５図の様に、利得切替回路１．サンプル
ホールド回路２．アナログディノタル変換回路３．絶対
値変換又は２乗検波回路４、低域フィルター５．対数変
換回路６．制御誤差算出回路７．誤差アキュムレータ８
等で構成されており、必要なＡＧＣ出力レベルと、実際
のＡＧＣ出力レベルとの誤差を算出回路で得て、これを
誤差アキュムレータにより積分し、その結果で利得切替
回路を制御することにより ＡＧＣを構成している。
（発明が解決しようとする問題点）
しかしながら、従来のディジタルＡＧＣ回路では入力レ
ベルのステ、７″的な変化に対する過渡応答がおそいと
いう欠点、及び利得切替回路にアナログスイッチ等のス
イッチ切替を使用した場合（例えば、特願昭５８−１６
０２７２号）、その切替による過渡応答がサンプルホー
ルド回路を経て、利得制御ルーズにとりこ捷れて、発振
等の不安定動作を惹き起こすという問題について充分な
配慮がなされていなかったという欠点があった。
ベルのステ、７″的な変化に対する過渡応答がおそいと
いう欠点、及び利得切替回路にアナログスイッチ等のス
イッチ切替を使用した場合（例えば、特願昭５８−１６
０２７２号）、その切替による過渡応答がサンプルホー
ルド回路を経て、利得制御ルーズにとりこ捷れて、発振
等の不安定動作を惹き起こすという問題について充分な
配慮がなされていなかったという欠点があった。
（問題点を解決するだめの手段）
本発明は、前記従来技術の問題点を解決することにある
。すなわち、 ■入力レベルのステ、プ的な変動に対する過渡応答の改
善 ■利得切替回路の過渡応答による不安定動作の改善 Ｊ を図ったディジタルＡＧＣ回路を提供するも
のである。そのため、アナログ入力信号をディノタル変
換し、時定数τ２の低域フィルタをループ内にもつＡＧ
Ｃ制御ループにより利得切替回路の利得切替を行なうデ
ィジタルＡＧＣ回路において、利得切替回路の出力レベ
ルを絶対値変換又は２乗検波した後、前記低域フィルタ
の時定数τ２以下の時定数τ１をもつ低域フィルタで平
滑し、前記平滑した出力がＡＧＣ追従レベルに対して一
定レベル以上の高低に変化している間ＡＧＣ制御ルーツ
のループ制御を前記一定レベル以内にあるときの利得よ
り大きな値とする手段を有して利得切替を行なうことを
特徴とするＡＧＣ回路である。
。すなわち、 ■入力レベルのステ、プ的な変動に対する過渡応答の改
善 ■利得切替回路の過渡応答による不安定動作の改善 Ｊ を図ったディジタルＡＧＣ回路を提供するも
のである。そのため、アナログ入力信号をディノタル変
換し、時定数τ２の低域フィルタをループ内にもつＡＧ
Ｃ制御ループにより利得切替回路の利得切替を行なうデ
ィジタルＡＧＣ回路において、利得切替回路の出力レベ
ルを絶対値変換又は２乗検波した後、前記低域フィルタ
の時定数τ２以下の時定数τ１をもつ低域フィルタで平
滑し、前記平滑した出力がＡＧＣ追従レベルに対して一
定レベル以上の高低に変化している間ＡＧＣ制御ルーツ
のループ制御を前記一定レベル以内にあるときの利得よ
り大きな値とする手段を有して利得切替を行なうことを
特徴とするＡＧＣ回路である。
（作 用）
本発明の作用は、第１図に示す如く回路において利得切
替回路１からのＡＧＣ出力レベルを絶対値又は２乗検波
回路１０により直流レベルを得て、ＡＧＣルーグ内の低
域フィルタ（τ２ ）５の時定数τ２よりも小さな時定
数７１をもつ低域フィルタ（τｌ ）１ノで平滑して、
この結果を比較回路１２で基準の追従レベルに対して一
定レベル以上の変 セ化があったか否かをモニ
ターし、この結果により、利得制御ループのルーｆダイ
ンを切替える。
替回路１からのＡＧＣ出力レベルを絶対値又は２乗検波
回路１０により直流レベルを得て、ＡＧＣルーグ内の低
域フィルタ（τ２ ）５の時定数τ２よりも小さな時定
数７１をもつ低域フィルタ（τｌ ）１ノで平滑して、
この結果を比較回路１２で基準の追従レベルに対して一
定レベル以上の変 セ化があったか否かをモニ
ターし、この結果により、利得制御ループのルーｆダイ
ンを切替える。
（実施例）
第１図は、本発明の実施例を示す回路図であり、破線で
囲った部分が従来回路に対して付加した回路である。第
１図において、利得切替回路Ｉの出力側に追加された第
２の絶対値又は２乗検波回路１０によりＡＧＣ出力レベ
ルが直流レベルに変換され、これを第２の低域フィルタ
（τｌ ）１１によシ平清し、この出力を比較回路１２
で基準となる必要な追従レベルと比較することにより、
ＡＧＣ出力レベルが、必要な追従レベルに対して、一定
レベル以上の変化があったか否かを判定する。この判定
結果により、誤差アキュムレータ８に入力されるレベル
を切替える。このレベルの制御はＡＧＣのルーツ利得制
御となり、ループ利得制御回路１３によりレベルが大き
な時は高速で制御され、小さな時は微細に制御される。
囲った部分が従来回路に対して付加した回路である。第
１図において、利得切替回路Ｉの出力側に追加された第
２の絶対値又は２乗検波回路１０によりＡＧＣ出力レベ
ルが直流レベルに変換され、これを第２の低域フィルタ
（τｌ ）１１によシ平清し、この出力を比較回路１２
で基準となる必要な追従レベルと比較することにより、
ＡＧＣ出力レベルが、必要な追従レベルに対して、一定
レベル以上の変化があったか否かを判定する。この判定
結果により、誤差アキュムレータ８に入力されるレベル
を切替える。このレベルの制御はＡＧＣのルーツ利得制
御となり、ループ利得制御回路１３によりレベルが大き
な時は高速で制御され、小さな時は微細に制御される。
比較回路１２の出力が、一定レベル以上の変動を示して
いるときは、前記ループ利得を大きくして、高速でルー
プ制御を行ない、このループ制御の結果、前記比較回路
１２の出力が一定レベル以下の変動となったことを示す
ことによシ、ループ制御利得を小さくするものである。
いるときは、前記ループ利得を大きくして、高速でルー
プ制御を行ない、このループ制御の結果、前記比較回路
１２の出力が一定レベル以下の変動となったことを示す
ことによシ、ループ制御利得を小さくするものである。
このループ利得制御回路Ｉ３の出力は、制御誤差算出回
路７の出力に乗算器１４で乗算され、誤差アキュムレー
タ８に出力する。
路７の出力に乗算器１４で乗算され、誤差アキュムレー
タ８に出力する。
ここで、前記比較回路１２の入力側の低域フィルタ（τ
、）１１の時定数τｌと、利得制御ループの低域フィル
タ（τ２）５の時定数τ２は、τ１くτ２とする。
、）１１の時定数τｌと、利得制御ループの低域フィル
タ（τ２）５の時定数τ２は、τ１くτ２とする。
第３図に上記制御による過渡応答の変化を示している。
従来のＡＧＣの出力応答に対して、本発明によるＡＧＣ
の出力応答が短かくなることがわかる。
の出力応答が短かくなることがわかる。
まず、入力レベルがステップ的に低下したとすると、Ａ
ＧＣ出力レベルもステップ的に低下し、比較回路Ｉ２は
ＡＧＣ出力レベルが一定レベル以上変動したことを検出
し、検出している間、ループ利得を大きくする。これに
より、高速でＡＧＣ応答し、ＡＧＣ出力レベルを一定レ
ベル以下の変動とする。
ＧＣ出力レベルもステップ的に低下し、比較回路Ｉ２は
ＡＧＣ出力レベルが一定レベル以上変動したことを検出
し、検出している間、ループ利得を大きくする。これに
より、高速でＡＧＣ応答し、ＡＧＣ出力レベルを一定レ
ベル以下の変動とする。
同時にルーフ０利得は元にもどる。入力レベルがステラ
フ０的に増大した場合も同様に制御される。
フ０的に増大した場合も同様に制御される。
第２図は、第１図のループ制御回路１３の内部を示す回
路図である。比較回路１２がら得だ判定結果をデコーダ
２０により変換して、との出力によりスイッチｓｗ、
、 ｓｗ２ 、 ｓｗ３を制御しアース又は電源のｒｏ
」 、 「ＩＪ高出力例えば３ビツトを得てこれを乗算
器１４に匈える。乗算器１４ては制御誤差算出回路７か
らの出力と乗算する。この例では、スイッチＳＷＩ 、
ＳＷ２ 、８ｗ３全ｉヲ制御する場合を説明している
が、特定のスイッチを固定しておき、残りのスイッチを
制御してもよい。
路図である。比較回路１２がら得だ判定結果をデコーダ
２０により変換して、との出力によりスイッチｓｗ、
、 ｓｗ２ 、 ｓｗ３を制御しアース又は電源のｒｏ
」 、 「ＩＪ高出力例えば３ビツトを得てこれを乗算
器１４に匈える。乗算器１４ては制御誤差算出回路７か
らの出力と乗算する。この例では、スイッチＳＷＩ 、
ＳＷ２ 、８ｗ３全ｉヲ制御する場合を説明している
が、特定のスイッチを固定しておき、残りのスイッチを
制御してもよい。
次に第１図における同期回路１５の動作を、第４図を用
いて説明する。第４図において、利得切替回路１のアナ
ログ入力（イ）に対して、従来の利得切替回路１の出力
（ロ）は、利得切替タイミングとサンプルホールド回路
２のホールＩ゛タイミング◎が図示した様になり、利得
切替による３１４渡応答がサンプルホールド回路２の出
力に影響することがある。すなわち、０時点におけるボ
ールドデータは、本来のであるが、上記影響により■と
なる。この誤データはアナログディノタル変換を介して
ディジタルＡＧＣ出力となるとともに利得制御ループに
とりこまれて、不安定動作の原因となる。第１図におけ
る同期回路１５は、ホールドタイミング０点により、利
得切替タイミングを同期化し、サンプルホール１回路２
がデータをホールドした直後に利得切替する様にしてい
る。これにより、利得切替による過渡応答時間がサング
ルホールドの周期Ｔまで許容できる様になる。
いて説明する。第４図において、利得切替回路１のアナ
ログ入力（イ）に対して、従来の利得切替回路１の出力
（ロ）は、利得切替タイミングとサンプルホールド回路
２のホールＩ゛タイミング◎が図示した様になり、利得
切替による３１４渡応答がサンプルホールド回路２の出
力に影響することがある。すなわち、０時点におけるボ
ールドデータは、本来のであるが、上記影響により■と
なる。この誤データはアナログディノタル変換を介して
ディジタルＡＧＣ出力となるとともに利得制御ループに
とりこまれて、不安定動作の原因となる。第１図におけ
る同期回路１５は、ホールドタイミング０点により、利
得切替タイミングを同期化し、サンプルホール１回路２
がデータをホールドした直後に利得切替する様にしてい
る。これにより、利得切替による過渡応答時間がサング
ルホールドの周期Ｔまで許容できる様になる。
（発明の効果）
本発明は、以上説明したようにＡＧＣ出力レベル比較結
果によるルーズ利得制御により、レベル変化による過渡
応答時間を短縮できるという利点がある。そして、多値
直交振幅変調モデムに利用することができる。
果によるルーズ利得制御により、レベル変化による過渡
応答時間を短縮できるという利点がある。そして、多値
直交振幅変調モデムに利用することができる。
更に、利得切替制御タイミングのす／グルホールドタイ
ミングとの同期化により、利得切替時の過渡応答時間が
、サンプルホールドタイミングの周期Ｔまで許容できる
という利点がある。
ミングとの同期化により、利得切替時の過渡応答時間が
、サンプルホールドタイミングの周期Ｔまで許容できる
という利点がある。
あ１゜、□、）□２．。□あ、つ２１ プは第１図
のルーズ利得制御回路の一例を示す回路図、第３図は動
作を説明するための入力レベルの誠テ、ｆ応答に対する
出力応答の波形図、第４図ハ利得切替タイミ／グのサン
プルホールドタイミングに対する同期を説明する波形図
、第５図は従来のディジタルＡＧＣ回路を示す回路図で
ある。 １・・利得切替回路、２・・サンプルホールド回路、３
・・アナログディノタル変換回路、４・・絶対値又は２
乗検波回路、５・低域フィルタ、６・対数変換回路、７
制御誤差算出回路、８・誤差アキュムレータ、ｌＯ・
・・絶対値又は２乗検波回路、１１・・・低域フィルタ
、１２・比較回路、１３・ルーフ０利得制御回路、１４
乗算器。 特許出願人 沖電気工業株式会社 第１図 第２図 ・７３ 第３図 第４図 第５図 ル ー比か 手続補正書輸発） ６オ。皐０・２Ｉ８１１９８
のルーズ利得制御回路の一例を示す回路図、第３図は動
作を説明するための入力レベルの誠テ、ｆ応答に対する
出力応答の波形図、第４図ハ利得切替タイミ／グのサン
プルホールドタイミングに対する同期を説明する波形図
、第５図は従来のディジタルＡＧＣ回路を示す回路図で
ある。 １・・利得切替回路、２・・サンプルホールド回路、３
・・アナログディノタル変換回路、４・・絶対値又は２
乗検波回路、５・低域フィルタ、６・対数変換回路、７
制御誤差算出回路、８・誤差アキュムレータ、ｌＯ・
・・絶対値又は２乗検波回路、１１・・・低域フィルタ
、１２・比較回路、１３・ルーフ０利得制御回路、１４
乗算器。 特許出願人 沖電気工業株式会社 第１図 第２図 ・７３ 第３図 第４図 第５図 ル ー比か 手続補正書輸発） ６オ。皐０・２Ｉ８１１９８
Claims (2)
- （１）アナログ入力信号をディジタル変換し、時定数τ
＿２の低域フィルタをループ内にもつＡＧＣ制御ループ
により利得切替回路の利得切替を行なうディジタルＡＧ
Ｃ回路において、利得切替回路の出力レベルを絶対値変
換又は２乗検波した後、前記低域フィルタの時定数τ＿
２以下の時定数τ＿１をもつ低域フィルタで平滑し、前
記平滑した出力がＡＧＣ追従レベルに対して一定レベル
以上の高低に変化している間ＡＧＣ制御ループのループ
利得を前記一定レベル以内にあるときの利得より大きな
値とする手段を有して利得切替を行なうことを特徴とす
るディジタルＡＧＣ回路。 - （２）利得切替のタイミングをディジタル変換に際して
のホールドタイミングの直後としたことを特徴とする特
許請求の範囲第１項記載のディジタルＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12923684A JPS619009A (ja) | 1984-06-25 | 1984-06-25 | デイジタルａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12923684A JPS619009A (ja) | 1984-06-25 | 1984-06-25 | デイジタルａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619009A true JPS619009A (ja) | 1986-01-16 |
| JPH0252442B2 JPH0252442B2 (ja) | 1990-11-13 |
Family
ID=15004541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12923684A Granted JPS619009A (ja) | 1984-06-25 | 1984-06-25 | デイジタルａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619009A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657997A1 (fr) * | 1993-12-07 | 1995-06-14 | Thomson-Csf | Procédé de commande automatique de gain dans un récepteur radio numérique et récepteur mettant en oeuvre ce procédé |
| JP2001284996A (ja) * | 2000-03-31 | 2001-10-12 | Matsushita Electric Ind Co Ltd | ゲイン制御装置 |
| JP2009516397A (ja) * | 2005-11-15 | 2009-04-16 | パナソニック株式会社 | マルチパス角度変調器の利得を常時較正する方法 |
| US8401129B2 (en) | 2009-11-19 | 2013-03-19 | Techwell Llc | Digital automatic gain control |
-
1984
- 1984-06-25 JP JP12923684A patent/JPS619009A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657997A1 (fr) * | 1993-12-07 | 1995-06-14 | Thomson-Csf | Procédé de commande automatique de gain dans un récepteur radio numérique et récepteur mettant en oeuvre ce procédé |
| FR2713846A1 (fr) * | 1993-12-07 | 1995-06-16 | Thomson Csf | Procédé de commande automatique de gain dans un récepteur radio numérique et récepteur mettant en Óoeuvre ce procédé. |
| JP2001284996A (ja) * | 2000-03-31 | 2001-10-12 | Matsushita Electric Ind Co Ltd | ゲイン制御装置 |
| JP2009516397A (ja) * | 2005-11-15 | 2009-04-16 | パナソニック株式会社 | マルチパス角度変調器の利得を常時較正する方法 |
| JP4866855B2 (ja) * | 2005-11-15 | 2012-02-01 | パナソニック株式会社 | マルチパス角度変調器の利得を常時較正する方法 |
| US8401129B2 (en) | 2009-11-19 | 2013-03-19 | Techwell Llc | Digital automatic gain control |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0252442B2 (ja) | 1990-11-13 |
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