JPH0252442B2 - - Google Patents
Info
- Publication number
- JPH0252442B2 JPH0252442B2 JP12923684A JP12923684A JPH0252442B2 JP H0252442 B2 JPH0252442 B2 JP H0252442B2 JP 12923684 A JP12923684 A JP 12923684A JP 12923684 A JP12923684 A JP 12923684A JP H0252442 B2 JPH0252442 B2 JP H0252442B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gain
- level
- agc
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 7
- 230000001052 transient effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3089—Control of digital or coded signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は変復調装置におけるデイジタル
AGC回路に関する。
AGC回路に関する。
（従来の技術）
従来のデイジタルAGC回路は、特開昭56−
10719号公報、特開昭58−108809号公報、昭和54
年度電子通信学会総合全国大会講演論文集〔分冊
８〕No.2008、昭和56年度電子通信学会総合全国大
会講演論文集〔分冊８〕No.1984により明らかにさ
れており、例えば第５図の様に、利得切替回路
１、サンプルホールド回路２、アナログデイジタ
ル変換回路３、絶対値変換又は２乗検波回路４、
低域フイルター５、対数変換回路６、制御誤差算
出回路７、誤差アキユムレータ８等で構成されて
おり、必要なAGC出力レベルと、実際のAGC出
力レベルとの誤差を算出回路で得て、これを誤差
アキユムレータにより積分し、その結果で利得切
替回路を制御することによりAGCを構成してい
る。
10719号公報、特開昭58−108809号公報、昭和54
年度電子通信学会総合全国大会講演論文集〔分冊
８〕No.2008、昭和56年度電子通信学会総合全国大
会講演論文集〔分冊８〕No.1984により明らかにさ
れており、例えば第５図の様に、利得切替回路
１、サンプルホールド回路２、アナログデイジタ
ル変換回路３、絶対値変換又は２乗検波回路４、
低域フイルター５、対数変換回路６、制御誤差算
出回路７、誤差アキユムレータ８等で構成されて
おり、必要なAGC出力レベルと、実際のAGC出
力レベルとの誤差を算出回路で得て、これを誤差
アキユムレータにより積分し、その結果で利得切
替回路を制御することによりAGCを構成してい
る。
（発明が解決しようとする問題点）
しかしながら、従来のデイジタルAGC回路で
は入力レベルのステツプ的な変化に対する過渡応
答がおそいという欠点、及び利得切替回路にアナ
ログスイツチ等のスイツチ切替を使用した場合
（例えば、特願昭58−160272号）、その切替による
過渡応答がサンプルホールド回路を経て、利得制
御ループにとりこまれて、発振等の不安定動作を
惹き起こすという問題について充分な配慮がなさ
れていなかつたという欠点があつた。
は入力レベルのステツプ的な変化に対する過渡応
答がおそいという欠点、及び利得切替回路にアナ
ログスイツチ等のスイツチ切替を使用した場合
（例えば、特願昭58−160272号）、その切替による
過渡応答がサンプルホールド回路を経て、利得制
御ループにとりこまれて、発振等の不安定動作を
惹き起こすという問題について充分な配慮がなさ
れていなかつたという欠点があつた。
（問題点を解決するための手段）
本発明は、前記従来技術の問題点を解決するこ
とにある。すなわち、 入力レベルのステツプ的な変動に対する過渡
応答の改善 利得切替回路の過渡応答による不安定動作の
改善 を図つたデイジタルAGC回路を提供するもので
ある。そのため、アナログ入力信号をデイジタル
変換し、時定数τ2の低域フイルターをループ内に
もつAGC制御ループにより利得切替回路の利得
切替を行なうデイジタルAGC回路において、利
得切替回路の出力レベルを絶対値変換又は２乗検
波した後、前記低域フイルタの時定数τ2以下の時
定数τ1をもつ低域フイルタで平滑し、前記平滑し
た出力がAGC追従レベルに対して一定レベル以
上の高低に変化している間AGC制御ループのル
ープ利得を前記一定レベル以内にあるときの利得
より大きな値とする手段を有して利得切替を行な
うことを特徴とするAGC回路である。
とにある。すなわち、 入力レベルのステツプ的な変動に対する過渡
応答の改善 利得切替回路の過渡応答による不安定動作の
改善 を図つたデイジタルAGC回路を提供するもので
ある。そのため、アナログ入力信号をデイジタル
変換し、時定数τ2の低域フイルターをループ内に
もつAGC制御ループにより利得切替回路の利得
切替を行なうデイジタルAGC回路において、利
得切替回路の出力レベルを絶対値変換又は２乗検
波した後、前記低域フイルタの時定数τ2以下の時
定数τ1をもつ低域フイルタで平滑し、前記平滑し
た出力がAGC追従レベルに対して一定レベル以
上の高低に変化している間AGC制御ループのル
ープ利得を前記一定レベル以内にあるときの利得
より大きな値とする手段を有して利得切替を行な
うことを特徴とするAGC回路である。
（作用）
本発明の作用は、第１図に示す如く回路におい
て利得切替回路１からのAGC出力レベルを絶対
値又は２乗検波回路１０により直流レベルを得
て、AGCループ内の低域フイルタ（τ2）５の時
定数τ2よりも小さな時定数τ1をもつ低域フイルタ
（τ1）１１で平滑して、この結果を比較回路１２
で基準の追従レベルに対して一定レベル以上の変
化があつたか否かをモニターし、この結果によ
り、利得制御ループのループゲインを切替える。
て利得切替回路１からのAGC出力レベルを絶対
値又は２乗検波回路１０により直流レベルを得
て、AGCループ内の低域フイルタ（τ2）５の時
定数τ2よりも小さな時定数τ1をもつ低域フイルタ
（τ1）１１で平滑して、この結果を比較回路１２
で基準の追従レベルに対して一定レベル以上の変
化があつたか否かをモニターし、この結果によ
り、利得制御ループのループゲインを切替える。
（実施例）
第１図は、本発明の実施例を示す回路図であ
り、破線で囲つた部分が従来回路に対して付加し
た回路である。第１図において、利得切替回路１
の出力側に追加された第２の絶対値又は２乗検波
回路１０によりAGC出力レベルが直流レベルに
変換され、これを第２の低域フイルタ（τ1）１１
により平滑し、この出力を比較回路１２で基準と
なる必要な追従レベルと比較することにより、
AGC出力レベルが、必要な追従レベルに対して、
一定レベル以上の変化があつたか否かを判定す
る。この判定結果により、誤差アキユムレータ８
に入力されるレベルを切替える。このレベルの制
御はAGCのループ利得制御となり、ループ利得
制御回路１３によりレベルが大きな時は高速で制
御され、小さな時は微細に制御される。比較回路
１２の出力が、一定レベル以上の変動を示してい
るときは、前記ループ利得を大きくして、高速で
ループ制御を行ない、このループ制御の結果、前
記比較回路１２の出力が一定レベル以下の変動と
なつたことを示すことにより、ループ制御利得を
小さくするものである。このループ利得制御回路
１３の出力は、制御誤差算出回路７の出力に乗算
器１４で乗算され、誤差アキユムレータ８に出力
する。
り、破線で囲つた部分が従来回路に対して付加し
た回路である。第１図において、利得切替回路１
の出力側に追加された第２の絶対値又は２乗検波
回路１０によりAGC出力レベルが直流レベルに
変換され、これを第２の低域フイルタ（τ1）１１
により平滑し、この出力を比較回路１２で基準と
なる必要な追従レベルと比較することにより、
AGC出力レベルが、必要な追従レベルに対して、
一定レベル以上の変化があつたか否かを判定す
る。この判定結果により、誤差アキユムレータ８
に入力されるレベルを切替える。このレベルの制
御はAGCのループ利得制御となり、ループ利得
制御回路１３によりレベルが大きな時は高速で制
御され、小さな時は微細に制御される。比較回路
１２の出力が、一定レベル以上の変動を示してい
るときは、前記ループ利得を大きくして、高速で
ループ制御を行ない、このループ制御の結果、前
記比較回路１２の出力が一定レベル以下の変動と
なつたことを示すことにより、ループ制御利得を
小さくするものである。このループ利得制御回路
１３の出力は、制御誤差算出回路７の出力に乗算
器１４で乗算され、誤差アキユムレータ８に出力
する。
ここで、前記比較回路１２の入力側の低域フイ
ルタ（τ1）１１の時定数τ1と、利得制御ループ低
域フイルタ（τ2）５の時定数τ2は、τ1τ2とす
る。
ルタ（τ1）１１の時定数τ1と、利得制御ループ低
域フイルタ（τ2）５の時定数τ2は、τ1τ2とす
る。
第３図に上記制御による過渡応答の変化を示し
ている。従来のAGCの出力応答に対して、本発
明によるAGCの出力応答が短かくなることがわ
かる。まず、入力レベルがステツプ的に低下した
とすると、AGC出力レベルもステツプ的に低下
し、比較回路１２はAGC出力レベルが一定レベ
ル以上変動したことを検出し、検出している間、
ループ利得を大きくする。これにより、高速で
AGC応答し、AGC出力レベルを一定レベル以下
の変動とする。同時にループ利得は元にもどる。
入力レベルやステツプ的に増大した場合も同様に
制御される。
ている。従来のAGCの出力応答に対して、本発
明によるAGCの出力応答が短かくなることがわ
かる。まず、入力レベルがステツプ的に低下した
とすると、AGC出力レベルもステツプ的に低下
し、比較回路１２はAGC出力レベルが一定レベ
ル以上変動したことを検出し、検出している間、
ループ利得を大きくする。これにより、高速で
AGC応答し、AGC出力レベルを一定レベル以下
の変動とする。同時にループ利得は元にもどる。
入力レベルやステツプ的に増大した場合も同様に
制御される。
第２図は、第１図のループ制御回路１３の内部
を示す回路図である。比較回路１２から得た判定
結果をデコーダ２０により変換して、この出力に
よりスイツチSW1，SW2，SW3を制御しアース又
は電源の「０」、「１」出力の例えば３ビツトを得
てこれを乗算器１４に与える。乗算器１４では制
御誤差算出回路７からの出力と乗算する。この例
では、スイツチSW1，SW2，SW3全てを制御する
場合を説明しているが、特定のスイツチを固定し
ておき、残りのスイツチを制御してもよい。
を示す回路図である。比較回路１２から得た判定
結果をデコーダ２０により変換して、この出力に
よりスイツチSW1，SW2，SW3を制御しアース又
は電源の「０」、「１」出力の例えば３ビツトを得
てこれを乗算器１４に与える。乗算器１４では制
御誤差算出回路７からの出力と乗算する。この例
では、スイツチSW1，SW2，SW3全てを制御する
場合を説明しているが、特定のスイツチを固定し
ておき、残りのスイツチを制御してもよい。
次に第１図における同期回路１５の動作を、第
４図を用いて説明する。第４図において、利得切
替回路１のアナログ入力イに対して、従来の利得
切替回路１の出力ロは、利得切替タイミングとサ
ンプルホールド回路２のホールドタイミングＣが
図示した様になり、利得切替による過渡応答がサ
ンプルホールド回路２の出力に影響することがあ
る。すなわち、Ｃ時点におけるホールドデータ
は、本来Ａであるが、上記影響によりＢとなる。
この誤データはアナログデイジタル変換を介して
デイジタルAGC出力となるとともに利得制御ル
ープにとりこまれて、不安定動作の原因となる。
第１図における同期回路１５は、ホールドタイミ
ングＣ点により、利得切替タイミングを同期化
し、サンプルホールド回路２がデータをホールド
した直後に利得切替する様にしている。これによ
り、利得切替による過渡応答時間がサンプルホー
ルドの周期Ｔまで許容できる様になる。
４図を用いて説明する。第４図において、利得切
替回路１のアナログ入力イに対して、従来の利得
切替回路１の出力ロは、利得切替タイミングとサ
ンプルホールド回路２のホールドタイミングＣが
図示した様になり、利得切替による過渡応答がサ
ンプルホールド回路２の出力に影響することがあ
る。すなわち、Ｃ時点におけるホールドデータ
は、本来Ａであるが、上記影響によりＢとなる。
この誤データはアナログデイジタル変換を介して
デイジタルAGC出力となるとともに利得制御ル
ープにとりこまれて、不安定動作の原因となる。
第１図における同期回路１５は、ホールドタイミ
ングＣ点により、利得切替タイミングを同期化
し、サンプルホールド回路２がデータをホールド
した直後に利得切替する様にしている。これによ
り、利得切替による過渡応答時間がサンプルホー
ルドの周期Ｔまで許容できる様になる。
（発明の効果）
本発明は、以上説明したようにAGC出力レベ
ル比較結果によるループ利得制御により、レベル
変化による過渡応答時間を短縮できるという利点
がある。そして、多値直交振幅変調モデムに利用
することができる。
ル比較結果によるループ利得制御により、レベル
変化による過渡応答時間を短縮できるという利点
がある。そして、多値直交振幅変調モデムに利用
することができる。
更に、利得切替制御タイミングのサンプルホー
ルドタイミングとの同期化により、利得切替時の
過渡応答時間が、サンプルホールドタイミングの
周期Ｔまで許容できるという利点がある。
ルドタイミングとの同期化により、利得切替時の
過渡応答時間が、サンプルホールドタイミングの
周期Ｔまで許容できるという利点がある。
第１図は本発明の実施例を示す回路図、第２図
は第１図のループ利得制御回路の一例を示す回路
図、第３図は動作を説明するための入力レベルの
ステツプ応答に対する出力応答の波形図、第４図
は利得切替タイミングのサンプルホールドタイミ
ングに対する同期を説明する波形図、第５図は従
来のデイジタルAGC回路を示す回路図である。 １…利得切替回路、２…サンプルホールド回
路、３…アナログデイジタル変換回路、４…絶対
値又は２乗検波回路、５…低域フイルタ、６…対
数変換回路、７…制御誤差算出回路、８…誤差ア
キユムレータ、１０…絶対値又は２乗検波回路、
１１…低域フイルタ、１２…比較回路、１３…ル
ープ利得制御回路、１４…乗算器。
は第１図のループ利得制御回路の一例を示す回路
図、第３図は動作を説明するための入力レベルの
ステツプ応答に対する出力応答の波形図、第４図
は利得切替タイミングのサンプルホールドタイミ
ングに対する同期を説明する波形図、第５図は従
来のデイジタルAGC回路を示す回路図である。 １…利得切替回路、２…サンプルホールド回
路、３…アナログデイジタル変換回路、４…絶対
値又は２乗検波回路、５…低域フイルタ、６…対
数変換回路、７…制御誤差算出回路、８…誤差ア
キユムレータ、１０…絶対値又は２乗検波回路、
１１…低域フイルタ、１２…比較回路、１３…ル
ープ利得制御回路、１４…乗算器。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力信号をデイジタル変換し、時定
数τ2の低域フイルタをループ内にもつAGC制御
ループにより利得切替回路の利得切替を行なうデ
イジタルAGC回路において、利得切替回路の出
力レベルを絶対値変換又は２乗検波した後、前記
低域フイルタの時定数τ2以下の時定数τ1をもつ低
域フイルタで平滑し、前記平滑した出力がAGC
追従レベルに対して一定レベル以上の高低に変化
している間AGC制御ループのループ利得を前記
一定レベル以内にあるときの利得より大きな値と
する手段を有して利得切替を行なうことを特徴と
するデイジタルAGC回路。 ２ 利得切替のタイミングをデイジタル変換に際
してのホールドタイミングの直後としたことを特
徴とする特許請求の範囲第１項記載のデイジタル
AGC回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12923684A JPS619009A (ja) | 1984-06-25 | 1984-06-25 | デイジタルａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12923684A JPS619009A (ja) | 1984-06-25 | 1984-06-25 | デイジタルａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619009A JPS619009A (ja) | 1986-01-16 |
| JPH0252442B2 true JPH0252442B2 (ja) | 1990-11-13 |
Family
ID=15004541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12923684A Granted JPS619009A (ja) | 1984-06-25 | 1984-06-25 | デイジタルａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619009A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2713846B1 (fr) * | 1993-12-07 | 1996-01-05 | Thomson Csf | Procédé de commande automatique de gain dans un récepteur radio numérique et récepteur mettant en Óoeuvre ce procédé. |
| JP2001284996A (ja) * | 2000-03-31 | 2001-10-12 | Matsushita Electric Ind Co Ltd | ゲイン制御装置 |
| US7636386B2 (en) * | 2005-11-15 | 2009-12-22 | Panasonic Corporation | Method of continuously calibrating the gain for a multi-path angle modulator |
| US8401129B2 (en) | 2009-11-19 | 2013-03-19 | Techwell Llc | Digital automatic gain control |
-
1984
- 1984-06-25 JP JP12923684A patent/JPS619009A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS619009A (ja) | 1986-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4691377A (en) | Automatic frequency and gain control circuit | |
| KR930010616B1 (ko) | 수상기 제어 장치 | |
| JPH0252442B2 (ja) | ||
| US7076222B2 (en) | Digital controlled AGC | |
| JPH0537819A (ja) | 振幅制御回路 | |
| EP0224828A2 (en) | PLL circuit | |
| EP0445780B1 (en) | Image signal recording and reproducing system | |
| JPH05315947A (ja) | 位相同期ループ回路 | |
| JPH03212090A (ja) | パイロット信号挿入装置 | |
| JPS6019364A (ja) | クランプ回路 | |
| JPH0321083Y2 (ja) | ||
| JP2855765B2 (ja) | 映像信号処理回路 | |
| JPH0528836Y2 (ja) | ||
| KR900000491Y1 (ko) | 래코딩시 테이프 잔량에 의한 자동모드 절환회로 | |
| JPS62230168A (ja) | デジタルテレビジヨン信号処理回路 | |
| JPH04192677A (ja) | クランプ装置 | |
| JPH0514322Y2 (ja) | ||
| JPS62122379A (ja) | 映像信号直流再生回路 | |
| JPS5916465B2 (ja) | 水平発振周波数自動制御回路 | |
| JPH0141049B2 (ja) | ||
| JPH077896B2 (ja) | ディジタル自動利得制御装置 | |
| JPH06283948A (ja) | 自動利得制御装置 | |
| JP2001036365A (ja) | Ａｇｃ増幅回路 | |
| JPS63261574A (ja) | 磁気記録再生装置 | |
| JPS59132406A (ja) | 自動利得制御回路 |