KR100592879B1 - 자동이득 제어 장치 - Google Patents

자동이득 제어 장치 Download PDF

Info

Publication number
KR100592879B1
KR100592879B1 KR1020030093553A KR20030093553A KR100592879B1 KR 100592879 B1 KR100592879 B1 KR 100592879B1 KR 1020030093553 A KR1020030093553 A KR 1020030093553A KR 20030093553 A KR20030093553 A KR 20030093553A KR 100592879 B1 KR100592879 B1 KR 100592879B1
Authority
KR
South Korea
Prior art keywords
gain
code
value
output
level
Prior art date
Application number
KR1020030093553A
Other languages
English (en)
Other versions
KR20050061928A (ko
Inventor
강헌식
황대환
김지은
백제인
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020030093553A priority Critical patent/KR100592879B1/ko
Priority to US10/986,645 priority patent/US7436913B2/en
Priority to JP2004340198A priority patent/JP4238200B2/ja
Publication of KR20050061928A publication Critical patent/KR20050061928A/ko
Application granted granted Critical
Publication of KR100592879B1 publication Critical patent/KR100592879B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
    • H03G3/20—Automatic control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits
    • H04L27/3809—Amplitude regulation arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers

Abstract

본 발명은 버스트 신호를 송수신하는 고속 데이터 통신에서 요구되는 빠른 이득 제어 시간을 제공할 수 있으며, 기억 장치의 사용 없이 간단한 구성으로 이득제어신호를 발생시킬 수 있는 자동 이득 제어 장치에 관한 것이다.
상기 본 발명에 의한 자동 이득 제어 장치는 가변 이득 증폭기의 출력신호가 목표 이득 레벨을 갖도록 가변 이득 증폭기의 이득을 제어하는 자동 이득 제어 장치에 있어서, 상기 가변이득 증폭기로부터 출력된 신호의 평균 전력을 구하여 2진 코드로 출력하는 전력검출부; 상기 전력검출부로부터 출력된 평균 전력코드로부터 상기 평균전력값에 대응하는 이득 코드를 발생시키는 이득 코드 발생부; 및 상기 이득 코드 발생부로부터 출력된 이득 코드와 상기 가변 이득 증폭부의 출력신호에 대한 목표이득코드의 편차를 산출하여 에러코드를 검출하고 상기 에러코드로부터 이득편차를 보상하는 이득 제어 전압을 발생시키는 이득제어 전압 발생부로 구성된다.
자동 이득 제어, 버스트 신호, 루프 이득 계수, 고속 데이터 통신

Description

자동이득 제어 장치{Auto gain control apparatus}
도 1은 종래 자동 이득 제어 장치의 구성도이다.
도 2는 본 발명에 의한 자동 이득 제어 장치의 전체 구성도이다.
도 3은 본 발명에 의한 자동 이득 제어 장치의 동작예를 보이는 테이블이다.
도 4는 본 발명에 의한 자동 이득 제어 장치에 있어서, 베이스 레벨 이득 코드 발생부의 상세 구성도이다.
도 5는 본 발명에 의한 자동 이득 제어 장치에 있어서, 오프셋 레벨 이득 코드 발생부의 상세 구성도이다.
도 6은 본 발명에 의한 자동 이득 제어 장치에 있어서, 언더플로우/오버플로우 감지부의 상세 구성도이다.
도 7은 본 발명에 의한 자동 이득 제어 장치에 있어서, 극성 제어부의 상세 구성도이다.
도 8은 본 발명에 의한 자동 이득 제어 장치에 있어서, 가변 이득 증폭기의 이득 제어 전압에 따른 보상 이득 곡선을 보인 것이다.
도 9는 본 발명에 의한 자동 이득 제어 장치에 있어서, DAC코드 발생부의 구성 및 동작 흐름을 보인 블럭도이다.
도 10은 본 발명에 의한 자동 이득 제어 장치에 있어서, 이득 점검부의 상세 구성도이다.
도 11은 본 발명에 의한 자동 이득 제어 장치에 있어서, 정현파에 대한 이득 제어 보상 예를 보인 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 전력검출부
2 : 이득코드발생부
3 : 이득제어전압발생부
I1 : 자동이득제어단
I2 : 아날로그신호처리단
본 발명은 유무선 통신에서 수신 입력 신호의 크기를 수신기 내부의 장치들이 최적으로 동작할 수 있도록 신호 크기를 제어하는 자동 이득 제어 장치에 관한 것이다.
유무선 통신에서 요구되는 자동 이득 제어 장치는 수신단 내부에 구비되는 동기 복원(timing recovery), 반송파 획득(carrier recovery), 등화기(equalizer) 와 같은 장치들의 안정적인 동작을 보장하고 수신 신호의 크기를 원하는 수준으로 유지함으로서 수신기 전체 성능에 있어 손실을 줄이는 것이다. 일반적으로, 유무선 통신에 있어서, 수신측의 입력 신호는 송신 및 채널 상황에 따라 크기가 달라지며, 이에 수신 신호의 크기가 수신기 내부의 블록들이 동작 할 수 있는 동작 범위(Dynamic Range) 내에 있지 않을 경우 전체 수신기의 성능에 상당한 악영향을 준다. 따라서, 자동이득제어장치는 이런 문제점을 해결하기 위해 이용된다.
도 1은 기존의 자동 이득 제어 장치의 구성을 보인 것으로서, 도시된 바와 같이, 기존의 자동 이득 제어 장치는, 크게 입력된 수신신호(S20)에 대해 일련의 아날로그 신호 처리를 담당하는 아날로그 신호 처리단(Analog Front End Block)(110)과, 상기 아날로그 신호 처리단(110)의 이득을 조절할 자동 이득 제어단(120)으로 구성된다. 상기 아날로그 신호 처리단(110)은 입력신호(S20)에 대해 증폭, 대역통과필터링, 주파수 변환 등을 수행하는 제1아날로그 신호처리기(111)와, 자동이득 제어단(120)에서 계산된 이득 조절 전압에 따라 조절된 증폭율로 상기 입력신호(S20)를 증폭하는 가변 이득 증폭기(Variable Gain Amplifier)(112)와, 상기 가변 이득 증폭기(112)에서 증폭된 신호에 대해 저주파 대역 필터링 및 아날로그 신호를 디지털 신호로 전환하는 등의 처리를 수행하는 제2아날로그 신호처리기(113)로 구성되고, 자동 이득 제어단(120)은 상기 아날로그 신호 처리단(110)의 출력 신호(S21)의 레벨을 검출하는 레벨검출기(121)와, 상기 레벨검출기(121)의 출력신호를 로우 패스 필터링하는 로우패스필터(122)와, 상기 로우패스필터(122)의 출력전압과 기준 전압을 에러 차를 산출하는 감산기(123)와, 상기 감산기(123)의 에러 신호에 루프 이득 계수를 곱하여 가변 이득 증폭기(112)에 이득제어전압으로 인가하는 곱셈기(124)로 이루어진다.
상기 레벨검출기(121)는 전파 정류기(Full-wave Rectifier)로 만들어 질 수 있다. 이때, 레벨검출기(121)는 상기 출력신호(S21)를 제곱하게 되고, 따라서, 레벨검출기(121)의 출력신호는 상기 신호(S21)의 전력신호가 된다. 그리고, 상기 로우패스필터(122)는 시간 영역에서 보면 적분 기능을 수행하므로, 로우패스필터(122)의 출력은 상기 전력신호에 대한 적분신호, 즉, 상기 신호(S21)의 평균크기가 된다. 이에 의하여, 감산기(123)는 상기 아날로그신호 처리단(110)의 출력신호(S21)의 실제 이득과, 목표하는 기준 이득(reference voltage)과의 편차, 즉 에러 신호를 발생시키고, 곱셈기(124)에서 이 에러값에 루프 이득 계수(loop gain constant)를 곱하여, 가변 이득 증폭기(112)의 이득 조절 신호(S22)를 발생시킨다.
상기와 같이 구성된 종래의 자동 이득 제어 장치의 시간 응답 특성은 상기 로우 패스 필터(122)의 대역폭에 의해 결정된다. 더 구체적으로, 상기 로우 패스 필터(122)의 대역폭이 좁을수록 시간 응답 특성은 길어지고, 대역폭이 넓을수록 시간 응답 특성을 짧아진다.
그런데, 오늘날의 고속 데이터 통신은 버스트 신호를 이용하며, 상기 버스트 신호는 신호 구간이 길지 않기 때문에 수신단에서의 정상적인 데이터 복구를 위해서는 빠른 이득 제어 시간이 요구된다. 따라서, 기존과 같이 구성된 자동 이득 제어 장치를 수신단에 구비할 경우, 상기 로우패스필터(122)의 대역폭을 크게 하여야 하지만, 대역폭이 너무 커지면, 잡음 성분도 유입되어 상기 출력신호(S21)에 대한 정확한 크기값을 검출할 수 없고, 그 결과, 이득 제어 신호(S22)에 대한 오차를 유발시킨다.
상기에 의하여, 기존의 자동 이득 제어 장치에서는 빠른 이득 조정 시간을 가지기 위해 저주파 통과 여파기의 대역폭을 늘리데 한계가 있기 때문에, 버스트 신호를 이용하는 고속 데이터 통신 시스템에서 요구하는 충분히 빠른 이득 조정 시간을 얻기가 어렵다.
또한, 기존 자동 이득 제어 장치는 아날로그 신호를 처리하기 때문에 이득 제어가 힘들고 오차가 크다는 단점이 있다.
따라서, 본 발명은 상술한 종래의 문제점을 해결하고자 제안된 것으로서, 그 목적은 빠른 이득 제어 시간을 가질 수 있고, 기억장치의 사용없이 이득 코드를 발생시켜 구성을 단순화시키고, 더불어 정확한 이득 제어가 가능한 자동 이득 제어 장치를 제공하는 것이다.
상술한 목적을 달성하기 위한 구성수단으로서, 본 발명은 가변 이득 증폭기의 출력신호가 목표 이득 레벨을 갖도록 가변 이득 증폭기의 이득을 제어하는 자동 이득 제어 장치에 있어서, 상기 가변이득 증폭기로부터 출력된 신호의 평균 전력을 구하여 2진 코드로 출력하는 전력검출부; 상기 전력검출부로부터 출력된 평균 전력코드로부터 상기 평균전력값에 대응하는 이득 코드를 발생시키는 이득 코드 발생부; 및 상기 이득 코드 발생부로부터 출력된 이득 코드와 상기 가변 이득 증폭부의 출력신호에 대한 목표이득코드의 편차를 산출하여 에러코드를 검출하고 상기 에러코드로부터 이득편차를 보상하는 이득 제어 전압을 발생시키는 이득제어 전압 발생부로 구성된다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 전력 검출부는, 가변이득증폭기의 출력에 대응하는 복소 입력 신호(Complex Input Signal) 또는 실수 입력 신호를 제곱연산하여 하나 이상의 곱셈기와, 상기 곱셈기로부터 산출된 제곱신호를 합하여 복소입력 또는 실수 입력신호에 대한 전력신호를 출력하는 가산기와, 상기 가산기로부터 출력되는 전력 신호에 대해 일정 심벌 시간 동안의 누적 값을 구하는 슬라이딩 적분기와, 상기 적분기의 출력을 기준 심벌 시간으로 나누어 순간 평균 전력 코드를 출력하는 제산기로 이루어진다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 이득 코드 발생부는, 상기 전력 검출부로부터 출력된 평균 전력 코드로부터, 2진 "1"값이 가장 먼저 나타나는 최상위비트(MSB:Most Significant Bit)의 위치 값을 출력하는 부호화부와, 상기 부호화부로부터 출력된 최상위비트 위치값을 이득 코드 상하한 조건치와 비교하여 언더플로우 및 오버플로우의 발생여부를 검출하는 언더플로우/오버플로우 감지부와, 상기 평균 전력 코드의 최상위비트 위치값과 언더플로우 및 오버플로우 발생여부에 따라서 상기 평균전력의 베이스-레벨에 대응하는 이득 코드를 발생시키는 베이스-레벨 이득 코드 발생부와, 상기 평균 전력 코드의 최상위비트 위치값과 상기 언더플로우/오버플로우 발생 여부에 따라서 오프셋-레벨의 이득 코드를 발생시키는 오프셋-레벨 이득 코드 발생부와, 상기 베이스-레벨 이득 코드와 오프셋-레벨 이득 코드를 합하여, 상기 전력검출부에서 검출된 평균전력에 대응하는 이득 코드를 출력하는 가산기로 이루어진다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 이득 제어 전압 발생부는, 상기 이득 코드 발생부로부터 발생된 가변 이득 증폭기의 출력에 대응하는 이득 코드와 목표 이득 코드를 감산하여 에러 코드를 구하는 감산부와, 상기 가변 이득 증폭기의 제어 전압에 대한 이득의 극성에 따라 상기 감산부로부터 출력된 에러 코드 값의 극성을 조정하는 극성 제어부와, 상기 감산부로부터 구해진 에러 코드의 크기에 따라 이득 루프 계수를 선택하는 이득 점검부와, 상기 이득 점검부로부터 선택된 이득 루프 계수와 단위 레벨 이득을 곱하여 단위레벨 이득에 대한 디지털/아날로그 변환코드를 발생시키는 DAC 코드발생부와, 상기 극성 제어부로부터 출력된 에러코드와 상기 DAC 코드 발생부의 단위레벨 DAC 코드를 곱하여 이득 보상 코드를 구하고 이를 이전 보상값에 누적시키는 누적부와, 상기 누적부로부터 출력된 이득 제어 코드를 아날로그 전압으로 변환하는 디지털/아날로그 변환부로 이루어진다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 베이스-레벨 이득 코드 발생부는, 언더플로우의 발생 유무에 따라 부호화부의 출력과 언더플로우 발생시의 베이스 레벨 이득 코드중 하나를 선택하는 제1멀티플렉서와, 오버플로우의 발생 유무에 따라서 상기 제1멀티플렉서의 출력과 오버플로우 발생시의 베이스-레벨 이득 코드 값중 하나를 선택하는 제2멀티플렉서와, 상기 제2멀티플렉서의 출력값을 최대 이득 값에 대한 전력 비트 열중 1의 값이 나타나는 위치 값으로부터 감산하는 감산부와, 상기 감산부의 출력 값을 두 배의 전력 사이에 존재하는 이득 레벨의 수)만큼 곱하여 베이스-레벨 이득 코드로 출력하는 곱셈기로 이루어진다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 상기 오프셋-레벨 이득 코드 발생부는, 부호화부의 출력 값의 최상위 비트 위치 값으로부터 오프셋 레벨의 수 만큼의 비트 열을 선택하는 오프셋 비트열 선택부와, 상기 오프셋 비트열 선택부로부터 선택된 비트열(NB Bits)을 연쇄적으로 연결시키는 연결부와, 상기 연결부의 출력값을
Figure 112006006767983-pat00001
(여기서, NL2는 두 배 전력사이의 이득레벨 수이다)의 값으로부터 감산하는 감산부와, 언더플로우의 발생 유무에 따라서 상기 감산부의 출력 값과 언더플로우가 발생했을 경우의 오프셋 레벨 값 중 하나를 선택하는 제3멀티플렉서와, 오버플로우가 발생했을 경우의 오프셋 레벨과 상기 제3멀티플렉서의 값중 하나를 오버플로우 발생 여부에 따라서 선택하는 제4멀티플렉서로 구성된다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 상기 언더플로우/오버플로우 감지부는, 언더플로우의 발생 조건과 상기 부호화부의 출력값을 비교하여 발생조건 보다 작은 값의 비트 위치 값이 입력되면, 언더플로우 발생 신호를 출력하는 제1비교기와, 오버플로우의 발생 조건과 상기 부호화부의 출력값을 비교하여, 오버플로우 발생조건보다 큰 값의 비트 위치값이 입력되면 오버플로우 발생 신호를 출력하는 제2비교기로 구성될 수 있다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 극성 제어부는, 상기 가변 이득 증폭기의 이득 제어전압의 극성에 대응하는 극성 제어 신호에 따라서 +1 또는 -1의 단위 극성값을 선택하는 제5멀티플렉서와, 상기 제5멀티플렉서로부터 선택된 단위 극성값과 상기 이득 코드 발생부로부터 인가된 에러 코드를 곱하여 이득 제어 방향을 결정하는 곱셈기로 구성될 수 있다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 이득 점검부는, 이득 에러 발생 범위를 소정 간격으로 구분하는 일련의 오차값들과 각각 상기 이득 코드 발생부로부터 출력된 에러 코드를 비교하여, 각각의 범위에 대응하는 다수 이득 루프 계수 선택 신호를 출력하는 다수의 비교기로 이루어질 수 있다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 DAC 코드 발생부는, 단위 레벨 이득에 대한 디지탈아날로그변환(DAC) 코드를 계산하는 단위 레벨 이득 DAC 코드 발생부와, 상기 이득 점검부로부터 발생된 이득 루프 계수 선택 신호에 따라서 대응하는 이득 루프 계수를 선택하는 선택기와, 상기 선택기에서 선택된 이득 루프 계수에 상기 단위레벨 이득 DAC 코드 발생부의 DAC 코드를 곱하는 곱셈기로 구성될 수 있다.
더하여, 본 발명에 의한 자동 이득 제어 장치의 단위레벨 이득 DAC 코드 발생부는 총 이득 레벨의 수(NLO)로부터
Figure 112003048520400-pat00002
을 산출하고, 이를 조절하기 위한 자동 이득 제어 전압
Figure 112003048520400-pat00003
을 산출한 후, 이에 대한 DAC 코드를
Figure 112003048520400-pat00004
에 의하여 발생시키는 것을 특징으 로 한다.
이하, 첨부한 도면을 참조하여, 본 발명에 의한 자동 이득 제어 장치의 구성 및 작용에 대하여 상세하게 설명한다.
도 2는 본 발명에 의한 자동 이득 제어 장치의 전체 구성을 개략적으로 나타낸 것으로서, 도면에서 I1은 본 발명에 의하여 유/무선으로 수신된 입력신호(S1)에 대해 필요한 이득을 계산하고 그에 따른 이득 제어 신호를 발생시키는 자동 이득 제어단이고, I2는 본 발명에 의한 자동 이득 제어 장치의 제어 대상으로서, 상기 자동 이득 제어부(I1)의 이득 제어 신호에 따라서 입력신호(S1)를 고속 데이터 통신을 처리하는 모뎀이나 기타 신호처리 장치에서 요구되는 크기의 신호로 증폭처리하는 아날로그 신호 처리단이다.
상기에서, 자동 이득 제어단(I1)은 상기 아날로그 신호 처리부(I2)로부터 출력되는 신호 데이터(S5,S6)를 연산하여 평균 전력 코드를 출력하는 전력검출부(1)와, 상기 전력검출부(1)로부터 출력된 평균 전력 코드로부터 상기 가변이득증폭기(4)의 출력신호에 대한 이득 코드(Gain Code)를 발생시키는 이득 코드 발생부(Gain Code Generatoin Block)(2)와, 상기 이득 코드 발생부(2)로부터 출력된 이득 코드로부터 가변 이득 증폭기의 이득을 제어하는 이득 제어 전압을 발생시키는 이득제어 전압 발생부(Gain Controlled Voltage Block)(3)로 구성된다.
그리고, 상기 아날로그신호 처리단(I2)은 입력신호(S1)를 상기 자동이득 제어단(I1)에서 인가된 이득제어전압에 따른 증폭률로 증폭시키는 가변 이득 증폭기(4)와, 상기 가변 이득 증폭기(4)로부터 출력된 신호(S2)에 대한 필터링 및 I/Q 복조 등과 같은 신호처리를 수행하는 아날로그 신호처리기(5)와, 상기 아날로그 신호 처리기(5)로부터 출력된 신호(S3,S4)를 디지털 데이터(S5,S6)로 변환하는 아날로그/디지탈변환기(6,7)로 구성된다.
상기 아날로그신호처리단(I2)의 가변 이득 증폭기(4)로 입력된 입력신호(S1)는 이전(새로운 이득값이 계산되어 설정되기 전)에 설정된 이득만큼 증폭되어 아날로그 신호처리기(5)를 거친다. 상기 아날로그 신호처리기(5)는 증폭된 수신신호에 대한 필터링 및 복조등을 수행한다. 본 발명에서는 상기 아날로그 신호처리기(5)를 통과한 신호에 대한 디지털 처리를 위하여, 아날로그/디지털환기(6,7)에서 디지털 데이터로 변환한다.
상기 도 2는 입력신호(S1)가 다중 레벨의 크기를 갖는 QAM방식의 신호일 경우를 예로 든 것으로서, 이때, 상기 아날로그 신호처리기(5)로부터 최종 출력된 신호는 복소 신호이다.
이하, 본 발명에 의한 자동 이득 제어장치의 작용은 입력 신호가 복소 신호인 경우로 가정하여 설명한다. 입력신호가 복소신호일 경우, 아날로그/디지털변환기(6,7)는 복소 신호의 각 직교 성분 I, Q 신호에 대하여 각각 필요하다.
상기 아날로그/디지털 변환기(6,7)로부터 출력된 I,Q 데이타(S5,S6)는 자동 이득 제어단(I1)의 전력검출부(1)로 입력된다.
상기 평균 전력부(1)는 복소 입력신호(Complex Input Signal)의 직교 성분 I(S5)와 Q(S6)에 대해 각각 곱셈기(11,12)로 곱셈한 후, 가산기(13)로 제곱 신호들 을 합하여, 입력신호에 대한 전력값을 구한다. 상기 가산기(13)로부터 출력되는 신호는
Figure 112003048520400-pat00005
이다.
그리고 나서 슬라딩 적분기(14)를 통하여, 상기 복소 전력에 대해 일정 심벌 시간 동안의 누적값을 구한 후, 이를 제산기(15)를 통해 상기 누적값을 심벌기간으로 나누어, 그 평균 값을 구한다.
상기와 같은 처리에 의해 전력 검출기(1)로부터 출력되는 신호는 다음의 수학식 1과 같이 정의될 수 있다.
Figure 112003048520400-pat00006
여기서, Pn은 해당 관찰 구간의 심볼 시간(J)동안의 평균전력값이고, In, Qn은 각각 상기 아날로그신호처리단(I2)로부터 출력되는 복소 입력 신호의 직교 성분값이다.
상기와 같이, 전력검출부(1)로부터 출력된 평균 전력신호(S7)는 이득 코드 발생부(2)로 입력된다. 상기 이득 코드 발생부(2)는 평균 전력 값에 대응하는 이득 값을 발생시키기 위한 코드를 만들어 내는 것으로서, 먼저, 부호화부(21)를 통해, 상기 입력된 평균 전력의 2진 값으로부터 '1'의 값이 가장 먼저 나타나는 최상위비트(MSB : Most Significant Bit)의 위치를 알아낸다. 그리고, 베이스-레벨 이득 코드 발생부(22)에서 상기 부호화부(21)에서 알아낸 최상위 비트의 위치로부터 상기 아날로그신호처리단(I2)의 출력신호에 대한 이득의 베이스-레벨을 알아내어, 베이 스-레벨에 해당하는 이득 코드를 발생시킨다.
동시에, 오프셋-레벨 이득 코드 발생부(24)를 통해, 상기 부호화부(21)로부터 출력된 최상위 비트 위치에 근거하여, 오프셋-레벨과 관련된 이득 코드를 발생시킨다.
더불어, 언더플로우/오버플로우 감지부(23)를 통하여, 상기 부호화부(21)에서 검출된 최상위비트의 위치를 기준 값과 비교하여, 언더플로우(nderflow) 또는 오버플로우(overflow)의 발생 유무를 판단한다.
상기에 의해 발생된 베이스-레벨 이득 코드와 오프셋-레벨 이득 코드가 가산기(25)에서 합산되어 상기 아날로그신호처리단(I2)의 출력신호의 크기에 대응하는 이득 코드로 출력된다.
상기 이득 코드 발생부(2)의 동작을 예를 들어 설명한다. 먼저, 입력되는 신호는 10 비트의 A/D 변환된 신호이고, 상기 전력검출부(1)의 평균 전력 계산시 설정된 관찰 구간은 16 심벌 구간동안으로 가정하고, 상기 아날로그/디지탈변환부(6,7)에서 입력 전압 동작 범위는 600mV ~ 600mV로 할 경우, 가장 작은 스텝의 전압은 1.2/1024 = 1.17mV가 된다고 한다. 여기서, 10 비트의 A/D 변환된 신호의 평균 전력 값을 2진 값으로 나타내게 되면 모두 20비트의 값으로 표시될 수 있다.
도 3은 상기와 같은 가정에서, 10비트로 A/D변환된 입력과 그에 대응하는 전력검출부(1)의 평균 전력값 및 이득 레벨을 나타낸 것이다. 입력전압(①)은 아날로그/디지탈변환부(6,7)로 입력되는 전압이고, ADC 출력(②)은 상기 입력전압(①)에 대응되는 아날로그/디지털변환기(6,7)의 출력값을 AD 변환된 2진 코드에 등가적인 10진 값으로 나타낸 것이고, 전력(③)은 상기 ADC 출력(②)의 제곱을 취한 값이고, ④는 상기 전력(③) 값을 2진 값으로 나타낸 것이며, AGC 이득 레벨(⑤)은 해당 전력(③)으로부터 구해진 이득 레벨의 값이고, 조절이득(⑥)은 100 mVrms의 값을 목표 레벨로 할 경우 각 입력전압(①)에 대응하는 조절 이득의 값이다. 여기서, 이득 조절 범위는 거의 38.859-(-8.06) ~ 42dB가 된다.
따라서, 입력전압(①)이 1.17 mVrms인 경우, 조절 이득(⑥)은 38.859 dB로서, 이 만큼을 더 증폭해야 한다. 또한, 입력전압(①)이 251.19 mVrms일 경우는, 8.06 dB의 값만큼 이득을 감소시켜야 한다.
상기 AGC 이득레벨(⑤)은 이진코드(④)의 값이 2배 증가 할 때마다, 즉, 입력전압(①)에 대한 전력 값이 2배 증가 할 때마다, 조절해야 할 최소한의 이득 값으로 나눈 값만큼의 레벨 수로 설정한다. 이는 수학식 2와 같이 나타낼 수 있다.
Figure 112003048520400-pat00007
여기서, NL2는 두 배의 전력 사이에 있는 이득 레벨의 수를 나타내고, Gstep min은 최소 이득 값을 말한다. 예를 들어, 조절하고자 하는 이득 스텝이 0.752575dB 인 경우 이득 레벨의 수는 4가 된다. 이는 전력이 두 배가 될 때 이득 레벨의 수가 4 증가한다는 의미가 된다. 상기와 같이 조절하고자 하는 최소의 이득값을 단위로 하여 전력이 두 배될 때의 이득레벨의 수를 설정함으로서 이득 레벨의 수를 쉽게 구할 수 있으며, 단순히 기억장치를 사용해서 이득레벨의 수를 설정 할 경우에 발생하는 많은 양의 기억 장치를 사용하여야 하는 문제점을 해결할 수 있다. 이런 식으로 하게 되면 전력이 두배로 증가 할 때마다 이득 레벨의 수가 일정 값이 증가하게 된다. 따라서 전력의 2진 비트열에
Figure 112003048520400-pat00008
만큼의 비트를 더한 경우의 비트열을
Figure 112003048520400-pat00009
라 하면, 이득 레벨의 수는 다음의 수학식 3과 같이 나타낼 수 있다.
Figure 112003048520400-pat00010
상기 수학식 3에서, NGL은 이득 레벨의 수이고, NL2는 두 배 전력값 사이의 이득 레벨 수이고, Nbase는 베이스-레벨의 수이고, Pgmax는 최대 이득 값에 대한 전력 비트열의 위치이고, Pmsb_positon 은 입력된 전력 비트열에서 MSB의 위치, Noffset은 오프셋-레벨의 수이다.
상기 오프셋-레벨의 수는 비트열 vec z 에서 Pmsb_position이 나타나는 비트 수의 하위
Figure 112003048520400-pat00011
만큼을 선택한 다음, 선택된 비트 열의 10진 값을
Figure 112003048520400-pat00012
에서 뺀 값이다. 예를 들어, NL2가 4일 경우, 오프셋-레벨의 수는 다음의 수학식 4와 같다.
Figure 112003048520400-pat00013
예를 들어, 상기 전력검출부(1)로부터 출력되는 평균 전력에 대한 비트열이 "0000011011101100110001"이고, 두 배 전력간의 이득 레벨 수가 NL2=4라면, 비트열
Figure 112003048520400-pat00014
는 "0000011011101100110001000"이 된다. 도 3에서 나타낸 것과 같이, 최대 이득 조정 지점(즉 오버플로우가 발생하는 MSB 위치)은 15가 되고 상기 평균 전력 비트열의 MSB 위치는 13이 된다. 그리고 오프셋 레벨의 수는 3-2=1이 된다. 따라서, 발생되는 이득 레벨의 수는 수학식 3에 의하여, 4(15-13)+1 = 9가 된다.
이러한 원리를 바탕으로, 상기 이득 코드 발생부(2)에 대하여 설명한다.
상기 이득 코드 발생부(2)는 부호화부(21)를 통해 평균 전력 값의 비트열에서 가장 먼저 1의 값이 나타나는 위치를 찾는다. 그리고, 상기 값으로부터 베이스-레벨 이득 코드 발생부(22)는 베이스-레벨의 코드 값을, 오프셋-레벨 이득 코드 발생부(23)는 오프셋-레벨의 코드 값을 발생시킨다.
상기 베이스-레벨 이득 코드 발생부(22)는 더 구체적으로 도 4에 도시된 바와 같이 구성된다. 즉, 언더플로우 발생 유무에 따라서 상기 부호화부(221)의 출력과 언더플로우 발생시의 베이스-레벨 이득 코드값(223)중 하나를 선택하는 제1멀티플렉서(221)와, 오버플로우의 발생 유무에 따라서 상기 제2멀티플렉서(221)의 출력과 오버플로우 발생에 해당되는 베이스-레벨 이득 코드 값(224)중 하나를 선택하는 제2멀티플렉서(222)와, 상기 제2멀티플렉서(222)의 출력값을 최대 이득 값에 대한 전력 비트열중 1의 값이 나타나는 위치 값(224)으로부터 감산하는 감산기(225)와, 상기 감산기(225)의 출력값을 두 배의 전력 사이에 있는 이득 레벨의 수 만큼 곱하는 곱셈기(226)로 구성되어 있다.
상기와 같이 구성된 베이스-레벨 이득 코드 발생부(22)는 수학식 3에 있어서, 우측의 첫번째 항의 값을 계산한다. 여기서, 언더플로우 및 오버플로우는 자동 이득 제어 장치에서 최소 및 최대의 조정 이득 값의 범위를 넘어서는 경우를 말한다.
다음으로, 도 5는 상기 이득 코드 발생부(2)에서 오프셋-레벨의 코드 수를 발생시키는 오프셋-레벨 이득 코드 발생부(24)의 구조를 나타낸 것이다. 도시된 바와 같이, 상기 오프셋-레벨 이득 코드 발생부(24)는 부호화부(21)의 출력 값의 최상위 비트 위치 값으로부터 오프셋 레벨의 수(Noffset)만큼의 비트 열을 선택하는 오프셋 비트열 선택부(241)와, 상기 오프셋 비트열 선택부(241)에서 선택된 비트열을 연결시켜 언더플로우/오버플로우 발생 여부에 따라서 오프셋 레벨을 보정하는 오프셋 레벨 보정부(242)로 이루어진다.
상기 오프셋 레벨 보정부(242)는 상기 오프셋 레벨 선택부(241)에서 선택된 비트열(NB Bits)을 연쇄적으로 연결시키는 연결부(243)와, 상기 연결부(243)로부터 연결된 값만큼을
Figure 112003048520400-pat00015
의 값(245)으로부터 빼는 감산기(246)와, 언더플로우의 발 생 유무에 따라서 상기 감산기(246)의 출력값과 언더플로우 발생시의 오프셋 레벨 값(247)중 하나를 선택하는 제3멀티플렉서(248)와, 오버플로우 발생여부에 따라서, 상기 오버플로우 발생시의 오프셋 레벨값(=0)(249)과 상기 제3멀티플레서(248)의 출력 중 하나를 선택하는 제4멀티플렉서(250)로 구성된다.
상기 구성에 의하여, 오프셋 레벨 이득 코드발생부(24)는 전압 레벨에 대응하는 오프셋 레벨을 산출한다.
상기 아날로그신호처리단(I2)의 출력전압이 최소 최대 조정이득범위를 벗어나는 지를 감지하는 오버플로우/언더플로우 감지부(23)는 도 6에 나타낸 것과 같이, 언더플로우의 발생 조건(233)과 상기 부호화부(21)의 출력값을 비교하여 발생조건보다 작은 값의 비트 위치 값을 가질 경우 언더플로우의 발생을 알려주는 제1비교기(231)와, 오버플로우의 발생 조건(234)과 상기 부호화부(21)의 출력을 비교하여, 상기 조건(234)보다 부호화부(21)의 출력 값이 큰 경우 오버플로우의 발생을 알려주는 제2비교기(232)로 구성된다.
이상에서 설명한 바와 같이 구성된, 이득 코드 발생부(2)는 상기 수학식 3에 의하여 이득레벨에 대응하는 코드를 발생시키는 것으로서, 상기 이득 코드 발생부(2)로부터 출력되는 이득 레벨에 대하여, 오버플로우/언더플로우의 발생여부별로 정리하면 다음의 수학식 5와 같다.
Figure 112003048520400-pat00016
베이스-레벨 이득 코드 발생부(22)의 출력과 오프셋 레벨 이득 코드 발생부(24)의 출력을 더하는 가산기(25)를 통해 상기 수학식 5에 나타난 바와 같이, 상기 전력검출부(1)에서 검출된 평균 전력에 대응하는 이득 코드 값이 발생된다.
그리고, 자동 이득 제어부(3)는 상기 이득코드발생부(2)로부터 발생된 이득 코드의 값은 조정하고자 하는 목표 이득 코드 값과의 차이를 통해 현재의 평균전력에 어느 정도의 이득을 설정해야 하는 지를 판단한다. 상기 자동 이득 제어부(3)는 감산기(31)에서 상기 이득 코드 발생부(2)로부터 발생된 현재의 평균전력 레벨에 대응하는 이득 코드와 목표하는 이득 코드값(39)과의 차이, 즉 에러 코드의 값을 구한다. 상기 구해진 에러 코드 값은 이득 점검부(32)와 극성 제어부(33)로 입력되는데, 먼저, 극성 제어부(33)는 도 7에 나타난 바와 같이, 극성 제어신호의 값에 따라 가변 이득 증폭기(4)에 대한 제어 전압의 극성(+,-)을 선택하는 제5멀티플렉서(333)와, 상기 제5멀티플렉서(333)에서 선택된 극성의 값과 상기 감산기(31)에서 출력된 에러 코드 값을 곱하는 곱셈기(334)로 구성되어, 극성 제어 신호에 따라 상기 에러 코드값의 극성을 조정한다.
상기와 같이 에러 코드값의 극성을 조정하는 이유는, 아날로그신호처리단(I2)의 가변 이득 증폭기(4)의 이득제어전압은 도 8에 나타난 바와 같이, 전압에 따라 이득이 증가하는 양의 기울기를 가지는 포지티브 이득-기울기 커브와, 전압에 따라 이득이 감소하는 음의 기울기를 가지는 네가티브 이득-기울기 커브, 두 가지이기 때문으로, 해당 가변 이득 증폭기(4)의 이득 제어 전압의 특성에 따라 에러 코드의 값의 극성을 달리해 주어야 한다. 상기 도 8의 그래프에 나타낸 이득 제어 전압에 따른 이득 변화 특성은 수식으로 표현하면 다음의 수학식 6과 같다.
Figure 112003048520400-pat00017
그리고, 상기 극성 제어부(33)를 통과한 에러 코드 값(S10)은 단위 레벨 이득을 DA변환(Digital to Analog Converter) 될 코드 값으로 전환시켜주는 단위레벨 DAC 코드 발생부(35)의 출력과 곱하여 진다.
상기에서 단위 레벨 DAC코드 발생부(35)는 이득 루프 계수(gain loop constant)를 발생시키는 역할을 하는 것으로, 이를 통해 이득 루프 계수의 값을 조절함으로서 이득 조정 시간을 변화시킬 수 있다. 즉, 고속데이터 통신에 있어서의 버스트 신호의 경우 빠른 이득 제어 시간을 가져야 하는데, 이는 상기 에러 코드의 값이 클 경우에는 상기 단위 레벨 DAC 코드 발생부(35)에서 큰 값의 이득 루프 계수의 값을 설정함으로서 획득될 수 있다.
본 발명에 의한 자동 이득 제어 장치는, 버스트 신호가 입력되는 초기에는 에러 코드의 값이 크게 나기 때문에 큰 이득 루프 계수의 값을 이용하고 에러 코드의 값이 오차 범위에 안에 있을 경우에는 작은 이득 루프 계수의 값을 가지게 하여 이득 제어를 정밀하게 할 수 있게 한다.
상기와 같이 이득 루프 계수의 값을 설정하는 것은 이득 점검부(32)에서 판단된다. 상기 이득 점검부(32)는 도 10에 도시한 바와 같이, 감산기(31)로부터 산출된 에러 코드 값을 각각의 오차값과 비교하여, 에러 코드 값의 범위를 체크하여, 이득 루프 계순 선택신호를 발생시키는 다수의 비교기(321)로 이루어진다. 즉, 이득 점검부(32)는 에러 코드 값의 크기가 어느 범위에 속하는지를 체크하여 단위 레벨 DAC 코드 발생부(35)에 알린다.
이에, 단위 레벨 DAC 코드 발생부(35)는 상기 이득 점검부(32)에서 체크된 범위에 해당하는 이득 루프 계수에 대한 DAC 코드값을 생성시킨다.
도 9는 상기 단위 레벨 DAC 코드 발생부(35)의 상세 구성 및 동작 흐름을 나타낸 블록구성도로서, 단위 레벨 DAC 코드 발생부(35)는 단위 제어 전압에 대한 이득 코드 값을 발생시키는 단위 레벨 이득 코드 발생부(35)와, 상기 이득 점검부(32)로부터 인가된 이득 루프 계수 선택신호에 따라서 해당 범위의 이득 루프 계수를 선택하는 이득 루프 계수 선택부(352)와, 상기 단위 레벨 이득 코드 발생부(35)에서 발생된 단위 전압에 대한 이득 코드와 상기 이득 루프 계수 선택부(352)에서 선택된 이득 루프 계수를 곱하여 해당 에러 코드값에 요구되는 DAC 코드를 출력하는 곱셈부(352)로 이루어진다.
상기 DAC 코드 발생부(35)의 동작을 도 9를 참조하여 더 상세하게 설명하면, 상기 단위 레벨 이득 코드 발생부(351)는 먼저 설정하고자 하는 전체 이득 레벨의 수(NLO)를 설정한다(E1). 그리고, 상기 설정된 전체 이득 레벨의 수(NLO)로부터 단위 레벨에 대한 단위 이득 값(GdB Lstep)을 산출한다(E2). 이때, 단위 레벨에 대한 단위 이득 값(GdB Lstep)에 대한 산출식은 다음의 수학식 7과 같다.
Figure 112003048520400-pat00018
상기 수학식 7을 통하여, 단위 이득 레벨에 대한 값이 얻어지면 도 8과 같은 이득 제어 전압 특성 커브에 따른 해당 단위 이득 레벨에 맞는 이득 제어 전압을 계산한다(E3). 상기에서 단위 이득 레벨에 맞는 이득 제어 전압의 계산은 다음의 수학식 8과 같이 이루어진다.
Figure 112003048520400-pat00019
상기 수학식 8에서, SG는 제어 전압에 대한 이득의 기울기, VLstep은 단위 이득 레벨에 대응되는 단위 이득 전압을 나타낸다.
상기와 같인 단위 제어 전압 값(vLstep)이 계산되면, 이 단위 제어 전압값을 발생시킬 수 있는 DAC 코드를 구한다(E4). 상기 DAC 코드값은 디지탈/아날로그 변환기의 전압 발생 식으로부터 구해지며, 이는 다음의 수학식 9와 같다.
Figure 112003048520400-pat00020
상기 수학식 9에서, Vdac_range는 DAC의 출려 전압의 범위를 나타내고, CdacLstep가 단위 이득 레벨에 대응되는 dB 이득 스텝을 발생시키기 위한 단위레벨 DAC 코드이다.
이와 같이, 단위레벨 이득 코드 발생부(351)로부터 구해진 단위 레벨 DAC코드 값은 단위 레벨에 대한 제어 전압을 만들어 낸다. 그리고, 상기 이득 잠금 점검부(32)에 의해 발생된 이득 루프 계수 선택 신호에 의해 이득루프계수선택기(352)로부터 선택된 이득 계수가 곱셈기(351)를 통해 상기 단위 레벨 DAC 코드값과 곱해져, 상기 해당 에러 코드값의 범위에 대응하는 이득 루프 계수를 발생시킨다.
상기 DAC 코드 발생부(35)로부터 발생된 DAC 제어 전압 코드는 상기 극성제어부(33)를 통해 극성이 설정된 에러코드값과 함께 누적기(Accumulator)(34)로 입력된다. 상기 누적기(34)는 이전 이득 보상의 값을 저장하는 기억 소자와 현재의 에러 코드에 상기 DAC 코드 발생부(35)로부터 출력된 이득 루프 계수에 대응하는 DAC 코드 값를 곱하는 곱셈기와, 상기 곱셈기로부터 출력된 값에 상기 기억소자에 기억된 이전값을 더하여 이득보상갑을 누적시키는 가산기로 구성되어, 이전에 계산 된 제어 전압 코드에 상기 산출된 에러 코드값에 대한 보상분을 더하여 디지털아날로그변환부(38)로 출력한다. 상기 디지털아날로그변환부(38)는 보상된 이득 제어 전압 코드를 아날로그 전압 신호로 변환하여 상기 가변 이득 증폭부(4)에 인가한다. 그 결과, 상기 가변 이득 증폭부(4)는 이득 에러를 보상하는 방향으로 증폭률을 조절하여, 다음에 입력되는 신호(s1)를 보상된 이득으로 증폭한다.
도 11은 본 발명에 의한 자동 이득 제어 장치에서, 정현파에 대한 이득을 보상한 예를 보인 것으로서, 도시된 바와 같이, 정현파 신호의 초기 에러 코드의 값이 이득 잠금 점검부(32)에서 이득 잠금에 필요한 오차 범위를 넘는 경우, 큰 이득 루프 계수를 선택하여 보상 이득을 크게 함으로써, 빠른 시간내에 오차 범위내의 에러코드를 가지게 하고, 에러코드가 오차 범위내로 들어오게 되면, 작은 값의 이득 루프 계수를 선택하여, 미세한 이득 제어를 구현한다.
상술한 바와 같은 본 발명의 자동 이득 제어 장치에 의하면, 빠른 이득 제어 시간을 가질 뿐 아니라, 기억 장치나 룩업테이블을 이용하지 않고, 논리적 연산만으로 평균전력 값으로부터 제어 이득 값을 발생시키기때문에 입력 전력 신호의 2진 값에 의존하지 않게 되고, 그 결과, 수신 시스템이 변경되더라도 기억장치나 룩업테이블의 변경이 불필요하여, 호환성 및 재이용성을 높일 수 있으며, 이득 편차가 오차범위내에 들때에는 이득 제어 계수값을 작게 조정함으로서, 정확한 이득 제어가 가능하게 하고, 더불어, 구성을 간략화시킨 우수한 효과가 나타난다.

Claims (11)

  1. 가변 이득 증폭기의 출력신호가 목표 이득 레벨을 갖도록 가변 이득 증폭기의 이득을 제어하는 자동 이득 제어 장치에 있어서,
    복소 입력 신호(Complex Input Signal) 또는 실수 입력 신호의 순간 전력을 구하기 위해 입력신호를 제곱연산을 하는 하나 이상의 곱셈기와, 상기 하나 이상의 곱셈기로부터 산출된 제곱신호를 합하여 전력신호를 출력하는 가산기와, 상기 가산기로부터 출력되는 전력 신호에 대해 일정 심벌 시간 동안의 누적 값을 구하는 슬라이딩 적분기와, 상기 적분기에 의해 적분된 값에 대한 평균 값을 구하는 제산기로 이루어져, 상기 가변이득 증폭기로부터 출력된 신호를 상기 곱셈기의 입력신호로 입력받아 그 평균 전력을 구하여 2진 코드로 출력하는 전력검출부;
    상기 전력검출부로부터 출력된 평균 전력코드로부터 상기 평균전력값에 대응하는 이득 코드를 발생시키는 이득 코드 발생부; 및
    상기 이득 코드 발생부로부터 출력된 이득 코드와 상기 가변 이득 증폭부의 출력신호에 대한 목표이득코드의 편차를 산출하여 에러코드를 검출하고 상기 에러코드로부터 이득편차를 보상하는 이득 제어 전압을 발생시키는 이득제어 전압 발생부로 구성되는 것을 특징으로 하는 자동 이득 제어 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 이득 코드 발생부는
    상기 전력 검출부로부터 출력된 평균 전력 값의 2진 값으로부터, 2진 "1"값이 가장먼저 나타나는 최상위비트(MSB:Most Significant Bit)의 위치값을 출력하는 부호화부와,
    상기 부호화부의 출력값으로부터 해당 가변 이득 증폭기의 출력값이 최고 최저 이득 레벨을 벗어나는지를 검출하는 언더플로우/오버플로우 감지부와,
    상기 부호화부의 출력 값과 상기 언더플로우/오버플로우 감지부로부터 검출된 언더플로우 및 오버플로우 발생여부에 따른 베이스-레벨의 이득 코드를 발생시키는 베이스-레벨 이득 코드 발생부와,
    상기 부호화부의 출력값과 상기 언더플로우/오버플로우 감지부로부터 검출된 언더플로우/오버플로우 발생 여부에 따른 오프셋-레벨의 이득 코드를 발생시키는 오프셋-레벨 이득 코드 발생부와,
    상기 베이스-레벨 이득 코드와 오프셋-레벨 이득 코드를 합하여, 상기 전력검출부에서 검출된 평균전력에 대응하는 이득 코드를 출력하는 가산기로 이루어지는 것을 특징으로 하는 자동 이득 제어 장치.
  4. 제 1 항에 있어서, 상기 이득 제어 전압 발생부는
    상기 이득 코드 발생부로부터 발생된 가변 이득 증폭기의 출력에 대한 평균전력에 대응하는 이득 코드와 목표 이득 코드를 감산하여 에러 코드 값을 구하는 감산부와,
    상기 가변 이득 증폭기의 제어 전압에 대한 이득의 극성에 따라 상기 감산부로부터 출력된 에러 코드 값의 극성을 조정하는 극성 제어부와,
    상기 감산부로부터 구해진 에러 코드 값의 크기에 따라 이득 루프 계수를 선택하는 이득 잠금 점검부와,
    상기 이득 잠금 점검부로부터 선택된 이득 루프 계수와 단위 레벨 이득을 곱하여 단위레벨 이득에 대한 디지털/아날로그 변환코드를 발생시키는 DAC 코드발생부와,
    상기 극성 제어부로부터 출력된 에러코드와 상기 DAC 코드 발생부의 단위레벨 DAC 코드를 곱하여 이득 보상 코드를 구하고 이를 이전 보상값에 누적시키는 누적부와,
    상기 누적부로부터 출력된 이득 제어 코드를 아날로그 전압으로 변환하는 디지털/아날로그 변환부로 이루어지는 것을 특징으로 하는 자동 이득 제어 장치.
  5. 제 3 항에 있어서, 상기 베이스-레벨 이득 코드 발생부는
    언더플로우의 발생 유무에 따라 부호화부의 출력과 언더플로우 발생시의 베이스 레벨 이득 코드중 하나를 선택하는 제1멀티플렉서와,
    오버플로우의 발생 유무에 따라서 상기 제1멀티플렉서의 출력과 오버플로우 발생시의 베이스-레벨 이득 코드 값중 하나를 선택하는 제2멀티플렉서와,
    상기 제2멀티플렉서의 출력값을 최대 이득 값에 대한 전력 비트 열중 1의 값이 나타나는 위치 값으로부터 감산하는 감산부와,
    상기 감산부의 출력 값을 두 배의 전력 사이에 존재하는 이득 레벨의 수)만큼 곱하여 베이스-레벨 이득 코드로 출력하는 곱셈기로 이루어지는 것을 특징으로 하는 자동 이득 제어 장치.
  6. 제 3 항에 있어서, 상기 오프셋-레벨 이득 코드 발생부는
    부호화부의 출력 값의 최상위 비트 위치 값으로부터 오프셋 레벨의 수 만큼의 비트 열을 선택하는 오프셋 비트열 선택부와,
    상기 오프셋 비트열 선택부로부터 선택된 비트열(NB Bits)을 연쇄적으로 연결시키는 연결부와,
    상기 연결부의 출력값을
    Figure 112006006767983-pat00021
    (여기서, NL2는 두 배 전력사이의 이득레벨 수이다)의 값으로부터 감산하는 감산부와,
    언더플로우의 발생 유무에 따라서 상기 감산부의 출력 값과 언더플로우가 발생했을 경우의 오프셋 레벨 값 중 하나를 선택하는 제3멀티플렉서와,
    오버플로우가 발생했을 경우의 오프셋 레벨과 상기 제3멀티플렉서의 값중 하나를 오버플로우 발생 여부에 따라서 선택하는 제4멀티플렉서로 구성되는 것을 특징으로 하는 자동 이득 제어 장치.
  7. 제 3 항에 있어서, 상기 언더플로우/오버플로우 감지부는
    언더플로우의 발생 조건과 상기 부호화부의 출력값을 비교하여 발생조건 보다 작은 값의 비트 위치 값이 입력되면, 언더플로우 발생 신호를 출력하는 제1비교기와,
    오버플로우의 발생 조건과 상기 부호화부의 출력값을 비교하여, 오버플로우 발생조건보다 큰 값의 비트 위치값이 입력되면 오버플로우 발생 신호를 출력하는 제2비교기로 구성되는 것을 특징으로 하는 자동 이득 제어 장치.
  8. 제 4 항에 있어서, 상기 극성 제어부는
    상기 가변 이득 증폭기의 이득 제어전압의 극성에 대응하는 극성 제어 신호에 따라서 +1 또는 -1의 단위 극성값을 선택하는 제5멀티플렉서와,
    상기 제5멀티플렉서로부터 선택된 단위 극성값과 상기 이득 코드 발생부로부터 인가된 에러 코드를 곱하여 이득 제어 방향을 결정하는 곱셈기로 구성되는 것을 특징으로 하는 자동 이득 제어 장치.
  9. 제 4 항에 있어서, 상기 이득 잠금 점검부는
    이득 에러 발생 범위를 소정 간격으로 구분하는 일련의 오차값들과 각각 상기 이득 코드 발생부로부터 출력된 에러 코드를 비교하여, 각각의 범위에 대응하는 다수 이득 루프 계수 선택 신호를 출력하는 다수의 비교기로 이루어지는 것을 특징으로 하는 자동 이득 제어 장치.
  10. 제 4 항에 있어서, 상기 DAC 코드 발생부는
    단위 레벨 이득에 대한 디지탈아날로그변환(DAC) 코드를 계산하는 단위 레벨 이득 DAC 코드 발생부와,
    상기 이득 잠금 점검부로부터 발생된 이득 루프 계수 선택 신호에 따라서 대응하는 이득 루프 계수를 선택하는 선택기와,
    상기 선택기에서 선택된 이득 루프 계수에 상기 단위레벨 이득 DAC 코드 발생부의 DAC 코드를 곱하는 곱셈기로 구성되는 것을 특징으로 하는 자동 이득 제어 장치.
  11. 제 10 항에 있어서, 상기 단위레벨 이득 DAC 코드 발생부는
    총 이득 레벨의 수(NLO)로부터
    Figure 112006006767983-pat00022
    을 산출하고, 이를 조절하기 위한 자동 이득 제어 전압
    Figure 112006006767983-pat00023
    을 산출한 후, 이에 대한 DAC 코드를
    Figure 112006006767983-pat00024
    에 의하여 발생시키는 것을 특징으로 하는 자동 이득 제어 장치.
KR1020030093553A 2003-12-19 2003-12-19 자동이득 제어 장치 KR100592879B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030093553A KR100592879B1 (ko) 2003-12-19 2003-12-19 자동이득 제어 장치
US10/986,645 US7436913B2 (en) 2003-12-19 2004-11-12 Automatic gain control apparatus
JP2004340198A JP4238200B2 (ja) 2003-12-19 2004-11-25 自動利得制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030093553A KR100592879B1 (ko) 2003-12-19 2003-12-19 자동이득 제어 장치

Publications (2)

Publication Number Publication Date
KR20050061928A KR20050061928A (ko) 2005-06-23
KR100592879B1 true KR100592879B1 (ko) 2006-06-23

Family

ID=34675841

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030093553A KR100592879B1 (ko) 2003-12-19 2003-12-19 자동이득 제어 장치

Country Status (3)

Country Link
US (1) US7436913B2 (ko)
JP (1) JP4238200B2 (ko)
KR (1) KR100592879B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4623677B2 (ja) * 2005-04-25 2011-02-02 パナソニック株式会社 自動利得制御回路、および信号再生装置
JP2007089053A (ja) 2005-09-26 2007-04-05 Matsushita Electric Works Ltd 無線受信装置及び無線受信方法
KR100820824B1 (ko) * 2006-03-02 2008-04-10 엘지전자 주식회사 디지털 자동 게인 보상장치 및 그 방법
TWI392227B (zh) * 2009-07-22 2013-04-01 Sunplus Technology Co Ltd 具有遲滯切換的自動增益控制系統
CN101989843B (zh) * 2009-07-29 2013-10-30 凌阳科技股份有限公司 具有迟滞切换的自动增益控制系统
US8401129B2 (en) * 2009-11-19 2013-03-19 Techwell Llc Digital automatic gain control
US10620802B1 (en) * 2015-08-10 2020-04-14 Cadence Design Systems, Inc. Algorithmic modeling interface process
KR102593635B1 (ko) 2018-04-11 2023-10-26 한국전자통신연구원 공진기 기반 센서 및 그의 감지 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5776635A (en) * 1980-10-31 1982-05-13 Hitachi Ltd Floating multiplying circuit
JPH04127704A (ja) 1990-09-19 1992-04-28 Canon Inc デイジタルａｇｃ回路
ZA95605B (en) 1994-04-28 1995-12-20 Qualcomm Inc Method and apparatus for automatic gain control and dc offset cancellation in quadrature receiver
US5606284A (en) 1994-08-26 1997-02-25 Matsushita Electric Industrial Co., Ltd. Automatic gain control device for producing constant amplitude output signal
JPH09284073A (ja) 1996-04-19 1997-10-31 Sony Corp 自動利得制御回路
US6167488A (en) * 1997-03-31 2000-12-26 Sun Microsystems, Inc. Stack caching circuit with overflow/underflow unit
KR100251694B1 (ko) 1997-10-29 2000-04-15 윤종용 자동이득제어장치
JP3534233B2 (ja) 1999-01-08 2004-06-07 松下電器産業株式会社 自動利得制御方法及びその装置、自動利得制御機能を持った無線通信装置
JP2001284996A (ja) 2000-03-31 2001-10-12 Matsushita Electric Ind Co Ltd ゲイン制御装置
JP3824871B2 (ja) 2001-02-19 2006-09-20 三菱電機株式会社 自動利得制御装置および復調器
US6843597B1 (en) * 2001-05-15 2005-01-18 Golden Bridge Technology Inc. Method and apparatus of a fast two-loop automatic gain control circuit
EP1555764B1 (en) * 2004-01-16 2006-04-12 Research In Motion Limited Method and apparatus for compensating code channel power in a transmitter

Also Published As

Publication number Publication date
JP2005184794A (ja) 2005-07-07
KR20050061928A (ko) 2005-06-23
JP4238200B2 (ja) 2009-03-11
US7436913B2 (en) 2008-10-14
US20050135513A1 (en) 2005-06-23

Similar Documents

Publication Publication Date Title
KR100436187B1 (ko) 향상된 동적 범위 및 ｄｃ 오프셋 정정 기능을 갖춘 무선전화 수신기 및 방법
US7773691B2 (en) Power control system for a continuous time mobile transmitter
US6510188B1 (en) All digital automatic gain control circuit
US5760629A (en) DC offset compensation device
US7659707B2 (en) RF detector with crest factor measurement
KR100314334B1 (ko) 디지털 자동 이득 제어용 리니어라이저 및 이것을 이용한 디지털 자동 이득 제어 회로
JPH09199961A (ja) Ａｇｃ装置
US7302245B2 (en) Method and apparatus for estimating and controlling initial time slot gain in a wireless communication system
JPWO2008114511A1 (ja) Ａｇｃ回路
US6081565A (en) Amplitude based coarse automatic gain control circuit
KR100592879B1 (ko) 자동이득 제어 장치
JP2012049626A (ja) Ａｄ変換器及びａｄ変換回路の電圧制御方法
US6754256B1 (en) Searcher for CDMA receiver apparatus
JP4820942B2 (ja) デジタル自動利得制御方法およびデバイス
KR100251694B1 (ko) 자동이득제어장치
US10594282B2 (en) Automatic gain control (AGC) circuit, despreading circuit, and method for reproducing reception data
US7433476B2 (en) Automatic gain control
WO2005025056A1 (ja) 自動利得制御増幅装置、受信機器及び無線通信機器
KR100325137B1 (ko) 통신 시스템의 디지털 자동이득제어 장치
JP6578199B2 (ja) 光受信モジュール
KR100765365B1 (ko) 자동 이득 제어 장치 및 방법 및 이를 이용한 디지털 통신시스템
KR100552670B1 (ko) 무선통신 시스템의 자동 이득 조절 장치 및 그 방법
JP5930028B2 (ja) 自動利得制御装置、自動利得制御方法、及び自動利得制御プログラム
KR20060100718A (ko) 자동 주파수 제어기
JPH02305027A (ja) Ａ／ｄ変換装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110609

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee