JPH09284073A

JPH09284073A - 自動利得制御回路

Info

Publication number: JPH09284073A
Application number: JP9829096A
Authority: JP
Inventors: Tadao Sasaki; 唯夫佐々木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-04-19
Filing date: 1996-04-19
Publication date: 1997-10-31

Abstract

(57)【要約】【課題】乗算を含まない回路構成で、発振を防止し動
作を安定させる機能を実現し、回路または処理ソフトウ
エアを簡単にし、処理速度も向上した自動利得制御回路
を提供することを課題とする。【解決手段】帰還手段として回路出力信号の異なった
レベル範囲に応答し回路出力信号を回路入力側に帰還す
る複数の帰還回路７〜１０と、この複数の帰還回路７〜
１０の出力を加算する加算回路１１を設け、入力信号可
変手段２は加算回路１１の出力に応じて回路入力信号１
を制御するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、自動利得制御回路
に関し、ことにオーディオ装置におけるディジタル増幅
装置の自動利得制御回路に関する。

【０００２】

【従来の技術】テープレコーダー等の録音装置では、録
音レベルを適正な範囲に収める為に自動利得制御回路
（以下ＡＧＣ回路で表す）がよく用いられている。従来
のオーディオ装置などに用いられるＡＧＣ回路の帰還回
路には、発振を防止して、動作を安定させるために低域
炉波器（以下ＬＰＦで表す）が挿入されているのが普通
である。

【０００３】このようなＬＰＦをディジタル回路で構成
した場合のブロックを図５に示す。図５から分かるよう
にＬＰＦには乗算回路が含まれている。したがって、Ｌ
ＰＦをソフトウエアで実現するためには、乗算が必要と
なり、そのために特別のハードウェアが必要だったり、
計算時間がかかったりする欠点がある。また、帰還回路
は瞬間的な大信号入力による影響をとり除くため、大入
力に対しては帰還量を制限するリミッタ機能を有してい
る場合がある。

【０００４】このようなリミッタ機能を有している場
合、大信号入力が続くと信号がクリップされて、正確な
フィードバック量が得られない。そこで、信号レベルが
あるスレッショルドを超えると一定割合で利得を下げ、
このスレッショルドを下回ると利得を元に戻す動作を行
う場合がある。しかしこのようにすると、スレッショル
ドを超えた信号の利得がさがって、いずれはスレッショ
ルドを下回ることになり、そうすると今度は利得を上げ
なくてはならなくなり、いずれはスレッショルドを超え
るという繰り返しが続くことになり、これによりループ
が発振する欠点がある。

【０００５】また、ディジタル回路では入力可変回路の
可変量が制御信号に対してｄｂ（デシベル）で変化動作
するものである場合がある。このようなときは、帰還回
路の入力レベルを対数化すれば帰還量を帰還回路入力に
比例させることができるが、リミッタ機能ではリミッタ
の効き始めるレベルとクリップするレベルの差が小さく
なって、これを元に制御すると、フィードバック量が常
に小さい値になってしまい、利得を速やかに下げること
ができないという欠点がある。

【０００６】

【発明が解決しようとする課題】上述のごとく、従来の
ディジタルＡＧＣ回路では、帰還回路のＬＰＦ回路に乗
算機能が含まれており、特別のハードウェアが必要だっ
たり、計算時間がかかったりする欠点があった。また、
帰還回路がリミッタ機能を有する場合、スレッショルド
の前後のレベルで発振するなどの問題があった。さら
に、対数化された入力信号を用いると、リミッタの効き
始めるレベルとクリップするレベルの差が小さくなっ
て、利得を速やかに下げることができないという問題も
有している。

【０００７】本発明はこれらの問題を解決して、ＬＰＦ
の計算を通常のフィルタ処理ではなく加減算で行って、
乗算をなくし回路またはソフトウエアを簡単にし、演算
時間を短くすることすることを課題とする。さらに、リ
ミッタ機能を有する場合、スレッショルド付近のレベル
での発振を防止し、利得の修正を高速に行うことを課題
とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、回路出力信号を回路入力側に帰還する低
域ろ波手段を含む帰還手段と、該帰還手段の出力に応じ
て回路入力信号を可変する入力信号可変手段とを有し、
自動的に回路の利得を制御する自動利得制御回路におい
て、前記低域ろ波手段の計算を加減算で行うことを特徴
とする。

【０００９】また、回路出力信号を回路入力側に帰還す
る帰還手段と、該帰還手段の出力に応じて回路入力信号
を可変する入力信号可変手段とを有し、自動的に回路の
利得を制御する自動利得制御回路において、前記帰還手
段は前記回路出力信号を回路入力側に帰還する複数の帰
還回路と、該複数の帰還回路の出力を加算する加算回路
を有し、前記入力信号可変手段は前記加算回路の出力に
応じて前記回路入力信号を制御することを特徴とする。

【００１０】

【発明の実施の形態】以下、本発明にかかるＡＧＣ回路
を添付図面を参照にして詳細に説明する。図１は、音声
信号のディジタル録音装置の入力回路に用いられた本発
明のＡＧＣ回路のブロック図である。図１において、１
は入力信号、２はＥＶＲ（電子ボリュウーム）あるいは
可変利得増幅器、３はＡＤ変換器、４はピーク検出回
路、５はＬＩＮ→ＬＯＧ変換回路、６は逆バックラッシ
ュ回路、７は高速リミッタ回路Ａ、８は高速リミッタ回
路Ｂ、９は低速リミッタ回路、１０はノーマル回路、１
１は加算回路、１２はバックラッシュ回路、１３は自動
・手動（ＡＵＴＯ・ＭＡＮ．）切り替えスイッチであ
る。

【００１１】入力されたアナログ信号１は、ＥＶＲ２で
レベルが変えられ、ＡＤ変換器３に入力される。ＡＤ変
換器３のディジタル出力は、図示しない録音装置に入力
される。同時にＡＤ変換器３のディジタル出力は、ピー
ク検出回路４にも入力され、ここで一定時間内に発生し
た最大値が検出保存される。この出力は直線量子化され
ている。

【００１２】ピーク検出回路４の出力は、高速リミッタ
回路Ａ７と高速リミッタ回路Ｂ８とＬＩＮ→ＬＯＧ変換
回路５に入力される。ＬＩＮ→ＬＯＧ変換回路５では直
線量子化されたピーク検出回路４の出力が浮動小数点形
式に変換される。浮動小数点形式の指数部は、対数への
良い近似になっている。ＬＩＮ→ＬＯＧ変換回路５の出
力は、逆バックラッシュ回路６へ入力され、その逆バッ
クラッシュ回路６の出力は低速リミッタ回路９およびノ
ーマル回路１０へ入力される。

【００１３】ＡＧＣ回路動作時は自動・手動切り替えス
イッチ１３はＡＵＴＯ側に切り替えられ、高速リミッタ
回路Ａ７、低速リミッタ回路９およびノーマル回路１０
の出力は、加算回路１１で加算されてバックラッシュ回
路７に入力される。

【００１４】バックラッシュ回路７はフイードバックル
ープの発振を防止するためのもので、加算回路１１の出
力の微妙な変化をＥＶＲ２に伝達しないような働きをす
る。これは丁度機械系の歯車でのガタ（バックラッシ
ュ）と同じような働きを行うことになる。バックラッシ
ュ量は、ＥＶＲ２の１ステップの変化幅以上に設定す
る。バックラッシュ回路７の出力は、ＥＶＲ２の利得を
設定し、適正なレベルになるようにコントロールされ
る。一方、逆バックラッシュ回路６はバックラッシュ回
路７で伝達されなかった量を補正するものである。

【００１５】図１の回路で、フイードバックゲインが１
の場合は、出力側の変化量がそのままＥＶＲ２の変化量
になる。例えば入力が１ｄＢ増加すると、出力は０．５
ｄＢ増加し、ＥＶＲ２の減衰量が０．５ｄＢ増加してバ
ランスするとする。ところが、バックラッシュがある
と、出力の変化がＥＶＲ２に伝達されない場合がある。
前述の例の場合では、フイードバック量が０．５ｄＢの
変わりに１ｄＢとなり、これが、バックラッシュのスレ
ッショルドを超えると、ＥＶＲ２の利得変化量が過大に
なり、発振を起こす場合がある。逆バックラッシュ回路
６はこの伝達されなかった分を補正する役割を果たす。

【００１６】次に本発明のフイードバック回路を従来の
ものと比較して説明する。図５は、従来のフイードバッ
ク回路に用いられる通常のＬＰＦ回路のブロック図であ
る。この回路は、ある時点での入力信号をＹｎ、出力信
号をＸｎとし、その１クロック前の出力をＸn-1 とする
と、この回路はＸｎ＝Ｘn-1 ＋（Ｙｎ−Ｘn-1 ）＊Ｋを計算している。ただし、Ｋは時定数である。これによ
りアナログ回路でのＣＲ一段のＬＰＦと同等の動作が実
現できる。

【００１７】一方、本発明の場合は、後で説明する図３
の３６〜４１の部分がＬＰＦ回路に相当する。図３の３
６〜４１の部分を図５と比較すれば明らかなように、本
発明では図５での乗算回路７２の部分がスルーレートリ
ミット３７になっている。図３の回路のこの部分の動作
を説明すると、減算回路３６の出力が正の時は、スルー
レートリミット３７はその出力と上昇時定数３９とを比
較してその内の小さい方の値を出力し、減算回路３６の
出力が負の時は、スルーレートリミット３７はその出力
と下降時定数３８とを比較してその内の大きい方の値を
出力する。このスルーレートリミット３７の出力を前回
の回路出力４３と加算回路４０で加算し、加算結果をラ
ッチ回路４１でラッチして今回の回路出力とする。な
お、図３の回路全体の動作は後で述べることにする。

【００１８】ＡＧＣ回路の動作としては、入力変化に対
する応答特性は指数関数的に変化することが望ましい。
アナログ的なＡＧＣ回路では利得は直接コントロール電
圧に比例する場合が多いので、通常のＬＰＦを用いると
コントロール電圧が指数関数的になるので都合が良い。
ディジタルＡＧＣでは、ＥＶＲ２の変化量はｄＢステッ
プなので、コントロール電圧が直線的に変化するとする
と利得の変化は指数関数的になる。このため、ＬＰＦ回
路に乗算演算を用いず、加算演算を用いても差支えない
ことになる。

【００１９】図２は、図１の高速リミッタ回路Ｂ８の内
容を示すブロック図である。図１の回路では、この高速
リミッタ回路Ｂ８の回路はマニュアル録音時にのみ働く
ようにしているが、ＡＧＣ動作中に働くようにしても差
支えない。

【００２０】この回路の動作は次のようなものである。
比較回路２１で入力信号２０があるスレッショルドＴhd
３およびＴhd４と比較され、次のような判断がなされ
る。（１）入力信号２１があるスレッショルドＴhd４よりも
大きいときは、ある正の一定値である上昇時定数２２
を、加算回路２５でラッチ回路２７の出力に加算する。（２）入力信号２１があるスレッショルドＴhd３よりも
小さいときは、別の負の一定値である下降時定数２４
を、加算回路２５でラッチ回路２７の出力に加算する。（３）入力信号２１がスレッショルドＴhd３よりも大き
く、スレッショルドＴhd４よりも小さいときは、時定数
２３として“０”を設定し、加算回路２５での加算は行
わない。

【００２１】また、加算回路２５の出力を比較回路２６
で判定し、負になった場合は、ラッチ回路２７をクリア
して“０”に設定する。それ以外の場合は加算回路２５
出力をラッチ回路２７にそのまま設定する。

【００２２】さて、図２の回路で、スレッショルドＴhd
３とスレッショルドＴhd４の差の値がＥＶＲ２の利得変
化のステップ幅より小さい場合には、帰還ループが発振
する。

【００２３】この発振に到る動作を説明すると、入力信
号２０のレベルがスレッショルドＴhd４よりも大きいと
きは、高速リミッタ回路Ａ７の出力が大きくなり、ＥＶ
Ｒ２の利得が下げられる。この動作は入力信号２０のレ
ベルがスレッショルドＴhd４（＝Ｔhd３）より小さくな
るまで続く。すると、今度は入力信号２０のレベルがス
レッショルドＴhd３よりも小さくなって、高速リミッタ
回路Ｂ８の出力が小さくなり出し、ＥＶＲ２の利得が上
げられ、入力信号２０のレベルがスレッショルドＴhd３
（＝Ｔhd４）より大きくなる。これが繰り返されてしま
うため、入力信号２０のレベルがＴhd３（＝Ｔhd４）の
前後で振動するようになる。

【００２４】この振動を防ぐためには、Ｔhd４とＴhd３
の差がＥＶＲ２の利得変化のステップ幅より大きくなる
ようにスレッショルドを設定する。このようにすれば、
入力信号２０のレベルがスレッショルドＴhd４よりも小
さく、Ｔhd３より大きいところでＥＶＲ２の利得が固定
されて安定する。マニュアル録音時には、自動・手動
（ＡＵＴＯ・ＭＡＮ．）切り替えスイッチ１３はＭＡ
Ｎ．側に切り替わって低速リミッタ回路９の入力は０と
なり、ノーマル回路１０の入力は手動ボリュームからの
電圧が入力される。

【００２５】図３は、本発明の高速リミッタ回路Ａ７ま
たは低速リミッタ回路９のブロック図である。図３にそ
ってこの回路の動作を説明する。入力信号３０を比較回
路３１で、あるスレッショルドＴhd２と比較し、入力信
号３０がスレッショルドＴhd２よりも小さい場合は、３
３で“０”を減算回路３６に出力する。

【００２６】入力信号３０がスレッショルドＴhd２より
も大きい場合は、入力信号３０とスレッショルドＴhd２
の差を３２で演算し、この結果にＧＡＩＮ３４で与えら
れた定数を乗算回路３５で掛け、その結果を減算回路３
６に出力し、前回のラッチ結果であるラッチ回路４１出
力から減算する。減算回路３６はラッチ回路４１出力か
ら乗算回路３５出力あるいは３３から“０”を減算し、
その結果をスルーレートリミット３７に入力する。

【００２７】スルーレートリミット３７では減算回路３
６での減算結果が正の値である上昇時定数３９よりも大
きい場合には上昇時定数３９を、負の値である下降時定
数３８よりも小さい場合には下降時定数３８を、上昇時
定数３９と下降時定数３８との間の値の場合はその値を
加算回路４０に送り、ラッチ回路４１出力と加算する。
そうして、比較回路４２で加算回路４０の加算結果の正
負を判定し、正の場合はその値をラッチ回路４１に設定
し、負になった場合は比較回路４２がラッチ回路４１を
クリアして“０”を設定する。

【００２８】高速リミッタ回路Ａ７と低速リミッタ回路
９とは同じ回路構成であるが、高速リミッタ回路Ａ７に
用いられるスレッショルドＴhd２、上昇時定数３９およ
び下降時定数３８は、低速リミッタ回路９に用いられる
それぞれの値よりも大きな絶対値を有している。このよ
うな構成により、自動（ＡＵＴＯ）時は、入力信号が比
較的小さな範囲では低速リミッタ回路９のみが動作し、
利得調整機能は比較的低速に緩やかに変化する。しかし
入力信号が大きくなると、高速リミッタ回路Ａ７と低速
リミッタ回路９が同時に動作を始め、利得調整機能は高
速に応答するようになる。

【００２９】図４は、ノーマル回路１０のブロック図で
ある。図４にそってこの回路の動作を説明する。減算回
路５１で入力信号５０からスレッショルドＴhd１が減算
され、この結果にＧＡＩＮ５２で与えられる定数が乗算
回路５３で掛け合わされる。その乗算結果と基準Ｖｏｌ
値が加算回路５４で加算される。

【００３０】加算回路５４の出力は、比較回路５５で正
負が判定され、正の場合はそのままの値が、負の場合は
“０”が減算回路５７に送られる。減算回路５７では、
前回のラッチ結果であるラッチ回路６２出力からこの値
を減算する。これ以後の５７〜６４での処理は、図３で
の３６〜４３での処理とほぼ同じなので説明は省略す
る。ノーマル回路１０の入力信号５０は自動（ＡＵＴ
Ｏ）の場合は逆バックラッシュ回路６の出力、手動（Ｍ
ＡＮ．）の場合は、手動手動ボリュームからの電圧であ
る。

【００３１】以上の説明で述べた各スレッショルドの値
は、ほぼＴhd４＞Ｔhd３＞Ｔhd２（高速リミッタ回路Ａ
７）＞Ｔhd２（低速リミッタ回路９）＞Ｔhd１の関係に
ある。

【００３２】さて、図１で示したように、高速リミッタ
回路Ａ７およびＢ８の入力はＬＩＮ→ＬＯＧ変換回路５
での変換出力からではなく、ピーク検出回路４の出力か
ら直接取るようにしている。これは高速リミッタ回路Ａ
７およびＢ８の動作範囲を広くすることを目的にしたも
のである。

【００３３】例えば、後述するようなＬＩＮ→ＬＯＧ変
換を行った場合、リミッタの動作する範囲をディジタル
ピーク値の−３ｄＢ以上であると仮定すると、リミッタ
の動作する範囲は０ＦＦＨ〜０ＥＦＨとなり、その範囲
は僅かに１０Ｈでしかない。この１０Ｈに対してリミッ
タの動作を充分効かせようとすると、図３のＧＡＩＮ３
４を大きくとる必要がある。しかし、あまり大きくする
とループが不安定になる。この場合に、入力が１変化し
たのに対してＥＶＲ２で数ステップ以上変化するようで
あると不安定になる。かといって、リミッタの動作する
範囲をディジタルピーク値に応じて大きくとると、レベ
ルの大きな音が抑圧されてしまってダイナミックレンジ
が押さえられてしまう。

【００３４】そこで、図１にあるように、ピーク検出回
路４の出力のリニアーな数値から取るようにすれば、上
述の−３ｄＢの範囲は０７ＦＦＦＨ〜０５Ａ８２Ｈとな
って、差分の上位８ビツトは２５Ｈと大きくなる。した
がって、同じ抑圧比を得る場合でもより小さなＧＡＩＮ
３４で良く、変化のステップを小さくすることができ
る。この場合、ＥＶＲ２が入力に対してｄＢで動作して
いるので入力に指数関数的に応答していることになる。

【００３５】このようにした場合に、ＥＶＲ２が入力に
対してｄＢで動作しているので入力がリニアであると指
数関数的な動作になり、高速リミッタ回路Ａ７およびＢ
８によるループは非直線性が強くなり、安定性が悪くな
る。しかし、定常入力に対しては、低速リミッタ回路９
とノーマル回路１０で利得を制御し、通常は高速リミッ
タ回路Ａ７が働かない範囲に信号を押さえるようにする
と、安定度の心配は少なくなる。

【００３６】最後に、ＬＩＮ→ＬＯＧ変換回路５で行わ
れるＬＩＮ→ＬＯＧ変換の方法について触れる。リニア
な数値を完全に対数化する変換には莫大な計算量が必要
となるので、浮動少数点化することで代用する。浮動小
数点の指数部が１変わると、値は２倍または１／２と６
ｄＢ変化するので、対数の良い近似となる。ＡＧＣの計
算にはこれで充分である。

【００３７】具体的には、指数部３ビツト、仮数部５ビ
ツトで浮動小数点とする。リニア値を２進１５ビツトで
表すと、最大値は７ＦＦＦＨである。リニア値を２進数
で表して最上位からの０（ゼロ）が連続している数を指
数部に、上位の０（ゼロ）を除いた上位ビツトを仮数部
にする。実際の例で示すと、例えば、７ＦＦＦＨ…111 1111 1111 1111→111 11111 …０ＦＦ
Ｈ３ＦＦＦＨ…011 1111 1111 1111→110 11111 …０ＤＦ
Ｈ１ＦＦＦＨ…001 1111 1111 1111→101 11111 …０ＢＦ
Ｈ１ＣＦＦＨ…001 1100 1111 1111→101 11100 …０ＢＣ
Ｈとなる。

【００３８】以上の説明では、本発明のＡＧＣ回路の利
用をオーディオ録音装置に限って説明したが、本発明の
ＡＧＣ回路はその他のオーディオ装置、電話機、ラジ
オ、テレビ受信機等の音声周波数回路、テレビ受信機や
ビデオ録画装置などの映像周波数回路、通信機などの無
線周波数回路等にも基本的に利用できるものであること
はいうまでもない。

【００３９】

【発明の効果】以上説明したように本発明の請求項１の
発明は、回路出力信号を回路入力側に帰還する低域ろ波
器を含む帰還手段と、この帰還手段の出力に応じて回路
入力信号を可変するＥＶＲ等の入力信号可変手段とを有
し、自動的に回路の利得を制御する自動利得制御回路に
おいて、低域ろ波器の計算を加減算で行うようにした。
これにより、特別な演算回路や、複雑な演算ソフトウエ
アが必要なくなり、回路または処理ソフトウエアが簡単
になり、処理速度も向上する。

【００４０】請求項２の発明は、回路出力信号を回路入
力側に帰還する帰還手段と、この帰還手段の出力に応じ
て回路入力信号を可変するＥＶＲ等の入力信号可変手段
とを有し、自動的に回路の利得を制御する自動利得制御
回路において、帰還手段は回路出力信号の異なったレベ
ル範囲に応答し回路出力信号を回路入力側に帰還する複
数の帰還回路と、この複数の帰還回路の出力を加算する
加算回路を有し、入力信号可変手段は加算回路の出力に
応じて回路入力信号を制御するようにした。これによ
り、発振を防止して、動作を安定させる機能を乗算を含
まない回路構成で実現可能になり、回路または処理ソフ
トウエアが簡単になり、処理速度も向上する。

【００４１】請求項３の発明では、帰還回路に前記低域
ろ波手段の乗算回路に変えて回路出力信号のレベルの時
間的変化が一定割合になるようなリミッタ手段を備える
ようにした。これにより、低域ろ波手段と同等の発振を
防止して動作を安定させる機能を乗算を含まない回路構
成で実現可能になり、また、瞬間的な大入力に反応して
過剰な応答を行うことが防止できる。

【００４２】請求項４の発明では、リミッタ手段の利得
を下降させ始める回路出力信号レベルと、利得を復旧さ
せ始める回路出力信号レベルとを異ならせた。これによ
り、帰還ループの発振を防止することができる。

【００４３】請求項５の発明では、リミッタ手段の利得
の可変量を回路出力信号レベルの指数関数に比例させる
ようにした。これにより、制御量の範囲を大きくして、
１ステップでの回路入力信号の制御量を小さくできるの
で、制御を安定させることができる。また、帰還量が指
数関数的に変化するので、回路出力信号が大きくなるほ
ど利得の制御量が大きくなり、リミッタ手段として好ま
しい動作となる。

【図面の簡単な説明】

【図１】本発明の一実施形態である音声信号のディジタ
ル録音装置の入力回路に用いられたＡＧＣ回路のブロッ
ク図である。

【図２】図１の実施形態での高速リミッタ回路Ｂのブロ
ック図である。

【図３】図１の実施形態での高速リミッタ回路Ａおよび
低速リミッタ回路のブロック図である。

【図４】図１の実施形態でのノーマル回路のブロック図
である。

【図５】従来のＡＧＣ回路に用いられるＬＰＦ回路のブ
ロック図である。

【符号の説明】

１……入力信号、２……ＥＶＲ（電子ボリュウーム）、
３……ＡＤ変換器、４……ピーク検出回路、５……ＬＩ
Ｎ→ＬＯＧ変換回路、６……逆バックラッシュ回路、７
……高速リミッタ回路Ａ、８……高速リミッタ回路Ｂ、
９……低速リミッタ回路、１０……ノーマル回路、１
１、２５、４０、５４、６１、７３……加算回路、１２
……バックラッシュ回路、１３……自動・手動切り替え
スイッチ、２１、２６、３１、４２、５５、６３……比
較回路、２２、３９、６０……上昇時定数回路、２３、
３３、５６……“０”設定回路、２４、３８、５９……
下降時定数回路、２７、４１、６２、７４……ラッチ回
路、３２、３６、５１、５７、７１……減算回路、３
５、５３、７２……乗算回路、３４、５２……利得設定
回路、３７、５８……スル−レートリミット回路、７５
……時定数回路。

Claims

【特許請求の範囲】

【請求項１】回路出力信号を回路入力側に帰還する低
域ろ波手段を含む帰還手段と、該帰還手段の出力に応じ
て回路入力信号を可変する入力信号可変手段とを有し、
自動的に回路の利得を制御する自動利得制御回路におい
て、前記低域ろ波手段の計算を加減算で行うことを特徴とす
る自動利得制御回路。
【請求項２】回路出力信号を回路入力側に帰還する帰
還手段と、該帰還手段の出力に応じて回路入力信号を可
変する入力信号可変手段とを有し、自動的に回路の利得
を制御する自動利得制御回路において、前記帰還手段は前記回路出力信号の異なったレベル範囲
に応答し前記回路出力信号を回路入力側に帰還する複数
の帰還回路と、該複数の帰還回路の出力を加算する加算
回路を有し、前記入力信号可変手段は前記加算回路の出
力に応じて前記回路入力信号を制御することを特徴とす
る自動利得制御回路。
【請求項３】前記帰還回路は前記低域ろ波手段の乗算
回路に変えて回路出力信号のレベルの瞬間的な大入力に
対する応答を制限するリミッタ手段を具備することを特
徴とする請求項２記載の自動利得制御回路。
【請求項４】前記リミッタ手段の利得を下降させ始め
る前記回路出力信号レベルと、利得を復旧させ始める前
記回路出力信号レベルとを異ならせたことを特徴とする
請求項３記載の自動利得制御回路。
【請求項５】前記リミッタ手段の利得の可変量を前記
回路出力信号レベルの指数関数に比例させることを特徴
とする請求項１ないし請求項４記載の自動利得制御回
路。