JP2005184794A - 自動利得制御装置 - Google Patents

Abstract

【課題】 本発明はバースト信号を送受信する高速データ通信において要求される高速な利得制御時間を提供でき、記憶装置を使用せずに簡単な構成で利得制御信号を発生させられる自動利得制御装置に関するものである。
【解決手段】 上記本発明による自動利得制御装置は可変利得増幅器の出力信号が目標利得レベルを有するよう可変利得増幅器の利得を制御する自動利得制御装置において、上記可変利得増幅器から出力された信号の平均電力を求めて２進コードで出力する電力検出部と、上記電力検出部から出力された平均電力コードから上記平均電力値に対応する利得コードを発生させる利得コード発生部と、上記利得コード発生部から出力された利得コードと上記可変利得増幅部の出力信号に対する目標利得コードとの偏差を算出してエラーコードを検出し上記エラーコードから利得偏差を補償する利得制御制御電圧を発生させる利得制御電圧発生部とを備える。
【選択図】 図２

Description

本発明は有無線通信において受信入力信号の大きさを受信器内部の諸装置が最適に動作可能なよう制御する自動利得制御装置に関するものである。

有無線通信において要求される自動利得制御装置は受信端内部に具備される同期復元（timing recovery）、搬送波獲得（carrier recovery）、等化器（equalizer）のような諸装置の安定的動作を保障し受信信号の大きさを所望のレベルに維持することにより受信器全体の性能において損失を減らすものである。一般に、有無線通信において、受信側の入力信号は送信及びチャネル状況に応じて大きさが異なり、こうして受信信号の大きさが受信器内部のブロックらが動作可能な動作範囲（Dynamic Range）内に含まれない場合、全体受信器の性能にかなり悪影響を及ぼす。したがって、自動利得制御装置はかかる問題点を解決するために用いられる。

図１は従来の自動利得制御装置の構成を示したもので、図示したように、従来の自動利得制御装置は大別すると、入力された受信器信号（Ｓ２０）に対して一連のアナログ信号処理を担当するアナログ信号処理端（Analog Front End Block）（１１０）と、上記アナログ信号処理端（１１０）の利得を調節する自動利得制御端（１２０）とで成る。上記アナログ信号処理端（１１０）は入力信号（Ｓ２０）に対して増幅、帯域通過フィルタリング、周波数変換などを行う第１アナログ信号処理器（１１１）と、自動利得制御端（１２０）において計算された利得調節電圧に応じて調節された増幅率で上記入力信号（Ｓ２０）を増幅する可変利得増幅器（Variable Gain Amplifier）（１１２）と、上記可変利得増幅器（１１２）において増幅された信号に対して低周波帯域フィルタリング及びアナログ信号をデジタル信号に転換するなどの処理を行う第２アナログ信号処理器（１１３）とで構成され、自動利得制御端（１２０）は上記アナログ信号処理端（１１０）の出力信号（Ｓ２１）のレベルを検出するレベル検出器（１２１）と、上記レベル検出器（１２１）の出力信号をローパスフィルタリングするローパスフィルター（１２２）と、上記ローパスフィルター（１２２）の出力電圧と基準電圧とのエラー差を算出する減算器（１２３）と、上記減算器（１２３）のエラー信号にループ利得係数を乗じて可変利得増幅器（１１２）に利得制御電圧を印加する乗算器（１２４）とで成る。

上記レベル検出器（１２１）は全波整流器（Full-wave Rectifier）から作製することができる。この際、レベル検出器（１２１）は上記出力信号（Ｓ２１）を自乗し、したがってレベル検出器（１２１）の出力信号は上記信号（Ｓ２１）の電力信号となる。そして、上記ローパスフィルター（１２２）は時間領域において見ると積分機能を行うので、ローパスフィルター（１２２）の出力は上記電力信号に対する積分信号、即ち上記信号（Ｓ２１）の平均大きさとなる。これにより、減算器（１２３）は上記アナログ信号処理端（１１０）の出力信号（Ｓ２１）の実際の利得と目標とする基準利得（reference voltage）との偏差、即ちエラー信号を発生させ、乗算器（１２４）においてこのエラー値にループ利得係数（loop gain constant）を乗じて可変利得増幅器（１１２）の利得調節信号（Ｓ２２）を発生させる。

上記のように構成された従来の自動利得制御装置の時間応答特性は上記ローパスフィルター（１２２）の帯域幅により決定される。より具体的には、上記ローパスフィルター（１２２）の帯域幅が狭くなるほど時間応答特性は長くなり、帯域幅が広くなるほど時間応答特性が短くなる。

しかし、近来の高速データ通信はバースト信号を使って行われる。上記バースト信号は信号区間が長くない為受信器端における正常的なデータ復旧のためには高速な利得制御時間が要求される。したがって、従来のように構成された自動利得制御装置を受信端に具備する場合、上記ローパスフィルター（１２２）の帯域幅を大きくしなければならないが、帯域幅が大きすぎると雑音成分まで流れ込み上記出力信号（Ｓ２１）に対する正確な大きさ数値を検出できず、その結果利得制御信号（Ｓ２２）に対する誤差を招いてしまう。

上記により、従来の自動利得制御装置においては、高速な利得調整時間を有するために低周波通過濾波器の帯域幅を広げるには限界がある為、バースト信号を用いた高速データ通信システムにおいて要求される充分に高速な利得調整時間を得ることが難しい。

また、従来の自動利得制御装置はアナログ信号を処理するので利得制御が困難で誤差が大きいとの欠点がある。

したがって、本発明は上述した従来の問題を解決すべく提案されたもので、その目的は高速な利得制御時間を有することができ、記憶装置を使用せずに利得コードを発生させて構成を単純化し、且つ正確な利得制御が可能な自動利得制御装置を提供することにある。

上述した目的を成し遂げるための構成手段として、本発明は可変利得増幅器の出力信号が目標利得レベルを有するよう可変利得増幅器の利得を制御する自動利得制御装置において、上記可変利得増幅器から出力された信号の平均電力を求め２進コードで出力する電力検出部と、上記電力検出部から出力された平均電力コードから上記平均電力値に対応する利得コードを発生させる利得コード発生部と、上記利得コード発生部から出力された利得コードと上記可変利得増幅部の出力信号に対する目標利得コードの偏差を算出してエラーコードを検出し上記エラーコードから利得偏差を補償する利得制御制御電圧を発生させる利得制御電圧発生部とを備えることを特徴とする。

さらに、本発明による自動利得制御装置の電力検出部は、可変利得増幅器の出力に対応する複素入力信号（Complex Input Signal）または実数入力信号を自乗演算する一つ以上の乗算器と、上記乗算器から算出された自乗信号を合わせて複素入力または実数入力信号に対する電力信号を出力する加算器と、上記加算器から出力される電力信号に対して一定シンボル時間の累積値を求めるスライディング積分器と、上記積分器の出力を基準シンボル時間で除して瞬間平均電力コードを出力する除算器とを備えていてもよい。

さらに、本発明による自動利得制御装置の利得コード発生部は、上記電力検出部から出力された平均電力コードから、２進の「１」値が最初にあらわれる最上位ビット（ＭＳＢ：Most Significant Bit）の位置値を出力する符号化部と、上記符号化部から出力された最上位ビット位置値を利得コードを上下した条件値と比較してアンダーフロー及びオーバーフローの発生当否を検出するアンダーフロー／オーバーフロー検出部と、上記平均電力コードの最上位ビット位置値とアンダーフロー及びオーバーフロー発生当否に応じて上記平均電力のベースレベルに対応する利得コードを発生させるベースレベル利得コード発生部と、上記平均電力コードの最上位ビット位置値と上記アンダーフロー／オーバーフロー発生当否に応じてオフセットレベルの利得コードを発生させるオフセットレベル利得コード発生部と、上記ベースレベル利得コードとオフセットレベル利得コードとを合わせ、上記電力検出部において検出された平均電力に対応する利得コードを出力する加算器とを備えていてもよい。

さらに、本発明による自動利得制御装置の利得制御電圧発生部は、上記利得コード発生部から発生された可変利得増幅器の出力に対応する利得コードから目標利得コードを減算してエラーコードを求める減算部と、上記可変利得増幅器の制御電圧に対する利得の極性に応じて上記減算部から出力されたエラーコード値の極性を調整する極性制御部と、上記減算部から求められたエラーコードの大きさに応じて利得ループ係数を選択する利得ロック（lock）点検部と、上記利得ロック点検部から選択された利得ループ係数と単位レベル利得とを乗じて単位レベル利得に対するデジタル／アナログ変換コードを発生させるＤＡＣコード発生部と、上記極性制御部から出力されたエラーコードと上記ＤＡＣコード発生部の単位レベルＤＡＣコードとを乗じて利得補償コードを求めこれを以前の補償値に累積する累積部と、上記累積部から出力された利得制御コードをアナログ電圧に変換するデジタル／アナログ変換部とを備えていてもよい。

さらに、本発明による自動利得制御装置のベースレベル利得コード発生部は、アンダーフローの発生有無に応じて符号化部の出力とアンダーフロー発生時のベースレベル利得コード中一つを選択する第１マルチプレクサと、オーバーフローの発生有無に応じて上記第１マルチプレクサの出力とオーバーフロー発生時のベースレベル利得コード値中一つを選択する第２マルチプレクサと、上記第２マルチプレクサの出力値を最大利得値に対する電力ビット列中１の値があらわれる位置値から減算する減算部と、上記減算部の出力値を２倍の電力間に存在する利得レベルの数だけ乗じてベースレベル利得コードで出力する乗算器とを備えていてもよい。

さらに、本発明による自動利得制御装置の上記オフセットレベルコード発生部は、符号化部の出力値の最上位ビット位置値からオフセットレベルの数だけのビット列を選択するオフセットビット列選択部と、上記オフセットビット列選択部から選択されたビット列（NB Bits）を連鎖的に連結させる連結部と、上記連結部の出力値を２^ＮＬ２−１（ここで、ＮＬ_２は２倍の電力間の利得レベル数である）の値から減算する減算部と、アンダーフローの発生有無に応じて上記減算部の出力値とアンダーフローが発生した場合のオフセットレベル値中一つを選択する第３マルチプレクサと、オーバーフローが発生した場合のオフセットレベルと上記第３マルチプレクサ値中一つをオーバーフローの発生当否に応じて選択する第４マルチプレクサとを備えていてもよい。

さらに、本発明による自動利得制御装置の上記アンダーフロー／オーバーフロー感知部は、アンダーフローの発生条件と上記符号化部の出力値とを比較して発生条件より小さい値のビット位置値が入力されると、アンダーフロー発生信号を出力する第１比較器と、オーバーフローの発生条件と上記符号化部の出力値とを比較して、オーバーフロー発生条件より大きい値のビット位置値が入力されるとオーバーフロー発生信号を出力する第２比較器とを備えていてもよい。

さらに、本発明による自動利得制御装置の極性制御部は、上記可変利得増幅器の利得制御電圧の極性に対応する極性制御信号に応じて＋１または−１の単位極性値を選択する第５マルチプレクサと、上記第５マルチプレクサから選択された単位極性値と上記利得コード発生部から印加されたエラーコードとを乗じて利得制御方向を決定する乗算器とを備えていてもよい。

さらに、本発明による自動利得制御装置の利得ロック点検部は、利得エラー発生範囲を所定の間隔で区分する一連の誤差値と夫々上記利得コード発生部から出力されたエラーコードとを比較して、夫々の範囲に対応する複数の利得ループ係数選択信号を出力する複数の比較器とを備えていてもよい。

さらに、本発明による自動利得制御装置のＤＡＣコード発生部は、単位レベル利得に対するデジタルアナログ変換（ＤＡＣ）コードを計算する単位 レベル利得ＤＡＣコード発生部と、上記利得ロック点検部から発生された利得ループ係数選択信号に応じて対応する利得ループ係数を選択する選択器と、上記選択器から選択された利得ループ係数に上記単位レベル利得ＤＡＣコード発生部のＤＡＣコードを乗じる乗算器とを備えていてもよい。

さらに、本発明による自動利得制御装置の単位レベル利得ＤＡＣコード発生部ｇは総利得レベル数（Ｎ_ＬＯ）から

を算出し、これを調節するための自動利得制御電圧

を算出した後、ＤＡＣコードを

により発生させてもよい。

叙述したような本発明の自動利得制御装置によると、高速な利得制御時間を有するばかりでなく、記憶装置やルックアップテーブルを用いず、論理的演算のみで平均電力値から制御利得値を発生させるので、入力電力信号の２進値に依存しなくなり、結果として受信システムが変更されても記憶装置やルックアップテーブルの変更が不要になり、互換性及び再利用性を高められ、利得偏差が誤差範囲内に入る場合には利得制御係数値を小さく調整することにより、正確な利得制御が可能となり、且つ構成を簡略化できる優れた効果を奏する。

以下、添付の図面を参照しながら、本発明による自動利得制御装置の構成及び作用について詳しく説明する。

図２は、本発明による自動利得制御装置の全体構成を概略的に示した図として、図においてＩ１は本発明により有／無線で受信された入力信号（Ｓ１）に対して必要な利得を計算し、これによる利得制御信号を発生させる自動利得制御端で、Ｉ２は本発明による自動利得制御装置の制御対象として、上記自動利得制御部（Ｉ１）の利得制御信号に応じて入力信号（Ｓ１）を高速データ通信を処理するモデムやその他の信号処理装置において要求される大きさの信号に増幅処理するアナログ信号処理端である。

上記において、自動利得制御端（Ｉ１）は上記アナログ信号処理部（Ｉ２）から出力される信号データ（Ｓ５、Ｓ６）を演算して平均電力コードを出力する電力検出部（１）と、上記電力検出部（１）から出力された平均電力コードから上記可変利得増幅器（４）の出力信号に対する利得コード（Gain Code）を発生させる利得コード発生部（Gain Code Generatoin Block）（２）と、上記利得コード発生部（２）から出力された利得コードから可変利得増幅器の利得を制御する利得制御電圧を発生させる利得制御電圧発生部（Gain Controlled Voltage Block）（３）とで成る。

そして、上記アナログ信号処理端（Ｉ２）は入力信号（Ｓ１）を上記自動利得制御端（Ｉ１）から印加された利得制御電圧に応じた増幅率で増幅させる可変利得増幅器（４）と、上記可変利得増幅器（４）から出力された信号（Ｓ２）に対するフィルタリング及びＩ／Ｑ復調などのような信号処理を行うアナログ信号処理器（５）と、上記アナログ信号処理器（５）から出力された信号（Ｓ３、Ｓ４）をデジタルデータ（Ｓ５、Ｓ６）に変換するアナログ／デジタル変換器（６、７）とで成る。

上記アナログ信号処理端（Ｉ２）の可変利得増幅器（４）に入力された入力信号（Ｓ１）は以前（新たな利得値が計算され設定される前）設定された利得だけ増幅されアナログ信号処理器（５）を経る。上記アナログ信号処理器（５）は増幅された受信信号に対するフィルタリング及び復調などを行う。本発明においては、上記アナログ信号処理器（５）を通過した信号に対するデジタル処理のために、アナログ／デジタル変換器（６、７）においてデジタルデータに変換する。

上記図２は入力信号（Ｓ１）が多重レベルの大きさを有するＱＡＭ方式の信号である場合を例示したもので、この際、上記アナログ信号処理器（５）から最終的に出力された信号は複素信号である。

以下、本発明による自動利得制御装置の作用は入力信号が複素信号である場合を仮定して説明する。入力信号が複素信号である場合、アナログ／デジタル変換器（６、７）は複素信号の各直交成分Ｉ、Ｑ信号に対して夫々必要である。

上記アナログ／デジタル変換器（６、７）から出力されたＩ、Ｑデータ（Ｓ５、Ｓ６）は自動利得制御端（Ｉ１）の電力検出部（１）に入力される。

上記平均電力部（１）は複素入力信号（Complex Input Signal）の直交成分Ｉ（Ｓ５）とＱ（Ｓ６）に対して夫々乗算器（１１、１２）で乗算した後、加算器（１３）で自乗信号らを合わせ、入力信号に対する電力値を求める。上記加算器（１３）から出力される信号はＩ^２＋Ｑ^２である。

そうしてからスライディング積分器（１４）を通して、上記複素電力に対して一定シンボル時間の累積値を求めた後、これを除算器（１５）を通して上記累積値をシンボル期間で除して、その平均値を求める。

上記のような処理により電力検出器（１）から出力される信号は次の数１のように定義することができる。

ここで、Ｐｎは当該観察区間のシンボル時間（Ｊ）の平均電力値で、Ｉｎ、Ｑｎは夫々上記アナログ信号処理端（Ｉ２）から出力される複素入力信号の直交成分値である。

上記のように、電力検出部（１）から出力された平均電力信号（Ｓ７）は利得コード発生部（２）に入力される。上記利得コード発生部（２）は平均電力値に対応する利得値を発生させるためのコードを生成するものとして、先ず、符号化部（２１）を通して上記入力された平均電力の２進値において「１」の値が最初にあらわれる最上位ビット（ＭＳＢ：Most Significant Bit）の位置を探し出す。そして、ベースレベル利得コード発生部（２２）は上記符号化部（２１）において探し出した最上位ビットの位置から上記アナログ信号処理端（Ｉ２）の出力信号に対する利得のベースレベルを探し出し、ベースレベルに該当する利得コードを発生させる。

同時に、オフセットレベル利得コード発生部（２４）を通して、上記符号化部（２１）から出力された最上位ビット位置に基づき、オフセットレベルに係る利得コードを発生させる。

さらに、アンダーフロー／オーバーフロー感知部（２３）を通して、上記符号化部（２１）において検出された最上位ビットの位置を基準値と比較し、アンダーフロー（underflow）またはオーバーフロー（overflow）の発生有無を判断する。

上記により発生したベースレベル利得コードとオフセットレベル利得コードとが加算器（２５）において合算され上記アナログ信号処理端（Ｉ２）の出力信号の大きさに対応する利得コードで出力される。

上記利得コード発生部（２）の動作を例を挙げて説明する。先ず、入力される信号は１０ビットのＡ／Ｄ変換された信号で、上記電力検出部（１）の平均電力計算時設定された観察区間は１６シンボル区間と仮定し、上記アナログ／デジタル変換部（６、７）において入力電圧動作範囲は−６００ｍＶ〜６００ｍＶとする場合、最小ステップの電圧は１．２／１０２４＝１．１７ｍＶになるという。ここで、１０ビットのＡ／Ｄ変換された信号の平均電力値を２進値であらわすと全て２０ビットの値で表示することができる。

図３は上記のような仮定から、１０ビットでＡ／Ｄ変換された入力とそれに対応する電力検出部（１）の平均電力値及び利得レベルを示したものである。入力電圧（(1)）はアナログ／デジタル変換部（６、７）に入力される電圧で、ＡＤＣ出力（(2)）は上記入力電圧（(1)）に対応するアナログ／デジタル変換器（６、７）の出力値をＡＤ変換された２進コードに等価的な１０進値で示したもので、電力（(3)）は上記ＡＤＣ出力（(2)）の自乗を取った値で、(4)は上記電力（(3)）値を２進値で示したもので、ＡＧＣ利得レベル（(5)）は当該電力（(3)）から求められた利得レベルの値で、調節利得（(6)）は１００ｍＶｒｍｓの値を目標レベルとする場合、各入力電圧（(1)）に対応する調節利得の値である。ここで、利得調節範囲はほぼ３８．８５９−（−８．０６）〜４２ｄＢとなる。

したがって、入力電圧（(1)）が１．１７ｍＶｒｍｓの場合、調節利得（(6)）は３８．８５９ｄＢとして、これだけ更に増幅しなければならない。また、入力電圧（(1)）が２５１．１９ｍＶｒｍｓの場合は８．０６ｄＢの値だけ利得を減少させなければならない。

上記ＡＧＣ利得レベル（(5)）は２進コード（(4)）の値が２倍増加する度に、即ち入力電圧（(1)）に対する電力値が２倍増加する度に、調節すべき最小限の利得値で除した値だけのレベル数に設定する。これは数２のようにあらわすことができる。

ここで、ＮＬ_２は２倍の電力間に存在する利得レベル数を示し、Ｇ_{ｓｔｅｐ ｍｉｎ}は最小利得値を示す。例えば、調節しようとする利得ステップが０．７５２５７５ｄＢの場合、利得レベル数は４になる。これは電力が２倍になると利得レベル数が４増加するという意味である。上記のように調節しようとする最小利得値を単位にして電力が２倍になる際の利得レベル数を設定することにより利得レベル数を容易に求めることができ、単に記憶装置を用いて利得レベル数を設定する場合多量の記憶装置を使用しなければならない問題を解決できる。このようにすると、電力が２倍に増加する度に利得レベル数が一定値ずつ増加する。したがって、電力の２進ビット列にＮ_Ｂ＝ｌｏｇ_２（ＮＬ_２＝２倍間利得レベル数）だけのビットを加算した場合のビット列を

とすると、利得レベル数は次の数３のように示すことができる。

上記数３において、Ｎ_ＧＬは利得レベル数で、ＮＬ_２は２倍電力値間の利得レベルで、Ｐ_ｇｍａｘは最大利得値に対する電力ビット列の位置で、Ｐ_{ｍｓｂ＿ｐｏｓｉｔｏｎ}は入力された電力ビット列においてＭＳＢの位置、Ｎ_{ｏｆｆｓｅｔ}はオフセットレベル数である。

上記オフセットレベル数はビット列

からＰ_{ｍｓｂ＿ｐｏｓｉｔｉｏｎ}があらわれるビット数の下位ビットＮ_Ｂ＝ｌｏｇ_２（ＮＬ_２＝２倍間利得レベル数）だけ選択した後、選択されたビット列の１０進値を（２^ＮＬ２−１）から引いた値である。例えば、ＮＬ_２が４の場合、オフセットレベル数は次の数４のようになる。

例えば、上記電力検出部（１）から出力される平均電力に対するビット列が「０００００１１０１１１０１１００１１０００１」で、２倍電力間の利得レベル数がＮＬ_２＝４であると、ビット列

は「０００００１１０１１１０１１００１１０００１０００」となる。図３に示したように、最大利得調整地点（即ち、オーバーフローが発生するＭＳＢ位置）は１５となり上記平均電力ビット列のＭＳＢ位置は１３となる。そしてオフセットレベル数は３−２＝１となる。したがって、発生する利得レベル数は数３により、４（１５−１３）＋１＝９となる。

かかる原理を基に上記利得コード発生部（２）について説明する。

上記利得コード発生部（２）は符号化部（２１）を通して平均電力値のビット列において最初に１の値があらわれる位置を探し出す。そして、上記値からベースレベルコード発生部（２２）はベースレベルのコード値を、オフセットレベルコード発生部（２３）はオフセットレベルのコード値を発生させる。

上記ベースレベルのコード発生部（２２）はより具体的に図４に示したように構成される。即ち、アンダーフローの発生有無に応じて上記符合化部（２１）の出力とアンダーフロー発生時のベースレベル利得コード値（２２３）中一つを選択する第１マルチプレクサ（２２１）と、オーバーフローの発生有無に応じて上記第１マルチプレクサ（２２１）の出力とオーバーフローの発生に該当するベースレベル利得コード値（２２４）中一つを選択する第２マルチプレクサ（２２２）と、上記第２マルチプレクサ（２２２）の出力値を最大利得値に対する電力ビット列中１の値があらわれる位置値（２２４）から減算する減算器（２２５）と、上記減算器（２２５）の出力値を２倍の電力間に存在する利得レベル数だけ乗じる乗算器（２２６）とで構成されている。

上記のように構成されたベースレベル利得コード発生部（２２）は数３において、右側一番目の項の値を計算する。ここで、アンダーフロー及びオーバーフローは自動利得制御装置において最小及び最大の調整利得値の範囲を外れる場合をいう。

次に、図５は上記利得コード発生部（２）においてオフセットレベルのコード数を発生させるオフセットレベルコード発生部（２４）の構造を示したものである。図示したように、上記オフセットレベルコード発生部（２４）は符号化部（２１）の出力値の最上位ビット位置値からオフセットレベル数（Ｎ_{ｏｆｆｓｅｔ}）だけビット列を選択するオフセットビット列選択部（２４１）と、上記オフセットビット列選択部（２４１）から選択されたビット列を連結させアンダーフロー／オーバーフローの発生有無に応じてオフセットレベルを補正するオフセットレベル補正部（２４２）とで成る。

上記オフセットレベル補正部（２４２）は上記オフセットレベル選択部（２４１）から選択されたビット列（NB Bits）を連鎖的に連結する連結部（２４３）と、上記連結部（２４３）から連結された値だけ（２^ＮＬ２−１）から引く減算器（２４６）と、アンダーフローの発生有無に応じて上記減算器（２４６）の出力値とアンダーフロー発生時のオフセットレベル値（２４７）中一つを選択する第３マルチプレクサ（２４８）と、オーバーフローの発生有無に応じて、上記オーバーフロー発生時のオフセットレベル値（＝０）（２４９）と上記第３マルチプレクサ（２４８）の出力中一つを選択する第４マルチプレクサ（２５０）とで成る。

上記構成により、オフセットレベル利得コード発生部（２４）は電圧レベルに対応するオフセットレベルを算出する。

上記アナログ信号処理端（Ｉ２）の出力電圧が最小最大調整利得範囲を外れるかを感知するオーバーフロー／アンダーフロー感知部（２３）は図６に示したように、アンダーフローの発生条件（２３３）と上記符号化部（２１）の出力値とを比較して発生条件より小さい値のビット位置値を有する場合アンダーフローの発生を知らせる第１比較器（２３１）と、オーバーフローの発生条件（２３４）と上記符号化部（２１）との出力を比較して、上記条件（２３４）より符号化部（２１）の出力値が大きい場合オーバーフローの発生を知らせる第２比較器（２３２）とで成る。

以上に説明したように構成された利得コード発生部（２）は上記数３により、利得レベルに対応するコードを発生させるものとして、上記利得コード発生部（２）から出力される利得レベルに対して、オーバーフロー／アンダーフローの発生有無別にまとめると次の数５のようになる。

ベースレベル利得コード発生部（２２）の出力とオフセットレベル利得コード発生部（２４）の出力とを合わせる加算器（２５）を通して上記数５に示したように、上記電力検出部（１）において検出された平均電力に対応する利得コード値が発生される。

そして、自動利得制御部（３）は上記利得コード発生部（２）から発生された利得コード値は調整しようとする目標利得コード値との差を通して現在の平均電力に如何なる程の利得を設定しなければならないかを判断する。上記自動利得制御部（３）は減算器（３１）において上記利得コード発生部（２）から発生された現在の平均電力レベルに対応する利得コードと目標利得コード値（３９）との差、即ちエラーコードの値を求める。上記求められたエラーコード値は利得ロック点検部（３２）と極性制御部（３３）とに入力されるが、先ず、極性制御部（３３）は図７に示したように極性制御信号の値に応じて可変利得増幅器（４）に対する制御電圧の極性（＋、−）を選択する第５マルチプレクサ（３３３）と、上記第５マルチプレクサ（３３３）から選択された極性値と上記減算器（３１）から出力されたエラーコード値とを乗じる乗算器（３３４）とで構成され、極性制御信号に応じて上記エラーコード値の極性を調整する。

上記のようにエラーコード値の極性を調整する理由は、アナログ信号処理端（Ｉ２）の可変利得増幅器（４）の利得制御電圧は図８に示したように、電圧に応じて利得が増加するプラスの勾配を有するポジティブ利得勾配カーブと、電圧に応じて利得が減少するマイナスの勾配を有するネガティブ利得勾配カーブの二つであるからで、当該可変利得増幅器（４）の利得制御電圧の特性に応じてエラーコード値の極性を異ならせなければならない。上記図８のグラフに示した利得制御電圧に応じた利得変化特性は数式であらわすと次の数６のようになる。

そして、上記極性制御部（３３）を通過したエラーコード値（Ｓ１０）は単位レベル利得をＤＡ変換（Digital to Analog Converter）されるコード値に転換させる単位レベルＤＡＣコード発生部（３５）の出力と乗じる。

上記において、単位レベルＤＡＣコード発生部（３５）は利得ループ係数（gain loop constant）を発生させる役目を果たすもので、これを通して利得ループ係数の値を調節することにより利得調整時間を変化させることができる。即ち、高速データ通信におけるバースト信号の場合、高速な利得制御時間を有さなければならないが、これは上記エラーコード値が大きい場合には上記単位レベルＤＡＣコード発生部（３５）において大きい値の利得ループ係数値を設定することにより獲得することができる。

本発明による自動利得制御装置は、バースト信号が入力される初期にはエラーコード値が大きくなる為、大きい利得ループ係数値を利用し、エラーコード値が誤差範囲内にあれば小さい利得ループ係数値を有するようにして利得制御を精密に行えるようにする。

上記のように利得ループ係数値の設定は利得ロック点検部（３２）において判断される。上記利得ロック点検部（３２）は図１０に示したように、減算器（３１）から算出されたエラーコード値を夫々の誤差値と比較して、エラーコード値の範囲をチェックして、利得ループ係数選択信号を発生させる複数の比較器（３２１）から成る。即ち、利得ロック点検部（３２）はエラーコード値の大きさが如何なる範囲に属するかをチェックして単位レベルＤＡＣコード発生部（３５）に知らせる。

次いで、単位レベルＤＡＣコード発生部（３５）は上記利得ロック点検部（３２）においてチェックされた範囲に該当する利得ループ係数に対するＤＡＣコード値を生成する。

図９は上記単位レベルＤＡＣコード発生部（３５）の詳細な構成及び動作の流れを示したブロック構成図として、単位レベルＤＡＣコード発生部（３５）は単位制御電圧に対する利得コード値を発生させる単位レベル利得コード発生部（３５１）と、上記利得ロック点検部（３２）から印加された利得ループ係数選択信号に応じて当該範囲の利得ループ係数を選択する利得ループ係数選択部（３５２）と、上記単位レベル利得コード発生部（３５１）から発生された単位電圧に対する利得コードと上記利得ループ係数選択部（３５２）から選択された利得ループ係数とを乗じて当該エラーコード値に要求されるＤＡＣコードを出力する乗算部（３５３）とで成る。

上記ＤＡＣコード発生部（３５）の動作を図９を参照しながらより詳しく説明すると、上記単位レベル利得コード発生部（３５１）は先ず設定しようとする全体利得レベル数（Ｎ_ＬＯ）を設定する（Ｅ１）。そして、上記設定された全体利得レベル数（Ｎ_ＬＯ）から単位レベルに対する単位利得値（Ｇ_{ｄＢ Ｌｓｔｅｐ}）を算出する（Ｅ２）。この際、単位レベルに対する単位利得値（Ｇ_{ｄＢ Ｌｓｔｅｐ}）に対する算出式は次の数７のとおりである。

上記数７を通して、単位利得レベルに対する値が得られると、図８のような利得制御電圧特性カーブによる当該単位利得レベルに応じる利得制御電圧を計算する（Ｅ３）。上記において単位利得レベルに応じる利得制御電圧の計算は次の数８のように行われる。

上記数８において、Ｓ_Ｇは制御電圧に対する利得の勾配、Ｖｌｓｔｅｐは単位利得レベルに対応する単位利得電圧を示す。

上記のように単位制御電圧値（ｖ_{Ｌｓｔｅｐ}）が計算されると、この単位制御電圧値を発生させられるＤＡＣコードを求める（Ｅ４）。上記ＤＡＣコード値はデジタル／アナログ変換器の電圧発生式から求められ、これは次の数９のとおりである。

上記数９において、Ｖ_{ｄａｃ＿ｒａｎｇｅ}はＤＡＣの出力電圧の範囲を示し、Ｃ_{ｄａｃＬｓｔｅｐ}が単位利得レベルに対応するｄＢ利得ステップを発生させるための単位レベルＤＡＣコードである。

このように、単位レベル利得コード発生部（３５１）から求められた単位レベル ＤＡＣコード値は単位レベルに対する制御電圧を生成する。上記利得ロック点検部（３２）から発生された利得ループ係数選択信号により利得ループ係数選択器（３５２）から選択された利得係数が乗算器（３５１）を通して上記単位レベルＤＡＣコード値と乗じられ、上記当該エラーコード値の範囲に対応する利得ループ係数を発生させる。

上記ＤＡＣコード発生部（３５）から発生されたＤＡＣ制御電圧コードは上記極性制御部（３３）を通して極性が設定されたエラーコード値と共に累積器（Accumulator）（３４）に入力される。上記累積器（３４）は以前の利得補償値を貯蔵する記憶素子と現在のエラーコードに上記ＤＡＣコード発生部（３５）から出力された利得ループ係数に対応するＤＡＣコード値を乗じる乗算器と、上記乗算器から出力された値に上記記憶素子に記憶された以前の値を合わせて利得補償値を累積する加算器とで構成され、以前に計算された制御電圧コードに上記算出されたエラーコード値に対する補償分を合わせてデジタルアナログ変換部（３８）に出力する。上記デジタルアナログ変換部（３８）は補償された利得制御電圧コードをアナログ電圧信号に変換して上記可変利得増幅部（４）に印加する。その結果、上記可変利得増幅部（４）は利得エラーを補償する方向に増幅率を調節して、次に入力される信号（ｓ１）を補償された利得で増幅する。

図１１は本発明による自動利得制御装置において、正弦波に対する利得を補償した例を示すもので、図示のように、正弦波信号の初期エラーコード値が利得ロック点検部（３２）において利得に必要な誤差範囲を外れる場合、大きい利得ループ係数を選択して補償利得を大きくすることにより、速い時間内に誤差範囲内のエラーコードを有するようにし、エラーコードが誤差範囲内に入ると、小さい値の利得ループ係数を選択して、微細な利得制御を具現する。

従来の自動利得制御装置の構成図である。 本発明による自動利得制御装置の全体構成図である。 本発明による自動利得制御装置の動作例を示したテーブルである。 本発明による自動利得制御装置において、ベースレベル利得コード発生部の詳細構成図である。 本発明による自動利得制御装置において、オフセットレベル利得コード発生部の詳細構成図である。 本発明による自動利得制御装置において、アンダーフロー／オーバーフロー感知部の詳細構成図である。 本発明による自動利得制御装置において、極性制御部の詳細構成図である。 本発明による自動利得制御装置において、可変利得増幅器の利得制御電圧に応じた補償利得曲線を示したものである。 本発明による自動利得制御装置において、ＤＡＣコード発生部の構成及び動作の流れを示したブロック図である。 本発明による自動利得制御装置において、利得ロック点検部の詳細構成図である。 本発明による自動利得制御装置において、正弦波に対する利得制御補償例を示したグラフである。

符号の説明

１ 電力検出部
２ 利得コード発生部
３ 利得制御電圧発生部
Ｉ１ 自動利得制御端
Ｉ２ アナログ信号処理端

Claims (11)

1. 可変利得増幅器の出力信号が目標利得レベルを有するよう可変利得増幅器の利得を制御する自動利得制御装置において、
   上記可変利得増幅器から出力された信号の平均電力を求めて２進コードに出力する電力検出部と、
   上記電力検出部から出力された平均電力コードから上記平均電力値に対応する利得コードを発生させる利得コード発生部と、
   上記利得コード発生部から出力された利得コードと上記可変利得増幅部の出力信号に対する目標利得コードの偏差を算出してエラーコードを検出し上記エラーコードから利得偏差を補償する利得制御電圧を発生させる利得制御電圧発生部とを備えることを特徴とする自動利得制御装置。
2. 上記電力検出部は、
   複素入力信号（Complex Input Signal）または実数入力信号の瞬間電力を求めるために入力信号を自乗演算する一つ以上の乗算器と、
   上記乗算器から算出された自乗信号を合わせて電力信号を出力する加算器と、
   上記加算器から出力される電力信号に対して一定のシンボル時間の累積値を求めるスライディング積分器と、
   上記積分器により積分された値に対する平均値を求める除算器とを備えることを特徴とする請求項１に記載の自動利得制御装置。
3. 上記利得コード発生部は
   上記電力検出部から出力された平均電力値の２進値から、２進の「１」値が最初にあらわれる最上位ビット（ＭＳＢ：Most Significant Bit）の位置値を出力する符号化部と、
   上記符号化部の出力値から当該可変利得増幅器の出力値が最高最低利得レベルを外れるかを検出するアンダーフロー／オーバーフロー検出部と、
   上記符号化部の出力値と上記アンダーフロー／オーバーフロー検出部から検出されたアンダーフロー及びオーバーフロー発生有無に応じるベースレベルの利得コードを発生させるベースレベル利得コード発生部と、
   上記符号化部の出力値と上記アンダーフロー／オーバーフロー検出部から検出されたアンダーフロー／オーバーフロー発生有無とオフセットレベルの利得コードを発生させるオフセットレベル利得コード発生部と、
   上記ベースレベル利得コードとオフセットレベル利得コードとを合わせて、上記電力検出部から検出された平均電力に対応する利得コードを出力する加算器とを備えることを特徴とする請求項１に記載の自動利得制御装置。
4. 上記利得制御電圧発生部は、
   上記利得コード発生部から発生された可変利得増幅器の出力に対する平均電力に対応する利得コードと目標利得コードを減算してエラーコード値を求める減算部と、
   上記可変利得増幅器の制御電圧に対する利得の極性に応じて上記減算部から出力されたエラーコード値の極性を調整する極性制御部と、
   上記減算部から求められたエラーコード値の大きさに応じて利得ループ係数を選択する利得ロック点検部と、
   上記利得ロック点検部から選択された利得ループ係数と単位レベル利得を乗じて単位レベル利得に対するデジタル／アナログ変換コードを発生させるＤＡＣコード発生部と、
   上記極性制御部から出力されたエラーコードと上記ＤＡＣコード発生部の単位レベルＤＡＣコードとを乗じて利得補償コードを求め、これを補償値に累積させる累積部と、
   上記累積部から出力された利得制御コードをアナログ電圧に変換するデジタル／アナログ変換部とを備えること特徴とする請求項１に記載の自動利得制御装置。
5. 上記ベースレベル利得コード発生部は、
   アンダーフローの発生有無に応じて符号化部の出力とアンダーフロー発生時のベースレベル利得コード中一つを選択する第１マルチプレクサと、
   オーバーフローの発生有無に応じて上記第１マルチプレクサの出力とオーバーフロー発生時のベースレベル利得コード値中一つを選択する第２マルチプレクサと、
   上記第２マルチプレクサの出力値を最大利得値に対する電力ビット列中１の値があらわれる位置値から減算する減算部と、
   上記減算部の出力値を２倍の電力間に存在する利得レベル数だけ乗じてベースレベル利得コードで出力する乗算器とを備えることを特徴とする請求項３に記載の自動利得制御装置。
6. 上記オフセットレベル利得コード発生部は、
   符号化部の出力値の最上位ビット位置値からオフセットレベル数だけビット列を選択するオフセットビット列選択部と、
   上記オフセットビット列選択部から選択されたビット列（NB Bits）を連鎖的に連結する連結部と、
   上記連結部の出力値を２^ＮＬ２−１（ここで、ＮＬ_２は２倍電力間の利得レベル数である）の値から減算する減算部と、
   アンダーフローの発生有無に応じて上記減算部の出力値とアンダーフロー発生時のオフセットレベル値中一つを選択する第３マルチプレクサ、
   オーバーフローが発生した場合のオフセットレベルと上記第３マルチプレクサ値中一つをオーバーフローの発生有無に応じて選択する第４マルチプレクサとを備えることを特徴とする請求項３に記載の自動利得制御装置。
7. 上記アンダーフロー／オーバーフロー感知部は、
   アンダーフローの発生条件と上記符号化部の出力値とを比較して発生条件より小さい値のビット位置値が入力されると、アンダーフロー発生信号を出力する第１比較器と、
   オーバーフローの発生条件と上記符号化部の出力値とを比較して、オーバーフロー発生条件より大きい値のビット位置値が入力されるとオーバーフロー発生信号を出力する第２比較器とを備えることを特徴とする請求項３に記載の自動利得制御装置。
8. 上記極性制御部は、
   上記可変利得増幅器の利得制御電圧の極性に対応する極性制御信号に応じて＋１または−１の単位極性値を選択する第５マルチプレクサと、
   上記第５マルチプレクサから選択された単位極性値と上記利得コード発生部から印加されたエラーコードとを乗じて利得制御方向を決定する乗算器とを備えることを特徴とする請求項４に記載の自動利得制御装置。
9. 上記利得ロック点検部は、
   利得エラー発生範囲を所定の間隔で区分する一連の誤差値と夫々上記利得コード発生部から出力されたエラーコードとを比較して、各範囲に対応する複数の利得ループ係数選択信号を出力する複数の比較器を備えることを特徴とする請求項４に記載の自動利得制御装置。
10. 上記ＤＡＣコード発生部は、
    単位レベル利得に対するデジタルアナログ変換（ＤＡＣ）コードを計算する単位レベル利得ＤＡＣコード発生部と、
    上記利得ロック点検部から発生された利得ループ係数選択信号に応じて対応する利得ループ係数を選択する選択器と、
    上記選択器から選択された利得ループ係数に上記単位レベル利得ＤＡＣコード発生部のＤＡＣコードを乗じる乗算器とを備えることを特徴とする請求項４に記載の自動利得制御装置。
11. 上記単位レベル利得ＤＡＣコード発生部は、
    総利得レベル数（Ｎ_ＬＯ）から
    

    

    を算出し、これを調節するための自動利得制御電圧
    

    

    を算出した後、これに対するＤＡＣコードを
    

    

    により発生させることを特徴とする請求項１０に記載の自動利得制御装置。

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