KR100314334B1 - 디지털 자동 이득 제어용 리니어라이저 및 이것을 이용한 디지털 자동 이득 제어 회로 - Google Patents

디지털 자동 이득 제어용 리니어라이저 및 이것을 이용한 디지털 자동 이득 제어 회로 Download PDF

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Abstract

이득을 자동적으로 제어하기 위한 가변 이득 제어 소자를, 입력 디지털 데이터를 변환한 아날로그 신호에 의해서 제어하기 위한 디지털 자동 이득 제어용 리니어라이저는, 메모리와, 평균치 산출 수단을 포함한다. 상기 메모리는 상기 디지털 데이터를 구성하는 상위 복수 비트에 의해서 표현할 수 있는 2치 데이터의 범위중 상단에 상당하는 상단 데이터와 하단에 상당하는 하단 데이터를 출력한다. 상기 평균치 산출 수단은 상기 상단 데이터 및 상기 하단 데이터의 어느 것인가 한쪽의 데이터와 다른쪽의 데이터와의 평균치를 산출하여, 해당 산출된 평균치를 상기 다른쪽의 데이터로서 평균치 산출을 소정 회수 반복한다. 상기 디지털 데이터중 상기 상위 복수 비트를 제외하는 하위 비트의 값에 대응하는 회수만 상기 평균치 산출 수단에 있어서의 평균치 산출을 반복하며, 상기 평균치 산출 수단에 의해서 산출되는 평균치에 따라서 상기 가변 이득 제어 소자를 제어하도록 한다. 또한 디지털 자동 이득 제어 회로가 기재되어 있다.

Description

디지털 자동 이득 제어용 리니어라이저 및 이것을 이용한 디지털 자동 이득 제어 회로{Digital automatic gain control linearizer and digital automatic gain control circuit using the same}
발명의 배경
본 발명은 이동 통신에서의 선형 특성이 좋은 디지털화 자동 이득 제어를 실시하는 디지털 자동 이득 제어용(Auto Gain Control;이하, AGC라고 약칭) 리니어라이저(linearizer)에 관한 것으로, 특히 직선성이 좋지 않은 저가격인 AGC 소자를 사용해도 예비왜곡 기능을 갖는 디지털 AGC용 리니어라이저에 관한다.
이동 통신 시스템에 사용되는 변복조 기술로서 FDMA(Frequency Division Multiple Access), TDMA(Time Division Multiple Access) 그리고 CDMA(Code Division Multip1e Access)가 있다. 어떤 시스템이라도 상행 신호에 있어서의 전력 제어가 행하여지며, 셀내, 셀외, 또는 할당된 채널외의 전계 방사를 허용치이하로 억제하여, 시스템 용량이 최대가 되도록 고려되어 있다. 그러나, 특히 CDMA 시스템에서는 전력 제어가 시스템 용량에 주는 영향이 크고, 시스템 성능을 최대한으로 이끌어내기 위해서는 전력 제어가 중요하여 주의 깊게 취급할 필요가 있다.
일반적으로 디지털 변조가 걸린 수신 신호를 받는 이동 통신 단말은 제어 신호에 의해서 이득 조정되는 가변 이득 소자를 구비하고 있다. 이러한 이득을 수신 신호의 레벨에 따라서 조정하는 처리는 AGC라고 불리고 있다. 통상, 디지털 이동 통신에서는 가변 이득 소자 출력의 전력을 검출함으로써 AGC(자동 이득 제어)를 하고 있다.
통상, 검출된 값은 원하는 전력인 레퍼런스치와 비교되어 오차 신호를 발생시킨다. 오차 신호는 가변 이득 소자의 제어를 위해 사용되며, 원하는 전력과 일치하도록 가변 이득 소자가 제어된다.
디지털화 복조에 있어서 적합한 SN비를 얻기 위해서는, AGC 증폭기 동작의 선형성을 베이스 밴드에 있어서의 아날로그·디지털·컨버터(이하, ADC로 약칭)의 동적 범위 한계까지 유지할 필요가 있다. 이것은 일반적으로, AGC 증폭기가 그 전체의 동적 범위에 걸쳐 동작할 필요가 있는 것을 나타내고 있다.
한편, CDMA의 송신 AGC는 공지된 바와 같이 개방 루프의 전력 제어와 기지국에서의 지령에 근거하는 폐쇄 루프에 의한 전력 제어가 있다. 송신 AGC 증폭기는 이동 단말의 파워 증폭기 입력에 접속되어 있으며, 파워 증폭기 출력은 안테나 공용기에 접속된다.
수신부에서는 안테나에 의해서 수신된 신호가 안테나 공용기를 통해서 로·노이즈·증폭기(Low Noise Amplifier; 이하, LNA로 약칭)에 접속되며, LNA에 의해서 증폭된 신호는 수신 AGC 소자에 입력된다. 상술과 같이 AGC 소자는 수신 신호 전력에 의해서 제어되며, AGC 소자의 출력은 베이스 밴드로 보내여져 디지털적으로 복조된다.
CDMA용 이동 단말에서는, 송신 전력은 개방·루프 제어로서는 단말만 추정에 근거하여 송신 전력이 결정되며, 폐쇄·루프 제어로서는 접속되어 있는 기지국에서의 지령에 근거하여 송신 전력이 결정된다. 단말만에서의 개방·루프 추정은 기지국에서의 수신 전계 강도를 검출하여, 상행 및 하행의 무선 회선이 같은 상태로 간주하여 수신 AGC, 송신 AGC와 같은 제어량으로 원하는 동작 포인트로 유지할 수 있다.
그러나, 실제의 이동 단말에서는 AGC의 동작 범위가 80dB 내지 90dB로서 광범위하다. 이 때문에, dB 환산에 있어서 선형성이 유지되지 않고 오차가 발생한다. 따라서, 개방·루프 제어에 있어서 송신 파워 레벨에 오차가 발생한다. 또한, AGC를 구성하는 가변 이득 소자의 온도 특성이나 주파수 특성에 의해서 이득에 변동이 생기며, 송신 AGC와 수신 AGC 사이에 격차가 생겨 파워 제어 능력에 오차를 발생시킨다.
또한, 저가격화에 알맞은 AGC 증폭기는 가변 이득 소자의 품질이 나쁘며 선형성이 나쁘다. 또한 저소비 전력화를 고려한 경우, 저소비 전력의 AGC 증폭기도 같은 경향이 있다. 이상의 이유로, 선형성을 갖은 AGC 증폭기의 실현이 요청되고있다.
또, 자동 이득 제어 회로를 집적화하는 경우에는, 회로 면적을 될 수 있는 한 억제할 필요가 있다. 특공평 7-20034호 공보나 특개평 8-293748호 공보에 기재되어 있는 자동 이득 제어 회로는 면적의 삭감에 한계가 있다.
본 발명은 상술한 종래 기술의 결점을 해결하기 위해서 이루어진 것으로, 그 목적은 CDMA용 이동 단말등의 무선 분야에서 사용되는 자동 이득 제어에 있어서, 넓은 동적 범위에서 정밀도가 좋은 선형성을 가지며, 집적화가 용이한 디지털 자동 이득 제어용 리니어라이저 및 이것을 사용한 디지털 자동 이득 제어 회로를 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명의 주요한 양태에 의하면, 이득을 자동적으로 제어하기 위하여 가변 이득 제어 소자를, 입력 디지털 데이터를 변환한 아날로그 신호에 의해서 제어하기 위한 디지털 자동 이득 제어용 리니어라이저이며, 상기 디지털 데이터를 구성하는 상위 복수 비트에 의해서 표현할 수 있는 2치 데이터 범위중 상단에 상당하는 상단 데이터와 하단에 상당하는 하단 데이터를 출력하는 메모리와, 상기 상단 데이터 및 상기 하단 데이터의 어느 것인가 한쪽의 데이터와 다른쪽 데이터와의 평균치를 산출하여 이 산출된 평균치를 상기 다른쪽의 데이터로서 평균치 산출을 소정 회수 반복하는 평균치 산출 수단을 포함하고, 상기 디지털 데이터중 상기 상위 복수 비트를 제외하는 하위 비트의 값에 대응하는 회수만 상기 평균치 산출 수단에 있어서의 평균치 산출을 반복하여, 상기 평균치 산출 수단에 의해서 산출되는 평균치에 따라서 상기 가변 이득 제어 소자를 제어하도록 한 것을 특징으로 하는 디지털 AGC용 리니어라이저가 제공된다.
상기 목적을 달성하기 위하여 본 발명의 부수적 양태에 의하면, 상기 주요 양태에 기재된 디지털 자동 이득 제어용 리니어라이저에 의해서 수신 이득이 제어되는 가변 이득 제어 소자를 포함하는 자동 이득 제어 루프를 갖는 것을 특징으로 하는 디지털 자동 이득 제어 회로가 제공된다.
또한, 본 발명의 또 하나의 부수적 양태에 의하면, 상기 주요 양태에 기재된 디지털 자동 이득 제어용 리니어라이저에 의해서 송신 이득이 제어되는 가변 이득 제어 소자를 포함하는 자동 이득 제어 루프를 갖는 것을 특징으로 하는 디지털 자동 이득 제어 회로가 제공된다.
본 발명에서는, 송신 AGC와 수신 AGC를 갖는 이동체 통신 단말에서의 AGC 증폭기의 선형화를 목적으로 하고 있으며, 송신 AGC는 파워 증폭기에 접속되며, 수신 AGC에는 수신 전계 강도에 비례한 수신 신호가 입력되어 있다. 수신 전계 검출 회로(이하, RSSI로 약칭)는 이 수신 AGC에 접속되어 있으며, RSSI 회로는 디지털화된 RSSI 정보를 발생한다.
RSSI 신호는 적분기에 의해서 적분되며, 적분 결과는 디지털 AGC 증폭기의 제어 신호로서 사용된다. 따라서 만약 선형성이 유지되어 있으면 제어 신호 레벨이 dB치에서 희망 수신 전력을 유지하기 위한 수신 AGC 증폭기 이득에 비례하는 것으로 된다. 수신 AGC용 리니어라이저는 이 적분기에 접속되어 있으며 수신 AGC용리니어라이저는 선형화된 디지털 AGC용 제어 신호를 발생시켜 AGC 증폭기의 가변 이득 소자의 비선형성을 보상하는 역할을 하고 있다.
수신 AGC용 리니어라이저의 출력에는, 디지털·아날로그·컨버터(이하, DAC로 약칭)가 접속되어 있으며, DAC는 수신 AGC용 제어 신호를 아날로그의 제어 신호로 변환하고, 아날로그 신호는 수신 AGC의 가변 이득 소자에 접속되어 AGC 증폭기의 이득 제어가 된다.
송신 AGC용 리니어라이저는 수신 AGC용 리니어라이저와 마찬가지로, RSSI용 적분기에 접속되어 있고, 송신 AGC용 리니어라이저는 송신 증폭기의 비선형성을 보상하기 위해서 적분기 출력으로부터 선형화된 송신 AGC용 제어 신호를 만들어낸다.송신 AGC용 리니어라이저 출력에도, 디지털·아날로그·컨버터가 접속되어 있으며, 이 송신 AGC용 DAC에 의해서 송신 AGC용 제어 신호를 아날로그의 제어 신호로 변환하여 송신 AGC의 가변 이득 소자의 이득 제어가 된다.
본 발명의 디지털 AGC용 리니어라이저는 송신 AGC와 수신 AGC를 갖는 이동 통신 단말에 사용된다. 그 이동 통신 단말은 디지털화된 수신 전계를 검출하는 수단을 갖는다.
수신 AGC의 디지털 AGC용 리니어라이저는 수신 특성을 나타내는 복수개의 값을 가지며, 그 수신 AGC의 제어 신호는 디지털 AGC용 리니어라이저의 출력에 의해서 생성된다. 수신 디지털 AGC용 리니어라이저는, 수신 전계의 검출 출력을 기본으로 복수개의 값에서 두개를 선택하여, 검출 출력과 선택된 두개의 값을 기본으로 디지털 AGC용 리니어라이저의 출력을 결정한다.
또한, 송신 AGC의 송신 디지털 AGC용 리니어라이저는 송신 특성을 나타내는 복수개의 값을 가지며, 송신 AGC의 제어 신호는 송신 디지털 AGC용 리니어라이저의 출력에 의해서 생성된다. 송신 디지털 AGC용 리니어라이저는 수신 신호에 포함되는 단말측 송신 전력 제어 신호를 기본으로 복수개의 값에서 두개를 선택하여, 그 송신 전력 제어 신호와 선택된 2개의 값을 기본으로 송신 디지털 AGC용 리니어라이저의 출력을 결정한다.
또한, 각각의 AGC용 리니어라이저 출력은 AD 컨버터에 입력되어, 디지털 제어 신호가 아날로그 제어 신호로 변환된다. 그리고, 이 변환후의 아날로그 제어 신호에 의해서 수신 AGC 및 송신 AGC의 이득을 제어한다.
또 주위의 온도를 검출하여, 이 온도 조건도 파라미터로서 추가해도 좋다.
또한 각 양태로부터 명백한 바와 같이 본 발명에 의하면, 간단한 가산기 및 시프트 회로만으로 순차적 처리를 실행하여 중점을 산출하는 리니어라이저를 채용하는 것으로서, 집적화에 있어 칩 면적은 증대시키지 않고, 소비 전류의 증대를 초래하는 승산기가 불필요하며, 간단한 회로 구성으로 디지털 자동 이득 제어 회로가 실현된다고 하는 효과가 있다.
본 발명의 상기 및 기타 다른 이점들, 특징들, 및 부가적인 목적들은 단지 예로서만 개시되어 있는 본 발명의 원리들을 포함한 양호한 실시예들에 대해 하기의 상세한 설명 및 첨부 도면들을 참조하면 당업자들에게 명백해질 것이다.
도 1은 본 발명의 제 1 실시예에 의한 디지털 AGC용 리니어라이저의 개략 전체 구성을 도시하는 블록도.
도 2는 도 1에 도시된 AGC용 리니어라이저의 개략 내부 구성을 도시하는 블록도.
도 3은 본 발명의 제 1 실시예에 있어서의 AGC 제어 전압과 AGC 게인의 관계를 도시하는 선도표.
도 4는 본 발명의 제 2 실시예에 의한 디지털 AGC 리니어라이저의 개략 전체 구성을 도시하는 블록도.
도 5는 도 4에 도시된 AGC용 리니어라이저의 개략 내부 구성을 도시하는 블록도.
도 6은 본 발명의 리니어라이저 출력을 결정하기 위한, 평균화의 순차적 처리 동작을 설명하는 설명도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 디지털 AGC용 리니어라이저 2 : 안테나 공용기
6 : 직교 변조기 8 : 확산 회로
13 : 직교 복조기 15 : 역확산 회로
17 : 수신 전계 검출 회로 18 : 디지털 AGC용 리니어라이저
19 : 온도 검출기 101 : 특성 ROM
103 : 타이밍 제어 회로 104 : 셀렉터
107, 108 : 래치 회로 110 : 1/2 회로
이하, 첨부 도면을 참조하면서 본 발명의 몇 갠가의 바람직한 실시에 대하여 설명한다. 또한, 각 도면에 있어서, 동등 기능 및 동등 작용을 갖는 부분에는 동일 부호를 붙인다.
도 1은 본 발명에 의한 디지털 AGC용 리니어라이저의 제 1 실시예의 개략 전체 구성을 도시하는 블록도이며, 본 리니어라이저를 CDMA 이동 통신 단말에 적용한 것이다. 동 도면중, 안테나 공용기(2)를 통해서 도시하지 않은 기지국으로부터의 신호는 LNA(10)에 입력된다. 거기서 증폭된 수신 신호는 수신 AGC 소자(11)에 입력된다. 이러한 AGC 소자(11)는 수신용 디지털 AGC용 리니어라이저(18)의 출력에 의해서 제어되어 있다. 수신 AGC 소자(11)로부터의 신호는 직교 복조기(13)에 입력되어, I 신호 및 Q 신호의 각 신호 성분이 얻어진다. AD 컨버터(14)는 이러한 I 신호, Q 신호를 디지털 신호로 변환한다. 변환된 I 신호, Q 신호는 역확산 회로 (15)에 입력됨과 동시에 수신 전계 검출 회로(17)에도 입력된다.
수신 전계 검출 회로(17)는 상기 디지털화된 직교 신호(I 신호, Q 신호)를 자승합하여 미리 결정된 시간동안 평균화한다. 이러한 시간 평균화후의 출력은 적분 회로(16)로 보내여진다.
그런데, 이동 통신 단말인 경우, 소형화, 저소비 전력화가 중요한 팩터이기때문에, LSI화하였을 때의 칩 면적은 증대시키지 않고, 소비 전류 증가의 원인이 되는 승산기의 사용은 되도록이면 피해야 한다. 그래서, 본 실시예에서는, 수신 전계 검출 회로(17)에 있어서, 간단한 절대치 회로 및 절대치 비교기에 의해 기준에 가깝게 자승합을 구하고 있다.
적분 회로(16)에서는, 우선 원하는 전력인 참고치와 비교함으로써 오차 신호를 발생시킨다. 다음에, 이 오차 신호를 어큐뮬레이터에 의한 적분 회로(16)로 적분한다. 종래는 이 적분 결과가 수신 AGC 소자의 제어 전압으로 직접 사용되고 있었다. 이 패쇄한 제어 루프상에서의 적분 회로(16)에 의한 적분 처리는 루프 필터의 기능을 완수하게 된다. 그리고, 원하는 전력과 얻어지는 전력이 일치하도록, 수신 AGC 소자(11)는 제어되도록 된다.
수신 신호를 AD 컨버터(14)에 의해서 변환하는 디지털화 복조로서는, 알맞은 SN비(Signal/Noise)를 얻기 위해서 AGC 증폭기를 베이스 밴드의 동적 범위 한계까지 유지할 필요가 있다. 이것은, AGC 증폭기가 그 전체 동적 범위에 거쳐 동작할 필요가 있는 것을 나타내고 있다. 따라서, AGC 증폭기의 선형성이 나쁘면, 적절한 레벨 다이어의 설정을 할 수 없게 된다. 그래서 본 발명의 디지털 AGC용 리니어라이저(18)가 적분 회로(16)와 AGC 소자(11) 사이에 삽입되어 선형성이 유지되도록 되어 있다.
수신용의 디지털 AGC용 리니어라이저(18)의 출력에는 DA 컨버터(12)가 접속되어 있다. DA 컨버터(12)는 수신 AGC용의 디지털 제어 신호를 아날로그의 제어 신호로 변환한다. 변환된 아날로그 신호는 수신 AGC 소자(11)의 제어 단자에 접속되어, AGC 증폭기(10)의 이득을 제어하는 것이 된다.
한편, 잘 알려져 있는 바와 같이, CDMA의 송신 AGC 방법으로는, 개방 루프의 전력 제어와, 기지국에서의 지령에 근거하는 폐쇄 루프에 의한 전력 제어가 있다. 확산 회로(8)에 의해서 광대역화된 송신 신호는 DA 컨버터(7)에 의해서 아날로그신호로 변환된 후, 직교 변조기(6)를 거쳐서 송신 AGC 소자(5)에 의해 그 송신 전력이 제어되어 파워 증폭기(3)로 보내여진다. 상기 파워 증폭기(3)의 출력은 안테나 공용기(2)에 접속되어 있다.
CDMA용 이동 단말에서, 개방 루프 제어로서는 단말만의 추정에 근거하여 송신 전력이 결정된다. 한편, 폐쇄 루프 제어로서는 접속되어 있는 기지국에서의 지령에 근거하여 송신 전력이 결정된다. 단말만의 개방 루프 추정으로서는, 기지국에서의 수신 전계 강도를 검출하여, 상행 및 하행의 무선 회선이 같다고 가정하여 수신 AGC, 송신 AGC와도 같은 제어량으로 원하는 동작 포인트로 유지할 수 있다.
그러나, 실제로는 AGC의 동작 범위가 80dB 내지 90dB로 한 광범위하기 때문에, dB 환산에서의 선형성이 유지되지 않고 오차가 발생해 버린다. 그 결과 개방 루프 제어에 있어서의 송신 파워 레벨에 오차가 발생한다. 그래서, 본 실시예의 디지털 AGC용 리니어라이저(1)를 송신 AGC 증폭기(5)와 적분 회로(16)와의 사이에 삽입함으로써 선형성을 유지하는 것이다.
또한, 여기서 도 1에서는, 적분 회로(16)부터가 아니라, 수신용 리니어라이저(18)로부터 가산기(9)에 신호선이 접속되어 있다. 상기 신호선에는 적분 회로(16)의 출력이 가산기(9)에 거의 그대로 출력되는 것으로 한다. 또한, 가산기(9)는 폐쇄 루프 제어시에 기지국에서의 지시에 근거하여 전력 제어를 실시하기 위해서 마련되어 있다.
따라서, 본 발명의 디지털 AGC 리니어라이저를 사용하면, 제어 신호 레벨이 dB치에서 희망 수신 전력을 유지하기 위한 수신 AGC 증폭기 이득에 비례하는 것이된다. 즉, 디지털 AGC용 리니어라이저는 AGC 증폭기의 비선형성을 보상하는 역할을 구비하고 있는 것이다.
송신용의 디지털 AGC용 리니어라이저(1)의 출력에는 DA 컨버터(4)가 접속되어 있다. DA 컨버터(4)는 송신 AGC용의 디지털 제어 신호를 아날로그의 제어 신호로 변환한다. 변환된 아날로그 신호는 송신 AGC 소자(5)의 제어 단자에 접속되어, AGC 증폭기(3)의 이득을 제어하는 것이 된다. 또한, DA 컨버터(4)는 도시하지 않은 스트로브 신호가 입력된 때에, 아날로그 신호로 변환해야 할 디지털 제어 신호가 확정되는 것으로 한다.
도 1에 도시되는 디지털 AGC용 리니어라이저(1 및 18)의 구성에 대하여 도 2를 참조하여 설명한다. 동 도면에 도시되는 바와 같이, 디지털 AGC용 리니어라이저는 입력되는 디지털 데이터를 구성하는 상위 복수 비트의 값에 따라서 송신 특성을 나타내는 2개의 데이터를 출력하는 특성 ROM(101)과, 상기 2개의 데이터에 각기 대응하여 마련된 셀렉터(105, 106)와, 상기 셀렉터(105, 106)에 각기 대응하여 마련되는 셀렉터의 출력을 일시 유지하는 래치 회로(107, 108)와, 이들 래치 회로(107, 108)의 출력을 가산하는 가산기(109)와, 이 가산기의 가산 출력의 1/2의 값을 산출하는 1/2회로(110)와, 이 1/2회로(110)의 출력과 래치 회로(107)의 출력을 택일적으로 출력하는 셀렉터(111)와, 1/2회로(110)의 출력과 래치 회로(108)의 출력을 택일적으로 출력하는 셀렉터(112)를 포함하여 구성되어 있다.
특성 ROM(101)은 디지털 데이터를 구성하는 상위 복수 비트 예를 들면, 4비트에 의하여 표현할 수 있는 2치 데이터의 범위중 상단에 상당하는 상단 데이터와하단에 상당하는 하단 데이터를 출력한다. 상기 특성 ROM(101)에 기억되어 있는 송신 특성 및 수신 특성을 나타내는 복수개의 데이터는, 미리 결정된 간격의 복수개의 희망 이득 입력에 대한 제어량을 측정하여 얻는다.
또한, 셀렉터(111 및 112)는 입력되는 디지털 데이터를 구성하는 하위 복수 비트의 값을 기본으로 제어된다.
도 2를 이용하여 본 발명의 디지털 AGC용 리니어라이저의 동작을 설명한다. 도 1에 도시된 적분 회로(16)로부터 출력되는 AGC 제어 신호(s)는, 입력 래치 회로(102)의 게인 제어 비트 할당 부분(102a)에 입력되어 있다. 래치 회로(102)에 입력된 데이터중, 상위 4 비트는 특성 ROM(101)의 어드레스 버스(AB)에 출력되어 있으며, 하위 4 비트는 셀렉터(104)에 출력되어 있다. 본 실시예의 경우, AGC 증폭기의 이득은 8 비트의 순수 2진법 코드로 표시된다. 필요한 동적 범위는 80dB 이상이기 때문에,
“00000000”일 때 -45dB
“11111111”일 때 +40dB가 되도록 설정되어 있다.
도 3에, 본 실시예에 있어서의 AGC 제어 전압과 AGC 게인(dB)과의 관계가 도시되어 있다. 본 실시예의 경우에는, “00000000”에서 “11111111”까지의 256 스텝에서, -45dB에서 +40dB까지의 80dB의 동적 범위로 된다. 따라서, 1dB당
이 된다. 따라서, 3스텝이 약1dB에 상당한다. 또한, 상기 식 1은 근사적으로 성립한다.
도 3에 도시되는 바와 같이 보간을 실시하기 위해서, -45 내지 +40dB를 16분할한 영역을 고려한다. 그리고, 이 분할한 각 영역(R0 내지 R15)를 게인 제어 데이터의 상위 4 비트의 값(n)에 대응시킨다. 또한, 각 영역(R0 내지 R15)의 하단 및 상단의 이득에 각기 대응하는 제어 전압을 측정하여, 이것을 상술한 특성 ROM(101)에 기억해 둔다.
예를 들면, 도 3에 있어서 영역(R0)(게인 제어 데이터의 상위 4 비트가 “0000”)인 경우, 하단의 제어 전압은 P(0), 상단은 P(1)이다. 또한, 영역(R10)(게인 제어 데이터의 상위 4 비트가 “1010')인 경우, 하단의 제어 전압은 P(10), 상단은 P(11)이다. 일반적으로, 영역(Rn)인 경우, 하단의 제어 전압은 P(n), 상단의 제어 전압은 P(n+1)가 된다. 또한, 상기의 제어 전압P(n)은 DA 컨버터에서 생성되는 아날로그 전압에 대응하는 DA 컨버터의 입력 디지털 데이터를 가리키고 있다. 이 값은 특성 R0M(101)에 기억되어 있다.
상기 게인 제어 데이터의 상위 4 비트는 특성 ROM(101)의 어드레스로서 입력되며, 16분할 내의 영역(n)이 결정된다. 또한 ROM(101)으로부터, 그 영역의 하단 및 상단의 제어 데이터 P(n) 및 P(n+1)가 데이터 버스(DATA)를 통해서 판독된다.
도 2로 되돌아가, 타이밍 제어 회로(103)에 의해서 특성 ROM(101)으로부터 데어터 P(n)와 P(n+1)를 판독할 때, 셀렉터(105, 106)는 데이터 버스(DATA)을 선택하고 있는 상태로 되어 있기 때문에, 상단 P(n+1)은 래치 회로(107)에, 하단 P(n)은 래치 회로(108)에 일시 기억된다. 특성 R0M(101)으로부터 하단의 데이터와 상단의 데이터를 인출한 후, 셀렉터(104)는 도시하지 않은 시프트 회로에 의해서 데이터 D3으로부터 D0에 1개씩 순차적으로 내부의 스위치를 바꾸는 동작을 실시한다.
이 때, 셀렉터(111)는 리니어라이저의 입력의 하위 비트 내의 제어 대상 비트가 「1」일 때에 래치 회로(107)의 출력을 선택하며, 「0」일 때에 1/2회로(110)의 출력을 선택하는 것으로 한다. 또한, 셀렉터(112)는 리니어라이저의 입력 하위 비트내의 해당 제어 대상 비트가 「0」일 때에 래치 회로(108)의 출력을 선택하며, 「0」일 때에 l/2회로(110)의 출력을 선택하는 것으로 한다. 여기서, 제어 대상 비트는 리니어라이저 입력의 하위 비트 내의 MSB(Most Significant Bit)로부터 LSB(Least Significant Bit)로 순차 이동하는 것으로 한다. 이러한 선택 제어를 순차적으로 실시함에 따라 리니어라이저 출력을 결정하는 것이다.
래치 회로(107)의 출력 및 래치 회로(108)의 출력은 함께 가산기(109)에 입력된다. 가산기(109)에서는 래치 회로(107 및 108)의 양출력을 가산한다. 이 가산 결과는 1/2회로(110)에 입력되어, 가산 결과의 1/2의 값이 출력된다. 요컨대, 가산기(109)와 1/2회로(110)에서, P(n+1)와 P(n)와의 평균치 계산이 실시되는 것으로 된다. 그리고, 그 평균치의 계산 결과는 피드백용 셀렉터(111 및 112)에 입력된다.
셀렉터(111 및 112)의 한쪽의 입력에는, P(n+1) 및 P(n)의 값이 들어간 래치 회로(107)의 출력 및 (108)의 출력이 각각 접속되어 있다. 또한, 셀렉터(111 및 112)에서의 셀렉터를 위한 제어 신호, 즉 셀렉터(104)에 입력되는 데이터는 순차 적으로 D3, D2, D1, D0으로 전환된다.
일단, 특성 ROM(101)의 내용 P(n+1)와 P(n)를 판독한 후, 셀렉터(105, 106)는 피드백용 셀렉터(111, 112)측으로 전환한다. 이 때문에, 셀렉터(104)의 출력 값에 의해서, 래치 회로(107 및 108)의 어느 쪽인가 한쪽은 앞의 값을 유지하며, 다른쪽은 하나 앞의 두개의 래치 회로값의 평균치로 갱신된다. 현재 D3=“1”로 하면, 셀렉터(111, 112)는 도면중의 위쪽을 선택하도록 제어되기 때문에, 상단 P(n+1)의 값은 그래도 유지되며, 하단 P(n)의 값은 P(n+1)와 P(n)와의 평균치로 갱신된다. 마찬가지로, D2, D1, D0에 대하여 순차적으로 처리해 가면 최후에 하기식에서 나타내는 결과를 얻을 수 있다.
또한 상기 식 2에 있어서, X(n, m)는 보간 결과를 나타내며, m은 게인 제어 데이터 하위 4 비트의 값을 나타내고 있다.
도 6을 참조하여 상기 식 2의 순차적 처리 동작에 대하여 설명한다. 여기서는 게인 제어 데이터의 하위 4 비트의 값(m)이 15, 반복 회수 k=4, 입력되는 P(n)와 P(n+1)와의 차를 △로 한다. 그러면, 1회째의 피드백(k=1)의 결과는 P(n)+△/2가 된다. 2회째의 피드백(k=2)의 결과는 P(n)+△/2+△/22가 된다. 3회째의 피드백(k=3)의 결과는 P(n)+△/2+△/22+△/23가 된다. 4회째의 피드백(k=4)의 결과는 P(n)+△/2+△/22+△/23+△/24가 된다. 또한, 최소 간격의 중점을 잡기 위해서△/25(본 예에서는 1/32)을 첨가한다.
일반화하면, 보간 결과 X(n, m) = P(n)+(m/2k+△/2k+1)·{P(n+1)-P(n)}가 된다. 본 예에서는 P(n)+△/2+△/22+△/23+△/24+△/25= P(n)+(15/16+1/32)·△가 된다. 또, 1/32는 최소 간격의 중점을 잡기 위한 것이기 때문에 반드시 첨가하지 않아도 된다.
이상 설명한 바와 같이, 본 실시예의 디지털 AGC용 리니어라이저를 사용하면 피드백 처리를 반복함으로서, LSI화에 있어서 칩 면적은 증대시키지 않고, 소비 전류의 증대를 초래하는 승산기가 불필요하며, 간단한 가산기 및 시프트 회로만으로 실현되기 때문에 저소비 전력으로 회로 규모가 작은 휴대 단말을 제공할 수 있다.
또한, 본 발명의 디지털 AGC용 리니어라이저를 사용하면 넓은 동적 범위에 거쳐 정밀도가 좋은 선형성을 갖는 AGC 증폭기를 제공할 수 있기 때문에, 전력 제어가 시스템 용량에 주는 영향이 큰 CDMA 시스템이라도 알맞은 이동체 단말을 제공할 수 있다. 또한, 본 발명의 디지털 AGC용 리니어라이저를 사용하면 저가격으로 선형성이 나쁜 저품질인 가변 이득 소자를 이용해도, 광범위하고 정밀도 좋게 선형화할 수 있기 때문에 저가격화를 고려하여 휴대 전화 단말에 적합한 AGC 증폭기를 제공할 수 있다.
또, 본 발명의 디지털 AGC용 리니어라이저를 사용하면 선형성이 나쁜 저소비 전력형의 가변 이득 소자를 사용해도, 광범위하고 정밀도가 좋은 선형화된 제어를 실시할 수 있기 때문에 사용 시간이 긴 저소비 전력에 적합한 휴대 전화 단말을 실현할 수 있다.
다음에, 본 발명의 다른 실시예에 대하여 도 4와 도 5을 참조하여 설명한다. 본 실시예는 동작 온도에 의해서 가변 이득 소자의 특성이 변화하는 경우에서의 변형예이다.
일반적으로 가변 이득 소자는 온도에 대하여 그 특성이 크게 변화한다. 또한 대상이 되는 신호의 주파수 대역에 의해서도 특성이 다르다. 따라서, 송신과 수신에서, AGC를 통과하는 신호의 주파수 대역이 다른 경우, 개별적으로 온도 보정을 실시할 필요가 있다.
도 4에는 도 1에 도시된 구성에 온도 검출기(19)를 추가한 경우가 도시되어 있다. 동 도면에 있어서, 온도 검출기(19)로부터 출력되는 온도 정보는, 수신용 디지털 AGC용 리니어라이저(18) 및 송신용의 디지털 AGC용 리니어라이저(1)에 각각입력되는 것으로 한다.
도 5에는 입력된 온도 정보의 구체적인 처리가 도시되어 있다. 온도 정보는 일단 래치 회로(102)에 유지된 후, 특성 ROM(101)에 대한 어드레스 버스 AB의 상위의 어드레스로서 전개된다. 특성 ROM(101)에 대한 어드레스 버스 AB의 하위의 어드레스는 도 2의 경우와 마찬가지로 게인 제어 데이터이다.
특성 ROM(101)에는 각 온도 조건에 맞추어 상술의 경우와 같이 16분할한 영역의 하단 및 상단의 이득을 실현하는 제어 전압의 측정 데이터가 미리 기억되어 있다. 이 특성 ROM(101)에 기억되어 있는 송신 특성 및 수신 특성을 나타내는 복수개의 데이터는 미리 결정된 간격의 복수개의 온도 조건 및 미리 결정된 간격의복수개의 희망 이득 입력에 대한 제어량을 측정하여 얻는다. 따라서, 이러한 특성 ROM(101)에 대한 어드레스 버스 AB의 상위 어드레스 및 하위 어드레스를 부여함으로서, 상술의 경우와 마찬가지로 그 온도에 맞춘 보간 데이터가 출력된다.
상기 출력된 보간 데이터는 DA 컨버터(12, 4)에 의해서 아날로그 전압치로 변환되며, 이 변환된 아날로그 전압치에 의해서 AGC 증폭기(11 및 5)의 제어를 실시하고 있다. 또한, 수신용의 디지털 AGC용 리니어라이저(18)와 송신용의 디지털 AGC용 리니어라이저(1)는 특성 ROM의 기억 내용을 제외하여, 같은 회로를 사용하여 구성하는 것으로 한다.
이상으로 설명한 바와 같이, 본 제 2 실시예의 디지털 AGC용 리니어라이저를 사용하면, 상술한 제 1 실시예의 경우와 마찬가지로, LSI화에 있어서 칩 면적은 증대시키지 않고, 소비 전류의 증대를 초래하는 승산기가 불필요하며, 간단한 가산기 및 시프트 회로만으로 실현할 수 있기 때문에, 저소비 전력으로 회로 규모가 작은 휴대 단말을 제공할 수가 있다. 또한 본 제 2 실시예에 있어서는, 동작 온도에 의하여 가변 이득 소자의 특성이 변화해도 광범위하게 거쳐서 정밀도가 좋은 선형화된 제어를 할 수 있기 때문에, 사용 시간이 긴 저소비 전력에 알맞은 휴대 전화 단말을 실현할 수 있다.
특히 CDMA 시스템에서는, 전력 제어가 시스템 용량에 주는 영향이 크고, 시스템 성능을 최대한으로 이끄는데 있어서, 중요한 팩터를 취하는 선형 정밀도가 좋은 AGC 증폭기를 본 발명에 의해 실현할 수 있다.
또한, 본 발명을 사용함으로서, 저가격으로 선형성이 나쁜 저품질인 가변 이득 소자를 사용해도, 넓은 동적 범위에 거쳐서 정밀도 좋게 선형화할 수 있기 때문에, 저가격화를 고려한 휴대 전화 단말에 적용한 AGC 증폭기를 실현할 수 있다.
또한 본 발명을 사용함으로서, 일반적으로 선형성이 나쁜 저소비 전력형의 가변 이득 소자를 사용해도, 넓은 범위에서 정밀도가 좋은 선형화된 제어를 실시할 수 있기 때문에, 사용 시간이 긴 저소비 전력에 알맞은 휴대 전화 단말등의 무선 분야에서 사용되는 자동 이득 제어 회로에서, 넓은 동적 범위에 거쳐서 정밀도가 좋은 선형성을 갖은 디지털 자동 이득 제어용 리니어라이저 및 이것을 사용한 디지털 자동 이득 제어 회로를 실현할 수 있다.

Claims (33)

  1. 이득을 자동적으로 제어하기 위한 가변 이득 제어 소자를, 입력 디지털 데이터를 변환한 아날로그 신호에 의해서 제어하기 위한 디지털 자동 이득 제어용 리니어라이저에 있어서,
    상기 디지털 데이터를 구성하는 상위 복수 비트에 의해서 표현할 수 있는 2치 데이터의 범위중 상단에 상당하는 상단 데이터와 하단에 상당하는 하단 데이터를 출력하는 메모리와,
    상기 상단 데이터 및 상기 하단 데이터중의 어느 한쪽의 데이터와 다른쪽의 데이터와의 평균치를 산출하고, 해당 산출된 평균치를 상기 다른쪽의 데이터로서 평균치 산출을 소정 회수 반복하는 평균치 산출 수단을 포함하고,
    상기 디지털 데이터중 상기 상위 복수 비트를 제외하고 하위 비트의 값에 대응하는 회수만큼 상기 평균치 산출 수단에 있어서의 평균치 산출을 반복하며, 상기 평균치 산출 수단에 의해서 산출되는 평균치에 따라서 상기 가변 이득 제어 소자를 제어하도록 한 것을 특징으로 하는 디지털 자동 이득 제어용 리니어라이저.
  2. 제 1 항에 있어서, 상기 평균치 산출 수단에 의해서 산출되는 평균치를 아날로그 신호로 변환한 변환 결과에 따라서 상기 가변 이득 제어 소자를 제어하도록 한 것을 특징으로 하는 디지털 자동 이득 제어용 리니어라이저.
  3. 제 1 항에 있어서, 상기 평균치 산출 수단은, 제 1 및 제 2 래치 회로와, 이들의 래치 회로의 래치 출력을 가산하는 가산기와, 이 가산기로부터의 출력의 1/2의 값을 산출하는 1/2 산출 수단과, 해당 산출 결과와 상기 상단 데이터를 택일적으로 상기 제 1 래치 회로에 입력시키는 제 1 셀렉터와, 상기 산출 결과와 상기 하단 데이터를 택일적으로 상기 제 2 래치 회로에 입력시키는 제 2 셀렉터를 포함하고, 상기 제 1 및 제 2 셀렉터중 어느 한쪽에서 상기 산출 결과가 연속적으로 선택되도록 상기 평균치 산출을 소정 회수 반복하는 것을 특징으로 하는 디지털 자동 이득 제어용 리니어라이저.
  4. 제 1 항에 있어서, 상기 입력 디지털 데이터는 제어해야 할 이득에 대응하는 데이터인 것을 특징으로 하는 디지털 자동 이득 제어용 리니어라이저.
  5. 제 2 항에 있어서, 상기 입력 디지털 데이터는 제어해야 할 이득에 대응하는 데이터인 것을 특징으로 하는 디지털 자동 이득 제어용 리니어라이저.
  6. 제 3 항에 있어서, 상기 입력 디지털 데이터는 제어해야 할 이득에 대응하는 데이터인 것을 특징으로 하는 디지털 자동 이득 제어용 일리니어라이저.
  7. 제 1 항에 있어서, 상기 입력 디지털 데이터는 주위의 온도에 대응하는 데이터인 것을 특징으로 하는 디지털 자동 이득 제어용 리니어라이저.
  8. 제 2 항에 있어서, 상기 입력 디지털 데이터는 주위의 온도에 대응하는 데이터인 것을 특징으로 하는 디지털 자동 이득 제어용 리니어라이저.
  9. 제 3 항에 있어서, 상기 입력 디지털 데이터는 주위의 온도에 대응하는 데이터인 것을 특징으로 하는 디지털 자동 이득 제어용 리니어라이저.
  10. 제 1 항에 기재된 디지털 자동 이득 제어용 리니어라이저에 의하여 수신 이득이 제어되는 가변 이득 제어 소자를 포함하는 자동 이득 제어 루프를 갖는 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  11. 제 2 항에 기재된 디지털 자동 이득 제어용 리니어라이저에 의하여 수신 이득이 제어되는 가변 이득 제어 소자를 포함하는 자동 이득 제어 루프를 갖는 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  12. 제 3 항에 기재된 디지털 자동 이득 제어용 리니어라이저에 의하여 수신 이득이 제어되는 가변 이득 제어 소자를 포함하는 자동 이득 제어 루프를 갖는 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  13. 제 1 항에 기재된 디지털 자동 이득 제어용 리니어라이저에 의하여 송신 이득이 제어되는 가변 이득 제어 소자를 포함하는 자동 이득 제어 루프를 갖는 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  14. 제 2 항에 기재된 디지털 자동 이득 제어용 리니어라이저에 의하여 송신 이득이 제어되는 가변 이득 제어 소자를 포함하는 자동 이득 제어 루프를 갖는 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  15. 제 3 항에 기재된 디지털 자동 이득 제어용 리니어라이저에 의하여 송신 이득이 제어되는 가변 이득 제어 소자를 포함하는 자동 이득 제어 루프를 갖는 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  16. 제 10 항에 있어서, 상기 자동 이득 제어 루프는 루프 필터를 가지며, 이 필터의 출력을 상기 디지털 자동 이득 제어용 리니어라이저의 입력으로 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  17. 제 11 항에 있어서, 상기 자동 이득 제어 루프는 루프 필터를 가지며, 이 필터의 출력을 상기 디지털 자동 이득 제어용 리니어라이저의 입력으로 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  18. 제 12 항에 있어서, 상기 자동 이득 제어 루프는 루프 필터를 가지며, 이 필터의 출력을 상기 디지털 자동 이득 제어용 리니어라이저의 입력으로 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  19. 제 13 항에 있어서, 상기 자동 이득 제어 루프는 루프 필터를 가지며, 이 필터의 출력을 상기 디지털 자동 이득 제어용 리니어라이저의 입력으로 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  20. 제 14 항에 있어서, 상기 자동 이득 제어 루프는 루프 필터를 가지며, 이 필터의 출력을 상기 디지털 자동 이득 제어용 리니어라이저의 입력으로 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  21. 제 15 항에 있어서, 상기 자동 이득 제어 루프는 루프 필터를 가지며, 이 필터의 출력을 상기 디지털 자동 이득 제어용 리니어라이저의 입력으로 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  22. 제 10 항에 있어서, 상기 가변 이득 제어 소자에 의해서 이득이 제어된 수신 신호에 대하여 역확산 처리를 실행하도록 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  23. 제 11 항에 있어서, 상기 가변 이득 제어 소자에 의해서 이득이 제어된 수신신호에 대하여 역확산 처리를 실행하도록 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  24. 제 12 항에 있어서, 상기 가변 이득 제어 소자에 의해서 이득이 제어된 수신 신호에 대하여 역확산 처리를 실행하도록 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  25. 제 13 항에 있어서, 송신해야 할 송신 신호에 대하여 확산 처리를 실행한 후, 상기 가변 이득 제어 소자에 의해서 상기 이득을 제어하도록 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  26. 제 14 항에 있어서, 송신해야 할 송신 신호에 대하여 확산 처리를 실행한 후, 상기 가변 이득 제어 소자에 의해서 상기 이득을 제어하도록 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  27. 제 15 항에 있어서, 송신해야 할 송신 신호에 대하여 확산 처리를 실행한 후, 상기 가변 이득 제어 소자에 의해서 상기 이득을 제어하도록 한 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  28. 제 16 항에 있어서, 상기 루프 필터는 적분기인 것을 특징으로 하는 디지털자동 이득 제어 회로.
  29. 제 17 항에 있어서, 상기 루프 필터는 적분기인 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  30. 제 18 항에 있어서, 상기 루프 필터는 적분기인 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  31. 제 19 항에 있어서, 상기 루프 필터는 적분기인 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  32. 제 20 항에 있어서, 상기 루프 필터는 적분기인 것을 특징으로 하는 디지털 자동 이득 제어 회로.
  33. 제 21 항에 있어서, 상기 루프 필터는 적분기인 것을 특징으로 하는 디지털 자동 이득 제어 회로.
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