KR101436047B1 - 주파수 분할 다중 접속 시스템에서 디지털 아날로그 변환비트 감소 방법 및 장치 - Google Patents

주파수 분할 다중 접속 시스템에서 디지털 아날로그 변환비트 감소 방법 및 장치 Download PDF

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Abstract

본원 발명은 주파수 분할 다중 접속 시스템의 송신기에서 디지털 아날로그 변환 비트 감소시키기 위한 방법 및 장치에 관한 것으로서, 현재 할당된 부반송파 수와 최소 할당 부반송파 수의 비를 이용하여 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 생성하는 과정과, 상기 디지털 신호 이득 조정 값을 이용하여 디지털 아날로그 변환기로 입력되는 신호의 이득을 조정하는 과정과, 상기 디지털 아날로그 변환기를 이용하여 상기 이득이 조정된 디지털 신호를 아날로그 신호로 변환하는 과정과, 상기 아날로그 신호 이득 조정 값을 이용하여 상기 디지털 아날로그 변환기로부터 출력되는 신호의 이득을 조정하여 원래 신호로 복원하는 과정을 포함하여, 상기 디지털 아날로그 변환기로 입력되는 신호의 전력 레벨을 일정 수준으로 조절함으로써, 디지털 신호를 아날로그 신호로 변환하는데 필요한 비트 수를 감소시킬 수 있으며, 단가 및 전력 소모를 절약할 수 있다.
DAC bit, 전력 제어(power control), 부반송파 할당, SC-FDMA, OFDMA

Description

주파수 분할 다중 접속 시스템에서 디지털 아날로그 변환 비트 감소 방법 및 장치{APPARATUS AND METHOD FOR REDUCING BIT FOR DIGIAL TO ANALOG CONVERSION IN FREQUENCY DIVISION MULTIPLE ACCESS SYSTEM}
본 발명은 부반송파(subcarrier) 단위 할당을 사용하는 주파수 분할 다중 접속 시스템(Frequency Division Multiple Access; FDMA)에서 디지털 신호를 아날로그 신호로 변환하는데 필요한 비트 수를 감소시키기 위한 방법 및 장치에 관한 것으로서, 특히 단일 반송파 주파수 분할 다중 접속(Single carrier-Frequency Division Multiple Access; 이하 'SC-FDMA'라 칭함) 시스템 혹은 직교 주파수 분할 다중 접속(Orthogonal Frequency Division Multiple Access; 이하 'OFDMA'라 칭함) 시스템의 송신기에서 디지털 아날로그 변환기로 입력되는 신호의 이득을 조절하여 상기 비트 수를 감소시키는 방법 및 장치에 관한 것이다.
최근 들어, 무선 통신 시장에서는 음성 통화뿐만 아니라 다양한 멀티미디어 인터넷 서비스와 같은 대용량의 데이터 서비스에 대한 요구가 증대됨에 따라, 이를 만족시킬 수 있는 무선 전송 기술로서, 직교 주파수 분할 다중 접속(OFDMA) 방식과 단일 반송파 주파수 분할 다중 접속(SC-FDMA) 방식이 주목받고 있다.
상기 OFDM 방식은 도 1(a)에 도시된 바와 같이 구성되어 직렬로 입력되는 데이터열을 N개의 병렬 데이터열로 변환한 후, 변환된 병렬 데이터열을 각각 분리된 부반송파에 할당하여 전송하는 방식을 의미한다. 상기 OFDMA 방식은 사용자로부터 요구되는 전송률에 따라 상기 부반송파의 수를 다르게 할당하여 효율적인 자원분배를 수행하며, 싸이클릭 프리픽스(CP: Cyclic Prefix)를 이용하여 시간 지연 확산(Time Delay Spread)에 의한 인접 심볼 간섭(ISI; InterSymbol Interference)을 방지하기 때문에 비교적 넓은 셀을 갖는 무선 통신 시스템에 효율적으로 사용된다. 하지만, 상기 OFDMA 방식은 송신단에서 복수의 부반송파에 해당하는 신호가 혼합됨으로써, 신호의 피크 전력 대 평균 전력의 비(Peak to Average Power Ratio; 이하 'PAPR'이라 칭함)가 큰 단점을 가진다.
한편, 상기 SC-FDMA 방식은 상기 OFDMA 방식과 같이 부반송파 별로 데이터를 전송하는 방식으로서, 도 1(b)에 도시된 바와 같이 구성되어 역고속 퓨리에 변환(Inverse Fast Fourier Transform; 이하 'IFFT'라 칭함) 수행 이전에 이산 퓨리에 변환(Discrete Fourier Transform; 이하 'DFT'라 칭함)(110)을 수행함으로써, 상기 OFDMA 방식의 단점인 PAPR을 감소시킨다. 즉, 상기 OFDMA 방식이 IFFT 수행 이전에 주파수 영역에서 데이터를 맵핑하는데 반해 상기 SC-FDMA는 상기 IFFT 이전에 수행되는 DFT 수행 이전에 시간 영역에서 상기 데이터를 맵핑함으로써, 상기 맵핑된 데이터가 단일 반송파 특성을 유지하며 전송되기 때문에 멀티반송파를 사용함 에도 불구하고 PAPR이 감소되는 장점이 있다. 이에 따라, 현재 상기 SC-FDMA 방식은 차세대 통신시스템인 3GPP LTE 상향링크의 표준으로 결정되었다.
상기 OFDMA 방식과 SC-FDMA 방식은 모두 한 심볼 내에서 부반송파 단위의 데이터 할당이 가능한데, 이러한 방식은 데이터 할당의 폭이 커지므로 효율이 좋을 수 있으나 신호의 동적 범위(dynamic range), 즉 신호 레벨의 변화 폭이 커지는 단점을 가진다. 예를 들어, 도 2에 도시된 바와 같이, OFDMA 방식에서 256개의 부반송파에 데이터를 할당한 경우(a)의 송신 신호의 전력 레벨에 비해 1024개의 부반송파에 데이터를 할당한 경우(b)의 송신 신호의 전력 레벨이 더 커지게 된다. 이는 할당되는 부반송파 수가 많아질수록 동일한 시간에 전송되는 신호의 에너지가 더 크기 때문에 발생된다.
상기 OFDMA 혹은 SC-FDMA 방식과 같이 고속의 데이터 전송이 필요한 시스템일수록 전송 대역폭(bandwidth)이 커짐으로써 고속 퓨리에 변환(Fast Fourier Transform; 이하 'FFT'라 칭함)의 크기가 커지게 되고, 최대 할당 부반송파 대 최소 할당 부반송파의 비, 즉, 할당 비(allocation ratio) 역시 커지게 된다. 이때, 종래 기술에 따른 시스템에서는 상기 할당 비가 디지털 신호를 아날로그 신호로 변환하는데 필요한 비트(이하 'DAC 비트'라 칭함.)의 수에 영향을 미치게 됨으로써, 상기 할당 비가 커질수록 많은 수의 DAC 비트 수를 필요로 하게 된다.
즉, 종래의 시스템에서 필요로 하는 DAC 비트 수는 하기 수학식 1과 같이, 상기 할당 비에 따라 변화된다.
DAC 비트 = ceil(ENOB) + 1
ENOB = (Psig - 1.76)/6.02
Psig(dB) = SNRreq(dB) + PAPR(dB) + Ralloc(dB) + Margin(dB)
여기서, 상기 ceil()은 가장 가까운 정수로 올림을 수행하는 함수를 의미하며, ENOB는 유효 비트 수를 의미하고, 상기 +1은 부호 비트(sign bit)에 해당하는 값을 의미한다. 또한, 상기 Psig는 dB 스케일(scale) 값을 의미하고, 상기 SNRreq(dB)는 필요 신호대 잡음비(Signal to Noise Ratio; 이하 'SNR'이라 칭함)값을 의미하며, 상기 PAPR(dB)은 신호의 피크 전력대 평균 전력 비(Peak to Average Power Ratio; 이하 'PAPR'이라 칭함)를 의미한다. 그리고, 상기 Ralloc(dB)은 신호의 최소 할당 부반송파 대 최대 할당 부반송파 비를 의미하고, 상기 Margin(dB)은 DAC의 비선형적인 특성으로 인하여 발생되는 잡음 및 왜곡을 고려한 한계 값을 의미한다.
도 3을 참조하여 상기 수학식 1에 나타낸 바와 같이, 송신기에서 필요로 하는 DAC 비트 수를 구하는 방법을 살펴보면, 먼저 SNRreq(dB)(305), PAPR(dB)(303), Ralloc(dB)(301) 및 Margin(dB)(307)을 합하여 Psig(dB)(311)를 구한 후, 이를 유효 비트 수를 나타내는 ENOB로 환산(313)한다. 그리고, 상기 환산된 ENOB(313)를 가장 가까운 정수로 올림하여 유효 비트(317)를 구한 후, 부호 비트(319)를 더함으로써, DAC 비트 수로 환산(315)할 수 있다. 예를 들어, SNRreq가 30dB, PAPR이 10dB, Ralloc이 20dB 및 Margine이 10dB인 경우를 살펴보면, Psig는 70dB가 되며 ENOB는 11.34가 되어 유효 비트는 12가 된다. 이에 따라, DAC 비트는 부호 비트 1 을 더하여 13이 된다. 여기서, 신호 특성을 나타내는 필요 SNR과 PAPR 및 할당량 비(Ralloc)가 각기 다른 다수의 신호를 전송해야하는 경우에는 각기 다른 신호들 중에서 Psig 값이 가장 큰 신호를 기준으로 상기 필요 DAC 비트 수가 결정된다.
상기와 같이 종래에는 부반송파 할당 비율을 고려하여 DAC 비트 수가 결정됨으로써, 송신기의 DAC 비트 수는 상기 부반송파 할당 비율이 가장 큰 경우에 필요로하는 비트 수로 결정된다. 하지만, 상기 부반송파 할당 비율은 가변적이기 때문에 실제 할당이 적을 경우에는 모든 DAC 비트를 사용하지 못하며, 상기 할당이 많을 경우에는 필요 이상의 비트를 사용하지 못하게 됨으로써, 설계된 DAC 비트 수에 비해 효율이 떨어지게 된다. 이러한 효율은 결국 DAC의 단가 증가, 전력 소모 증가 및 필터 비트 증가로 인한 하드웨어 크기의 증가 등과 같은 문제를 발생시킴으로써, 성능의 열화 없이 DAC 비트를 감소시킬 수 있는 방법이 제기될 필요가 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위해 도출된 것으로서, 본 발명의 목적은 부반송파 단위 할당을 사용하는 주파수 분할 다중 접속 시스템에서 디지털 신호를 아날로그 신호로 변환하는데 필요한 비트 수를 감소시키기 위한 방법 및 장치를 제공함에 있다.
본 발명의 다른 목적은 부반송파 단위 할당을 사용하는 주파수 분할 다중 접속 시스템에서 디지털 아날로그 변환기의 비트 수를 감소시켜 하드웨어 크기 및 전력 소모를 감소시키기 위한 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 목적은 부반송파 단위 할당을 사용하는 주파수 분할 다중 접속 시스템의 송신기에서 디지털 아날로그 변환 비트 수를 감소시키기 위하여 디지털 아날로그 변환기로 입력되는 신호의 이득을 조절하는 방법 및 장치를 제공함에 있다.
상술한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 주파수 분할 다중 접속 시스템의 송신기에서 디지털 아날로그 변환 비트 감소시키기 위한 방법은, 현재 할당된 부반송파 수와 최소 할당 부반송파 수의 비를 이용하여 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 생성하는 과정과, 상기 디지털 신호 이득 조정 값을 이용하여 디지털 아날로그 변환기로 입력되는 신호의 이득을 조정하는 과정과, 상기 디지털 아날로그 변환기를 이용하여 상기 이득이 조정된 디지털 신호를 아날로그 신호로 변환하는 과정과, 상기 아날로그 신호 이득 조정 값을 이용하여 상기 디지털 아날로그 변환기로부터 출력되는 신호의 이득을 조정하여 원래 신호로 복원하는 과정을 포함하는 것을 특징으로 한다.
상술한 목적들을 달성하기 위한 본 발명의 제 2 견지에 따르면, 주파수 분할 다중 접속 시스템의 송신기에서 디지털 아날로그 변환 비트 감소시키기 위한 장치는, 현재 할당된 부반송파 수와 최소 할당 부반송파 수의 비를 이용하여 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 생성하는 동적 범위 전처리부와, 상기 디지털 신호 이득 조정 값을 이용하여 디지털 아날로그 변환기로 입력되는 신호의 이득을 조정하는 디지털 이득 표준화부와, 상기 이득이 조정된 디지털 신호를 아날로그 신호로 변환하는 상기 디지털 아날로그 변환기와, 상기 아날로그 신호 이득 조정 값을 이용하여 상기 디지털 아날로그 변환기로부터 출력되는 신호의 이득을 조정하여 원래 신호로 복원하는 아날로그 이득 보상부를 포함하는 것을 특징으로 한다.
본 발명은 단일 반송파 주파수 분할 다중 접속(Single carrier-Frequency Division Multiple Access; 이하 'SC-FDMA'라 칭함) 시스템 혹은 직교 주파수 분할 다중 접속(Orthogonal Frequency Division Multiple Access; 이하 'OFDMA'라 칭함) 시스템의 송신기에서 신호의 이득 조정을 통해 디지털 아날로그 변환기로 입력되는 신호의 전력 레벨을 일정 수준으로 조절함으로써, 디지털 신호를 아날로그 신호로 변환하는데 필요한 비트 수를 감소시킬 수 있으며, 단가 및 전력 소모를 절약할 수 있는 효과가 있다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
이하 본 발명에서는 단일 반송파 주파수 분할 다중 접속(Single carrier-Frequency Division Multiple Access; 이하 'SC-FDMA'라 칭함) 시스템 혹은 직교 주파수 분할 다중 접속(Orthogonal Frequency Division Multiple Access; 이하 'OFDMA'라 칭함) 시스템의 송신기에서 신호의 이득을 조정하여 디지털 아날로그 변환기로 입력되는 신호의 전력 레벨을 조절함으로써, 디지털 신호를 아날로그 신호로 변환하는데 필요한 비트 수를 감소시키는 방법 및 장치에 관해 설명할 것이다.
도 4는 본 발명에 따른 FDMA 시스템의 송신기에서 신호 이득을 조정하는 간략한 블록 구성을 도시하고 있다.
상기 도 4를 참조하면, 상기 송신기는 동적 범위 전처리부(Dynamic Range Preprocessor; DRP)(401), 디지털 이득 표준화부(Digital gain normalizer)(403), 디지털/아날로그 변환부(Digital to Analog Converter; DAC)(405), 아날로그 이득 보상부(Analog gain conpensator)(407)를 포함한다.
상기 동적 범위 전처리부(401)는 상기 디지털/아날로그 변환부(405)의 앞 단에서 필요 신호대 잡음비(Signal to Noise Ratio; 이하 'SNR'이라 칭함), 신호의 피크 전력 대 평균 전력 비(Peak to Average Power Ratio; 이하 'PAPR'이라 칭함), 신호의 최소 할당 부반송파 대 최대 할당 부반송파 비(Allocation Ratio; 이하 'Ralloc'이라 칭함) 및 DAC의 비선형적인 특성으로 인하여 발생되는 잡음 및 왜곡을 고려한 한계(Margin) 값을 이용하여 신호의 종류와 할당량에 관계없이 신호의 전력이 항상 일정한 레벨로 유지되도록 신호의 이득을 조정하기 위한 제어 및 처리를 수행한다.
다시 말해, 상기 동적 범위 전처리부(401)는 상기 SNR, PAPR, Ralloc 및 Margin 값을 제공받아 상기 디지털/아날로그 변환부(405)로 입력되는 신호의 이득을 조정하기 위한 디지털 이득(Digital Gain; 이하 'DG'라 칭함) 값과 상기 디지털/아날로그 변환부(405)로부터 출력되는 신호의 이득을 보상하기 위한 아날로그 이득(Analog Gain; 이하 'AG'라 칭함) 값을 생성하여 출력한다. 이때, 상기 디지털/아날로그 변환부(405)로 입력되는 신호는 디지털 신호이므로 상기 DG 값에 의해 조정되어 표준화되며, 상기 디지털/아날로그 변환부(405)로부터 출력되는 신호는 아날로그 신호이므로 상기 AG값에 의해 조정되어 보상된다.
상기 동적 범위 전처리부(401)는 최소 할당 구간인 송신 시간 간격(Transmission Time Interval; 이하 'TTI'라 칭함) 내에 한 종류의 신호만이 존 재하는지 혹은 여러 종류의 신호들이 동시에 존재하는지 여부에 따라 다른 방법을 이용하여 상기 DG 및 AG 값을 생성한다.
먼저, 하나의 TTI 내에 한 종류의 신호만이 존재할 경우에 대해 살펴보면, 상기 동적 범위 전처리부(401)는 상기 TTI 내에 한 종류의 신호(Sig1)만이 존재할 경우, 하기 수학식 2와 같이 부반송파 할당 정보만을 이용하여 상기 DG 및 AG 값을 생성한다. 이때 상기 하나의 TTI 내에서는 부반송파 할당량이 변경되지 않음을 가정한다.
DG(dB) = -10*log(Nalloc/Nmin)
AG(dB) = -DG(dB)
여기서, 상기 Nalloc은 현재 할당된 부반송파 수를 나타내며, Nmin은 최소 할당 부반송파 수 즉, 최소 할당 부반송파 단위를 나타낸다.
이때, 상기 TTI 단위로 신호의 종류 및 부반송파 할당 정보가 변경될 수 있으므로, 상기 동적 범위 전처리부(401)는 TTI 단위마다 상기 수학식 2를 이용하여 DG 및 AG 값을 생성 및 갱신한다.
또한, 상기 하나의 TTI 내에 여러 종류의 신호가 존재할 경우에 대해 살펴보면, 상기 동적 범위 전처리부(401)는 상기 하나의 TTI 내에 여러 종류의 신호(Sigk, k=1, 2,..., N)가 존재할 경우, 하기 수학식 3과 같이 상기 여러 종류의 신호들 중에서 가장 많은 DAC 비트 수를 요구하는 신호를 판별한 후, 해당 신호가 상기 가장 많은 DAC 비트 수를 요구하는 신호인지 아닌지 여부에 따라 하기 수학식 4 혹은 5와 같이 신호 이득 조정을 위한 DG 및 AG 값을 계산한다. 이때 상기 하나의 TTI 내에서 심볼 단위로 서로 다른 종류의 신호가 존재할 수 있음을 가정하며, 같은 종류의 신호는 할당량이 변경되지 않음을 가정한다. 또한, 이때 각각의 신호들은 TTI내에서 시간 분할 다중화(Time Division Multiplexing)되어 있어 한 개의 심볼에는 한 종류의 신호만 할당되어있음을 가정하고, Margin 값은 상기 디지털/아날로그 변환부(405)의 특성에 의해 결정되는 값이므로 신호의 종류에 관계없이 동일함을 가정한다.
하기 수학식 3은 하나의 TTI 내에 존재하는 여러 종류의 신호 중에서 가장 많은 DAC 비트 수를 요구하는 신호를 판별하는 식이다.
Figure 112014015153633-pat00018
여기서, 상기 M은 상기 하나의 TTI 내에 존재하는 여러 종류의 신호 중에서 가장 많은 DAC 비트 수를 요구하는 신호의 인덱스를 나타내고, 상기
Figure 112007090893415-pat00002
는 괄호내의 값이 최대가 되는 k 값을 의미하는 함수를 나타내고, 상기 SNRreqk는 인덱스 k를 가지는 신호의 필요 SNR을 의미하며, 상기 PAPRk는 인덱스 k를 가지는 신호의 PAPR 값을 의미한다.
상기 동적 범위 전처리부(401)는 상기 수학식 3과 같이, 가장 많은 DAC 비트 수를 요구하는 신호 k(Sigk)를 M으로 결정한 후, 하기 수학식 4를 이용하여 상기 M으로 결정된 신호에 대해 DG 및 AG값을 계산하고, 하기 수학식 5를 이용하여 상기 M으로 결정되지 않은 신호에 대해 DG 및 AG값을 계산한다.
하기 수학식 4는 신호의 인덱스 k가 M인 경우의 DG 및 AG값을 계산하는 식을 나타내며, 하기 수학식 5는 신호의 인덱스 k가 M이 아닌 경우의 DG 및 AG값을 계산하는 식을 나타낸다.
DGk(dB) = -10*log(Nallock/Nmink), k = M인 경우
AGk(dB) = -DGk(dB)
DGk(dB) = (SNRreqM(dB) +PAPRM(dB)) - (SNRreqk(dB) + PAPRk(dB) + 10*log(Nallock / Nmink), k ≠ M인 경우
AGk(dB) = -DGk(dB)
이때, 상기 여러 종류의 신호 각각에 대한 할당 정보는 TTI 단위로 제공되므로, 상기 동적 범위 전처리부(401)는 TTI 단위마다 상기 수학식 4 및 수학식 5를 이용하여 DG 및 AG 값을 생성하고, 신호의 종류가 변경되기 직전에 상기 생성된 DG 및 AG 값을 갱신한다. 이때, 상기 DG 및 AG 값은 신호의 종류가 변경되는 최소 단위인 심볼 단위로 갱신될 수 있다.
상기 디지털 이득 표준화부(403)는 상기 동적 범위 전처리부(401)로부터 DG 값을 제공받아 상기 디지털/아날로그 변환부(405)로 입력될 신호의 이득을 조정하여 일정 수준의 전력 레벨을 갖도록 표준화시킨다. 즉, 상기 디지털 이득 표준화부(403)는 상기 DG값을 이용하여 신호의 이득을 조정함으로써, 할당량에 관계없이 신호의 전력 레벨을 최소 할당 시의 레벨로 조정하는 역할을 수행한다.
상기 디지털/아날로그 변환부(405)는 상기 디지털 이득 표준화부(403)를 통해 일정 수준의 전력 레벨을 갖도록 표준화된 디지털 신호를 입력받아 아날로그 신호로 변환하여 출력한다.
상기 아날로그 이득 보상부(407)는 상기 동적 범위 전처리부(401)로부터 AG 값을 제공받아 상기 디지털/아날로그 변환부(405)로부터 출력된 아날로그 신호의 이득을 조정하여 원래의 신호 레벨로 복원시킨다. 여기서, 상기 아날로그 이득 보상부(407)는 상기 디지털/아날로그 변환부(405) 뒷 단의 어느 위치에서든지 상기 아날로그 신호의 이득을 조정할 수 있다. 즉, 상기 아날로그 이득 보상부(407)는 IF단에서 상기 아날로그 신호의 이득을 조정할 수도 있으며, RF단에서 상기 신호의 이득을 조정할 수도 있다.
여기서, 상기 디지털 이득 표준화부(403) 및 아날로그 이득 보상부(407)는 해당 신호에 상기 DG 혹은 AG 값을 곱셈 연산하여 해당 신호의 이득을 조정할 수 있으며, 하기 표 1에 나타낸 바와 같이 검사 테이블(lookup table)을 이용하여 상기 DG 혹은 AG 값에 따라 해당 신호의 이득을 조정할 수 있다. 또한, 상기 디지털 이득 표준화부(403) 및 아날로그 이득 보상부(407)는 비트 쉬프트(bit shift) 혹은 라운딩(rounding) 등을 이용하여 상기 신호의 이득을 조정할 수도 있다.
상기 디지털 이득 표준화부(403) 및 아날로그 이득 보상부(407)는 연속적인 이득(Continuous gain) 조정 방식과 불연속적인(Discrete gain) 이득 조정 방식을 이용하여 해당 신호의 이득을 조정할 수 있다. 상기 연속적인 이득 조정 방식은 상기 동적 범위 전처리부(401)로부터 제공되는 DG 및 AG 값을 그대로 신호 이득 조정에 적용하는 방식으로서, 디지털/아날로그 변환부(405)로 입력되는 신호의 전력 레벨을 정밀하게 조절할 수 있으나 모든 할당에 대해 DG 및 AG 값을 계산해야 하므로 이득 조정을 위한 테이블의 크기가 커지는 단점이 있다. 반면, 상기 불연속적인 이득 조정 방식은 상기 동적 범위 전처리부(401)로부터 제공되는 DG 및 AG 값을 일정 간격으로 떨어뜨려 적용시키는 방식으로서, 실제 1 비트는 신호의 6.02dB에 해당하므로, 6.02dB 간격으로 양자화(quantize)하여 6.02DB 미만의 변화에는 점유 비트를 변화시키지 않음으로써, 상기 연속적인 이득 조정 방식에 비해 이득 조정을 위한 테이블 크기를 크게 감소시킬 수 있는 장점이 있다.
하기 수학식 6은 상기 연속적은 이득을 불연속적인 이득으로 변화시키는 방법을 나타낸다.
Discrete gain = -FLOOR(ABS(Continuous gain)/6.02)* 6.02
여기서, 상기 FLOOR()는 내림 연산을 수행하는 함수이며, 상기 ABS()는 절대값을 의미하는 함수이다.
하기 표 1은 할당 비(Ralloc)가 100인 시스템을 예를 들어, 부반송파 할당 정보에 따른 연속적인 이득 및 불연속적인 이득 값을 나타낸다.
Figure 112007090893415-pat00003
Figure 112007090893415-pat00004
상기 표 1에 나타낸 바와 같이 1에서 100까지 할당할 경우, 상기 연속적인 이득 조정 방식은 100개의 테이블이 필요하지만 상기 불연속적인 이득 조정 방식은 네 개(0, -6.02, -12.4, -18.6)의 테이블만을 필요로 하므로, 상기 연속적인 이득 조정 방식에 비해 상기 불연속적인 이득 조정 방식이 좀 더 효율적인 방법임을 알 수 있다.
그러면, 상기 도 4에서 설명한 바와 같이, 상기 동적 범위 저처리부(401)에서 하나의 TTI 내에 존재하는 신호 종류의 수에 따라 DG 및 AG 값을 생성하고, 상기 디지털 이득 표준화부(403) 및 상기 아날로그 이득 보상부(407)에서 상기 생성된 DG 및 AG값을 이용하여 신호 이득을 조정함으로써, 상기 디지털/아날로그 변환부(405)에서 필요로 하는 DAC 비트 수에 대해 살펴보기로 한다.
먼저, 상기 하나의 TTI내에 한 종류의 신호만이 존재할 경우에 상기 DAC 비트 수는 도 5에 도시된 바와 같이, 할당량 정보(Ralloc)(501)에 관계없이 PAPR(503), 필요 SNR(SNRreq)(505) 및 Margin(507)에 따라 결정된다.
하기 수학식 7은 하나의 TTI내에 한 종류의 신호가 존재할 경우에 필요되는 DAC 비트 수를 나타낸다.
DAC 비트 = ceil(ENOB)
ENOB = (Psig - 1.76)/6.02
Psig(dB) = SNRreq(dB) + PAPR(dB) + Margin(dB)
여기서, 상기 ceil()은 가장 가까운 정수로 올림을 수행하는 함수를 의미하며, ENOB는 유효 비트 수를 의미하고, 상기 Psig는 dB 스케일(scale) 값을 의미한다.
즉, 상기 하나의 TTI내에 한 종류의 신호만이 존재할 경우, 본 발명에서는 도 5에 도시된 바와 같이 Ralloc(501)을 제외한 PAPR(503), SNRreq(505) 및 Margin(507)을 허용할 수 있는 DAC 비트 수만큼(517)만을 필요로 함으로써, Ralloc(501), PAPR(503), SNRreq(505) 및 Margin(507)을 모두 허용하는 DAC 비트 수를 필요로 하던 종래에 비해 적은 DAC 비트 수를 필요로 함을 알 수 있다.
다음으로, 상기 하나의 TTI 내에 여러 종류의 신호가 존재할 경우에 DAC 비트 수는 도 6에 도시된 바와 같이, 할당량 정보(Ralloc)에 관계없이 각 신호의 PAPR, 필요 SNR(SNRreq) 및 Margin에 따라 결정될 수 있으며, 특히 상기 여러 종류의 신호(Sig1, Sig2, Sig3)(601, 603, 605)들 중에서 상기 PAPR, 필요 SNR(SNRreq) 및 Margin의 합이 가장 큰 신호(sig3)(605)에 의해 결정된다.
하기 수학식 8은 하나의 TTI 내에 여러 종류의 신호가 존재할 경우에 필요되는 DAC 비트 수를 나타낸다.
DAC 비트 = ceil(ENOB)
ENOB = (Psig - 1.76)/6.02
Psig(dB) = SNRreqM(dB) + PAPRM(dB) + Margin(dB)
여기서, 상기 ceil()은 가장 가까운 정수로 올림을 수행하는 함수를 의미하며, ENOB는 유효 비트 수를 의미하고, 상기 Psig는 dB 스케일(scale) 값을 의미한다.
즉, 상기 하나의 TTI내에 여러 종류의 신호가 존재할 경우, 본 발명에서는 도 6에 도시된 바와 같이, 여러 종류의 신호들(Sig1, Sig2, Sig3)(601, 603, 605) 중에서 PAPR, SNRreq 및 Margin의 합이 가장 커서 가장 많은 DAC 비트 수를 요구하는 신호(Sig3)(605)에 대한 DAC 비트 수만큼(611)을 필요로 함으로써, 상기 여러 종류의 신호 중에서 가장 큰 Ralloc, PAPR, SNRreq 및 MArgin 만큼의 DAC 비트 수를 필요로 하던 종래에 비해 적은 DAC 비트 수를 필요로 함을 알 수 있다.
그러면, 상술한 바와 같이 상기 디지털/아날로그 변환부(405)로 입력되는 신호의 이득을 조정하는 디지털 이득 표준화부(403)와 상기 디지털/아날로그 변환부(405)로부터 출력되는 신호의 이득을 조정하는 아날로그 이득 보상부(407)의 위치 및 동작에 대해 살펴보기로 한다.
도 7은 본 발명의 일 실시 예에 따른 FDMA 시스템에서 송신기의 블록 구성을 도시하고 있다.
상기 도 7에 도시된 바와 같이, 상기 송신기는 부반송파 데이터 생성부(Subcarrier data generator)(701), 할당부(Allocator)(703), IFFT 및 CP 삽입부(705), 필터(Filter)(707), DA 변환부(Digital to Analog Convertor; DAC)(709, 711), 곱셈부(723, 725), 믹서(Mixer)(713), 가변 이득 증폭부(Variable Gain Amplifier; VGA)(715), 안테나(Antenna)(717), 동적 범위 전처리부(Dynamic Range Preprocessor; DRP)(721), 선형변환부(719)를 포함하여 구성된다.
상기 도 7을 참조하면, 먼저 상기 송신기에서 상기 부반송파 데이터 생성부(701)는 전송하고자 하는 데이터를 부호화하여 송신 심볼을 생성하고 생성된 송 신 심볼에 부반송파 맵핑을 수행하며, 상기 할당부(703)는 상기 송신 심볼을 원하는 주파수 대역에 할당한다. 그리고, 상기 IFFT 및 CP 삽입부(705)는 역 고속 퓨리에 변환(Inverse Fast Fourier Transform; IFFT)을 수행한 후, 송신 심볼에 CP(Cyclic Prefix)를 삽입하여 출력한다. 여기서, 상기 부반송파 데이터 생성부(701)는 OFDM 시스템의 경우 부호기(Encoder)와 매핑기(Mapper)를 포함하며, SC-FDMA 시스템의 경우 상기 부호기와 매핑기, 그리고 이산 퓨리에 변환기(Discrete Fourier Transform; DFT)를 포함한다.
상기 곱셈기(723, 725)는 상기 IFFT 및 CP 삽입부(705)에서 출력되는 송신 심볼에 선형 변환부(719)로부터 제공되는 이득 조정 값을 곱셈하여 상기 필터(707)로 제공한다. 상기 선형 변환부(719)는 상기 동적 범위 전처리부(721)로부터 제공되는 dB단위의 DA 값을 선형 크기(linear scale)로 변환하여 상기 곱셈기(723, 725)로 제공한다. 여기서, 상기 곱셈기(723, 725)와 상기 선형 변환부(719)는 상기 도 4에 도시된 디지털 이득 표준화부(403)의 구체적인 실시 예이다.
상기 동적 범위 전처리부(721)는 본 발명에 따라 하나의 TTI내의 신호 종류에 따라 상기 수학식 2 혹은 수학식 4, 5를 이용하여 DG 및 AG 값을 생성하고, 생성된 AG 값을 상기 가변 이득 증폭부(715)로 출력하고, 생성된 DG 값을 상기 선형 변환부(719)로 출력한다. 이때, 상기 동적 범위 전처리부(721)는 상기 생성된 DG 값을 반으로 나누어 상기 선형 변환부(719)로 제공하는데, 이는 신호의 실수 부분과 허수 부분 각각의 크기를 조정하기 위함이다. 또한, 상기 동적 범위 전처리부(721)는 상기 가변 이득 증폭부(713)로 AG 값을 제공할 시에 원래 RF 단에서 주 어진 이득 값인 GAINO 값을 함께 제공한다.
상기 필터(707)는 상기 곱셈기(723, 725)로부터 제공되는 송신 심볼을 필터링하여 DA 변환부(709)로 출력한다. 이때, 상기 필터(707)는 스펙트럼 형상 필터(spectrum shaping filter)로 필요에 따라 윈도윙(windowing), 보간 필터(interpolation filter), 역 싱크 필터(inverse sinc filter), PAPR 감소 필터(PAPR reduction filter)로 구성될 수 있다. 여기서, 상기 필터(707)의 앞 단에서 상기 곱셈기(723, 725)로 신호 이득을 조정함으로써, 상기 필터(707) 내부의 비트 수를 감소시킬 수 있다.
상기 DA 변환부(709, 711)는 입력되는 디지털 신호를 아날로그 신호로 변환하여 믹서(713)로 출력하고, 상기 믹서(713)는 입력되는 신호를 고주파 변환하여 상기 가변 이득 증폭부(715)로 출력한다.
상기 가변 이득 증폭부(715)는 상기 도 4에서 아날로그 이득 보상부(407)의 구체적인 실시 예로서, 상기 동적 범위 전처리부(721)로부터 아날로그 신호의 이득을 조절하기 위한 AG값을 제공받아 상기 믹서(713)로부터 출력되는 신호의 이득을 조정하여 원래 신호로 복원한 후, 상기 안테나(717)로 출력한다.
도 8은 본 발명의 다른 실시 예에 따른 FDMA 시스템에서 송신기의 블록 구성을 도시하고 있다.
상기 도 8에 도시된 바와 같이, 상기 송신기는 부반송파 데이터 생성 부(Subcarrier data generator)(801), 할당부(Allocator)(803), IFFT 및 CP 삽입부(805), 필터(Filter)(809), DA 변환부(Digital to Analog Convertor; DAC)(811, 813), 믹서(Mixer)(815), 가변 이득 증폭부(Variable Gain Amplifier; VGA)(817), 안테나(Antenna)(819), 동적 범위 전처리부(Dynamic Range Preprocessor; DRP)(821), 제 1 선형변환부(825), 제 2 선형변환부(825), 제 1 곱셈부(827, 829), 제 2 곱셈부(831, 833)를 포함하여 구성된다.
상기 도 8을 참조하면, 상기 송신기는 도 7에 도시된 송신기와 달리 IFFT의 앞뒤단에서 디지털 신호의 이득을 조정한다. 즉, 상기 제 1 선형 변환부(825)와 상기 제 1 곱셈기(827, 829)를 이용하여 상기 IFFT 및 CP 삽입부(805)로 입력되는 신호의 이득을 조정하고, 상기 제 2 선형 변환부(8823)와 상기 제 2 곱셈기(831, 833)를 이용하여 상기 IFFT 및 CP 삽입부(805)로부터 출력되는 신호의 이득을 조정하여 신호 레벨을 일정 수준으로 표준화시킨다.
이때, 상기 동적 범위 전처리부(821)는 DG 값을 생성한 후, 상기 생성된 DG 값을 할당량에 따라 곱해지는 이득 값인 DGa와 표준 값인 DGb로 나누어 상기 DGa는 상기 제 1 선형 변환부(825)로 제공하고, 상기 DGb는 상기 제 2 선형 변환부(823)로 제공한다.
즉, 상기 도 8에서는 상기 동적 범위 전처리부(821)에서 생성된 DG 값을 최대 할당 가능량을 기준 대비 현재 할당량의 비만큼 조정하기 위한 DGa와 표준화를 위한 DGb로 나누어 IFFT 앞단과 뒷단에서 신호의 이득을 조정하는 방식을 이용함으로써, SC-FDMA 시스템의 경우 IFFT 단의 비트 수는 증가하지만 DFT 단의 비트 수를 감소시킬 수 있는 효과가 있다. 즉, IFFT 단의 하드웨어 크기는 증가하지만, DFT 단의 하드웨어 크기는 감소하게 된다. 이는, 일반적으로 DFT 하드웨어 크기가 IFFT 하드웨어 크기보다 크기 때문에 상기와 같이 IFFT 단의 하드웨어 크기를 증가시키고, DFT 단의 하드웨어 크기를 감소시키는 것은 전체적인 하드웨어 크기를 감소시킬 수 있는 효과를 가져온다.
도 9는 본 발명의 실시 예에 따른 FDMA 시스템에서 DAC 비트 수 감소를 위한 신호 이득 조절 절차를 도시하고 있다.
상기 도 9를 참조하면, 먼저 상기 송신기는 901단계에서 하나의 TTI 내에 존재하는 신호 종류가 2개 이상인지 검사한다.
상기 하나의 TTI 내에 존재하는 신호 종류가 하나일 시 상기 송신기는 917단계로 진행하여 상기 신호의 부반송파 할당 정보, 즉, 현재 할당된 부반송파 수(Nalloc)와 최소 할당 부반송파 수(Nmin)를 획득한다. 이후, 상기 송신기는 919단계에서 상기 수학식 2에 나타낸 바와 같이, 상기 현재 할당된 부반송파 수(Nalloc)와 최소 할당 부반송파 수(Nmin)를 이용하여 디지털 이득인 DG를 계산한 후, 하기 911단계로 진행한다.
반면, 상기 하나의 TTI 내에 존재하는 신호 종류가 2개 이상일 시 상기 송신기는 903단계로 진행하여 상기 하나의 TTI내에 존재하는 여러 종류의 신호에 대해 필요 SNR, PAPR, Nalloc, Nmin 정보를 획득하고, 905단계에서 상기 수학식 3을 이용하여 가장 큰 DAC 비트 수를 요구하는 신호의 인덱스(M)를 검사한다.
이후, 상기 송신기는 현재 심볼의 인덱스(k)가 상기 가장 큰 DAC 비트 수를 요구하는 신호의 인덱스(M)와 동일한지 검사한다.
만일, 상기 현재 심볼의 인덱스(k)가 상기 가장 큰 DAC 비트 수를 요구하는 신호의 인덱스와 동일할 경우, 상기 송신기는 상기 909단계에서 상기 수학식 4를 이용하여 DG값을 계산한 후, 하기 911단계로 진행한다.
반면, 상기 현재 심볼의 인덱스(k)가 상기 가장 큰 DAC 비트 수를 요구하는 신호의 인덱스와 동일하지 않을 경우, 상기 송신기는 915단계에서 상기 수학식 5를 이용하여 DG값을 계산한 후, 하기 911단계로 진행하여 이하 단계를 수행한다.
상기 송신기는 911단계에서 상기 DG 값을 이용하여 AG 값을 계산한 후, 913단계로 진행하여 상기 DG를 이용하여 디지털/아날로그 변환부(405)로 입력되는 신호의 이득을 조정하여 신호의 전력 레벨을 일정한 수준으로 표준화시키고, 상기 AG를 이용하여 상기 디지털/아날로그 변환부(407)로부터 출력되는 신호의 이득을 조정하여 신호를 원래 신호로 복원한 후, 본 발명에 따른 알고리즘을 종료한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 OFDMA와 SC-FDMA 시스템에서 송수신기 블록 구성을 도시하는 도면,
도 2는 종래 기술에 따라 부반송파 할당 크기에 따른 신호 전력 레벨을 나타내는 그래프를 도시하는 도면,
도 3은 종래 기술에 따른 DAC 비트 수 결정 방법을 도시하는 도면,
도 4는 본 발명에 따른 FDMA 시스템의 송신기에서 신호 이득을 조정하는 간략한 블록 구성을 도시하는 도면,
도 5는 본 발명에 따른 FDMA 시스템의 송신기에서 한 종류의 신호에 대해 DAC 비트 수를 결정하는 방법을 도시하는 도면,
도 6은 본 발명에 따른 FDMA 시스템의 송신기에서 두 종류 이상의 신호에 대해 DAC 비트 수를 결정하는 방법을 도시하는 도면,
도 7은 본 발명의 일 실시 예에 따른 FDMA 시스템에서 송신기의 블록 구성을 도시하는 도면,
도 8은 본 발명의 다른 실시 예에 따른 FDMA 시스템에서 송신기의 블록 구성을 도시하는 도면, 및
도 9는 본 발명의 실시 예에 따른 FDMA 시스템에서 DAC 비트 수 감소를 위한 신호 이득 조절 절차를 도시하는 도면.

Claims (16)

  1. 주파수 분할 다중 접속 시스템의 송신기에서 디지털 아날로그 변환 비트 감소시키기 위한 방법에 있어서,
    현재 할당된 부반송파 수와 최소 할당 부반송파 수의 비를 이용하여 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 생성하는 과정과,
    상기 디지털 신호 이득 조정 값을 이용하여 디지털 아날로그 변환기로 입력되는 신호의 이득을 조정하는 과정과,
    상기 디지털 아날로그 변환기를 이용하여 상기 이득이 조정된 디지털 신호를 아날로그 신호로 변환하는 과정과,
    상기 아날로그 신호 이득 조정 값을 이용하여 상기 디지털 아날로그 변환기로부터 출력되는 신호의 이득을 조정하여 원래 신호로 복원하는 과정을 포함하며,
    상기 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 생성하는 과정은,
    하나의 송신 시간 간격(Transmission Time Interval; TTI) 내에 존재하는 신호 종류의 수를 결정하는 과정을 포함하며,
    상기 하나의 TTI 내에 한 종류의 신호가 존재할 경우, 상기 현재 할당된 부반송파 수와 최소 할당 부반송파 수의 비를 이용하여 상기 디지털 신호 이득 조정 값과 상기 아날로그 신호 이득 조정 값을 생성하고,
    상기 하나의 TTI 내에 여러 종류의 신호가 존재할 경우, 현재 할당된 부반송파 수와 최소 할당 부반송파 수의 비, 필요 신호대 잡음비 및 피크 전력대 평균 전력비를 이용하여 상기 디지털 신호 이득 조정 값과 상기 아날로그 신호 이득 조정 값을 생성하는 것을 특징으로 하는 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값은, 하나의 TTI내에 한 종류의 신호가 존재할 경우 하기 수학식 9와 같이 산출하는 것을 특징으로 하는 방법.
    DG(dB) = -10*log(Nalloc/Nmin)
    AG(dB) = -DG(dB)
    여기서, 상기 DG는 디지털 신호 이득 조정 값을 나타내고, 상기 AG는 아날로그 신호 이득 조정값을 나타내며, 상기 Nalloc은 현재 할당된 부반송파 수를 나타내고, Nmin은 최소 할당 부반송파 수 즉, 최소 할당 부반송파 단위를 나타냄.
  4. 제 1항에 있어서,
    상기 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값은, 하나의 TTI내에 여러 종류의 신호가 존재할 경우, 하기 수학식 10과 같이 가장 많은 디지털 아날로그 변환 비트 수를 필요로하는 신호를 식별하여 해당 심볼이 상기 식별된 신호에 해당하는지 여부에 따라 달리 산출되는 것을 특징으로 하는 방법.
    Figure 712014002614435-pat00019
    여기서, 상기 M은 상기 하나의 TTI 내에 존재하는 여러 종류의 신호 중에서 가장 많은 DAC 비트 수를 요구하는 신호의 인덱스를 나타내고, 상기
    Figure 712014002614435-pat00006
    는 괄호내의 값이 최대가 되는 k 값을 의미하는 함수를 나타내고, 상기 SNRreqk는 하나의 TTI 내에 존재하는 여러 종류의 신호 중에서 인덱스가 k인 신호의 필요 SNR을 나타내며, 상기 PAPRk는 하나의 TTI 내에 존재하는 여러 종류의 신호 중에서 인덱스가 k인 신호의 PAPR 값을 나타내고, N은 하나의 TTI 내에 존재하는 여러 종류의 신호 각각의 인덱스 중에서 가장 큰 값을 갖는 인덱스를 나타내고, N은 정수임.
  5. 제 4항에 있어서,
    상기 해당 심볼이 상기 가장 많은 디지털 아날로그 변환 비트 수를 필요로하는 신호에 해당할 경우 상기 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값은 하기 수학식 11과 같이 산출하는 것을 특징으로 하는 방법.
    DGk(dB) = -10*log(Nallock/Nmink)
    AGk(dB) = -DGk(dB)
    여기서, 상기 DG는 디지털 신호 이득 조정 값을 나타내고, 상기 AG는 아날로그 신호 이득 조정값을 나타내며, 상기 Nalloc은 현재 할당된 부반송파 수를 나타내고, Nmin은 최소 할당 부반송파 수 즉, 최소 할당 부반송파 단위를 나타내고, k는 상기 해당 심볼에 대응하는 신호의 인덱스를 나타냄.
  6. 제 4항에 있어서,
    상기 해당 심볼이 상기 가장 많은 디지털 아날로그 변환 비트 수를 필요로하는 신호에 해당하지 않을 경우 상기 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값은 하기 수학식 12와 같이 산출하는 것을 특징으로 하는 방법.
    DGk(dB) = (SNRreqM(dB) +PAPRM(dB)) - (SNRreqk(dB) + PAPRk(dB) + 10*log(Nallock / Nmink), k ≠ M인 경우
    AGk(dB) = -DGk(dB)
    여기서, 상기 DG는 디지털 신호 이득 조정 값을 나타내고, 상기 AG는 아날로그 신호 이득 조정값을 나타내며, 상기 Nalloc은 현재 할당된 부반송파 수를 나타내고, Nmin은 최소 할당 부반송파 수 즉, 최소 할당 부반송파 단위를 나타내고, k는 상기 해당 심볼에 대응하는 신호의 인덱스를 나타내고, M은 상기 가장 많은 디지털 아날로그 변환 비트 수를 필요로 하는 신호의 인덱스를 나타냄.
  7. 제 1항에 있어서,
    상기 디지털 아날로그 변환기로 입력되는 신호의 이득을 조정하는 과정은,
    상기 디지털 신호 이득 조정 값을 이용하여 역 고속 퓨리에 변환 및 싸이클릭 프리픽스(cyclic prefix)가 수행된 신호의 이득을 조정하는 과정과,
    상기 이득이 조정된 신호에 필터링을 수행하여 상기 디지털 아날로그 변환기로 제공하는 과정을 포함하는 것을 특징으로 하는 방법.
  8. 주파수 분할 다중 접속 시스템의 송신기에서 디지털 아날로그 변환 비트 감소시키기 위한 장치에 있어서,
    현재 할당된 부반송파 수와 최소 할당 부반송파 수의 비를 이용하여 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 생성하는 동적 범위 전처리부와,
    상기 디지털 신호 이득 조정 값을 이용하여 디지털 아날로그 변환기로 입력되는 신호의 이득을 조정하는 디지털 이득 표준화부와,
    상기 이득이 조정된 디지털 신호를 아날로그 신호로 변환하는 상기 디지털 아날로그 변환기와,
    상기 아날로그 신호 이득 조정 값을 이용하여 상기 디지털 아날로그 변환기로부터 출력되는 신호의 이득을 조정하여 원래 신호로 복원하는 아날로그 이득 보상부를 포함하며,
    상기 동적 범위 전처리부는, 하나의 송신 시간 간격(Transmission Time Interval; TTI) 내에 존재하는 신호 종류의 수를 결정하며,
    상기 하나의 TTI 내에 한 종류의 신호가 존재할 경우, 상기 현재 할당된 부반송파 수와 최소 할당 부반송파 수의 비를 이용하여 상기 디지털 신호 이득 조정 값과 상기 아날로그 신호 이득 조정 값을 생성하고,
    상기 하나의 TTI 내에 여러 종류의 신호가 존재할 경우, 현재 할당된 부반송파 수와 최소 할당 부반송파 수의 비, 필요 신호대 잡음비 및 피크 전력대 평균 전력비를 이용하여 상기 디지털 신호 이득 조정 값과 상기 아날로그 신호 이득 조정 값을 생성하는 것을 특징으로 하는 장치.
  9. 삭제
  10. 제 8항에 있어서,
    상기 동적 범위 전처리부는, 하나의 TTI내에 한 종류의 신호가 존재할 경우 하기 수학식 13과 같이 상기 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 산출하는 것을 특징으로 하는 장치.
    DG(dB) = -10*log(Nalloc/Nmin)
    AG(dB) = -DG(dB)
    여기서, 상기 DG는 디지털 신호 이득 조정 값을 나타내고, 상기 AG는 아날로그 신호 이득 조정값을 나타내며, 상기 Nalloc은 현재 할당된 부반송파 수를 나타내고, Nmin은 최소 할당 부반송파 수 즉, 최소 할당 부반송파 단위를 나타냄.
  11. 제 8항에 있어서,
    상기 동적 범위 전처리부는,
    하나의 TTI내에 여러 종류의 신호가 존재할 경우, 하기 수학식 14와 같이 가장 많은 디지털 아날로그 변환 비트 수를 필요로하는 신호를 식별하여 해당 심볼이 상기 식별된 신호에 해당하는지 여부에 따라 상기 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 산출하는 것을 특징으로 하는 장치.
    Figure 712014002614435-pat00020
    여기서, 상기 M은 상기 하나의 TTI 내에 존재하는 여러 종류의 신호 중에서 가장 많은 DAC 비트 수를 요구하는 신호의 인덱스를 나타내고, 상기
    Figure 712014002614435-pat00008
    는 괄호내의 값이 최대가 되는 k 값을 의미하는 함수를 나타내고, 상기 SNRreqk는 하나의 TTI 내에 존재하는 여러 종류의 신호 중에서 인덱스가 k인 신호의 필요 SNR을 나타내며, 상기 PAPRk는 하나의 TTI 내에 존재하는 여러 종류의 신호 중에서 인덱스가 k인 신호의 PAPR 값을 나타내고, N은 하나의 TTI 내에 존재하는 여러 종류의 신호 각각의 인덱스 중에서 가장 큰 값을 갖는 인덱스를 나타내고, N은 정수임.
  12. 제 11항에 있어서,
    상기 동적 범위 전처리부는, 상기 해당 심볼이 상기 가장 많은 디지털 아날로그 변환 비트 수를 필요로하는 신호에 해당할 경우, 하기 수학식 15와 같이 상기 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 산출하는 것을 특징으로 하는 장치.
    DGk(dB) = -10*log(Nallock/Nmink)
    AGk(dB) = -DGk(dB)
    여기서, 상기 DG는 디지털 신호 이득 조정 값을 나타내고, 상기 AG는 아날로그 신호 이득 조정값을 나타내며, 상기 Nalloc은 현재 할당된 부반송파 수를 나타내고, Nmin은 최소 할당 부반송파 수 즉, 최소 할당 부반송파 단위를 나타내고, k는 상기 해당 심볼에 대응하는 신호의 인덱스를 나타냄.
  13. 제 11항에 있어서,
    상기 동적 범위 전처리부는, 상기 해당 심볼이 상기 가장 많은 디지털 아날로그 변환 비트 수를 필요로하는 신호에 해당하지 않을 경우, 하기 수학식 16와 같이 상기 디지털 신호 이득 조정 값과 아날로그 신호 이득 조정 값을 산출하는 것을 특징으로 하는 장치.
    DGk(dB) = (SNRreqM(dB) +PAPRM(dB)) - (SNRreqk(dB) + PAPRk(dB) + 10*log(Nallock / Nmink), k ≠ M인 경우
    AGk(dB) = -DGk(dB)
    여기서, 상기 DG는 디지털 신호 이득 조정 값을 나타내고, 상기 AG는 아날로그 신호 이득 조정값을 나타내며, 상기 Nalloc은 현재 할당된 부반송파 수를 나타내고, Nmin은 최소 할당 부반송파 수 즉, 최소 할당 부반송파 단위를 나타내고, k는 상기 해당 심볼에 대응하는 신호의 인덱스를 나타내고, M은 상기 가장 많은 디지털 아날로그 변환 비트 수를 필요로 하는 신호의 인덱스를 나타냄.
  14. 제 8항에 있어서,
    상기 디지털 이득 표준화부는, 역 고속 퓨리에 변환기와 필터의 사이에 위치하여 상기 역 고속 퓨리에 변환된 신호의 이득을 조정하여 상기 필터로 제공하는 것을 특징으로 하는 장치.
  15. 제 8항에 있어서,
    상기 디지털 이득 표준화부는, 역 고속 퓨리에 변환기의 앞 뒤에 모두 위치하여 상기 역 고속 퓨리에 변환기로 입력될 신호의 이득을 조정하고, 상기 역 고속 퓨리에 변환기로부터 출력된 신호의 이득을 조정하는 것을 특징으로 하는 장치.
  16. 제 8항에 있어서,
    상기 디지털 이득 표준화부는, 상기 동적 범위 전처리부로부터 출력되는 디지털 이득 조정 값을 선형 스케일(linear scale)로 변경하는 변환부와,
    상기 디지털 아날로그 변환기로 입력될 신호에 상기 선형 스케일로 변경된 디지털 이득 조정 값을 곱셈하는 곱셈부를 포함하는 것을 특징으로 하는 장치.
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