KR102065056B1 - 송신신호 처리 방법 및 장치 - Google Patents

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Abstract

통신 노드에서 수행되는 신호 처리 방법이 개시된다. 채널별 서브캐리어 개수에 기초하여 데이터 스트림을 생성하는 단계; 채널별 서브캐리어 개수 중에서 서브캐리어의 최대 개수, 통신 노드에 포함된 IFFT 포트 크기 및 통신 노드에 포함된 DAC 포트 크기를 기반으로, 데이터 스트림에 대한 정규화 및 정규화 환원을 수행하는 단계; 및 환원된 데이터 스트림을 전송하는 단계를 포함한다. 따라서, 양자화 에러를 최소화하고, 송신신호의 최종출력에 잡은으로 인한 영향을 최소화 할 수 있다.

Description

송신신호 처리 방법 및 장치{METHOD FOR PROCESSING TRANSMISSION SIGNAL AND APPARATUS FOR THE SAME}
본 발명은 송신신호를 처리하는 방법 및 장치에 관한 것으로, 더욱 상세하게는 직교주파수분할다중화 네트워크에서 송신신호를 처리하는 방법 및 장치에 관한 것이다.
셀룰러(cellular) 통신 네트워크에서 단말(user equipment)은 일반적으로 기지국(base station)을 통해 데이터 유닛(data unit)을 송수신할 수 있다. 예를 들어, 제2 단말로 전송될 데이터 유닛이 존재하는 경우, 제1 단말은 제2 단말로 전송될 데이터 유닛을 포함하는 메시지를 생성할 수 있고, 생성된 메시지를 자신이 속한 제1 기지국에 전송할 수 있다. 제1 기지국은 제1 단말로부터 메시지를 수신할 수 있고, 수신된 메시지의 목적지가 제2 단말인 것을 확인할 수 있다. 제1 기지국은 확인된 목적지인 제2 단말이 속한 제2 기지국에 메시지를 전송할 수 있다. 제2 기지국은 제1 기지국으로부터 메시지를 수신할 수 있고, 수신된 메시지의 목적지가 제2 단말인 것을 확인할 수 있다. 제2 기지국은 확인된 목적지인 제2 단말에 메시지를 전송할 수 있다. 제2 단말은 제2 기지국으로부터 메시지를 수신할 수 있고, 수신된 메시지에 포함된 데이터 유닛을 획득할 수 있다.
앞서 설명된 데이터 유닛의 송수신 절차 중 직교주파수분할다중화 (Orthogonal Frequency Division Multiplexing; OFDM) 기반의 통신은 다음과 같을 수 있다.
신호 송신을 수행하기 위해, 다양한 대역폭을 점유한 신호(예를 들어, 다양한 개수의 서브캐리어를 점유한 신호)가 송신부로 입력될 수 있다.
송신부로 입력된 다양한 대역폭을 점유한 신호는 IFFT(Inverse Fast Fourier Transform) 변환될 수 있다.
다양한 대역폭을 점유한 신호의 IFFT 변환이 수행되는 경우 발생하는 IFFT 변환의 결과 값, 즉, 디지털-아날로그 컨버터(Digital to Analog Converter; DAC)로 입력되는 시간 영역 신호도 다양한 크기를 가질 수 있다. DAC로 입력되는 시간 영역 신호의 크기는 비트 단위로 표현 될 수 있다.
DAC로 입력되는 신호의 크기와 DAC 입력 포트(port) 크기(또는 개수)가 동일한 경우, DAC에서 출력되는 아날로그 신호의 SNR(signal to noise ratio)이 최대로 될 수 있다.
또한, DAC로 입력되는 신호의 크기와 DAC 입력 포트 크기가 대응되는 경우 DAC에서 출력되는 아날로그 신호의 양자화 에러가 작아질 수 있다.
다만, DAC로 입력되는 신호의 크기가 DAC 입력 포트 크기보다 작거나 큰 경우 DAC에서 출력되는 아날로그 신호의 양자화 에러가 커질 수 있다. DAC에서 출력되는 아날로그 신호의 양자화 에러가 커질 경우, 신호의 품질이 낮아지는 문제점이 발생할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 IFFT에서 출력되는 신호와 DAC로 입력되는 신호 사이에 정규화 과정을 포함시킴으로써 DAC 출력 송신신호의 품질을 최적화하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 통신 노드에서 수행되는 신호 처리 방법은, 채널별 서브캐리어 개수에 기초하여 데이터 스트림(data stream)을 생성하는 단계; 상기 채널별 서브캐리어 개수 중에서 서브캐리어의 최대 개수, 상기 통신 노드에 포함된 IFFT(Inverse Fast Fourier Transform) 포트 크기 및 상기 통신 노드에 포함된 DAC(digital analog convert) 포트 크기를 기반으로, 상기 IFFT 포트로부터 출력된 데이터 스트림의 크기가 상기 DAC 포트의 크기와 대응하도록 상기 출력된 데이터 스트림에 대한 정규화를 수행하는 단계; 상기 서브캐리어의 최대 개수 및 상기 IFFT 포트 크기를 기반으로, 상기 DAC 포트로부터 출력된 데이터 스트림에 대한 환원화를 수행하는 단계; 및 환원된 데이터 스트림을 전송하는 단계를 포함한다.
본 발명에 의하면, 직교주파수분할다중화 네트워크의 송신부에서 송신신호 품질이 향상되는 효과가 있다. 구체적으로, DAC 입력 포트 개수(또는 입력 비트 수)가 상대적으로 작고(5비트 이하), IFFT 입력의 서브캐리어 개수가 상대적으로 작은 경우, 송신신호 품질 향상에 큰 효과가 있다.
따라서, 본 발명에 의하면 DAC의 입력 포트 개수가 상대적으로 작은 값싼 DAC를 사용하는 경우 양자화 에러를 최소화 할 수 있으며, 송신신호 품질을 향상시킬 수 있는 효과가 있다.
도 1은 통신 네트워크의 일 실시예를 도시한 개념도이다.
도 2는 통신 네트워크를 구성하는 통신 노드의 일 실시예를 도시한 블록도이다.
도 3은 통신 노드의 송수신 장치의 구성의 제1 실시예 도시한 블록도이다.
도 4는 통신 노드의 송수신 장치의 구성의 제2 실시예 도시한 블록도이다.
도 5는 통신 네트워크에서 통신 방법의 일 실시예를 도시한 흐름도이다.
도 6은 통신 네트워크에서 통신 방법의 일 실시예를 구체적으로 도시한 개념도이다.
도 7은 통신 방법의 실시예들의 시뮬레이션을 수행하기 위한 시스템의 일 실시예을 도시한 블록도이다.
도 8은 종래 방법으로 서브캐리어 개수가 12인 경우 비트 에러율을 측정한 그래프이다.
도 9는 제안되는 방법으로 서브캐리어 개수가 12인 경우 비트 에러율을 측정한 그래프이다.
도 10은 종래 방법으로 서브캐리어 개수가 120인 경우 비트 에러율을 측정한 그래프이다.
도 11은 제안되는 방법으로 서브캐리어 개수가 120인 경우 비트 에러율을 측정한 그래프이다.
도 12는 종래 방법으로 서브캐리어 개수가 600인 경우 비트 에러율을 측정한 그래프이다.
도 13은 제안되는 방법으로 서브캐리어 개수가 600인 경우 비트 에러율을 측정한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
아래에서, 본 발명에 따른 실시예들이 적용되는 무선 통신 네트워크(wireless communication network)가 설명될 것이다. 본 발명에 따른 실시예들이 적용되는 무선 통신 네트워크는 아래 설명된 내용에 한정되지 않으며, 본 발명에 따른 실시예들은 다양한 무선 통신 네트워크들에 적용될 수 있다.
도 1은 통신 네트워크의 일 실시예를 도시한 개념도이다.
도 1을 참조하면, 통신 네트워크(100)는 복수의 통신 노드들(110-1, 110-2, 110-3, 120-1, 120-2, 130-1, 130-2, 130-3, 130-4, 130-5, 130-6)로 구성될 수 있다. 복수의 통신 노드들 각각은 적어도 하나의 통신 프로토콜을 지원할 수 있다. 예를 들어, 복수의 통신 노드들 각각은 CDMA(code division multiple access) 기반의 통신 프로토콜, WCDMA(wideband CDMA) 기반의 통신 프로토콜, TDMA(time division multiple access) 기반의 통신 프로토콜, FDMA(frequency division multiple access) 기반의 통신 프로토콜, OFDM(orthogonal frequency division multiplexing) 기반의 통신 프로토콜, OFDMA(orthogonal frequency division multiple access) 기반의 통신 프로토콜, SC(single carrier)-FDMA 기반의 통신 프로토콜, NOMA(non-orthogonal multiple access) 기반의 통신 프로토콜, SDMA(space division multiple access) 기반의 통신 프로토콜 등을 지원할 수 있다. 복수의 통신 노드들 각각은 다음과 같은 구조를 가질 수 있다.
도 2는 통신 네트워크를 구성하는 통신 노드의 일 실시예를 도시한 블록도이다.
도 2를 참조하면, 통신 노드(200)는 적어도 하나의 프로세서(210), 메모리(220) 및 네트워크와 연결되어 통신을 수행하는 송수신 장치(230)를 포함할 수 있다. 또한, 통신 노드(200)는 입력 인터페이스 장치(240), 출력 인터페이스 장치(250), 저장 장치(260) 등을 더 포함할 수 있다. 통신 노드(200)에 포함된 각각의 구성 요소들은 버스(bus)(270)에 의해 연결되어 서로 통신을 수행할 수 있다.
프로세서(210)는 메모리(220) 및 저장 장치(260) 중에서 적어도 하나에 저장된 프로그램 명령(program command)을 실행할 수 있다. 프로세서(210)는 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphics processing unit, GPU), 또는 본 발명의 실시예들에 따른 방법들이 수행되는 전용의 프로세서를 의미할 수 있다. 메모리(220) 및 저장 장치(260) 각각은 휘발성 저장 매체 및 비휘발성 저장 매체 중에서 적어도 하나로 구성될 수 있다. 예를 들어, 메모리(220)는 읽기 전용 메모리(read only memory, ROM) 및 랜덤 액세스 메모리(random access memory, RAM) 중에서 적어도 하나로 구성될 수 있다.
도 3은 통신 노드의 송수신 장치의 구성의 제1 실시예 도시한 블록도이다.
도 3을 참조하면, 통신 노드는 송신 제어부(300), 송신부(310), RF(radio frequency)부(320) 등을 포함할 수 있다. 송신부(310)는 채널 생성부(311), 리소스 매핑부(312), IFFT(Inverse Fast Fourier Transform)부(313), DAC(Digital to Analog Converter)(314)를 포함할 수 있다.
송신 제어부(300)는 도 2의 프로세서(210)일 수 있다. 송신부(310), RF부(320)는 도 2의 송수신 장치(230)일 수 있다.
송신부(310)의 채널 생성부(311)는 송신 제어부(300)로부터 채널별 서브캐리어 개수 정보를 수신할 수 있다.
채널 생성부(311)는 TTI(Transmission Time Interval)마다 송신 제어부(300)로부터 수신한 채널별 서브캐리어 개수 정보에 기초하여 데이터 스트림(data stream)을 생성할 수 있다.
채널 생성부(311)는 데이터 스트림을 리소스 매핑부(312)로 전송할 수 있다. 리소스 매핑부(312)는 채널 생성부(311)로부터 데이터 스트림을 수신할 수 있다.
리소스 매핑부(312)는 수신된 데이터 스트림을 OFDM 심볼 단위로 리소스에 매핑할 수 있다. OFDM 심볼(symbol) 단위는 일반적으로 3.2μs 일 수 있다. 리소스 매핑부(312)는 리소스에 매핑된 데이터 스트림을 IFFT부(313)로 전송할 수 있다.
IFFT부(313)는 리소스에 매핑된 데이터 스트림을 리소스 매핑부(312)로부터 수신할 수 있다. IFFT부(313)는 TTI마다 리소스에 매핑된 데이터 스트림을 주파수 영역에서 시간 영역으로 변환(이하 'IFFT 변환')할 수 있다.
IFFT 변환된 데이터 스트림의 크기는 비트 단위로 표현 될 수 있다. 예를 들어, IFFT 변환된 데이터 스트림의 크기가 n비트인 경우, IFFT 변환된 데이터 스트림의 크기는
Figure 112017025825543-pat00001
으로 표현될 수 있다.
IFFT부(313)는 IFFT 변환된 데이터 스트림을 DAC(314)로 전송할 수 있다. DAC(314)는 IFFT 변환된 데이터 스트림을 IFFT부(313)로부터 수신할 수 있다.
DAC(314)는 IFFT 변환된 데이터 스트림에 대한 디지털-아날로그 변환을 수행할 수 있다. 즉, DAC(314)는 IFFT 변환된 데이터 스트림에 기초하여 아날로그 신호를 생성할 수 있다. DAC(314)는 아날로그 신호를 RF부(320)에 전송할 수 있다. RF부(320)는 DAC(314)로부터 수신된 아날로그 신호를 전송할 수 있다.
DAC(114)로 입력되는 데이터 스트림의 크기와 DAC(114)의 입력 포트(port)의 크기(또는 개수)가 동일하지 않은 경우, DAC(314)에서 양자화 에러가 증가할 수 있고, DAC(314)로부터 출력되는 아날로그 신호에 대한 SNR(signal to noise ratio)이 낮을 수 있다.
따라서, DAC(114)로 입력되는 데이터 스트림의 크기와 DAC(114)의 입력 포트의 크기가 대응되지 않은 경우 송신신호 품질이 낮아지는 문제점이 발생할 수 있다. 아래에서는 위와 같은 문제점을 해결하기 위한 통신 네트워크에서 송신신호 처리 방법이 설명될 수 있다.
도 4는 통신 노드의 송수신 장치의 구성의 제2 실시예 도시한 블록도이다.
도 4를 참조하면, 통신 노드는 송신 제어부(400), 송신부(410), RF부(420) 등을 포함할 수 있다. 송신부(410)는 채널 생성부(411), 리소스 매핑부(412), IFFT부(413), 정규화부(414), DAC(415), 정규화 환원부(416), 대역폭 계산부(417)를 포함할 수 있다.
송신 제어부(400)는 도 2의 프로세서(210)일 수 있다. 송신부(410), RF부(420)는 도 2의 송수신 장치(230)일 수 있다.
도 4에서는 도 3의 구성에서 정규화부(414), 정규화 환원부(416), 대역폭 계산부(417)가 추가적으로 포함될 수 있다. 정규화부(414), 정규화 환원부(416), 대역폭 계산부(417)의 기능은 도 5에서 구체적으로 설명될 수 있다.
도 5는 통신 네트워크에서 통신 방법의 일 실시예를 도시한 흐름도이다.
도 5를 참조하면, 송신 제어부(400)는 송신부(410)의 채널 생성부(411)로 채널별 서브캐리어 개수 정보를 전송할 수 있다. 채널별 서브캐리어 개수 정보는 채널별 점유 대역폭에 관한 정보를 지시할 수 있다.
송신부(410)의 채널 생성부(411)는 송신 제어부(400)로부터 채널별 서브캐리어 개수 정보를 수신할 수 있다(S500).
대역폭 계산부(417)는 송신 제어부(400)로부터 채널별 서브캐리어 개수 정보를 수신할 수 있다. 대역폭 계산부(417)는 수신한 채널별 서브캐리어 개수 정보를 기초로 채널별 서브캐리어 개수가 최대인 '최대 서브캐리어 개수'정보를 저장할 수 있다.
대역폭 계산부(417)는 최대 서브캐리어 개수 정보를 정규화부(414), 정규화 환원부(416)로 전송할 수 있다. 최대 서브캐리어 개수 정보는 정규화부(414)에서 정규화 과정에 사용될 수 있다. 최대 서브캐리어 개수 정보는 정규화 환원부(416)에서 정규화 환원 과정에 사용될 수 있다.
송신부(410)의 채널 생성부(411)는 송신 제어부(400)로부터 채널별 서브캐리어 개수 정보를 수신할 수 있다.
채널 생성부(411)는 TTI마다 송신 제어부(400)로부터 수신한 채널별 서브캐리어 개수 정보에 기초하여 데이터 스트림을 생성할 수 있다(S510).
채널 생성부(411)는 데이터 스트림을 리소스 매핑부(412)로 전송할 수 있다. 리소스 매핑부(412)는 채널 생성부(411)로부터 데이터 스트림을 수신할 수 있다.
리소스 매핑부(412)는 수신된 데이터 스트림을 OFDM 심볼 단위로 리소스에 매핑할 수 있다(S520). 리소스 매핑부(412)는 리소스에 매핑된 데이터 스트림을 IFFT부(413)로 전송할 수 있다.
IFFT부(413)는 리소스에 매핑된 데이터 스트림을 리소스 매핑부(312)로부터 수신할 수 있다. IFFT부(413)는 TTI마다 리소스에 매핑된 데이터 스트림을 IFFT 변환할 수 있다(S530).
구체적으로, IFFT 변환은 다음과 같을 수 있다.
도 6은 통신 네트워크에서 통신 방법의 일 실시예를 구체적으로 도시한 개념도이다.
도 6을 참조하면, IFFT부(413)에 입력되는 서브캐리어 개수는 IFFT부(413)에 포함된 입력 포트 크기의 1/4배, 1/2배, 3/4배일 수 있다.
IFFT부(413)는 리소스에 매핑된 데이터 스트림을 주파수 영역에서 시간 영역으로 변환하는 IFFT 변환을 수행할 수 있다. IFFT 변환된 데이터 스트림의 크기는 다음과 같은 수학식에 의해 획득될 수 있다.
Figure 112017025825543-pat00002
여기서, ifft(x)는 리소스에 매핑된 데이터 스트림을 주파수 영역에서 시간 영역으로 변환하는 IFFT 변환과 관련된 함수일 수 있다. IFFT 변환된 데이터 스트림은 OFDM 심볼단위로 구성될 수 있다.
ifft(x)는
Figure 112017025825543-pat00003
을 포함하고 있을 수 있다. 따라서
Figure 112017025825543-pat00004
을 곱해줌으로써 IFFT 변환된 데이터 스트림의 크기를 조정할 수 있다. IFFT_SIZE는 IFFT부(413)에 포함된 입출력 포트 크기를 지시할 수 있다.
IFFT 변환된 데이터 스트림의 크기는 비트 단위로 표현 될 수 있다. 예를 들어, IFFT 변환된 데이터 스트림의 크기가 n비트인 경우, IFFT 변환된 데이터 스트림의 크기는
Figure 112017025825543-pat00005
으로 표현될 수 있다.
다시 도 5를 참조하면, IFFT부(413)는 IFFT 변환된 데이터 스트림을 정규화부(414)로 전송할 수 있다. 정규화부(414)는 IFFT 변환된 데이터 스트림을 IFFT부(413)로부터 수신할 수 있다.
정규화부(414)는 TTI마다 대역폭 계산부(417)로부터 수신한 최대 서브캐리어 개수 정보 및 IFFT부(413)로부터 수신한 IFFT 변환된 데이터 스트림의 크기를 이용해 DAC(415)로 입력되는 데이터 스트림의 크기와 DAC 입력 포트 크기를 매칭(matching)시키는 정규화를 수행할 수 있다(S540).
구체적으로, 정규화 과정은 다음과 같을 수 있다.
다시 도 6을 참조하면, IFFT 변환된 데이터 스트림의 정규화 과정은 다음과 같은 수학식으로 표현될 수 있다.
Figure 112017025825543-pat00006
y는 IFFT 변환된 데이터 스트림의 크기일 수 있다. y는 비트 단위로 표현 될 수 있다. 예를 들어, IFFT 변환된 데이터 스트림의 크기가 n비트인 경우, IFFT 변환된 데이터 스트림의 크기는
Figure 112017025825543-pat00007
으로 표현될 수 있다.
정규화부(414)는 IFFT 변환된 데이터 스트림의 크기가 IFFT 입출력 포트 크기에 맞도록 데이터 스트림의 크기를 조정 할 수 있다.
정규화부(414)는 DAC(415)로 입력되는 데이터 스트림의 크기를 DAC 입력 포트 크기에 맞도록 조정하는 라운딩(rounding)을 수행 할 수 있다. IFFT 입출력 포트 크기에 맞도록 데이터 스트림의 크기를 조정하는 방법과 라운딩하는 방법은 정규화 과정에 포함될 수 있다.
라운딩은 다음과 같은 수학식에 의해 수행될 수 있다.
Figure 112017025825543-pat00008
여기서 z는 DAC 입력 포트 크기에 맞도록 라운딩된 데이터 스트림의 크기를 지시할 수 있다. 정규화부(414)는 데이터 스트림의 크기가 z인 정규화된 데이터 스트림을 획득할 수 있다.
여기서 IFFT 출력 비트 수는 IFFT(413)에 포함된 출력 포트 크기를 비트 단위로 표현한 것을 지시할 수 있다. DAC 입력 비트 수는 DAC(415)의 입력 포트 크기를 비트 단위로 표현한 것을 지시할 수 있다.
예를 들어, 입출력 비트 수가 n비트인 경우 입출력 포트 크기는 2의 n제곱인
Figure 112017025825543-pat00009
일 수 있다.
다시 도 5를 참조하면, DAC(415)는 DAC 입력 포트 크기에 맞도록 정규화된 데이터 스트림을 수신할 수 있다.
DAC(415)는 TTI마다 정규화부(414)로부터 수신한 정규화된 데이터 스트림의 DAC 변환을 수행할 수 있다(S550). DAC(415)는 정규화된 데이터 스트림의 DAC 변환을 통해 DAC 변환된 아날로그 신호를 획득할 수 있다.
DAC(415)는 DAC 변환된 아날로그 신호를 정규화 환원부(416)로 전송할 수 있다. 정규화 환원부(416)는 DAC 변환된 아날로그 신호를 수신할 수 있다.
정규화 환원부(416)는 대역폭 계산부(417)로부터 최대 서브캐리어 개수 정보를 수신할 수 있다. 정규화 환원부(416)는 DAC 변환된 아날로그 신호의 정규화 과정에서 조정되었던 신호의 크기를 다시 환원하는 정규화 환원을 수행 할 수 있다(S560).
구체적으로, 정규화 환원과정은 다음과 같을 수 있다.
다시 도 6을 참조하면, 정규화 환원부(416)는 DAC 변환된 데이터 스트림의 정규화 환원을 수행할 수 있다. 정규화 환원은 다음과 같은 수학식에 의해 수행될 수 있다.
Figure 112017025825543-pat00010
정규화 환원부(416)는 TTI마다 대역폭 계산부(417)로부터 수신한 최대 서브캐리어 개수 정보를 정규화 환원에 이용할 수 있다.
정규화 환원부(416)는 정규화 과정에서 곱해주었던
Figure 112017025825543-pat00011
의 역수인
Figure 112017025825543-pat00012
을 DAC 변환된 아날로그 신호에 곱할 수 있다.
정규화 환원부(416)는 정규화 환원 과정을 통해 크기가 줄어든 환원된 아날로그 신호를 획득할 수 있다.
다시 도 5를 참조하면, 정규화 환원부(416)는 환원된 아날로그 신호를 RF부(420)로 전송할 수 있다. RF부(420)는 환원부(416)로부터 수신된 아날로그 신호를 전송할 수 있다.
도 7은 통신 방법의 실시예들의 시뮬레이션을 수행하기 위한 시스템의 일 실시예을 도시한 블록도이다.
도 7을 참조하면, 정규화 환원부(416)는 환원된 아날로그 신호를 FFT부(710)로 전송할 수 있다.
환원된 데이터 스트림은 가산성 백색 가우스 잡음(Additive White Gaussian Noise; AWGN)(700)을 포함할 수 있다. AWGN은 정규 분포를 가지는 잡음일 수 있다. 정규화 환원부(416)는 잡음이 포함된 환원된 아날로그 신호를 FFT부(710)로 전송될 수 있다.
채널 생성부(411)는 데이터 스트림을 비트 에러율(uncoded bit error rate; uncoded BER) 계산부(750)로 전송할 수 있다.
FFT부(710)는 잡음이 포함된 환원된 아날로그 신호를 이퀄라이저(equalizer)(720), 채널추정부(730)로 전송할 수 있다. 채널추정부(730)는 잡음이 포함된 환원된 아날로그 신호를 수신하고 채널추정을 수행할 수 있다.
채널추정부(730)는 채널추정된 아날로그 신호를 이퀄라이저(720)로 전송할 수 있다. 이퀄라이저(720)는 다양한 주파수대역을 포함하는 각 신호의 상대 강도를 조정함으로써 수신한 신호를 조정하는 장치를 지시할 수 있다.
이퀄라이저(720)는 특정 주파수 대역을 강조하거나 감소시킬 수 있다. 이퀄라이저(720)는 강도 조정된 아날로그 신호를 하드 디시젼(hard decision)(740)으로 전송할 수 있다.
하드 디시젼(740)은 강도 조정된 데이터 스트림에서 0과 1을 구분할 수 있다. 하드 디시젼(740)은 강도 조정된 데이터 스트림으로부터 0과 1을 구분하는 기능을 가진 장치를 지시할 수 있다. 하드 디시젼(740)은 0과 1이 구분된 아날로그 신호를 비트 에러 계산부(750)로 전송할 수 있다.
비트 에러율 계산부(750)는 채널 생성부(411)로부터 수신한 채널별 서브캐리어 개수 정보와 하드 디시젼(740)으로부터 수신한 0과 1이 구분된 데이터 스트림을 기초로 비트 에러율을 계산할 수 있다.
송신 신호 품질을 확인하기 위한 본 발명의 비트 에러율 측정 시뮬레이션은 정규화부(414) 및 정규화 환원부(416)를 포함할 수 있다. 본 발명의 시뮬레이션은 송신 신호, 즉, 아날로그 신호에 잡음이 포함된 경우에 비트 에러율을 측정함으로써 수행될 수 있다.
송신 신호 품질을 확인하기 위한 종래 비트 에러율 측정 시뮬레이션은 도 7의 구성에서 정규화부(414) 및 정규화 환원부(416)를 포함하지 않을 수 있다. 즉, 종래 시뮬레이션은 정규화 및 정규화 환원 없이 비트 에러율을 측정함으로써 수행될 수 있다.
도 8 내지 도 13의 결과 그래프는 IFFT부(413)의 입출력 포트 크기를 1024으로 고정하고 비트 에러율을 측정한 결과 값일 수 있다.
도 8은 종래 방법으로 서브캐리어 개수가 12인 경우 비트 에러율을 측정한 그래프이다.
도 9는 제안되는 방법으로 서브캐리어 개수가 12인 경우 비트 에러율을 측정한 그래프이다.
도 8 및 9를 참조하면, 그래프의 세로축은 비트 에러율을 지시할 수 있다. 그래프의 가로축은 Eb/No(energy per bit to noise power spectral density ratio)로서 디지털 통신에서의 신호대 잡음비를 지시할 수 있다.
도 8의 그래프는 도 7의 구성에서 정규화부(414) 및 정규화 환원부(416)를 포함시키지 않은 종래 방법으로 실험한 결과 값일 수 있다. 도 9의 그래프는 도 7의 구성에서 정규화부(414) 및 정규화 환원부(416)가 포함된 제안되는 방법으로 실험한 결과 값일 수 있다.
DAC 입력 비트 수가 4비트 경우 DAC 입력 포트 크기는 2의 4제곱인 16개 일 수 있다. DAC 입력 비트 수가 5비트 경우 DAC 입력 포트 크기는 2의 5제곱인 32개 일 수 있다.
DAC 입력 비트 수가 6비트 경우 DAC 입력 포트 크기는 2의 6제곱인 64개 일 수 있다. DAC 입력 비트 수가 7비트 경우 DAC 입력 포트 크기는 2의 7제곱인 128개 일 수 있다.
DAC 입력 비트 수가 8비트 경우 DAC 입력 포트 크기는 2의 8제곱인 256개 일 수 있다.
본 그래프는 서브캐리어 개수를 12로 하고, DAC 입력 비트 수를 4에서 8까지 증가시키면서 실험한 결과 값일 수 있다. DAC 입력 비트 수가 5비트 이하인 경우, 제안되는 방법으로 실험이 수행된 도 9의 그래프가 도 8의 그래프보다 비트 오류율이 낮게 나타나는 것이 확인될 수 있다.
도 10은 종래 방법으로 서브캐리어 개수가 120인 경우 비트 에러율을 측정한 그래프이다.
도 11은 제안되는 방법으로 서브캐리어 개수가 120인 경우 비트 에러율을 측정한 그래프이다.
도 10 및 11을 참조하면, 그래프의 세로축은 비트 에러율을 지시할 수 있다. 그래프의 가로축은 Eb/No로서 디지털 통신에서의 신호대 잡음비를 지시할 수 있다.
도 10의 그래프는 도 7의 구성에서 정규화부(414) 및 정규화 환원부(416)를 포함시키지 않은 종래 방법으로 실험한 결과 값일 수 있다. 도 11의 그래프는 도 7의 구성에서 정규화부(414) 및 정규화 환원부(416)가 포함된 제안되는 방법으로 실험한 결과 값일 수 있다.
본 그래프는 서브캐리어 개수를 120로 하고, DAC 입력 비트 수를 4에서 8까지 증가시키면서 실험한 결과 값일 수 있다. DAC 입력 비트 수가 4비트 이하인 경우, 제안되는 방법으로 실험이 수행된 도 11의 그래프가 도 10의 그래프보다 비트 오류율이 낮게 나타나는 것이 확인될 수 있다.
도 12는 종래 방법으로 서브캐리어 개수가 600인 경우 비트 에러율을 측정한 그래프이다.
도 13은 제안되는 방법으로 서브캐리어 개수가 600인 경우 비트 에러율을 측정한 그래프이다.
도 12 및 13을 참조하면, 그래프의 세로축은 비트 에러율을 지시할 수 있다. 그래프의 가로축은 Eb/No로서 디지털 통신에서의 신호대 잡음비를 지시할 수 있다.
도 12의 그래프는 도 7의 구성에서 정규화부(414) 및 정규화 환원부(416)를 포함시키지 않은 종래 방법으로 실험한 결과 값일 수 있다. 도 13의 그래프는 도 7의 구성에서 정규화부(414) 및 정규화 환원부(416)가 포함된 제안되는 방법으로 실험한 결과 값일 수 있다.
본 그래프는 서브캐리어 개수를 12로 하고, DAC 입력 비트 수를 4에서 8까지 증가시키면서 실험한 결과 값일 수 있다. DAC 입력 비트 수가 4비트 이하인 경우, 제안되는 방법으로 실험이 수행된 도 13의 그래프가 도 12의 그래프보다 비트 오류율이 낮게 나타나는 것이 확인될 수 있다.
본 발명에 따른 방법들은 다양한 컴퓨터 수단을 통해 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 본 발명을 위해 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능 매체의 예에는 롬, 램, 플래시 메모리(flash memory) 등과 같이 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러(compiler)에 1의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터(interpreter) 등을 사용해서 컴퓨터에 의해 실행될 수 있는 고급 언어 코드를 포함한다. 상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 적어도 하나의 소프트웨어 모듈로 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 통신 노드에 있어서,
    데이터 스트림을 송신 시간 구간마다 IFFT(inverse fast fourier transform) 변환하는 IFFT부;
    채널별 최대 서브캐리어 개수 정보 및 상기 IFFT 변환된 데이터 스트림의 크기에 기초하여 상기 IFFT 변환된 데이터 스트림을 정규화하는 정규화부;
    상기 정규화된 데이터 스트림을 아날로그 신호로 변환하는 디지털 아날로그 컨버터;
    상기 채널별 최대 서브캐리어 개수 및 상기 IFFT 변환된 데이터 스트림의 크기에 기초하여, 상기 아날로그 신호로 변환된 데이터 스트림을 환원하는 정규화 환원부; 및
    상기 환원된 데이터 스트림을 송신하는 RF(radio frequency)부;를 포함하며;
    상기 정규화부는 상기 채널별 최대 서브캐리어 개수에 반비례하고 상기 IFFT 변환된 데이터 스트림의 크기에 비례하도록 정규화 동작을 수행하고,
    아래 수학식에 기초하여 상기 데이터 스트림의 크기를 상기 디지털 아날로그 컨버터의 입력 포트의 크기에 맞도록 라운딩 동작을 수행하며,
    Figure 112020500127865-pat00032

    상기 z는 상기 디지털 아날로그 컨버터의 입력 포트 크기에 대응되도록 조정된 정규화된 데이터 스트림을 지시하고, 상기 y는 상기 IFFT 변환된 데이터 스트림의 크기에 비례하도록 정규화된 데이터 스트림을 지시하고, 상기 OUTIFFT는 상기 IFFT부의 출력 포트 크기를 지시하고, 상기 INDAC는 상기 디지털 아날로그 컨버터의 입력 포트 크기를 지시하는, 통신 노드.
  2. 청구항 1에 있어서,
    상기 IFFT부로 입력된 데이터 스트림의 크기는 상기 디지털 아날로그 컨버터의 입력 포트의 크기와 다른, 통신 노드.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 정규화부는,
    아래의 수학식에 기초하여 상기 IFFT 변환된 데이터 스트림의 크기에 비례하도록 정규화된 데이터 스트림을 생성하고,
    Figure 112019114973290-pat00033

    상기 y는 상기 정규화된 데이터 스트림을 지시하고, 상기 DSIFFT은 상기 IFFT부로부터 획득된 데이터 스트림을 지시하고, 상기 SIFFT는 상기 IFFT부의 입출력 포트 크기를 지시하고, 상기 Nmax는 채널별 서브캐리어의 최대 개수를 지시하는, 통신 노드.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 정규화 환원부는,
    아래의 수학식에 기초하여 상기 환원된 데이터 스트림을 생성하고,
    Figure 112019114973290-pat00034

    상기 DSRE는 상기 환원된 데이터 스트림을 지시하고, 상기 DSDAC는 상기 디지털 아날로그 컨버터로부터 출력된 데이터 스트림을 지시하고, 상기 SIFFT는 상기 IFFT부의 입출력 포트 크기를 지시하는, 통신 노드.
  7. 통신 노드의 동작 방법에 있어서,
    IFFT(inverse fast fourier transform)부를 통해, 데이터 스트림을 송신 시간 구간 마다 IFFT 변환하는 단계;
    정규화부를 통해, 채널별 최대 서브캐리어 개수 정보 및 상기 IFFT 변환된 데이터 스트림의 크기에 기초하여 상기 IFFT 변환된 데이터 스트림을 정규화하는 단계;
    디지털 아날로그 컨버터를 통해, 상기 정규화된 데이터 스트림을 아날로그 신호로 변환하는 단계;
    정규화 환원부를 통해, 상기 채널별 최대 서브캐리어 개수 및 상기 IFFT 변환된 데이터 스트림의 크기에 기초하여, 상기 아날로그 신호로 변환된 데이터 스트림을 환원하는 단계; 및
    RF(radio frequency)부를 통해, 상기 환원된 데이터 스트림을 송신하는 단계;를 포함하며,
    상기 IFFT 변환된 데이터 스트림을 정규화 하는 단계에서,상기 정규화부는 상기 채널별 최대 서브캐리어 개수에 반비례하고 상기 IFFT 변환된 데이터 스트림의 크기에 비례하도록 정규화 동작을 수행하고,
    아래의 수학식에 기초하여 상기 데이터 스트림의 크기를 상기 디지털 아날로그 컨버터의 입력 포트의 크기에 맞도록 라운딩 동작을 수행하고,
    Figure 112020500127865-pat00035

    상기 z는 상기 디지털 아날로그 컨버터의 입력 포트 크기에 대응되도록 조정된 정규화된 데이터 스트림을 지시하고, 상기 y는 상기 IFFT 변환된 데이터 스트림의 크기에 비례하도록 정규화된 데이터 스트림을 지시하고, 상기 OUTIFFT는 상기 IFFT부의 출력 포트 크기를 지시하고, 상기 INDAC는 상기 디지털 아날로그 컨버터의 입력 포트 크기를 지시하는, 통신 노드의 동작 방법.
  8. 청구항 7에 있어서,
    상기 IFFT부로 입력된 데이터 스트림의 크기는 상기 디지털 아날로그 컨버터의 입력 포트의 크기와 다른, 통신 노드의 동작 방법.
  9. 삭제
  10. 청구항 7에 있어서,
    상기 IFFT 변환된 데이터 스트림의 크기에 비례하도록 데이터 스트림을 정규화하는 단계는,
    아래의 수학식에 기초하여 상기 IFFT 변환된 데이터 스트림의 크기에 비례하도록 정규화된 데이터 스트림을 생성하는 단계를 포함하고,
    Figure 112019114973290-pat00036

    상기 y는 상기 정규화된 데이터 스트림을 지시하고, 상기 DSIFFT은 상기 IFFT부로부터 획득된 데이터 스트림을 지시하고, 상기 SIFFT는 상기 IFFT부의 입출력 포트 크기를 지시하고, 상기 Nmax는 채널별 서브캐리어의 최대 개수를 지시하는, 통신 노드의 동작 방법.
  11. 삭제
  12. 청구항 7에 있어서,
    상기 데이터 스트림을 환원하는 단계는,
    아래의 수학식에 기초하여 상기 환원된 데이터 스트림을 생성하고,
    Figure 112019114973290-pat00037

    상기 DSRE는 상기 환원된 데이터 스트림을 지시하고, 상기 DSDAC는 상기 디지털 아날로그 컨버터로부터 출력된 데이터 스트림을 지시하고, 상기 SIFFT는 상기 IFFT부의 입출력 포트 크기를 지시하는, 통신 노드의 동작 방법.

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