JPH0541623A - 自動利得制御回路 - Google Patents

自動利得制御回路

Info

Publication number
JPH0541623A
JPH0541623A JP19538791A JP19538791A JPH0541623A JP H0541623 A JPH0541623 A JP H0541623A JP 19538791 A JP19538791 A JP 19538791A JP 19538791 A JP19538791 A JP 19538791A JP H0541623 A JPH0541623 A JP H0541623A
Authority
JP
Japan
Prior art keywords
gain coefficient
amplitude
gain
output
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19538791A
Other languages
English (en)
Inventor
Tatsumasa Yoshida
達正 吉田
Ryoichi Miyamoto
良一 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP19538791A priority Critical patent/JPH0541623A/ja
Publication of JPH0541623A publication Critical patent/JPH0541623A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Control Of Amplification And Gain Control (AREA)

Abstract

(57)【要約】 【目的】 復調器に使用する自動利得制御回路におい
て、入力信号と利得係数との乗算結果のオーバーフロー
の発生が短時間ですむようにし応答をよくする。 【構成】 受信信号を可変する乗算器101と、その出
力を振幅制限する振幅制限器310と、振幅制限器31
0でのオーバーフローを検出して利得係数を求める利得
係数設定器340とを備えている。受信信号入力時に乗
算器出力が振幅制限されたら、その振幅制限された割合
に応じて利得係数を設定し直す。そのため、入力信号と
利得係数を乗算する乗算手段において、乗算結果のオー
バーフローの発生が短時間ですみ自動利得制御回路の応
答がよくなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はディジタル信号処理装置
にて構成される復調器に使用する自動利得制御回路に関
するものである。
【0002】
【従来の技術】従来のディジタル信号処理装置にて構成
される自動利得制御回路の構成としては、特開平2−2
37207に開示されているものがあり、図2にこの文
献の回路構成を示し動作を説明する。図2に示すディジ
タルAGC制御回路において、受信入力信号200は、
乗算器101にて加算器103の出力と乗算され、出力
信号210として出力される。同時に出力信号210
は、自乗器109に入力され自乗され、平均化器108
に出力される。平均化器108では、自乗された出力信
号を平均化し、自乗平均値を減算器107の入力信号と
し、所定の設定値から自乗平均値を減じた値を減算器1
07より誤差信号として出力する。補正部150は、減
算器107からの誤差信号を乗算器105と絶対値部1
06に入力し、絶対値部106に入力された誤差信号
は、絶対値化され乗算器105に入力される。
【0003】乗算器105では、誤差信号と絶対値誤差
信号を乗算し、乗算器104に入力される。乗算器10
4のもう一つの入力には所定の係数αが入力され、乗算
した結果を加算器103に入力する。加算器103のも
う一つの入力は、レジスタ102の出力が入力される。
加算器103の出力は、レジスタ102の入力と乗算器
101の入力に接続され、レジスタ102において加算
器103の出力が保存される。乗算器101では加算器
103の出力を利得係数として受信入力信号200に乗
算し出力信号210を出力する。この例では、誤差信号
を自乗という非線形動作を行なうことにより、出力信号
レベルと所望の設定値との差が大きいとき、大きな利得
の制御量が得られるようにしている。
【0004】
【発明が解決しようとする課題】しかしながら、この例
のディジタルAGC制御回路では、固定小数点演算の場
合に発生しうる乗算時のオーバーフローを防止するため
の対策がなく、また、復調器の受信信号待ち状態時に無
信号状態が続くと利得係数が大きくなり、この状態で、
受信信号が高レベルで入力される場合、入力信号と利得
係数を乗算する乗算手段において、乗算結果のオーバー
フローが発生し出力信号の値が変化し、自動利得制御回
路の応答が遅くなる欠点がある。したがって、本発明の
目的は、乗算結果のオーバーフローの発生が短時間です
む自動利得制御回路を提供することにある。
【0005】
【課題を解決するための手段】本発明は前記の問題を解
決するために以下の手段を備えている。即ち、受信信号
に関する利得係数を制限して保持する利得係数制限手段
と、利得係数制限手段から与えられた利得係数に応じて
受信入力信号の振幅を可変する乗算手段と、この乗算手
段からの出力信号の振幅を制限をする振幅制限手段とを
備えている。また、振幅制限手段でのオーバーフローし
た値を検出し、その値に応じた利得係数を求める振幅制
限検出・利得係数設定手段と、振幅制限手段からの出力
信号を自乗平均化し所定の設定値との誤差を求めて誤差
信号を出力する誤差検出手段と、この誤差信号と予め定
められた定数とに応じて利得誤差係数を求め利得係数制
限手段の前回の出力とこの利得誤差係数の加算値を、次
回の利得係数として利得係数制限手段へ与える利得係数
変更手段とを備えている。更に、誤差信号が予め定めら
れた値を越えたことを検出して、振幅制限検出・利得係
数設定手段の出力を振幅制限手段に設定し、且つ、利得
係数変更手段の動作を開始させる動作検出手段とを備え
ている。
【0006】
【作用】以上の構成において、受信信号待ち状態から受
信信号有の状態となり、誤差検出手段の出力である誤差
信号が予め定められた値を越えたことを動作検出器が検
出し、また、振幅制限検出・利得係数設定手段がオーバ
ーフローを検出すると、振幅制限検出・利得係数設定手
段の出力を振幅制限手段に設定し、且つ、利得係数変更
手段の動作を開始させる。受信入力信号が振幅制限され
ても、振幅制限検出・利得係数設定手段が、動作開始時
に、その振幅制限された割合に応じて利得係数を利得係
数制限手段に設定し直すため、受信入力信号と利得係数
を乗算する乗算手段において乗算結果のオーバーフロー
が発生しずらくなり、自動利得制御回路の応答がよくな
る。
【0007】
【実施例】図1は本発明の自動利得制御回路の実施例を
示す構成図である。図1において、101は乗算器、3
00は利得係数制限器、310は振幅制限器、320と
340とは振幅制限検出・利得係数設定手段を構成する
ものであって320は振幅制限検出器、340は利得係
数設定器、107と108と109とは誤差検出手段を
構成するものであって109は自乗器、108は平均化
器、107は減算器、332と103とは利得係数変更
手段を構成するものであって332は利得誤差係数演算
器、103は加算器、331は動作検出器である。
【0008】図1の自動利得制御回路の動作の大略を説
明するに、送信受信切り替え信号などによって復調器が
受信待ちにされた状態では、利得制限器300に比較的
大きい初期値が設定されたままであり、次に受信信号有
の状態となり、誤差信号220が予め定められた値を越
えたことを動作検出器331が検出したら、利得係数設
定器340による利得係数の設定し直し、あるいは、利
得誤差係数演算器332と加算器103とによる利得係
数の更新が行われ、受信信号がなくなり、利得制限器3
00の利得係数が一定の大きさに大きくなったら、受信
待ちと同様の初期状態に復帰するものである。
【0009】次に、図1に沿って、自動利得制御回路の
動作を説明する。受信入力信号200は、乗算器101
にて、前回(1サンプルあるいは数サンプル前の)の利
得係数制限器300の出力と乗算され、乗算結果が振幅
制限器310に入力される。振幅制限器310では、乗
算器101からの乗算結果を所定の振幅値内に制限して
出力される。振幅制限検出器320では、振幅制限器3
10でのオーバーフローの検出を行い、オーバーフロー
を起こした場合にはオーバーフローした桁数を利得係数
設定器340に出力し、利得係数設定器340では、オ
ーバーフロー桁数に応じた利得係数を計算する。
【0010】また、振幅制限器310からの出力信号2
10は、復調部(図示せず)に出力されると共に、自乗
器109に入力され、自乗されて平均化器108に出力
される。平均化器108では、自乗された出力信号を平
均化した自乗平均値を減算器107に出力し、所定の設
定値から自乗平均値を減じた値を減算器107より誤差
信号220として出力する。動作検出器331は、誤差
信号220の値が所定の値を越えたことを検出して動作
開始信号250を出力し、利得誤差係数演算器332の
動作を開始させるとともに、利得係数設定器340の出
力を利得係数制限器300に設定させる。乗算器332
は、動作開始信号250により動作を開始し、誤差信号
220と所定の定数αを乗算し、利得誤差係数230を
加算器103に出力する。
【0011】利得係数設定器340は、動作開始信号2
50を受けたとき、オーバーフロー桁数に対応した利得
係数を出力し、利得係数制限器300の利得係数の変更
を行ない動作を停止する。加算器103は、利得誤差係
数230と利得係数制限器300の前回の利得係数を加
算し、新しい利得係数を利得係数制限器300に出力す
る。利得係数制限器300では、利得係数の最大値、最
小値を調べ、利得係数を所定の範囲内に制限する。利得
係数制限器300からの利得係数は、乗算器101に入
力され、乗算器101に入力される受信入力信号200
の振幅値が制御される。
【0012】
【発明の効果】以上説明したように本発明によれば、動
作開始時に、振幅制限検出手段でのオーバーフロー値に
応じた利得係数の値を求め、その振幅制限された割合に
応じて利得係数を再設定するため、受信信号入力時に乗
算器出力が振幅制限されても、入力信号と利得係数を乗
算する乗算手段における乗算結果のオーバーフローの発
生が短時間ですみ自動利得制御回路の応答がよくなる。
【図面の簡単な説明】
【図1】図1は本発明の一実施例を示すブロック図
【図2】図2は従来技術の説明図
【符号の説明】
101 乗算器 103 加算器 107 減算器 108 平均化器 109 自乗器 220 誤差信号 230 利得誤差係数 300 利得係数制限器 310 振幅制限器 320 振幅制限検出器 331 動作検出器 332 利得誤差係数演算器 340 利得係数設定器

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 受信信号に関する利得係数を制限して保
    持する利得係数制限手段と、 当該利得係数制限手段から与えられた利得係数に応じ
    て、受信入力信号の振幅を可変する乗算手段と、 当該乗算手段からの出力信号の振幅を制限をする振幅制
    限手段と、 当該振幅制限手段でのオーバーフローした値を検出し、
    その値に応じた利得係数を求める、振幅制限検出・利得
    係数設定手段と、 前記振幅制限手段からの出力信号を自乗平均化し、所定
    の設定値との誤差を求めて誤差信号を出力する誤差検出
    手段と、 前記誤差信号と予め定められた定数とに応じて利得誤差
    係数を求め、前記利得係数制限手段の前回の出力と当該
    利得誤差係数の加算値を、次回の利得係数として前記利
    得係数制限手段へ与える利得係数変更手段と、 前記誤差信号が予め定められた値を超えたことを検出し
    て、前記振幅制限検出・利得係数設定手段の出力を前記
    振幅制限手段に設定し、且つ、前記利得係数変更手段の
    動作を開始させる動作検出手段とを備え、 前記振幅制限手段の出力を復調部への出力信号とするこ
    とを特徴とした自動利得制御回路。
JP19538791A 1991-08-05 1991-08-05 自動利得制御回路 Pending JPH0541623A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19538791A JPH0541623A (ja) 1991-08-05 1991-08-05 自動利得制御回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19538791A JPH0541623A (ja) 1991-08-05 1991-08-05 自動利得制御回路

Publications (1)

Publication Number Publication Date
JPH0541623A true JPH0541623A (ja) 1993-02-19

Family

ID=16340316

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19538791A Pending JPH0541623A (ja) 1991-08-05 1991-08-05 自動利得制御回路

Country Status (1)

Country Link
JP (1) JPH0541623A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284996A (ja) * 2000-03-31 2001-10-12 Matsushita Electric Ind Co Ltd ゲイン制御装置
JP2006135528A (ja) * 2004-11-04 2006-05-25 Nec Network & Sensor Systems Ltd 電力増幅器および電力増幅方法
US11253933B2 (en) 2017-02-14 2022-02-22 3M Innovative Properties Company Non-orthogonal cube corner elements and arrays thereof made by end milling

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284996A (ja) * 2000-03-31 2001-10-12 Matsushita Electric Ind Co Ltd ゲイン制御装置
JP2006135528A (ja) * 2004-11-04 2006-05-25 Nec Network & Sensor Systems Ltd 電力増幅器および電力増幅方法
JP4572103B2 (ja) * 2004-11-04 2010-10-27 Necネットワーク・センサ株式会社 電力増幅器および電力増幅方法
US11253933B2 (en) 2017-02-14 2022-02-22 3M Innovative Properties Company Non-orthogonal cube corner elements and arrays thereof made by end milling
US11806795B2 (en) 2017-02-14 2023-11-07 3M Innovative Properties Company Security articles comprising groups of microstructures made by end milling

Similar Documents

Publication Publication Date Title
JP3183078B2 (ja) 制御信号生成回路、これを用いた自動利得制御回路、これを用いた受信機及びこれを用いた通信システム
EP0455434B1 (en) Noise reducers
JP3264698B2 (ja) 撮像装置
JPH0541623A (ja) 自動利得制御回路
US5923768A (en) Digital audio processing
US5640418A (en) Equalizer, reception system having an equalizer, data conversion method and apparatus thereof
KR100365847B1 (ko) 영상신호의흑레벨검출회로
KR100346079B1 (ko) 비디오신호용히스토그램연산장치
JP3101955B2 (ja) ディジタル変調信号の復調装置
US5311314A (en) Method of and arrangement for suppressing noise in a digital signal
JPS6010880A (ja) デジタルクランプ回路
JPH05304444A (ja) 適応フィルタによる未知システム同定の方法及び装置
JPH0450767B2 (ja)
JP3541263B2 (ja) ゲイン設定方法
GB2310985A (en) Digital audio processing
JP2543542B2 (ja) スケルチ回路
KR0168969B1 (ko) 무선 주파수 신호의 자동 이득 제어 조정 장치
JPH07176966A (ja) 信号処理装置
JPH0690124A (ja) 自動利得制御装置
JPH0630428A (ja) 演算装置
JPH04129477A (ja) 自動等化器
JPH08181555A (ja) ディジタル自動利得制御装置
JPH06188921A (ja) モデムの受信モニタ装置
JPH0369276A (ja) ノイズ低減回路
JPS63260208A (ja) デジタルagc方式