JPH07176966A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH07176966A JPH07176966A JP5317762A JP31776293A JPH07176966A JP H07176966 A JPH07176966 A JP H07176966A JP 5317762 A JP5317762 A JP 5317762A JP 31776293 A JP31776293 A JP 31776293A JP H07176966 A JPH07176966 A JP H07176966A
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- Japan
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- signal
- circuit
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- Control Of Amplification And Gain Control (AREA)
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Abstract
(57)【要約】
【目的】 出力信号のオーバーラップを防ぎ、高周波ノ
イズの発生を減少させ、滑らかな信号波形を作ること。 【構成】 入力信号を遅延させ、第１の信号処理を行
い、その処理結果が装置のダイナミックレンジを越える
場合には、第２の信号処理に切り換えることにより出力
信号を前記ダイナミックレンジ内に収めて信号を出力す
る利得制御手段を有する。
イズの発生を減少させ、滑らかな信号波形を作ること。 【構成】 入力信号を遅延させ、第１の信号処理を行
い、その処理結果が装置のダイナミックレンジを越える
場合には、第２の信号処理に切り換えることにより出力
信号を前記ダイナミックレンジ内に収めて信号を出力す
る利得制御手段を有する。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号のレベルを検
波し、目的のレベルに出力がなるよう処理を行う信号処
理装置に関するものである。
波し、目的のレベルに出力がなるよう処理を行う信号処
理装置に関するものである。
【０００２】
【従来の技術】図７に従来のオーディオ信号の自動利得
制御装置（以下ＡＧＣ）のブロック図を示す。図におい
て、３５は電圧制御アンプ（ＶＣＡ）、３６は整流回
路、３７は時定数回路、３８、３９は比較器、４０、４
１、４２は基準電圧、４３はスイッチ、４４は検波回
路、Ｒ１、Ｒ２は抵抗、Ｃはコンデンサである。
制御装置（以下ＡＧＣ）のブロック図を示す。図におい
て、３５は電圧制御アンプ（ＶＣＡ）、３６は整流回
路、３７は時定数回路、３８、３９は比較器、４０、４
１、４２は基準電圧、４３はスイッチ、４４は検波回
路、Ｒ１、Ｒ２は抵抗、Ｃはコンデンサである。
【０００３】従来、オーディオ信号がＶＣＡ３５に入力
されると、ある利得を掛けられ出力される。出力信号は
整流回路３６で正の信号のみに変換され時定数回路へ送
られる。時定数回路は、アタックタイムをＲ１とＣの時
定数回路（Ｃへの充電時間）でつくり、リカバリータイ
ムをＲ２とＣの時定数回路（Ｃの放電時間）でつくる２
つのローパスフィルタからなっており、信号のＤＣ成分
を出力する。比較器３８は、このＤＣレベルと、基準レ
ベルを示す定数値４０とを比較し、もし、ＤＣレベルが
基準レベルよりも小さい場合、スイッチ４３を定数値４
２へ切り換え、ＶＣＡ３５へ一定の電圧を送る。これに
より、非常に小さいレベルの信号は、一定の利得で増幅
され出力される。
されると、ある利得を掛けられ出力される。出力信号は
整流回路３６で正の信号のみに変換され時定数回路へ送
られる。時定数回路は、アタックタイムをＲ１とＣの時
定数回路（Ｃへの充電時間）でつくり、リカバリータイ
ムをＲ２とＣの時定数回路（Ｃの放電時間）でつくる２
つのローパスフィルタからなっており、信号のＤＣ成分
を出力する。比較器３８は、このＤＣレベルと、基準レ
ベルを示す定数値４０とを比較し、もし、ＤＣレベルが
基準レベルよりも小さい場合、スイッチ４３を定数値４
２へ切り換え、ＶＣＡ３５へ一定の電圧を送る。これに
より、非常に小さいレベルの信号は、一定の利得で増幅
され出力される。
【０００４】また、基準レベルより大きい場合比較器３
８は、比較器３９によって出力目標である定数値４１と
の差をとり、信号が目標値になるように計算された利得
がＶＣＡ３５へ送られるように、スイッチ４３を切り換
える。そして、ＶＣＡ３５では、様々なレベルの入力信
号にこの利得を掛け、一定の目標レベルに増幅して出力
する。
８は、比較器３９によって出力目標である定数値４１と
の差をとり、信号が目標値になるように計算された利得
がＶＣＡ３５へ送られるように、スイッチ４３を切り換
える。そして、ＶＣＡ３５では、様々なレベルの入力信
号にこの利得を掛け、一定の目標レベルに増幅して出力
する。
【０００５】このように従来のＡＧＣ回路は、アナログ
フィードバック回路によって構成されている。
フィードバック回路によって構成されている。
【０００６】
【発明が解決しようとしている課題】しかしながら上記
従来例では、なるべく信号の平均レベルを検出する必要
性から時定数回路３７にアタックタイムが存在するた
め、図８（ａ）に示すような突然信号レベルが大きくな
るような入力があった場合、検波回路４４はアタックタ
イムの間大きな利得信号を出力し続け、ＡＧＣ回路のダ
イナミックレンジを出力信号が超えるようなこと（オー
バーフロー）がおこり、図８（ｂ）に示すように信号が
最大値にクリップされてしまう。これにより、結果とし
て高調波成分のノイズが出力信号に発生するという欠点
があった。
従来例では、なるべく信号の平均レベルを検出する必要
性から時定数回路３７にアタックタイムが存在するた
め、図８（ａ）に示すような突然信号レベルが大きくな
るような入力があった場合、検波回路４４はアタックタ
イムの間大きな利得信号を出力し続け、ＡＧＣ回路のダ
イナミックレンジを出力信号が超えるようなこと（オー
バーフロー）がおこり、図８（ｂ）に示すように信号が
最大値にクリップされてしまう。これにより、結果とし
て高調波成分のノイズが出力信号に発生するという欠点
があった。
【０００７】
【課題を解決するための手段】本発明によれば、絶対値
（ＡＢＳ）回路と検波回路と第１の乗算器とを持つＡＧ
Ｃ回路において、システムをフィードフォワード回路で
構成し、新たに遅延回路、第２の乗算器、オーバーフロ
ー判別回路、切り換え器、ピーク値の検波回路、段階処
理回路を設け、まず入力信号を遅延させ、その間に利得
１を計算し、いったん入力信号と乗算し、もしオーバー
フローするようならば、アタックタイム中のピーク値を
検出して、その値の出力がダイナミックレンジの最大値
になるように利得２を計算し、利得１から利得２へ段階
的に利得を切り換えることにより、出力のオーバーフロ
ーを防ぎ、高調波ノイズの発生を減少させるようにした
ものである。
（ＡＢＳ）回路と検波回路と第１の乗算器とを持つＡＧ
Ｃ回路において、システムをフィードフォワード回路で
構成し、新たに遅延回路、第２の乗算器、オーバーフロ
ー判別回路、切り換え器、ピーク値の検波回路、段階処
理回路を設け、まず入力信号を遅延させ、その間に利得
１を計算し、いったん入力信号と乗算し、もしオーバー
フローするようならば、アタックタイム中のピーク値を
検出して、その値の出力がダイナミックレンジの最大値
になるように利得２を計算し、利得１から利得２へ段階
的に利得を切り換えることにより、出力のオーバーフロ
ーを防ぎ、高調波ノイズの発生を減少させるようにした
ものである。
【０００８】
〔実施例１〕図１に本発明の実施例を最もよく表すブロ
ック図を示す。図１において、１は絶対値回路、２はＡ
ＧＣ用検波回路、３、１０、１１は遅延回路、４はソフ
トリミット用検波回路、５はゲイン切り換え回路、６は
段階処理回路、７、８は乗算器、９はオーバーフロー判
別器、１２はスイッチである。
ック図を示す。図１において、１は絶対値回路、２はＡ
ＧＣ用検波回路、３、１０、１１は遅延回路、４はソフ
トリミット用検波回路、５はゲイン切り換え回路、６は
段階処理回路、７、８は乗算器、９はオーバーフロー判
別器、１２はスイッチである。
【０００９】本実施例では、信号を遅延させる必要性か
ら、遅延回路の構成が簡単でしかも精度よく実現できる
ディジタル信号処理を用いている。まず、ディジタル化
されたオーディオ入力信号ｘ（ｎ）は、通常１サンプル
ごとに遅延回路３と絶対値回路１へ送られる。絶対値回
路１で正の信号のみに変換された後、２つの検波回路
２、４へ送られる。ＡＧＣ用検波回路２は、入力信号の
平均レベルに基づき、出力信号ｙ（ｎ）が目標のレベル
になるような乗算係数α（ｎ）をゲイン切り換え回路５
へ出力する。この乗算係数α（ｎ）は、遅延回路１１に
おいてＮだけ遅延させた後スイッチ１２を通り、乗算器
７において遅延回路３を通った入力信号ｘ（ｎ−Ｎ）と
掛け合わされて、ｙ（ｎ）が出力される。
ら、遅延回路の構成が簡単でしかも精度よく実現できる
ディジタル信号処理を用いている。まず、ディジタル化
されたオーディオ入力信号ｘ（ｎ）は、通常１サンプル
ごとに遅延回路３と絶対値回路１へ送られる。絶対値回
路１で正の信号のみに変換された後、２つの検波回路
２、４へ送られる。ＡＧＣ用検波回路２は、入力信号の
平均レベルに基づき、出力信号ｙ（ｎ）が目標のレベル
になるような乗算係数α（ｎ）をゲイン切り換え回路５
へ出力する。この乗算係数α（ｎ）は、遅延回路１１に
おいてＮだけ遅延させた後スイッチ１２を通り、乗算器
７において遅延回路３を通った入力信号ｘ（ｎ−Ｎ）と
掛け合わされて、ｙ（ｎ）が出力される。
【００１０】ここで、ＡＧＣ用検波回路２の構成につい
て図２を用いて説明する。図２において、１３はローパ
スフィルタ（ＬＰＦ）、１４は積分器、１５、１６は積
分係数、１７、２０、２３はスイッチ、１８は乗算器、
１９は遅延回路、２１はレベル比較器、２２はレベル判
別器、２４、２６は定数値、２５は割り算器である。次
に図６のフローチャートを用いて動作を説明する。ステ
ップＳ１で絶対値回路１から送られてきた信号は、ＬＰ
Ｆ１３によってアタックタイムに相当する遅延を発生さ
せられる（Ｓ２）。その後、積分器１４によって、リカ
バリータイムに相当する遅延を発生させられる（Ｓ
３）。このリカバリータイムのしくみは、遅延器１９に
保存された１つ前の出力と入力信号のレベルをレベル比
較器２１で比較して、入力の方が大きければスイッチ２
０を入力側へつなぎ、そのまま入力信号を出力し、入力
の方が小さければ前の出力側へつなぐ。１つ前の出力
は、乗算器１８において定数値１５か１６を係数として
掛け合わされて出力される。この係数値は１以下になっ
ており、入力が小さいままなら出力値が徐々に減少して
いく（リカバリー）。定数値１５と１６の切り換えは、
後に説明する図１のオーバーフロー判別器９の制御信号
に従ってスイッチ１７で行い、オーバーフローが発生し
た場合には、早くリカバリーするために小さい係数の定
数値１５へ切り換える。この積分器１４の出力Ｓ（ｎ）
を、レベル判別器２２では基準レベルと比較し（Ｓ
４）、基準値より小さい場合はスイッチ２３を定数値２
４側へつなぎ（Ｓ５）、割り算器２５で定数２６と割り
算を行って、乗算係数を固定値で出力する。また基準値
より大きい場合には、スイッチ２３を積分器１４側へ切
り換えて（Ｓ６）、出力目標の定数値２６をＳ（ｎ）で
割って乗算係数α（ｎ）を出力する。
て図２を用いて説明する。図２において、１３はローパ
スフィルタ（ＬＰＦ）、１４は積分器、１５、１６は積
分係数、１７、２０、２３はスイッチ、１８は乗算器、
１９は遅延回路、２１はレベル比較器、２２はレベル判
別器、２４、２６は定数値、２５は割り算器である。次
に図６のフローチャートを用いて動作を説明する。ステ
ップＳ１で絶対値回路１から送られてきた信号は、ＬＰ
Ｆ１３によってアタックタイムに相当する遅延を発生さ
せられる（Ｓ２）。その後、積分器１４によって、リカ
バリータイムに相当する遅延を発生させられる（Ｓ
３）。このリカバリータイムのしくみは、遅延器１９に
保存された１つ前の出力と入力信号のレベルをレベル比
較器２１で比較して、入力の方が大きければスイッチ２
０を入力側へつなぎ、そのまま入力信号を出力し、入力
の方が小さければ前の出力側へつなぐ。１つ前の出力
は、乗算器１８において定数値１５か１６を係数として
掛け合わされて出力される。この係数値は１以下になっ
ており、入力が小さいままなら出力値が徐々に減少して
いく（リカバリー）。定数値１５と１６の切り換えは、
後に説明する図１のオーバーフロー判別器９の制御信号
に従ってスイッチ１７で行い、オーバーフローが発生し
た場合には、早くリカバリーするために小さい係数の定
数値１５へ切り換える。この積分器１４の出力Ｓ（ｎ）
を、レベル判別器２２では基準レベルと比較し（Ｓ
４）、基準値より小さい場合はスイッチ２３を定数値２
４側へつなぎ（Ｓ５）、割り算器２５で定数２６と割り
算を行って、乗算係数を固定値で出力する。また基準値
より大きい場合には、スイッチ２３を積分器１４側へ切
り換えて（Ｓ６）、出力目標の定数値２６をＳ（ｎ）で
割って乗算係数α（ｎ）を出力する。
【００１１】次に本発明であるオーバーフローが発生し
た場合について説明する。図１においてＡＧＣ用検波回
路２の出力である乗算係数α（ｎ）は、乗算器８におい
て、１度入力信号ｘ（ｎ）を掛け合わされ（Ｓ７）、オ
ーバーフロー判別器９でオーバーフローが発生するかど
うかを判別し（Ｓ８）、その判別を示す制御信号を遅延
回路１０に送る。スイッチ１２は、遅延回路１０の出力
のオーバーフロー判別の制御信号に従い、オーバーフロ
ーが発生した場合には、段階処理回路６の出力α″
（ｎ）側に切り換えられる。乗算器７では、この乗算係
数α″（ｎ）と遅延回路３の出力ｘ（ｎ−Ｎ）と掛け算
を行い、ダイナミックレンジ内に増幅された信号ｙ
（ｎ）を出力する。また、図１において、オーバーフロ
ー判別器９は制御信号を遅延回路１０へ出力するだけで
なく、ソフトリミット用検波回路４にリセット信号を送
る。
た場合について説明する。図１においてＡＧＣ用検波回
路２の出力である乗算係数α（ｎ）は、乗算器８におい
て、１度入力信号ｘ（ｎ）を掛け合わされ（Ｓ７）、オ
ーバーフロー判別器９でオーバーフローが発生するかど
うかを判別し（Ｓ８）、その判別を示す制御信号を遅延
回路１０に送る。スイッチ１２は、遅延回路１０の出力
のオーバーフロー判別の制御信号に従い、オーバーフロ
ーが発生した場合には、段階処理回路６の出力α″
（ｎ）側に切り換えられる。乗算器７では、この乗算係
数α″（ｎ）と遅延回路３の出力ｘ（ｎ−Ｎ）と掛け算
を行い、ダイナミックレンジ内に増幅された信号ｙ
（ｎ）を出力する。また、図１において、オーバーフロ
ー判別器９は制御信号を遅延回路１０へ出力するだけで
なく、ソフトリミット用検波回路４にリセット信号を送
る。
【００１２】ここで、オーバーフローが発生しないよう
な乗算係数を計算するソフトリミット用検波回路４の構
成について、図３を用いて説明する。図３において、２
７はピーク検波回路、２８はレベル比較器、２９は遅延
回路、３０、３１はスイッチ、３２はカウンタ、３３は
割り算器、３４は定数値である。オーバーフローが発生
し、ソフトリミット用検波回路にリセット信号が入力さ
れると、カウンタ３２と遅延回路２９がクリアされる
（Ｓ９）。絶対値回路１からの信号がピーク検波回路２
に入力され、レベル比較器２８はこの入力信号と遅延回
路２９の１つ前の出力信号を比較し、大きい方の信号を
出力するようにスイッチ３０を制御する。こうして、ピ
ーク検波回路２７は最大値を出力し続ける（Ｓ１０）。
カウンタ３２には、サンプリングクロックが入力されて
おり、アタックタイム分のカウント値だけ経過すると
（Ｓ１１）スイッチ３１をつなぎ、アタックタイム中の
入力信号のピーク値Ｓ′（ｎ）を割り算器３３へ１度だ
け送り、またスイッチ３１を離す。つまり、アタックタ
イムの間のピーク値が割り算回路３３へ送られる。ここ
で、ＡＧＣ回路のダイナミックレンジの最大値を示す定
数値３４をこのピーク値Ｓ′（ｎ）で割ることによっ
て、乗算係数α′（ｎ）が計算され出力される（Ｓ１
２）。
な乗算係数を計算するソフトリミット用検波回路４の構
成について、図３を用いて説明する。図３において、２
７はピーク検波回路、２８はレベル比較器、２９は遅延
回路、３０、３１はスイッチ、３２はカウンタ、３３は
割り算器、３４は定数値である。オーバーフローが発生
し、ソフトリミット用検波回路にリセット信号が入力さ
れると、カウンタ３２と遅延回路２９がクリアされる
（Ｓ９）。絶対値回路１からの信号がピーク検波回路２
に入力され、レベル比較器２８はこの入力信号と遅延回
路２９の１つ前の出力信号を比較し、大きい方の信号を
出力するようにスイッチ３０を制御する。こうして、ピ
ーク検波回路２７は最大値を出力し続ける（Ｓ１０）。
カウンタ３２には、サンプリングクロックが入力されて
おり、アタックタイム分のカウント値だけ経過すると
（Ｓ１１）スイッチ３１をつなぎ、アタックタイム中の
入力信号のピーク値Ｓ′（ｎ）を割り算器３３へ１度だ
け送り、またスイッチ３１を離す。つまり、アタックタ
イムの間のピーク値が割り算回路３３へ送られる。ここ
で、ＡＧＣ回路のダイナミックレンジの最大値を示す定
数値３４をこのピーク値Ｓ′（ｎ）で割ることによっ
て、乗算係数α′（ｎ）が計算され出力される（Ｓ１
２）。
【００１３】段階処理回路６では、突然乗算係数が切り
変わることによって発生するヒゲ状のノイズを抑えるた
め、この乗算係数α′（ｎ）とオーバーフローを発生し
た時点の何ステップか前、そしてオーバーフローしなく
なった時点の後の乗算係数α（ｎ−Ｎ）との差を段階的
に変化させて新しい乗算係数α″（ｎ）を出力する。こ
の変化の様子を図４に示す。この段階的な変化は、図の
ような指数的なカーブでも直線でもシステムに適した実
現を行えばよい。また逆に、オーバーフローの発生が終
わった時点（Ｓ１４）から乗算係数を段階的にα（ｎ）
に戻す作業も同じ様に行う。このように段階的変化する
乗算係数を段階処理回路６は出力し（Ｓ１３）、スイッ
チ１２によりこの乗算係数α″（ｎ）が選択され（Ｓ１
５）、乗算器７において入力信号ｘ（ｎ−Ｎ）と掛け合
わされて（Ｓ１６）、（Ｓ１７）、ｙ（ｎ）が出力され
る（Ｓ１８）。つまり遅延量Ｎは、アタックタイムと段
階変化の前後ステップ分の和の数値に設定される。
変わることによって発生するヒゲ状のノイズを抑えるた
め、この乗算係数α′（ｎ）とオーバーフローを発生し
た時点の何ステップか前、そしてオーバーフローしなく
なった時点の後の乗算係数α（ｎ−Ｎ）との差を段階的
に変化させて新しい乗算係数α″（ｎ）を出力する。こ
の変化の様子を図４に示す。この段階的な変化は、図の
ような指数的なカーブでも直線でもシステムに適した実
現を行えばよい。また逆に、オーバーフローの発生が終
わった時点（Ｓ１４）から乗算係数を段階的にα（ｎ）
に戻す作業も同じ様に行う。このように段階的変化する
乗算係数を段階処理回路６は出力し（Ｓ１３）、スイッ
チ１２によりこの乗算係数α″（ｎ）が選択され（Ｓ１
５）、乗算器７において入力信号ｘ（ｎ−Ｎ）と掛け合
わされて（Ｓ１６）、（Ｓ１７）、ｙ（ｎ）が出力され
る（Ｓ１８）。つまり遅延量Ｎは、アタックタイムと段
階変化の前後ステップ分の和の数値に設定される。
【００１４】またこの時の出力波形を図６に示す。
【００１５】〔他の実施例〕前記実施例では、オーバー
フローを乗算を行って判別していたが、他の方法とし
て、テーブルを用いて検波レベルから判別したりしても
よい。
フローを乗算を行って判別していたが、他の方法とし
て、テーブルを用いて検波レベルから判別したりしても
よい。
【００１６】
【発明の効果】以上説明してきたように、本発明によれ
ば、ＡＧＣ回路をフィードフォワード回路で構成し、入
力信号を遅延させ、その間に利得を計算し、いったん入
力信号と掛け合わせ、もしオーバーフローするようなら
ば、アタックタイム中の最大値を検出して、その値の出
力がダイナミックレンジの最大値になるように利得をオ
ーバーフローの前後で段階的に変化するよう計算して、
その利得で入力信号を増幅して出力することにより、出
力信号のオーバーフローを防ぎ、高調波ノイズの発生を
減少させ、滑らかな信号波形を出力できるようになる。
ば、ＡＧＣ回路をフィードフォワード回路で構成し、入
力信号を遅延させ、その間に利得を計算し、いったん入
力信号と掛け合わせ、もしオーバーフローするようなら
ば、アタックタイム中の最大値を検出して、その値の出
力がダイナミックレンジの最大値になるように利得をオ
ーバーフローの前後で段階的に変化するよう計算して、
その利得で入力信号を増幅して出力することにより、出
力信号のオーバーフローを防ぎ、高調波ノイズの発生を
減少させ、滑らかな信号波形を出力できるようになる。
【００１７】また、本発明はいわゆるＤＳＰチップによ
り、ソフトウェアによって実現されることは言うまでも
ない。
り、ソフトウェアによって実現されることは言うまでも
ない。
【図１】本発明の実施例を表すブロック図。
【図２】図１のＡＧＣ用検波回路の内部を表すブロック
図。
図。
【図３】図１のソフトリミット用検波回路の内部を表す
ブロック図。
ブロック図。
【図４】段階処理回路の出力波形図。
【図５】本発明の実施例の流れを表すフローチャート。
【図６】本発明の結果得られる信号波形図。
【図７】従来例のブロック図。
【図８】従来のＡＧＣでのオーバーフロー波形を示す
図。
図。
１ 絶対値回路 ２ ＡＧＣ用検波回路 ３、１０、１１ 遅延回路 ４ ソフトリミット用検波回路 ５ ゲイン切り換え回路 ６ 段階処理回路 ７、８ 乗算器 ９ オーバーフロー判別器 １２ スイッチ １３ ローパスフィルタ １４ 積分器 １５、１６ 積分係数 １７、２０、２３ スイッチ １８ 乗算器 １９ 遅延回路 ２１ レベル判別器 ２２ レベル判別器 ２４、２６ 定数値 ２５ 割り算器 ２７ ピーク検波回路 ２８ レベル比較器 ２９ 遅延回路 ３０、３１ スイッチ ３２ カウンタ ３３ 割り算器 ３４ 定数値 ３５ 電圧制御アンプ（ＶＣＡ） ３６ 整流回路 ３７ 時定数回路 ３８、３９ 比較器 ４０、４１、４２ 定数値 ４３ スイッチ ４４ 検波回路 Ｒ１、Ｒ２ 抵抗 Ｃ コンデンサ
Claims (3)
- 【請求項１】 入力信号を遅延させ、第１の信号処理を
行い、その処理結果が装置のダイナミックレンジを越え
る場合には、第２の信号処理に切り換えることにより出
力信号を前記ダイナミックレンジ内に収めて信号を出力
する利得制御手段を有することを特徴とする信号処理装
置。 - 【請求項２】 出力信号を目標値にするために、入力信
号のレベルの平均値により入力信号を増幅する利得を自
動的に制御する装置において、入力信号を遅延させ、そ
の間に利得を計算し、いったん入力信号の増幅処理を行
い、もし装置のダイナミックレンジを越えるようなら
ば、入力信号の最大値を検出して、その値の出力がダイ
ナミックレンジの最大値になるように利得を計算して、
その利得で入力信号を増幅して出力する利得制御手段を
有することを特徴とする自動利得制御装置。 - 【請求項３】 請求項２において装置のダイナミックレ
ンジを超える出力の前後において、それまでの利得から
新たに計算した利得へ、段階的に変化させることを特徴
とする自動利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317762A JPH07176966A (ja) | 1993-12-17 | 1993-12-17 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317762A JPH07176966A (ja) | 1993-12-17 | 1993-12-17 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176966A true JPH07176966A (ja) | 1995-07-14 |
Family
ID=18091764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317762A Withdrawn JPH07176966A (ja) | 1993-12-17 | 1993-12-17 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176966A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013912A (ja) * | 2005-07-01 | 2007-01-18 | Sanyo Electric Co Ltd | 信号レベル調整装置、ゲイン値更新方法、及びプログラム |
| JP2010158080A (ja) * | 2010-04-15 | 2010-07-15 | Yamaha Corp | 増幅器 |
-
1993
- 1993-12-17 JP JP5317762A patent/JPH07176966A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013912A (ja) * | 2005-07-01 | 2007-01-18 | Sanyo Electric Co Ltd | 信号レベル調整装置、ゲイン値更新方法、及びプログラム |
| JP2010158080A (ja) * | 2010-04-15 | 2010-07-15 | Yamaha Corp | 増幅器 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |