JP2776025B2 - リミッタ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタルAV機器などに用いることのできる
リミッタに関するものである。

従来の技術 従来のリミッタには、入力信号が設定された絶対値Ｂ
を超えたとき、絶対値がＢになるように出力信号を制限
するものがあった。第８図に従来例の回路図を示し、図
面を参照しながら動作の説明を行う。第８図において、
81は入力端子、82は出力端子、83はオーバーフロー検出
器、84はリミット値発生器、85はセレクタである。

いま、例えば20ビットのディジタル信号を16ビットの
レベルでリミット動作を行う場合、すなわち−524288〜
＋524287内の振幅を持つディジタル信号を−32768〜＋3
2767までの振幅に制限する場合について考える。つま
り、第８図の入力端子81におけるｍは21ビット、出力端
子82におけるｎは16ビットであるとする。ただし、デー
タは「２の補数」表現されているものとする。

入力信号が正で振幅が32767以下の場合、上位のｍ−
ｎ＋１ビットすなわち上位５ビットは‘0'である。従っ
て、この場合は上位４ビットを切り捨ててもオーバーフ
ローとはならない。しかし、振幅が32768以上になると
元のデータとは異なった値として表現されてしまう。す
なわち、 となる。負のデータの場合は同様に上位５ビットが‘1'
の場合、すなわち振幅が32768以下の場合はオーバーフ
ローとはならないが、振幅が32768を超えた場合、元の
データとは異なった値となる。

従って、オーバーフロー検出器83により正の場合に上
位５ビット全てが‘0'であること、また負の場合に上位
５ビット全てが‘1'であることを検出し、セレクタ85に
より入力信号の下位16ビットを選択して出力し、それ以
外のときには正の場合は16ビットにおける最大値＋3276
7を、負の場合は−32768を出力すればよい。このリミッ
ト値は、正の場合最上位ビット（以下、MSBと記す）が
‘0'、他のビットがすべて‘1'であり、負の場合はMSB
が‘1'、他のビットがすべて‘0'である。つまり、リミ
ット値発生器84はMSBとしては元のデータのMSBをそのま
ま出力し、他のビットはMSBを反転したものを出力すれ
ばよい。

発明が解決しようとする課題 しかしながら従来のようなリミッタでは、リミット値
Ｂを超えた瞬間に出力がリミット値Ｂに制限されるため
急激な波形の変化となり、高調波成分の多い堅い音質に
なってしまうという課題点を有していた。

本発明は、前記課題に鑑みてなされたもので、リミッ
ト動作を滑らかに行うことで、高調波成分が比較的少な
い柔らかな音質のリミッタを提供することを目的とする
ものである。

課題を解決するための手段 この目的を達成するために、本発明のリミッタは、ア
ナログ／ディジタル変換された信号を入力し、その入力
信号の絶対値が設定された値Ａを超えたときに出力値の
絶対値が値Ａになるように制限する第１のリミッタと、
前記入力信号の絶対値が値Ａよりも大きい設定値Ｂを超
えたときに出力値の絶対値が値Ｂになるように制限する
第２のリミッタと、前記第２のリミッタの出力から前記
第１のリミッタの出力を減ずる減算器と、前記減算器の
出力が正かつ減少しておりかつ後記ローパスフィルタの
出力が前記減算器の出力よりも大きいとき、または前記
減算器の出力が負かつ増加しておりかつ後記ローパスフ
ィルタの出力が前記減算器の出力よりも小さいとき、ま
たは前記減算器の出力がゼロのときに論理‘偽’の信号
を出力し、それ以外のとき論理‘真’の信号を出力する
判別器と、前記判別器の出力信号が論理‘真’のとき、
前記減算器の出力信号に対して低域通過特性を持つフィ
ルタリングを行い、前記判別器の出力信号が論理‘偽’
のとき、前記減算器の出力信号を１サンプル前の出力値
として保持するローパスフィルタと、前記第１のリミッ
タの出力と前記ローパスフィルタの出力を加算する加算
器とを具備し、前記加算器の出力を出力端子から取り出
すように構成している。

作用 本発明は、レベルの異なる２つのリミッタの差分信号
をローパスフィルタを介してレベルの低い方のリミッタ
出力と加え合わせることにより、リミット動作が開始さ
れるときの波形が滑らかなリミット動作を行うことがで
きる。

実施例 以下、本発明の一実施例について図面を参照しながら
説明する。第１図は本発明の一実施例のリミッタのブロ
ック図を示すものである。第１図において、１は入力端
子、２は出力端子、３は入力信号の絶対値が設定された
値Ａを超えたときに（正負いずれの場合も）出力値の絶
対値が値Ａになるように制限する第１のリミッタ、４は
入力信号の絶対値が値Ａよりも大きい設定値Ｂを超えた
ときに（正負いずれの場合も）出力値の絶対値が値Ｂに
なるように制限する第２のリミッタ、５は第２のリミッ
タ４の出力から第１のリミッタ３の出力を減ずる減算
器、６は前記減算器５の出力が正かつ減少しておりかつ
後記ローパスフィルタ７の出力が前記減算器５の出力よ
りも大きいとき、または前記減算器５の出力が負かつ増
加しておりかつ後記ローパスフィルタ７の出力が前記減
算器５の出力よりも小さいとき、または前記減算器５の
出力がゼロのときに論理‘偽’の信号を出力し、それ以
外のとき論理‘真’の信号を出力する判別器、７は前記
判別器６の出力信号が論理‘真’のとき、減算器５の出
力信号に対して低域通過特性を持つフィルタリングを行
い、判別器６の出力信号が論理‘偽’のとき、減算器５
の出力信号を１サンプル前の出力値として保持するロー
パスフィルタ（以下、LPFと記す）、８は第１のリミッ
タ３の出力とLPF7の出力を加算する加算器である。

入力端子１から入力されたディジタルデータは第１の
リミッタ３により出力の絶対値が設定値Ａに制限され、
第２図（ａ）に示すように入力信号ｓに対し出力信号ａ
が得られる。

同様に、入力端子１から入力されたディジタルデータ
は、第２のリミッタ４により出力の絶対値が設定値Ｂに
制限され、第２図（ａ）に示すように入力信号ｓに対し
出力信号ｂが得られる。

ここで、第２図における入力信号および出力信号はア
ナログ的に表現したものであり、実際には標本化／量子
化された信号である。以下に述べる波形においても同様
とする。

また、以下の制御に関する信号以外のディジタルデー
タは「２の補数」で表現されているものとする。

第１のリミッタ３および第２のリミッタ４は基本的に
は第７図に示す従来のリミッタと同様の構成をしてい
る。

減算器５により、第２のリミッタ４の出力から第１の
リミッタ３の出力を減じた信号として、第２図（ａ）に
示すような信号ｃが得られる。

減算器５の出力ｃは判別器６およびLPF7に入力され
る。

第３図は判別器６の詳細ブロック図である。第３図に
おいて、31は判別器６の第１の入力端子、32は判別器６
の第２の入力端子、33は判別器６の出力端子、34は入力
信号の正負を判定する第１の判定回路、35は入力信号が
増加しているか減少しているかを判定する第２の判定回
路、36は２つの入力の大小を判定する第３の判定回路、
37は入力信号ｓと第１の判定回路34の出力信号と第２の
判定回路35の出力信号と第３の判定回路36の出力信号を
組み合わせて所望の信号を出力する組合せ回路である。

ここで、データは「２の補数」で表現されており、正
またはゼロのときMSBが‘0'、負のときMSBが‘1'になる
ので、正またはゼロのときにｇ＝論理‘1'、負のときに
ｇ＝論理‘0'を出力するものとすれば、第１の判定回路
34としては否定回路（インバータ）でよい。

第２の判定回路35は例えば第４図に示すような回路構
成となる。第４図において、41は第２の判定回路35の入
力端子、42は第２の判定回路35の出力端子、43は１サン
プル前のデータを保持しておく遅延器、44は入力端子41
から入力された現在の信号Xnから遅延器40に保持されて
いる１サンプル前の信号Xn_-1を減算する減算器であり、
減算器44のMSBを出力として取り出している。いま、現
在の入力信号Xnが１サンプル前の信号Xn_-1よりも大きい
（または等しい、Xn−Xn_-1≧０）とき、すなわち入力デ
ータが増大または変化していないとき減算器44の出力は
正であり、出力データのMSBすなわち出力はｈ＝論理
‘0'となる。逆にXnがXn_-1より小さいとき、出力はｈ＝
論理‘1'となる。

第５図は第３の判定回路36のブロック図であり、51は
第３の判定回路36の第１の入力端子、52は第３の判定回
路36の第２の入力端子、53は第３の判定回路36の出力端
子、54は第２の入力端子から入力される信号を１サンプ
ル時間遅延させる遅延器、55は遅延器54の出力信号から
第１の入力端子51から入力される信号を減ずる減算器、
56は否定回路（インバータ）である。第１の入力端子51
には減算器５の出力信号ｃ（Xn）が入力されており、一
方、第２の入力端子52からはLPF7の出力信号ｅ（ｙ）が
入力されている。遅延器54によって１サンプル遅延され
たLPF7の出力信号ｙが信号Xnよりも大きいまたは等しい
（ｙ−Xn≧０）とき、減算器55のMSBはインバータ56に
よって反転され、ｉ＝論理‘1'を出力し、逆にｙがXnよ
りも小さいとき、ｉ＝論理‘0'を出力する。

以上のようにして得られた第１の判別回路34,第２の
判定回路35,第３の判定回路36のそれぞれの出力g,k,lを
組合せ、ｇ＝ｋ＝ｌ＝論理‘1'またはｇ＝ｋ＝ｌ＝論理
‘0'のとき、すなわち （１） 「入力信号ｃ（判別器６の入力信号ｃの意味、
以下同様）は正またはゼロ」かつ「入力信号ｃは減少し
ている」かつ「LPF7の出力ｅが入力信号ｃよりも大き
い」…ｋ＝１、 あるいは、 （２） 「入力信号ｃは負」かつ「入力信号ｃは増大し
ている」かつ「LPF7の出力ｅが入力信号ｃよりも小さ
い」…ｌ＝１、 （３） 「入力信号ｃがゼロ」…ｊ＝１、 のいずれかの時組合せ回路37により、ｄ＝論理‘0'が出
力される。

LPF7の詳細ブロックを第６図に示す。第６図におい
て、61はLPF7の入力端子、62は制御信号入力端子、63は
LPF7の出力端子、64は第１の乗算器、65は第２の乗算
器、66は遅延器、67は加算器、68は２入力のセレクタで
ある。制御信号入力端子62から入力されている信号がｄ
＝論理‘0'のとき、セレクタ68は入力端子61に入力され
ている信号を選択し、出力端子63へデータを出力する。
すなわち、このときはLPF7の入力信号ｃがそのまま出力
される。また、制御信号入力端子62から入力されている
信号がｄ＝論理‘1'のときは、セレクタ68は加算器67の
出力信号を選択し、出力する。このとき、入力信号ｃは
第１の係数ｋをもつ乗算器64,係数１−ｋをもつ第２の
乗算器65,遅延器66および加算器67で構成されるローパ
スフィルタを介して出力される。

このローパスフィルタの伝達関数は、 となる（０＜ｋ＜１）。

以上の動作を信号が正のときを例に第７図を用いて説
明する。

本発明のリミッタとしての入力信号ｓが設定値Ａ以下
の場合（第７図（ａ））、第１のリミッタ３の出力ａと
第２のリミッタ４の出力ｂは等しくなり、減算器５の出
力ｃはゼロとなるため、判別器６の出力はｄ＝論理‘0'
である。このとき、LPF7は入力信号ｃをそのまま出力す
るため、LPF7の出力ｅはゼロである。従って、加算器８
の出力は第１のリミッタ３の出力ａとなり、入力信号ｓ
がそのまま出力される。

入力信号ｓが設定値Ａを超えたとき（第７図
（ｂ））、第１のリミッタ３の出力ａと第２のリミッタ
４の出力ｂとに差が生じる（ｃ＝ｂ−ａ≠０）。

入力信号ｓは増大する方向にあるので、減算器５の出
力ｃも増大している。従って、判別器６の出力はｄ＝論
理‘1'となり、LPF7はローパスフィルタとしての動作を
行っている。この結果、LPF7の出力ｅは徐々に増大する
信号となり、第１のリミッタ３と加え合わされ、入力信
号ｓの最大値が設定値Ｂを超えている場合（第７図
（ｃ））は設定値Ｂに徐々に近づくようなリミット動作
を行う。

出力が設定値Ｂになっている状態で、入力信号ｓが減
少していき設定値Ｂ以下になったとき、減算器５の出力
ｃも減少を始める。LPF7の出力ｅは減算器５の出力ｃよ
りも遅れて減少し始めるため、このときの第３の判定回
路36の出力はｉ＝論理‘1'である。このとき、第２の判
定回路35の出力もｈ＝論理‘1'であり、従ってｋ＝論理
‘1'、ｄ＝論理‘0'となり、LPF7の出力ｅはｃと同値と
なる。

第３の判定回路36の出力はｅ＝ｃとなってもｉ＝論理
‘1'なので、この状態を保つ。この動作により、立ち上
がり時は徐々に設定値Ｂに近づき、立ち下がり時は入力
信号ｓに追随することになる。

入力信号の最大値が設定値Ｂ未満の場合には第７図
（ｂ）に示すように出力信号ｆが設定値Ｂになっていな
い状態で入力信号ｓが減少し始める。このとき、第２の
判定回路35の出力はｈ＝論理‘1'であるが、LPF7の出力
信号ｅが減算器５の出力ｃよりも小さい間は第３の判定
回路36の出力がｉ＝論理‘0'であるため、判別器６の出
力はｄ＝論理‘1'となり、LPF7はローパスフィルタの動
作を行い、信号ｃが出力されて不連続を生じることはな
い。減算器５の出力ｃがLPF7の出力信号ｅよりも小さく
なったとき、第３の判定回路36の出力はｉ＝論理‘1',d
＝論理‘0'となり、入力信号ｓに追随した信号ｆを出力
する。

発明の効果 以上のように本発明のリミッタは、リミット動作を開
始するときの波形を滑らかにするため、高調波成分の少
ない柔らかな音質のリミット動作を可能とする。

【図面の簡単な説明】

第１図は本発明の一実施例におけるリミッタの構成を示
すブロック図、第２図は同実施例のリミット動作説明に
供する波形図、第３図は第１図の判別器６の詳細ブロッ
ク図、第４図は第３図の第２の判定器35の詳細ブロック
図、第５図は第３図の第３の判定器36の詳細ブロック
図、第６図は第１図のLPF7の詳細ブロック図、第７図は
第１図の動作説明に供する波形図、第８図は従来例のリ
ミッタのブロック図である。 １……入力端子、２……出力端子、３……第１のリミッ
タ、４……第２のリミッタ、５……減算器、６……判別
器、７……LPF、８……加算器。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】アナログ／ディジタル変換された信号を入
   力し、その入力信号の絶対値が設定された値Ａを超えた
   ときに出力値の絶対値が値Ａになるように制限する第１
   のリミッタと、 前記入力信号の絶対値が値Ａよりも大きい設定値Ｂを超
   えたときに出力値の絶対値が値Ｂになるように制限する
   第２のリミッタと、 前記第２のリミッタの出力から前記第１のリミッタの出
   力を減ずる減算器と、 前記減算器の出力が正かつ減少しておりかつ後記ローパ
   スフィルタの出力が前記減算器の出力よりも大きいと
   き、または前記減算器の出力が負かつ増加しておりかつ
   後記ローパスフィルタの出力が前記減算器の出力よりも
   小さいとき、または前記減算器の出力がゼロのときに論
   理‘偽’の信号を出力し、それ以外のとき論理‘真’の
   信号を出力する判別器と、 前記判別器の出力信号が論理‘真’のとき、前記減算器
   の出力信号に対して低域通過特性を持つフィルタリング
   を行い、前記判別器の出力信号が論理‘偽’のとき、前
   記減算器の出力信号を１サンプル前の出力値として保持
   するローパスフィルタと、 前記第１のリミッタの出力と前記ローパスフィルタの出
   力を加算する加算器とを具備し、 前記加算器の出力を出力端子から取り出したリミッタ。